JP4441969B2 - Electronic component and electronic device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電子部品及び電子装置に関し、例えばバッテリパックに適用することができる。本発明は、配線パターン間の対向する部位にほぼ一定の間隔による放電ギャップを形成することにより、簡易な構成により静電気による素子の劣化を防止することができるようにする。
【0002】
【従来の技術】
従来、リチウムイオン電池によるバッテリパックにおいては、識別用の抵抗を外部機器より判定してバッテリパックの種類を識別できるようになされている。すなわちこの種のバッテリパックにおいては、充放電電流を入出力する充放電端子に加えて、識別用抵抗に接続された識別端子が配置され、この識別端子を介して例えば識別用抵抗に所定の電流を印加して識別用抵抗の端子電圧を判定することにより、バッテリパックの種類を判定できるようになされている。
【0003】
【発明が解決しようとする課題】
ところでこの種のバッテリパックにおいては、このような端子を介して静電気による高電圧が印加される場合がある。すなわち例えば帯電した状態でユーザーがバッテリパックの充放電端子に触れると、15〔kV〕程度の静電気がこの充放電端子に印加される。
【0004】
この高電圧により識別用抵抗で静電気の放電が繰り返されると、バッテリパックにおいては、この識別用抵抗が劣化して抵抗値が徐々に変化し、ついには外部機器により正しく識別できなくなる恐れがある。またこの種のバッテリパックにおいては、電界効果型トランジスタの制御により充放電電流をオンオフ制御しており、静電気の高電圧による放電がこの電界効果型トランジスタで起こると、同様にこの電界効果型トランジスタの特性が劣化する恐れがある。またこの電界効果型トランジスタを制御する制御回路においても、同様に、放電により劣化する恐れがある。
【0005】
これらの問題を解決する1つの方法として、抵抗等の回路素子を配置し、さらにはツエナーダイオード、バリスタ、コンデンサ等の過電圧防止素子を配置して静電気による素子の劣化を防止する方法が考えられる。しかしながら基板上におけるこれら素子の配置によっては、必ずしもこれら素子を有効に保護できない場合がある。
【0006】
因みに、これらの保護素子においては、動作に一定の時間遅れを避け得ず、これによりこのような素子を配置したとしても、静電気による高電圧波形の立ち上がり時には、高電圧波形による電圧がそのまま識別抵抗等に印加され、これによっても素子の劣化を有効に保護できない場合がある。さらに静電気の繰り返しの印加により、これらの保護素子自体の特性が劣化し、これによっても識別抵抗等を有効に保持できない場合がある。
【0007】
またこのように別途、保護用の素子を配置すると、その分構成が煩雑になる問題もある。
【0008】
本発明は以上の点を考慮してなされたもので、簡易な構成により静電気による素子の劣化を防止することができる電子部品及び電子装置を提案しようとするものである。
【0009】
【課題を解決するための手段】
かかる課題を解決するため請求項1の発明においては、電子部品に適用して、第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、アースラインに接続された第3の配線パターンとを有するようにし、前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなるようにする。
【0010】
また請求項5の発明においては、電子装置に適用して、この電子装置の配線基板において、少なくとも外部との接続用の第1及び第2の入力端子と、前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、前記第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、アースラインに接続された第3の配線パターンとを有するようにし、前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなるようにする。
【0011】
請求項1の構成によれば、第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、アースラインに接続された第3の配線パターンとを有するようにし、前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなることにより、静電気による高電圧が入力端子に印加された場合、この放電ギャップで放電させることができる。これにより他の素子、この電子部品の素子における放電を防止することができ、これらにより静電気による素子の劣化を防止することができる。
【0012】
また請求項5の構成によれば、電子装置に適用して、この電子装置の配線基板において、少なくとも外部との接続用の第1及び第2の入力端子と、前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、前記第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、アースラインに接続された第3の配線パターンとを有するようにし、前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されてなることにより、この電子機器を構成する素子であって、この配線基板に搭載されて第1の配線パターンに接続される素子については、静電気による高電圧をこの放電ギャップで放電させ、印加される電圧を低くすることができ、これらにより静電気による素子の劣化を防止することができる。
【0013】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【0014】
(1)第1の実施の形態
(1−1)第1の実施の形態の構成
図2は、本発明の第1の実施の形態に係るバッテリパックを示す接続図である。このバッテリパック1は、所定のケースに電池セル2、配線基板3を収納して作成され、このケースの側面にバッテリパック1を識別するための識別端子T2、充放電電流を入出力する充放電端子T1、T3が配置されるようになされている。
【0015】
ここで配線基板3は、多層の配線基板であり、所定の接続端を介して電池セル2が接続され、また同様にして充放電端子T1、T3、識別端子T2が接続される。配線基板3は、所定の配線パターンにより、この充放電端子T1、T3のうちの負極側端子T3と識別端子T2との間に、識別用抵抗5が接続され、この配線パターンに静電破壊防止用の素子6が配置される。
【0016】
また配線基板3は、制御用集積回路(制御用IC)7の制御により動作する電界効果型トランジスタ8及び9が負極側端子T3と電池セルの負極側端子との間に直列に配置され、バッテリパック1では、この電界効果型トランジスタ8、9のオンオフ制御により充放電電流をオンオフ制御するようになされている。配線基板3は、所定の配線パターンにより、制御用集積回路7から出力される制御信号が電界効果型トランジスタ8、9のゲートに入力され、これにより制御用集積回路7により電界効果型トランジスタ8、9をオンオフ制御できるように構成され、このゲートに接続される配線パターンの電界効果型トランジスタ8、9側に、それぞれ静電破壊防止用の素子10及び11が配置される。なお、電界効果型トランジスタ8、9においては、それぞれソースドレイン間にダイオード12及び13が配置されるようになされている。
【0017】
さらに配線基板3は、電池セル2の電源を制御用集積回路7に供給するように配線パターンが形成され、この配線パターンの制御用集積回路7側に、静電破壊防止用の素子15が配置されるようになされている。
【0018】
図1は、識別用抵抗5に接続される静電破壊防止用の素子6を示す分解斜視図である。この静電破壊防止用の素子6は、配線基板3の配線パターンP1〜P3と層間絶縁層17により構成される。
【0019】
ここで配線パターンP1は、層間絶縁層17上にて蛇行するように形成され、一端が識別端子T2に接続され、他端が識別用抵抗5に接続される。また配線パターンP2は、配線パターンP1と同一の層間絶縁層17上にて蛇行するように形成され、一端が、識別用抵抗5の配線パターンP1が接続されていない側に接続される。また配線パターンP2は、他端が負極側充放電端子T3に接続される。
【0020】
これに対して配線パターンP3は、配線パターンP1及びP2の層間絶縁層17の下層に配置され、配線パターンP1及びP2の接続用端子t2、t3を避けて、これら配線パターンP1及びP2、識別用抵抗5が配置された部位にて、層間絶縁層のほぼ全面を覆うように作成される。この配線パターンP3は、配線パターンP2と接続されて負極側充放電端子T3に接続されるようになされている。またこの配線パターンP3は、電界効果型トランジスタ8、9を介して電池セル2の負極に接続され、これらによりこのバッテリパック1におけるアースラインを構成するようになされている。
【0021】
これらにより配線基板3においては、識別用抵抗5に接続された配線パターンP1と、同様に識別用抵抗5に接続された配線パターンP3とが、層間絶縁層による一定の間隔を隔てて延長するように形成され、この一定の間隔により静電気を放電させる放電ギャップを形成するようになされている。
【0022】
これに対して電界効果型トランジスタ8、9、制御用集積回路7に割り当てられる静電破壊防止用の素子10、11、15は、この識別用抵抗5に割り当てられる静電破壊防止用の素子6と同様に構成される。
【0023】
(1−2)第1の実施の形態の動作
以上の構成において、バッテリパック1は、充電装置に接続されると、識別端子T2と負極側充放電端子T3との間に接続された識別用抵抗5により、充電装置でこのバッテリパック1の容量、形式等が識別され、このバッテリパック1を充電可能な場合には、充放電端子T1、T3を介して充電用の電力が供給される。
【0024】
バッテリパック1では、電界効果型トランジスタ8、9がオン状態に設定された状態で、制御用集積回路7の制御により過充電等を防止して、このようにして供給される電力により電池セル2が充電される。
【0025】
これに対して携帯電話等の機器に接続されると、バッテリパック1では、電界効果型トランジスタ8、9がオン状態に設定され、電池セル2の電力が充放電端子T1、T3を介して接続された機器に供給される。このとき制御用集積回路7の制御により電界効果型トランジスタ8、9が制御され、これにより過放電等が防止される。このとき接続された機器側においては、必要に応じて識別端子T2を介して識別抵抗5の抵抗値が検出され、この検出結果によりこのバッテリパック1の容量、形式等が識別される。
【0026】
バッテリパック1は、このように充電装置で充電した後に携帯機器等に装着するまでの間、またこれとは逆に携帯機器等にて電力を消費して充電装置に装着するまでの間、例えば携帯して運搬している場合等に、人体等に帯電した静電気による高電圧が充放電端子T1、T3、識別端子T2等を介してバッテリパック1を構成する各種電子部品に印加される。
【0027】
バッテリパック1では、このような静電気による高電圧が識別端子T2に印加された場合、識別用抵抗5の両端に接続された静電破壊防止用の素子6において、この静電気による高電圧が放電し、これにより識別用抵抗5に印加される電圧が極めて小さな電圧となり、その分、識別用抵抗5の静電気による劣化が防止される。
【0028】
すなわちバッテリパック1においては(図1)、アースラインを構成する配線パターンP3と、識別端子T2及び識別用抵抗5を接続する配線パターンP1とが、層間絶縁層17による放電ギャップを間に挟んで対向するように配置されていることにより、さらに配線パターンP1が蛇行するように形成されて、このように放電ギャップを間に挟んで対向する部位が長い距離となるように形成されていることにより、静電気による高電圧が印加されると、この長い距離により延長する何れかの部位で放電し、これにより静電気による電圧が低下する。
【0029】
特に、静電気による高電圧の印加は、伝送路の特性が著しく変化する過渡応答であると考えられることにより、このように配線パターンP1を蛇行させてインダクタンス成分を配線パターンP1に付加し、この配線パターンP1を長い距離延長させて配線パターンP3と対向させるようにすれば、何れかの部位で確実に静電気による高電圧を放電させて識別用抵抗5に印加される電圧を格段的に低い電圧にすることができ、これにより識別用抵抗5の劣化を防止することができる。
【0030】
またこの実施の形態では、識別用抵抗5のアースライン側の配線パターンP2についても、この識別端子T2側の配線パターンP1と同様に、層間絶縁層による放電ギャップを間に挟んで配線パターンP3と対向するようにし、さらにこの対向する部位が長く延長するようにしたことにより、静電気の高電圧によって識別用抵抗5のアースライン側に高電圧が誘起された場合でも、この高電圧の識別用抵抗5への印加を防止することができ、これによっても識別用抵抗5の劣化を防止することができる。
【0031】
かくするにつき図3及び図4に何らこのような静電破壊防止用の素子6を配置しない場合における識別用抵抗5の抵抗値の変化を示すように、実験した結果によれば、静電気による識別用抵抗の劣化を格段的に低減できることが判った。なお図3及び図4は、パルス状の高電圧を印加した場合における識別用抵抗の変化率を示すものであり、図3は、識別端子T2に試験装置の電極を直接接触させて高電圧を印加した場合であり(いわゆる接触放電による場合である)、図4は、識別端子T2に試験装置の電極を近接させて識別端子T2と電極との間の空気を介した放電により高電圧を印加した場合である(いわゆる気中放電の場合である)。
【0032】
図3(A)及び図4(A)は、識別抵抗に900〔Ω〕のチップ抵抗を使用した場合であり、図3(B)及び図4(B)は、識別抵抗に18〔kΩ〕のチップ抵抗を使用した場合であり、符号L2及びL4により示す特性が従来の配線基板における特性の劣化を示すものであり、符号L1及びL3により示す特性がこの実施の形態に係る配線基板による特性の劣化を示すものである。なお各特性曲線図の横軸に付した数字は、印加したパルス状高電圧のピーク電圧であり、単位はkVである。この実験では、このようにパルス状高電圧の極性を交互に切り換えて、徐々に電圧を高くして特性の変化を観察した。何れの場合でも、この実施の形態によれば、抵抗値の変化が小さいことが判る。これにより静電破壊防止用の素子6の配置により、識別抵抗5に印加される高電圧波形が緩和されていることが判る。
【0033】
これに対して充放電端子T1等に静電気による高電圧が印加された場合、バッテリパック1では、制御用集積回路7、電界効果型トランジスタ8、9に配置された同様の静電破壊防止用の素子15、10、11において、この静電気による高電圧が放電し、これにより各素子に印加される電圧が極めて小さな電圧となり、その分各素子の静電気による劣化が防止される。
【0034】
このときこれら静電破壊防止用の素子15、10、11においては、対応する素子側に配置されていることにより、例えば端子T1に印加された高電圧により制御用IC7を介して電界効果型トランジスタ8、9のゲートラインに高電圧が印加された場合でも、静電破壊防止用の素子10、11によりこの高電圧を確実に放電させて、各素子には高電圧が印加されないようにすることができ、これによっても確実に静電気による電界効果型トランジスタ8、9の特性の劣化を防止することができる。
【0035】
なおこのようにして放電ギャップにおける放電により高電圧の印加を防止する場合、例えばバリスタ等の過電圧防止素子を配置して高電圧の印加を防止する場合に比して、過電圧の印加に対して高速度で応答することができ、これにより確実に所望の素子を保護することが可能となる。
【0036】
(1−3)第1の実施の形態の効果
以上の構成によれば、層間絶縁層による放電ギャップを間に挟んで、配線パターンを対向させるようにし、この放電ギャップにより静電気による高電圧を放電させることにより、簡易な構成で、静電気による素子の劣化を防止することができる。
【0037】
さらにこのように対向させる部位を蛇行させたことにより、このように蛇行させた何れかの箇所で確実に静電気による高電圧を放電させることができ、さらに一段と確実に静電気による素子の劣化を防止することができる。
【0038】
(2)第2の実施の形態
図5は、本発明の第2の実施の形態に係る静電破壊防止用の素子を示す平面図(図5(A))及び側面図(図5(B))である。この静電破壊防止用の素子21は、所望の機器において、入出力端子に接続される電子部品に配置されて、この電子部品の静電気による特性の劣化を防止する。
【0039】
すなわち静電破壊防止用の素子21は、配線パターンP1及びP2を対にして蛇行させ、これによりこれら配線パターンP1及びP2の対向する部位である配線パターンP1及びP2の側方のエッジが、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成される。
【0040】
静電破壊防止用の素子21は、これら配線パターンP1及びP2の両端に電極が形成され、一端側の電極が信号入力端IN1、IN2に割り当てられ、他端側の電極が信号出力端OUT1 、OUT2に割り当てられる。これにより静電破壊防止用の素子21は、各種電子機器に配置されて、例えば信号入力端IN1、IN2を機器の外部端子側に接続すると共に、信号出力端OUT1 、OUT2を種々の電子部品に接続して、この機器の外部端子に印加される静電気による高電圧を放電ギャップで放電させ、この静電気による高電圧を電子部品には印加しないようにする。
【0041】
さらに静電破壊防止用の素子21は、これら配線パターンP1及びP2が層間絶縁層の表面と裏面とを交互に上下するように形成される。これにより静電破壊防止用の素子21は、図6に等化回路を示すように、配線パターンP1及びP2の上下により配線パターンP1及びP2によるインダクタンス成分L1、L2を増大させ、放電ギャップにより放電気させて残る電圧の立ち上がりをなまらせるようになされている。なおこの図6において、符号C1及びC2は、配線パターンP1及びP2間の静電容量、R1及びR2は、配線パターンP1及びP2の抵抗である。
【0042】
図5に示す構成によれば、別部品により構成して、第1及び第2の配線パターンP1及びP2の対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成するようにしても、この別部品の使用により、簡易な構成により静電気による素子の劣化を防止することができる。
【0043】
またこのとき層間絶縁層の表面と裏面とを交互に上下させるようにして、これら配線パターンP1及びP2を作成することにより、さらに一段と静電気による素子の劣化を防止することができる。
【0044】
(3)第3の実施の形態
図7は、本発明の第3の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子31は、第2の実施の形態に係る静電破壊防止用の素子21に代えて使用され、配線パターンP1が配線基板の略中央部分にて矩形形状に作成されるのに対し、配線パターンP2が、この第1の配線パターンP1の3つの辺に沿って形成される。これにより静電破壊防止用の素子31は、これら配線パターンP1及びP2の対向する部位である配線パターンP1及びP2の側方エッジが、ほぼ一定の間隔による直線状の放電ギャップを間に挟んで延長するように形成される。
【0045】
静電破壊防止用の素子31は、この矩形形状の配線パターンP1の一部に接地用の電極T5が作成されるのに対し、配線パターンP2の両端に信号入力端及び信号出力端が作成される。
【0046】
さらに静電破壊防止用の素子31は、この接地側である矩形形状の配線パターンP1が大面積により作成されるのに対し、配線パターンP2においては、幅狭い配線パターンにより形成され、これにより信号入力端を介して入力されるパルス状の高電圧に対して、この高電圧による電流が配線パターンP1側に向かって流れ易くなるようになされている。
【0047】
図7に示すように、直線状の放電ギャップを間に挟んで延長するように配線パターンP1、P2を作成しても、簡易な構成により静電気による素子の劣化を防止することができる。
【0048】
また接地側である矩形形状の配線パターンP1が大面積により作成したことにより、一段と確実に静電気による素子の劣化を防止することができる。
【0049】
(4)第4の実施の形態
図8は、本発明の第4の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子41は、配線パターンP1A及びP1Bが配線基板の両側面に沿って矩形形状に作成されるのに対し、配線パターンP2が、これら配線パターンP1A及びP1B間に、配線パターンP1A及びP1Bの側面に沿って形成される。これにより静電破壊防止用の素子41は、配線パターンP1A及びP2の側方エッジと、配線パターンP1B及びP2の側方エッジとが、それぞれほぼ一定の間隔による直線状の放電ギャップを間に挟んで延長するように形成される。
【0050】
静電破壊防止用の素子41は、この矩形形状の配線パターンP1A及びP1Bの一部に接地用の電極T6及びT7が作成されるのに対し、配線パターンP2の両端に信号入力端及び信号出力端が作成される。なおこの実施の形態においても、接地側の配線パターンP1A及びP1Bにおいては、大面積により形成され、これによりパルス状の高電圧に対して電流を流れ易くするようになされている。
【0051】
図8に示すように、直線状の放電ギャップを間に挟んで配線パターンP1A、P1B、P2を作成しても、簡易な構成により静電気による素子の劣化を防止することができる。
【0052】
(5)第5の実施の形態
図9は、本発明の第5の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子51は、図7について上述した配線パターンP1及びP2の対向する部位が蛇行するように形成される点、信号ライン側の配線パターンの形状が異なる点を除いて、第3の実施の形態について上述した静電破壊防止用の素子31と同一に構成される。
【0053】
静電破壊防止用の素子51は、配線パターンP1及びP2の対向する部位が蛇行するように形成される。これにより静電破壊防止用の素子51は、第3の実施の形態について上述した静電破壊防止用の素子31に比して、放電に供する部位が増大するように構成され、その分さらに一段と確実に静電気による素子の劣化を防止することができるようになされている。
【0054】
また静電破壊防止用の素子51は、信号伝達側の配線パターンP2について、対向する部位の蛇行に対応するように、配線パターン自体が蛇行するように形成される。これにより静電破壊防止用の素子51は、パルス状の高電圧波形が印加された場合に、伝送に要する時間が長くなるようにし、これによっても一段と確実に静電気による素子の劣化を防止することができるようになされている。
【0055】
また接地側の配線パターンP1においては、大面積により形成され、これに対して信号伝達側の配線パターンP2は、配線パターン自体が蛇行した分、幅狭く形成され、これによってもさらに一段とパルス状の高電圧に対して、接地側に電流を流れ易くするようになされている。
【0056】
図9に示す構成によれば、配線パターンP1及びP2の対向する部位を蛇行させることにより、第3の実施の形態に比してさらに一段と確実に静電気による素子の劣化を防止することができる。
【0057】
(6)第6の実施の形態
図10(A)は、本発明の第6の実施の形態に係る静電破壊防止用の素子を示す平面図であり、図10(B)は、この図10(A)をA−A線により切り取って示す断面図である。この静電破壊防止用の素子61は、図8について上述した配線パターンP1A及びP2の対向する部位、配線パターンP1B及びP2の対向する部位、配線パターンP2が蛇行するように形成される点を除いて、第4の実施の形態について上述した静電破壊防止用の素子41と同一に構成される。
【0058】
この静電破壊防止用の素子61は、第4の実施の形態について上述した静電破壊防止用の素子41に比して、放電に供する部位が増大するように構成され、また信号伝達用の配線パターンP2の距離を長くし、さらには信号伝達用の配線パターンP2を幅狭く形成すると共に、接地側配線パターンP1A及びP1Bを大面積により形成される。これにより静電破壊防止用の素子61は、さらに一段と確実に静電気による素子の劣化を防止することができるようになされている。
【0059】
図10に示す構成によれば、第4の実施の形態に比してさらに一段と確実に静電気による素子の劣化を防止することができる。
【0060】
(7)第7の実施の形態
図11は、本発明の第7の実施の形態に係る静電破壊防止用の素子を示す平面図である。この静電破壊防止用の素子71は、図9について上述した配線パターンP1が信号入力用の配線パターンに割り当てられる。このためこの静電破壊防止用の素子71は、配線パターンP1及びP2の一端に、それぞれ信号入力用の電極T6A、T7Aが設けられ、他端に、それぞれ信号出力用の電極T6B、T7Bが設けられるようになされ、さらにこれら配線パターンP1及びP2自体の蛇行により配線パターンP1及びP2の対向する部位が蛇行するようになされている。
【0061】
これにより静電破壊防止用の素子71は、4端子回路網として機器に配置されて、電子部品の静電気による特性の劣化を防止するようになされている。
【0062】
図11に示すように、入出力端子を配置しても、上述の実施の形態と同様の効果を得ることができる。
【0063】
(8)第8の実施の形態
図12は、本発明の第8の実施の形態に係る電子部品を示す平面図である。この電子部品82は、所定の配線基板83上に2端子回路素子による素子本体84を配置して構成される。なおここで素子本体84としては、例えば上述したような識別抵抗の他に、ダイオード、コンデンサ等を適用することができる。
【0064】
配線基板83は、外部入力端子T1及びT2が配置され、配線パターンP1及びP2を介して素子本体84が外部入力端子T1及びT2に接続される。ここで配線パターンP1及びP2は、ほぼ直角に折れ曲がって配線基板83上で蛇行するように作成される。さらに配線パターンP1及びP2は、この蛇行により、対向する部位が一定間隔による放電ギャップを間に挟んで蛇行するように形成される。
【0065】
これにより電子部品82は、外部入力端子T1及びT2に印加される静電気による高電圧をこれら配線パターンP1及びP2間における放電により素子本体84に印加しないようにし、素子本体84の劣化を防止するようになされている。また蛇行により放電ギャップを間に挟んで対向する部位の長さを長くし、これによっても静電気による高電圧を確実に放電させて、素子本体84の劣化を防止するようになされている。
【0066】
なおこのような配線パターンP1及びP2の蛇行としては、直角に折れ曲がった配置に代えて、コーナーを円弧形状とした折り曲げにより蛇行させる場合、全体をジグザグの形状として蛇行させる場合、らせん状のパターンの配置により蛇行させる場合等、種々のパターン形状を広く適用することができる。
【0067】
なお十分な信頼性を確保し、かつ静電気による高電圧で容易に放電して種々の素子本体84を保護する観点より、ファインピッチによる配線基板の場合、放電ギャップは、0.01〜0.5〔mm〕程度が好ましく、また通常の配線基板の場合、放電ギャップは、0.1〜0.2〔mm〕程度が好ましい。また同様の観点より、配線パターンP1及びP2は、パターン幅を0.2〜0.3〔mm〕程度とすることが好ましく、パターン長は、10〔mm〕以上とすることが好ましい。また配線パターンP1及びP2は、抵抗値を小さくすることが可能な銅、アルミニウム、金等を適用することが可能ではあるが、比抵抗値の大きな酸化金属、ニクロム、半導体等を適用することにより、配線パターンP1及びP2の抵抗値を数百〔kΩ〕程度の高い値に設定して配線パターンP1及びP2間における放電を容易とすることができ、これによりさらに一段と確実に素子本体84を保護することができる。
【0068】
図12に示すように、回路素子と一体に保護素子を構成しても、上述の実施の形態と同様の効果を得ることができる。
【0069】
(9)第9の実施の形態
図13は、図12との対比により本発明の第9の実施の形態に係る電子部品を示す平面図である。この電子部品92において、配線基板93は、外部入力端子T1及びT2に接続された配線パターンP1及びP2を囲むように、配線パターンP3が配置される。
【0070】
ここでこの配線パターンP3は、内周側の部位が所定位置で飛び出すように形成され、これにより放電ギャップを間に挟んで配線パターンP1及びP2と対向するように形成される。また配線パターンP3は、外部端子T3を介して接地できるようになされている。
【0071】
これによりこの電子部品92においては、配線パターンP1と配線パターンP3との間の放電により、また配線パターンP2と配線パターンP3との間の放電により、静電気による高電圧が素子本体4に印加されないようになされている。
【0072】
さらにこれら配線パターンP1及びP2は、第8の実施の形態について上述した条件により作成され、また配線パターンP1〜P3における放電ギャップについても、第8の実施の形態について上述した条件により作成される。
【0073】
これに対して配線パターンP3においては、比抵抗値の低い銅、アルミニウム、金等の導電性材料により、大面積で、かつ幅広のパターンにより作成される。これにより電子部品92においては、配線パターンP3の抵抗値を1〔mΩ〕程度に設定して、配線パターンP1と配線パターンP3との間の放電、配線パターンP2と配線パターンP3との間の放電をさらに一段と容易とし、さらに一段と確実に素子本体84を保護するようになされている。
【0074】
(10)第10の実施の形態
図14は、図11との対比により本発明の第10の実施の形態に係る静電破壊保護素子を示す平面図である。この保護素子101において、配線基板103は、ほぼ直角に折れ曲がった配線パターンP1及びP2の蛇行により、配線パターンP1及びP2の対向する部位が一定間隔による放電ギャップを間に挟んで蛇行するように形成される。また配線パターンP1及びP2は、第8の実施の形態にについて上述した条件により作成される。
【0075】
図14に示すように、ほぼ直角に折れ曲がるように配線パターンP1及びP2を蛇行させるようにしても、上述の実施の形態と同様の効果を得ることができる。
【0076】
(11)第11の実施の形態
図15は、図13との対比により本発明の第11の実施の形態に係る静電破壊保護素子を示す平面図である。この静電破壊保護素子111において、配線基板113は、配線パターンP3が中央に配置され、この配線パターンP3が外部端子IN3を介してアースラインに接続される。またこの配線パターンP3の両側に、それぞれ外部入力端子IN1及びIN2、外部出力端子OUT1及びOUT2を結ぶ配線パターンP1及びP2が配置される。
【0077】
配線パターンP1及びP2は、ほぼ直角に折れ曲がって蛇行するように形成され、配線パターンP3は、この配線パターンP1及びP2の蛇行に対応するようにパターン幅が変化し、これにより配線パターンP1及びP3の対向する部位、配線パターンP2及びP3の対向する部位がそれぞれ放電ギャップを間に挟んで対向するように形成され、さらにこの対向した部位の長さが配線基板113の大きさに比して長くなるように形成される。
【0078】
なお配線パターンP1〜P3は、上述した第9の実施の形態と同様の条件により作成される。
【0079】
図15に示すように、アースラインに接続される配線パターンP3を中心に配置するようにしても、上述の実施の形態と同様の効果を得ることができる。
【0080】
(12)第12の実施の形態
図16は、図1との対比により本発明の第12の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図16に示す構成におて、図1の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【0081】
この配線基板124は、配線パターンP1及びP2の上層に、第2の層間絶縁層117を介して第2のアースパターンP4を配置し、最上層に識別抵抗5、配線パターンP1及びP2の端子t2及びt3を配置する。
【0082】
図16に示すように、配線パターンP1及びP2の上下にアースの配線パターンP1及びP4を対向させるように配置しても、上述の実施の形態と同様の効果を得ることができる。
【0083】
(13)第13の実施の形態
図17は、図16との対比により本発明の第13の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図17に示す構成において、図16の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【0084】
この配線基板134は、さらに配線パターンP1及びP2をほぼ一定の間隔による放電ギャップを間に挟んで蛇行させるようにし、これにより配線パターンP1とアースパターンP3又はP4との間、配線パターンP2とアースパターンP3又はP4との間だけでなく、配線パターンP1及びP2間でも容易に放電するように構成される。
【0085】
図17に示す構成によれば、さらに配線パターンP1及びP2がほぼ一定の間隔による放電ギャップを間に挟んで蛇行することにより、さらに一段を確実に静電気による素子の劣化を防止することができる。
【0086】
(14)第14の実施の形態
図18は、図17との対比により本発明の第14の実施の形態に係るバッテリパックに適用される配線基板を示す分解斜視図である。この図18に示す構成におて、図16の配線基板と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【0087】
この配線パターン144は、同一面上における配線パターンP1及びP2の対向した配置に代えて、層間絶縁層117を間に挟んで配線パターンP1及びP2を対向させる。
【0088】
図18に示すように、層間絶縁層117を間に挟んで配線パターンP1及びP2を対向させるようにしても、第13の実施の形態と同様の効果を得ることができる。
【0089】
(15)他の実施の形態
なお上述の第2〜第7の実施の形態等においては、静電破壊防止用の素子を別部品により構成する場合について述べたが、本発明はこれに限らず、第1の実施の形態と同様に配線基板に作り込むようにしてもよい。
【0090】
また上述の第1の実施の形態においては、配線基板に静電破壊防止用の素子を作り込む場合について述べたが、本発明はこれに限らず、第2〜第7の実施の形態等と同様に、別部品として構成してもよい。
【0091】
また上述の第2〜第7の実施の形態等においては、配線基板の同一面に配線パターンを形成する場合について述べたが、本発明はこれに限らず、第1の実施の形態のように、層間絶縁層を間に挟んで別の層に配置するようにしてもよい。
【0092】
また第2〜第7の実施の形態等においては、静電破壊防止用の素子を専用に構成する場合について述べたが、本発明はこれに限らず、例えば電界効果型トランジスタ等の素子の入力側に一体に構成するようにしてもよい。
【0093】
また上述の第2〜第7の実施の形態等においては、何ら配線パターンを処理しない場合について述べたが、本発明はこれに限らず、例えば窒素、アルゴン等の不活性ガスにより配線パターン間の対向する部位を封止するようにしてもよい。このようにすれば放電する部位の劣化を防止することができる。
【0094】
また上述の実施の形態においては、静電破壊防止素子として構成する場合には単に配線パターンを配置する場合、電子部品として構成する場合には、目的とする素子本体を配線パターンと共に配置する場合について述べたが、本発明はこれに限らず、コンデンサ、ツエナーダイオード、サイリスタ等の過大電圧の保護素子を配線パターン間に配置してもよい。このようにすればさらに一段と確実に各種素子を保護することができる。
【0095】
また上述の実施の形態については、本発明をバッテリパックに適用する場合について述べたが、本発明はこれに限らず、種々の電子機器に広く適用することができる。
【0096】
すなわちリレー、モータ等の高インダクタンスの素子を有する電子装置においては、これらインダクタンス素子の駆動により高電圧のサージ電圧が発生する場合があり、このようなサージ電圧が各種電子部品に印加される場合がある。またデータ通信に使用される電子装置等においては、電磁誘導、落雷による誘導等によりサージ電圧が発生して内部の素子に高電圧が印加される場合がある。
【0097】
このような電子機器に上述した実施の形態に係る保護素子等を適用すれば、これらのサージ電圧による素子の特性劣化についても防止することができる。
【0098】
【発明の効果】
上述のように本発明によれば、配線パターン間の対向する部位にほぼ一定の間隔による放電ギャップを形成することにより、簡易な構成により静電気による素子の劣化を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る静電破壊防止用の素子を示す分解斜視図である。
【図2】図1の静電破壊防止用の素子が適用されるバッテリパックを示す接続図である。
【図3】図1の静電破壊防止用の素子の動作の説明に供する特性曲線図である。
【図4】図3との対比により示す静電破壊防止用の素子の動作の説明に供する特性曲線図である。
【図5】本発明の第2の実施の形態に係る静電破壊防止用の素子を示す平面図及び側面である。
【図6】図5の静電破壊防止用の素子の等化回路を示す接続図である。
【図7】本発明の第3の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図8】本発明の第4の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図9】本発明の第5の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図10】本発明の第6の実施の形態に係る静電破壊防止用の素子を示す平面図及び断面図である。
【図11】本発明の第7の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図12】本発明の第8の実施の形態に係る電子部品を示す平面図である。
【図13】本発明の第9の実施の形態に係る電子部品を示す平面図である。
【図14】本発明の第10の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図15】本発明の第11の実施の形態に係る静電破壊防止用の素子を示す平面図である。
【図16】本発明の第12の実施の形態に係る配線基板を示す分解斜視図である。
【図17】本発明の第13の実施の形態に係る配線基板を示す分解斜視図である。
【図18】本発明の第14の実施の形態に係る配線基板を示す分解斜視図である。
【符号の説明】
1……バッテリパック、2……電池セル、3、83、93、103、113、123、124、144……配線基板、5……識別用抵抗、6、10、11、15、21、31、41、51、61、71、101、111……静電破壊防止用の素子、7……制御用集積回路、8、9……電界効果型トランジスタ、82、92……電子部品、P1、P1A、P1B、P2、P3、P4……配線パターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electronic component and an electronic device, and can be applied to, for example, a battery pack. The present invention makes it possible to prevent deterioration of elements due to static electricity with a simple configuration by forming discharge gaps at substantially constant intervals in opposing portions between wiring patterns.
[0002]
[Prior art]
Conventionally, in a battery pack using a lithium ion battery, the type of the battery pack can be identified by determining the resistance for identification from an external device. That is, in this type of battery pack, in addition to the charge / discharge terminal for inputting / outputting the charge / discharge current, an identification terminal connected to the identification resistor is arranged, and a predetermined current is supplied to the identification resistor via the identification terminal. Is applied to determine the terminal voltage of the identification resistor, so that the type of the battery pack can be determined.
[0003]
[Problems to be solved by the invention]
By the way, in this type of battery pack, a high voltage due to static electricity may be applied through such a terminal. That is, for example, when the user touches the charge / discharge terminal of the battery pack in a charged state, static electricity of about 15 [kV] is applied to the charge / discharge terminal.
[0004]
When electrostatic discharge is repeatedly performed by the identification resistor due to the high voltage, in the battery pack, the identification resistor is deteriorated and the resistance value gradually changes, and finally it may not be correctly identified by an external device. In this type of battery pack, the charge / discharge current is controlled to be turned on / off by controlling the field effect transistor, and when discharge due to a high static voltage occurs in the field effect transistor, the field effect transistor also has the same effect. The characteristics may deteriorate. Similarly, the control circuit for controlling the field effect transistor may be deteriorated by discharge.
[0005]
As one method for solving these problems, there is a method in which circuit elements such as resistors are arranged, and further, overvoltage prevention elements such as Zener diodes, varistors, and capacitors are arranged to prevent deterioration of the elements due to static electricity. However, depending on the arrangement of these elements on the substrate, these elements may not always be effectively protected.
[0006]
By the way, this This These protection elements cannot avoid a certain time delay in operation, and even when such elements are arranged, the voltage due to the high voltage waveform is directly applied to the identification resistor or the like at the rise of the high voltage waveform due to static electricity. In some cases, the deterioration of the element cannot be effectively protected. Furthermore, the repeated application of static electricity deteriorates the characteristics of these protective elements themselves, and this may also prevent the identification resistance and the like from being effectively retained.
[0007]
In addition, when a protective element is separately provided in this way, there is a problem that the configuration becomes complicated accordingly.
[0008]
The present invention has been made in consideration of the above points, and an object of the present invention is to propose an electronic component and an electronic device that can prevent deterioration of an element due to static electricity with a simple configuration.
[0009]
[Means for Solving the Problems]
In order to solve such a problem, the invention according to claim 1 is applied to an electronic component and includes a first wiring pattern having one end connected to a first input terminal and the other end connected to a battery pack identification resistor. A second wiring pattern having one end connected to the second input terminal and the other end connected to the side of the battery pack identification resistor not connected to the first wiring pattern. To the earth line A third wiring pattern connected to each other, and a portion where the first and third wiring patterns face each other and a portion where the second and third wiring patterns face each other are discharged at a substantially constant interval. It is formed so as to extend with a gap in between.
[0010]
According to a fifth aspect of the present invention, when applied to an electronic device, the wiring board of the electronic device has at least an external connection. First and second input terminals; A first wiring pattern having one end connected to the first input terminal and the other end connected to the battery pack identifying resistor, and one end connected to the second input terminal, the battery pack identifying resistor A second wiring pattern having the other end connected to the side to which the first wiring pattern is not connected To the earth line A third wiring pattern connected to each other, and a portion where the first and third wiring patterns face each other and a portion where the second and third wiring patterns face each other are discharged at a substantially constant interval. It is formed so as to extend with a gap in between.
[0011]
According to the configuration of claim 1, one end is connected to the first input terminal, the other end is connected to the battery pack identification resistor, and one end is connected to the second input terminal. A second wiring pattern having the other end connected to the side of the battery pack identification resistor not connected to the first wiring pattern; To the earth line A third wiring pattern connected to each other, and a portion where the first and third wiring patterns face each other and a portion where the second and third wiring patterns face each other are discharged at a substantially constant interval. By being formed so as to extend with the gap interposed therebetween, when a high voltage due to static electricity is applied to the input terminal, it is possible to discharge at this discharge gap. As a result, it is possible to prevent electric discharge in other elements and elements of this electronic component, thereby preventing deterioration of the elements due to static electricity.
[0012]
According to the configuration of
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings as appropriate.
[0014]
(1) First embodiment
(1-1) Configuration of the first embodiment
FIG. 2 is a connection diagram showing the battery pack according to the first embodiment of the present invention. The battery pack 1 is prepared by housing the
[0015]
Here, the
[0016]
Further, the
[0017]
Further, the
[0018]
FIG. 1 is an exploded perspective view showing an electrostatic
[0019]
Here, the wiring pattern P <b> 1 is formed to meander on the
[0020]
On the other hand, the wiring pattern P3 is disposed below the
[0021]
As a result, in the
[0022]
On the other hand, the electrostatic
[0023]
(1-2) Operation of the first embodiment
In the above configuration, when the battery pack 1 is connected to the charging device, the capacity of the battery pack 1 is determined by the charging device by the
[0024]
In the battery pack 1, overcharge and the like are prevented by the control of the control integrated
[0025]
On the other hand, when connected to a device such as a mobile phone, in the battery pack 1, the
[0026]
The battery pack 1 is charged by the charging device in this way until it is attached to a portable device or the like, and conversely, until the battery pack 1 consumes power in the portable device or the like and is attached to the charging device, for example, When carrying and carrying, the high voltage by the static electricity charged to the human body etc. is applied to the various electronic components which comprise the battery pack 1 via charging / discharging terminal T1, T3, identification terminal T2, etc. FIG.
[0027]
In the battery pack 1, when such a high voltage due to static electricity is applied to the identification terminal T <b> 2, the high voltage due to static electricity is discharged in the
[0028]
That is, in the battery pack 1 (FIG. 1), the wiring pattern P3 that constitutes the ground line and the wiring pattern P1 that connects the identification terminal T2 and the
[0029]
In particular, since the application of a high voltage due to static electricity is considered to be a transient response in which the characteristics of the transmission line change remarkably, the wiring pattern P1 is meandered in this way to add an inductance component to the wiring pattern P1, and this wiring If the pattern P1 is extended for a long distance so as to face the wiring pattern P3, a high voltage due to static electricity is surely discharged at any part, and the voltage applied to the
[0030]
Further, in this embodiment, the wiring pattern P2 on the ground line side of the
[0031]
Accordingly, according to the experimental results, as shown in FIGS. 3 and 4, the change in the resistance value of the
[0032]
3A and 4A show the case where a chip resistance of 900 [Ω] is used as the identification resistor, and FIGS. 3B and 4B show that the identification resistance is 18 [kΩ]. This is the case of using a chip resistor of L2 as well as L4 The characteristic indicated by indicates the deterioration of the characteristic in the conventional wiring board. L1 as well as L3 The characteristic shown by (1) indicates the deterioration of the characteristic caused by the wiring board according to this embodiment. In addition, the number attached to the horizontal axis of each characteristic curve diagram is the peak voltage of the applied pulsed high voltage, and the unit is kV. In this experiment, the polarity of the pulsed high voltage was alternately switched in this way, and the voltage was gradually increased to observe the change in characteristics. In any case, according to this embodiment, it can be seen that the change in the resistance value is small. Thereby, it can be seen that the high voltage waveform applied to the
[0033]
On the other hand, when a high voltage due to static electricity is applied to the charging / discharging terminal T1 or the like, the battery pack 1 has a similar electrostatic breakdown preventing countermeasure disposed in the control integrated
[0034]
At this time, these electrostatic
[0035]
In this way, when high voltage application is prevented by discharge in the discharge gap, overvoltage application is higher than when high voltage application is prevented by disposing an overvoltage prevention element such as a varistor, for example. It is possible to respond at a speed, which makes it possible to reliably protect the desired element.
[0036]
(1-3) Effects of the first embodiment
According to the above configuration, the wiring patterns are opposed to each other with the discharge gap formed by the interlayer insulating layer interposed therebetween, and the high voltage due to static electricity is discharged by this discharge gap, thereby allowing the device to be electrostatically discharged with a simple configuration. Deterioration can be prevented.
[0037]
Furthermore, by causing the parts to be opposed to meander to meander, it is possible to reliably discharge a high voltage due to static electricity at any part of the meandering as described above, and to further prevent deterioration of the element due to static electricity. be able to.
[0038]
(2) Second embodiment
FIG. 5 is a plan view (FIG. 5 (A)) and a side view (FIG. 5 (B)) showing an element for preventing electrostatic breakdown according to the second embodiment of the present invention. This
[0039]
That is, the electrostatic
[0040]
In the
[0041]
Furthermore, the
[0042]
According to the configuration shown in FIG. 5, the first and second wiring patterns P1 and P2 are formed so as to be opposed to each other and extend so as to extend with a discharge gap having a substantially constant interval therebetween. However, the use of this separate part can prevent the deterioration of the element due to static electricity with a simple configuration.
[0043]
At this time, the front and back surfaces of the interlayer insulating layer are alternately moved up and down to create these wiring patterns P1 and P2, thereby further preventing deterioration of the element due to static electricity.
[0044]
(3) Third embodiment
FIG. 7 is a plan view showing an element for preventing electrostatic breakdown according to the third embodiment of the present invention. This
[0045]
In the
[0046]
Further, in the
[0047]
As shown in FIG. 7, even if the wiring patterns P1 and P2 are formed so as to extend with a linear discharge gap interposed therebetween, deterioration of the element due to static electricity can be prevented with a simple configuration.
[0048]
In addition, since the rectangular wiring pattern P1 on the ground side is formed with a large area, it is possible to more reliably prevent deterioration of the element due to static electricity.
[0049]
(4) Fourth embodiment
FIG. 8 is a plan view showing an element for preventing electrostatic breakdown according to the fourth embodiment of the present invention. In the
[0050]
In the
[0051]
As shown in FIG. 8, even if the wiring patterns P1A, P1B, and P2 are created with a linear discharge gap in between, deterioration of the element due to static electricity can be prevented with a simple configuration.
[0052]
(5) Fifth embodiment
FIG. 9 is a plan view showing an element for preventing electrostatic breakdown according to the fifth embodiment of the present invention. The
[0053]
The
[0054]
Further, the electrostatic
[0055]
In addition, the wiring pattern P1 on the ground side is formed with a large area, whereas the wiring pattern P2 on the signal transmission side is formed narrower because the wiring pattern itself meanders, and this further increases the pulse shape. With respect to a high voltage, current is made to easily flow to the ground side.
[0056]
According to the configuration shown in FIG. 9, by causing the opposing portions of the wiring patterns P <b> 1 and P <b> 2 to meander, the deterioration of the element due to static electricity can be prevented more reliably as compared with the third embodiment.
[0057]
(6) Sixth embodiment
FIG. 10 (A) is a plan view showing an element for preventing electrostatic breakdown according to the sixth embodiment of the present invention, and FIG. 10 (B) shows this FIG. 10 (A) along the line AA. FIG. The electrostatic
[0058]
The electrostatic
[0059]
According to the configuration shown in FIG. 10, it is possible to further prevent the deterioration of the element due to static electricity more reliably than in the fourth embodiment.
[0060]
(7) Seventh embodiment
FIG. 11 is a plan view showing an element for preventing electrostatic breakdown according to the seventh embodiment of the present invention. In the
[0061]
Thus, the
[0062]
As shown in FIG. 11, even when the input / output terminals are arranged, the same effects as those of the above-described embodiment can be obtained.
[0063]
(8) Eighth embodiment
FIG. 12 is a plan view showing an electronic component according to the eighth embodiment of the present invention. This
[0064]
The
[0065]
As a result, the
[0066]
In addition, as the meandering of the wiring patterns P1 and P2, instead of the arrangement bent at a right angle, when meandering by bending with a corner having an arc shape, when meandering the whole as a zigzag shape, Various pattern shapes can be widely applied such as meandering by arrangement.
[0067]
From the viewpoint of ensuring sufficient reliability and easily discharging with a high voltage due to static electricity to protect
[0068]
As shown in FIG. 12, even if the protection element is formed integrally with the circuit element, the same effect as that of the above-described embodiment can be obtained.
[0069]
(9) Ninth embodiment
FIG. 13 is a plan view showing an electronic component according to the ninth embodiment of the present invention in comparison with FIG. In the
[0070]
Here, the wiring pattern P3 is formed so that the portion on the inner peripheral side protrudes at a predetermined position, and is formed so as to face the wiring patterns P1 and P2 with the discharge gap interposed therebetween. The wiring pattern P3 can be grounded via the external terminal T3.
[0071]
As a result, in the
[0072]
Further, these wiring patterns P1 and P2 are created under the conditions described above for the eighth embodiment, and the discharge gaps in the wiring patterns P1 to P3 are also created under the conditions described above for the eighth embodiment.
[0073]
On the other hand, the wiring pattern P3 is formed with a large area and a wide pattern using a conductive material such as copper, aluminum, and gold having a low specific resistance value. Thereby, in the
[0074]
(10) Tenth embodiment
FIG. 14 is a plan view showing an electrostatic breakdown protection element according to the tenth embodiment of the present invention in comparison with FIG. In this
[0075]
As shown in FIG. 14, even if the wiring patterns P1 and P2 are meandered so as to be bent substantially at a right angle, the same effect as the above-described embodiment can be obtained.
[0076]
(11) Eleventh embodiment
FIG. 15 is a plan view showing an electrostatic breakdown protection element according to the eleventh embodiment of the present invention in comparison with FIG. In the electrostatic
[0077]
The wiring patterns P1 and P2 are formed so as to bend at substantially a right angle and meander, and the pattern width of the wiring pattern P3 changes so as to correspond to the meandering of the wiring patterns P1 and P2, thereby the wiring patterns P1 and P3. The opposing portions of the wiring patterns P2 and P3 are formed so as to face each other with the discharge gap therebetween, and the length of the facing portions is longer than the size of the
[0078]
The wiring patterns P1 to P3 are created under the same conditions as in the ninth embodiment described above.
[0079]
As shown in FIG. 15, even if the wiring pattern P3 connected to the ground line is arranged at the center, the same effect as the above-described embodiment can be obtained.
[0080]
(12) Twelfth embodiment
FIG. 16 is an exploded perspective view showing a wiring board applied to the battery pack according to the twelfth embodiment of the present invention in comparison with FIG. In the configuration shown in FIG. 16, the same configuration as that of the wiring board of FIG. 1 is denoted by the corresponding reference numeral, and a duplicate description is omitted.
[0081]
In this
[0082]
As shown in FIG. 16, even if the ground wiring patterns P1 and P4 are arranged on the upper and lower sides of the wiring patterns P1 and P2, the same effects as in the above-described embodiment can be obtained.
[0083]
(13) Thirteenth embodiment
FIG. 17 is an exploded perspective view showing a wiring board applied to the battery pack according to the thirteenth embodiment of the present invention in comparison with FIG. In the configuration shown in FIG. No The same configurations as those of the wiring board of FIG. 16 are denoted by the corresponding reference numerals, and redundant description is omitted.
[0084]
The
[0085]
According to the configuration shown in FIG. 17, the wiring patterns P1 and P2 meander with a discharge gap having a substantially constant interval therebetween, thereby further preventing the deterioration of the element due to static electricity.
[0086]
(14) Fourteenth embodiment
FIG. 18 is an exploded perspective view showing a wiring board applied to the battery pack according to the fourteenth embodiment of the present invention in comparison with FIG. In the configuration shown in FIG. 18, the same configuration as that of the wiring board of FIG. 16 is denoted by the corresponding reference numeral, and a duplicate description is omitted.
[0087]
In this
[0088]
As shown in FIG. 18, even if the wiring patterns P1 and P2 are opposed to each other with the interlayer insulating
[0089]
(15) Other embodiments
In the above-described second to seventh embodiments, etc., the case where the element for preventing electrostatic breakdown is configured by separate parts has been described. However, the present invention is not limited to this, and the first embodiment and Similarly, it may be formed on the wiring board.
[0090]
In the first embodiment described above, the case where an element for preventing electrostatic breakdown is built in the wiring board has been described, but the present invention is not limited to this, and the second to seventh embodiments and the like. Similarly, you may comprise as another component.
[0091]
In the second to seventh embodiments described above, the case where the wiring pattern is formed on the same surface of the wiring board has been described. However, the present invention is not limited to this, as in the first embodiment. Alternatively, it may be arranged in another layer with an interlayer insulating layer interposed therebetween.
[0092]
In the second to seventh embodiments, etc., the case where the element for preventing electrostatic breakdown is configured exclusively is described. However, the present invention is not limited to this, for example, input of an element such as a field effect transistor. You may make it comprise integrally in the side.
[0093]
In the above-described second to seventh embodiments, etc., the case where no wiring pattern is processed has been described. However, the present invention is not limited to this, and for example, between the wiring patterns using an inert gas such as nitrogen or argon. You may make it seal the site | part which opposes. In this way, it is possible to prevent deterioration of the part to be discharged.
[0094]
Further, in the above-described embodiment, when a wiring pattern is simply arranged when configured as an electrostatic breakdown preventing element, when a target element body is arranged with a wiring pattern when configured as an electronic component. As described above, the present invention is not limited to this, and overvoltage protection elements such as capacitors, Zener diodes, and thyristors may be disposed between the wiring patterns. In this way, various elements can be protected more reliably.
[0095]
In the above-described embodiment, the case where the present invention is applied to the battery pack has been described. However, the present invention is not limited to this, and can be widely applied to various electronic devices.
[0096]
That is, in an electronic device having a high-inductance element such as a relay or a motor, a high surge voltage may be generated by driving the inductance element, and such a surge voltage may be applied to various electronic components. is there. Moreover, in an electronic device or the like used for data communication, a surge voltage may be generated by electromagnetic induction, lightning strike, or the like, and a high voltage may be applied to an internal element.
[0097]
When the protection element according to the above-described embodiment is applied to such an electronic device, it is possible to prevent deterioration of element characteristics due to these surge voltages.
[0098]
【The invention's effect】
As described above, according to the present invention, it is possible to prevent deterioration of the element due to static electricity with a simple configuration by forming the discharge gap with a substantially constant interval at the opposing portions between the wiring patterns.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view showing an element for preventing electrostatic breakdown according to a first embodiment of the present invention.
2 is a connection diagram showing a battery pack to which the element for preventing electrostatic breakdown of FIG. 1 is applied. FIG.
FIG. 3 is a characteristic curve diagram for explaining the operation of the element for preventing electrostatic breakdown of FIG. 1;
FIG. 4 is a characteristic curve diagram for explaining the operation of the element for preventing electrostatic breakdown shown by comparison with FIG. 3;
FIGS. 5A and 5B are a plan view and a side view showing an element for preventing electrostatic breakdown according to a second embodiment of the present invention. FIGS.
6 is a connection diagram illustrating an equalization circuit of the element for preventing electrostatic breakdown in FIG. 5;
FIG. 7 is a plan view showing an element for preventing electrostatic breakdown according to a third embodiment of the present invention.
FIG. 8 is a plan view showing an element for preventing electrostatic breakdown according to a fourth embodiment of the present invention.
FIG. 9 is a plan view showing an element for preventing electrostatic breakdown according to a fifth embodiment of the present invention.
FIGS. 10A and 10B are a plan view and a cross-sectional view showing an element for preventing electrostatic breakdown according to a sixth embodiment of the present invention. FIGS.
FIG. 11 is a plan view showing an element for preventing electrostatic breakdown according to a seventh embodiment of the present invention.
FIG. 12 is a plan view showing an electronic component according to an eighth embodiment of the present invention.
FIG. 13 is a plan view showing an electronic component according to a ninth embodiment of the present invention.
FIG. 14 is a plan view showing an element for preventing electrostatic breakdown according to a tenth embodiment of the present invention.
FIG. 15 is a plan view showing an element for preventing electrostatic breakdown according to an eleventh embodiment of the present invention.
FIG. 16 is an exploded perspective view showing a wiring board according to a twelfth embodiment of the present invention.
FIG. 17 is an exploded perspective view showing a wiring board according to a thirteenth embodiment of the present invention.
FIG. 18 is an exploded perspective view showing a wiring board according to a fourteenth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Battery pack, 2 ... Battery cell, 3, 83, 93, 103, 113, 123, 124, 144 ... Wiring board, 5 ... Identification resistance, 6, 10, 11, 15, 21, 31 , 41, 51, 61, 71, 101, 111... Element for preventing electrostatic breakdown, 7... Integrated circuit for control, 8, 9... Field effect transistor, 82, 92. P1A, P1B, P2, P3, P4 ... Wiring pattern
Claims (8)
少なくとも外部との接続用の第1及び第2の入力端子を有してなる電子部品において、
前記第1の入力端子に一端が接続され、前記バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、
前記第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、
アースラインに接続された第3の配線パターンと
を有し、
前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されたことを特徴とする電子部品。Battery pack identification resistor,
In an electronic component having at least first and second input terminals for connection to the outside,
A first wiring pattern having one end connected to the first input terminal and the other end connected to the battery pack identifying resistor;
A second wiring pattern having one end connected to the second input terminal and the other end connected to the side of the battery pack identification resistor not connected to the first wiring pattern;
A third wiring pattern connected to the ground line ;
The opposing part of the first and third wiring patterns and the opposing part of the second and third wiring patterns are formed so as to extend with a discharge gap having a substantially constant interval therebetween. Electronic parts characterized by
前記配線基板は、
少なくとも外部との接続用の第1及び第2の入力端子と、
前記第1の入力端子に一端が接続され、バッテリパック識別用抵抗に他端が接続された第1の配線パターンと、
前記第2の入力端子に一端が接続され、前記バッテリパック識別用抵抗の、前記第1の配線パターンが接続されていない側に他端が接続された第2の配線パターンと、
アースラインに接続された第3の配線パターンと
を有し、
前記第1及び第3の配線パターンの対向する部位、並びに前記第2及び第3の配線パターンの対向する部位が、ほぼ一定の間隔による放電ギャップを間に挟んで延長するように形成されたことを特徴とする電子装置。In an electronic device created by mounting electronic components on a predetermined wiring board,
The wiring board is
At least first and second input terminals for connection to the outside;
A first wiring pattern having one end connected to the first input terminal and the other end connected to a battery pack identifying resistor;
A second wiring pattern having one end connected to the second input terminal and the other end connected to the side of the battery pack identification resistor not connected to the first wiring pattern;
A third wiring pattern connected to the ground line ;
The opposing part of the first and third wiring patterns and the opposing part of the second and third wiring patterns are formed so as to extend with a discharge gap having a substantially constant interval therebetween. An electronic device characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000038095A JP4441969B2 (en) | 2000-02-09 | 2000-02-09 | Electronic component and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000038095A JP4441969B2 (en) | 2000-02-09 | 2000-02-09 | Electronic component and electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001223061A JP2001223061A (en) | 2001-08-17 |
JP4441969B2 true JP4441969B2 (en) | 2010-03-31 |
Family
ID=18561882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000038095A Expired - Lifetime JP4441969B2 (en) | 2000-02-09 | 2000-02-09 | Electronic component and electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4441969B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086156A (en) * | 2001-09-06 | 2003-03-20 | Denso Corp | Secondary battery pack and portable information terminal |
WO2008090842A1 (en) * | 2007-01-24 | 2008-07-31 | Daikin Industries, Ltd. | Terminal table |
US7799448B2 (en) | 2007-06-19 | 2010-09-21 | Black & Decker Inc. | Battery pack for cordless devices |
JP6847814B2 (en) * | 2017-06-16 | 2021-03-24 | 京セラ株式会社 | Printed wiring board |
-
2000
- 2000-02-09 JP JP2000038095A patent/JP4441969B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001223061A (en) | 2001-08-17 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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