JP4413841B2 - Semiconductor memory device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体記憶装置及びその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof.

近年、ＤＲＡＭに代わる半導体メモリとして、ＦＢＣ（Floating Body Cell）メモリが開発されている。このＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にトランジスタを形成し、当該形成されたトランジスタのフローティングボディにホールを蓄積することにより、データ“１”を記憶し、フローティングボディからホールを放出することにより、データ“０”を記憶する。   In recent years, FBC (Floating Body Cell) memory has been developed as a semiconductor memory that replaces DRAM. In this FBC memory, a transistor is formed on an SOI (Silicon On Insulator) substrate, holes are accumulated in the floating body of the formed transistor, data “1” is stored, and holes are discharged from the floating body. As a result, data “0” is stored.

ところで、ＦＢＣにデータ“１”を書き込む方法としては、バイポーラトランジスタを用いて、フローティングボディにホールを注入して蓄積する方法が提案されている（例えば特許文献１参照）。   By the way, as a method of writing data “1” in the FBC, there has been proposed a method in which holes are injected into a floating body and stored using a bipolar transistor (see, for example, Patent Document 1).

かかるＦＢＣは、例えばＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。   Such an FBC is constructed, for example, by forming a PNP bipolar transistor so as to be adjacent to an NMOSFET formed on an SOI substrate.

具体的には、このＦＢＣでは、半導体基板上に、埋め込み絶縁膜を介して、電気的に浮遊状態にあるＰ型フローティングボディが形成され、さらにこのＰ型フローティングボディ上には、ゲート絶縁膜を介してゲート電極が形成される。さらにこのＦＢＣでは、Ｐ型フローティングボディの表面部分にチャネル領域が形成されると共に、当該Ｐ型フローティングボディの両側には、Ｎ型ソース領域及びＮ型ドレイン領域が形成される。   Specifically, in this FBC, a P-type floating body that is in an electrically floating state is formed on a semiconductor substrate via a buried insulating film, and a gate insulating film is further formed on the P-type floating body. Through this, a gate electrode is formed. Further, in this FBC, a channel region is formed on the surface portion of the P-type floating body, and an N-type source region and an N-type drain region are formed on both sides of the P-type floating body.

さらに、Ｎ型ドレイン領域におけるＰ型フローティングボディ側と反対側に隣接するように、Ｐ型エミッタ領域が形成され、ＦＢＣのＮ型ドレイン領域をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディをＰ型コレクタ領域として動作させることにより、ＰＮＰバイポーラトランジスタを形成する。   Further, a P-type emitter region is formed so as to be adjacent to the side opposite to the P-type floating body side in the N-type drain region, and the N-type drain region of the FBC is operated as an N-type base region. By operating as a P-type collector region, a PNP bipolar transistor is formed.

かかるＦＢＣの場合、ＰＮＰバイポーラトランジスタのＰ型エミッタ領域をエミッタ線に接続し、当該エミッタ線に正の電位を印加することにより、Ｐ型エミッタ領域から、Ｎ型ベース領域（Ｎ型ドレイン領域）を介して、Ｐ型コレクタ領域（Ｐ型フローティングボディ）に、ホールを注入することにより、Ｐ型フローティングボディにホールを蓄積することができる。   In such an FBC, a P-type emitter region of a PNP bipolar transistor is connected to an emitter line, and a positive potential is applied to the emitter line, so that an N-type base region (N-type drain region) is formed from the P-type emitter region. Thus, holes can be accumulated in the P-type floating body by injecting holes into the P-type collector region (P-type floating body).

しかし、ＦＢＣにバイポーラトランジスタを付加すると、メモリセルのセルサイズが大きくなるという問題があった。   However, when a bipolar transistor is added to the FBC, there is a problem that the cell size of the memory cell increases.

以下、バイポーラトランジスタを用いて、ＦＢＣにデータ“１”を書き込む方法に関する文献名を記載する。
特開２００５−７９３１４号公報 The following is a list of literature names related to a method of writing data “1” to the FBC using bipolar transistors.
JP 2005-79314 A

本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。   The present invention provides a semiconductor memory device and method for reducing the cell size of a memory cell.

本発明の一態様によれば、半導体基板上に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、
前記第１導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型の半導体層内において、前記ゲート電極の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域と、
前記第１導電型の半導体層内において、前記第１導電型のフローティングボディ領域の両側に形成された第２導電型のソース領域、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域と、
前記第１導電型の半導体層内において、前記第２導電型のドレイン領域における前記第１導電型のフローティングボディ領域側と反対側に隣接するように形成された第１導電型のエミッタ領域と、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置が提供される。 According to one aspect of the present invention, a semiconductor layer of a first conductivity type formed over a semiconductor substrate via a buried insulating film;
A gate electrode formed on the semiconductor layer of the first conductivity type via a gate insulating film;
A floating body region of a first conductivity type formed below the gate electrode and operating as a collector region of the first conductivity type in the first conductivity type semiconductor layer;
A second conductivity type that operates also as a second conductivity type source region and a second conductivity type base region formed on both sides of the first conductivity type floating body region in the first conductivity type semiconductor layer. A drain region of
A first conductivity type emitter region formed so as to be adjacent to a side opposite to the first conductivity type floating body region side in the second conductivity type drain region in the first conductivity type semiconductor layer;
And a silicide formed on a surface portion of the source region of the second conductivity type so that at least the film thickness of the drain region is larger than the film thickness of the source region. Is done.

本発明の一態様によれば、半導体基板上に埋め込み絶縁膜を介して第１導電型の半導体層を形成するステップと、
前記第１導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第１のマスクを形成し、当該形成された前記第１のマスク及び前記ゲート電極をマスクとして、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、第２導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第２のマスクを形成し、当該形成された前記第２のマスクを用いて、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、前記第２導電型のドレイン領域に隣接するように第１導電型のエミッタ領域を形成するステップと、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法が提供される。 According to one aspect of the present invention, a step of forming a first conductivity type semiconductor layer over a semiconductor substrate via a buried insulating film;
Forming a gate electrode on the semiconductor layer of the first conductivity type via a gate insulating film;
A first mask having a desired pattern is formed, and a predetermined impurity is ion-implanted into the first conductivity type semiconductor layer using the formed first mask and the gate electrode as a mask. Forming a source region and a drain region of two conductivity types;
A second mask having a desired pattern is formed, and a predetermined impurity is ion-implanted into the first conductivity type semiconductor layer by using the formed second mask, thereby the second conductivity type. Forming an emitter region of the first conductivity type adjacent to the drain region of
A step of forming silicide on a surface portion of the source region of the second conductivity type so that at least the film thickness of the drain region is larger than the film thickness of the source region . A manufacturing method is provided.

本発明の半導体記憶装置及びその方法によれば、メモリセルのセルサイズを縮小することができる。   According to the semiconductor memory device and the method of the present invention, the cell size of the memory cell can be reduced.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＦＢＣ１０Ａ〜１０Ｎをマトリクス状に配置することによって形成されたメモリセルアレイ２０の一部の構成を示し、図２に、この第１の実施の形態によるＦＢＣ１０Ａの構成を示す。 (1) First Embodiment FIG. 1 shows a partial configuration of a memory cell array 20 formed by arranging FBCs 10A to 10N according to a first embodiment of the present invention in a matrix. Shows the configuration of the FBC 10A according to the first embodiment.

なお、図１は、メモリセルアレイ２０のうち、４つのＦＢＣ１０Ａ〜１０Ｄが形成された領域を上方から視認した場合の平面図を示し、図２（ａ）は、１つのＦＢＣ１０Ａが形成されている領域を上方から視認した場合の平面図を示し、図２（ｂ）は、ＦＢＣ１０ＡをＡ−Ａ線に沿って切断した場合の縦断面図を示す。   FIG. 1 is a plan view of the memory cell array 20 when the region where the four FBCs 10A to 10D are formed is viewed from above, and FIG. 2A is a region where the one FBC 10A is formed. FIG. 2B is a longitudinal sectional view when the FBC 10A is cut along the line AA.

かかるＦＢＣ１０Ａは、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。   The FBC 10A is constructed by forming a PNP bipolar transistor so as to be adjacent to an NMOSFET formed on an SOI substrate.

具体的には、このＦＢＣ１０Ａでは、半導体基板３０上に埋め込み絶縁膜４０を介して形成された半導体層４５には、電気的に浮遊状態にあるＰ型フローティングボディ５０が形成される。なお、この半導体層５０は、膜厚が１００ｎｍ以下になるように形成されている。さらにＰ型フローティングボディ５０上には、ゲート絶縁膜６０を介して、ワード線としてのゲート電極７０が形成され、当該ゲート電極７０の側面には、側壁絶縁膜８０Ａ及び８０Ｂが形成されている。   Specifically, in the FBC 10A, a P-type floating body 50 that is in an electrically floating state is formed in the semiconductor layer 45 formed on the semiconductor substrate 30 via the buried insulating film 40. The semiconductor layer 50 is formed so as to have a thickness of 100 nm or less. Further, a gate electrode 70 as a word line is formed on the P-type floating body 50 via a gate insulating film 60, and side wall insulating films 80 </ b> A and 80 </ b> B are formed on the side surfaces of the gate electrode 70.

このＦＢＣ１０Ａでは、Ｐ型フローティングボディ５０の表面部分にチャネル領域（図示せず）が形成されると共に、当該Ｐ型フローティングボディ５０の両側には、Ｎ型ソース領域９０及びＮ型ドレイン領域１００が形成される。   In this FBC 10A, a channel region (not shown) is formed on the surface portion of the P-type floating body 50, and an N-type source region 90 and an N-type drain region 100 are formed on both sides of the P-type floating body 50. Is done.

このＮ型ドレイン領域１００におけるＰ型フローティングボディ５０側と反対側に隣接するように、Ｐ型エミッタ領域１１０が形成され、ＦＢＣ１０ＡのＮ型ドレイン領域１００をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディ５０をＰ型コレクタ領域として動作させることにより、ＰＮＰバイポーラトランジスタを形成する。なお、Ｐ型フローティングボディ５０、Ｎ型ソース領域９０、Ｎ型ドレイン領域１００及びＰ型エミッタ領域１１０からなる素子領域の周囲には、素子分離絶縁膜１２０が形成されている。   A P-type emitter region 110 is formed adjacent to the side opposite to the P-type floating body 50 side in the N-type drain region 100, and the N-type drain region 100 of the FBC 10A is operated as an N-type base region. A PNP bipolar transistor is formed by operating the floating body 50 as a P-type collector region. An element isolation insulating film 120 is formed around the element region including the P-type floating body 50, the N-type source region 90, the N-type drain region 100, and the P-type emitter region 110.

ゲート電極７０、Ｎ型ソース領域９０及びＰ型エミッタ領域１１０の表面には、寄生抵抗を低減するためのシリサイド１３０Ａ〜１３０Ｃが形成され、当該シリサイド１３０Ａ〜１３０Ｃは、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）などからなり、その膜厚は、例えば２５ｎｍ程度である。これらのうち、シリサイド１３０Ｂが形成されたＮ型ソース領域９０における、当該シリサイド１３０Ｂの底面と埋め込み絶縁膜４０の上面との間の間隔（すなわちＮ型ソース領域９０の厚さ）は、８０ｎｍ以下になるように形成される。   Silicides 130A to 130C for reducing parasitic resistance are formed on the surfaces of the gate electrode 70, the N-type source region 90, and the P-type emitter region 110, and the silicides 130A to 130C are, for example, cobalt (Co) or nickel ( Ni) etc., and the film thickness is, for example, about 25 nm. Among these, in the N-type source region 90 in which the silicide 130B is formed, the distance between the bottom surface of the silicide 130B and the upper surface of the buried insulating film 40 (that is, the thickness of the N-type source region 90) is 80 nm or less. Formed to be.

シリサイド１３０Ｂは、シリコンからなる半導体層４５を消費することにより形成される。このため、例えばシリサイド１３０Ｂの膜厚が２５ｎｍ程度であると共に、半導体層４５の膜厚が５５ｎｍ程度である場合には、Ｎ型ソース領域９０の厚さは、３０ｎｍ程度となる。なお、シリサイド１３０Ａ〜１３０Ｃの上面には、層間絶縁膜１４０が形成されている。   The silicide 130B is formed by consuming the semiconductor layer 45 made of silicon. Therefore, for example, when the thickness of the silicide 130B is about 25 nm and the thickness of the semiconductor layer 45 is about 55 nm, the thickness of the N-type source region 90 is about 30 nm. An interlayer insulating film 140 is formed on the upper surfaces of the silicides 130A to 130C.

Ｎ型ソース領域９０の表面に形成されたシリサイド１３０Ｂは、コンタクトプラグ１５０を介してアース線としてのソース線１６０に接続され、Ｎ型ドレイン領域１００は、コンタクトプラグ１７０を介してビット線１８０に接続され、Ｐ型エミッタ領域１１０の表面に形成されたシリサイド１３０Ｃは、コンタクトプラグ１９０を介してエミッタ線２００に接続されている。   Silicide 130B formed on the surface of N-type source region 90 is connected to source line 160 as a ground line via contact plug 150, and N-type drain region 100 is connected to bit line 180 via contact plug 170. The silicide 130 </ b> C formed on the surface of the P-type emitter region 110 is connected to the emitter line 200 via the contact plug 190.

ところで、ＦＢＣ１０Ａにデータ“１”を書き込む場合には、エミッタ線２００に正の電位を印加し、Ｎ型ドレイン領域１００をＮ型ベース領域として動作させると共に、Ｐ型フローティングボディ５０をＰ型コレクタ領域として動作させることにより、Ｐ型エミッタ領域１１０からＮ型ドレイン領域１００を介してＰ型フローティングボディ５０にホールを注入することにより、当該Ｐ型フローティングボディ５０にホールを蓄積する。   By the way, when data “1” is written to the FBC 10A, a positive potential is applied to the emitter line 200 to operate the N-type drain region 100 as an N-type base region, and the P-type floating body 50 is used as a P-type collector region. By injecting holes into the P-type floating body 50 from the P-type emitter region 110 through the N-type drain region 100, holes are accumulated in the P-type floating body 50.

本実施の形態の場合、半導体層４５の厚さは、１００ｎｍ以下になるように形成され、また、Ｎ型ソース領域９０の厚さは、８０ｎｍ以下になるように形成され、いずれも薄い厚さで形成されている。このように、少なくとも、半導体層４５の厚さを１００ｎｍ以下にするか、又はＮ型ソース領域９０の厚さを８０ｎｍ以下にすれば、Ｐ型フローティングボディ５０に蓄積されたホールは、Ｎ型ソース領域９０に流れ込んでも、当該Ｎ型ソース領域９０に存在するエレクトロンと結合して消滅する。   In the present embodiment, the semiconductor layer 45 is formed to have a thickness of 100 nm or less, and the N-type source region 90 is formed to have a thickness of 80 nm or less. It is formed with. As described above, if at least the thickness of the semiconductor layer 45 is 100 nm or less, or the thickness of the N-type source region 90 is 80 nm or less, the holes accumulated in the P-type floating body 50 become N-type source. Even if it flows into the region 90, it is combined with electrons existing in the N-type source region 90 and disappears.

これにより、ホールが、Ｎ型ソース領域９０を突き抜けて、当該Ｎ型ソース領域９０に隣接するＦＢＣ１０ＢのＰ型フローティングボディ（図示せず）に流れ込む現象、いわゆるバイポーラ・ディスターブ（Bipolar Disturb）が発生することを抑制することができる。   As a result, a phenomenon in which holes penetrate the N-type source region 90 and flow into the P-type floating body (not shown) of the FBC 10B adjacent to the N-type source region 90, that is, a so-called bipolar disturb occurs. This can be suppressed.

従って、本実施の形態のように、ＦＢＣ１０Ａは、ビット線１８０方向に隣接するＦＢＣ１０Ｂとの間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができる。   Therefore, as in the present embodiment, the FBC 10A can share the N-type source region 90, the silicide 130B, the contact plug 150, and the source line 160 with the FBC 10B adjacent in the bit line 180 direction.

なお、半導体層４５の厚さが１００ｎｍを超え、かつＮ型ソース領域９０の厚さが８０ｎｍを超えると、ホールが、Ｎ型ソース領域９０を突き抜けて、当該Ｎ型ソース領域９０に隣接するＦＢＣ１０ＢのＰ型フローティングボディに流れ込むバイポーラ・ディスターブが発生するという問題が生じる。   When the thickness of the semiconductor layer 45 exceeds 100 nm and the thickness of the N-type source region 90 exceeds 80 nm, the holes penetrate the N-type source region 90 and are adjacent to the N-type source region 90. This causes a problem that a bipolar disturb that flows into the P-type floating body occurs.

因みに、Ｎ型ドレイン領域１００の表面には、シリサイドが形成されていないため、当該Ｎ型ドレイン領域１００の厚さは、Ｎ型ソース領域９０よりシリサイド１３０の膜厚分だけ厚い。このため、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。   Incidentally, since no silicide is formed on the surface of the N-type drain region 100, the N-type drain region 100 is thicker than the N-type source region 90 by the thickness of the silicide 130. For this reason, it is possible to prevent the holes moving from the P-type emitter region 110 to the P-type floating body 50 from being combined with electrons existing in the N-type drain region 100 and disappearing.

ここで、図３に、比較例として、ビット線１８０方向に隣接するＦＢＣ３００毎に独立してソース線３５０を設けた場合のメモリセルアレイ３１０の構成を示し、図４に、この比較例によるＦＢＣ３００Ａの構成を示す。因みに、図１及び図２に示された要素と同一のものには同一の符号を付して説明を省略する。   Here, FIG. 3 shows a configuration of the memory cell array 310 when a source line 350 is provided independently for each FBC 300 adjacent in the direction of the bit line 180 as a comparative example, and FIG. 4 shows an FBC 300A according to this comparative example. The configuration is shown. Incidentally, the same elements as those shown in FIG. 1 and FIG.

なお、図３は、メモリセルアレイ３１０のうち、４つのＦＢＣ３００Ａ〜３００Ｄが形成された領域を上方から視認した場合の平面図を示し、図４（ａ）は、１つのＦＢＣ３００Ａが形成されている領域を上方から視認した場合の平面図を示し、図４（ｂ）は、ＦＢＣ３００ＡをＡ−Ａ線に沿って切断した場合の縦断面図を示す。   FIG. 3 is a plan view of the memory cell array 310 when a region where the four FBCs 300A to 300D are formed is viewed from above, and FIG. 4A is a region where one FBC 300A is formed. FIG. 4B shows a vertical cross-sectional view when the FBC 300A is cut along the line AA.

この比較例のメモリセル３１０の場合、ＦＢＣ３００ＡのＮ型ソース領域３２０と、当該ＦＢＤＣ３００Ａに隣接するＦＢＣ３００ＢのＮ型ソース領域３６０とは、素子分離絶縁膜３３０によって電気的に分離される。これにより、Ｎ型ソース領域３２０に流れ込んだホールが、ビット線１８０方向に隣接するＦＢＣ３００ＢのＰ型フローティングボディ（図示せず）に流れ込むバイポーラ・ディスターブが発生することを抑制する。   In the memory cell 310 of this comparative example, the N-type source region 320 of the FBC 300A and the N-type source region 360 of the FBC 300B adjacent to the FBDC 300A are electrically isolated by the element isolation insulating film 330. As a result, the occurrence of bipolar disturbance in which holes flowing into the N-type source region 320 flow into the P-type floating body (not shown) of the FBC 300B adjacent in the direction of the bit line 180 is suppressed.

ところで、Ｎ型ソース領域３２０にコンタクトプラグ３４０を介して接続されたアース線であるソース線３５０の電位は、０Ｖであるため、隣接するＦＢＣ３００Ａ及び３００Ｂ間で、ソース線３５０を共有することが可能である。   By the way, since the potential of the source line 350 which is an earth line connected to the N-type source region 320 via the contact plug 340 is 0 V, the source line 350 can be shared between the adjacent FBCs 300A and 300B. It is.

そこで、本実施の形態のように、バイポーラ・ディスターブの発生を抑制した上で、ビット線１８０方向に隣接するＦＢＣ１０Ａ及び１０Ｂ間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することにより、比較例の場合と比較して、セルサイズを１５％程度縮小することができる。   Therefore, as in the present embodiment, the occurrence of bipolar disturb is suppressed, and the N-type source region 90, silicide 130B, contact plug 150, and source line 160 are connected between the FBCs 10A and 10B adjacent in the bit line 180 direction. By sharing the cell size, the cell size can be reduced by about 15% compared to the comparative example.

ここで、本実施の形態によるＦＢＣ１０Ａの製造方法について図５〜図１２を用いて説明する。図５に示すように、まず、半導体基板４００上に、埋め込み絶縁膜４１０及びＰ型半導体層４２０が順次積層されたＳＯＩ（Silicon on Insulator）基板４３０を用意する。なお、半導体基板４００及びＰ型半導体層４２０は、例えばシリコンからなる。また、埋め込み絶縁膜４１０の膜厚は例えば２５ｎｍであり、Ｐ型半導体層４２０の膜厚は例えば５５ｎｍである。   Here, the manufacturing method of FBC10A by this Embodiment is demonstrated using FIGS. As shown in FIG. 5, first, an SOI (Silicon on Insulator) substrate 430 in which a buried insulating film 410 and a P-type semiconductor layer 420 are sequentially stacked on a semiconductor substrate 400 is prepared. The semiconductor substrate 400 and the P-type semiconductor layer 420 are made of, for example, silicon. The thickness of the buried insulating film 410 is, for example, 25 nm, and the thickness of the P-type semiconductor layer 420 is, for example, 55 nm.

ＳＴＩ（Shallow Trench Isolation）法を用いて、Ｐ型半導体層４２０にエッチングを行って素子分離溝（図示せず）を形成し、当該素子分離溝に絶縁膜を埋め込むことにより、素子分離絶縁膜４４０を形成する。   Using an STI (Shallow Trench Isolation) method, the P-type semiconductor layer 420 is etched to form an element isolation trench (not shown), and an insulating film is embedded in the element isolation trench, whereby an element isolation insulating film 440 is formed. Form.

半導体層４２０及び素子分離絶縁膜４４０上に、熱酸化膜に数％の窒素を導入したオキシナイトライド膜と、ポリシリコン膜とを順次形成する。そして、ポリシリコン膜に例えばリン（Ｐ）などをイオン注入することにより、当該ポリシリコン膜を電気的に活性化する。図６に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン膜及びオキシナイトライド膜に順次パターニングを行うことにより、ゲート電極４５０及びゲート絶縁膜４６０を形成する。   On the semiconductor layer 420 and the element isolation insulating film 440, an oxynitride film in which several percent of nitrogen is introduced into the thermal oxide film and a polysilicon film are sequentially formed. Then, for example, phosphorus (P) is ion-implanted into the polysilicon film to electrically activate the polysilicon film. As shown in FIG. 6, a gate electrode 450 and a gate insulating film 460 are formed by sequentially patterning a polysilicon film and an oxynitride film by lithography and RIE.

所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク及びゲート電極４５０をマスクとして、例えばリンなどをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、Ｎ型ソースエクステンション領域４７０Ａ及びＮ型ドレインエクステンション領域４７０Ｂを形成する。なお、この場合、リンを例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。 A resist mask (not shown) having a desired pattern is formed, and, for example, phosphorus is ion-implanted using the resist mask and the gate electrode 450 as a mask, and then heat treatment for diffusing phosphorus (P) is performed. A source extension region 470A and an N-type drain extension region 470B are formed. In this case, phosphorus is ion-implanted, for example, with an acceleration energy of 15 keV and a dose of 1 × 10 15 cm −2 .

半導体層４２０の全面にシリコン窒化膜などの絶縁膜を成膜した後、ＲＩＥによって、ゲート電極４５０の側面に側壁絶縁膜４８０Ａ及び４８０Ｂを形成する。   After forming an insulating film such as a silicon nitride film over the entire surface of the semiconductor layer 420, sidewall insulating films 480A and 480B are formed on the side surfaces of the gate electrode 450 by RIE.

図７に示すように、所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスク、ゲート電極４５０及び側壁絶縁膜４８０Ａ及び４８０Ｂをマスクとして、例えばヒ素（Ａｓ）などをイオン注入した後、ヒ素を拡散させるような熱処理を行うことにより、Ｎ型ソース領域４９０Ａ及びＮ型ドレイン領域４９０Ｂを形成する。なお、この場合、ヒ素を例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。 As shown in FIG. 7, a resist mask (not shown) having a desired pattern is formed, and after ion implantation of, for example, arsenic (As) using the resist mask, the gate electrode 450, and the sidewall insulating films 480A and 480B as a mask, By performing heat treatment for diffusing arsenic, an N-type source region 490A and an N-type drain region 490B are formed. In this case, arsenic is ion-implanted, for example, with an acceleration energy of 15 keV and a dose of 1 × 10 15 cm −2 .

所望のパターンを有する図示しないレジストマスクを形成し、当該レジストマスクをマスクとして、例えばボロン（Ｂ）をイオン注入した後、ボロンを拡散させるような熱処理を行うことにより、Ｐ型エミッタ領域５００を形成する。なお、この場合、ボロンを例えば加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。 A resist mask (not shown) having a desired pattern is formed, and using the resist mask as a mask, for example, boron (B) is ion-implanted and then heat treatment is performed to diffuse boron, thereby forming the P-type emitter region 500. To do. In this case, boron is ion-implanted, for example, with an acceleration energy of 10 keV and a dose of 1 × 10 15 cm −2 .

図８に示すように、素子分離絶縁膜４４０、半導体層４２０、側壁絶縁膜４８０Ａ及び４８０Ｂ並びにゲート電極４５０の全面に、シリコン窒化（ＳｉＮ）膜５１０及びシリコン酸（ＳｉＯ２）膜５２０を順次形成する。 As shown in FIG. 8, a silicon nitride (SiN) film 510 and a silicon acid (SiO 2 ) film 520 are sequentially formed on the entire surface of the element isolation insulating film 440, the semiconductor layer 420, the sidewall insulating films 480A and 480B, and the gate electrode 450. To do.

図９に示すように、リソグラフィ及びＲＩＥによって、シリコン酸化膜５２０及びシリコン窒化膜５１０に順次パターニングを行うことにより、素子分離絶縁膜４４０、Ｐ型エミッタ領域５００、ゲート電極４５０、側壁絶縁膜４８０Ｂ及びＮ型ソース領域４９０Ａ上に形成されているシリコン酸化膜５２０及びシリコン窒化膜５１０を除去することにより、Ｎ型ドレイン領域４９０Ｂ上に形成されているシリコン窒化膜５１０及びシリコン酸化膜５２０のみを残置する。   As shown in FIG. 9, by sequentially patterning the silicon oxide film 520 and the silicon nitride film 510 by lithography and RIE, an element isolation insulating film 440, a P-type emitter region 500, a gate electrode 450, a sidewall insulating film 480B, and By removing the silicon oxide film 520 and the silicon nitride film 510 formed on the N-type source region 490A, only the silicon nitride film 510 and the silicon oxide film 520 formed on the N-type drain region 490B are left. .

図１０に示すように、コバルト、ニッケルなどの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、Ｐ型エミッタ領域５００、ゲート電極４５０及びＮ型ソース領域４９０Ａの表面部分に、シリサイド５３０Ａ〜５３０Ｃを形成する。続いて、シリコン酸化膜５２０上に存在する未反応の金属膜を、例えばウエットエッチングによって除去した後、シリコン窒化膜５１０及びシリコン酸化膜５２０を除去する。   As shown in FIG. 10, after a metal film such as cobalt or nickel is formed by sputtering, heat treatment is performed to form silicide 530A on the surface portions of the P-type emitter region 500, the gate electrode 450, and the N-type source region 490A. Form ~ 530C. Subsequently, after the unreacted metal film present on the silicon oxide film 520 is removed by, for example, wet etching, the silicon nitride film 510 and the silicon oxide film 520 are removed.

図１１に示すように、層間絶縁膜５４０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ５５０及び５６０を形成する。   As shown in FIG. 11, after an interlayer insulating film 540 is formed on the entire surface, a desired region is removed by lithography and RIE to form a contact hole (not shown). Then, a tungsten film is formed by depositing tungsten (W) so as to fill the contact hole. Thereafter, the tungsten film is planarized by CMP and contact plugs 550 and 560 are formed.

層間絶縁膜５７０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化し、エミッタ線５８０及びソース線５９０を形成する。   After the interlayer insulating film 570 is formed on the entire surface, a desired region is removed by lithography and RIE to form a wiring trench (not shown). Then, a copper film is formed by depositing copper (Cu) and forming a film so as to fill the wiring groove. Subsequently, the copper film is planarized by CMP to form an emitter line 580 and a source line 590.

図１２に示すように、層間絶縁膜６００を全面に形成した後、リソグラフィ及びＲＩＥによって、層間絶縁膜５４０、５７０及び６００のうちの所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ６１０を形成する。   As shown in FIG. 12, after an interlayer insulating film 600 is formed on the entire surface, desired regions of the interlayer insulating films 540, 570 and 600 are removed by lithography and RIE to form contact holes (not shown). To do. Then, a tungsten film is formed by depositing tungsten (W) so as to fill the contact hole. Thereafter, the tungsten film is planarized by CMP and contact plugs 610 are formed.

図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化してビット線６２０を形成することにより、ＦＢＣ６３０を製造する。   After an interlayer insulating film (not shown) is formed on the entire surface, a desired region is removed by lithography and RIE to form a wiring groove (not shown). Then, a copper film is formed by depositing copper (Cu) and forming a film so as to fill the wiring groove. Subsequently, the copper film is planarized by CMP to form the bit line 620, thereby manufacturing the FBC 630.

（２）第２の実施の形態
図１３に、本発明の第２の実施の形態によるＦＢＣ７００の構成を示す。なお、図１３（ａ）は、ＦＢＣ７００を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ７００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。 (2) Second Embodiment FIG. 13 shows the configuration of an FBC 700 according to a second embodiment of the present invention. 13A shows a plan view when the FBC 700 is viewed from above, and FIG. 13B shows a longitudinal sectional view when the FBC 700 is cut along the line AA. Also, the same elements as those shown in FIG.

かかるＦＢＣ７００は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。   Similar to the first embodiment, the FBC 700 is constructed by forming a PNP bipolar transistor so as to be adjacent to the NMOSFET formed on the SOI substrate.

本実施の形態の場合、Ｎ型ドレイン領域１００は、コンタクトプラグ７１０を介してパッド電極７２０に接続され、当該パッド電極７２０は、コンタクトプラグ７３０を介してビット線１８０に接続されている。   In the present embodiment, the N-type drain region 100 is connected to the pad electrode 720 through the contact plug 710, and the pad electrode 720 is connected to the bit line 180 through the contact plug 730.

パッド電極７２０は、ソース線１６０及びエミッタ線２００が形成された配線層に形成される。また、コンタクトプラグ７１０は、第１の実施の形態の図１１に相当する工程を実行することにより、コンタクトプラグ１５０及び１９０を形成する際に形成される。   The pad electrode 720 is formed in the wiring layer in which the source line 160 and the emitter line 200 are formed. Further, the contact plug 710 is formed when the contact plugs 150 and 190 are formed by executing a process corresponding to FIG. 11 of the first embodiment.

この場合、Ｎ型ドレイン領域１００上に形成されているコンタクトプラグ７１０のアスペクト比（深さ／幅）は、第１の実施の形態におけるコンタクトプラグ１７０と比較して、半分程度に低減することが可能になる。例えば、第１の実施の形態におけるコンタクトプラグ１７０のアスペクト比が、１０程度である場合には、本実施の形態におけるコンタクトプラグ７１０のアスペクト比は、５程度に低減することが可能になる。   In this case, the aspect ratio (depth / width) of the contact plug 710 formed on the N-type drain region 100 can be reduced to about a half of that of the contact plug 170 in the first embodiment. It becomes possible. For example, when the aspect ratio of the contact plug 170 in the first embodiment is about 10, the aspect ratio of the contact plug 710 in this embodiment can be reduced to about 5.

ところで、本実施の形態の場合、半導体層４５の膜厚は、例えば５５ｎｍ程度になるように薄い膜厚で形成されている。この場合、第１の実施の形態のように、コンタクトプラグ１７０のアスペクト比が大きいと、コンタクトホールを形成する際、オーバエッチングによってＮ型ドレイン領域１００の表面部分が除去されるおそれがある。   By the way, in the case of the present embodiment, the semiconductor layer 45 is formed with a thin film thickness so as to be about 55 nm, for example. In this case, as in the first embodiment, when the contact plug 170 has a large aspect ratio, the surface portion of the N-type drain region 100 may be removed by overetching when the contact hole is formed.

Ｎ型ドレイン領域１００の表面部分が除去され、Ｎ型ドレイン領域１００の厚さがさらに薄くなると、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００内に存在するエレクトロンと結合して消滅し、Ｐ型フローティングボディ５０に到達しない不都合が生じることがある。   When the surface portion of the N-type drain region 100 is removed and the thickness of the N-type drain region 100 is further reduced, holes moving from the P-type emitter region 110 to the P-type floating body 50 are formed in the N-type drain region 100. May be combined with the electrons existing in the substrate and disappear, and may not reach the P-type floating body 50.

これに対して、本実施の形態のように、Ｎ型ドレイン領域１００上に形成されているコンタクトプラグ７１０のアスペクト比を、第１の実施の形態におけるコンタクトプラグ１７０と比較して、半分程度に低減することにより、Ｎ型ドレイン領域１００上にコンタクトホールを形成する際に、オーバエッチングを抑制することができ、従ってＮ型ドレイン領域１００の厚さを確保することができる。これにより、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。   On the other hand, as in the present embodiment, the aspect ratio of the contact plug 710 formed on the N-type drain region 100 is about half that of the contact plug 170 in the first embodiment. By reducing the thickness, over-etching can be suppressed when a contact hole is formed on the N-type drain region 100, and thus the thickness of the N-type drain region 100 can be ensured. Thereby, it is possible to prevent the holes moving from the P-type emitter region 110 to the P-type floating body 50 from being combined with electrons existing in the N-type drain region 100 and disappearing.

また、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ７００間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。   Further, according to the present embodiment, as in the first embodiment, the N-type source region 90, the silicide 130B, the contact plug 150, and the source line 160 are shared between the FBCs 700 adjacent in the bit line 180 direction. This can reduce the cell size.

（３）第３の実施の形態
図１４に、本発明の第３の実施の形態によるＦＢＣ８００の構成を示す。なお、図１３（ａ）は、ＦＢＣ８００を上方から視認した場合の平面図を示し、図１４（ｂ）は、ＦＢＣ８００をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図１３に示された要素と同一のものには同一の符号を付して説明を省略する。 (3) Third Embodiment FIG. 14 shows the configuration of an FBC 800 according to the third embodiment of the present invention. 13A shows a plan view when the FBC 800 is viewed from above, and FIG. 14B shows a longitudinal sectional view when the FBC 800 is cut along the line AA. In addition, the same elements as those shown in FIG.

かかるＦＢＣ８００は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。   Similar to the first embodiment, the FBC 800 is constructed by forming a PNP bipolar transistor so as to be adjacent to an NMOSFET formed on an SOI substrate.

本実施の形態の場合、Ｎ型ソース領域８１０内には、いわゆる結晶欠陥８２０が形成されている。なお、結晶欠陥には、線状の線欠陥（転位）や点状の点欠陥などがあり、点欠陥には、原子が格子点にない空孔タイプと、格子点の間に余分な原子が入った格子間原子タイプとがある。   In the present embodiment, so-called crystal defects 820 are formed in the N-type source region 810. Crystal defects include linear line defects (dislocations) and point-like point defects. Point defects include a vacancy type in which atoms are not at lattice points and extra atoms between lattice points. There are interstitial types.

これにより、ＦＢＣ８００にデータ“１”を書き込む際、Ｐ型フローティングボディ５０に蓄積されたホールは、Ｎ型ソース領域８１０に流れ込んでも、結晶欠陥８２０の存在によって、当該結晶欠陥８２０が形成された位置でエレクトロンと結合して消滅する。   As a result, when data “1” is written to the FBC 800, the holes accumulated in the P-type floating body 50 flow into the N-type source region 810, but the positions where the crystal defects 820 are formed due to the presence of the crystal defects 820. It will disappear after combining with electrons.

よって、ホールが、Ｎ型ソース領域８１０を突き抜けて、当該Ｎ型ソース領域８１０に隣接するＦＢＣのＰ型フローティングボディ（図示せず）に流れ込む現象、いわゆるバイポーラ・ディスターブが発生することを抑制することができる。   Therefore, it is possible to suppress the phenomenon that a hole penetrates the N-type source region 810 and flows into the P-type floating body (not shown) of the FBC adjacent to the N-type source region 810, so-called bipolar disturb. Can do.

このように、Ｎ型ソース領域８１０内に形成された結晶欠陥８２０によって、バイポーラ・ディスターブの発生を抑制することにより、第１及び第２の実施の形態のように、シリサイド１３０Ｂ及び半導体層４５の膜厚に対する制約がなくなり、その分、トランジスタの設計を行い易くすることができる。   As described above, the generation of bipolar disturb is suppressed by the crystal defects 820 formed in the N-type source region 810, so that the silicide 130B and the semiconductor layer 45 can be formed as in the first and second embodiments. There is no restriction on the film thickness, and accordingly, the transistor can be easily designed.

また、本実施の形態の場合、Ｎ型ドレイン領域１００の表面には、シリサイド１３０Ｄが形成されている。このように、Ｎ型ドレイン領域１００の表面にシリサイド１３０Ｄを形成しても、半導体層４５の厚さを厚くすれば、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１００に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、Ｐ型エミッタ領域１１０の表面には、シリサイドは形成されていない。また、シリサイド１３０Ａ、１３０Ｂ及び１３０Ｄは形成しなくても良い。   In the present embodiment, silicide 130 </ b> D is formed on the surface of the N-type drain region 100. As described above, even if the silicide 130D is formed on the surface of the N-type drain region 100, if the thickness of the semiconductor layer 45 is increased, holes moving from the P-type emitter region 110 to the P-type floating body 50 are not affected. Combining with electrons existing in the N-type drain region 100 and disappearing can be suppressed. In the present embodiment, no silicide is formed on the surface of the P-type emitter region 110. Further, the silicides 130A, 130B, and 130D may not be formed.

さらに、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ８００間で、Ｎ型ソース領域８１０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。   Furthermore, according to the present embodiment, as in the first embodiment, the N-type source region 810, the silicide 130B, the contact plug 150, and the source line 160 are shared between the FBCs 800 adjacent in the direction of the bit line 180. This can reduce the cell size.

ここで、本実施の形態によるＦＢＣ８００の製造方法について図１５〜図１８を用いて説明する。本実施の形態の場合、第１の実施の形態の図５〜図７における工程と同一の工程を実行した後、図１５に示すように、Ｎ型ドレイン領域４９０Ｂ、ゲート電極４５０及びＮ型ソース領域４９０Ａの表面部分に、シリサイド９００Ａ〜９００Ｃを形成する。そして、層間絶縁膜９１０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、コンタクトホール９２０Ａ〜９２０Ｃを形成する。   Here, a method of manufacturing FBC 800 according to the present embodiment will be described with reference to FIGS. In the case of the present embodiment, after performing the same steps as in FIGS. 5 to 7 of the first embodiment, as shown in FIG. 15, the N-type drain region 490B, the gate electrode 450, and the N-type source Silicides 900A to 900C are formed on the surface portion of the region 490A. Then, after an interlayer insulating film 910 is formed on the entire surface, desired regions are removed by lithography and RIE, and contact holes 920A to 920C are formed.

図１６に示すように、リソグラフィによって、コンタクトホール９２０Ｃを通じて、Ｎ型ソース領域４９０Ａのみに選択的にゲルマニウム（Ｇｅ）のイオン注入を行うことにより、Ｎ型ソース領域４９０Ａに結晶欠陥９３０を形成する。なお、この場合、ゲルマニウムを例えば加速エネルギー１５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。また、ゲルマニウムではなく、シリコン（Ｓｉ）やキセノン（Ｘｅ）など、他の種々の不純物を注入しても良い。 As shown in FIG. 16, germanium (Ge) ions are selectively implanted only into the N-type source region 490A through the contact hole 920C by lithography to form a crystal defect 930 in the N-type source region 490A. In this case, germanium is ion-implanted, for example, with an acceleration energy of 15 keV and a dose of 1 × 10 15 cm −2 . Further, instead of germanium, various other impurities such as silicon (Si) and xenon (Xe) may be implanted.

図１７に示すように、コンタクトホール９２０Ａ〜９２０Ｃを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ９３０Ａ〜９３０Ｃを形成する。   As shown in FIG. 17, a tungsten film is formed by depositing tungsten (W) so as to fill the contact holes 920A to 920C. Thereafter, the tungsten film is planarized by CMP to form contact plugs 930A to 930C.

層間絶縁膜９４０を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、溝（図示せず）を形成する。そして、この溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化し、エミッタ線９５０、パッド電極９６０及びソース線９７０を形成する。   After the interlayer insulating film 940 is formed on the entire surface, a desired region is removed by lithography and RIE to form a groove (not shown). Then, a copper film is formed by depositing copper (Cu) and forming a film so as to fill the groove. Subsequently, the copper film is planarized by CMP to form an emitter line 950, a pad electrode 960, and a source line 970.

図１８に示すように、層間絶縁膜９８０を全面に形成した後、リソグラフィ及びＲＩＥによって、層間絶縁膜９８０のうちの所望の領域を除去し、コンタクトホール（図示せず）を形成する。そして、このコンタクトホールを埋め込むように、タングステン（Ｗ）を堆積して成膜することにより、タングステン膜を形成する。その後、ＣＭＰ法によって、タングステン膜を平坦化し、コンタクトプラグ９９０を形成する。   As shown in FIG. 18, after an interlayer insulating film 980 is formed on the entire surface, a desired region in the interlayer insulating film 980 is removed by lithography and RIE to form a contact hole (not shown). Then, a tungsten film is formed by depositing tungsten (W) so as to fill the contact hole. Thereafter, the tungsten film is planarized by CMP and contact plugs 990 are formed.

図示しない層間絶縁膜を全面に形成した後、リソグラフィ及びＲＩＥによって、所望の領域を除去し、配線溝（図示せず）を形成する。そして、この配線溝を埋め込むように、銅（Ｃｕ）を堆積して成膜することにより、銅膜を形成する。続いて、ＣＭＰ法によって、銅膜を平坦化してビット線１０００を形成することにより、ＦＢＣ１０１０を製造する。   After an interlayer insulating film (not shown) is formed on the entire surface, a desired region is removed by lithography and RIE to form a wiring groove (not shown). Then, a copper film is formed by depositing copper (Cu) and forming a film so as to fill the wiring groove. Subsequently, the FBC 1010 is manufactured by planarizing the copper film and forming the bit line 1000 by CMP.

（４）第４の実施の形態
図１９に、本発明の第４の実施の形態によるＦＢＣ１０２０の構成を示す。なお、図１９（ａ）は、ＦＢＣ１０２０を上方から視認した場合の平面図を示し、図１３（ｂ）は、ＦＢＣ１０２０をＡ−Ａ線に沿って切断した場合の縦断面図を示す。また、図２に示された要素と同一のものには同一の符号を付して説明を省略する。 (4) Fourth Embodiment FIG. 19 shows the configuration of an FBC 1020 according to a fourth embodiment of the present invention. 19A shows a plan view when the FBC 1020 is viewed from above, and FIG. 13B shows a longitudinal sectional view when the FBC 1020 is cut along the line AA. Also, the same elements as those shown in FIG.

かかるＦＢＣ１０２０は、第１の実施の形態と同様に、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴに隣接するように、ＰＮＰバイポーラトランジスタを形成することにより構築される。   Similar to the first embodiment, the FBC 1020 is constructed by forming a PNP bipolar transistor so as to be adjacent to the NMOSFET formed on the SOI substrate.

本実施の形態の場合、Ｎ型ドレイン領域１０３０に選択シリコン成長を行うことにより、当該Ｎ型ドレイン領域１０３０の厚さは、Ｎ型ソース領域９０より厚くなるように形成されている。この場合、Ｎ型ソース領域９０の厚さは、３０ｎｍ程度であるのに対して、Ｎ型ドレイン領域１０３０の厚さは、１００ｎｍ程度にすることができる。   In the case of the present embodiment, selective N growth is performed on the N type drain region 1030 so that the N type drain region 1030 is thicker than the N type source region 90. In this case, the thickness of the N-type source region 90 is about 30 nm, whereas the thickness of the N-type drain region 1030 can be about 100 nm.

また、本実施の形態の場合、Ｎ型ドレイン領域１０３０の表面には、シリサイド１３０Ｅが形成されている。このように、Ｎ型ドレイン領域１０３０の表面にシリサイド１３０Ｅを形成しても、Ｎ型ドレイン領域１０３０の厚さが厚いため、Ｐ型エミッタ領域１１０からＰ型フローティングボディ５０に移動中のホールが、当該Ｎ型ドレイン領域１０３０に存在するエレクトロンと結合して消滅することを抑制することができる。なお、本実施の形態の場合には、Ｐ型エミッタ領域１１０の表面には、シリサイドは形成されていない。   In the present embodiment, silicide 130E is formed on the surface of the N-type drain region 1030. Thus, even if the silicide 130E is formed on the surface of the N-type drain region 1030, since the N-type drain region 1030 is thick, holes moving from the P-type emitter region 110 to the P-type floating body 50 are Bonding with electrons existing in the N-type drain region 1030 and disappearing can be suppressed. In the present embodiment, no silicide is formed on the surface of the P-type emitter region 110.

また、本実施の形態によれば、第１の実施の形態と同様に、ビット線１８０方向に隣接するＦＢＣ１０２０間で、Ｎ型ソース領域９０、シリサイド１３０Ｂ、コンタクトプラグ１５０及びソース線１６０を共有することができ、これによりセルサイズを縮小することができる。   Further, according to the present embodiment, as in the first embodiment, the N-type source region 90, the silicide 130B, the contact plug 150, and the source line 160 are shared between the FBCs 1020 adjacent in the bit line 180 direction. This can reduce the cell size.

（５）他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、ＳＯＩ基板上に形成されたＰＭＯＳＦＥＴに隣接するように、ＮＰＮバイポーラトランジスタを形成しても良い。 (5) Other Embodiments The above-described embodiments are merely examples, and do not limit the present invention. For example, an NPN bipolar transistor may be formed so as to be adjacent to a PMOSFET formed on an SOI substrate.

本発明の第１の実施の形態によるメモリセルアレイの構成を示す平面図である。1 is a plan view showing a configuration of a memory cell array according to a first embodiment of the present invention. 本発明の第１の実施の形態によるＦＢＣの構成を示す平面図及び断面図である。It is the top view and sectional drawing which show the structure of FBC by the 1st Embodiment of this invention. 比較例によるメモリセルアレイの構成を示す平面図である。It is a top view which shows the structure of the memory cell array by a comparative example. 比較例によるＦＢＣの構成を示す平面図及び断面図である。It is the top view and sectional drawing which show the structure of FBC by a comparative example. 本発明の第１の実施の形態によるＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of FBC by the 1st Embodiment of this invention. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 本発明の第２の実施の形態によるＦＢＣの構成を示す平面図及び断面図である。It is the top view and sectional drawing which show the structure of FBC by the 2nd Embodiment of this invention. 本発明の第３の実施の形態によるＦＢＣの構成を示す平面図及び断面図である。It is the top view and sectional drawing which show the structure of FBC by the 3rd Embodiment of this invention. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 同ＦＢＣの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same FBC. 本発明の第４の実施の形態によるＦＢＣの構成を示す平面図及び断面図である。It is the top view and sectional drawing which show the structure of FBC by the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１０、７００、８００、１０２０ ＦＢＣ
３０ 半導体基板
４０ 埋め込み絶縁膜
４５ 半導体層
５０ Ｐ型フローティングボディ
６０ ゲート絶縁膜
７０ ゲート電極
９０、８１０ Ｎ型ソース領域
１００、１０３０ Ｎ型ドレイン領域
１１０ Ｎ型エミッタ領域
１３０ シリサイド
１５０、１７０、１９０、７１０、７３０ コンタクトプラグ
１６０ ソース線
１８０ ビット線
２００ エミッタ線
７２０ パッド電極
８２０ 結晶欠陥 10, 700, 800, 1020 FBC
30 Semiconductor substrate 40 Embedded insulating film 45 Semiconductor layer 50 P-type floating body 60 Gate insulating film 70 Gate electrodes 90, 810 N-type source region 100, 1030 N-type drain region 110 N-type emitter region 130 Silicides 150, 170, 190, 710 730 Contact plug 160 Source line 180 Bit line 200 Emitter line 720 Pad electrode 820 Crystal defect

Claims (4)

半導体基板上に埋め込み絶縁膜を介して形成された第１導電型の半導体層と、
前記第１導電型の半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型の半導体層内において、前記ゲート電極の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域と、
前記第１導電型の半導体層内において、前記第１導電型のフローティングボディ領域の両側に形成された第２導電型のソース領域、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域と、
前記第１導電型の半導体層内において、前記第２導電型のドレイン領域における前記第１導電型のフローティングボディ領域側と反対側に隣接するように形成された第１導電型のエミッタ領域と、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分に形成されたシリサイドと
を備えることを特徴とする半導体記憶装置。 A first conductivity type semiconductor layer formed on the semiconductor substrate via a buried insulating film;
A gate electrode formed on the semiconductor layer of the first conductivity type via a gate insulating film;
A floating body region of a first conductivity type formed below the gate electrode and operating as a collector region of the first conductivity type in the first conductivity type semiconductor layer;
A second conductivity type that operates also as a second conductivity type source region and a second conductivity type base region formed on both sides of the first conductivity type floating body region in the first conductivity type semiconductor layer. A drain region of
A first conductivity type emitter region formed so as to be adjacent to a side opposite to the first conductivity type floating body region side in the second conductivity type drain region in the first conductivity type semiconductor layer;
And a silicide formed on a surface portion of the source region of the second conductivity type so that at least the film thickness of the drain region is larger than the film thickness of the source region . 前記第２導電型のソース領域における、前記シリサイドと前記埋め込み絶縁膜との間の間隔は、８０ｎｍ以下になるように形成されたことを特徴とする請求項１記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein an interval between the silicide and the buried insulating film in the source region of the second conductivity type is formed to be 80 nm or less. 前記第１導電型の半導体層の厚さは、１００ｎｍ以下になるように形成されたことを特徴とする請求項１記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the thickness of the first conductivity type semiconductor layer is 100 nm or less. 半導体基板上に埋め込み絶縁膜を介して第１導電型の半導体層を形成するステップと、
前記第１導電型の半導体層上に、ゲート絶縁膜を介してゲート電極を形成するステップと、
所望のパターンを有する第１のマスクを形成し、当該形成された前記第１のマスク及び前記ゲート電極をマスクとして、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、第２導電型のソース領域及びドレイン領域を形成するステップと、
所望のパターンを有する第２のマスクを形成し、当該形成された前記第２のマスクを用いて、前記第１導電型の半導体層に所定の不純物をイオン注入することにより、前記第２導電型のドレイン領域に隣接するように第１導電型のエミッタ領域を形成するステップと、
少なくとも前記ドレイン領域の膜厚が前記ソース領域の膜厚よりも厚くなるように、前記第２導電型のソース領域の表面部分にシリサイドを形成するステップと
を備えることを特徴とする半導体記憶装置の製造方法。 Forming a first conductivity type semiconductor layer on a semiconductor substrate via a buried insulating film;
Forming a gate electrode on the semiconductor layer of the first conductivity type via a gate insulating film;
A first mask having a desired pattern is formed, and a predetermined impurity is ion-implanted into the first conductivity type semiconductor layer using the formed first mask and the gate electrode as a mask. Forming a source region and a drain region of two conductivity types;
A second mask having a desired pattern is formed, and a predetermined impurity is ion-implanted into the first conductivity type semiconductor layer by using the formed second mask, thereby the second conductivity type. Forming an emitter region of the first conductivity type adjacent to the drain region of
A step of forming silicide on a surface portion of the source region of the second conductivity type so that at least the film thickness of the drain region is larger than the film thickness of the source region . Production method.
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