JP4399081B2

JP4399081B2 - Non-volatile memory

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Publication number: JP4399081B2
Application number: JP2000051528A
Authority: JP
Inventors: 晃宏原田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2000-02-28
Filing date: 2000-02-28
Publication date: 2010-01-13
Anticipated expiration: 2020-02-28
Also published as: JP2001243784A

Description

【０００１】
【発明の属する技術分野】
本発明は、読み出し専用メモリ（以下、「ＲＯＭ」という）等の不揮発性メモリ、特に動作時の立ち上がりの速いセンスアンプを有する不揮発性メモリに関するものである。
【０００２】
【従来の技術】
図２は、従来のＲＯＭの一例を示す概略の構成図である。
このＲＯＭは、平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１０_ｉを構成するＭＯＳトランジスタ（以下、「ＭＯＳ」という）１１_ｉ，０〜１１_ｉ，ｎが設けられ、これらのＭＯＳ１１_ｉ，０〜１１_ｉ，ｎのソースが、このビット線ＢＬｉに共通接続されている。ＭＯＳ１１_ｉ，０〜１１_ｉ，ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通に与えられるようになっている。
【０００３】
これらのＭＯＳ１１_ｉ，０〜１１_ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオン注入が行われ、データ“０”，“１”に従って異なる閾値電圧が設定されている。即ち、データ“０”に対応するＭＯＳは、常にオフ状態となるように設定され、データ“１”に対応するＭＯＳは、選択時にオン状態、非選択時にオフ状態となるように設定されている。
【０００４】
また、基準ビット線ＲＢＬとワード線ＷＬ０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を構成するＭＯＳ２１_０〜２１_ｎが設けられ、これらのＭＯＳ２１_０〜２１_ｎのソースが、この基準ビット線ＲＢＬに共通接続されている。ＭＯＳ２１_０〜２１_ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各ドレインにはメモリセルアレイ１０_ｉと同じ電源電圧ＶＩが共通に与えられるようになっている。ＭＯＳ２１_０〜２１_ｎには、すべてデータ“１”が記憶されている。
【０００５】
基準ビット線ＲＢＬ及び各ビット線ＢＬｉは、センスアンプを構成する基準回路３０及び検出回路４０_ｉに、それぞれ接続されている。
基準ビット線ＲＢＬは、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）３１と、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）３２，３３を直列に接続して構成された基準回路３０の入力ノードＮ１に接続されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続され、ゲートにはイネーブル信号／ＣＥ（但し、「／」は反転を意味する）が与えられるようになっている。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続され、この基準ノードＮ２には、更にＮＭＯＳ３２のドレインとゲートが接続されている。ＮＭＯＳ３２のソースは、基準ビット線ＲＢＬが接続された入力ノードＮ１に接続され、この入力ノードＮ１には更にＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続され、ソースは接地電圧ＧＮＤに接続されている。
【０００６】
一方、ビット線ＢＬｉは、ＰＭＯＳ４１_ｉと、ＮＭＯＳ４２_ｉ，４３_ｉを直列に接続して構成された検出回路４０_ｉの入力ノードＮ３_ｉに接続されている。ＰＭＯＳ４１_ｉのソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ４１_ｉのドレインは出力ノードＮ４_ｉに接続され、この出力ノードＮ４_ｉには更にＮＭＯＳ４２_ｉのドレインとＮＭＯＳ４３_ｉのゲートが接続されている。ＮＭＯＳ４２_ｉのソースは、入力ノードＮ３_ｉに接続され、ゲートは基準回路３０の基準ノードＮ２に接続されている。入力ノードＮ３_ｉにはＮＭＯＳ４３_ｉのドレインが接続され、このＮＭＯＳ４３_ｉのソースが接地電圧ＧＮＤに接続されている。
【０００７】
このようなＲＯＭにおいて、読み出し時にワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ０）が選択されると共に、イネーブル信号／ＣＥが、待機状態のレベル“Ｈ”から動作状態のレベル“Ｌ”に変化すると、基準回路３０内のＰＭＯＳ３１と、各検出回路４０_ｉ内のＰＭＯＳ４１_ｉがオフ状態からオン状態に変化する。
これにより、基準回路３０内のＮＭＯＳ３２，３３に電流が流れ、基準セルアレイ２０内のＭＯＳ２１_０を流れる電流が、基準回路３０の入力ノードＮ１に判定用の基準電流ＩＮＲとして流れ込む。ＮＭＯＳ３２，３３を流れる電流により、入力ノードＮ１の電圧は０．１Ｖ程度となり、基準ノードＮ２の電圧は接地電圧ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）に変化する。
【０００８】
一方、ワード線ＷＬ０で選択された各メモリセルアレイ１０_ｉ内のＭＯＳ１１_ｉ，０には、記憶されたデータに従ってセル電流ＩＮＳｉが流れ、このセル電流ＩＮＳｉが入力ノードＮ３_ｉに流れ込む。入力ノードＮ３_ｉの電圧は、読み出したデータが“１”即ちＭＯＳ１１_ｉ，０がオン状態のときに０．１１Ｖとなり、データが“０”即ちＭＯＳ１１_ｉ，０がオフ状態のときに０．０９Ｖ程度となる。また、出力ノードＮ４_ｉに出力される検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流ＩＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）となり、小さければ低い電圧（例えば、約０．９Ｖ）となる。従って、出力ノードＮ４_ｉの検出電圧Ｓｉにより、読み出したデータを判定することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＲＯＭでは、次のような課題があった。
基準回路３０の入力ノードＮ１及び各検出回路４０_ｉの入力ノードＮ３_ｉは、それぞれ基準セルアレイ２０及びメモリセルアレイ１０_ｉを構成するＭＯＳのソース電極になるため、ゲート・ソース間電圧Ｖｇｓが小さくなりセル電流を損なわないように、接地電圧ＧＮＤに近い電圧に設定する必要がある。このため、ＮＭＯＳ３２，３３、及びＮＭＯＳ４２_ｉ，４３_ｉのトランジスタ・サイズを大きくしてオン抵抗を下げる必要がある。
【００１０】
一方、ＰＭＯＳ３１及びＰＭＯＳ４１_ｉのトランジスタ・サイズは、セル電流の大きさによって決まる。換言すると、基準回路３０及び各検出回路４０_ｉのプルアップ能力は、負荷容量の大小に拘らず最大値がセル電流に基づいて制限される。
【００１１】
図２のＲＯＭのように、１つの基準回路３０から複数の検出回路４０_ｉへ基準電圧ＲＥＦを供給するように簡素化した回路構成では、この基準回路３０にかかる負荷容量が大きくなる。このため、待機状態から動作状態に変化したときに、基準電圧ＲＥＦの立ち上がりの遅延が生じ、正しいデータを読み出すまでのアクセス時間が長くなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、簡素化した回路で短いアクセス時間を達成することができるセンスアンプを有するＲＯＭ等の不揮発性メモリを提供するものである。
【００１２】
前記課題を解決するために、本発明の内の第１の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと第１のノードとの間に設けられた常時オン状態の第１のトランジスタと、前記第１のノードと基準ノードとの間に設けられ、読出制御信号で活性化されたときにオン状態となる第２のトランジスタと、前記基準ノードと接地ノードとの間に設けられ、前記読出制御信号で活性化されたときにオフ状態となる第３のトランジスタと、前記第１のノードと前記基準電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第４のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記基準ノードの電圧でオン／オフ制御される第５のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられた常時オン状態の第６のトランジスタと、前記出力ノードと前記セル電流が入力される第３のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第７のトランジスタと、前記第３のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有している。
【００１４】
第２の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、常時オン状態となって前記基準ノードをプルアップする第１のトランジスタと、前記基準電流が入力される第１のノードと前記基準ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと前記基準ノードとの間に前記第２のトランジスタに直列に設けられ、読出制御信号で活性化されたときにオン状態となる第３のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第４のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、常時オン状態となって前記出力ノードをプルアップする第５のトランジスタと、前記セル電流が入力される第２のノードと前記出力ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記出力ノードとの間に前記第６のトランジスタに直列に設けられ、前記読出制御信号で活性化されたときにオン状態となる第７のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第８のトランジスタと、を有している。
【００１６】
第３の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、複数の検出回路と、定電圧回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、を有している。
前記定電圧回路は、前記読出制御信号で活性化されているとき、或いは活性化された直後の一定時間だけ、前記基準ノードに所定の電圧を印加する回路である。
【００１８】
第４の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、定電圧回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記定電圧回路は、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードの信号の電力を増幅して前記基準電流に対応した基準電圧を増幅ノードに出力する回路である。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記電源ノードと前記出力ノードとの間に設けられ、前記読出制御信号で活性化されたときにオン状態となる第５のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記増幅ノードの電圧で導通状態が制御される第６のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第７のトランジスタと、を有している。
【００２０】
第５の発明の不揮発性メモリは、選択信号で選択されたときに記憶データに対応したセル電流を出力するメモリセルを有する複数のメモリセルアレイと、前記メモリセルの前記記憶データを識別するための基準となる基準電流を出力する基準セルと、基準回路と、レベル検出回路と、複数の検出回路とを備えている。
前記基準回路は、電源ノードと基準ノードとの間に設けられ、読出制御信号で活性化されて待機時から動作状態に切り替えられたときに、前記基準ノードをプルアップする第１のトランジスタと、前記基準ノードと前記基準電流が入力される第１のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第２のトランジスタと、前記第１のノードと接地ノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第３のトランジスタと、を有している。
前記レベル検出回路は、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記基準ノードのレベルを検出し、前記レベルが前記基準電流に対応した基準電圧に達するまではレベル検出ノードを第１の電位に保持し、前記レベルが前記基準電圧に達したときには前記レベル検出ノードを第２の電位に遷移する回路である。
前記複数の検出回路は、前記メモリセルアレイ毎に設けられ、前記電源ノードと前記記憶データに対応した検出信号を出力する出力ノードとの間に設けられ、前記読出制御信号で活性化されて前記動作状態に切り替えられたときに、前記出力ノードをプルアップする第４のトランジスタと、前記出力ノードと前記セル電流が入力される第２のノードとの間に設けられ、前記基準ノードの電圧で導通状態が制御される第５のトランジスタと、前記第２のノードと前記接地ノードとの間に設けられ、前記出力ノードの電圧で導通状態が制御される第６のトランジスタと、前記出力ノードと前記基準ノードとの間に設けられ、前記レベル検出ノードが前記第１の電位のときにはオン状態になり、前記レベル検出ノードが前記第２の電位のときにはオフ状態になる第７のトランジスタと、を有している。
【００２６】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１０_ｉを構成するメモリセル（例えば、ＭＯＳ）１１_ｉ，０〜１１_ｉ，ｎが設けられ、これらのＭＯＳ１１_ｉ，０〜１１_ｉ，ｎのソースが、このビット線ＢＬｉに共通接続されている。ＭＯＳ１１_ｉ，０〜１１_ｉ，ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通に与えられるようになっている。
【００２７】
これらのＭＯＳ１１_ｉ，０〜１１_ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオン注入が行われ、データ“０”，“１”に従って異なる閾値電圧が設定されている。即ち、データ“０”に対応するＭＯＳ_ｉ，ｊ（但し、ｊ＝０〜ｎ）は、ワード線ＷＬ_ｊでの選択の有無にかかわらず、常にオフ状態となるように設定されている。また、データ“１”に対応するＭＯＳ_ｉ，ｊは、ワード線ＷＬ_ｊで選択されたときにオン状態となり、選択されていないときにはオフ状態となるように設定されている。
【００２８】
また、基準ビット線ＲＢＬとワード線ＷＬ０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を構成するＭＯＳ２１_０〜２１_ｎが設けられ、これらのＭＯＳ２１_０〜２１_ｎのソースが、この基準ビット線ＲＢＬに共通接続されている。ＭＯＳ２１_０〜２１_ｎのゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各ドレインにはメモリセルアレイ１０_ｉと同じ電源電圧ＶＩが共通に与えられるようになっている。ＭＯＳ２１_０〜２１_ｎには、すべてデータ“１”が記憶されている。
【００２９】
基準ビット線ＲＢＬ及び各ビット線ＢＬｉは、センスアンプを構成する基準回路３０Ａ及び検出回路４０Ａ_ｉに、それぞれ接続されている。
基準ビット線ＲＢＬは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３２，３３とを直列に接続して構成された基準回路３０Ａの入力ノードＮ１に接続されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、ソースが入力ノードＮ１にそれぞれ接続されている。入力ノードＮ１には、更にＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ接続されている。
【００３０】
ＮＭＯＳ３２のドレインと基準ノードＮ２の間はＮＭＯＳ３４で接続され、このＮＭＯＳ３４がイネーブル信号ＣＥでオン／オフ制御されるようになっている。更に、基準ノードＮ２と接地電圧ＧＮＤの間はＮＭＯＳ３５で接続され、このＮＭＯＳ３５がインバータ３６から与えられるイネーブル信号／ＣＥでオン／オフ制御されるようになっている。
【００３１】
一方、ビット線ＢＬｉは、プルアップ用のＰＭＯＳ４１_ｉと、ＮＭＯＳ４２_ｉ，４３_ｉとを直列に接続して構成された検出回路４０Ａ_ｉの入力ノードＮ３_ｉに接続されている。ＰＭＯＳ４１_ｉのソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ４１_ｉのドレインは出力ノードＮ４_ｉに接続され、この出力ノードＮ４_ｉにＮＭＯＳ４２_ｉのドレインとＮＭＯＳ４３_ｉのゲートが接続されている。ＮＭＯＳ４２_ｉのソースは入力ノードＮ３_ｉに接続され、ゲートは基準回路３０Ａの基準ノードＮ２に接続されている。入力ノードＮ３_ｉには、更にＮＭＯＳ４３_ｉのドレインが接続され、このＮＭＯＳ４３_ｉのソースが接地電圧ＧＮＤに接続されている。
【００３２】
図３は、図１中の基準回路３０Ａの出力信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
このＲＯＭが待機状態の場合、イネーブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３４はオフ状態、ＮＭＯＳ３５はオン状態である。更に、ＰＭＯＳ３１のゲートは接地電圧ＧＮＤに固定接続されているので、このＰＭＯＳ３１は常にオン状態となり、ＮＭＯＳ３４のドレインは、電源電圧ＶＣＣである。
【００３３】
次に、読み出し時にワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ０）が選択されると共に、イネーブル信号ＣＥが、動作状態のレベル“Ｈ”に変化すると、基準回路３０Ａ内のＮＭＯＳ３４はオン状態となり、ＮＭＯＳ３５はオフ状態に変化する。
【００３４】
ＮＭＯＳ３４のドレインに待機時蓄えられていた電荷が基準ノードＮ２に放出されるため、この基準ノードＮ２の電位が初期的に急上昇し、ＮＭＯＳ３２，３３は即座にオン状態となり、基準セルアレイ２０内のＭＯＳ２１_０を流れる電流が、基準回路３０Ａの入力ノードＮ１に判定用の基準電流ＩＮＲとして流れ込む。基準ノードＮ２の電圧Ｖは、図３中の実線Ａで示すように、上記初期充電の後は、ＰＭＯＳ３１で制限される電流により時間ｔの経過と共に接地電圧ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）になだらかに変化する。また、入力ノードＮ１の電圧は０．１Ｖ程度となる。
【００３５】
なお、図３中の破線Ｂは、図２の従来のＲＯＭにおける基準ノードＮ２の電圧Ｖの変化を示している。図２の回路構成では、イネーブル信号ＣＥが“Ｌ”の時、ＰＭＯＳ３１はオン状態となっているため、基準ノードＮ２の電圧Ｖは、接地電圧ＧＮＤからＰＭＯＳ３１で制限される電流のみで立上がるので基準電圧ＲＥＦに達するまでに長時間を有する。
【００３６】
一方、ワード線ＷＬ０で選択された各メモリセルアレイ１０_ｉ内のＭＯＳ１１_ｉ，０には、記憶されたデータに従ってセル電流ＩＮＳｉが入力ノードＮ３_ｉに流れ込む。入力ノードＮ３_ｉの電圧は、読み出したデータが“１”即ちＭＯＳ１１_ｉ，０がオン状態のときに０．１１Ｖとなり、データが“０”即ちＭＯＳ１１_ｉ，０がオフ状態のときに０．０９Ｖ程度となる。また、出力ノードＮ４_ｉの検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流ＩＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）となり、小さければ低い電圧（例えば、約０．９Ｖ）となる。従って、出力ノードＮ４_ｉの検出電圧Ｓｉにより、読み出したデータを判定することができる。
【００３７】
以上のように、この第１の実施形態のＲＯＭは、常時オン状態に固定したプルアップ用のＰＭＯＳ３１と、待機時にイネーブル信号ＣＥによって基準ノードＮ２を強制的に接地電圧ＧＮＤに接続するためのＮＭＯＳ３４，３５を備えた基準回路３０Ａを有している。これにより、動作状態に切り替えられたときに、ＰＭＯＳ３１のトランジスタ・サイズにかかわらず、直ちに基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００３８】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すセンスアンプの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、基準回路３０Ｂと複数の検出回路４０Ｂ_ｉ（但し、図には１組のみ表示）で構成されている。基準回路３０Ｂ及び検出回路４０Ｂ_ｉは、それぞれ図１中の基準回路３０Ａ及び検出回路４０Ａ_ｉに代えて用いられるものである。
【００３９】
基準回路３０Ｂは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３２，３７，３３とを直列に接続して構成されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、ソースがＮＭＯＳ３７を介して入力ノードＮ１に接続されている。ＮＭＯＳ３７のゲートには、イネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥによってオン／オフ制御されるようになっている。入力ノードＮ１には、基準ビット線ＲＢＬ及びＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ接続されている。
【００４０】
一方、検出回路４０Ｂ_ｉは、プルアップ用のＰＭＯＳ４１_ｉと、ＮＭＯＳ４２_ｉ，４４_ｉ，４３_ｉとを直列に接続して構成されている。ＰＭＯＳ４１_ｉのソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続されている。ＰＭＯＳ４１_ｉのドレインは出力ノードＮ４_ｉに接続され、この出力ノードＮ４_ｉにＮＭＯＳ４２_ｉのドレインとＮＭＯＳ４３_ｉのゲートが接続されている。ＮＭＯＳ４２_ｉのソースは、ＮＭＯＳ４４_ｉを介して入力ノードＮ３_ｉに接続され、ゲートは基準回路３０Ｂの基準ノードＮ２に接続されている。ＮＭＯＳ４４_ｉのゲートには、イネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥによってオン／オフ制御されるようになっている。入力ノードＮ３_ｉには、ビット線ＢＬ_ｉとＮＭＯＳ４３_ｉのドレインが接続され、このＮＭＯＳ４３_ｉのソースが接地電圧ＧＮＤに接続されている。
【００４１】
次に動作を説明する。
このセンスアンプのＰＭＯＳ３１，４１_ｉのゲートは接地電圧ＧＮＤに固定接続されているので、イネーブル信号ＣＥにかかわらず、これらのＰＭＯＳ３１，４１_ｉは常にオン状態である。
センスアンプが待機状態のとき、イネーブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３７，４４_ｉはオフ状態で、基準ビット線ＲＢＬ及び各ビット線ＢＬ_ｉからの基準電流ＩＮＲやセル電流ＩＮＳｉの流れ込みはない。従って、基準ノードＮ２及び出力ノードＮ４の電圧は、ほぼ電源電圧ＶＣＣとなっている。
【００４２】
次に、読み出し時にイネーブル信号ＣＥが“Ｈ”に変化すると、基準回路３０Ｂ内のＮＭＯＳ３７はオン状態となり、検出回路４０Ｂ_ｉ内のＮＭＯＳ４４_ｉも同時にオン状態に変化する。本実施例の場合、ＮＭＯＳ３２，３３は待機時からオン状態であるので、基準セルアレイ２０から基準回路３０Ｂの入力ノードＮ１に基準電流ＩＮＲが流れ込んだ電流に基づき、基準ノードＮ２の電圧Ｖは、直ちに電源電圧ＶＣＣから基準電圧ＲＥＦに変化する。
一方、検出回路４０Ｂ_ｉにおいても、ＮＭＯＳ４４_ｉがオン状態になることにより、各メモリセルアレイ１０_ｉから読み出されたデータに対応するセル電流ＩＮＳｉが、入力ノードＮ３_ｉに流れ込む。これ以降の動作は、第１の実施例と同様である。
【００４３】
以上のように、この第２の実施形態のセンスアンプは、常時オン状態に固定したプルアップ用のＰＭＯＳ３１，４１_ｉと、待機時にイネーブル信号ＣＥによってこれらのＰＭＯＳ３１，４１_ｉの電流経路を遮断するＮＭＯＳ３７，４４_ｉを有している。これにより、動作状態に切り替えられたときに、ＰＭＯＳ３１のトランジスタ・サイズにかかわらず、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００４４】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すセンスアンプの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、基準回路３０、複数の検出回路４０_ｉ、及び定電圧回路５０で構成されている。
基準回路３０は、図２中のものと同様に、直列接続されたＰＭＯＳ３１と、ＮＭＯＳ３２，３３とで構成されている。ＰＭＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続され、この基準ノードＮ２にＮＭＯＳ３２のドレインとゲートが接続されている。ＮＭＯＳ３２のソースは、入力ノードＮ１に接続され、この入力ノードＮ１に基準ビット線ＲＢＬとＮＭＯＳ３３のドレインが接続されている。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続され、ソースは接地電圧ＧＮＤに接続されている。
【００４５】
検出回路４０_ｉは、図２中のものと同様に、直列接続されたＰＭＯＳ４１_ｉと、ＮＭＯＳ４２_ｉ，４３_ｉとで構成されている。ＰＭＯＳ４１_ｉのソースは電源電圧ＶＣＣに接続され、ゲートにはイネーブル信号／ＣＥが与えられるようになっている。ＰＭＯＳ４１_ｉのドレインは出力ノードＮ４_ｉに接続され、この出力ノードＮ４_ｉにＮＭＯＳ４２_ｉのドレインとＮＭＯＳ４３_ｉのゲートが接続されている。ＮＭＯＳ４２_ｉのソースは入力ノードＮ３_ｉに接続され、ゲートは基準回路３０の基準ノードＮ２に接続されている。入力ノードＮ３_ｉには、更にビット線ＢＬｉとＮＭＯＳ４３_ｉのドレインが接続され、このＮＭＯＳ４３_ｉのソースが接地電圧ＧＮＤに接続されている。
【００４６】
定電圧回路５０は、イネーブル信号／ＣＥの立ち下がりのタイミングで一定時間（例えば、２ｎｓ）のみ“Ｌ”となるパルスを出力する単安定マルチバイブレータ（以下、「単安定回路」という）５１を有している。単安定回路５１の出力側には、ＰＭＯＳ５２とＮＭＯＳ５３のゲートが接続されている。ＰＭＯＳ５２のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮ５に接続されている。ノードＮ５と接地電圧ＧＮＤとの間にはＮＭＯＳ５３，５４が並列に接続され、このＮＭＯＳ５４のゲートがノードＮ６に接続されている。ノードＮ６と電源電圧ＶＣＣとの間にはＮＭＯＳ５５が接続され、このＮＭＯＳ５５のゲートがノードＮ５に接続されている。更に、ノードＮ６は、基準回路３０の基準ノードＮ２に接続されている。
【００４７】
このようなセンスアンプでは、待機状態においてイネーブル信号／ＣＥが“Ｈ”のとき、単安定回路５１の出力信号は“Ｈ”となっているので、ＮＭＯＳ５３がオン状態となり、ノードＮ６は接地電圧ＧＮＤとなる。
【００４８】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”に立ち下がると、単安定回路５１の出力信号が一定時間だけ“Ｌ”となり、ＰＭＯＳ５２がオン状態、ＮＭＯＳ５３がオフ状態となる。これにより、ノードＮ５の電圧が上昇し、更にＮＭＯＳ５５を介して、ノードＮ６の電圧は急速に上昇する。
ノードＮ５の電圧がＮＭＯＳ５４の閾値電圧Ｖｔを越えると、ＮＭＯＳ５４はオン状態となり、このノードＮ５の電圧上昇は抑制され、ノードＮ６の電圧はＮＭＯＳ５５の閾値電圧に平衡した値となる。ノードＮ６の電圧は基準回路３０の基準ノードＮ２に出力される。
【００４９】
一方、基準回路３０及び検出回路４０_ｉのＰＭＯＳ３１，４１_ｉもオン状態となって、このＰＭＯＳ３１を介して基準ノードＮ２の電圧は上昇を開始する。この時、ノードＮ６の電圧が基準ノードＮ２に出力されるので、この基準ノードＮ２の電圧は、急速に基準電圧ＲＥＦに収束する。イネーブル信号／ＣＥが“Ｌ”に立ち下がった後、一定時間が経過すると単安定回路５１の出力信号が“Ｈ”となり、定電圧回路５０の出力側はハイインピーダンス状態となって、基準ノードＮ２から切り離される。
【００５０】
以上のように、この第３の実施形態のセンスアンプは、動作開始時のイネーブル信号／ＣＥの立ち下がりを検出して、一定時間だけ基準回路３０の基準ノードＮ２に基準電圧ＲＥＦを印加する定電圧回路５０を有している。これにより、動作状態に切り替えられたときに、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力することが可能になり、簡素化した回路で短いアクセス時間を達成することができる。また、一定時間の経過後、定電圧回路５０は基準ノードＮ２から切り離されるので、基準回路３０の動作に全く影響を与えることがない。
【００５１】
（第４の実施形態）
図６は、本発明の第４の実施形態を示すセンスアンプの回路図であり、図５中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、図５中のものと同じ基準回路３０及び検出回路４０_ｉと、図５中のものとは異なる定電圧回路６０とで構成されている。
【００５２】
定電圧回路６０は、電源電圧ＶＣＣとノードＮ７との間に接続されたＰＭＯＳ６１、ノードＮ７，Ｎ８間に接続されたＰＭＯＳ６２、及びノードＮ７，Ｎ９間に接続されたＰＭＯＳ６３を有している。ＰＭＯＳ６２、６３のゲートはノードＮ８に接続され、更にこのノードＮ８と接地電圧ＧＮＤとの間に、ＮＭＯＳ６４が接続されている。ＮＭＯＳ６４のゲートは、基準回路３０の基準ノードＮ２に接続されている。
【００５３】
ノードＮ９と接地電圧ＧＮＤとの間には、ＮＭＯＳ６５，６６が並列に接続されており、このＮＭＯＳ６５とＰＭＯＳ６１のゲートにイネーブル信号／ＣＥが与えられるようになっている。ＮＭＯＳ６６のゲートは、ノードＮ１０に接続されている。電源電圧ＶＣＣとノードＮ１０との間、及びこのノードＮ１０と接地電圧ＧＮＤとの間には、それぞれＮＭＯＳ６７，６８が接続されている。ＮＭＯＳ６７のゲートはノードＮ９に接続されている。ＮＭＯＳ６８のゲートは電源電圧ＶＣＣに接続され、常時オン状態に設定されている。ノードＮ１０には、更に各検出回路４０_ｉのＮＭＯＳ４２_ｉのゲートが接続されている。
【００５４】
このようなセンスアンプでは、待機状態でイネーブル信号／ＣＥが“Ｈ”のとき、定電圧回路６０のＰＭＯＳ６１はオフ状態となり、ＮＭＯＳ６５はオン状態となっている。これにより、ノードＮ９は“Ｌ”となり、ＮＭＯＳ６７はオフ状態となって、ノードＮ１０の出力インピーダンスはハイインピーダンス状態となる。
【００５５】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”になると、ＰＭＯＳ６１はオン状態となり、ＮＭＯＳ６５はオフ状態となる。これにより、基準回路３０と定電圧回路６０は活性化し、基準ノードＮ２の電圧とノードＮ１０の電圧が同電位になるまで、ＮＭＯＳ６７のゲート電圧が制御される。ノードＮ１０の電圧が基準電圧ＲＥＦとなったところで、ＮＭＯＳ６７に流れる電流とＮＭＯＳ６８に流れる電流の大きさが一致し、電気的平衡状態となる。
【００５６】
このセンスアンプは、基準回路３０と定電圧回路６０を待機状態時にも活性化した状態に設定した場合に、より有効に動作する。即ち、基準回路３０のＰＭＯＳ３１と、定電圧回路６０のＰＭＯＳ６１及びＮＭＯＳ６５のゲートを、“Ｌ”に固定接続することにより、ノードＮ１０の電圧を基準電圧ＲＥＦに一致させることができる。この場合、待機状態時に基準回路３０と定電圧回路６０での電力消費が発生するが、すべての検出回路４０_ｉで共用することにより、全体の消費電力を小さく抑えることが可能である。
【００５７】
以上のように、この第４の実施形態のセンスアンプは、基準回路３０で生成した基準電圧ＲＥＦを増幅して出力する定電圧回路４０を設けている。これにより、動作状態に切り替えられたときに、立ち上がりが速く、かつ電圧精度の良い基準電圧ＲＥＦを出力することが可能になり、短いアクセス時間を達成することができる。
【００５８】
（第５の実施形態）
図７は、本発明の第５の実施形態を示すセンスアンプの回路図であり、図５中の要素と共通の要素には共通の符号が付されている。
このセンスアンプは、図５中のものと同様の基準回路３０、複数の検出回路４０Ｃ_ｉ、及びレベル検出回路７０で構成されている。
検出回路４０Ｃ_ｉは、図５中の検出回路４０_ｉにおいて、ＮＭＯＳ４２_ｉのゲートと出力ノードＮ４_ｉとの間にＮＭＯＳ４５_ｉを設けたものである。
【００５９】
レベル検出回路７０は、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、ＰＭＯＳ７１及びＮＭＯＳ７２，７３を直列に接続し、このＰＭＯＳ７１及びＮＭＯＳ７３のゲートにインバータ７４を介してイネーブル信号／ＣＥを与えるようにしたものである。ＮＭＯＳ７２のゲートは基準回路３０の基準ノードＮ２に接続され、ＰＭＯＳ７１とＮＭＯＳ７２の接続点であるノードＮ１１が、各検出回路４０Ｃ_ｉのＮＭＯＳ４５_ｉのゲートに接続されている。その他の構成は、図５と同様である。
【００６０】
このようなセンスアンプでは、待機状態でイネーブル信号／ＣＥが“Ｈ”のとき、レベル検出回路７０のＰＭＯＳ７１はオン状態となり、ＮＭＯＳ７３はオフ状態となっている。これにより、ノードＮ１１は、ＮＭＯＳ７２の状態に無関係に“Ｈ”となり、検出回路４０Ｃ_ｉのＮＭＯＳ４５_ｉはオン状態となって、基準ノードＮ２と出力ノードＮ４_ｉが、このＮＭＯＳ４５_ｉを介して接続される。
【００６１】
次に動作状態となってイネーブル信号／ＣＥが“Ｌ”になると、ＰＭＯＳ７１はオフ状態となり、ＮＭＯＳ７３はオン状態となる。基準ノードＮ２が接地電圧ＧＮＤで、ＮＭＯＳ７２がオフ状態であるので、この基準ノードＮ２と出力ノードＮ４_ｉが電気的に接続されたままの状態となっている。これにより、基準ノードＮ２と出力ノードＮ４_ｉは、基準回路３０のＰＭＯＳ３１と検出回路４０Ｃ_ｉのＰＭＯＳ４１_ｉとで同時に充電され、急速に電圧が上昇する。基準ノードＮ２の基準電圧ＲＥＦがＮＭＯＳ７２の閾値電圧を越えると、ＮＭＯＳ７２，７３が共にオン状態となり、ノードＮ１１が“Ｌ”となって、基準ノードＮ２と出力ノードＮ４_ｉは電気的に切断される。
【００６２】
以上のように、この第５の実施形態のセンスアンプは、検出回路４０Ｃ_ｉに基準ノードＮ２と出力ノードＮ４_ｉとの間の接続制御を行うＮＭＯＳ４５_ｉと、このＮＭＯＳ４５_ｉのオン／オフ制御を行うためのレベル検出回路７０を設けている。これにより、動作状態に切り替えられたときに、検出回路４０Ｃ_ｉの充電能力を利用して基準ノードＮ２の高速充電が可能になり、簡素化した回路で短いアクセス時間を達成することができる。
【００６３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ）センスアンプを構成する負荷ＭＯＳを、イネーブル信号／ＣＥで制御されるＰＭＯＳ３１，４１_ｉで構成しているが、ダイオード接続したＰＭＯＳ、またはディプレッション型のＮＭＯＳを使用し、そのソース側にオン／オフ制御するためのトランジスタを設けた構成にしても良い。また、基準回路３０等、及び検出回路４０_ｉ等の接地電圧ＧＮＤは、実質的なＧＮＤの意味であり、論理を取るためにそこにセンス動作に影響を与えないＭＯＳが挿入される場合もある。
【００６４】
（ｂ）図１の基準回路３０では、ＰＭＯＳ３１のドレインと基準ノードＮ２間にＮＭＯＳ３４のみを設けているが、このＰＭＯＳ３１の閾値電圧の絶対値が基準電圧ＲＥＦよりも低いことが保証される場合には、イネーブル信号／ＣＥで制御されるＰＭＯＳをＮＭＯＳ３４に並列に設けても良い。
（ｃ）図５の定電圧回路５０では、単安定回路５１で一定時間のパルス信号を生成してその時間だけノードＮ６から基準電圧ＲＥＦを出力しているが、この基準電圧ＲＥＦが正確な電圧であれば、単安定回路５１を削除して動作状態時に常時基準電圧ＲＥＦを出力するようにしてもよい。
【００６５】
（ｄ）図７の検出回路４０Ｃ_ｉでは、ＮＭＯＳ４２_ｉのゲートと出力ノードＮ４_ｉ間にＮＭＯＳ４５_ｉのみを設けているが、ＰＭＯＳ４１_ｉの閾値電圧の絶対値が基準電圧ＲＥＦよりも低いことが保証される場合には、ノードＮ１１の反転信号で制御されるＰＭＯＳをＮＭＯＳ４５_ｉに並列に設けても良い。
（ｅ）図６の定電圧回路６０は、基準電圧ＲＥＦと同じ電圧を生成する一例として示したものであり、回路構成はこの図６に限定されない。例えば、ＮＭＯＳ６７，６８に代えて、ＰＭＯＳや抵抗を用いることもできる。
【００６６】
（ｆ）図７のレベル検出回路７０は、基準回路３０の基準ノードＮ２の電圧が基準電圧ＲＥＦより高いか低いかを判定する手段であり、例えば単純なインバータで回路を構成することも可能である。
（ｇ）図４中のＮＭＯＳ３２とＮＭＯＳ３７の位置を入れ替えると共に、ＮＭＯＳ４２_ｉとＮＭＯＳ４４_ｉの位置を入れ替えた回路構成にしても良い。
【００６８】
【発明の効果】
第１の発明によれば、常時オン状態に設定されたプルアップ用の第１及び第６のトランジスタと、読出制御信号によって基準ノードへの基準電圧の出力を制御する第２及び第３のトランジスタを有している。これにより、簡単な回路構成で遅延を生じることなく確実に、複数の検出回路に対して基準電圧を供給することができる。
【００６９】
第２の発明によれば、常時オン状態に設定されたプルアップ用の第１及び第５のトランジスタと、読出制御信号によって基準電流及びセル電流の流れをオン／オフ制御する第３及び第７のトランジスタを有している。これにより、簡単な回路構成で遅延を生じることなく確実に、複数の検出回路に対して基準電圧を供給することができる。
【００７０】
第３の発明によれば、読出制御信号で活性化されたときに基準ノードに所定の電圧を印加する定電圧回路を設けている。これにより、従来の基準回路をそのまま利用して、遅延を生じることなく複数の検出回路に対して基準電圧を供給することができる。
【００７１】
第４の発明によれば、読出制御信号で活性化されたときに基準ノードの信号の電力を増幅して基準電圧を出力する定電圧回路を設けている。これにより、従来の基準回路をそのまま利用して、遅延を生じることなく複数の検出回路に対して基準電圧を供給することができる。
【００７２】
第５の発明によれば、読出制御信号で活性化されたときに基準ノードのレベルによって出力ノードと基準ノードとの間の接続を制御するレベル検出回路を設けている。これにより、簡単な回路構成で遅延を生じることなく、複数の検出回路に対して基準電圧を供給することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＲＯＭの概略の構成図である。
【図２】従来のＲＯＭの一例を示す概略の構成図である。
【図３】図１中の基準回路３０Ａの出力信号波形図である。
【図４】本発明の第２の実施形態を示すセンスアンプの回路図である。
【図５】本発明の第３の実施形態を示すセンスアンプの回路図である。
【図６】本発明の第４の実施形態を示すセンスアンプの回路図である。
【図７】本発明の第５の実施形態を示すセンスアンプの回路図である。
【符号の説明】
１０_ｉメモリセルアレイ
２０基準セルアレイ
３０，３０Ａ，３０Ｂ基準回路
４０_ｉ，４０Ａ_ｉ，４０Ｂ_ｉ，４０Ｃ_ｉ検出回路
５０，６０定電圧回路
７０レベル検出回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a non-volatile memory such as a read-only memory (hereinafter referred to as “ROM”), and more particularly to a non-volatile memory having a sense amplifier that rises quickly during operation.
[0002]
[Prior art]
FIG. 2 is a schematic configuration diagram showing an example of a conventional ROM.
This ROM includes a plurality of word lines WL0, WL1,..., WLn arranged in parallel, bit lines BL0, BL1,..., BL7 arranged orthogonal to these word lines WL0 to WLn, and a reference bit line. Has RBL. At each intersection of the bit line BLi (where i = 0 to 7) and the word lines WL0 to WLn, the memory cell array 10 _i MOS transistor (hereinafter referred to as “MOS”) 11 constituting _{i, 0} ~ 11 _{i, n} These MOS11 _{i, 0} ~ 11 _{i, n} Are commonly connected to the bit line BLi. MOS11 _{i, 0} ~ 11 _{i, n} Are connected to word lines WL0 to WLn, respectively, and a power supply voltage VI (for example, 1 V) is commonly applied to the drains.
[0003]
These MOS11 _{i, 0} ~ 11 _{i, n} Are selectively ion-implanted into the gate in advance according to the stored contents, and different threshold voltages are set according to the data “0” and “1”. That is, the MOS corresponding to the data “0” is set to be always off, and the MOS corresponding to the data “1” is set to be on when selected and off when not selected. .
[0004]
Further, at each intersection of the reference bit line RBL and the word lines WL0 to WLn, the MOS 21 constituting the reference cell array 20 is provided. ₀ ~ 21 _n These MOS21 ₀ ~ 21 _n Are commonly connected to the reference bit line RBL. MOS21 ₀ ~ 21 _n Are connected to word lines WL0 to WLn, respectively, and each drain has a memory cell array 10 connected thereto. _i The same power supply voltage VI is applied in common. MOS21 ₀ ~ 21 _n All store data “1”.
[0005]
The reference bit line RBL and each bit line BLi include a reference circuit 30 and a detection circuit 40 that constitute a sense amplifier. _i Are connected to each other.
The reference bit line RBL is an input node N1 of a reference circuit 30 configured by connecting a P-channel MOS (hereinafter referred to as “PMOS”) 31 and N-channel MOS (hereinafter referred to as “NMOS”) 32 and 33 in series. It is connected to the. The source of the PMOS 31 is connected to a power supply voltage VCC (for example, 3.3 V), and an enable signal / CE (where “/” means inversion) is supplied to the gate. The drain of the PMOS 31 is connected to the reference node N2, and the drain and gate of the NMOS 32 are further connected to the reference node N2. The source of the NMOS 32 is connected to the input node N1 to which the reference bit line RBL is connected, and the drain of the NMOS 33 is further connected to the input node N1. The gate of the NMOS 33 is connected to the reference node N2, and the source is connected to the ground voltage GND.
[0006]
On the other hand, the bit line BLi is connected to the PMOS 41. _i And NMOS 42 _i , 43 _i Are connected in series to each other. _i Input node N3 _i It is connected to the. PMOS41 _i Are connected to the power supply voltage VCC, and an enable signal / CE is supplied to the gate. PMOS41 _i Drain of the output node N4 _i To this output node N4 _i In addition, NMOS 42 _i Drain and NMOS 43 _i The gate is connected. NMOS 42 _i The source of the input node N3 _i The gate is connected to the reference node N2 of the reference circuit 30. Input node N3 _i NMOS 43 _i The drain of the NMOS 43 is connected. _i Are connected to the ground voltage GND.
[0007]
In such a ROM, one of the word lines WL0 to WLn (for example, WL0) is selected at the time of reading, and the enable signal / CE is changed from the standby state level “H” to the operation state level “L”. To the PMOS 31 in the reference circuit 30 and each detection circuit 40. _i PMOS41 in _i Changes from an off state to an on state.
As a result, current flows through the NMOSs 32 and 33 in the reference circuit 30, and the MOS 21 in the reference cell array 20. ₀ The current flowing through the current flows into the input node N1 of the reference circuit 30 as the reference current INR for determination. Due to the current flowing through the NMOSs 32 and 33, the voltage of the input node N1 becomes about 0.1V, and the voltage of the reference node N2 changes from the ground voltage GND to the reference voltage REF (for example, 1V).
[0008]
On the other hand, each memory cell array 10 selected by the word line WL0. _i MOS11 in _{i, 0} , A cell current INSi flows according to the stored data, and this cell current INSi is supplied to the input node N3. _i Flow into. Input node N3 _i The read data is “1”, that is, the MOS 11 _{i, 0} When it is on, the voltage is 0.11 V, and the data is “0”, that is, the MOS 11 _{i, 0} It becomes about 0.09V when is turned off. The output node N4 _i When the cell current INSi is larger than, for example, ½ of the reference current INR, the detection voltage Si output to is higher than the reference voltage REF (for example, about 1.1 V), and when it is smaller, the detection voltage Si is lower (for example, about 0.9V). Therefore, the output node N4 _i The read data can be determined by the detected voltage Si.
[0009]
[Problems to be solved by the invention]
However, the conventional ROM has the following problems.
The input node N1 of the reference circuit 30 and each detection circuit 40 _i Input node N3 _i Are respectively the reference cell array 20 and the memory cell array 10. _i Therefore, it is necessary to set the voltage close to the ground voltage GND so that the gate-source voltage Vgs is reduced and the cell current is not impaired. Therefore, NMOS 32 and 33 and NMOS 42 _i , 43 _i It is necessary to reduce the on-resistance by increasing the transistor size.
[0010]
On the other hand, PMOS 31 and PMOS 41 _i The transistor size is determined by the magnitude of the cell current. In other words, the reference circuit 30 and each detection circuit 40 _i The maximum value of the pull-up capability is limited based on the cell current regardless of the load capacity.
[0011]
As in the ROM of FIG. 2, a single reference circuit 30 to a plurality of detection circuits 40. _i In the circuit configuration simplified so as to supply the reference voltage REF, the load capacity applied to the reference circuit 30 becomes large. For this reason, when the standby state is changed to the operating state, there is a problem that a delay in rising of the reference voltage REF occurs, and the access time until correct data is read out is increased.
The present invention solves the problems of the prior art and provides a non-volatile memory such as a ROM having a sense amplifier that can achieve a short access time with a simplified circuit.
[0012]
In order to solve the above problems, a nonvolatile memory according to a first aspect of the present invention includes a plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal. And a reference cell that outputs a reference current serving as a reference for identifying the stored data of the memory cell, a reference circuit, and a plurality of detection circuits.
The reference circuit includes a first transistor that is always on and provided between a power supply node and a first node; A second transistor provided between the first node and a reference node and turned on when activated by a read control signal; and provided between the reference node and a ground node; A third transistor that is turned off when activated by a control signal is provided between the first node and the second node to which the reference current is input, and is turned on by the voltage of the reference node. A fourth transistor that is controlled to be turned off / off, and a fifth transistor that is provided between the second node and the ground node and that is turned on / off by the voltage of the reference node; have.
The plurality of detection circuits are provided for each of the memory cell arrays, and are always on-state provided between the power supply node and an output node that outputs a detection signal corresponding to the stored data. 6 Transistors A seventh transistor provided between the output node and a third node to which the cell current is input, the conduction state of which is controlled by the voltage of the reference node; the third node; and the ground node; And an eighth transistor whose conduction state is controlled by the voltage of the output node; have.
[0014]
First 2 The nonvolatile memory of the invention includes a plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to storage data when selected by a selection signal, and a reference for identifying the storage data of the memory cell. A reference cell that outputs a reference current, a reference circuit, and a plurality of detection circuits.
The reference circuit is provided between a power supply node and a reference node, and a first transistor that is always on and pulls up the reference node; A second transistor provided between the first node to which the reference current is input and the reference node, the conduction state of which is controlled by the voltage of the reference node; the first node; and the reference node; Between the first node and the ground node, which is provided in series with the second transistor, and is turned on when activated by a read control signal. A fourth transistor whose conduction state is controlled by the voltage of the reference node; have.
The plurality of detection circuits are provided for each of the memory cell arrays, are provided between the power supply node and an output node that outputs a detection signal corresponding to the stored data, and are always on to pull the output node. Up first 5 Transistors A sixth transistor provided between the second node to which the cell current is input and the output node, the conduction state of which is controlled by the voltage of the reference node; the second node; and the output node; Between the second node and the ground node, which is provided in series with the sixth transistor and is turned on when activated by the read control signal. An eighth transistor whose conduction state is controlled by the voltage of the output node; have.
[0016]
First 3 The nonvolatile memory of the invention includes a plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to storage data when selected by a selection signal, and a reference for identifying the storage data of the memory cell. A reference cell that outputs a reference current, a reference circuit, a plurality of detection circuits, and a constant voltage circuit.
The reference circuit is provided between a power supply node and a reference node, and is activated by a read control signal to pull up the reference node when switched from the standby state to the operating state; A second transistor provided between the reference node and a first node to which the reference current is input, the conduction state of which is controlled by the voltage of the reference node; and the first node and a ground node A third transistor which is provided between and whose conduction state is controlled by the voltage of the reference node; have.
The plurality of detection circuits are provided for each of the memory cell arrays, are provided between the power supply node and an output node that outputs a detection signal corresponding to the stored data, and are activated by the read control signal to operate the operation A first pull-up of the output node when switched to a state. 4 Transistors A fifth transistor provided between the output node and a second node to which the cell current is input, the conduction state of which is controlled by the voltage of the reference node; the second node; and the ground node; A sixth transistor which is provided between the transistors and whose conduction state is controlled by the voltage of the output node; have.
The constant voltage circuit is a circuit that applies a predetermined voltage to the reference node when activated by the read control signal or for a certain time immediately after being activated.
[0018]
First 4 The nonvolatile memory of the invention includes a plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to storage data when selected by a selection signal, and a reference for identifying the storage data of the memory cell. A reference cell that outputs a reference current, a reference circuit, a constant voltage circuit, and a plurality of detection circuits.
The reference circuit is provided between a power supply node and a reference node, and is activated by a read control signal to pull up the reference node when switched from the standby state to the operating state; A second transistor provided between the reference node and a first node to which the reference current is input, the conduction state of which is controlled by the voltage of the reference node; and the first node and a ground node A third transistor which is provided between and whose conduction state is controlled by the voltage of the reference node; have.
When the constant voltage circuit is activated by the read control signal and switched to the operation state, the constant voltage circuit amplifies the power of the signal of the reference node and Corresponding to the reference current This circuit outputs a reference voltage to an amplification node.
The plurality of detection circuits are provided for each of the memory cell arrays, are provided between the power supply node and an output node that outputs a detection signal corresponding to the stored data, and are activated by the read control signal to operate the operation A first pull-up of the output node when switched to a state. 4 Transistors A fifth transistor which is provided between the power supply node and the output node and is turned on when activated by the read control signal; and a second node to which the output node and the cell current are input And a sixth transistor whose conduction state is controlled by the voltage of the amplification node, and between the second node and the ground node, and the conduction state is established by the voltage of the output node. A seventh transistor to be controlled; have.
[0020]
First 5 The nonvolatile memory of the invention includes a plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to storage data when selected by a selection signal, and a reference for identifying the storage data of the memory cell. A reference cell that outputs a reference current, a reference circuit, a level detection circuit, and a plurality of detection circuits.
The reference circuit is provided between a power supply node and a reference node, and is activated by a read control signal to pull up the reference node when switched from the standby state to the operating state; A second transistor provided between the reference node and a first node to which the reference current is input, the conduction state of which is controlled by the voltage of the reference node; and the first node and a ground node A third transistor which is provided between and whose conduction state is controlled by the voltage of the reference node; have.
The level detection circuit detects the level of the reference node when activated by the read control signal and switched to the operation state, and the level is Corresponding to the reference current The circuit maintains the level detection node at the first potential until the reference voltage is reached, and transitions the level detection node to the second potential when the level reaches the reference voltage.
The plurality of detection circuits are provided for each of the memory cell arrays, are provided between the power supply node and an output node that outputs a detection signal corresponding to the stored data, and are activated by the read control signal to operate the operation A first pull-up of the output node when switched to a state. 4 Transistors A fifth transistor provided between the output node and a second node to which the cell current is input, the conduction state of which is controlled by the voltage of the reference node; the second node; and the ground node; And a sixth transistor whose conduction state is controlled by the voltage of the output node, and between the output node and the reference node, and when the level detection node is at the first potential A seventh transistor that is turned on and turned off when the level detection node is at the second potential; have.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a schematic configuration diagram of a ROM showing a first embodiment of the present invention. Elements common to those in FIG. 2 are denoted by common reference numerals.
This ROM includes a plurality of word lines WL0, WL1,..., WLn arranged in parallel, bit lines BL0, BL1,..., BL7 arranged orthogonal to these word lines WL0 to WLn, and a reference bit line. Has RBL. At each intersection of the bit line BLi (where i = 0 to 7) and the word lines WL0 to WLn, the memory cell array 10 _i Memory cells (for example, MOS) 11 constituting _{i, 0} ~ 11 _{i, n} These MOS11 _{i, 0} ~ 11 _{i, n} Are commonly connected to the bit line BLi. MOS11 _{i, 0} ~ 11 _{i, n} Are connected to word lines WL0 to WLn, respectively, and a power supply voltage VI (for example, 1 V) is commonly applied to the drains.
[0027]
These MOS11 _{i, 0} ~ 11 _{i, n} Are selectively ion-implanted into the gate in advance according to the stored contents, and different threshold voltages are set according to the data “0” and “1”. That is, the MOS corresponding to the data “0” _{i, j} (Where j = 0 to n) is the word line WL _j Regardless of whether or not a selection is made at, it is set so as to be always off. Also, the MOS corresponding to the data “1” _{i, j} Is the word line WL _j It is set so that it is turned on when it is selected with, and is turned off when not selected.
[0028]
Further, at each intersection of the reference bit line RBL and the word lines WL0 to WLn, the MOS 21 constituting the reference cell array 20 is provided. ₀ ~ 21 _n These MOS21 ₀ ~ 21 _n Are commonly connected to the reference bit line RBL. MOS21 ₀ ~ 21 _n Are connected to word lines WL0 to WLn, respectively, and each drain has a memory cell array 10 connected thereto. _i The same power supply voltage VI is applied in common. MOS21 ₀ ~ 21 _n All store data “1”.
[0029]
The reference bit line RBL and each bit line BLi include a reference circuit 30A and a detection circuit 40A that constitute a sense amplifier. _i Are connected to each other.
The reference bit line RBL is connected to an input node N1 of a reference circuit 30A configured by connecting a pull-up PMOS 31 and NMOSs 32 and 33 in series. The source of the PMOS 31 is connected to a power supply voltage VCC (for example, 3.3 V), and the gate is fixedly connected to the ground voltage GND. The drain of the PMOS 31 is connected to the drain of the NMOS 32, the gate of the NMOS 32 is connected to the reference node N2, and the source is connected to the input node N1. The drain of the NMOS 33 is further connected to the input node N1. The NMOS 33 has a gate connected to the reference node N2, and a source connected to the ground voltage GND.
[0030]
The drain of the NMOS 32 and the reference node N2 are connected by an NMOS 34, and the NMOS 34 is ON / OFF controlled by an enable signal CE. Further, the reference node N2 and the ground voltage GND are connected by an NMOS 35, and the NMOS 35 is controlled to be turned on / off by an enable signal / CE supplied from an inverter 36.
[0031]
On the other hand, the bit line BLi is connected to a pull-up PMOS 41. _i And NMOS 42 _i , 43 _i Are connected in series with each other. _i Input node N3 _i It is connected to the. PMOS41 _i Are connected to the power supply voltage VCC and the gate is fixedly connected to the ground voltage GND. PMOS41 _i Drain of the output node N4 _i To this output node N4 _i NMOS 42 _i Drain and NMOS 43 _i The gate is connected. NMOS 42 _i Source is input node N3 _i The gate is connected to the reference node N2 of the reference circuit 30A. Input node N3 _i In addition, NMOS 43 _i The drain of the NMOS 43 is connected. _i Are connected to the ground voltage GND.
[0032]
FIG. 3 is an output signal waveform diagram of the reference circuit 30A in FIG. The operation of FIG. 1 will be described below with reference to FIG.
When the ROM is in a standby state, the enable signal CE is “L”, so that the NMOS 34 is off and the NMOS 35 is on. Further, since the gate of the PMOS 31 is fixedly connected to the ground voltage GND, the PMOS 31 is always in an on state, The drain of the NMOS 34 Is the power supply voltage VCC.
[0033]
Next, when one of the word lines WL0 to WLn (for example, WL0) is selected at the time of reading, and the enable signal CE changes to the operating level “H”, the NMOS 34 in the reference circuit 30A is turned on. The NMOS 35 changes to an off state.
[0034]
The drain of the NMOS 34 Since the charge stored during standby is released to the reference node N2, the potential of the reference node N2 rapidly rises initially, the NMOSs 32 and 33 are immediately turned on, and the MOS 21 in the reference cell array 20 is turned on. ₀ The current flowing through the current flows into the input node N1 of the reference circuit 30A as the determination reference current INR. As shown by the solid line A in FIG. 3, the voltage V of the reference node N2 is changed from the ground voltage GND to the reference voltage REF (for example, 1V) with the lapse of time t by the current limited by the PMOS 31 after the initial charging. In It changes gently. The voltage at the input node N1 is about 0.1V.
[0035]
A broken line B in FIG. 3 indicates a change in the voltage V of the reference node N2 in the conventional ROM in FIG. In the circuit configuration of FIG. 2, when the enable signal CE is “L”, the PMOS 31 is on Therefore, the voltage V of the reference node N2 rises from the ground voltage GND only by the current limited by the PMOS 31, and thus takes a long time to reach the reference voltage REF.
[0036]
On the other hand, each memory cell array 10 selected by the word line WL0. _i MOS11 in _{i, 0} In response to the stored data, cell current INSi is applied to input node N3. _i Flow into. Input node N3 _i The read data is “1”, that is, the MOS 11 _{i, 0} When it is on, the voltage is 0.11 V, and the data is “0”, that is, the MOS 11 _{i, 0} It becomes about 0.09V when is turned off. The output node N4 _i The detection voltage Si is higher than the reference voltage REF (for example, about 1.1 V) if the cell current INSi is larger than ½ of the reference current INR, for example, and lower if the cell current INSi is smaller (for example, about 0.9 V). ) Therefore, the output node N4 _i The read data can be determined by the detected voltage Si.
[0037]
As described above, the ROM according to the first embodiment includes the pull-up PMOS 31 that is always fixed to the on state and the NMOS 34 that forcibly connects the reference node N2 to the ground voltage GND by the enable signal CE during standby. , 35 and a reference circuit 30A. As a result, the reference voltage REF can be output immediately regardless of the transistor size of the PMOS 31 when switched to the operating state, and a short access time can be achieved with a simplified circuit.
[0038]
(Second Embodiment)
FIG. 4 is a circuit diagram of a sense amplifier showing a second embodiment of the present invention. Elements common to those in FIG. 1 are denoted by common reference numerals.
The sense amplifier includes a reference circuit 30B and a plurality of detection circuits 40B. _i (However, only one set is shown in the figure). Reference circuit 30B and detection circuit 40B _i Are respectively a reference circuit 30A and a detection circuit 40A in FIG. _i It is used instead of.
[0039]
The reference circuit 30B is configured by connecting a pull-up PMOS 31 and NMOSs 32, 37, and 33 in series. The source of the PMOS 31 is connected to the power supply voltage VCC, and the gate is fixedly connected to the ground voltage GND. The drain of the PMOS 31 is connected to the drain of the NMOS 32, the gate of the NMOS 32 is connected to the reference node N 2, and the source is connected to the input node N 1 via the NMOS 37. The enable signal CE is supplied to the gate of the NMOS 37, and the ON / OFF control is performed by the enable signal CE. The input node N1 is connected to the reference bit line RBL and the drain of the NMOS 33. The NMOS 33 has a gate connected to the reference node N2, and a source connected to the ground voltage GND.
[0040]
On the other hand, the detection circuit 40B _i Is a pull-up PMOS41 _i And NMOS 42 _i 44 _i , 43 _i Are connected in series. PMOS41 _i Are connected to the power supply voltage VCC and the gate is fixedly connected to the ground voltage GND. PMOS41 _i Drain of the output node N4 _i To this output node N4 _i NMOS 42 _i Drain and NMOS 43 _i The gate is connected. NMOS 42 _i Source of NMOS 44 _i Through the input node N3 _i The gate is connected to the reference node N2 of the reference circuit 30B. NMOS44 _i The gate is supplied with an enable signal CE and is controlled to be turned on / off by the enable signal CE. Input node N3 _i The bit line BL _i And NMOS 43 _i The drain of the NMOS 43 is connected. _i Are connected to the ground voltage GND.
[0041]
Next, the operation will be described.
PMOS 31 and 41 of this sense amplifier _i Are fixedly connected to the ground voltage GND, so that these PMOS 31 and 41 are connected regardless of the enable signal CE. _i Is always on.
Since the enable signal CE is “L” when the sense amplifier is in a standby state, the NMOSs 37 and 44 _i Are in the off state, and the reference bit line RBL and each bit line BL _i There is no flow of the reference current INR or the cell current INSi from. Therefore, the voltages at the reference node N2 and the output node N4 are substantially the power supply voltage VCC.
[0042]
Next, when the enable signal CE changes to “H” at the time of reading, the NMOS 37 in the reference circuit 30B is turned on, and the detection circuit 40B. _i NMOS 44 in _i Simultaneously changes to the ON state. In the present embodiment, since the NMOSs 32 and 33 are in the on state from the standby state, the voltage V of the reference node N2 is immediately set based on the current that the reference current INR flows from the reference cell array 20 to the input node N1 of the reference circuit 30B. The power supply voltage VCC changes to the reference voltage REF.
On the other hand, the detection circuit 40B _i NMOS 44 _i Is turned on, each memory cell array 10 _i Cell current INSi corresponding to the data read from the input node N3 _i Flow into. The subsequent operation is the same as that of the first embodiment.
[0043]
As described above, the sense amplifier according to the second embodiment has the pull-up PMOSs 31 and 41 fixed to the on state at all times. _i The PMOSs 31 and 41 are enabled by the enable signal CE during standby. _i NMOSs 37 and 44 that cut off the current path of _i have. As a result, the reference voltage REF can be immediately output to the reference node N2 regardless of the transistor size of the PMOS 31 when switched to the operating state, and a short access time can be achieved with a simplified circuit. Can do.
[0044]
(Third embodiment)
FIG. 5 is a circuit diagram of a sense amplifier showing a third embodiment of the present invention. Elements common to those in FIG. 2 are denoted by common reference numerals.
The sense amplifier includes a reference circuit 30 and a plurality of detection circuits 40. _i , And a constant voltage circuit 50.
The reference circuit 30 is composed of a PMOS 31 and NMOSs 32 and 33 connected in series as in FIG. The source of the PMOS 31 is connected to the power supply voltage VCC, and the enable signal / CE is supplied to the gate. The drain of the PMOS 31 is connected to the reference node N2, and the drain and gate of the NMOS 32 are connected to the reference node N2. The source of the NMOS 32 is connected to the input node N1, and the reference bit line RBL and the drain of the NMOS 33 are connected to the input node N1. The gate of the NMOS 33 is connected to the reference node N2, and the source is connected to the ground voltage GND.
[0045]
Detection circuit 40 _i Is a PMOS 41 connected in series, similar to that in FIG. _i And NMOS 42 _i , 43 _i It consists of and. PMOS41 _i Are connected to the power supply voltage VCC, and an enable signal / CE is supplied to the gate. PMOS41 _i Drain of the output node N4 _i To this output node N4 _i NMOS 42 _i Drain and NMOS 43 _i The gate is connected. NMOS 42 _i Source is input node N3 _i The gate is connected to the reference node N2 of the reference circuit 30. Input node N3 _i In addition, the bit line BLi and NMOS 43 _i The drain of the NMOS 43 is connected. _i Are connected to the ground voltage GND.
[0046]
The constant voltage circuit 50 has a monostable multivibrator (hereinafter referred to as “monostable circuit”) 51 that outputs a pulse that is “L” only for a certain time (for example, 2 ns) at the falling timing of the enable signal / CE. is doing. The gate of PMOS 52 and NMOS 53 is connected to the output side of the monostable circuit 51. The source of the PMOS 52 is connected to the power supply voltage VCC, and the drain is connected to the node N5. NMOSs 53 and 54 are connected in parallel between the node N5 and the ground voltage GND, and the gate of the NMOS 54 is connected to the node N6. An NMOS 55 is connected between the node N6 and the power supply voltage VCC, and the gate of the NMOS 55 is connected to the node N5. Further, the node N6 is connected to the reference node N2 of the reference circuit 30.
[0047]
In such a sense amplifier, when the enable signal / CE is “H” in the standby state, the output signal of the monostable circuit 51 is “H”, so that the NMOS 53 is turned on and the node N6 is connected to the ground voltage GND. It becomes.
[0048]
Next, when the enable signal / CE falls to “L” in the operating state, the output signal of the monostable circuit 51 becomes “L” for a certain time, and the PMOS 52 is turned on and the NMOS 53 is turned off. As a result, the voltage at the node N5 rises, and the voltage at the node N6 rises rapidly via the NMOS 55.
When the voltage at the node N5 exceeds the threshold voltage Vt of the NMOS 54, the NMOS 54 is turned on, the voltage increase at the node N5 is suppressed, and the voltage at the node N6 becomes a value balanced with the threshold voltage of the NMOS 55. The voltage of the node N6 is output to the reference node N2 of the reference circuit 30.
[0049]
On the other hand, the reference circuit 30 and the detection circuit 40 _i PMOS 31 and 41 _i Is also turned on, and the voltage of the reference node N2 starts to rise via the PMOS 31. At this time, since the voltage at the node N6 is output to the reference node N2, the voltage at the reference node N2 rapidly converges to the reference voltage REF. After a certain time elapses after the enable signal / CE falls to “L”, the output signal of the monostable circuit 51 becomes “H”, the output side of the constant voltage circuit 50 becomes in a high impedance state, and the reference node N2 Detached from.
[0050]
As described above, the sense amplifier according to the third embodiment detects the falling edge of the enable signal / CE at the start of operation, and applies the reference voltage REF to the reference node N2 of the reference circuit 30 for a certain time. A voltage circuit 50 is included. As a result, the reference voltage REF can be immediately output to the reference node N2 when switched to the operating state, and a short access time can be achieved with a simplified circuit. In addition, since the constant voltage circuit 50 is disconnected from the reference node N2 after a certain time has elapsed, the operation of the reference circuit 30 is not affected at all.
[0051]
(Fourth embodiment)
FIG. 6 is a circuit diagram of a sense amplifier showing a fourth embodiment of the present invention. Elements common to those in FIG. 5 are denoted by common reference numerals.
This sense amplifier has the same reference circuit 30 and detection circuit 40 as those in FIG. _i And a constant voltage circuit 60 different from that shown in FIG.
[0052]
The constant voltage circuit 60 includes a PMOS 61 connected between the power supply voltage VCC and the node N7, a PMOS 62 connected between the nodes N7 and N8, and a PMOS 63 connected between the nodes N7 and N9. The gates of the PMOSs 62 and 63 are connected to the node N8, and an NMOS 64 is connected between the node N8 and the ground voltage GND. The gate of the NMOS 64 is connected to the reference node N 2 of the reference circuit 30.
[0053]
NMOSs 65 and 66 are connected in parallel between the node N9 and the ground voltage GND, and an enable signal / CE is applied to the gates of the NMOS 65 and the PMOS 61. The gate of the NMOS 66 is connected to the node N10. NMOSs 67 and 68 are connected between the power supply voltage VCC and the node N10 and between the node N10 and the ground voltage GND, respectively. The gate of the NMOS 67 is connected to the node N9. The gate of the NMOS 68 is connected to the power supply voltage VCC and is always set to an on state. The node N10 further includes each detection circuit 40. _i NMOS 42 _i The gate is connected.
[0054]
In such a sense amplifier, when the enable signal / CE is “H” in the standby state, the PMOS 61 of the constant voltage circuit 60 is turned off and the NMOS 65 is turned on. As a result, the node N9 becomes “L”, the NMOS 67 is turned off, and the output impedance of the node N10 becomes a high impedance state.
[0055]
Next, when the enable signal / CE becomes “L” in the operating state, the PMOS 61 is turned on and the NMOS 65 is turned off. As a result, the reference circuit 30 and the constant voltage circuit 60 are activated, and the gate voltage of the NMOS 67 is controlled until the voltage at the reference node N2 and the voltage at the node N10 become the same potential. When the voltage at the node N10 becomes the reference voltage REF, the magnitude of the current flowing through the NMOS 67 and the magnitude of the current flowing through the NMOS 68 coincide with each other, resulting in an electrical equilibrium state.
[0056]
This sense amplifier operates more effectively when the reference circuit 30 and the constant voltage circuit 60 are set to the activated state even in the standby state. In other words, the PMOS 31 of the reference circuit 30 and the gates of the PMOS 61 and the NMOS 65 of the constant voltage circuit 60 are fixedly connected to “L”, so that the voltage of the node N10 can be matched with the reference voltage REF. In this case, power consumption occurs in the reference circuit 30 and the constant voltage circuit 60 in the standby state. _i It is possible to keep the overall power consumption small by sharing with each other.
[0057]
As described above, the sense amplifier according to the fourth embodiment includes the constant voltage circuit 40 that amplifies and outputs the reference voltage REF generated by the reference circuit 30. As a result, when switched to the operating state, it is possible to output the reference voltage REF that rises quickly and has high voltage accuracy, and a short access time can be achieved.
[0058]
(Fifth embodiment)
FIG. 7 is a circuit diagram of a sense amplifier showing the fifth embodiment of the present invention. Elements common to those in FIG. 5 are denoted by common reference numerals.
This sense amplifier includes a reference circuit 30 and a plurality of detection circuits 40C similar to those in FIG. _i , And a level detection circuit 70.
Detection circuit 40C _i Is a detection circuit 40 in FIG. _i NMOS 42 _i Gate and output node N4 _i NMOS 45 between _i Is provided.
[0059]
In the level detection circuit 70, a PMOS 71 and NMOSs 72 and 73 are connected in series between the power supply voltage VCC and the ground voltage GND, and an enable signal / CE is supplied to the gates of the PMOS 71 and NMOS 73 via an inverter 74. Is. The gate of the NMOS 72 is connected to the reference node N2 of the reference circuit 30, and the node N11 which is a connection point between the PMOS 71 and the NMOS 72 is connected to each detection circuit 40C. _i NMOS 45 _i Connected to the gate. Other configurations are the same as those in FIG.
[0060]
In such a sense amplifier, when the enable signal / CE is “H” in the standby state, the PMOS 71 of the level detection circuit 70 is turned on and the NMOS 73 is turned off. As a result, the node N11 becomes “H” regardless of the state of the NMOS 72, and the detection circuit 40C. _i NMOS 45 _i Is turned on, and the reference node N2 and the output node N4 _i This NMOS 45 _i Connected through.
[0061]
Next, when the enable signal / CE becomes “L” in the operating state, the PMOS 71 is turned off and the NMOS 73 is turned on. Since the reference node N2 is at the ground voltage GND and the NMOS 72 is off, the reference node N2 and the output node N4 _i Are in an electrically connected state. Thereby, the reference node N2 and the output node N4 _i Are the PMOS 31 of the reference circuit 30 and the detection circuit 40C. _i PMOS41 _i Are charged at the same time, and the voltage rises rapidly. When the reference voltage REF of the reference node N2 exceeds the threshold voltage of the NMOS 72, both the NMOSs 72 and 73 are turned on, the node N11 becomes “L”, and the reference node N2 and the output node N4 _i Is electrically disconnected.
[0062]
As described above, the sense amplifier according to the fifth embodiment includes the detection circuit 40C. _i Reference node N2 and output node N4 _i NMOS 45 for controlling connection between _i And this NMOS 45 _i A level detection circuit 70 for performing on / off control is provided. As a result, the detection circuit 40C is switched to the operating state. _i Thus, the reference node N2 can be charged at high speed using the charging capability, and a short access time can be achieved with a simplified circuit.
[0063]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. Examples of such modifications include the following (a) to (g).
(A) The PMOS transistors 31 and 41 controlled by the enable signal / CE are connected to the load MOS constituting the sense amplifier. _i However, a diode-connected PMOS or a depletion type NMOS may be used, and a transistor for on / off control may be provided on the source side. Further, the reference circuit 30 and the like, and the detection circuit 40 _i The ground voltage GND such as the same means a substantial GND, and a MOS that does not affect the sensing operation may be inserted in order to take a logic.
[0064]
(B) In the reference circuit 30 of FIG. 1, only the NMOS 34 is provided between the drain of the PMOS 31 and the reference node N2, but when the absolute value of the threshold voltage of the PMOS 31 is guaranteed to be lower than the reference voltage REF. In this case, a PMOS controlled by the enable signal / CE may be provided in parallel with the NMOS 34.
(C) FIG. In the constant voltage circuit 50, the monostable circuit 51 generates a pulse signal for a fixed time and outputs the reference voltage REF from the node N6 for that time. If the reference voltage REF is an accurate voltage, The stabilization circuit 51 may be deleted so that the reference voltage REF is always output in the operating state.
[0065]
(D) FIG. Detection circuit 40C _i Then, NMOS 42 _i Gate and output node N4 _i NMOS45 in between _i Only PMOS 41 _i When the absolute value of the threshold voltage is guaranteed to be lower than the reference voltage REF, the PMOS controlled by the inverted signal of the node N11 is replaced with the NMOS 45. _i May be provided in parallel.
(E) The constant voltage circuit 60 of FIG. 6 is shown as an example of generating the same voltage as the reference voltage REF, and the circuit configuration is not limited to FIG. For example, a PMOS or a resistor can be used in place of the NMOSs 67 and 68.
[0066]
(F) The level detection circuit 70 in FIG. 7 is means for determining whether the voltage at the reference node N2 of the reference circuit 30 is higher or lower than the reference voltage REF. For example, the circuit can be configured by a simple inverter. is there.
(G) The positions of the NMOS 32 and the NMOS 37 in FIG. _i And NMOS44 _i It is also possible to adopt a circuit configuration in which the positions of are replaced.
[0068]
【The invention's effect】
First According to the present invention, the first and second pull-ups that are always on are set up. 6 The output of the reference voltage to the reference node is controlled by the transistor and the read control signal Second and third transistors have. Thus, the reference voltage can be reliably supplied to the plurality of detection circuits without causing a delay with a simple circuit configuration.
[0069]
Second According to the present invention, the first and second pull-ups that are always on are set up. 5 ON / OFF control of the reference current and cell current flow by the transistor and the read control signal Third and seventh transistors have. Thus, the reference voltage can be reliably supplied to the plurality of detection circuits without causing a delay with a simple circuit configuration.
[0070]
Third According to the invention, the constant voltage circuit is provided for applying a predetermined voltage to the reference node when activated by the read control signal. As a result, the conventional reference circuit can be used as it is, and the reference voltage can be supplied to the plurality of detection circuits without causing a delay.
[0071]
4th According to the invention, the constant voltage circuit is provided that amplifies the power of the signal at the reference node and outputs the reference voltage when activated by the read control signal. As a result, the conventional reference circuit can be used as it is, and the reference voltage can be supplied to the plurality of detection circuits without causing a delay.
[0072]
5th According to the invention, there is provided the level detection circuit for controlling the connection between the output node and the reference node according to the level of the reference node when activated by the read control signal. As a result, the reference voltage can be supplied to the plurality of detection circuits without causing a delay with a simple circuit configuration.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a ROM showing a first embodiment of the present invention.
FIG. 2 is a schematic configuration diagram showing an example of a conventional ROM.
FIG. 3 is an output signal waveform diagram of the reference circuit 30A in FIG. 1;
FIG. 4 is a circuit diagram of a sense amplifier showing a second embodiment of the present invention.
FIG. 5 is a circuit diagram of a sense amplifier showing a third embodiment of the present invention.
FIG. 6 is a circuit diagram of a sense amplifier showing a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram of a sense amplifier showing a fifth embodiment of the present invention.
[Explanation of symbols]
10 _i Memory cell array
20 reference cell array
30, 30A, 30B Reference circuit
40 _i , 40A _i , 40B _i , 40C _i Detection circuit
50, 60 constant voltage circuit
70 level detection circuit

Claims

A plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal;
A reference cell that outputs a reference current that serves as a reference for identifying the stored data of the memory cell;
A first transistor that is normally on between a power supply node and a first node, and is provided between the first node and a reference node, and is on when activated by a read control signal. A second transistor that is in a state; a third transistor that is provided between the reference node and the ground node and that is turned off when activated by the read control signal; the first node; A fourth transistor provided between a second node to which a reference current is input and controlled on / off by a voltage of the reference node; and provided between the second node and the ground node. A reference circuit having a fifth transistor that is on / off controlled by a voltage of the reference node ;
A sixth transistor which is provided for each memory cell array and which is provided between the power supply node and an output node which outputs a detection signal corresponding to the stored data; and the output node and the cell current A seventh transistor that is provided between the third node and the third node, the conduction state of which is controlled by the voltage of the reference node; and that is provided between the third node and the ground node; and A plurality of detection circuits having an eighth transistor whose conduction state is controlled by a voltage of the node ;
A non-volatile memory comprising:

A plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal;
A reference cell that outputs a reference current serving as a reference for identifying the storage data of the memory cell;
A first transistor that is provided between a power supply node and a reference node and is always turned on to pull up the reference node; and between the first node to which the reference current is input and the reference node And a second transistor whose conduction state is controlled by the voltage of the reference node, and is provided in series with the second transistor between the first node and the reference node, and is activated by a read control signal And a third transistor that is turned on when the transistor is turned on, and a fourth transistor that is provided between the first node and the ground node and whose conduction state is controlled by the voltage of the reference node. A reference circuit;
A fifth transistor provided for each memory cell array, provided between the power supply node and an output node for outputting a detection signal corresponding to the stored data, and being always on and pulling up the output node; A sixth transistor provided between the second node to which the cell current is input and the output node, the conduction state of which is controlled by the voltage of the reference node; and the second node and the output node Between the second node and the ground node provided in series with the sixth transistor and turned on when activated by the read control signal. A plurality of detection circuits having a conduction state controlled by a voltage of the output node;
A non-volatile memory comprising:

A plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal;
A reference cell that outputs a reference current serving as a reference for identifying the storage data of the memory cell;
A first transistor provided between a power supply node and a reference node, which is activated by a read control signal to switch up the reference node when switched from an idle state to an operating state; the reference node; Provided between a first node to which a reference current is input, and provided between a second transistor whose conduction state is controlled by a voltage of the reference node, and between the first node and a ground node; A reference circuit having a third transistor whose conduction state is controlled by the voltage of the reference node;
Provided for each memory cell array, provided between the power supply node and an output node for outputting a detection signal corresponding to the stored data, and activated by the read control signal and switched to the operation state And a fourth transistor that pulls up the output node, and a second node that is provided between the output node and the second node to which the cell current is input, and the conduction state is controlled by the voltage of the reference node A plurality of detection circuits, and a sixth transistor which is provided between the second node and the ground node and whose conduction state is controlled by the voltage of the output node;
A constant voltage circuit for applying a predetermined voltage to the reference node for a certain time immediately after being activated by the read control signal or immediately after being activated;
A non-volatile memory comprising:

A plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal;
A reference cell that outputs a reference current serving as a reference for identifying the storage data of the memory cell;
A first transistor provided between a power supply node and a reference node, which is activated by a read control signal to switch up the reference node when switched from an idle state to an operating state; the reference node; Provided between a first node to which a reference current is input, and provided between a second transistor whose conduction state is controlled by a voltage of the reference node, and between the first node and a ground node; A reference circuit having a third transistor whose conduction state is controlled by the voltage of the reference node;
A constant voltage circuit that amplifies the signal power of the reference node and outputs a reference voltage corresponding to the reference current to the amplification node when activated by the read control signal and switched to the operation state;
Provided for each memory cell array, provided between the power supply node and an output node for outputting a detection signal corresponding to the stored data, and activated by the read control signal and switched to the operation state A fourth transistor that pulls up the output node; a fifth transistor that is provided between the power supply node and the output node and is turned on when activated by the read control signal; A sixth transistor provided between an output node and a second node to which the cell current is input, the conduction state of which is controlled by the voltage of the amplification node; and the second node and the ground node A plurality of detection circuits provided between, a seventh transistor whose conduction state is controlled by the voltage of the output node;
A non-volatile memory comprising:

A plurality of memory cell arrays each having a memory cell that outputs a cell current corresponding to stored data when selected by a selection signal;
A reference cell that outputs a reference current serving as a reference for identifying the storage data of the memory cell;
A first transistor provided between a power supply node and a reference node, which is activated by a read control signal to switch up the reference node when switched from an idle state to an operating state; the reference node; Provided between a first node to which a reference current is input, and provided between a second transistor whose conduction state is controlled by a voltage of the reference node, and between the first node and a ground node; A reference circuit having a third transistor whose conduction state is controlled by the voltage of the reference node;
When activated by the read control signal and switched to the operation state, the level of the reference node is detected, and the level detection node is set to the first level until the level reaches a reference voltage corresponding to the reference current. A level detection circuit that maintains a potential and transitions the level detection node to a second potential when the level reaches the reference voltage;
Provided for each memory cell array, provided between the power supply node and an output node for outputting a detection signal corresponding to the stored data, and activated by the read control signal and switched to the operation state And a fourth transistor that pulls up the output node, and a second node that is provided between the output node and the second node to which the cell current is input, and the conduction state is controlled by the voltage of the reference node. Provided between the second node and the ground node and between the output node and the reference node, and a sixth transistor whose conduction state is controlled by the voltage of the output node. The seventh transistor is turned on when the level detection node is at the first potential, and is turned off when the level detection node is at the second potential. A plurality of detection circuits has a register, a,
A non-volatile memory comprising: