JP4395683B2 - 信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electricaland Electronic Engineers) １３９４、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【０００４】
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
そして、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet) （＝４バイト＝３２ビット）である。
【０００５】
パケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、図８に示すように、主としてＩＥＥＥ１３９４シリアルインタフェースバスＢＳを直接ドライブするフィジカル・レイヤ回路１と、フィジカル・レイヤ回路１のデータ転送をコントロールするリンク・レイヤ回路２とにより構成される。
なお、フィジカル・レイヤ回路１とリンク・レイヤ回路２とは、それぞれ個別のＬＳＩとして実用に供されている。
そして、リンク・レイヤ回路２には、ＰＣＩ(Personal Computer Interface)やＭＰＥＧトランスポータ(Transporter) 、ＤＶＣＲ(Digital Video Cassette Recorder) 等のアプリケーション側回路３が接続される。
【０００６】
【発明が解決しようとする課題】
ところで、ＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅには、ＣＬＫＲＵＮ＃という信号（クロックラン信号）が規定されている。
ＰＣＩバスに接続されるデバイスは、いわゆるＰＣＩマスタ時に、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、クロック供給源であるセントラルリソース（Ｃｅｎｔｒａｌ Ｒｅｓｏｕｒｃｅ）にＰＣＩクロックを要求する。
逆に、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、セントラルリソースにＰＣＩクロックが不要である旨を知らせる。
そして、セントラルリソースは、同一のＰＣＩバス上にある全てのＣＬＫＲＵＮ＃信号がローアサート（ｌｏｗ ａｓｓｅｒｔ）していないことを確認して、ＰＣＩクロックを停止することができる。
このＣＬＫＲＵＮ＃信号を用いたクロック供給を制御する方法は、現在のモバイルＰＣにおいて、消費電力削減に有効な方法である。
【０００７】
ところが、いままでＩＥＥＥ１３９４デバイスをコントロールするＩＥＥＥ１３９４−ＰＣＩ用リンク・レイヤ回路には、ＣＬＫＲＵＮ＃信号をアサートする有効なトリガがなく、ＰＣにＩＥＥＥ１３９４デバイスが接続されていない状態でも、クロックを要求し続け、無駄な電力を消費していた。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、無駄な電力消費を防止できるＰＣＩ用の信号処理回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、上記シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止する制御手段と、少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、上記制御手段は、シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、上記第１モードでは、チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、上記第２モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記制御手段は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、上記第３モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記制御手段は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する。
【００１０】
また、本発明は、ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、上記シリアルインタフェースバスが接続可能で、シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、接続されていないことを示す非接続信号を生成するフィジカル・レイヤ回路と、上記ＰＣＩバスが接続され、フィジカル・レイヤ回路とのデータの授受を行い、上記非接続信号を受けると、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止するクロック制御回路を含むリンク・レイヤ回路と、を有し、上記リンク・レイヤ回路は、少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、上記クロック制御回路は、シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、上記第１モードでは、チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、上記第２モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記クロック制御回路は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、上記第３モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記クロック制御回路は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する。
【００１１】
また、本発明では、上記フィジカル・レイヤ回路は、あらかじめ決められた許容範囲内で固有の制御タイミングを有し、上記シリアルインタフェースバスにパケットデータを送出し、上記リンク・レイヤ回路は、制御タイミングデータを設定可能な保持回路を有し、ＰＣＩバスからのデータを受けてパケットデータを生成し、生成したパケットデータを上記保持回路に設定された制御タイミングデータに基づくタイミングで上記フィジカル・レイヤ回路に送信する。
【００１２】
本発明によれば、たとえばフィジカル・レイヤ回路においては、ＩＥＥＥ１３９４シリアルインタフェースバスの接続状態がモニタされており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示す非接続信号が生成されて、リンク・レイヤ回路のクロック制御回路に送出される。
クロック制御回路では、フィジカル・レイヤ回路からの非接続信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていないものとして判断されて、規定されているクロックラン（ＣＬＫＲＵＮ＃）信号が第２のレベル、たとえばハイレベルに設定され、セントラルリソースにクロックが不要である旨が報知される。
これにより、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費が抑制される。
【００１３】
一方、フィジカル・レイヤ回路においては、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されている場合には、非接続信号は生成されず、非接続信号は非アクティブ状態に設定される。
これにより、リンク・レイヤ回路のクロック制御回路では、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されているものとして判断されて、クロックラン（ＣＬＫＲＵＮ＃）信号が第１のレベル、たとえばローレベルに設定され、セントラルリソースにクロックが要求される。
これにより、セントラルリソースからリンク・レイヤ回路にＰＣＩクロックが供給される。
【００１４】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＰＣＩ用信号処理回路の一実施形態を示すブロック構成図、図２は、図１のリンク・レイヤ回路の具体的な構成例を示すブロック構成図である。
【００１５】
この信号処理回路１０は、フィジカル・レイヤ回路１１、およびリンク・レイヤ回路１２により構成されている。
そして、フィジカル・レイヤ回路１１にはＩＥＥＥ１３９４シリアルインタフェースバスＢＳが接続され、リンク・レイヤ回路１２には、ＰＣＩバスが接続されている。
なお、フィジカル・レイヤ回路１１とリンク・レイヤ回路１２とは、それぞれ個別のＬＳＩとして形成されている。
【００１６】
フィジカル・レイヤ回路（ＰＨＹ）１１は、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳを直接ドライブして、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳへの各パケットの送出および伝搬されてきた各種パケットの受信を行う。
フィジカル・レイヤ回路１１とリンク・レイヤ回路１２間の通信は、主としてリクエスト(Request) 、ステイタス(Status)、送信(Transmit)、および受信(Receive) の４種類があり、その内容については後述する。
また、フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態のモニタ機能を有しており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合に、その旨を示す非接続信号としてのＣＮＡ（Ｃａｂｌｅ Ｎｏｔ Ｃｏｎｎｅｃｔｅｄ）信号を生成してリンク・レイヤ回路１２に送出する。
【００１７】
リンク・レイヤ回路（Ｌｉｎｋ）１２は、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路１１の制御を行う。
また、リンク・レイヤ回路１２は、ＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅに指定されるＣＬＫＲＵＮ＃プロトコルに対応して、図示しないＰＣＩ側のセントラルリソース（クロックコントローラ）と通信する。
ＣＬＫＲＵＮ＃は、オープンドレインの双方向信号で、リンク・レイヤ回路１２は、非同期でＣＬＫＲＵＮ＃を有効にし、セントラルリソースにクロックの開始、加速、維持を要求する。そして、リンク・レイヤ回路１２は、ＣＬＫＲＵＮ＃信号の入力をクロックステータスとして監視する。
リンク・レイヤ回路１２は、いわゆるＰＣＩマスタ時に、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、クロック供給源であるセントラルリソースにＰＣＩクロックを要求する。
また、リンク・レイヤ回路１２は、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、セントラルリソースにＰＣＩクロックが不要である旨を知らせる。
ＣＬＫＲＵＮ＃信号をハイレベルに設定する場合には、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信した場合も含まれる。
【００１８】
具体的には、リンク・レイヤ回路１２は、図２に示すように、クロック制御回路(CLK CTL) １２０、リンクコア(Link Core) １２１、アシンクロナス通信の受信用ＤＭＡ(Direct Memory Access)コントローラ（ＡＲＤＭＡ）１２２、送信用ＤＭＡコントローラ（ＡＴＤＭＡ）１２３、アイソクロナス通信の受信用ＤＭＡコントローラ（ＩＲＤＭＡ）１２４、送信用ＤＭＡコントローラ（ＩＴＤＭＡ）１２５、アシンクロナス通信およびアイソクロナス通信の受信用ＦＩＦＯ（ＲＦＩＦＯ：FIFO;First-InFirst-Out) １２６、アシンクロナス通信の送信用ＦＩＦＯ（ＡＴＦＩＦＯ）１２７、アイソクロナス通信の送信用ＦＩＦＯ（ＩＴＦＩＦＯ）１２８、制御レジスタ１２９、マスタバスインタフェース回路（ＭＢＩＵＭＵＸ）１３０、内部バスインタフェース回路（ＩＮＴ ＢＵＳ）１３１、およびＰＣＩインタフェース回路（ＰＣＩ ＩＮＦ）１３２を有している。
【００１９】
図２の回路おいて、リンクコア１２１、ＤＭＡコントローラ１２２，１２３、ＦＩＦＯ１２６，１２７によりアシンクロナス通信系回路が構成される。
そして、リンクコア１２１、ＤＭＡコントローラ１２４，１２５、ＦＩＦＯ１２６，１２８によりアイソクロナス通信系回路が構成される。
【００２０】
クロック制御回路１２０は、上述したようにＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅに指定されるＣＬＫＲＵＮ＃プロトコルに対応して、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、ＰＣＩインタフェース回路１３２を介してクロック供給源であるセントラルリソースにＰＣＩクロックを要求する。
また、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、ＰＣＩインタフェース回路１３２を介してセントラルリソースにＰＣＩクロックが不要である旨を知らせる。
また、クロック制御回路１２０は、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断し、ＣＬＫＲＵＮ＃信号をハイレベルに設定して、セントラルリソースにＰＣＩクロックが不要である旨を知らせ、不要な電力消費を抑制する。
【００２１】
なお、ＣＮＡ信号を受けた場合を除く、クロック制御回路１２０を含むリンク・レイヤ回路１２におけるＣＬＫＲＵＮ＃機能への対応の基本的な動作は、以下に説明するように３つのモードに対応して行われる。
【００２２】
第１モード：チップリセット後、制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされるまで、ＣＬＫＲＵＮ＃の制御に参加しない。
【００２３】
第２モード：制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされるが、制御レジスタ１２９のリンクオンビットはリセットされる。リンク・レイヤ回路１２はアクセスを受けると、常に内部プロセスを完了するために、たとえばクロック入力を４クロックサイクル以上アクティブにすることを要求する。クロック制御回路１２０は、バスサイクルの終端でＣＬＫＲＵＮ＃信号を監視する。
サンプリングを行ったときに、ＣＬＫＲＵＮ＃信号がハイレベルであれば、クロック制御回路１２０は、さらに２クロックの間ＣＬＫＲＵＮ＃信号をローレベルに駆動して、この追加の周期の間クロックを提供するように、セントラルリソースに要求する。これにより、バスサイクルに後続する内部プロセスを完了するための十分なクロックマージンを確保している。
【００２４】
第３モード：制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされ、リンクオンビットもセットされる。クロック制御回路１２０は、セントラルリソースが常にクロックを維持するように要求する。クロック制御回路１２０は、これを実行するためにＣＬＫＲＵＮ＃信号を間断なく監視する。クロック制御回路１２０は、ハイレベル状態でＣＬＫＲＵＮ＃信号をサンプリングしたときに常に、２クロックの間ＣＬＫＲＵＮ＃信号をローレベルに駆動した上でクロックを解放する。
イネーブルクロックＲＵＮビットおよびリンクオンビットがセットされている限り、このプロセスを継続する。
【００２５】
リンクコア１２１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路１１とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。
そして、フィジカル・レイヤ回路１１とのインタフェース回路は、たとえば電源投入時等に、外部の記憶回路等から読み出されて制御レジスタ１２９に設定された、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間のインタフェースバスＬＰＢＳに対する制御タイミングに基づいて、リンク・レイヤ回路１２（リンクコア１２１）とフィジカル・レイヤ回路１１間のパケットの送受信制御を行う。
【００２６】
図３は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間のインタフェースバスＬＰＢＳ上で伝播される主だった信号を示す図であり、図４は、図３に示す各信号をドライブする回路（ＬｉｎｋまたはＰＨＹ）およびその内容を示す図である。
【００２７】
Ｄ〔０：ｎ〕は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間で送受信されるデータである。
デバイスの最大速度でｎの値は異なり、たとえば最大速度が１００Ｍｂｐｓ(Mega bit per second) の場合、２ビットデータでｎ＝１（Ｄ〔０：１〕）、最大速度が２００Ｍｂｐｓの場合、４ビットデータでｎ＝３（Ｄ〔０：３〕）、最大速度が４００Ｍｂｐｓの場合、８ビットデータでｎ＝７（Ｄ〔０：７〕）である。
【００２８】
Ｃｔｌ〔０：１〕は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間で送受信される２ビットの制御信号である。
フィジカル・レイヤ回路１１とリンク・レイヤ回路１２間の通信は、主としてリクエスト(Request) 、ステイタス(Status)、送信(Transmit)、および受信(Receive) の４種類があり、制御信号Ｃｔｌ〔０：１〕の２ビットで規定される。そして、その内容は、フィジカル・レイヤ回路１１が制御しているときと、リンク・レイヤ回路１２、すなわちリンクコア１２０が制御しているときで異なる。
【００２９】
図５に、フィジカル・レイヤ回路１１が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示し、図６に、リンク・レイヤ回路１２が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す。
【００３０】
フィジカル・レイヤ回路１１が制御しているときは、図５に示すように、制御信号Ｃｔｌ〔０：１〕の２ビットが「００」のきは、バスがアイドル（Ｉｄｌｅ）状態にあることを示す。
【００３１】
制御信号Ｃｔｌ〔０：１〕の２ビットが「０１」のきは、ステイタスの通信状態であって、フィジカル・レイヤ回路（ＰＨＹ）１１がリンク・レイヤ回路（Ｌｉｎｋ）１２にステイタス情報を送っていることを示す。
【００３２】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１０」のきは、受信状態であって、フィジカル・レイヤ回路１１がリンク・レイヤ回路１２にパケットを送信していることを示す。
【００３３】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１１」のきは、送信状態であって、リンク・レイヤ回路１２にパケットの送信を許可されたことを示す。
【００３４】
リンク・レイヤ回路１２が制御しているときは、図６に示すように、制御信号Ｃｔｌ〔０：１〕の２ビットが「００」のきは、バスがアイドル（Ｉｄｌｅ）状態にあって、リンク・レイヤ回路１２がパケット送信を完了したことを示す。
【００３５】
制御信号Ｃｔｌ〔０：１〕の２ビットが「０１」のきは、ホールド（Ｈｏｌｄ）期間であって、リンク・レイヤ回路１２が送信準備が整うまで、バスＬＰＢＳを保持、換言すれば専有していることを示す。もしくは、リンク・レイヤ回路１２が調停なしで他のパケットを送信しようとしていることを示す。
このホールド期間は、規格によって最大４７クロック（ＭＡＸ ＨＯＬＤ）まで許されている可変の時間である。換言すれば、この時間だけＩＥＥＥ１３９４シリアルインタフェースバスＢＳにパケットを送出する時間をコントロールできることを意味する。
このクロック数データは、接続されるフィジカル・レイヤ回路１１の固有タイミングに合わせたデータであり、たとえば電源投入時等に、制御レジスタ１２９に設定され、この制御レジスタ１２９から、たとえば「４７」が与えられる。
【００３６】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１０」のきは、送信状態であって、リンク・レイヤ回路１２がフィジカル・レイヤ回路１１にパケットを送信していることを示す。
【００３７】
なお、リンク・レイヤ回路１２が制御しているときの制御信号Ｃｔｌ〔０：１〕の２ビットが「１１」の状態は、たとえば規定されておらず、未使用である。
【００３８】
ＬＲｅｑは、リンク・レイヤ回路１２からフィジカル・レイヤ回路１１へのリクエスト信号で、バスへのアクセス、フィジカル・レイヤ回路１１のレジスタの読み出し／書き込みを要求するために使われる信号である。
すなわち、リクエスト信号ＬＲｅｑは、リンク・レイヤ回路１２がパケットを送信した場合にフィジカル・レイヤ回路１１にパケット送信準備が完了していることを示すために主として用いられる。
また、たとえばアイソクロナス通信の場合、サイクル・スタート・パケットを送信し、制御信号Ｃｔｌ〔０：１〕の２ビットが送信を示す「１０」から送信完了を示す「００」のアイドル状態になってから、次のパケットを送信するためにリクエスト信号ＬＲｅｑを出力するまでに８クロックより遅くてはいけないと規格に定義されている。
換言すれば、この範囲では何クロックでもよいことを意味する。
このクロック数データは、接続されるフィジカル・レイヤ回路１１の固有タイミングに合わせたデータであり、たとえば電源投入時等に、制御レジスタ１２９に設定され、この制御レジスタ１２９から、たとえば「６」が与えられる。
【００３９】
図７に、リクエスト信号ＬＲｅｑおよび制御信号Ｃｔｌ〔０：１〕のタイミングチャート例を示す。
【００４０】
ＳＣｌｋは、フィジカル・レイヤ回路１１からリンク・レイヤ回路１２に供給されるシステムクロックである。
システムクロックＳＣｌｋは、図４に示すように、１２．２８８ＭＨｚ、２４．５７６ＭＨｚ、または４９．１５２ＭＨｚのいずれかの周波数を有する。
【００４１】
ＬＰＳは、リンク・レイヤ回路１２が電源オン状態で、作動中であることをフィジカル・レイヤ回路１１に示す信号である。
【００４２】
ＬｉｎｋＯＮは、信号ＬＰＳが論理的エラーを起こした、あるいはフィジカル・レイヤ回路１１のレジスタのリンク アクティブビットが０になったことをフィジカル・レイヤ回路１１がリンク・レイヤ回路１２に示す信号である。
【００４３】
アシンクロナス通信の受信用ＤＭＡ１２２および送信用ＤＭＡ１２３は、主としてそれぞれＰＣＩ側と受信用ＦＩＦＯ１２６、送信用ＦＩＦＯ１２７とのアシンクロナス通信用パケットの書き込み、読み出し等の調停を行う。
【００４４】
アイソクロナス通信の受信用ＤＭＡ１２４および送信用ＤＭＡ１２５は、主としてそれぞれＰＣＩ側と受信用ＦＩＦＯ１２６、送信用ＦＩＦＯ１２８とのアイソクロナス通信用パケットの書き込み、読み出し等の調停を行う。
【００４５】
受信用ＤＭＡ１２４は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送され、受信用ＦＩＦＯ１２６に格納されたアイソクロナス通信用パケットを読み出し、マスタバスインタフェース回路１３０、およびＰＣＩインタフェース回路１３２を介してＰＣＩ側に出力する。
【００４６】
送信用ＭＤＡ１２４は、マスタバスインタフェース回路１３０、およびＰＣＩインタフェース回路１３２を介した、ＰＣＩ側からのデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加して、送信用ＦＩＦＯ１２８に格納する。
【００４７】
受信用ＦＩＦＯ１２６にはＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケット、およびＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納される。
【００４８】
制御レジスタ１２９は、リンクコア１２０等の動作を制御する、外部からアクセス可能なレジスタを含み、たとえばリンクコア１２０がフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いる制御タイミングデータが、電源投入時、あるいはリセット時等の初期時に設定される。
この設定タイミングデータには、上述したように、ホールド期間にかかわるクロック数データ、たとえば「４７」、およびリクエスト信号ＬＲｅｑを出力タイミングを規定するクロック数データ、たとえば「６」も設定される。
【００４９】
マスタバスインタフェース回路１３０は、各種ＤＭＡコントローラ１２２〜１２５からのリクエストを受け付け、リンク・レイヤ回路１２（チップ）の状態に基づいて優先順位を付け、最高優先順位のリクエストをＰＣＩインタフェース回路１３２に送出する。
【００５０】
ＰＣＩインタフェース回路１３２は、ＰＣＩバスのマスタとスレーブの両方の状態で動作する。
ＰＣＩインタフェース回路１３２は、スレーブで動作してデコードを行い、リンク・レイヤ回路１２の図示しない内部レジスタへのアクセスに応答する。
また、ＰＣＩインタフェース回路１３２は、ＤＭＡコントローラ１２２〜１２５のためにＰＣＩバスマスタとして動作し、ＰＣＩバスのトランザクションを生成する。
【００５１】
次に、ＩＥＥＥ１３９４シリアルバスＢＳにアイソクロナス通信用パケットを送信する場合の動作を説明する。
【００５２】
フィジカル・レイヤ回路１１においては、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態がモニタされており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示すＣＮＡ信号が生成されて、リンク・レイヤ回路１２のクロック制御回路１２０に送出される。
【００５３】
クロック制御回路１２０では、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断されて、ＣＬＫＲＵＮ＃信号がハイレベルに設定され、セントラルリソースにＰＣＩクロックが不要である旨が報知される。これにより、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費が抑制される。
【００５４】
一方、フィジカル・レイヤ回路１１においては、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されている場合には、ＣＮＡ信号は生成されず、ＣＮＡ信号は非アクティブ状態に設定される。
これにより、リンク・レイヤ回路１２のクロック制御回路１２０では、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されているものとして判断されて、ＣＬＫＲＵＮ＃信号がローレベルに設定され、セントラルリソースにＰＣＩクロックが要求される。
これにより、セントラルリソースからＰＣＩクロックが供給される。
【００５５】
たとえば、制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされ、リンクオンビットもセットされている第３モード時には、クロック制御回路１２０では、セントラルリソースが常にクロックを維持するように要求が出される。クロック制御回路１２０では、これを実行するためにＣＬＫＲＵＮ＃信号を間断なく監視される。
【００５６】
また、たとえば電源投入時、あるいはリセット時等の初期時に、リンクコア１２０がフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いる制御タイミングデータが、外部の記憶回路等から読み出され、制御レジスタ１２９に設定される。
この設定データには、規格で規定される許容範囲内で適性な値が選択可能なデータである、ホールド期間にかかわるクロック数データ、たとえば「４７」、およびリクエスト信号ＬＲｅｑを出力タイミングを規定するクロック数データ、たとえば「６」も含まれている。
【００５７】
ここで、ＰＣＩバスを通して送信されたデータは、リンク・レイヤ回路１２に到達し、ＰＣＩインタフェース回路１３２、マスタバスインタフェース回路１３０を介して送信用ＭＤＡ１２５に入力され、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）、１３９４ヘッダ等が付加されて送信用ＦＩＦＯ１２８に格納される。そして、送信すべきパケットがあることがリンクコア１２０に報知される。
【００５８】
リンクコア１２０からは、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「０１」に設定されて、ホールド状態、すなわち送信準備中でバスをその間保持する旨がフィジカル・レイヤ回路１１に報知される。
このホールド期間の制御タイミングは、制御レジスタ１２９に電源投入時に自動的に設定されており、４７クロック数分だけホールド期間が維持される。
【００５９】
送信準備が完了すると、パケット送信準備が完了していることを示すリクエスト信号ＬＲｅｑがフィジカル・レイヤ回路１１に出力され、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「０１」から「１０」に設定されて送信状態であることがフィジカル・レイヤ回路１１に報知されるとともに、たとえばサイクル・スタート・パケットがフィジカル・レイヤ回路１１に送信される。
サイクル・スタート・パケットの転送が終了すると、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「１０」から「００」に設定されて、送信が完了しアイドル状態になったことがフィジカル・レイヤ回路１１に報知される。
【００６０】
サイクル・スタート・パケットを送信し、制御信号Ｃｔｌ〔０：１〕の２ビットが送信を示す「１０」から送信完了を示す「００」のアイドル状態になってから、次のパケットを送信するためにリクエスト信号ＬＲｅｑが出力されるが、このリクエスト信号ＬＲｅｑの出力のタイミングは、送信相手のフィジカル・レイヤ回路１１の固有タイミングに合わせて、レジスタ１２９に設定されており、その設定データに基づいて、６クロック後に次のリクエスト信号ＬＲｅｑおよび「１０」に設定された制御信号Ｃｔｌ〔０：１〕の出力が行われる。
【００６１】
そして、フィジカル・レイヤ回路１１では、リクエスト信号ＬＲｅｑを受けてＩＥＥＥ１３９４シリアルインタフェースバスＢＳの獲得調停が行われ、獲得できたならば、パケットがＩＥＥＥ１３９４シリアルインタフェースバスＢＳに送出される。
【００６２】
以後、同様の動作が送信すべきパケットがなくなるまで行われる。
【００６３】
以上説明したように、本実施形態によれば、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態をモニタし、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示すＣＮＡ信号を生成して、リンク・レイヤ回路１２に送出するフィジカル・レイヤ回路１１と、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断して、ＣＬＫＲＵＮ＃信号をハイレベルに設定し、セントラルリソースにＰＣＩクロックが不要である旨を報知するクロック制御回路１２０を有するリンク・レイヤ回路１２とを設けたので、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費を防止できる利点がある。
【００６４】
また、リンク・レイヤ回路１２のリンクコア１２１が固有の制御タイミングを有するフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いられ、リンク・レイヤ回路１２に接続されるフィジカル・レイヤ回路１１の固有の制御タイミングに応じて選定された制御タイミングデータを、たとえば電源投入時、あるいはリセット時等の初期時に、外部の記憶回路等から設定される制御レジスタ１２９を設けたので、シリアルインタフェースバスに送出されるパケットの送出タイミングのバラツキを防止できる利点がある。
また、リンク・レイヤ回路１２をたとえばＰＣＩ等に接続した場合には、初期化を行うことなく、接続したならば即座に稼働させることができる。
【００６５】
なお、アプリケーション側回路から適宜制御タイミングデータを設定できるように構成することも可能である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていない場合においては、クロックの要求を停止でき、これにより不要な電力消費を防止できる利点がある。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係る信号処理回路の第１の実施形態を示すブロック構成図である。
【図２】本発明に係るリンク・レイヤ回路の具体的な構成例を示すブロック構成図である。
【図３】リンク・レイヤ回路とフィジカル・レイヤ回路間のインタフェースバス上で伝播される主だった信号を示す図である。
【図４】図３に示す各信号をドライブする回路（ＬｉｎｋまたはＰＨＹ）およびその内容を示す図である。
【図５】フィジカル・レイヤ回路が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す図である。
【図６】リンク・レイヤ回路が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す図である。
【図７】リクエスト信号ＬＲｅｑおよび制御信号Ｃｔｌ〔０：１〕のタイミングチャート例を示す図である。
【図８】ＩＥＥＥ１３９４シリアルインタフェースに適用される従来の信号処理回路を示す図である。
【符号の説明】
１０…信号処理回路、１１…フィジカル・レイヤ回路、１２…リンク・レイヤ回路、１２０…クロック制御回路(CLK CTL) 、１２１…リンクコア(Link Core)、１２２…アシンクロナス通信の受信用ＤＭＡコントローラ（ＡＲＤＭＡ）、１２３…送信用ＤＭＡコントローラ（ＡＴＤＭＡ）、１２４…アイソクロナス通信の受信用ＤＭＡコントローラ（ＩＲＤＭＡ）、１２５…送信用ＤＭＡコントローラ（ＩＴＤＭＡ）、１２６…アシンクロナス通信およびアイソクロナス通信の受信用ＦＩＦＯ（ＲＦＩＦＯ) 、１２７…アシンクロナス通信の送信用ＦＩＦＯ（ＡＴＦＩＦＯ）、１２８…アイソクロナス通信の送信用ＦＩＦＯ（ＩＴＦＩＦＯ）、１２９…制御レジスタ、１３０…マスタバスインタフェース回路（ＭＢＩＵＭＵＸ）、１３１…内部バスインタフェース回路（ＩＮＴＢＵＳ）、１３２…ＰＣＩインタフェース回路（ＰＣＩ ＩＮＦ）。
【発明の属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electricaland Electronic Engineers) １３９４、Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送には、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送と、あるノードから１２５μｓに１回必ずデータが送られるアイソクロナス(Isochronous) 転送がある。
【０００４】
このように、２つの転送モードを有するＩＥＥＥ１３９４シリアルインタフェースでのデータは、パケット単位で転送が行われる。
そして、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位は１クワドレット(quadlet) （＝４バイト＝３２ビット）である。
【０００５】
パケットの送受信を行うＩＥＥＥ１３９４シリアルインタフェースの信号処理回路は、図８に示すように、主としてＩＥＥＥ１３９４シリアルインタフェースバスＢＳを直接ドライブするフィジカル・レイヤ回路１と、フィジカル・レイヤ回路１のデータ転送をコントロールするリンク・レイヤ回路２とにより構成される。
なお、フィジカル・レイヤ回路１とリンク・レイヤ回路２とは、それぞれ個別のＬＳＩとして実用に供されている。
そして、リンク・レイヤ回路２には、ＰＣＩ(Personal Computer Interface)やＭＰＥＧトランスポータ(Transporter) 、ＤＶＣＲ(Digital Video Cassette Recorder) 等のアプリケーション側回路３が接続される。
【０００６】
【発明が解決しようとする課題】
ところで、ＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅには、ＣＬＫＲＵＮ＃という信号（クロックラン信号）が規定されている。
ＰＣＩバスに接続されるデバイスは、いわゆるＰＣＩマスタ時に、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、クロック供給源であるセントラルリソース（Ｃｅｎｔｒａｌ Ｒｅｓｏｕｒｃｅ）にＰＣＩクロックを要求する。
逆に、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、セントラルリソースにＰＣＩクロックが不要である旨を知らせる。
そして、セントラルリソースは、同一のＰＣＩバス上にある全てのＣＬＫＲＵＮ＃信号がローアサート（ｌｏｗ ａｓｓｅｒｔ）していないことを確認して、ＰＣＩクロックを停止することができる。
このＣＬＫＲＵＮ＃信号を用いたクロック供給を制御する方法は、現在のモバイルＰＣにおいて、消費電力削減に有効な方法である。
【０００７】
ところが、いままでＩＥＥＥ１３９４デバイスをコントロールするＩＥＥＥ１３９４−ＰＣＩ用リンク・レイヤ回路には、ＣＬＫＲＵＮ＃信号をアサートする有効なトリガがなく、ＰＣにＩＥＥＥ１３９４デバイスが接続されていない状態でも、クロックを要求し続け、無駄な電力を消費していた。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、無駄な電力消費を防止できるＰＣＩ用の信号処理回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、上記シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止する制御手段と、少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、上記制御手段は、シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、上記第１モードでは、チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、上記第２モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記制御手段は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、上記第３モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記制御手段は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する。
【００１０】
また、本発明は、ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、上記シリアルインタフェースバスが接続可能で、シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、接続されていないことを示す非接続信号を生成するフィジカル・レイヤ回路と、上記ＰＣＩバスが接続され、フィジカル・レイヤ回路とのデータの授受を行い、上記非接続信号を受けると、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止するクロック制御回路を含むリンク・レイヤ回路と、を有し、上記リンク・レイヤ回路は、少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、上記クロック制御回路は、シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、上記第１モードでは、チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、上記第２モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記クロック制御回路は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、上記第３モードでは、上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記クロック制御回路は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する。
【００１１】
また、本発明では、上記フィジカル・レイヤ回路は、あらかじめ決められた許容範囲内で固有の制御タイミングを有し、上記シリアルインタフェースバスにパケットデータを送出し、上記リンク・レイヤ回路は、制御タイミングデータを設定可能な保持回路を有し、ＰＣＩバスからのデータを受けてパケットデータを生成し、生成したパケットデータを上記保持回路に設定された制御タイミングデータに基づくタイミングで上記フィジカル・レイヤ回路に送信する。
【００１２】
本発明によれば、たとえばフィジカル・レイヤ回路においては、ＩＥＥＥ１３９４シリアルインタフェースバスの接続状態がモニタされており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示す非接続信号が生成されて、リンク・レイヤ回路のクロック制御回路に送出される。
クロック制御回路では、フィジカル・レイヤ回路からの非接続信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていないものとして判断されて、規定されているクロックラン（ＣＬＫＲＵＮ＃）信号が第２のレベル、たとえばハイレベルに設定され、セントラルリソースにクロックが不要である旨が報知される。
これにより、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費が抑制される。
【００１３】
一方、フィジカル・レイヤ回路においては、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されている場合には、非接続信号は生成されず、非接続信号は非アクティブ状態に設定される。
これにより、リンク・レイヤ回路のクロック制御回路では、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されているものとして判断されて、クロックラン（ＣＬＫＲＵＮ＃）信号が第１のレベル、たとえばローレベルに設定され、セントラルリソースにクロックが要求される。
これにより、セントラルリソースからリンク・レイヤ回路にＰＣＩクロックが供給される。
【００１４】
【発明の実施の形態】
図１は、ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係るＰＣＩ用信号処理回路の一実施形態を示すブロック構成図、図２は、図１のリンク・レイヤ回路の具体的な構成例を示すブロック構成図である。
【００１５】
この信号処理回路１０は、フィジカル・レイヤ回路１１、およびリンク・レイヤ回路１２により構成されている。
そして、フィジカル・レイヤ回路１１にはＩＥＥＥ１３９４シリアルインタフェースバスＢＳが接続され、リンク・レイヤ回路１２には、ＰＣＩバスが接続されている。
なお、フィジカル・レイヤ回路１１とリンク・レイヤ回路１２とは、それぞれ個別のＬＳＩとして形成されている。
【００１６】
フィジカル・レイヤ回路（ＰＨＹ）１１は、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳを直接ドライブして、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳへの各パケットの送出および伝搬されてきた各種パケットの受信を行う。
フィジカル・レイヤ回路１１とリンク・レイヤ回路１２間の通信は、主としてリクエスト(Request) 、ステイタス(Status)、送信(Transmit)、および受信(Receive) の４種類があり、その内容については後述する。
また、フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態のモニタ機能を有しており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合に、その旨を示す非接続信号としてのＣＮＡ（Ｃａｂｌｅ Ｎｏｔ Ｃｏｎｎｅｃｔｅｄ）信号を生成してリンク・レイヤ回路１２に送出する。
【００１７】
リンク・レイヤ回路（Ｌｉｎｋ）１２は、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路１１の制御を行う。
また、リンク・レイヤ回路１２は、ＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅに指定されるＣＬＫＲＵＮ＃プロトコルに対応して、図示しないＰＣＩ側のセントラルリソース（クロックコントローラ）と通信する。
ＣＬＫＲＵＮ＃は、オープンドレインの双方向信号で、リンク・レイヤ回路１２は、非同期でＣＬＫＲＵＮ＃を有効にし、セントラルリソースにクロックの開始、加速、維持を要求する。そして、リンク・レイヤ回路１２は、ＣＬＫＲＵＮ＃信号の入力をクロックステータスとして監視する。
リンク・レイヤ回路１２は、いわゆるＰＣＩマスタ時に、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、クロック供給源であるセントラルリソースにＰＣＩクロックを要求する。
また、リンク・レイヤ回路１２は、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、セントラルリソースにＰＣＩクロックが不要である旨を知らせる。
ＣＬＫＲＵＮ＃信号をハイレベルに設定する場合には、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信した場合も含まれる。
【００１８】
具体的には、リンク・レイヤ回路１２は、図２に示すように、クロック制御回路(CLK CTL) １２０、リンクコア(Link Core) １２１、アシンクロナス通信の受信用ＤＭＡ(Direct Memory Access)コントローラ（ＡＲＤＭＡ）１２２、送信用ＤＭＡコントローラ（ＡＴＤＭＡ）１２３、アイソクロナス通信の受信用ＤＭＡコントローラ（ＩＲＤＭＡ）１２４、送信用ＤＭＡコントローラ（ＩＴＤＭＡ）１２５、アシンクロナス通信およびアイソクロナス通信の受信用ＦＩＦＯ（ＲＦＩＦＯ：FIFO;First-InFirst-Out) １２６、アシンクロナス通信の送信用ＦＩＦＯ（ＡＴＦＩＦＯ）１２７、アイソクロナス通信の送信用ＦＩＦＯ（ＩＴＦＩＦＯ）１２８、制御レジスタ１２９、マスタバスインタフェース回路（ＭＢＩＵＭＵＸ）１３０、内部バスインタフェース回路（ＩＮＴ ＢＵＳ）１３１、およびＰＣＩインタフェース回路（ＰＣＩ ＩＮＦ）１３２を有している。
【００１９】
図２の回路おいて、リンクコア１２１、ＤＭＡコントローラ１２２，１２３、ＦＩＦＯ１２６，１２７によりアシンクロナス通信系回路が構成される。
そして、リンクコア１２１、ＤＭＡコントローラ１２４，１２５、ＦＩＦＯ１２６，１２８によりアイソクロナス通信系回路が構成される。
【００２０】
クロック制御回路１２０は、上述したようにＰＣＩ Ｍｏｂｉｌｅ Ｄｅｓｉｇｎ Ｇｕｉｄｅに指定されるＣＬＫＲＵＮ＃プロトコルに対応して、このＣＬＫＲＵＮ＃信号をローレベルに設定することにより、ＰＣＩインタフェース回路１３２を介してクロック供給源であるセントラルリソースにＰＣＩクロックを要求する。
また、ＰＣＩクロックを必要としないときには、ＣＬＫＲＵＮ＃信号をハイレベルに設定することにより、ＰＣＩインタフェース回路１３２を介してセントラルリソースにＰＣＩクロックが不要である旨を知らせる。
また、クロック制御回路１２０は、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断し、ＣＬＫＲＵＮ＃信号をハイレベルに設定して、セントラルリソースにＰＣＩクロックが不要である旨を知らせ、不要な電力消費を抑制する。
【００２１】
なお、ＣＮＡ信号を受けた場合を除く、クロック制御回路１２０を含むリンク・レイヤ回路１２におけるＣＬＫＲＵＮ＃機能への対応の基本的な動作は、以下に説明するように３つのモードに対応して行われる。
【００２２】
第１モード：チップリセット後、制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされるまで、ＣＬＫＲＵＮ＃の制御に参加しない。
【００２３】
第２モード：制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされるが、制御レジスタ１２９のリンクオンビットはリセットされる。リンク・レイヤ回路１２はアクセスを受けると、常に内部プロセスを完了するために、たとえばクロック入力を４クロックサイクル以上アクティブにすることを要求する。クロック制御回路１２０は、バスサイクルの終端でＣＬＫＲＵＮ＃信号を監視する。
サンプリングを行ったときに、ＣＬＫＲＵＮ＃信号がハイレベルであれば、クロック制御回路１２０は、さらに２クロックの間ＣＬＫＲＵＮ＃信号をローレベルに駆動して、この追加の周期の間クロックを提供するように、セントラルリソースに要求する。これにより、バスサイクルに後続する内部プロセスを完了するための十分なクロックマージンを確保している。
【００２４】
第３モード：制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされ、リンクオンビットもセットされる。クロック制御回路１２０は、セントラルリソースが常にクロックを維持するように要求する。クロック制御回路１２０は、これを実行するためにＣＬＫＲＵＮ＃信号を間断なく監視する。クロック制御回路１２０は、ハイレベル状態でＣＬＫＲＵＮ＃信号をサンプリングしたときに常に、２クロックの間ＣＬＫＲＵＮ＃信号をローレベルに駆動した上でクロックを解放する。
イネーブルクロックＲＵＮビットおよびリンクオンビットがセットされている限り、このプロセスを継続する。
【００２５】
リンクコア１２１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路１１とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。
そして、フィジカル・レイヤ回路１１とのインタフェース回路は、たとえば電源投入時等に、外部の記憶回路等から読み出されて制御レジスタ１２９に設定された、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間のインタフェースバスＬＰＢＳに対する制御タイミングに基づいて、リンク・レイヤ回路１２（リンクコア１２１）とフィジカル・レイヤ回路１１間のパケットの送受信制御を行う。
【００２６】
図３は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間のインタフェースバスＬＰＢＳ上で伝播される主だった信号を示す図であり、図４は、図３に示す各信号をドライブする回路（ＬｉｎｋまたはＰＨＹ）およびその内容を示す図である。
【００２７】
Ｄ〔０：ｎ〕は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間で送受信されるデータである。
デバイスの最大速度でｎの値は異なり、たとえば最大速度が１００Ｍｂｐｓ(Mega bit per second) の場合、２ビットデータでｎ＝１（Ｄ〔０：１〕）、最大速度が２００Ｍｂｐｓの場合、４ビットデータでｎ＝３（Ｄ〔０：３〕）、最大速度が４００Ｍｂｐｓの場合、８ビットデータでｎ＝７（Ｄ〔０：７〕）である。
【００２８】
Ｃｔｌ〔０：１〕は、リンク・レイヤ回路１２とフィジカル・レイヤ回路１１間で送受信される２ビットの制御信号である。
フィジカル・レイヤ回路１１とリンク・レイヤ回路１２間の通信は、主としてリクエスト(Request) 、ステイタス(Status)、送信(Transmit)、および受信(Receive) の４種類があり、制御信号Ｃｔｌ〔０：１〕の２ビットで規定される。そして、その内容は、フィジカル・レイヤ回路１１が制御しているときと、リンク・レイヤ回路１２、すなわちリンクコア１２０が制御しているときで異なる。
【００２９】
図５に、フィジカル・レイヤ回路１１が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示し、図６に、リンク・レイヤ回路１２が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す。
【００３０】
フィジカル・レイヤ回路１１が制御しているときは、図５に示すように、制御信号Ｃｔｌ〔０：１〕の２ビットが「００」のきは、バスがアイドル（Ｉｄｌｅ）状態にあることを示す。
【００３１】
制御信号Ｃｔｌ〔０：１〕の２ビットが「０１」のきは、ステイタスの通信状態であって、フィジカル・レイヤ回路（ＰＨＹ）１１がリンク・レイヤ回路（Ｌｉｎｋ）１２にステイタス情報を送っていることを示す。
【００３２】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１０」のきは、受信状態であって、フィジカル・レイヤ回路１１がリンク・レイヤ回路１２にパケットを送信していることを示す。
【００３３】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１１」のきは、送信状態であって、リンク・レイヤ回路１２にパケットの送信を許可されたことを示す。
【００３４】
リンク・レイヤ回路１２が制御しているときは、図６に示すように、制御信号Ｃｔｌ〔０：１〕の２ビットが「００」のきは、バスがアイドル（Ｉｄｌｅ）状態にあって、リンク・レイヤ回路１２がパケット送信を完了したことを示す。
【００３５】
制御信号Ｃｔｌ〔０：１〕の２ビットが「０１」のきは、ホールド（Ｈｏｌｄ）期間であって、リンク・レイヤ回路１２が送信準備が整うまで、バスＬＰＢＳを保持、換言すれば専有していることを示す。もしくは、リンク・レイヤ回路１２が調停なしで他のパケットを送信しようとしていることを示す。
このホールド期間は、規格によって最大４７クロック（ＭＡＸ ＨＯＬＤ）まで許されている可変の時間である。換言すれば、この時間だけＩＥＥＥ１３９４シリアルインタフェースバスＢＳにパケットを送出する時間をコントロールできることを意味する。
このクロック数データは、接続されるフィジカル・レイヤ回路１１の固有タイミングに合わせたデータであり、たとえば電源投入時等に、制御レジスタ１２９に設定され、この制御レジスタ１２９から、たとえば「４７」が与えられる。
【００３６】
制御信号Ｃｔｌ〔０：１〕の２ビットが「１０」のきは、送信状態であって、リンク・レイヤ回路１２がフィジカル・レイヤ回路１１にパケットを送信していることを示す。
【００３７】
なお、リンク・レイヤ回路１２が制御しているときの制御信号Ｃｔｌ〔０：１〕の２ビットが「１１」の状態は、たとえば規定されておらず、未使用である。
【００３８】
ＬＲｅｑは、リンク・レイヤ回路１２からフィジカル・レイヤ回路１１へのリクエスト信号で、バスへのアクセス、フィジカル・レイヤ回路１１のレジスタの読み出し／書き込みを要求するために使われる信号である。
すなわち、リクエスト信号ＬＲｅｑは、リンク・レイヤ回路１２がパケットを送信した場合にフィジカル・レイヤ回路１１にパケット送信準備が完了していることを示すために主として用いられる。
また、たとえばアイソクロナス通信の場合、サイクル・スタート・パケットを送信し、制御信号Ｃｔｌ〔０：１〕の２ビットが送信を示す「１０」から送信完了を示す「００」のアイドル状態になってから、次のパケットを送信するためにリクエスト信号ＬＲｅｑを出力するまでに８クロックより遅くてはいけないと規格に定義されている。
換言すれば、この範囲では何クロックでもよいことを意味する。
このクロック数データは、接続されるフィジカル・レイヤ回路１１の固有タイミングに合わせたデータであり、たとえば電源投入時等に、制御レジスタ１２９に設定され、この制御レジスタ１２９から、たとえば「６」が与えられる。
【００３９】
図７に、リクエスト信号ＬＲｅｑおよび制御信号Ｃｔｌ〔０：１〕のタイミングチャート例を示す。
【００４０】
ＳＣｌｋは、フィジカル・レイヤ回路１１からリンク・レイヤ回路１２に供給されるシステムクロックである。
システムクロックＳＣｌｋは、図４に示すように、１２．２８８ＭＨｚ、２４．５７６ＭＨｚ、または４９．１５２ＭＨｚのいずれかの周波数を有する。
【００４１】
ＬＰＳは、リンク・レイヤ回路１２が電源オン状態で、作動中であることをフィジカル・レイヤ回路１１に示す信号である。
【００４２】
ＬｉｎｋＯＮは、信号ＬＰＳが論理的エラーを起こした、あるいはフィジカル・レイヤ回路１１のレジスタのリンク アクティブビットが０になったことをフィジカル・レイヤ回路１１がリンク・レイヤ回路１２に示す信号である。
【００４３】
アシンクロナス通信の受信用ＤＭＡ１２２および送信用ＤＭＡ１２３は、主としてそれぞれＰＣＩ側と受信用ＦＩＦＯ１２６、送信用ＦＩＦＯ１２７とのアシンクロナス通信用パケットの書き込み、読み出し等の調停を行う。
【００４４】
アイソクロナス通信の受信用ＤＭＡ１２４および送信用ＤＭＡ１２５は、主としてそれぞれＰＣＩ側と受信用ＦＩＦＯ１２６、送信用ＦＩＦＯ１２８とのアイソクロナス通信用パケットの書き込み、読み出し等の調停を行う。
【００４５】
受信用ＤＭＡ１２４は、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送され、受信用ＦＩＦＯ１２６に格納されたアイソクロナス通信用パケットを読み出し、マスタバスインタフェース回路１３０、およびＰＣＩインタフェース回路１３２を介してＰＣＩ側に出力する。
【００４６】
送信用ＭＤＡ１２４は、マスタバスインタフェース回路１３０、およびＰＣＩインタフェース回路１３２を介した、ＰＣＩ側からのデータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加して、送信用ＦＩＦＯ１２８に格納する。
【００４７】
受信用ＦＩＦＯ１２６にはＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケット、およびＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納される。
【００４８】
制御レジスタ１２９は、リンクコア１２０等の動作を制御する、外部からアクセス可能なレジスタを含み、たとえばリンクコア１２０がフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いる制御タイミングデータが、電源投入時、あるいはリセット時等の初期時に設定される。
この設定タイミングデータには、上述したように、ホールド期間にかかわるクロック数データ、たとえば「４７」、およびリクエスト信号ＬＲｅｑを出力タイミングを規定するクロック数データ、たとえば「６」も設定される。
【００４９】
マスタバスインタフェース回路１３０は、各種ＤＭＡコントローラ１２２〜１２５からのリクエストを受け付け、リンク・レイヤ回路１２（チップ）の状態に基づいて優先順位を付け、最高優先順位のリクエストをＰＣＩインタフェース回路１３２に送出する。
【００５０】
ＰＣＩインタフェース回路１３２は、ＰＣＩバスのマスタとスレーブの両方の状態で動作する。
ＰＣＩインタフェース回路１３２は、スレーブで動作してデコードを行い、リンク・レイヤ回路１２の図示しない内部レジスタへのアクセスに応答する。
また、ＰＣＩインタフェース回路１３２は、ＤＭＡコントローラ１２２〜１２５のためにＰＣＩバスマスタとして動作し、ＰＣＩバスのトランザクションを生成する。
【００５１】
次に、ＩＥＥＥ１３９４シリアルバスＢＳにアイソクロナス通信用パケットを送信する場合の動作を説明する。
【００５２】
フィジカル・レイヤ回路１１においては、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態がモニタされており、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示すＣＮＡ信号が生成されて、リンク・レイヤ回路１２のクロック制御回路１２０に送出される。
【００５３】
クロック制御回路１２０では、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断されて、ＣＬＫＲＵＮ＃信号がハイレベルに設定され、セントラルリソースにＰＣＩクロックが不要である旨が報知される。これにより、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費が抑制される。
【００５４】
一方、フィジカル・レイヤ回路１１においては、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されている場合には、ＣＮＡ信号は生成されず、ＣＮＡ信号は非アクティブ状態に設定される。
これにより、リンク・レイヤ回路１２のクロック制御回路１２０では、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されているものとして判断されて、ＣＬＫＲＵＮ＃信号がローレベルに設定され、セントラルリソースにＰＣＩクロックが要求される。
これにより、セントラルリソースからＰＣＩクロックが供給される。
【００５５】
たとえば、制御レジスタ１２９のイネーブルクロックＲＵＮビットがセットされ、リンクオンビットもセットされている第３モード時には、クロック制御回路１２０では、セントラルリソースが常にクロックを維持するように要求が出される。クロック制御回路１２０では、これを実行するためにＣＬＫＲＵＮ＃信号を間断なく監視される。
【００５６】
また、たとえば電源投入時、あるいはリセット時等の初期時に、リンクコア１２０がフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いる制御タイミングデータが、外部の記憶回路等から読み出され、制御レジスタ１２９に設定される。
この設定データには、規格で規定される許容範囲内で適性な値が選択可能なデータである、ホールド期間にかかわるクロック数データ、たとえば「４７」、およびリクエスト信号ＬＲｅｑを出力タイミングを規定するクロック数データ、たとえば「６」も含まれている。
【００５７】
ここで、ＰＣＩバスを通して送信されたデータは、リンク・レイヤ回路１２に到達し、ＰＣＩインタフェース回路１３２、マスタバスインタフェース回路１３０を介して送信用ＭＤＡ１２５に入力され、ＩＥＥＥ１３９４規格のアイソクロナス通信用としてクワドレット（４バイト）単位にデータ長を調整し、かつ４バイトのソースパケットヘッダ（ＳＰＨ）、１３９４ヘッダ等が付加されて送信用ＦＩＦＯ１２８に格納される。そして、送信すべきパケットがあることがリンクコア１２０に報知される。
【００５８】
リンクコア１２０からは、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「０１」に設定されて、ホールド状態、すなわち送信準備中でバスをその間保持する旨がフィジカル・レイヤ回路１１に報知される。
このホールド期間の制御タイミングは、制御レジスタ１２９に電源投入時に自動的に設定されており、４７クロック数分だけホールド期間が維持される。
【００５９】
送信準備が完了すると、パケット送信準備が完了していることを示すリクエスト信号ＬＲｅｑがフィジカル・レイヤ回路１１に出力され、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「０１」から「１０」に設定されて送信状態であることがフィジカル・レイヤ回路１１に報知されるとともに、たとえばサイクル・スタート・パケットがフィジカル・レイヤ回路１１に送信される。
サイクル・スタート・パケットの転送が終了すると、制御信号Ｃｔｌ〔０：１〕の２ビットデータが「１０」から「００」に設定されて、送信が完了しアイドル状態になったことがフィジカル・レイヤ回路１１に報知される。
【００６０】
サイクル・スタート・パケットを送信し、制御信号Ｃｔｌ〔０：１〕の２ビットが送信を示す「１０」から送信完了を示す「００」のアイドル状態になってから、次のパケットを送信するためにリクエスト信号ＬＲｅｑが出力されるが、このリクエスト信号ＬＲｅｑの出力のタイミングは、送信相手のフィジカル・レイヤ回路１１の固有タイミングに合わせて、レジスタ１２９に設定されており、その設定データに基づいて、６クロック後に次のリクエスト信号ＬＲｅｑおよび「１０」に設定された制御信号Ｃｔｌ〔０：１〕の出力が行われる。
【００６１】
そして、フィジカル・レイヤ回路１１では、リクエスト信号ＬＲｅｑを受けてＩＥＥＥ１３９４シリアルインタフェースバスＢＳの獲得調停が行われ、獲得できたならば、パケットがＩＥＥＥ１３９４シリアルインタフェースバスＢＳに送出される。
【００６２】
以後、同様の動作が送信すべきパケットがなくなるまで行われる。
【００６３】
以上説明したように、本実施形態によれば、ＩＥＥＥ１３９４シリアルインタフェースバスＢＳの接続状態をモニタし、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルが接続ノードに接続されていない場合には、その旨を示すＣＮＡ信号を生成して、リンク・レイヤ回路１２に送出するフィジカル・レイヤ回路１１と、フィジカル・レイヤ回路１１からのＣＮＡ信号を受信すると、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていないものとして判断して、ＣＬＫＲＵＮ＃信号をハイレベルに設定し、セントラルリソースにＰＣＩクロックが不要である旨を報知するクロック制御回路１２０を有するリンク・レイヤ回路１２とを設けたので、ＩＥＥＥ１３９４シリアルインタフェースバスケーブルがフィジカル・レイヤ回路１１の接続ノードに接続されていない場合においては、クロックの要求が停止されることから、不要な電力消費を防止できる利点がある。
【００６４】
また、リンク・レイヤ回路１２のリンクコア１２１が固有の制御タイミングを有するフィジカル・レイヤ回路１１との制御およびデータを含む信号を送受信するときに用いられ、リンク・レイヤ回路１２に接続されるフィジカル・レイヤ回路１１の固有の制御タイミングに応じて選定された制御タイミングデータを、たとえば電源投入時、あるいはリセット時等の初期時に、外部の記憶回路等から設定される制御レジスタ１２９を設けたので、シリアルインタフェースバスに送出されるパケットの送出タイミングのバラツキを防止できる利点がある。
また、リンク・レイヤ回路１２をたとえばＰＣＩ等に接続した場合には、初期化を行うことなく、接続したならば即座に稼働させることができる。
【００６５】
なお、アプリケーション側回路から適宜制御タイミングデータを設定できるように構成することも可能である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、シリアルインタフェースバスケーブルがフィジカル・レイヤ回路の接続ノードに接続されていない場合においては、クロックの要求を停止でき、これにより不要な電力消費を防止できる利点がある。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適用される本発明に係る信号処理回路の第１の実施形態を示すブロック構成図である。
【図２】本発明に係るリンク・レイヤ回路の具体的な構成例を示すブロック構成図である。
【図３】リンク・レイヤ回路とフィジカル・レイヤ回路間のインタフェースバス上で伝播される主だった信号を示す図である。
【図４】図３に示す各信号をドライブする回路（ＬｉｎｋまたはＰＨＹ）およびその内容を示す図である。
【図５】フィジカル・レイヤ回路が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す図である。
【図６】リンク・レイヤ回路が制御しているときの制御信号Ｃｔｌ〔０：１〕の内容を示す図である。
【図７】リクエスト信号ＬＲｅｑおよび制御信号Ｃｔｌ〔０：１〕のタイミングチャート例を示す図である。
【図８】ＩＥＥＥ１３９４シリアルインタフェースに適用される従来の信号処理回路を示す図である。
【符号の説明】
１０…信号処理回路、１１…フィジカル・レイヤ回路、１２…リンク・レイヤ回路、１２０…クロック制御回路(CLK CTL) 、１２１…リンクコア(Link Core)、１２２…アシンクロナス通信の受信用ＤＭＡコントローラ（ＡＲＤＭＡ）、１２３…送信用ＤＭＡコントローラ（ＡＴＤＭＡ）、１２４…アイソクロナス通信の受信用ＤＭＡコントローラ（ＩＲＤＭＡ）、１２５…送信用ＤＭＡコントローラ（ＩＴＤＭＡ）、１２６…アシンクロナス通信およびアイソクロナス通信の受信用ＦＩＦＯ（ＲＦＩＦＯ) 、１２７…アシンクロナス通信の送信用ＦＩＦＯ（ＡＴＦＩＦＯ）、１２８…アイソクロナス通信の送信用ＦＩＦＯ（ＩＴＦＩＦＯ）、１２９…制御レジスタ、１３０…マスタバスインタフェース回路（ＭＢＩＵＭＵＸ）、１３１…内部バスインタフェース回路（ＩＮＴＢＵＳ）、１３２…ＰＣＩインタフェース回路（ＰＣＩ ＩＮＦ）。
Claims (3)
- ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、
上記シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止する制御手段と、
少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、
上記制御手段は、
シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、
上記第１モードでは、
チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、
上記第２モードでは、
上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記制御手段は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、
上記第３モードでは、
上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記制御手段は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する
信号処理回路。 - ＰＣＩ(Personal Computer Interface) バスとシリアルインタフェースバス間に接続され、両バスに対するデータの調停を行い、かつ規定されたクロックラン信号を第１のレベルに設定することにより、ＰＣ側のクロック供給源にクロックを要求し、クロックラン信号を第２のレベルに設定することにより上記クロック供給源にクロックが不要である旨を報知する信号処理回路であって、
上記シリアルインタフェースバスが接続可能で、シリアルインタフェースバスが接続されているか否かをモニタし、シリアルインタフェースバスが接続されていないと判断した場合には、接続されていないことを示す非接続信号を生成するフィジカル・レイヤ回路と、
上記ＰＣＩバスが接続され、フィジカル・レイヤ回路とのデータの授受を行い、上記非接続信号を受けると、上記クロックラン信号を第２のレベルに設定してクロックの要求を停止するクロック制御回路を含むリンク・レイヤ回路と、を有し、
上記リンク・レイヤ回路は、
少なくともイネーブルクロックランビットおよびリンクオンビットを含む制御レジスタと、を有し、
上記クロック制御回路は、
シリアルインタフェースバスが接続されていないと判断した場合を除く、上記クロックラン信号への対応は第１のモード、第２のモード、および第３のモードに対応して行い、
上記第１モードでは、
チップリセット後、上記制御レジスタのイネーブルクロックランビットがセットされるまで、上記クロックラン信号の制御に参加せず、
上記第２モードでは、
上記制御レジスタのイネーブルクロックランビットがセットされ、上記リンクオンビットはリセットされ、上記クロック制御回路は、アクセスを受けると、内部プロセスを完了するために、クロック入力を複数クロックサイクル以上アクティブにすることを要求し、バスサイクルの終端で上記クロックラン信号を監視し、上記クロックラン信号が第２のレベルであれば、さらに複数クロックの間、上記クロックラン信号を第１のレベルに駆動して、この追加の周期の間クロックを提供するように、上記クロック供給源に要求し、
上記第３モードでは、
上記制御レジスタのイネーブルクロックランビットがセットされ、リンクオンビットもセットされ、上記クロック制御回路は、上記クロック供給源がクロックを維持するように要求するために、上記クロックラン信号を間断なく監視し、第２のレベル状態でクロックラン信号をサンプリングしたときに、複数クロックの間、クロックラン信号を第１のレベルに駆動した上でクロックを解放する
信号処理回路。 - 上記フィジカル・レイヤ回路は、あらかじめ決められた許容範囲内で固有の制御タイミングを有し、上記シリアルインタフェースバスにパケットデータを送出し、
上記リンク・レイヤ回路は、制御タイミングデータを設定可能な保持回路を有し、ＰＣＩバスからのデータを受けてパケットデータを生成し、生成したパケットデータを上記保持回路に設定された制御タイミングデータに基づくタイミングで上記フィジカル・レイヤ回路に送信する
請求項２記載の信号処理回路。
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