JP4342989B2 - Differential transmission circuit - Google Patents
Differential transmission circuit Download PDFInfo
- Publication number
- JP4342989B2 JP4342989B2 JP2004072421A JP2004072421A JP4342989B2 JP 4342989 B2 JP4342989 B2 JP 4342989B2 JP 2004072421 A JP2004072421 A JP 2004072421A JP 2004072421 A JP2004072421 A JP 2004072421A JP 4342989 B2 JP4342989 B2 JP 4342989B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type transistor
- current
- signal
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc Digital Transmission (AREA)
Description
本発明は、差動伝送回路に関し、更に詳しくは、自動車のLAN等の駆動に特に好適に使用できる差動伝送回路に関する。 The present invention relates to a differential transmission circuit, and more particularly to a differential transmission circuit that can be used particularly preferably for driving a LAN of an automobile.
自動車のエンジンや、ランプ等の付属機器の制御信号の伝送のために、CAN(Controller Area Network)、LIN(Local Interconnect Network)と呼ばれるローカル・エリアネット・ワーク(Local Area Network:LAN)が利用されている。特に高速性が要求されるエンジンや、ブレーキ、ステアリング等の制御信号の伝送には、差動信号を伝送するCANが利用される。各電子制御装置(ECU)はトランシーバを介してケーブル(BUS線)で接続されており、トランシーバはBUS線に向けて信号を送信するドライバ回路(差動伝送回路)と、BUS線から信号を受信するレシーバ回路とを備えている。図3は、従来の差動伝送回路の構成を回路図で示している。 A local area network (LAN) called CAN (Controller Area Network) or LIN (Local Interconnect Network) is used to transmit control signals for automobile engines and lamps and other accessory devices. ing. In particular, a CAN that transmits differential signals is used to transmit control signals for engines, brakes, steering, and the like that require high speed. Each electronic control unit (ECU) is connected by a cable (BUS line) via a transceiver, and the transceiver receives a signal from the BUS line and a driver circuit (differential transmission circuit) that transmits a signal toward the BUS line. And a receiver circuit. FIG. 3 is a circuit diagram showing a configuration of a conventional differential transmission circuit.
差動伝送回路100Aは、Pch出力トランジスタP2を有する正極性パルス出力部10と、Nch出力トランジスタN5を有する負極性パルス出力部20と、レセシブ期間中に双方の信号伝送路VH、VLをVDD/2レベルに保持する抵抗分圧回路30から成り、双方の信号出力部10、20は入力信号TXによって駆動される。入力信号TXがHレベルとなるドミナント期間には、正極性パルス出力部10では、スイッチSW1がオフ、スイッチSW2がオンとなり、定電流源I7を経由してPchトランジスタP2のゲート電極からグランド(低電位電源)に向けて電荷が放電される。これによって、ドミナント期間には、PchトランジスタP2がオンになり、一方の信号伝送路VHを充電し、正極性パルスを出力する。同時に、負極性パルス出力部20では、スイッチSW3がオン、スイッチSW4がオフとなり、VDD電源(高電位電源)から定電流源I8を経由してNchトランジスタN5のゲート電極に向けて充電電流が流れるので、NchトランジスタN5がオンとなる。これによって、他方の信号伝送路VLからグランドに向けて放電し、負極性パルスが送信される。双方の信号伝送路VH及びVLに接続されたレシーバ(負荷)は、Hレベルの信号伝送路VHとLレベルの信号伝送路VLとによって駆動され、その結果として入力信号TXを受信する。
The
一方、入力信号TXがLレベルとなるレセシブ期間には、正極性パルス出力部10では、スイッチSW1がオン、スイッチSW2がオフとなり、定電流源I6を経由して電源VDDからPchトランジスタP2のゲート電極に充電電流が流れる。これによって、PchトランジスタP2はオフになる。同時に、負極性パルス出力部20では、スイッチSW3がオフ、スイッチSW4がオンとなり、定電流源I9を経由してNchトランジスタN5のゲート電極からグランドに向けて電荷が放電し、NchトランジスタN5はオフとなる。双方のトランジスタP2、N5がオフになることによって、双方の信号伝送路VH、VLは、抵抗分圧回路30の作用によってVDD/2レベルの電位に移行し、次の入力信号TXのHレベルへの移行に向けて待機する。
On the other hand, in the recessive period when the input signal TX is at the L level, in the positive
上記差動伝送回路100Aでは、定電流源I6〜I9を利用してPch及びNchトランジスタP2、N5のゲート電極の充放電を行い、双方のゲート電位の上昇速度と下降速度とが等しくなるように、ゲート電位のスルーレート制御を行っている。これは、信号伝送路VH及びVLの電位を対称的に上昇及び下降させることで、信号伝送路から周囲に向かって放射する放射ノイズを低減するためである。
In the
しかし、トランジスタのゲート電位のスルーレート制御のみでは、信号伝送路の対称的な信号電位の移行は困難であり、信号伝送路からの放射ノイズを効果的に低減することは出来ない。図4を参照してこれを説明する。図4(a)は、信号伝送路における信号遷移時の理想的な信号電圧を示し、また、図4(b)及び(c)はそれぞれ、同図(a)のA部及B部においてそれぞれ信号遷移の際に実際に発生する非対称性の状況を示している。 However, only by controlling the slew rate of the gate potential of the transistor, it is difficult to shift the symmetric signal potential of the signal transmission path, and it is not possible to effectively reduce the radiation noise from the signal transmission path. This will be described with reference to FIG. FIG. 4A shows an ideal signal voltage at the time of signal transition in the signal transmission line, and FIGS. 4B and 4C are respectively shown in A part and B part of FIG. 4A. It shows the situation of asymmetry that actually occurs during signal transition.
図4(a)に示すように、入力信号TXが「0」のときには、双方の信号伝送路の信号電位VH及びVLは何れもVDD/2に保持される。入力信号TXが「1」になると、信号電位VHはVDD/2レベルから上昇しVDDレベルよりも幾分低い所定のHレベルに移行し、また、信号電位VLはVDD/2レベルから下降し、グランドレベルよりも幾分高い所定のLレベルに移行する。入力信号TXが再び「0」に移行すると、信号電位VHはHレベルからVDD/2レベルに移行し、また、信号電位VLはLレベルからVDD/2レベルに移行する。 As shown in FIG. 4A, when the input signal TX is “0”, the signal potentials VH and VL of both signal transmission paths are both held at VDD / 2. When the input signal TX becomes “1”, the signal potential VH rises from the VDD / 2 level and shifts to a predetermined H level somewhat lower than the VDD level, and the signal potential VL falls from the VDD / 2 level, It shifts to a predetermined L level that is somewhat higher than the ground level. When the input signal TX shifts to “0” again, the signal potential VH shifts from the H level to the VDD / 2 level, and the signal potential VL shifts from the L level to the VDD / 2 level.
図4(b)には、入力信号TXが「0」から「1」に移行する際の、図(a)に示したA部における信号遷移の非対称の詳細を示している。非対称の状態は、これらの図に示すように、以下の場合に発生する。
(I)トランジスタP2がトランジスタN5よりも先にオンする場合
(II)信号電位VHのスルーレートが信号電位VLのスルーレートよりも速い場合
(III)トランジスタP2がトランジスタN5よりも遅れてオンする場合
(IV)信号電位VHのスルーレートが信号電位VLのスルーレートよりも遅い場合
FIG. 4B shows details of the asymmetry of the signal transition in the part A shown in FIG. 4A when the input signal TX shifts from “0” to “1”. The asymmetric state occurs in the following cases as shown in these figures.
(I) When the transistor P2 is turned on before the transistor N5 (II) When the slew rate of the signal potential VH is faster than the slew rate of the signal potential VL (III) When the transistor P2 is turned on later than the transistor N5 (IV) When the slew rate of the signal potential VH is slower than the slew rate of the signal potential VL
図4(c)には、入力信号TXが「1」から「0」に移行する際の、図(a)に示したB部における信号遷移の非対称の詳細を示している。非対称の状態は、これらの図に示すように、以下の場合に発生する。
(V)トランジスタP2がトランジスタN5よりも遅れてオフする場合
(VI)信号電位VHのスルーレートが信号電位VLのスルーレートよりも速い場合
(VII)トランジスタP2がトランジスタN5よりも先にオフする場合
(VIII)信号電位VHのスルーレートが信号電位VLのスルーレートよりも低い場合
FIG. 4C shows details of the asymmetry of the signal transition in the B part shown in FIG. 4A when the input signal TX shifts from “1” to “0”. The asymmetric state occurs in the following cases as shown in these figures.
(V) When the transistor P2 is turned off later than the transistor N5 (VI) When the slew rate of the signal potential VH is faster than the slew rate of the signal potential VL (VII) When the transistor P2 is turned off before the transistor N5 (VIII) When the slew rate of the signal potential VH is lower than the slew rate of the signal potential VL
上記非対称性は、多くは、双方のトランジスタの導電型の違いや製造時のばらつき等により発生する。また、仮に特定の条件で信号の対称性が得られるように双方のトランジスタの特性を合致させ得たとしても、双方のトランジスタにおける温度特性の相違等によって、前記特定の条件以外では双方の特性を完全には一致させることはできず、上記非対称の発生は不可避である。非対称な信号電圧が発生すると、双方の信号伝送路に流れる電流は完全な逆位相にはならず、双方の信号伝送路には、同相の電流成分(コモンモード電流)が流れ、放射性ノイズを発生させる。 The above asymmetry is often caused by differences in conductivity types between the two transistors, manufacturing variations, and the like. Moreover, even if the characteristics of both transistors can be matched so that the signal symmetry can be obtained under specific conditions, the characteristics of both transistors can be changed under conditions other than the specific conditions due to differences in temperature characteristics of both transistors. It is impossible to make them completely coincide with each other, and the above asymmetry is inevitable. When an asymmetric signal voltage is generated, the currents flowing in both signal transmission paths are not completely in reverse phase, and in-phase current components (common mode currents) flow in both signal transmission paths, generating radiated noise. Let
特許文献1には、双方の信号伝送路が互いに逆位相で動作する差動型の出力バッファについて、上記放射ノイズを低減する技術が記載されている。該特許文献では、一方の信号伝送路がHレベルからLレベルに移行し、同時に他方の信号伝送路がLレベルからHレベルに移行する信号遷移時に、双方の信号伝送路が等しい電位になるクロスポイントが存在することに着目している。このクロスポイントとなる電圧を基準電圧と比較し、双方が一致する際の位相を調整することにより、双方の信号伝送路の信号タイミングを調整している。
上記特許文献に記載の差動型出力バッファの構成によると、双方の信号伝送路のクロスポイント電圧と基準電圧とを比較する構成を採用するので、双方の信号伝送路における信号変化が全信号変化の約1/2になった時点で始めてタイミングを調整するための信号が得られることになる。従って、図4に示した信号変化における初期の立上り時点又は立下りの時点では、信号電圧の非対称性を解消できず、コモンモード電流が流れる結果、得られる放射ノイズの低減効果も十分ではない。 According to the configuration of the differential output buffer described in the above-mentioned patent document, a configuration is adopted in which the cross-point voltage of both signal transmission paths is compared with the reference voltage, so that the signal change in both signal transmission paths is the total signal change. The signal for adjusting the timing is obtained only when it becomes about ½ of. Therefore, at the initial rise time or fall time of the signal change shown in FIG. 4, the asymmetry of the signal voltage cannot be eliminated, and as a result of the common mode current flowing, the resulting radiation noise reduction effect is not sufficient.
本発明は、従来の差動信号を伝送する差動伝送回路を改良し、特に差動信号の変化の際に発生する放射ノイズを効果的に低減できる差動伝送回路を提供することを目的とする。 An object of the present invention is to improve a conventional differential transmission circuit that transmits a differential signal, and in particular to provide a differential transmission circuit that can effectively reduce radiation noise that occurs when a differential signal changes. To do.
上記目的を達成するために、本発明の第1の視点に係る差動伝送回路は、第1及び第2の伝送路をそれぞれ駆動する第1導電型及び第2導電型トランジスタと、
相補信号の一方に応答して選択的に、高電位電源から前記第1導電型トランジスタのゲート電極を充電し又は前記第1導電型トランジスタのゲート電極から低電位電源に放電する第1導電型トランジスタ制御部と、
前記相補信号の他方に応答して選択的に、前記第2導電型トランジスタのゲート電極から前記低電位電源に放電し又は前記高電位電源から前記第2導電型トランジスタのゲート電極を充電する第2導電型トランジスタ制御部と、
前記第1の信号伝送路の電位の変化量と前記第2の信号伝送路の電位の変化量との間の差分値を検出し差分信号として出力する差分信号検出部と、
前記第1導電型トランジスタ制御部及び第2導電型トランジスタ制御部のそれぞれが、対応する第1導電型又は第2導電型トランジスタのゲート電極から前記低電位電源に放電する際の電流値を前記差分信号に基づいて定めるように、フィードバック制御を行うフィードバック制御部とを備えることを特徴とする。
In order to achieve the above object, a differential transmission circuit according to a first aspect of the present invention includes a first conductive type transistor and a second conductive type transistor that drive the first and second transmission lines, respectively.
A first conductivity type transistor that selectively charges the gate electrode of the first conductivity type transistor from a high potential power source or discharges the gate electrode of the first conductivity type transistor to a low potential power source in response to one of the complementary signals A control unit;
Selectively discharging from the gate electrode of the second conductivity type transistor to the low potential power source or charging the gate electrode of the second conductivity type transistor from the high potential power source in response to the other of the complementary signals; A conductive transistor control unit;
A difference signal detection unit that detects a difference value between a change amount of the potential of the first signal transmission path and a change amount of the potential of the second signal transmission path and outputs the difference value;
Each of the first conductivity type transistor control unit and the second conductivity type transistor control unit calculates the current value when discharging from the gate electrode of the corresponding first conductivity type or second conductivity type transistor to the low potential power source. And a feedback control unit that performs feedback control so as to be determined based on the signal.
また、本発明の第2の視点に係る差動伝送回路は、第1及び第2の伝送路をそれぞれ駆動する第1導電型及び第2導電型トランジスタと、
相補信号の一方に応答して選択的に、高電位電源から前記第1導電型トランジスタのゲート電極を充電し又は前記第1導電型トランジスタのゲート電極から低電位電源に放電する第1導電型トランジスタ制御部と、
前記相補信号の他方に応答して選択的に、前記第2導電型トランジスタのゲート電極から前記低電位電源に放電し又は前記高電位電源から前記第2導電型トランジスタのゲート電極を充電する第2導電型トランジスタ制御部と、
前記第1の信号伝送路の電位の変化量と前記第2の信号伝送路の電位の変化量との間の差分値を検出し差分信号として出力する差分信号検出部と、
前記第1導電型トランジスタ制御部及び第2導電型トランジスタ制御部のそれぞれが、対応する第1導電型又は第2導電型トランジスタのゲート電極に前記高電位電源から充電する際の電流値を前記差分信号に基づいて定めるようにフィードバック制御するフィードバック制御部とを備えることをを特徴とする。
A differential transmission circuit according to a second aspect of the present invention includes a first conductivity type and a second conductivity type transistor for driving the first and second transmission lines,
A first conductivity type transistor that selectively charges the gate electrode of the first conductivity type transistor from a high potential power source or discharges the gate electrode of the first conductivity type transistor to a low potential power source in response to one of the complementary signals A control unit;
Selectively discharging from the gate electrode of the second conductivity type transistor to the low potential power source or charging the gate electrode of the second conductivity type transistor from the high potential power source in response to the other of the complementary signals; A conductive transistor control unit;
A difference signal detection unit that detects a difference value between a change amount of the potential of the first signal transmission path and a change amount of the potential of the second signal transmission path and outputs the difference value;
Each of the first conductivity type transistor control unit and the second conductivity type transistor control unit calculates a current value when the gate electrode of the corresponding first conductivity type or second conductivity type transistor is charged from the high potential power source by the difference. And a feedback control unit that performs feedback control so as to be determined based on the signal.
本発明の第1及び第2の視点に係る差動伝送回路によると、双方の信号伝送路の電位の変化量の差分値を検出し、その検出された差分値を第1導電型(例えば、Pch)及び第2導電型(例えば、Nch)トランジスタのゲート電極の充電電流又は放電電流の制御のためにフィードバックすることにより、双方の信号伝送路の立上り時点と立下り時点との間で発生する非対称性が補償できるので、良好な信号対称性が得られ、コモンモード電流が効果的に抑制でき、その結果、信号伝送路からの放射性ノイズが効果的に低減する。 According to the differential transmission circuit according to the first and second aspect of the present invention, detects a difference value of the amount of change in the potential of both signal transmission paths, the detected difference value first conductivity type (e.g., Pch) and a second conductivity type (for example, Nch) transistor are fed back to control the charging current or discharging current of the gate electrode, and are generated between the rise time and fall time of both signal transmission paths. Since the asymmetry can be compensated for, good signal symmetry can be obtained and the common mode current can be effectively suppressed. As a result, the radiated noise from the signal transmission path is effectively reduced.
本発明の好適な態様では、前記第1導電型トランジスタ制御部及び第2導電型トランジスタ制御部のそれぞれは、前記高電位電源から対応する第1導電型又は第2導電型トランジスタのゲート電極を充電する際、又は、これらゲート電極から低電位電源に放電する際の電流値を一定とする。スルーレート制御を行わない側のトランジスタのゲート電極の充電又は放電電流を一定に保つことで、信号伝送路における信号変化のスルーレートを安定に保つことが出来る。 In a preferred aspect of the present invention, each of the first conductivity type transistor control unit and the second conductivity type transistor control unit charges the gate electrode of the corresponding first conductivity type or second conductivity type transistor from the high potential power source. The current value when discharging from these gate electrodes to the low potential power source is made constant. By keeping the charge or discharge current of the gate electrode of the transistor on the side where slew rate control is not performed constant, the slew rate of signal change in the signal transmission path can be kept stable.
また、前記フィードバック制御部が、定電流を規定する定電流源と、前記定電流と前記差分値に比例する信号電流との差電流を生成する差電流生成部と、前記該差電流に比例する電流を折り返して前記第1導電型及び第2導電型トランジスタのゲート電極から前記低電位電源に放電する放電電流、又は、高電位電源からこれらゲート電極へ充電する充電電流を規定するカレントミラー回路とを備えることも本発明の好ましい態様である。簡素な構成で上記機能が得られる。 The feedback control unit includes a constant current source that defines a constant current, a difference current generation unit that generates a difference current between the constant current and a signal current proportional to the difference value, and is proportional to the difference current. A current mirror circuit for defining a discharge current for turning back the current from the gate electrodes of the first conductivity type and second conductivity type transistors to the low potential power source or a charging current for charging the gate electrodes from the high potential power source; It is also a preferred embodiment of the present invention. The above functions can be obtained with a simple configuration.
本発明は、例えば、正極性パルス及び負極性パルスを出力する、図3に示した従来の差動伝送回路の改良のために特に好適に適用可能である。また、相補信号の態様で信号を伝送する信号伝送路の駆動に使用される差動伝送回路にも適用可能である。 The present invention can be applied particularly suitably for the improvement of the conventional differential transmission circuit shown in FIG. 3 that outputs positive and negative pulses, for example. The present invention can also be applied to a differential transmission circuit used for driving a signal transmission path that transmits a signal in a complementary signal mode.
以下に、添付図面を参照し、実施形態例を挙げて本発明の実施の形態について説明する。図1は、本発明の一実施形態例に係る差動伝送回路の構成を示す回路図である。差動伝送回路100は、入力信号TXがHレベルとなるドミナント期間中に正極性パルスを発生する正極性パルス出力部10と、ドミナント期間中に負極性パルスを発生する負極性パルス出力部20と、抵抗R3及びR4(R3=R4)を有し双方の信号伝送路VH、VLをレセシブ期間にVDD/2の電位に保持する抵抗分圧回路30と、双方の信号出力部10、20が発生する信号電圧の絶対値の差に基づいて、正極性パルス及び負極性パルスのスルーレートを制御するスルーレート制御回路(フィードバック制御部)40とを備える。差動伝送用ドライブ回路100は、一対の信号伝送路VH、VLを経由して他の機器のレシーバ(負荷)RCに差動信号を供給する。
Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing a configuration of a differential transmission circuit according to an embodiment of the present invention. The
正極性パルス出力部10は、Pch出力トランジスタP2と、入力信号TXに応答する選択スイッチSW1、SW2と、レセシブ期間にスイッチSW1によって選択されVDD電源からPch出力トランジスタP2のゲート電極を充電する定電流源I6と、ドミナント期間にスイッチSW2によって選択されPch出力トランジスタP2のゲート電極からグランドに向けて放電するNchトランジスタN3とを有する。Pch出力トランジスタP2のドレインと信号伝送路VHとの間にはダイオードD1が挿入される。
The positive
負極性パルス出力部20は、Nch出力トランジスタN5と、入力信号TXに応答する選択スイッチSW3、SW4と、レセシブ期間にスイッチSW4によって選択されてNch出力トランジスタN5のゲート電極からグランドに放電するNchトランジスタN4と、ドミナント期間にスイッチSW3によって選択されてVDD電源からNchトランジスタN5のゲート電極を充電する定電流源I8とを有する。Nch出力トランジスタN5のドレインと信号伝送路VLとの間にはダイオードD2が挿入される。
The negative
スルーレート制御回路40は、信号伝送路VHの電位の変化量と信号伝送路VLの電位の変化量との間の差分値を検出し、電流信号I3として出力する差分信号検出部41と、差分信号検出部41から入力された電流信号I3と定電流I4との和電流I5をレファレンス側電流とし、これを折り返して正極性パルス出力部10及び負極性パルス出力部20に出力側電流として与えるカレントミラー回路42とを備える。差分信号検出部41は、信号伝送路VHから信号電位(VH)を入力するオペアンプ(ボルテージフォロア)43と、オペアンプ43の出力によってゲート電極が制御されるPchトランジスタP1と、信号伝送路VLから信号電位(VL)を入力するオペアンプ44と、オペアンプ44の出力によってゲート電極が制御されるNchトランジスタN1とを備える。PchトランジスタP1のソースは抵抗R1を介してVDD電源に、NchトランジスタN1のソースは抵抗R2を介してグランドにそれぞれ接続され、双方のトランジスタP1、N1のドレインは相互に接続される。抵抗R1の抵抗値は抵抗R2の抵抗値と等しい。
The slew
カレントミラー回路42は、レファレンス側電流I5が流れるレファレンス側のトランジスタN2を備え、正極性パルス出力部10のNchトランジスタN3及び負極性パルス出力部20のNchトランジスタN4を、レファレンス側電流を折り返す出力側トランジスタとしている。トランジスタN2とトランジスタN3の電流比は1:Aであり、トランジスタN2とトランジスタN4の電流比は1:Bである。例えば、A=B=1としてもよい。
The
上記構成により、各部の電流値I1〜I5は以下のようになる。
I1=(VDD−VH)/R1
I2=VL/R2
I3=I1−I2
I4=一定
I5=I3+I4
従って、カレントミラー回路42の出力側トランジスタを構成するNchトランジスタN3及びN4の電流I7及びI9は、
I7=A×I5
I9=B×I5
と表わされる。
With the above configuration, the current values I1 to I5 of each part are as follows.
I1 = (VDD−VH) / R1
I2 = VL / R2
I3 = I1-I2
I4 = constant I5 = I3 + I4
Therefore, the currents I7 and I9 of the Nch transistors N3 and N4 constituting the output side transistor of the
I7 = A × I5
I9 = B × I5
It is expressed as
本実施形態例の差動伝送回路100は以下のように動作する。入力信号TXがHレベルとなるドミナント期間には、正極性パルス出力部10では、スイッチSW1がオフ、スイッチSW2がオンとなり、トランジスタN3を経由してPchトランジスタP2のゲート電極からグランドに向けて電流I7が流れる。これによって、PchトランジスタP2がオンになり、一方の信号伝送路VHを充電し信号伝送路VHはHレベルになる。同時に、負極性パルス出力部20では、スイッチSW3がオン、スイッチSW4がオフとなり、定電流源I8を経由してNchトランジスタN5のゲート電極に向けて充電電流が流れるので、NchトランジスタN5がオンとなる。これによって、他方の信号伝送路VLから電荷が放電し信号伝送路VLはLレベルになる。双方の信号伝送路VH及びVLに両端が接続されたレシーバ(負荷)RCは、Hレベルの信号伝送路VHと、Lレベルの信号伝送路VLとによって駆動され、その結果として入力信号TXを受信する。
The
一方、入力信号TXがLレベルとなるレセシブ期間には、正極性パルス出力部10では、スイッチSW1がオン、スイッチSW2がオフとなり、定電流源I6を経由して電源VDDからPchトランジスタP2のゲート電極に向けて充電電流が流れる。これによって、PchトランジスタP2はオフになる。同時に、負極性パルス出力部20では、スイッチSW3がオフ、スイッチSW4がオンとなり、トランジスタN4を経由してNchトランジスタN5のゲート電極からグランドに向けて電流I9が流れ、NchトランジスタN5はオフとなる。双方のトランジスタP2、N5がオフになることによって、信号伝送路VH、VLは、抵抗分圧回路30の作用によってVDD/2レベルの電位に移行し、次のドミナント期間の開始、つまり、入力信号TXのHレベルへの移行に向けて待機する。
On the other hand, in the recessive period when the input signal TX is at the L level, in the positive
図2は、トランジスタP2とN5でタイミングや駆動能力の関係が種々に異なる各場合について、信号伝送路VH、VLの信号電圧の波形を示している。同図(a)は、トランジスタP2及びN5の間にタイミング上及び駆動能力上の差がなく、信号電圧の遷移が理想的に行われる場合を示し、その他の図は、トランジスタP2とN5の間にタイミング上又は駆動能力上の差があり、信号伝送路の信号電位VH、VLに非対称(不均衡)が発生する場合を示している。詳しくは、同図(b)は、トランジスタP2がトランジスタN5よりも早くオン及びオフする場合を、同図(c)は、トランジスタN5がトランジスタP2よりも早くオン及びオフする場合を、同図(d)は、正極性パルスが負極性パルスよりもスルーレートが大きい場合を、同図(e)は、負極性パルスが正極性パルスよりもスルーレートが大きい場合を、それぞれ示している。各図に示した数字I〜VIIIは、図4に示した各場合に対応している。このような信号伝送路の電位VH、VLの非対称性は、コモンモード電流に起因する放射性ノイズを発生させるので、本実施形態例の差動伝送用ドライバ回路では、このような非対称性を除いている。 FIG. 2 shows signal voltage waveforms of the signal transmission lines VH and VL in each case where the relationship between the timing and the driving capability is different between the transistors P2 and N5. FIG. 5A shows a case where there is no difference in timing and drive capability between the transistors P2 and N5, and the signal voltage transition is ideally performed, and the other figures show between the transistors P2 and N5. There is a difference in timing or driving capability, and asymmetry (unbalance) occurs in the signal potentials VH and VL of the signal transmission path. Specifically, FIG. 5B shows a case where the transistor P2 is turned on and off earlier than the transistor N5, and FIG. 8C shows a case where the transistor N5 is turned on and off earlier than the transistor P2. d) shows a case where the positive pulse has a larger slew rate than the negative pulse, and FIG. 9 (e) shows a case where the negative pulse has a larger slew rate than the positive pulse. Numbers I to VIII shown in each figure correspond to each case shown in FIG. Such asymmetry of the potentials VH and VL of the signal transmission path generates radiated noise caused by the common mode current. Therefore, in the differential transmission driver circuit of this embodiment, the asymmetry is excluded. Yes.
表1は、図2で示した各場合における、ドミナント期間からレセシブ期間への移行、及び、レセシブ期間からドミナント期間への移行の際のそれぞれについて、本実施形態例の差動伝送用ドライバ回路の作用を示している。表1における状態の欄に示した数字I〜VIIIは、図2の各図に付記した数字に対応している。
VH−(0.5×VDD)=(0.5×VDD−VL
となり、VDD/2を中心として対称性を持つ。つまり、表1の最上段に示すように、双方の信号伝送路間の不平衡電圧:
{(VH−(0.5×VDD))−{(0.5×VDD−VL)}
が零になるので、電流I1と電流I2とが均衡し、電流I3が零になる。従って、I4=I5となる。ここで、レセシブ期間からドミナント期間に移行する際には、I7=A×I4の一定電流でトランジスタP2のゲート電極からグランドに向けて電荷が放電し、トランジスタN5のゲート電極は定電流I8で充電される。また、レセシブ期間からドミナント期間に移行する際には、トランジスタP2のゲート電極の電荷は定電流I7で放電し、トランジスタN5のゲート電極は、I9=B×I4の定電流で充電される。その結果、双方の信号伝送路の電位VH、VLは、対称性が保たれる。
Table 1 shows the differential transmission driver circuit according to the present embodiment for each of the transition from the dominant period to the recessive period and the transition from the recessive period to the dominant period in each case shown in FIG. It shows the action. The numbers I to VIII shown in the state column in Table 1 correspond to the numbers appended to each figure of FIG.
VH− (0.5 × VDD) = (0.5 × VDD−VL)
And has symmetry about VDD / 2. That is, as shown at the top of Table 1, the unbalanced voltage between both signal transmission paths:
{(VH− (0.5 × VDD)) − {(0.5 × VDD−VL)}
Becomes zero, current I1 and current I2 are balanced, and current I3 becomes zero. Therefore, I4 = I5. Here, when shifting from the recessive period to the dominant period, the charge is discharged from the gate electrode of the transistor P2 to the ground with a constant current of I7 = A × I4, and the gate electrode of the transistor N5 is charged with the constant current I8. Is done. Further, when shifting from the recessive period to the dominant period, the charge of the gate electrode of the transistor P2 is discharged with a constant current I7, and the gate electrode of the transistor N5 is charged with a constant current of I9 = B × I4. As a result, the potentials VH and VL of both signal transmission paths are kept symmetrical.
図2(b)に示したようにトランジスタP2がN5よりも先にオンする場合(I)、及び、図(d)に示したように信号電位VHの立上りスルーレート(SR)が信号電位VLの立下りスルーレートよりも速い場合(II)には、前記不平衡電圧が正になり、トランジスタP1を流れる電流I1が減少し、電流I3が負になるので、カレントミラー42のレファレンス側電流I5が減少する。その結果、トランジスタN3を流れる電流I7が減少するので、トランジスタP2のゲート電極の電位降下が抑制され、トランジスタP2のオンが遅れ、正極性パルス伝送路のスルーレートを遅くする。従って、図2(b)及び(d)に示した波形は、同図(a)に示した波形に近づく。
When the transistor P2 is turned on before N5 as shown in FIG. 2B (I), and the rising slew rate (SR) of the signal potential VH is equal to the signal potential VL as shown in FIG. (II), the unbalanced voltage becomes positive, the current I1 flowing through the transistor P1 decreases, and the current I3 becomes negative. Therefore, the reference side current I5 of the
トランジスタP2がN5よりも遅れてオンする場合(III)、及び、信号電位VHの方が信号電位VLよりもスルーレートが遅い場合(IV)には、同様に表1に示すように、電流I5が増加し、トランジスタP2を流れる電流I7が増加するので、トランジスタP2のオンが早くなり、信号電位VHのスルーレートを速くする。トランジスタN5がP2よりも先にオフする場合(V)、及び、信号電位VLの立上りスルーレートが、信号電位VHの立下りスルーレートよりも速い場合(VI)には、同様にして、電流I5が減少し、トランジスタN5を流れる電流I9が減少するので、トランジスタN5のオフが遅れ、信号電位VLの立上りスルーレートを遅くする。トランジスタN5がP2よりも遅れてオフする場合(VII)、及び、信号電位VLの立上りスルーレートが信号電位VHの立下りスルーレートよりも遅い場合(VIII)には、電流I5が増加し、トランジスタN5を流れる電流I9が増加するので、トランジスタN5のオフが速くなり、信号電位VLの立上りスルーレートを速くする。このようにして、本実施形態例に係る差動伝送回路では、双方の信号の遷移時に生じた非対称性が緩和されるので、図2(b)〜(e)に示した信号波形は、その信号の立下り又は立上り時点から、同図(a)に示した信号波形に近づく。その結果、双方の信号電圧の対称性が向上し、双方の信号伝送路を流れる電流が逆位相になり、双方の信号伝送路の電流変化に起因する磁界変化が相殺されるので、放射性ノイズが低減できる。 When the transistor P2 is turned on later than N5 (III) and when the signal potential VH has a slower slew rate than the signal potential VL (IV), as shown in Table 1, similarly, the current I5 Increases, and the current I7 flowing through the transistor P2 increases, so that the transistor P2 is turned on faster and the slew rate of the signal potential VH is increased. Similarly, when the transistor N5 is turned off before P2 (V) and the rising slew rate of the signal potential VL is faster than the falling slew rate of the signal potential VH (VI), the current I5 Decreases, and the current I9 flowing through the transistor N5 decreases. Therefore, the transistor N5 is delayed to be turned off, and the rising slew rate of the signal potential VL is delayed. When the transistor N5 is turned off later than P2 (VII) and when the rising slew rate of the signal potential VL is slower than the falling slew rate of the signal potential VH (VIII), the current I5 increases and the transistor Since the current I9 flowing through N5 increases, the transistor N5 is quickly turned off, and the rising slew rate of the signal potential VL is increased. In this way, in the differential transmission circuit according to the present embodiment, the asymmetry generated at the transition of both signals is alleviated, so the signal waveforms shown in FIGS. The signal waveform approaches the signal waveform shown in FIG. As a result, the symmetry of both signal voltages is improved, the currents flowing through both signal transmission paths are in opposite phases, and the magnetic field changes caused by the current changes in both signal transmission paths are canceled out, so that the radiated noise is reduced. Can be reduced.
上記実施形態例では、Pchトランジスタ及びNchトランジスタのゲート電極の充電電流を一定とし、且つ、放電電流を双方の信号伝送路の電位差でフィードバック制御する構成を例示したが、逆に、放電電流を一定とし、且つ、充電電流をフィードバック制御する構成を採用することも出来る。この場合には、カレントミラー回路は、双方の信号の差分に比例する電流でそのまま充電電流を制御すればよい。 In the above-described embodiment, the configuration in which the charging current of the gate electrodes of the Pch transistor and the Nch transistor is made constant and the discharge current is feedback controlled by the potential difference between both signal transmission paths has been exemplified. In addition, it is possible to adopt a configuration in which the charging current is feedback-controlled. In this case, the current mirror circuit may control the charging current as it is with a current proportional to the difference between the two signals.
また、上記実施形態例では、本発明を正極性パルス及び負極性パルスを出力する差動伝送回路に適用した例を示した。しかし、本発明は、相補信号の態様で信号を伝送する信号伝送路に差動信号を伝送する差動伝送回路にも適用可能である。 In the above-described embodiment, an example in which the present invention is applied to a differential transmission circuit that outputs a positive pulse and a negative pulse is shown. However, the present invention is also applicable to a differential transmission circuit that transmits a differential signal to a signal transmission path that transmits a signal in the form of a complementary signal.
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の差動伝送回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。 Although the present invention has been described based on the preferred embodiment thereof, the differential transmission circuit of the present invention is not limited to the configuration of the above embodiment example. Those modified and changed as described above are also included in the scope of the present invention.
100:差動伝送回路
10:正極性パルス出力部
20:負極性パルス出力部
30:抵抗分圧回路
40:スルーレート制御回路(フィードバック制御部)
41:差分信号検出部
42:カレントミラー回路
43、44:オペアンプ
P1、P2:Pchトランジスタ
N1〜N5:Nchトランジスタ
R1〜R4:抵抗
D1、D2:ダイオード
TX:入力信号
I4、I6、I8:定電流
I1〜I5、I7、I9:電流
VH:信号伝送路(信号伝送路の信号)
VL:信号伝送路(信号伝送路の信号)
100: differential transmission circuit 10: positive polarity pulse output unit 20: negative polarity pulse output unit 30: resistance voltage dividing circuit 40: slew rate control circuit (feedback control unit)
41: differential signal detector 42:
VL: signal transmission line (signal transmission line signal)
Claims (7)
相補信号の一方に応答して選択的に、高電位電源から前記第1導電型トランジスタのゲート電極を充電し又は前記第1導電型トランジスタのゲート電極から低電位電源に放電する第1導電型トランジスタ制御部と、
前記相補信号の他方に応答して選択的に、前記第2導電型トランジスタのゲート電極から前記低電位電源に放電し又は前記高電位電源から前記第2導電型トランジスタのゲート電極を充電する第2導電型トランジスタ制御部と、
前記第1の信号伝送路の電位の変化量と前記第2の信号伝送路の電位の変化量との間の差分値を検出し差分信号として出力する差分信号検出部と、
前記第1導電型トランジスタ制御部及び第2導電型トランジスタ制御部のそれぞれが、対応する第1導電型又は第2導電型トランジスタのゲート電極から前記低電位電源に放電する際の電流値を前記差分信号に基づいて定めるように、フィードバック制御を行うフィードバック制御部とを備えることを特徴とする差動伝送回路。 A first conductivity type and a second conductivity type transistor for driving the first and second transmission lines, respectively;
A first conductivity type transistor that selectively charges the gate electrode of the first conductivity type transistor from a high potential power source or discharges the gate electrode of the first conductivity type transistor to a low potential power source in response to one of the complementary signals A control unit;
Selectively discharging from the gate electrode of the second conductivity type transistor to the low potential power source or charging the gate electrode of the second conductivity type transistor from the high potential power source in response to the other of the complementary signals; A conductive transistor control unit;
A difference signal detection unit that detects a difference value between a change amount of the potential of the first signal transmission path and a change amount of the potential of the second signal transmission path and outputs the difference value;
Each of the first conductivity type transistor control unit and the second conductivity type transistor control unit calculates the current value when discharging from the gate electrode of the corresponding first conductivity type or second conductivity type transistor to the low potential power source. A differential transmission circuit comprising: a feedback control unit that performs feedback control so as to be determined based on a signal.
相補信号の一方に応答して選択的に、高電位電源から前記第1導電型トランジスタのゲート電極を充電し又は前記第1導電型トランジスタのゲート電極から低電位電源に放電する第1導電型トランジスタ制御部と、
前記相補信号の他方に応答して選択的に、前記第2導電型トランジスタのゲート電極から前記低電位電源に放電し又は前記高電位電源から前記第2導電型トランジスタのゲート電極を充電する第2導電型トランジスタ制御部と、
前記第1の信号伝送路の電位の変化量と前記第2の信号伝送路の電位の変化量との間の差分値を検出し差分信号として出力する差分信号検出部と、
前記第1導電型トランジスタ制御部及び第2導電型トランジスタ制御部のそれぞれが、対応する第1導電型又は第2導電型トランジスタのゲート電極を前記高電位電源から充電する際の電流値を前記差分信号に基づいて定めるようにフィードバック制御するフィードバック制御部とを備えることをを特徴とする差動伝送回路。 A first conductivity type and a second conductivity type transistor for driving the first and second transmission lines, respectively;
A first conductivity type transistor that selectively charges the gate electrode of the first conductivity type transistor from a high potential power source or discharges the gate electrode of the first conductivity type transistor to a low potential power source in response to one of the complementary signals A control unit;
Selectively discharging from the gate electrode of the second conductivity type transistor to the low potential power source or charging the gate electrode of the second conductivity type transistor from the high potential power source in response to the other of the complementary signals; A conductive transistor control unit;
A difference signal detection unit that detects a difference value between a change amount of the potential of the first signal transmission path and a change amount of the potential of the second signal transmission path and outputs the difference value;
Each of the first conductivity type transistor control unit and the second conductivity type transistor control unit calculates a current value when the gate electrode of the corresponding first conductivity type or second conductivity type transistor is charged from the high potential power source as the difference. A differential transmission circuit comprising: a feedback control unit that performs feedback control so as to be determined based on a signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004072421A JP4342989B2 (en) | 2004-03-15 | 2004-03-15 | Differential transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004072421A JP4342989B2 (en) | 2004-03-15 | 2004-03-15 | Differential transmission circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005260799A JP2005260799A (en) | 2005-09-22 |
JP4342989B2 true JP4342989B2 (en) | 2009-10-14 |
Family
ID=35086070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004072421A Expired - Fee Related JP4342989B2 (en) | 2004-03-15 | 2004-03-15 | Differential transmission circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4342989B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100863127B1 (en) | 2006-12-22 | 2008-10-15 | 매그나칩 반도체 유한회사 | Differential current driving type data transmission system |
US7800414B2 (en) | 2008-09-12 | 2010-09-21 | Magnachip Semiconductor Ltd. | Differential current driving type data transmission system |
JP5421304B2 (en) * | 2011-02-15 | 2014-02-19 | 株式会社日本自動車部品総合研究所 | Transmission driver circuit |
DE102013222789A1 (en) * | 2013-11-08 | 2015-05-13 | Robert Bosch Gmbh | Subscriber station for a bus system and method for reducing conducted emissions in a bus system |
CN114038438B (en) * | 2021-11-29 | 2023-04-07 | 京东方科技集团股份有限公司 | Drive circuit and display device |
-
2004
- 2004-03-15 JP JP2004072421A patent/JP4342989B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005260799A (en) | 2005-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7521971B2 (en) | Buffer circuit | |
US7733128B2 (en) | Transmitting apparatus | |
JP4235561B2 (en) | Half-bridge drive circuit and power conversion system including the drive circuit | |
JP4798618B2 (en) | Output circuit and semiconductor integrated circuit device | |
KR101216507B1 (en) | Circuit and methodology for high-speed, low-power level shifting | |
US7843235B2 (en) | Output slew rate control in low voltage differential signal (LVDS) driver | |
US9054578B2 (en) | Hybrid driver including a turbo mode | |
US7952388B1 (en) | Semiconductor device | |
US20050007150A1 (en) | Semiconductor integrated circuit | |
JP4008459B2 (en) | Control signal supply circuit and signal output circuit | |
JP2008032812A (en) | Output driving device and display device | |
US20070263749A1 (en) | Transmitter for outputting differential signals of different voltage levels | |
JP2009130879A (en) | Level shift circuit | |
US20020011892A1 (en) | Asymmetrical current steering output driver with compact dimensions | |
US7183804B2 (en) | Process and device for outputting a digital signal | |
US7501874B2 (en) | Level shift circuit | |
JP4342989B2 (en) | Differential transmission circuit | |
JP2004253859A (en) | Current driver circuit | |
US20040151196A1 (en) | Data tranmission circuit and data transmission method with two transmission modes | |
US7855576B1 (en) | Versatile common-mode driver methods and apparatus | |
JP5900149B2 (en) | Input judgment circuit | |
US10483977B1 (en) | Level shifter | |
JP2009038546A (en) | Current driver | |
US6646486B2 (en) | Semiconductor integrated circuit | |
JP2011142553A (en) | Transmitting driver circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081211 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090609 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090708 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |