JP4341882B2

JP4341882B2 - Constant voltage circuit

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Publication number: JP4341882B2
Application number: JP2002274944A
Authority: JP
Inventors: 玲吉川
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-09-20
Filing date: 2002-09-20
Publication date: 2009-10-14
Anticipated expiration: 2022-09-20
Also published as: JP2004110655A

Description

【０００１】
【発明の属する技術分野】
本発明は、定電圧回路に係り、特に、定常的な消費電流を抑制した定電圧回路に関するものである。
【０００２】
【従来の技術】
各種半導体回路では、安定した電圧を生成する定電圧回路が必要とされる。
【０００３】
図４は、従来の定電圧回路の構成を示す回路図である。
【０００４】
図４に示す定電圧回路は、差動増幅回路１ｂ、Ｐ型の出力トランジスタＱ６、抵抗Ｒからなり、さらに差動増幅回路１ｂは入力手段を構成するＮ型のトランジスタＱ３、トランジスタＱ４、その負荷部分を構成するＰ型のトランジスタＱ１、トランジスタＱ２、差動増幅回路１ｂでの電流源となるＮ型のトランジスタＱ５から構成される。
【０００５】
トランジスタＱ３、トランジスタＱ４のゲートは夫々反転入力端子、非反転入力端子となり、各ソースはトランジスタＱ５のドレインに、ドレインは夫々トランジスタＱ１、トランジスタＱ２のドレインに接続されると共に、トランジスタＱ１、トランジスタＱ３の接続点は差動増幅回路１ｂの出力端子を形成する。
【０００６】
また、トランジスタＱ１、トランジスタＱ２はソースを電源へ、ゲートを共通接続してトランジスタＱ２のドレインへ接続されて能動負荷を形成し、トランジスタＱ５は定電流源としてトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続され、ゲートには外部からバイアス電圧が入力される。
【０００７】
一方、出力トランジスタＱ６のゲートは差動増幅回路１ｂの出力端子に、ソースは電源へ、ドレインは出力端子として抵抗負荷Ｒを介してグランドに接地されると共に差動増幅回路１ｂの非反転入力端子へ接続される。
【０００８】
以上のような構成で差動増幅回路１ｂの反転入力端子へ外部より基準電圧が入力されると、出力電圧が非反転入力端子に帰還され、基準電圧との誤差増幅により、トランジスタＱ６のゲート電圧を上下して、出力電圧が基準電圧と等しい値に制御される。
【０００９】
図５は、従来の定電圧発生回路の構成を示す回路図である。
【００１０】
本図５の定電圧発生回路は、特許公報１に記載のものである。尚、図４の定電圧回路と同機能の素子は同じ記号を付与している。これによるとチップの選択時にはＮチャネルトランジスタＮ２をオンして定電流源を増すと同時にＰチャネルトランジスタＰ４をオフさせて位相補償容量を切り離して過渡応答性を確保し、チップの非選択時にはＮ２をオフして消費電流を小さくすると同時にＰ４をオンして回路の安定性を確保している。
【００１１】
図６は、従来の差動増幅器の構成を示す回路図である。
【００１２】
本図６の差動増幅器路は、特許公報２に記載のものである。この差動増幅器によると、第１の差動増幅回路６００と並列に第２の差動増幅回路系５００を設け、第１の差動増幅回路６００に入力電圧差が生じた際に、その出力と定常状態の出力レベルを第２の差動増幅回路５００で比較し、第２の差動増幅回路５００の出力でもって第１の差動増幅回路６００の駆動電流を増化させている。
【００１３】
このことにより、高速セットリングを実現するために定常的な消費電流が増加することを防いでいる。
【００１４】
【特許文献１】
特開平１１−０４１０４１号公報
【００１５】
【特許文献２】
特開平１１−１３６０４４号公報
【００１６】
【発明が解決しようとする課題】
解決しようとする問題点は、以下のとおりである。
【００１７】
図４で示した定電圧回路では、差動増幅回路のトランジスタＱ５に対し、外部よりある一定のバイアス電圧がゲートに与えられ定電流源として差動増幅回路を駆動するが、この駆動電流が、増幅回路の応答速度を左右し、電源立ち上げ時の起動時間や過渡応答性を維持するためには、適度に大きな値を選択する必要があった。このため、出力電圧が想定電圧に達した後も定常的に差動増幅回路に電流が流れ続けることになり、消費電流の大きさが問題となっていた。
【００１８】
また、図５に示した定電圧発生回路では、全体の消費電流の低減が要求されるチップ非選択時と、速やかなセットリングが要求されるチップ選択時とで、駆動電流と位相補償容量の接続状態を切り替える技術が提案されているが、その切替には外部からの入力を必要としている。
【００１９】
また、図６に示した例では、差動増幅器において、入力状態により駆動電流が自動的に切り替わる様に構成されているが、差動増幅回路が余分に必要なだけでなく構成が複雑で多くの電流パスを内包している。
【００２０】
本発明の目的は、これら従来技術の課題を解決し、比較的簡単な構成でもって、定電圧回路の差動増幅回路に流す電流量を、電源投入時など出力電圧が基準電圧と大きく異なる状態の時には増加させ、出力電圧が想定電圧に近い状態では絞る様に自動制御して、応答性能を確保しながら全体での消費電流が少ない定電圧回路を提供することである。また、従来の定電圧回路では困難な、出力がオーバーシュートを起こした際の出力電圧の迅速な収束性を図ることである。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の定電圧回路は、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆを差動増幅器１に入力し、差動増幅器１の出力信号に応じて出力手段（ＰＭＯＳトランジスタＱ６）を制御することにより定電圧を発生する定電圧回路であって、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差を検出する検出手段（ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ１２、ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１３）と、検出手段の検出値に応じて差動増幅器１を駆動する電流を自動制御する駆動制御手段（ＮＭＯＳトランジスタＱ５，Ｑ１１）とを有することを特徴とする。検出手段は、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３により、出力電圧Ｖｏｕｔのオーバーシュートを収束する。また、検出手段は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＭＯＳトランジスタ（ＮＯＳトランジスタＱ９、ＰＯＳトランジスタＱ１２）からなる。また、検出手段は、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより低下するとオンして低下量に比例した電流を流す第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）と、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより上昇するとオンして上昇量に比例した電流を流す第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からなり、駆動制御手段は、第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを高くする第１の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ５）と、第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを低くする第２の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ１１）からなる。例えば、第１の検出用トランジスタ回路は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＮＭＯＳトランジスタＱ９と、ソースを電源に、ドレインおよびゲートを上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ７と、ソースを電源に、ゲートをＰＭＯＳトランジスタＱ７のドレインおよびＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ８と、ドレインとゲートをＰＭＯＳトランジスタＱ８のドレインに、ソースをグラウンドに接続したＮＭＯＳトランジスタＱ１０からなり、第２の検出用トランジスタ回路は、ソースを帰還配線に接続し、ゲートを基準電圧に接続したＰＭＯＳトランジスタＱ１２と、ソースをグラウンドに、ドレインおよびゲートをＰＭＯＳトランジスタＱ１２のドレインに接続したＮＭＯＳトランジスタＱ１３からなり、第１の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１０のゲートに接続し、ドレインを、各々差動増幅回路１の反転入力端子と非反転入力端子をゲートで構成するＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ５からなり、第２の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１３のゲートに接続し、ドレインを、ＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ１１からなる。尚、ＮＭＯＳトランジスタＱ１０，Ｑ１３の代わりにそれぞれ抵抗を設けた構成としても良い。また、帰還配線と同電位に制御されたノード点を得る手段として、ＭＯＳトランジスタ（ＮＭＯＳトランジスタＱ１４）によるソースフォロア回路を用いる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００２３】
図１は、本発明に係わる定電圧回路の第１の構成例を示すブロック図であり、図２は、図１の定電圧回路における電源投入時の出力電圧の立ちあがり特性と駆動電流を示す説明図である。
【００２４】
本例の定電圧回路は、図４に示す従来の定電圧回路に対して、特に、その差動増幅回路に関して改良を行ったものである。
【００２５】
すなわち、本例の定電圧回路も、差動増幅回路１、Ｐ型の出力トランジスタＱ６、抵抗Ｒからなり、さらに差動増幅回路１は入力手段を構成するＮ型のトランジスタＱ３、トランジスタＱ４、その負荷部分を構成するＰ型のトランジスタＱ１、トランジスタＱ２、差動増幅回路１での電流源となるＮ型のトランジスタＱ５を有する構成となっている。
【００２６】
そして、トランジスタＱ３、トランジスタＱ４のゲートは夫々反転入力端子、非反転入力端子となり、各ソースはトランジスタＱ５のドレインに、ドレインは夫々トランジスタＱ１、トランジスタＱ２のドレインに接続されると共に、トランジスタＱ１、トランジスタＱ３の接続点は差動増幅回路１の出力端子を形成する。
【００２７】
また、トランジスタＱ１、トランジスタＱ２はソースを電源へ、ゲートを共通接続してトランジスタＱ２のドレインへ接続されて能動負荷を形成し、トランジスタＱ５は、定電流源としてトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続されている。しかし、トランジスタＱ５のゲートには、従来技術のような外部からのバイアス電圧は入力されない構成となっている。
【００２８】
また、出力トランジスタＱ６のゲートは差動増幅回路１の出力端子に、ソースは電源へ、ドレインは出力端子として抵抗負荷Ｒを介してグランドに接地されると共に差動増幅回路１の非反転入力端子へ接続される。
【００２９】
以上の従来技術の構成では、差動増幅回路１の反転入力端子へ外部より基準電圧が入力されると、出力電圧が非反転入力端子に帰還され、基準電圧との誤差増幅により、トランジスタＱ６のゲート電圧を上下して、出力電圧が基準電圧と等しい値に制御される。
【００３０】
ここまでの構成の従来の定電圧回路では、その差動増幅回路において、電流を流していないと立ち上がるまでに時間を要するので、電流を常時流すようにしており、低消費電力化することができない。
【００３１】
これに対して、本例の定電圧回路においては、さらに、トランジスタＱ７〜Ｑ１３を設け、トランジスタＱ９，Ｑ１２により出力電圧Ｖｏｕｔを監視し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと異なる場合に、差動増幅回路１内のトランジスタＱ１１またはトランジスタＱ５に電流を流す構成となっている。
【００３２】
このような比較的に簡素な構成でも、本例では、定電圧回路内で電流を流す時期か否かを判定して必要なときに電流を流すことができ、低消費電力化を図ることができる。
【００３３】
より詳細には、、本例の定電圧回路においては、まず、電源Ｖｄｄ−出力端子Ｖｏｕｔ間に、Ｎ型のトランジスタ望ましくはディプレッションタイプのトランジスタＱ９、及び抵抗望ましくはダイオード結線されたＰ型のトランジスタＱ７が直列に接続され、各ドレイン及びトランジスタＱ７のゲートは共通接続され、さらに、トランジスタＱ７とカレントミラーを構成する様に結線されたＰ型のトランジスタＱ８のゲートに接続されている。
【００３４】
このトランジスタＱ８のドレインは、抵抗望ましくはダイオード結線されたＮ型のトランジスタＱ１０のドレインに接続され、さらに、差動増幅回路１のトランジスタＱ３、トランジスタＱ４のソース−グランド間に接続されたＮ型のトランジスタＱ５のゲートに接続されている。
【００３５】
一方、出力端子Ｖｏｕｔ−グランドＶｓｓ間にはＰ型のトランジスタＱ１２、及び抵抗望ましくはダイオード結線されたＮ型のトランジスタＱ１３が直列に接続され、各ドレイン及びトランジスタＱ１３のゲートは共通接続され、さらに、トランジスタＱ５と並列に設けられたＮ型のトランジスタＱ１１のゲートに接続されている。
【００３６】
以上の構成において、本例の定電圧回路では、例えば、電源投入時や負荷接続時に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより低下すると、トランジスタＱ９が強くオンしてトランジスタＱ７，Ｑ８に電流が流れ、その電流量に比例した駆動電流がトランジスタＱ５によって差動増幅回路１に与えられる。
【００３７】
一方、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより上昇した場合は、トランジスタＱ１２が強くオンしてトランジスタＱ１３に電流が流れ、その電流量に比例した駆動電流がトランジスタＱ１１によって与えられる。
【００３８】
尚、この時、出力電圧が予め定められた電圧より過度に乖離した場合、乖離した出力電圧を制御できる。すなわち、過渡的に出力がオーバーシュートを起こした場合にも、トランジスタＱ１２、トランジスタＱ１３を通して出力配線の余分な電荷を放電し、効果的に出力電圧のオーバーシュートを収束させることが可能である。
【００３９】
また、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに等しい状態では、トランジスタＱ９、トランジスタＱ１２がカットオフ状態になるため、差動増幅回路１での駆動電流が絞られて系全体での無効電流を低減させる。
【００４０】
尚、トランジスタＱ９のＶｔｈと組み合わせる負荷抵抗Ｒの値から、トランジスタＱ５により与えられる駆動電流が定常状態で安定に動作する程度に、また、この状態で位相余裕が確保出来る様に、補償容量Ｃ、素子の設計値を決定する。
【００４１】
図２においては、本例の定電圧回路と図４で示す従来の定電圧回路のそれぞにおける電源投入時の出力電圧の立ちあがり特性と駆動電流を示しており、本例の定電圧回路では、図２の○印付きの線で示すように、電源投入時のオーバーシュートの発生レベル、及び、収束性が大幅に改善されているのと同時に、駆動電流が自動制御されながら定常状態に移行してからの電流量が低く抑えられている。
【００４２】
図３は、本発明に係わる定電圧回路の第２の構成例を示すブロック図である。
【００４３】
図３における本例の定電圧回路は、図１における定電圧回路に、さらに、Ｎ型のトランジスタＱ１４によるソースフォロア回路を設け、このソースフォロア回路により、帰還配線と同電位に制御されたノード点を得る構成としている。
【００４４】
この構成によると、ソースフォロアの追加による電流パスが増えるが、図１における定電圧回路と同様の効果を得ながら、基準電圧の「（抵抗Ｒ１＋抵抗Ｒ２）／抵抗Ｒ２」で決定される出力電圧を得ることができ、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆの抵抗比で決定することが可能である。
【００４５】
以上、図１〜図３を用いて説明したように、本例の定電圧回路では、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆを差動増幅器１に入力し、差動増幅器１の出力信号に応じて出力手段（ＰＭＯＳトランジスタＱ６）を制御することにより定電圧を発生する定電圧回路であって、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差を検出する検出手段（ＰＭＯＳトランジスタＱ７，Ｑ８，Ｑ１２、ＮＭＯＳトランジスタＱ９，Ｑ１０，Ｑ１３）と、検出手段の検出値に応じて差動増幅器１を駆動する電流を自動制御する駆動制御手段（ＮＭＯＳトランジスタＱ５，Ｑ１１）とを設けた構成としている。
【００４６】
これにより、電源投入時の起動時間や過渡応答特性を犠牲にせず定常的な消費電流を低減できる。
【００４７】
検出手段は、ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３により、出力電圧Ｖｏｕｔのオーバーシュートを収束するので、従来の定電圧回路では困難であった出力のオーバーシュートに対する収束性を非常に簡単な構成で実現可能である。
【００４８】
また、検出手段は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＭＯＳトランジスタＮＯＳ（トランジスタＱ９、ＰＯＳトランジスタＱ１２）により構成する。これにより、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差の検出手段を非常に簡単な構成で実現可能である。
【００４９】
また、検出手段は、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより低下するとオンして低下量に比例した電流を流す第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）と、出力電圧Ｖｏｕｔの帰還成分が基準電圧Ｖｒｅｆより上昇するとオンして上昇量に比例した電流を流す第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）により構成し、駆動制御手段は、第１の検出用トランジスタ回路（ＮＭＯＳトランジスタＱ９，Ｑ１０、ＰＭＯＳトランジスタＱ７，Ｑ８）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを高くする第１の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ５）と、第２の検出用トランジスタ回路（ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３）からの電流量に比例して差動増幅器１を駆動する電流を制御し出力電圧Ｖｏｕｔを低くする第２の駆動用トランジスタ回路（ＮＭＯＳトランジスタＱ１１）により構成する。
【００５０】
すなわち、第１の検出用トランジスタ回路は、ソースを帰還配線もしくは帰還配線と同電位に制御されたノード点に接続し、ゲートを基準電圧に接続したＮＭＯＳトランジスタＱ９と、ソースを電源に、ドレインおよびゲートを上記ＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ７と、ソースを電源に、ゲートをＰＭＯＳトランジスタＱ７のドレインおよびＮＭＯＳトランジスタＱ９のドレインに接続したＰＭＯＳトランジスタＱ８と、ドレインとゲートをＰＭＯＳトランジスタＱ８のドレインに、ソースをグラウンドに接続したＮＭＯＳトランジスタＱ１０からなり、第２の検出用トランジスタ回路は、ソースを帰還配線に接続し、ゲートを基準電圧に接続したＰＭＯＳトランジスタＱ１２と、ソースをグラウンドに、ドレインおよびゲートをＰＭＯＳトランジスタＱ１２のドレインに接続したＮＭＯＳトランジスタＱ１３からなり、第１の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１０のゲートに接続し、ドレインを、各々差動増幅回路１の反転入力端子と非反転入力端子をゲートで構成するＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ５からなり、第２の駆動用トランジスタ回路は、ソースをグラウンドに、ゲートをＮＭＯＳトランジスタＱ１３のゲートに接続し、ドレインを、ＮＭＯＳトランジスタＱ３，Ｑ４のソースに接続したＮＭＯＳトランジスタＱ１１からなる。
【００５１】
尚、帰還配線と同電位に制御されたノード点を得る手段として、ＭＯＳトランジスタ（ＮＭＯＳトランジスタＱ１４）によるソースフォロア回路を用いる。これにより、出力電圧Ｖｏｕｔの帰還成分と基準電圧Ｖｒｅｆとの差の検出手段を非常に簡単な構成で実現可能な上に、出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆの抵抗比で決定することが可能である。
【００５２】
尚、本発明は、図１〜図３を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、差動増幅器１，１ａのＮＭＯＳトランジスタＱ５，Ｑ１１の駆動電流を制御する手段として、ＮＭＯＳトランジスタＱ１０，Ｑ１３を用いた構成を示しているが、これらのＮＭＯＳトランジスタＱ１０，Ｑ１３のそれぞれの代わりに抵抗を用いる構成としても良い。
【００５３】
このように、抵抗を併用することにより、比較的簡単な構成とすることができる。しかし、ＮＭＯＳトランジスタＱ１０，Ｑ１３を用いた構成では、特性変動の少ない駆動電流の制御を実現することが可能である。
【００５４】
また、本例では、これらのＮＭＯＳトランジスタＱ１０，Ｑ１３およびＰＭＯＳトランジスタＱ７，Ｑ８を検出手段を構成するものとして説明しているが、これらは、差動増幅器１，１ａのＮＭＯＳトランジスタＱ５，Ｑ１１の駆動電流を制御する手段の構成要素としても良い。
【００５５】
【発明の効果】
以上、説明したように、本発明によれば、定電圧回路において、電源投入時の起動時間や過渡応答特性を犠牲にせず定常的な消費電流を低減できる。また、従来の定電圧回路では困難であった出力のオーバーシュートに対する収束性を非常に簡単な構成で実現することが可能である。また、出力電圧の帰還成分と基準電圧との差の検出手段を非常に簡単な構成で実現することが可能であると共に、この検出手段の検出結果に基づき差動増幅回路の駆動電流を制御する手段を比較的簡単な構成で実現することが可能である。また、特性変動の少ない駆動電流の制御手段を実現することも可能である。
【００５６】
このように、比較的簡単な構成でもって、定電圧回路の差動増幅回路に流す電流量を、電源投入時など出力電圧が基準電圧と大きく異なる状態の時には増加させ、出力電圧が想定電圧に近い状態では絞る様に自動制御して、応答性能を確保しながら全体での消費電流が少ない定電圧回路を実現することが可能である。
【図面の簡単な説明】
【図１】本発明に係わる定電圧回路の第１の構成例を示すブロック図である。
【図２】図１の定電圧回路における電源投入時の出力電圧の立ちあがり特性と駆動電流を示す説明図である。
【図３】本発明に係わる定電圧回路の第２の構成例を示すブロック図である。
【図４】従来の定電圧回路の構成を示す回路図である。
【図５】従来の定電圧発生回路の構成を示す回路図である。
【図６】従来の差動増幅器の構成を示す回路図である。
【符号の説明】
１，１ａ，１ｂ：差動増幅回路、Ｃ：容量（コンデンサ）、Ｑ１，Ｑ２，Ｑ６〜Ｑ８，Ｑ１２：ＰＭＯＳトランジスタ、Ｑ３〜Ｑ５，Ｑ９〜Ｑ１１，Ｑ１３，Ｑ１４：ＮＭＯＳトランジスタ、Ｒ，Ｒ１〜Ｒ３：抵抗、Ｖｄｄ：電源、Ｖｏｕｔ：出力電圧、Ｖｒｅｆ：基準電圧、５００，６００：差動増幅回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a constant voltage circuit, and more particularly to a constant voltage circuit in which steady current consumption is suppressed.
[0002]
[Prior art]
Various semiconductor circuits require a constant voltage circuit that generates a stable voltage.
[0003]
FIG. 4 is a circuit diagram showing a configuration of a conventional constant voltage circuit.
[0004]
The constant voltage circuit shown in FIG. 4 includes a differential amplifier circuit 1b, a P-type output transistor Q6, and a resistor R. The differential amplifier circuit 1b further includes an N-type transistor Q3, a transistor Q4, and a load thereof that constitute input means. A P-type transistor Q1, a transistor Q2, and an N-type transistor Q5 serving as a current source in the differential amplifier circuit 1b are included.
[0005]
The gates of the transistors Q3 and Q4 are an inverting input terminal and a non-inverting input terminal, respectively. Each source is connected to the drain of the transistor Q5, and the drain is connected to the drains of the transistors Q1 and Q2, respectively. The connection point forms the output terminal of the differential amplifier circuit 1b.
[0006]
Transistors Q1 and Q2 have their sources connected to the power supply and their gates connected in common to the drain of transistor Q2 to form an active load. Transistor Q5 serves as a constant current source between the source and ground of transistors Q3 and Q4. A bias voltage is input to the gate from the outside.
[0007]
On the other hand, the gate of the output transistor Q6 is grounded to the output terminal of the differential amplifier circuit 1b, the source is grounded to the power source, the drain is grounded via the resistance load R as the output terminal, and the non-inverting input terminal of the differential amplifier circuit 1b Connected to.
[0008]
When a reference voltage is input from the outside to the inverting input terminal of the differential amplifier circuit 1b with the above configuration, the output voltage is fed back to the non-inverting input terminal, and the gate voltage of the transistor Q6 is amplified by error amplification from the reference voltage. The output voltage is controlled to be equal to the reference voltage.
[0009]
FIG. 5 is a circuit diagram showing a configuration of a conventional constant voltage generating circuit.
[0010]
The constant voltage generating circuit shown in FIG. Note that elements having the same functions as those of the constant voltage circuit of FIG. 4 are given the same symbols. According to this, when the chip is selected, the N-channel transistor N2 is turned on to increase the constant current source, and at the same time, the P-channel transistor P4 is turned off to separate the phase compensation capacitance to ensure the transient response, and when the chip is not selected, N2 is set. It is turned off to reduce current consumption, and at the same time P4 is turned on to ensure circuit stability.
[0011]
FIG. 6 is a circuit diagram showing a configuration of a conventional differential amplifier.
[0012]
The differential amplifier path shown in FIG. According to this differential amplifier, the second differential amplifier circuit system 500 is provided in parallel with the first differential amplifier circuit 600. When an input voltage difference occurs in the first differential amplifier circuit 600, the output The output level in the steady state is compared by the second differential amplifier circuit 500, and the drive current of the first differential amplifier circuit 600 is increased by the output of the second differential amplifier circuit 500.
[0013]
This prevents the steady consumption current from increasing in order to realize high-speed settling.
[0014]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-041041
[Patent Document 2]
Japanese Patent Laid-Open No. 11-136044
[Problems to be solved by the invention]
The problems to be solved are as follows.
[0017]
In the constant voltage circuit shown in FIG. 4, a constant bias voltage is applied to the gate of the transistor Q5 of the differential amplifier circuit from the outside, and the differential amplifier circuit is driven as a constant current source. In order to influence the response speed of the amplifier circuit and maintain the start-up time and transient response when the power is turned on, it is necessary to select a reasonably large value. For this reason, even after the output voltage reaches the assumed voltage, current constantly flows through the differential amplifier circuit, and the magnitude of current consumption has been a problem.
[0018]
Further, in the constant voltage generation circuit shown in FIG. 5, the drive current and the phase compensation capacitance are reduced when the chip is not selected, which requires a reduction in the overall current consumption, and when the chip is selected, which requires quick settling. A technique for switching the connection state has been proposed, but switching requires an external input.
[0019]
In the example shown in FIG. 6, the differential amplifier is configured so that the drive current is automatically switched depending on the input state. However, the differential amplifier circuit is not only necessary but also has a complicated configuration. The current path is included.
[0020]
The object of the present invention is to solve these problems of the prior art, and with a relatively simple configuration, the amount of current flowing through the differential amplifier circuit of the constant voltage circuit is such that the output voltage differs greatly from the reference voltage, such as when the power is turned on. In such a case, the constant voltage circuit is increased so that the output voltage is automatically controlled so as to be reduced when the output voltage is close to the assumed voltage, thereby providing a constant voltage circuit with low overall current consumption while ensuring response performance. Another object is to achieve rapid convergence of the output voltage when the output overshoots, which is difficult with the conventional constant voltage circuit.
[0021]
[Means for Solving the Problems]
In order to achieve the above object, the constant voltage circuit of the present invention inputs the feedback component of the output voltage Vout and the reference voltage Vref to the differential amplifier 1, and outputs the output means (PMOS transistor Q6) according to the output signal of the differential amplifier 1. ) Is a constant voltage circuit for generating a constant voltage, and detecting means (PMOS transistors Q7, Q8, Q12, NMOS transistors Q9, Q10) for detecting the difference between the feedback component of the output voltage Vout and the reference voltage Vref. , Q13) and drive control means (NMOS transistors Q5, Q11) for automatically controlling the current for driving the differential amplifier 1 in accordance with the detection value of the detection means. The detection means converges the overshoot of the output voltage Vout by the PMOS transistor Q12 and the NMOS transistor Q13. The detection means is composed of a MOS transistor (NOS transistor Q9, POS transistor Q12) having a source connected to a feedback line or a node point controlled to the same potential as the feedback line and a gate connected to a reference voltage. The detection means is turned on when the feedback component of the output voltage Vout falls below the reference voltage Vref, and a first detection transistor circuit (NMOS transistors Q9, Q10, PMOS transistors Q7, Q8) that flows a current proportional to the drop amount. And a second detection transistor circuit (PMOS transistor Q12, NMOS transistor Q13) that turns on when the feedback component of the output voltage Vout rises above the reference voltage Vref and flows a current proportional to the amount of increase. A first driving transistor for controlling the current driving the differential amplifier 1 in proportion to the amount of current from the first detection transistor circuit (NMOS transistors Q9, Q10, PMOS transistors Q7, Q8) and increasing the output voltage Vout. A transistor circuit (NMOS transistor Q5) and a second detection transistor; It comprises a second driving transistor circuit (NMOS transistor Q11) that controls the current driving the differential amplifier 1 in proportion to the amount of current from the transistor circuit (PMOS transistor Q12, NMOS transistor Q13) and lowers the output voltage Vout. . For example, in the first detection transistor circuit, the source is connected to the feedback wiring or a node point controlled to the same potential as the feedback wiring, the gate is connected to the reference voltage, the NMOS transistor Q9 is connected to the power supply, the drain is A PMOS transistor Q7 having a gate connected to the drain of the NMOS transistor Q9, a PMOS transistor Q8 having a source connected to the power supply, a gate connected to the drain of the PMOS transistor Q7 and the drain of the NMOS transistor Q9, and a drain and gate connected to the drain of the PMOS transistor Q8. The second detection transistor circuit includes a PMOS transistor Q12 having a source connected to a feedback wiring and a gate connected to a reference voltage, and a source connected to the ground. The first driving transistor circuit has a source connected to the ground, a gate connected to the gate of the NMOS transistor Q10, and a drain differentially connected to the drain of the PMOS transistor Q12. It comprises an NMOS transistor Q5 in which the inverting input terminal and the non-inverting input terminal of the amplifying circuit 1 are connected to the sources of NMOS transistors Q3 and Q4 comprising gates. The second driving transistor circuit has the source as ground and the gate as NMOS. The NMOS transistor Q11 is connected to the gate of the transistor Q13 and the drain is connected to the sources of the NMOS transistors Q3 and Q4. A configuration in which resistors are provided in place of the NMOS transistors Q10 and Q13 may be employed. A source follower circuit using a MOS transistor (NMOS transistor Q14) is used as means for obtaining a node point controlled to the same potential as the feedback wiring.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0023]
FIG. 1 is a block diagram showing a first configuration example of a constant voltage circuit according to the present invention, and FIG. 2 is a diagram showing rise characteristics of an output voltage and driving current when the power is turned on in the constant voltage circuit of FIG. FIG.
[0024]
The constant voltage circuit of this example is an improvement over the conventional constant voltage circuit shown in FIG.
[0025]
That is, the constant voltage circuit of this example also includes a differential amplifier circuit 1, a P-type output transistor Q6, and a resistor R, and the differential amplifier circuit 1 further includes an N-type transistor Q3, a transistor Q4, and an input unit thereof. A P-type transistor Q1, a transistor Q2, and an N-type transistor Q5 serving as a current source in the differential amplifier circuit 1 are included in the load portion.
[0026]
The gates of the transistors Q3 and Q4 serve as an inverting input terminal and a non-inverting input terminal, respectively. Each source is connected to the drain of the transistor Q5, and the drain is connected to the drains of the transistors Q1 and Q2, respectively. The connection point of Q3 forms the output terminal of the differential amplifier circuit 1.
[0027]
Transistors Q1 and Q2 have their sources connected to the power supply and their gates connected in common to the drain of transistor Q2 to form an active load. Transistor Q5 serves as a constant current source for the source-ground of transistors Q3 and Q4. Connected between. However, an external bias voltage is not input to the gate of the transistor Q5 as in the prior art.
[0028]
The gate of the output transistor Q6 is connected to the output terminal of the differential amplifier circuit 1, the source is connected to the power source, the drain is connected to the ground via the resistance load R as an output terminal, and the non-inverting input terminal of the differential amplifier circuit 1 is used. Connected to.
[0029]
In the above prior art configuration, when a reference voltage is input from the outside to the inverting input terminal of the differential amplifier circuit 1, the output voltage is fed back to the non-inverting input terminal, and error amplification from the reference voltage causes the transistor Q6 to be amplified. The output voltage is controlled to be equal to the reference voltage by raising and lowering the gate voltage.
[0030]
In the conventional constant voltage circuit having the above configuration, in the differential amplifier circuit, it takes time to start up unless current is passed. Therefore, the current is always passed, and the power consumption cannot be reduced. .
[0031]
On the other hand, in the constant voltage circuit of this example, transistors Q7 to Q13 are further provided, the output voltage Vout is monitored by the transistors Q9 and Q12, and differential amplification is performed when the output voltage Vout is different from the reference voltage Vref. A current is passed through the transistor Q11 or the transistor Q5 in the circuit 1.
[0032]
Even with such a relatively simple configuration, in this example, it is possible to determine whether it is time to flow current in the constant voltage circuit and to flow current when necessary, thereby reducing power consumption. it can.
[0033]
More specifically, in the constant voltage circuit of this example, first, an N-type transistor, preferably a depletion type transistor Q9, and a resistor, preferably a diode-connected P-type transistor, are provided between the power supply Vdd and the output terminal Vout. Q7 is connected in series, each drain and the gate of the transistor Q7 are connected in common, and further connected to the gate of a P-type transistor Q8 connected to form a current mirror with the transistor Q7.
[0034]
The drain of the transistor Q8 is connected to the drain of an N-type transistor Q10 having a resistance, preferably diode-connected, and further connected to the N-type transistor connected between the source and ground of the transistors Q3 and Q4 of the differential amplifier circuit 1. The transistor Q5 is connected to the gate.
[0035]
On the other hand, a P-type transistor Q12 and a resistor, preferably a diode-connected N-type transistor Q13, are connected in series between the output terminal Vout and the ground Vss, and each drain and the gate of the transistor Q13 are connected in common. It is connected to the gate of an N-type transistor Q11 provided in parallel with the transistor Q5.
[0036]
In the above configuration, in the constant voltage circuit of this example, for example, when the output voltage Vout drops below the reference voltage Vref when the power is turned on or when a load is connected, the transistor Q9 is strongly turned on and current flows through the transistors Q7 and Q8. A drive current proportional to the amount of current is applied to the differential amplifier circuit 1 by the transistor Q5.
[0037]
On the other hand, when the output voltage Vout rises above the reference voltage Vref, the transistor Q12 is strongly turned on, a current flows through the transistor Q13, and a drive current proportional to the amount of current is given by the transistor Q11.
[0038]
At this time, if the output voltage deviates excessively from a predetermined voltage, the deviated output voltage can be controlled. That is, even when the output overshoots transiently, it is possible to discharge the excess charge of the output wiring through the transistors Q12 and Q13, and to effectively converge the overshoot of the output voltage.
[0039]
In addition, when the output voltage Vout is equal to the reference voltage Vref, the transistors Q9 and Q12 are cut off, so that the drive current in the differential amplifier circuit 1 is reduced and the reactive current in the entire system is reduced.
[0040]
It should be noted that from the value of the load resistance R combined with Vth of the transistor Q9, the compensation capacitance C, so that the drive current given by the transistor Q5 operates stably in a steady state and the phase margin can be secured in this state. The design value of the element is determined.
[0041]
FIG. 2 shows the rising characteristics and drive current of the output voltage when the power is turned on in the constant voltage circuit of this example and the conventional constant voltage circuit shown in FIG. 4. In the constant voltage circuit of this example, As indicated by the circled circles in FIG. 2, the overshoot occurrence level at power-on and the convergence are greatly improved, and at the same time, the drive current is automatically controlled to shift to a steady state. The amount of current after that is kept low.
[0042]
FIG. 3 is a block diagram showing a second configuration example of the constant voltage circuit according to the present invention.
[0043]
The constant voltage circuit of this example in FIG. 3 is provided with a source follower circuit by an N-type transistor Q14 in addition to the constant voltage circuit in FIG. 1, and the node point controlled to the same potential as the feedback wiring by this source follower circuit. It is set to obtain.
[0044]
According to this configuration, the current path due to the addition of the source follower increases, but the output voltage determined by the reference voltage “(resistance R1 + resistance R2) / resistance R2” while obtaining the same effect as the constant voltage circuit in FIG. The output voltage Vout can be determined by the resistance ratio of the reference voltage Vref.
[0045]
As described above with reference to FIGS. 1 to 3, in the constant voltage circuit of this example, the feedback component of the output voltage Vout and the reference voltage Vref are input to the differential amplifier 1, and the output signal of the differential amplifier 1 is output. A constant voltage circuit for generating a constant voltage by controlling the output means (PMOS transistor Q6) accordingly, and detecting means (PMOS transistors Q7, Q8) for detecting the difference between the feedback component of the output voltage Vout and the reference voltage Vref. , Q12, NMOS transistors Q9, Q10, Q13) and drive control means (NMOS transistors Q5, Q11) for automatically controlling the current for driving the differential amplifier 1 in accordance with the detection value of the detection means. .
[0046]
As a result, the steady consumption current can be reduced without sacrificing the startup time and the transient response characteristic when the power is turned on.
[0047]
Since the detection means converges the overshoot of the output voltage Vout by the PMOS transistor Q12 and the NMOS transistor Q13, it is possible to realize the convergence of the output overshoot which is difficult in the conventional constant voltage circuit with a very simple configuration. It is.
[0048]
The detection means is constituted by a MOS transistor NOS (transistor Q9, POS transistor Q12) having a source connected to a feedback line or a node point controlled to the same potential as the feedback line and a gate connected to a reference voltage. As a result, a means for detecting a difference between the feedback component of the output voltage Vout and the reference voltage Vref can be realized with a very simple configuration.
[0049]
The detection means is turned on when the feedback component of the output voltage Vout falls below the reference voltage Vref, and a first detection transistor circuit (NMOS transistors Q9, Q10, PMOS transistors Q7, Q8) that flows a current proportional to the drop amount. And a second detection transistor circuit (PMOS transistor Q12, NMOS transistor Q13) that turns on when the feedback component of the output voltage Vout rises above the reference voltage Vref and flows a current proportional to the amount of increase, and the drive control means The first driving for controlling the current for driving the differential amplifier 1 in proportion to the amount of current from the first detection transistor circuit (NMOS transistors Q9, Q10, PMOS transistors Q7, Q8) and increasing the output voltage Vout. Transistor circuit (NMOS transistor Q5) and second detection A second driving transistor circuit (NMOS transistor Q11) that controls the current driving the differential amplifier 1 in proportion to the amount of current from the transistor circuit (PMOS transistor Q12, NMOS transistor Q13) and lowers the output voltage Vout. To do.
[0050]
That is, in the first detection transistor circuit, the source is connected to the feedback wiring or the node point controlled to the same potential as the feedback wiring, the gate is connected to the reference voltage, the NMOS transistor Q9 is connected to the power source, the drain and A PMOS transistor Q7 having a gate connected to the drain of the NMOS transistor Q9, a PMOS transistor Q8 having a source connected to the power supply, a gate connected to the drain of the PMOS transistor Q7 and the drain of the NMOS transistor Q9, and a drain and gate connected to the drain of the PMOS transistor Q8. The second detection transistor circuit includes a PMOS transistor Q12 having a source connected to a feedback wiring and a gate connected to a reference voltage, and a source grounded. The first driving transistor circuit has a source connected to the ground, a gate connected to the gate of the NMOS transistor Q10, and a drain connected to the drain of the PMOS transistor Q12. The second driving transistor circuit has a source at the ground and a gate at the inverting input terminal and the non-inverting input terminal of the dynamic amplifier circuit 1 connected to the sources of the NMOS transistors Q3 and Q4. An NMOS transistor Q11 is connected to the gate of the NMOS transistor Q13, and the drain is connected to the sources of the NMOS transistors Q3 and Q4.
[0051]
As a means for obtaining a node point controlled to the same potential as the feedback wiring, a source follower circuit using a MOS transistor (NMOS transistor Q14) is used. As a result, the means for detecting the difference between the feedback component of the output voltage Vout and the reference voltage Vref can be realized with a very simple configuration, and the output voltage Vout can be determined by the resistance ratio of the reference voltage Vref. .
[0052]
In addition, this invention is not limited to the example demonstrated using FIGS. 1-3, In the range which does not deviate from the summary, various changes are possible. For example, in this example, a configuration using NMOS transistors Q10 and Q13 as means for controlling the drive current of the NMOS transistors Q5 and Q11 of the differential amplifier 1 and 1a is shown. It is good also as a structure which uses resistance instead of each.
[0053]
Thus, by using the resistor together, a relatively simple configuration can be obtained. However, in the configuration using the NMOS transistors Q10 and Q13, it is possible to realize control of the drive current with little characteristic variation.
[0054]
In this example, the NMOS transistors Q10 and Q13 and the PMOS transistors Q7 and Q8 are described as constituting detection means. However, these are driving the NMOS transistors Q5 and Q11 of the differential amplifier 1 and 1a. It may be a component of the means for controlling the current.
[0055]
【The invention's effect】
As described above, according to the present invention, steady current consumption can be reduced in a constant voltage circuit without sacrificing startup time and transient response characteristics when power is turned on. In addition, it is possible to achieve convergence with respect to output overshoot, which is difficult with a conventional constant voltage circuit, with a very simple configuration. In addition, it is possible to realize a detection means for the difference between the feedback component of the output voltage and the reference voltage with a very simple configuration, and to control the drive current of the differential amplifier circuit based on the detection result of the detection means. The means can be realized with a relatively simple configuration. It is also possible to realize a drive current control means with little characteristic fluctuation.
[0056]
In this way, with a relatively simple configuration, the amount of current flowing through the differential amplifier circuit of the constant voltage circuit is increased when the output voltage is significantly different from the reference voltage, such as when the power is turned on, so that the output voltage becomes the assumed voltage. It is possible to realize a constant voltage circuit that consumes less overall current while ensuring response performance by automatically controlling to narrow down in a close state.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first configuration example of a constant voltage circuit according to the present invention.
2 is an explanatory diagram showing rise characteristics of an output voltage and driving current when power is turned on in the constant voltage circuit of FIG. 1; FIG.
FIG. 3 is a block diagram showing a second configuration example of a constant voltage circuit according to the present invention.
FIG. 4 is a circuit diagram showing a configuration of a conventional constant voltage circuit.
FIG. 5 is a circuit diagram showing a configuration of a conventional constant voltage generating circuit.
FIG. 6 is a circuit diagram showing a configuration of a conventional differential amplifier.
[Explanation of symbols]
1, 1a, 1b: differential amplifier circuit, C: capacitance (capacitor), Q1, Q2, Q6-Q8, Q12: PMOS transistor, Q3-Q5, Q9-Q11, Q13, Q14: NMOS transistor, R, R1- R3: resistance, Vdd: power supply, Vout: output voltage, Vref: reference voltage, 500, 600: differential amplifier circuit.

Claims

A constant voltage circuit that generates a constant voltage by inputting a feedback component of an output voltage and a reference voltage to a differential amplifier and controlling output means according to an output signal of the differential amplifier,
Detecting means for detecting a difference between the feedback component of the output voltage and the reference voltage;
Have a drive control means for automatically controlling the current for driving the differential amplifier in accordance with a detection value of the detection means,
It said detecting means includes a constant voltage generating circuit, characterized in that it have the function of converging the overshooting of the output voltage.

2. The constant voltage circuit according to claim 1, wherein the detecting means comprises a MOS transistor having a source connected to a feedback wiring or a node point controlled to the same potential as the feedback wiring and a gate connected to a reference voltage. A constant voltage circuit characterized by that.

A constant voltage circuit according to claim 1 or 2, wherein
The detection means turns on when the feedback component of the output voltage falls below the reference voltage, and flows a current proportional to the amount of reduction, and the feedback component of the output voltage rises above the reference voltage Then, it consists of a second detection transistor circuit that turns on and flows a current proportional to the amount of increase,
The drive control means controls the current for driving the differential amplifier in proportion to the amount of current from the first detection transistor circuit and increases the output voltage, and the first drive transistor circuit 2. A constant voltage circuit comprising: a second driving transistor circuit which controls a current for driving the differential amplifier in proportion to an amount of current from the two detection transistor circuits to lower the output voltage.

The constant voltage circuit according to claim 3 ,
The first detection transistor circuit includes:
An NMOS transistor Q9 having a source connected to a feedback wiring or a node point controlled to the same potential as the feedback wiring, a gate connected to a reference voltage, a source connected to a power supply, and a drain and a gate connected to the drain of the NMOS transistor Q9 PMOS transistor Q7, PMOS transistor Q8 having a source connected to the power supply, a gate connected to the drain of the PMOS transistor Q7 and the drain of the NMOS transistor Q9, a drain and a gate connected to the drain of the PMOS transistor Q8, and a source connected to the ground It consists of a connected NMOS transistor Q10,
The second detection transistor circuit includes:
A PMOS transistor Q12 having a source connected to the feedback wiring and a gate connected to a reference voltage, and an NMOS transistor Q13 having a source connected to the ground and a drain and a gate connected to the drain of the PMOS transistor Q12. Transistor circuit for
An NMOS having a source connected to ground, a gate connected to the gate of the NMOS transistor Q10, and a drain connected to the sources of NMOS transistors Q3 and Q4 each having the inverting input terminal and the non-inverting input terminal of the differential amplifier circuit as gates Consisting of transistor Q5,
The second driving transistor circuit includes:
A constant voltage circuit comprising an NMOS transistor Q11 having a source connected to ground, a gate connected to the gate of the NMOS transistor Q13, and a drain connected to the sources of the NMOS transistors Q3 and Q4.

5. The constant voltage circuit according to claim 4 , wherein a resistor is provided in place of each of the NMOS transistor Q10 and the NMOS transistor Q13.

6. The constant voltage circuit according to claim 2 , wherein a source follower circuit using a MOS transistor is used as means for obtaining a node point controlled to the same potential as the feedback wiring. Constant voltage circuit.