JP4326482B2 - 暗号処理回路 - Google Patents
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図1は、本発明の暗号処理回路を用いる一実施形態である自動車の錠の施錠・解錠を行うキーレスエントリーシステム1の全体構成を示す図である。キーレスエントリーシステム1は、携帯型の子機2と自動車等に搭載される親機3とを含んで構成されている。子機2は、例えば、自動車のドアロックやステアリングロックの鍵穴に差し込むキーのハンドル部等に設けられている。また、親機3は、自動車側に設けられている。
図2は、データ処理回路13の構成を示す図である。データ処理回路13は、CPU51A、RAM(Random Access Memory)52A、EEPROM(Electrically Erasable Programmable Read-Only Memory)53A、乱数生成回路54A、暗号処理回路55A、及び入出力ポート56Aを備えている。そして、各部51A〜56Aはバス57Aにより互いに通信可能に接続されている。
図3は、キーレスエントリーシステム1の子機2と親機3との間における通信手順を示すフローチャートである。まず、子機2の操作スイッチ12の操作等により送信処理が起動される(S301)。子機2のデータ処理回路13は、EEPROM53Aに記憶されている車番(車体番号)を親機3に送信する(S302)。親機3のデータ処理回路21は、子機2から車番が送信されてくるのを待機しており(S303)、子機2から送信されてくる車番を受信すると、当該車番をEEPROM53Bに記憶されている車番と比較する(S304)。
図4は、DESの暗号化の処理の流れを示すフローチャートである。DESの暗号化処理は、第1段から第16段までの処理で構成されている。まず、暗号化の対象となる64ビットの平文を初期転置(Initial Permutation)により並べ替え、第1段の入力データとなる左側の32ビット(L0)及び右側の32ビット(R0)を生成する(S401)。そして、第2段の入力データとなるL1及びR1は次式(1,2)により求められる。
本実施形態では、図4〜図6で説明した暗号化及び復号の処理における転置・換字処理が暗号処理回路55A,55Bを用いて実現されている。暗号処理回路55A及び暗号処理回路55Bは同様の構成であるため、以後、暗号処理回路55Aについて説明する。図7は、暗号処理回路55Aの構成を示す図である。暗号処理回路55Aは、入力レジスタ(データ入力部)61、転置・換字部62、出力バッファ(データ出力部)63、選択レジスタ64、マルチプレクサ65,66、及びアドレスデコーダ67を備えている。
次に、転置・換字部62の各モジュール71〜78の構成について説明する。
図8は、初期転置におけるビット毎の対応規則91を示す図である。この対応規則91は、例えば、初期転置部71に入力される64ビットの入力データの58ビット目が出力データの1ビット目となり、入力データの50ビット目が出力データの2ビット目となるというような、64ビットの入力データと64ビットの出力データとのビット毎の対応を示すものである。
図10は、最終転置におけるビット毎の対応規則92を示す図である。この対応規則92は、例えば、最終転置部72に入力される64ビットの入力データの40ビット目が出力データの1ビット目となり、入力データの8ビット目が出力データの2ビット目となるというような、64ビットの入力データと64ビットの出力データとのビット毎の対応を示すものである。
図12は、拡大型転置におけるビット毎の対応規則93を示す図である。この対応規則93は、例えば、拡大型転置部73に入力される32ビットの入力データの32ビット目が出力データの1ビット目となり、入力データの1ビット目が出力データの2ビット目となるというような、32ビットの入力データと48ビットの出力データとのビット毎の対応を示すものである。なお、拡大型転置においては、32ビットの入力データを48ビットの出力データに拡大するため、入力データのうちの16ビットは、出力データの2ビットに出力される。例えば、入力データの1ビット目は、出力データの2ビット目及び48ビット目の2ビットに出力される。
図14は、S−BOX部74の構成を示す図である。図に示すように、S−BOX部74は、S1〜S8で構成されており、48ビットの入力データの先頭から6ビットごとに分割したデータがS1〜S8に入力される。そして、例えば、S1においては、6ビットの入力データが対応規則に基づいて4ビットに変換されて出力される。同様に、S2〜S8においても、6ビットの入力データが夫々の対応規則に基づいて4ビットに変換されて出力される。
図17は、P転置におけるビット毎の対応規則101を示す図である。この対応規則101は、例えば、最終転置部75に入力される32ビットの入力データの16ビット目が出力データの1ビット目となり、入力データの7ビット目が出力データの2ビット目となるというような、32ビットの入力データと32ビットの出力データとのビット毎の対応を示すものである。
図19は、PC1転置におけるビット毎の対応規則102を示す図である。この対応規則102は、例えば、PC1転置部76に入力される64ビットの入力データの57ビット目が出力データの1ビット目となり、入力データの49ビット目が出力データの2ビット目となるというような、64ビットの入力データと56ビットの出力データとのビット毎の対応を示すものである。なお、PC1転置においては、64ビットの入力データを56ビットの出力データに縮約するため、入力データのうちの8ビットは出力データに出力されない。
図21は、ローテートシフトにおける入力データと出力データとの対応規則103を示す図である。つまり、対応規則103は、28ビットのC1及び28ビットのD1は、28ビットのC0及び28ビットのD0を1ビット左ローテートシフトすることにより得られ、C2及びD2は、C1及びD1を1ビット左ローテートシフトすることにより得られ、C3及びD3は、C2及びD2を2ビット左ローテートシフトすることにより得られることを示している。このように、対応規則103においては、C1〜C16及びD1〜D16までのローテート数が示されている。なお、左ローテートシフトの処理は入力データの各ビットと出力データの各ビットとが1対1で対応したものであり、他の転置処理と同様にビット毎の対応規則であると言うことができる。
図23は、PC2転置におけるビット毎の対応規則104を示す図である。この対応規則104は、例えば、PC2転置部78に入力される56ビットの入力データの14ビット目が出力データの1ビット目となり、入力データの17ビット目が出力データの2ビット目となるというような、56ビットの入力データと48ビットの出力データとのビット毎の対応を示すものである。なお、PC2転置においては、56ビットの入力データを48ビットの出力データに縮約するため、入力データのうちの8ビットは出力データに出力されない。
3 親機 11 電池
12 操作スイッチ 13,21 データ処理回路
14,22 送受信回路 23 駆動回路
24 アクチュエータ 25 バッテリ
51A,51B CPU 52A,52B RAM
53A,53B EEPROM 54A,54B 乱数生成回路
55A,55B 暗号処理回路 56A,56B 入出力ポート
61 入力レジスタ 62 転置・換字部
63 出力バッファ 64 選択レジスタ
65,66 マルチプレクサ 67 アドレスデコーダ
71 初期転置部 72 最終転置部
73 拡大型転置部 74 S−BOX部
75 P転置部 76 PC1転置部
77 ローテートシフト部 78 PC2転置部
95 セレクタ 96 置換回路
97 選択回路 98 選択レジスタ
Claims (1)
- 複数ビットの入力データを変換して出力する共通鍵ブロック暗号方式がDESであり、所定の対応規則が、DESのS−BOXに入力されるデータと前記S−BOXから出力されるデータとの対応規則を行う暗号処理回路であって、
前記入力データと、前記入力データの並べ替えを指示する選択データと、を受信し、前記入力データを前記選択データに基づいて並べ替えたデータを所定の対応規則に基づいて変換して出力する論理回路と、を備え、
前記論理回路は、
前記S−BOXに入力される前記複数ビットの入力データの最上位ビット及び最下位ビットを前記選択データに基づいて並べ替えて出力する選択回路と、
前記選択回路から出力される前記複数ビットの入力データの最上位ビット及び最下位ビットと、前記複数ビットの入力データの最上位ビット及び最下位ビット以外のビットと、を前記所定の対応規則に基づいて変換して出力する換字回路と、
を有することを特徴とする暗号処理回路。
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