JP4322474B2

JP4322474B2 - Semiconductor integrated circuit device

Info

Publication number: JP4322474B2
Application number: JP2002180022A
Authority: JP
Inventors: 啓之亮鳥山; 薫大鋸谷; 浩史三木; 雅俊長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-20
Filing date: 2002-06-20
Publication date: 2009-09-02
Anticipated expiration: 2022-06-20
Also published as: JP2004023057A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）と容量素子とを備えた半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とこれに直列に接続された情報蓄積用容量素子とを有し、この容量素子に電荷が蓄積されているか否かで、「１」、「０」が判定される。
【０００３】
しかしながら、この容量素子に蓄積される電荷は微少であるため、その読み出しやリフレッシュの際には、アンプ（増幅回路）が用いられる。
【０００４】
例えば、このアンプには、電源電位（Ｖｄｄ）や基準電位（Ｖｓｓ）が印加されるが、このような電位の供給線に発生するノイズを低減するため、ノイズ対策用の容量素子が接続される。
【０００５】
この容量素子によって、ノイズの伝搬を低減し、回路の安定動作が確保される。
【０００６】
例えば、特開２０００−３２３６８２号公報、特開２００１−１４８４７１号公報および特開２００１−１５６２７０号公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用する半導体集積回路装置が記載されている。
【０００７】
また、ＵＳ６，１９１，９９０Ｂ１公報には、ＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を、ノイズ対策用の容量素子として使用し、ノイズ対策用の容量素子の下部電極をビット線と同層の配線で接続した半導体集積回路装置が記載されている。
【０００８】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置、特に、ＤＲＡＭの研究・開発に従事しており、前述のノイズ対策用の容量素子（バイパスコンデンサ）の構成やその形成方法について検討している。
【０００９】
前述した通り、ノイズ対策用の容量素子にＤＲＡＭメモリセルを構成する容量素子と同じ構造の素子を用いることにより、これらの製造工程を共通化し、また、ノイズ対策用の容量素子の容量を大きくすることが可能となる。
【００１０】
しかしながら、ＤＲＡＭ動作の高速化等の要求に伴い、ノイズ対策用の容量素子に要求される性能も多様化している。
【００１１】
例えば、容量（コンデンサ）の周波数特性は、ｆＴ＝１／（２πＲＣ）［ｆＴ＝遮断周波数、Ｒ＝抵抗、Ｃ＝容量］で表され、高周波の領域においてもコンデンサとして機能するためには、その抵抗（インピーダンス）が小さくなければならない。
【００１２】
一方、ＤＲＡＭメモリセルは、種々の材料膜で構成され、材料の抵抗やその特質を考慮しながら、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１３】
また、各材料のパターン間の余裕やフォトリソグラフィの解像度等を考慮した、ノイズ対策用の容量素子の構成や製造方法を検討する必要がある。
【００１４】
本発明の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにある。
【００１５】
また、本発明の他の目的は、半導体集積回路装置（ＤＲＡＭ）のノイズ対策用容量素子の特性を向上させることにより、半導体集積回路装置の動作周波数を向上させることにある。また、半導体集積回路装置の特性を向上させることにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第１導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第２導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第４導電性膜との間の電流の経路であって、第３導電性膜、第１導電性膜および第２導電性膜を介する第１の経路は、第３導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
（２）本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜上に形成された第２導電性膜と、（ｃ）前記第２導電性膜上に形成された第３導電性膜と、（ｄ）前記第３導電性膜上に形成された第４導電性膜と、（ｅ）前記第４導電性膜上に形成された容量素子と、を有し、（ｆ）前記容量素子と前記第３導電性膜との間の電流の経路であって、第４導電性膜を介する第１の経路は、第４導電性膜、第３導電性膜、第２導電性膜、第１導電性膜、半導体基板、第１導電性膜および第２導電性膜を介する第２の経路より低抵抗である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）のレイアウトの概略を示す基板（チップ）１の要部平面図である。図示するように、基板（チップ）の主面には、ＤＲＡＭメモリセルがアレイ状に配置されたメモリセル領域ＭＣＲが複数配置されている。このメモリセル領域は、４つ（ＭＣＲ１〜４）で一のブロックを構成し、このブロック間には、Ｘ系アドレス選択回路やＹ系アドレス選択回路等が形成されている。また、ブロック間には、バッファメモリとなる複数のＳＲＡＭマクロの他、論理回路や入出力回路（図示せず）等が形成されている。
【００２０】
また、図２は、図１のメモリセル領域ＭＣＲおよびその周辺の拡大図である。図示するように、メモリセル領域ＭＣＲは、多数のサブアレイＳＡＲＹに分割されており、サブアレイ行の上下には、センスアンプＳＡが形成されている。また、サブアレイ列の左右には、サブワードドライバＳＷＤが形成されている。
【００２１】
また、メモリセル領域ＭＣＲ間には、メインアンプＭＡ、ライトアンプＷＡおよびその制御回路ＲＷＣが形成され、さらに、メインアンプＭＡのノイズ対策用容量素子（容量）Ｃが形成されている。
【００２２】
なお、この他、Ｙ系アドレス選択回路とＳＲＡＭマクロとの間、入出力回路とＳＲＡＭマクロとの間などには、コントロールノイズ用のノイズ対策用容量素子ＣやＩ／Ｏノイズ用のノイズ対策用容量素子Ｃが設けられる。
【００２３】
このように、ノイズ対策用容量素子Ｃを設けることによって、電源供給線で発生するノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００２４】
次いで、本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を図３〜図１７を用いて工程順に説明する。図３〜図１７は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図もしくは要部平面図を示す図である。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル領域）ＭＣＲを示し、右側部分はノイズ対策用容量素子領域ＣａＲを示している。左側部分は、平面図のＡ−Ａ断面部に対応し、右側部分は、Ｂ−Ｂ断面部に対応する。なお、説明を分かり易くするため、平面図においても適宜ハッチングを付している。
【００２５】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離ＳＧＩを形成する。これは、素子分離領域の基板１をエッチングして溝を形成し、熱酸化することにより、溝の内壁に薄い熱酸化膜を形成した後、基板１上に酸化シリコン膜を堆積し、その表面を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）することにより形成する。
【００２６】
ここで、メモリセル領域ＭＣＲにおいては、素子形成領域Ｌが図４に示すように、区画され、一方、ノイズ対策用容量素子領域ＣａＲは、図５に示すように、素子分離ＳＧＩで覆われる。
【００２７】
次に、図６に示すように、基板１にｐ型不純物（ホウ素）をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル３を形成する。なお、図示しない周辺回路領域には、ｐ型ウエル３の他、必要に応じてｎ型不純物（例えばリン）をイオン打ち込み等しｎ型ウエルを形成する。
【００２８】
次に、基板１の表面を洗浄した後、熱酸化によりゲート酸化膜（ゲート絶縁膜）８を形成する。次に、ゲート酸化膜８の上部にリン（Ｐ）をドープした低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で薄いＷＮ（窒化タングステン）膜９ｂとＷ（タングステン）膜９ｃとを堆積し、さらにその上部にＣＶＤ（Chemical Vapor Deposition）法で窒化シリコン膜１０を堆積する。
【００２９】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングし、さらに、窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を形成する。なお、メモリセル領域ＭＣＲに形成されたゲート電極９は、ワード線ＷＬとして機能する。また、図示しない周辺回路領域にも、同様にゲート電極９を形成してもよい。
【００３０】
次に、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ^-型半導体領域１１を形成する。
【００３１】
次に、基板１上にＣＶＤ法で窒化シリコン膜１３を堆積する。なお、図示しない周辺回路領域のゲート電極９上にも、窒化シリコン膜１３を堆積し、異方的にエッチングすることによって、サイドウォールスペーサ（１３ａ）を形成してもよい。また、このサイドウォールスペーサ（１３ａ）の形成の前後のイオン打ち込みによりＬＤＤ（Lightly doped Drain）構造のソース、ドレイン領域を形成してもよい。その結果、周辺回路領域（図示せず）に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。この他、周辺回路領域に、ノイズ対策用のＭＯＳ（Metal Oxide Semiconductor）容量を形成してもよい。このＭＯＳ容量については、実施の形態５で説明する。
【００３２】
なお、ノイズ対策用容量素子領域ＣａＲには、ゲート電極９および窒化シリコン膜１３は形成しない。即ち、多結晶シリコン膜９ａ等をエッチングする際、かかる領域においては、これらをエッチングにより除去する。
【００３３】
次に、基板１上に、ＣＶＤ法で酸化シリコン膜１６を堆積し、ＣＭＰ法により研磨することにより、その表面を平坦化する。
【００３４】
次に、酸化シリコン膜１６および窒化シリコン膜１３をドライエッチングすることによって、ｎ^-型半導体領域１１の上部にコンタクトホール１８、１９を形成する（図７参照）。この際、ノイズ対策用容量素子領域ＣａＲの酸化シリコン膜１６および窒化シリコン膜１３をストライプ状に除去する（図８参照）。次いで、このコンタクトホール１８、１９を介して、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ型半導体領域１７を形成する。
【００３５】
次に、コンタクトホール１８、１９等の内部にプラグ（接続部）ＬＣＴを形成する。プラグＬＣＴを形成するには、コンタクトホール１８、１９の内部を含む酸化シリコン膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール１８、１９の内部のみに残すことによって形成する。ここで、ノイズ対策用容量素子領域ＣａＲでは、図８に示すように、ストライプ状にプラグＬＣＴが形成される。
【００３６】
次に、図９に示すように、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで、メモリセル領域ＭＣＲのコンタクトホール１８の上部にスルーホール２５を形成する（図１０参照）。また、ノイズ対策用容量素子領域ＣａＲでは、ストライプ状のプラグＬＣＴ上に、スルーホール２５を形成する（図１１参照）。
【００３７】
次いで、薄いＴｉＮ膜およびＷ膜を順次堆積した後、酸化シリコン膜２１上のＷ膜等をＣＭＰ法で研磨し、スルーホール２５の内部のみに残すことによってプラグＢＬＣＴを形成する。このＴｉＮ膜は、バリアメタル膜と呼ばれ、Ｗ膜とシリコン膜（プラグＬＣＴ）が接触し、不所望の生成物が生じるのを防止する役割を果たす。
【００３８】
次に、メモリセル領域ＭＣＲの酸化シリコン膜２１の上部にスパッタリング法でＷ膜を堆積した後、Ｗ膜をドライエッチングすることによって、ビット線ＢＬを形成する。なお、図９のメモリセル領域ＭＣＲは、例えば、図１０のＡ−Ａ断面部と対応し、かかる断面部には、ビット線ＢＬおよびプラグＢＬＣＴは表れないが、これらとプラグＬＣＴ等との関係を明確にするため、図９中には、これらを記載してある。
【００３９】
また、ノイズ対策用容量素子領域ＣａＲでは、図１１に示すように、プラグＢＬＣＴ上に、ビット線ＢＬが、Ｙ方向に延在している。このビット線ＢＬは、Ｘ方向に延在している。また、ビット線ＢＬの幅は、プラグＢＬＣＴの幅（径）より小さい。また、メモリセル領域ＭＣＲにおいては、後述する容量Ｃ間であって、Ｘ方向に延在するようビット線ＢＬが形成されているのに対し、ノイズ対策用容量素子領域ＣａＲにおいては、隣接する２つの容量Ｃ毎に、Ｙ方向にビット線ＢＬが形成されている（図１４参照）。このビット線ＢＬは、後述する容量Ｃの引き出し配線となる。
【００４０】
次に、図１２示すように、ビット線ＢＬ上に酸化シリコン膜３４を例えばＣＶＤ法で形成し、エッチングすることによって、メモリセル領域ＭＣＲのコンタクトホール１９内のプラグＬＣＴ上に、スルーホール３８等を形成する（図１３）。スルーホール３８の径は、その下部のコンタクトホール１９の径よりも小さい。その結果、ビット線ＢＬとスルーホール３８との合わせマージンが確保される。
【００４１】
次に、酸化シリコン膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８等の内部のみに残すことによって、プラグＳＮＣＴを形成する。
【００４２】
ここで、ノイズ対策用容量素子領域ＣａＲでは、図１４に示すように、プラグＬＣＴ上に、プラグＳＮＣＴが形成されるが、これは、後述する容量Ｃ下であって、Ｘ方向に隣接する２つ分の容量の形成領域毎に形成されている。
【００４３】
次に、図１５に示すように、酸化シリコン膜３４の上部にＣＶＤ法で窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で厚い酸化シリコン膜４１を堆積する。次いで、フォトレジスト膜(図示せず)をマスクにして酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１６）。ここで、ノイズ対策用容量素子領域ＣａＲにおいては、図１７に示すように、プラグＳＮＣＴ上に、溝４２が形成されるが、これは、メモリセル領域ＭＣＲの溝４２と同じピッチで形成される。例えば、Ｘ方向にｍ個、Ｙ方向にｎ個形成される。但し、かかる領域の溝４２のピッチは、メモリセル領域ＭＣＲのそれと同じピッチに限定されるわけではなく、そのピッチを変え、また、溝４２のパターンの形状を変えてもよい。
【００４４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープしたアモルファスシリコン膜４３ｂをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ｂをエッチバック等することにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ｂを残す。
【００４５】
次に、溝４２の内部に残った上記アモルファスシリコン膜４３ｂの表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３ｃが溝４２の内壁に沿って形成される。この多結晶シリコン膜４３ｃは、情報蓄積用容量素子Ｃの下部電極４３として使用される。
【００４６】
次に、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で酸化タンタル(Ｔａ₂Ｏ₅)膜４４を堆積する。この酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁膜として使用される。
【００４７】
次に、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極４５、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成される情報蓄積用容量素子（容量）Ｃを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００４８】
また、ノイズ対策用容量素子領域ＣａＲに、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３ｃからなる下部電極４３で構成されるノイズ対策用容量素子Ｃが形成される。この容量素子Ｃの下部電極４３は、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続されている。
【００４９】
従って、例えば、ノイズ対策用容量素子領域ＣａＲのビット線ＢＬ（ノイズ対策用容量素子Ｃの引き出し配線）を図示しないプラグを介して電源電位配線に接続し、上部電極４５を基準電位配線に接続することによって、これらの配線上のノイズの伝搬を低減し、回路の安定動作を確保することができる。
【００５０】
また、本実施の形態によれば、ＤＲＡＭメモリセルと同じピッチの容量を用いることで、大容量を確保することができる。また、装置の微細化を図ることができる。
【００５１】
また、その製造工程をＤＲＡＭメモリセルと共通化することにより、製造工程数の削減、製造時間の短縮を図ることができる。また、装置の製造が容易となり、製品歩留まりを向上させることができる。
【００５２】
また、本実施の形態によれば、この容量素子Ｃの下部電極４３をプラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介し、ビット線ＢＬに接続したので、下部電極４３とビット線ＢＬ間の抵抗を低減することができる。その結果、容量の周波数特性を向上させる、例えば、遮断周波数を大きくすることができる。また、高周波の領域においても、位相補償容量として使用することができる。この位相補償容量とは、レギュレーターの正帰還回路の発振を防ぐために用いる容量である。
【００５３】
例えば、図１８の右部に示すように、この容量素子Ｃの下部電極４３とビット線ＢＬ間を、プラグＳＮＣＴ、プラグＬＣＴ、ｎ型半導体領域１７およびプラグＢＬＣＴを介して接続することも可能である。
【００５４】
このような場合は、ｎ型半導体領域１７はプラグＬＣＴより抵抗が大きいため、その抵抗が大きくなり、また、電流経路も長くなってしまうため、容量の周波数特性が悪くなってしまう。しかしながら、本実施の形態においては、この容量素子Ｃの下部電極を、ｎ型半導体領域（半導体基板）を介さず引き出したので、容量の特性を向上させることができる。即ち、この容量素子Ｃの下部電極４３とビット線ＢＬ間の電流経路であって、プラグＳＮＣＴ、プラグＬＣＴ、半導体基板（ｎ型半導体領域１７、ｐ型ウエル３や素子分離ＳＧＩ等）、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第２の経路）より、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は低抵抗である。また、プラグＳＮＣＴ、プラグＬＣＴおよびプラグＢＬＣＴを介する経路（第１の経路）は、半導体基板を介さないバイパス経路と言える。
【００５５】
また、プラグＳＮＣＴやプラグＬＣＴを、メモリセル領域ＭＣＲのものより大きく形成したので、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。
【００５６】
また、ビット線ＢＬを、Ｘ方向に隣接する２つの容量Ｃ毎に、Ｙ方向に形成したので、２つの容量の下部に、細長くプラグＳＮＣＴを配置することができ、容量素子Ｃの下部電極とビット線ＢＬ間の抵抗を下げることができる。また、ビット線ＢＬを、Ｙ方向に形成することにより、ビット線ＢＬとプラグＳＮＣＴとの余裕を確保しやすくなり、加工が容易となる。
【００５７】
即ち、ビット線ＢＬは、Ｗ等の金属よりなり、プラグＳＮＣＴは、多結晶シリコンよりなるため、これらの材料が接触するとビット線ＢＬの金属がシリサイドに置換され、電気的抵抗を増大させてしまう。また、容量の下部電極４３も多結晶シリコンよりなるため、下部電極とビット線ＢＬとの距離も確保する必要がある。
【００５８】
なお、前述した通りプラグＢＬＣＴの下部にＴｉＮ膜を形成するのも、Ｗ膜とプラグＬＣＴが直接接触することを防止するためである。
【００５９】
また、ビット線ＢＬを、例えば、Ｘ方向に隣接する３つもしくは４つの容量Ｃ毎に形成することも可能であるが、ビット線ＢＬの間隔が大きくなると、ビット線ＢＬの形成領域が小さくなる。その結果、ビット線ＢＬをさらに上層の配線（例えば、電源供給線）と接続する際に、その接続領域を確保することが困難となる。即ち、これらの間を、複数のプラグや配線を用いて接続しなければならず、これらのプラグや配線による抵抗が大きくなる。従って、２つ程度が好適である。
【００６０】
（実施の形態２）
次に、本発明の実施の形態２である半導体集積回路装置（ＤＲＡＭ）を図１９〜図２２を用いて工程順に説明する。図１９〜図２２は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）を示す基板の要部断面図もしくは要部平面図を示す図である。
【００６１】
（１）実施の形態１においては、Ｘ方向に隣接する２つの容量Ｃの下部領域に、プラグＳＮＣＴを形成したが、Ｙ方向に並ぶこれらのプラグＳＮＣＴを繋げてもよい。
【００６２】
即ち、図１９および図２０に示すように、横（Ｘ方向）に２個、縦（Ｙ方向）にｎ個（ｎ≧２、整数）の容量Ｃの領域下にプラグＳＮＣＴを形成する。
【００６３】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＳＮＣＴの構造を除く他は、実施の形態１の場合と同様であるため、その説明を省略する。
【００６４】
また、実施の形態１では、プラグＬＣＴをストライプ状としたが、ストライプ状のプラグＬＣＴ間を接続してもよい。即ち、プラグＬＣＴを、全面に形成してもよい（図３１、図３２参照）。
【００６５】
（２）また、前記（１）の場合においては、プラグＢＬＣＴを複数設けたが、Ｙ方向に並ぶプラグＢＬＣＴを繋げてもよい。
【００６６】
即ち、図２１および図２２に示すように、ビット線ＢＬ下に、ビット線と同じ方向（Ｙ方向）に延在するようプラグＢＬＣＴを形成する。
【００６７】
なお、図示する構造の半導体集積回路装置の製造方法は、プラグＢＬＣＴの構造を除く他は、前記（１）の場合と同様であるため、その説明を省略する。
【００６８】
また、前記（１）の場合と同様に、プラグＬＣＴは、ストライプ状でも良く、また、全面に形成してもよい（図３１、図３２参照）。
【００６９】
このように、本実施の形態によれば、Ｙ方向に並ぶプラグＳＮＣＴを繋げたので、実施の形態１の場合に比べさらに、ビット線ＢＬと容量Ｃとの間の抵抗を小さくすることができ、容量Ｃの周波数特性をさらに向上させることができる。
【００７０】
（実施の形態３）
実施の形態２において、いくつか説明したように、プラグＳＮＣＴ、ＬＣＴおよびＢＬＣＴ等の形状の組み合わせは種々可能である。
【００７１】
そこで、本実施の形態においては、これらの組み合わせの代表的なものについて説明する。図２３〜図６６は、本実施の形態の半導体集積回路装置（ＤＲＡＭ）の各部位の形状を示す基板の要部断面図もしくは要部平面図を示す図である。なお、断面図において、説明対象部位の下層の層はその図示を省略してある。また、これらの図においては、例えば、メモリセルを構成する各部位との対比を容易にするため、必要に応じてメモリセル領域ＭＣＲの素子形成領域（アクティブ）Ｌのパターンを破線で表示してある。
【００７２】
（１）素子分離ＳＧＩおよび素子形成領域Ｌの形状について説明する。
【００７３】
（１−１：全面素子分離）例えば、実施の形態１の場合においては、ノイズ対策用容量素子領域ＣａＲの全面に素子分離ＳＧＩを形成した。この場合の素子分離の状態を図２３および図２４に示す。
【００７４】
（１−２：メモリセル状）この他、図２５および図２６に示すように、メモリセル領域ＭＣＲと同様の素子形成領域Ｌを形成してもよい（図４参照）。
【００７５】
（１−３：全面アクティブ）また、図２７および図２８に示すように、ノイズ対策用容量素子領域ＣａＲの全面に素子形成領域Ｌを形成してもよい。
【００７６】
即ち、実施の形態１で説明した図１５に示すように、ビット線ＢＬの下部のプラグと、容量Ｃの下部のプラグ（ＬＣＴ）が繋がっている場合（メモリセル領域のコンタクトホール１８と１９が繋がっているような場合）には、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さない。主たる電流経路が半導体基板を介さないとは、容量Ｃとビット線ＢＬとの間の種々の電流経路のうち、半導体基板を介する経路よりも低抵抗の経路が存在することを意味する。電流経路が低抵抗であるとは、経路が短い場合や、経路を構成する各部位の抵抗が小さいことを意味する。即ち、半導体基板を介さない電流経路（第１の経路）は、半導体基板を介する電流経路（第２の経路）より低抵抗である。
【００７７】
従って、素子分離ＳＧＩおよび素子形成領域Ｌは、前記（１−１）〜（１−３）のどの形状であっても良い。
【００７８】
但し、ＣＭＰ法を用いて素子分離溝内に酸化シリコン膜を埋め込むことにより素子分離ＳＧＩを形成する場合であって、素子分離溝のパターンが大きい場合には、いわゆるディッシングと呼ばれる現象が起きやすい。これは、パターンの外周部に比べ、パターンの中央部の研磨量が大きくなり、パターンの中央部に窪みが生じる現象である。このような窪みが生じると、その後の膜の加工に不具合が生じる。従って、例えば、前記（１−２）の形状とすることで、ディッシング量を低減することができる。もちろん、前記（１−１）〜（１−３）の他、素子分離ＳＧＩをストライプ状とする等、種々の形状が考え得る。
【００７９】
また、前記（１−１）の形状とした場合には、素子形成領域Ｌへの不純物の注入工程が不要となる。
【００８０】
（２）次に、プラグＬＣＴの形状について説明する。
【００８１】
参考のため、メモリセル領域ＭＣＲのプラグＬＣＴの形状を、図７９に示す。
【００８２】
（２−１：ストライプ）例えば、実施の形態１の場合においては、メモリセル領域ＭＣＲのプラグＬＣＴをＸ方向に繋げ、ストライプ状とした（図２９、図３０）。即ち、メモリセル領域のコンタクトホール１９をＸ方向に繋げ、その内部に導電性膜を埋め込んだ形状とした。
【００８３】
なお、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにするには、少なくとも、メモリセル領域のコンタクトホール１８と１９内のプラグが繋がっていればよいが、容量Ｃとビット線ＢＬ間の抵抗をできるだけ下げるためには、プラグＬＣＴのパターン面積が大きい方が好ましい。
【００８４】
（２−２：全面）この他、図３１および図３２に示すように、ノイズ対策用容量素子領域ＣａＲの全面にプラグＬＣＴを形成してもよい。
【００８５】
（２−３：格子状）また、ストライプ状のプラグを、Ｙ方向に接続し、格子状としてもよい。例えば、図３３および図３４に示すように、メモリセル領域のコンタクトホール１８内のプラグをＹ方向に繋げた領域で接続する。
【００８６】
（２−４：変形格子状）また、前記（２−３）のＹ方向における接続位置を、交互にし、例えば、図３５および図３６に示すような形状としてもよい。即ち、メモリセル領域のコンタクトホール１８内のプラグを、ストライプ状のプラグと接続したような形状とする。
【００８７】
このように、プラグＬＣＴの形状を工夫することにより、容量Ｃとビット線ＢＬとの間の主たる電流経路が半導体基板を介さないようにすることができる。
【００８８】
なお、（２−３）や（２−４）に示す形状は、高精度の加工技術を要し、また、（２−２）に示す形状は、前述したディッシング現象等が生じやすい。これに対し（２−１）で説明したストライプ形状は、加工が容易で、本実施の形態に用いて好適である。
【００８９】
（３）次に、プラグＢＬＣＴの形状について説明する。
【００９０】
参考のため、メモリセル領域ＭＣＲのプラグＢＬＣＴの形状を、図８０に示す。
【００９１】
（３−１：格子ドットペア）例えば、実施の形態１（図９および図１１参照）の場合においては、プラグＢＬＣＴを図３７および図３８に示す位置に配置した。
【００９２】
（３−２：格子ドット）この他、図３９および図４０に示すように、メモリセル領域ＭＣＲのプラグＢＬＣＴ（図８０参照）をＸ方向およびＹ方向に繋げた場合のすべての交点に、プラグＢＬＣＴを配置してもよい。
【００９３】
（３−３：Ｘ方向ストライプ）また、図４１および図４２に示すように、（３−２）の形状のプラグを、Ｘ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＸ方向に接続した形状としてもよい。
【００９４】
（３−４：Ｙ方向ストライプ）また、図４３および図４４に示すように、（３−２）の形状のプラグを、Ｙ方向に接続してもよい。例えば、メモリセル領域のプラグＢＬＣＴ（図８０参照）をＹ方向に接続した形状としてもよい。
【００９５】
（３−５：Ｙ方向ストライプペア）また、図４５および図４６に示すように、（３−４）の形状のプラグＢＬＣＴを、１つ置きに省いてもよい。
【００９６】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、ビット線ＢＬとプラグＢＬＣＴとの接触面積が大きい方が好ましい。プラグＢＬＣＴの形成面積は、少なくともメモリセルのプラグＢＬＣＴの形成面積と同等もしくはそれ以上であることが望ましい。
【００９７】
また、プラグＢＬＣＴのパターンのピッチがメモリセルのプラグＢＬＣＴのピッチより小さい場合には、フォトリソグラフィーによる解像が困難となる。即ち、メモリセルは、その解像の限界まで微細化されているため、パターンピッチが狭いと、解像不良が生じやすい。従って、プラグＢＬＣＴのパターンのピッチは、メモリセルのプラグＢＬＣＴのピッチと同等もしくはそれ以上であることが望ましい。
【００９８】
また、プラグＳＮＣＴとプラグＢＬＣＴを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【００９９】
例えば、実施の形態１や２で説明した、（３−１）の形状や、（３−５）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１００】
なお、プラグＢＬＣＴを省略し、プラグＬＣＴ上に直接ビット線ＢＬを形成してもよい。この場合、例えばビット線ＢＬを薄いＴｉＮ膜（バリアメタル膜）とＷ膜の２層構造とし、ビット線ＢＬを構成するＷ膜とプラグＬＣＴが接触しないようにする。
【０１０１】
（４）次に、ビット線ＢＬの形状について説明する。
【０１０２】
参考のため、メモリセル領域ＭＣＲのビット線ＢＬの形状を、図８１に示す。
【０１０３】
（４−１：Ｙ方向ストライプペア）例えば、実施の形態１の場合においては、ビット線ＢＬを、Ｙ方向に延在するよう形成した。また、メモリセル領域のコンタクトホール１８（図７９参照）であって、Ｙ方向に隣接するコンタクトホール１８上に延在するよう形成した。また、換言すれば、前記（３−５）の形状のプラグＢＬＣＴ（図４６参照）上にＹ方向に延在するよう形成した（図４７および図４８）。
【０１０４】
（４−２：Ｙ方向ストライプ）この他、ビット線ＢＬを図４９および図５０に示すように、メモリセル領域のすべてのコンタクトホール１８上に、Ｙ方向に延在するよう形成してもよい。
【０１０５】
（４−３：メモリセル状）また、図５１および図５２に示すように、メモリセル領域のビット線ＢＬと同じ形状とし、Ｘ方向に延在させてもよい。
【０１０６】
（４−４：格子状）また、図５３および図５４に示すように、ビット線ＢＬの形状を、（４−２）の形状と、図８１のメモリセル領域のビット線のパターンを組み合わせた形状とし、格子状にしてもよい。
【０１０７】
ここで、ビット線ＢＬの形成領域が大きいと、ビット線が長い場合であっても抵抗の増加を抑えることができる。
【０１０８】
また、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止するため、これらの形成領域間に余裕がある方が好ましい。この余裕は、少なくともメモリセル領域におけるこれらの間の距離より大きいことが望ましい。
【０１０９】
また、微細なラインとスペースを有するパターンの形成には、位相シフタマスクが用いられる。このマスクを用いた場合には、接続されるラインは全て同位相でなければならない。従って、（４−４）で説明した格子状は、かかるマスクを用いることができず、他の手段で微細化を図る必要がある。また、格子状に加工するためには、高精度の加工技術を要する。これに対し、例えば、（４−１）、（４−２）や（４−３）で説明したストライプ形状は、加工が容易である。
【０１１０】
また、（４−１）や（４−２）で説明したように、ビット線ＢＬをＹ方向に延在させる場合には、ビット線の間隔が大きくなり、その加工が容易となる。また、ビット線の幅をメモリセル領域のビット線ＢＬより大きくすることができる。その結果、ビット線ＢＬ自身の抵抗を小さくすることができ、容量の特性を向上させることができる。また、ビット線の間隔が大きいと、プラグＳＮＣＴの形成領域を大きく確保でき、容量Ｃとビット線ＢＬ間の抵抗を小さくすることができる。
【０１１１】
従って、例えば、実施の形態１や２で説明した、（４−１）の形状は、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１１２】
なお、プラグＢＬＣＴは、ビット線ＢＬとプラグＬＣＴとの接続を図るものであるため、ビット線ＢＬの形状に応じて、その形状が適宜制約されることはいうまでもない。
【０１１３】
（５）次に、プラグＳＮＣＴの形状について説明する。
【０１１４】
参考のため、メモリセル領域ＭＣＲのプラグＳＮＣＴの形状を、図８２に示す。
【０１１５】
（５−１：Ｘ方向ストライプペア）例えば、実施の形態１の場合においては、プラグＳＮＣＴを、Ｘ方向に隣接する容量Ｃの２つ分の形成領域毎に形成した（図５５および図５６）。
【０１１６】
ここで、メモリセル動作の高速化を図るためビット線ＢＬを金属配線とし、また、プラグＳＮＣＴにシリコン膜を用いる場合には、金属とシリコンとの不所望の生成物を防止する必要がある。
【０１１７】
従って、ビット線ＢＬの形成領域とプラグＳＮＣＴの形成領域とは重なってはならない。即ち、プラグＳＮＣＴは、ビット線ＢＬ間に形成する必要がある。例えば、プラグＳＮＣＴを、前記形状とした場合には、ビット線ＢＬの形状として、前記（４−２）や（４−４）で説明した形状をとることはできない。
【０１１８】
（５−２：Ｙ方向ストライプペア）この他、実施の形態２で説明したように、（５−１）で説明したプラグＳＮＣＴのうち、Ｙ方向に並ぶプラグＳＮＣＴを繋げた形状としてもよい（図５７および図５８）。この場合は、ビット線ＢＬの形状として、前記（４−２）や（４−４）の他、（４−３）で説明した形状も、採用することはできない。
【０１１９】
（５−３：Ｘ方向ストライプ）また、図５９および図６０に示すように、プラグＳＮＣＴの形状を、Ｘ方向に延在するストライプ状としてもよい。換言すれば、図８２のメモリセル領域のプラグＳＮＣＴをＸ方向に繋げた形状としてもよい。この場合、ビット線ＢＬは、例えば（４−３）で説明したＸ方向に延在する形状とする他ない。
【０１２０】
（５−４：メモリセル状）また、図６１および図６２に示すように、プラグＳＮＣＴの形状を、図８２のメモリセル領域のプラグＳＮＣＴと同じ形状としてもよい。但し、メモリセル形成領域のプラグＳＮＣＴは、Ｘ方向に延在するビット線ＢＬとの距離を確保するため微細化されている。従って、メモリセル領域のプラグＳＮＣＴと同じ形状とした場合には、他の形状（例えば５−１、５−２等）と比較し、容量Ｃとビット線ＢＬとの間の抵抗が大きくなる。
【０１２１】
（５−５：幅広メモリセル状）また、図６３および図６４に示すように、（５−４）で説明したプラグＳＮＣＴのＸ方向の幅を大きくしてもよい。
【０１２２】
（５−６：Ｙ方向ストライプ）また、図６５および図６６に示すように、（５−４）で説明したプラグＳＮＣＴの内、Ｙ方向に並ぶプラグを繋げた形状としてもよい。
【０１２３】
ここで、容量Ｃとビット線ＢＬとの間の抵抗をできるだけ小さくするには、プラグＳＮＣＴの形成領域が大きい方が好ましい。
【０１２４】
一方、プラグＳＮＣＴとビット線ＢＬを構成する金属膜との接触を防止する必要がある場合には、これらの形成領域が重なってはならない。従って、プラグＳＮＣＴとビット線ＢＬとの形成領域の割合を適宜調整する必要がある。また、プラグＳＮＣＴとビット線ＢＬの間には、ある程度の余裕が必要である。
【０１２５】
従って、例えば、実施の形態１や２で説明した、（４−１）と、（５―１）もしくは（５−２）との組み合わせは、上記の好ましい条件を満たし、本実施の形態に用いて好適である。
【０１２６】
図６７に、前記各部位の形状とその組み合わせの例を示す。この組み合わせのうち、（ａ）は、実施の形態１の場合、（ｂ）は、実施の形態２の（１）の場合、（ｃ）は、実施の形態２の（２）の場合である。即ち、（ａ）は、（５−１）、（３−１）、（２−１）、（４−１）および（１−１）の組み合わせである。また、（ｂ）は、（５−２）、（３−１）、（２−３）、（４−１）および（１−１）の組み合わせである。また、（ｃ）は、（５−２）、（３−５）、（２−１）、（４−１）および（１−１）の組み合わせである。
【０１２７】
また、（ｄ）、（ｅ）および（ｆ）の場合の半導体集積回路装置の基板の要部断面図と要部平面図を図６８〜図７３に示す。（ｄ）の場合は、図６８および図６９であり、例えば（５−３）、（３−３）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｅ）の場合は、図７０および図７１であり、例えば（５−３）、（３−２）、（２−２）、（４−３）および（１−１）の組み合わせである。（ｆ）の場合は、図７２および図７３であり、例えば（５−４）、（図８０）、（２−２）、（４−２）および（１−１）の組み合わせである。
【０１２８】
（実施の形態４）
前記実施の形態１〜３においては、容量Ｃの下部電極を多結晶シリコン膜としたが、この下部電極を金属膜としてもよい。
【０１２９】
例えば、容量Ｃの下部電極および上部電極をＲｕ（ルテニウム）、あるいはＲｕＯ(酸化ルテニウム)，ＴｉＮ(窒化チタン)の膜により形成する。このＲｕ膜は、例えば、ＣＶＤ法により形成することができる。
【０１３０】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様の工程で形成することが可能であるため、その詳細な説明を省略する。
【０１３１】
但し、多結晶シリコン膜よりなるプラグＳＮＣＴとＲｕ膜よりなる下部電極が接触することにより不所望な生成物が生じ得るため、プラグＳＮＣＴをバリアメタル膜で構成する必要がある。もしくは、プラグＳＮＣＴの上部にバリアメタル膜を形成するか、プラグＳＮＣＴとプラグＬＣＴを金属膜としてもよい。
【０１３２】
例えば、実施の形態１において、図１２を参照しながら説明したスルーホール３８内を含む酸化シリコン膜３４の上部に、例えば、ＷＮ（窒化タングステン）膜を堆積し、スルーホール３８の外部のＷＮ膜を除去する。これにより、ＷＮ膜よりなるプラグＳＮＣＴを形成する。
【０１３３】
次に、酸化シリコン膜４１および窒化シリコン膜４０を堆積し、メモリセル領域ＭＣＲのスルーホール３８の上部に溝４２を形成する（図１５参照）。
【０１３４】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、Ｒｕ膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４１の上部のＲｕ膜４３ａをエッチバック等することにより、溝４２の内壁に沿ってＲｕ膜４３ａを残す。
【０１３５】
次に、溝４２の内部に残ったＲｕ膜４３ａの上部にＣＶＤ法で酸化タンタル(Ｔａ₂Ｏ₅)膜４４を形成し、その上部にＣＶＤ法でＲｕ膜およびＷ膜を堆積し、これらの積層膜よりなる上部電極４５ａを形成する。
【０１３６】
なお、バリアメタル膜としては、Ｗ膜、ＴｉＮ膜、Ｔａ（タンタル）もしくはＴａＮ（窒化タンタル）膜等を用いても良い。
【０１３７】
その結果、Ｒｕ膜およびＷ膜の積層膜からなる上部電極４５ａ、酸化タンタル膜４４からなる容量絶縁膜およびＲｕ膜４３ａからなる下部電極で構成される素子Ｃが形成される。
【０１３８】
このような容量Ｃを有する半導体集積回路装置のノイズ対策用容量素子領域ＣａＲの基板の要部断面図および要部平面図を図７４および図７５に示す。
【０１３９】
図示するように、プラグＳＮＣＴは、容量Ｃの４個×ｎ個分の形成領域に形成される。また、図７５の右部に示すように、ビット線ＢＬおよびプラグＢＬＣＴが、Ｙ方向に延在するよう形成される。また、プラグＳＮＣＴとビット線ＢＬ（プラグＢＬＣＴ）の下部には、プラグＬＣＴが形成されている。
【０１４０】
このように、容量Ｃの下部電極に金属を用い、また、プラグＳＮＣＴをバリアメタル膜や金属膜で構成した場合には、容量Ｃとビット線ＢＬ間の抵抗を小さくできる。また、ビット線ＢＬの形成領域が小さくても、容量Ｃの特性を維持することができる。
【０１４１】
なお、本実施の形態の半導体集積回路装置の構成は、前記図面の構成に限られず、実施の形態１〜３で説明した各種構成を取り得ることは言うまでもない。
【０１４２】
また、プラグＳＮＣＴがＷＮ膜等のバリアメタル膜で構成されている場合には、図７６および図７７に示すように、ビット線ＢＬとプラグＳＮＣＴとを積層することが可能である。なお、この場合、プラグＳＮＣＴは、金属膜であってもよい。
【０１４３】
このように、プラグＬＣＴ、プラグＢＬＣＴ、ビット線ＢＬおよびプラグＳＮＣＴを順次積層することができる。
【０１４４】
即ち、この場合にはビット線ＢＬや下部電極とプラグＳＮＣＴとの接触が許容されるため、実施の形態１〜３で説明したこれらのレイアウトの制限がなくなる。
【０１４５】
このように、ビット線ＢＬとプラグＳＮＣＴとを積層することにより、容量素子Ｃの下部電極とビット線ＢＬ間の電流経路（ビット線ＢＬ−プラグＳＮＣＴ−下部電極）がさらに短く、また、低抵抗となる。その結果、容量の周波数特性を向上させる等、装置の特性の向上を図ることができる。
【０１４６】
（実施の形態５）
前記実施の形態１〜４においては、ＤＲＡＭメモリセルを構成する容量と同じ形状の容量Ｃをノイズ対策に用いた（ＤＲＡＭ容量）が、これと併せてＭＯＳ容量を形成してもよい。
【０１４７】
このＭＯＳ容量とは、半導体基板を下部電極、ゲート絶縁膜を容量絶縁膜とし、ゲート電極を上部電極とするものである。
【０１４８】
図７８に、ＤＲＡＭ容量とＭＯＳ容量を有する半導体基板の要部断面図を示す。図中の左部は、ＤＲＡＭ容量部であり、右部は、ＭＯＳ容量部である。
【０１４９】
図中の９は、例えば、多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９であり、また、８は、ゲート酸化膜（ゲート絶縁膜）である。このＭＯＳ容量は、例えば、ＤＲＡＭを構成する情報転送用ＭＩＳＦＥＴや周辺回路を構成するＭＩＳＦＥＴと同様の工程で形成することができる。
【０１５０】
図７８においては、例えば、半導体基板（ｐ型ウエル３）が下部電極、ゲート酸化膜８が容量絶縁膜、ゲート電極９が上部電極となる。なお、２７は、プラグ、３２は、例えばビット線と同層で形成される配線である。また、２２、２３は、コンタクトホール、１３ａは、サイドウォールスペーサ、１４は、ｐ型ウエル３に対する給電領域であるｐ⁺型半導体領域である。
【０１５１】
このように、ＤＲＡＭ容量とＭＯＳ容量とを設けることによって、例えば、周波数は低いが電圧値の大きいノイズは、ＤＲＡＭ容量で除去し、その他の周波数の高いノイズを、ＭＯＳ容量で除去することができる。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１５４】
ノイズ対策用容量素子と、この容量素子の引き出し配線（請求項１記載の第４導電性膜）との間の主たる電流の経路を前記半導体基板を介さないように構成したので、ノイズ対策用容量素子の特性を向上させることができる。また、半導体集積回路装置の動作周波数を向上させることができ、半導体集積回路装置の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置のレイアウトの概略を示す基板（チップ）の要部平面図である。
【図２】図１のメモリセル領域およびその周辺の拡大図（基板の要部平面図）である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１８】本発明の実施の形態１の効果を示すための半導体集積回路装置を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図２９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図３９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図４８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図４９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５７】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図５８】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図５９】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６０】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６１】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６２】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６３】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６４】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６５】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部断面図である。
【図６６】本発明の実施の形態３である半導体集積回路装置の各部位の形状を示す基板の要部平面図である。
【図６７】本発明の実施の形態３において説明した半導体集積回路装置の各部位の組み合わせおよび他の実施の形態において説明した半導体集積回路装置の各部位の組み合わせ（ａ）〜（ｆ）を示す図表である。
【図６８】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図６９】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７０】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７１】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図７３】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図７４】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図７５】本発明の実施の形態４である半導体集積回路装置を示す基板の要部平面図である。
【図７６】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部断面図である。
【図７７】本発明の実施の形態４である他の半導体集積回路装置を示す基板の要部平面図である。
【図７８】本発明の実施の形態５である半導体集積回路装置を示す基板の要部断面図である。
【図７９】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８０】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８１】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【図８２】本発明の半導体集積回路装置のメモリセル領域の各部位の形状を示す基板の要部平面図である。
【符号の説明】
１半導体基板（基板）
３ｐ型ウエル
８ゲート酸化膜
９ａ多結晶シリコン膜
９ｂＷＮ膜
９ｃＷ膜
９ゲート電極
１０窒化シリコン膜
１１ｎ^-型半導体領域
１３窒化シリコン膜
１３ａサイドウォールスペーサ
１６酸化シリコン膜
１７ｎ型半導体領域
１８コンタクトホール
１９コンタクトホール
２１酸化シリコン膜
２２、２３コンタクトホール
２４ｐ⁺型半導体領域
２５スルーホール
２７プラグ
３２配線
３４酸化シリコン膜
３８スルーホール
４０窒化シリコン膜
４１酸化シリコン膜
４２溝
４３ａＲｕ膜
４３ｂアモルファスシリコン膜
４３ｃ多結晶シリコン膜
４３下部電極
４４酸化タンタル膜
４５ＴｉＮ膜（上部電極）
４５ａ上部電極
５０酸化シリコン膜
ＢＬビット線
ＢＬＣＴプラグ
Ｃ容量素子（情報蓄積用容量素子、ノイズ対策用容量素子）
ＣａＲノイズ対策用容量素子領域
Ｌ素子形成領域（アクティブ）
ＬＣＴプラグ
ＭＡメインアンプ
ＭＣＲ、ＭＣＲ１〜４メモリセル領域
Ｑｓ情報転送用ＭＩＳＦＥＴ
ＲＷＣ制御回路
ＳＡセンスアンプ
ＳＡＲＹサブアレイ
ＳＧＩ素子分離
ＳＮＣＴプラグ
ＳＷＤサブワードドライバ
ＷＡライトアンプ
ＷＬワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device including a DRAM (Dynamic Random Access Memory) and a capacitor.
[0002]
[Prior art]
The DRAM has an information transfer MISFET (Metal Insulator Semiconductor Field Effect Transistor) and an information storage capacitive element connected in series therewith, and “1” is determined depending on whether or not charges are accumulated in the capacitive element. , “0” is determined.
[0003]
However, since the electric charge stored in this capacitive element is very small, an amplifier (amplifying circuit) is used for reading and refreshing.
[0004]
For example, a power supply potential (Vdd) or a reference potential (Vss) is applied to this amplifier, but a capacitor for noise countermeasures is connected to reduce noise generated in a supply line of such potential. .
[0005]
By this capacitive element, noise propagation is reduced and stable operation of the circuit is ensured.
[0006]
For example, in Japanese Patent Laid-Open Nos. 2000-323682, 2001-148471, and 2001-156270, an element having the same structure as a capacitor constituting a DRAM memory cell is used as a capacitor for noise suppression. A semiconductor integrated circuit device to be used is described.
[0007]
In US Pat. No. 6,191,990 B1, an element having the same structure as a capacitor element constituting a DRAM memory cell is used as a noise countermeasure capacitor element, and the lower electrode of the noise countermeasure capacitor element is the same as the bit line. A semiconductor integrated circuit device connected by layer wiring is described.
[0008]
[Problems to be solved by the invention]
The present inventors are engaged in research and development of semiconductor integrated circuit devices, particularly DRAMs, and are examining the configuration of the above-described capacitive element (bypass capacitor) for noise suppression and a method for forming the same.
[0009]
As described above, by using an element having the same structure as the capacitor element constituting the DRAM memory cell as a noise countermeasure capacitor element, these manufacturing processes are made common, and the capacitance of the noise countermeasure capacitor element is increased. It becomes possible.
[0010]
However, along with demands for speeding up the DRAM operation and the like, the performance required for capacitive elements for noise suppression is diversifying.
[0011]
For example, the frequency characteristic of a capacitor (capacitor) is represented by fT = 1 / (2πRC) [fT = cutoff frequency, R = resistance, C = capacitance], and in order to function as a capacitor even in a high frequency region, Resistance (impedance) must be small.
[0012]
On the other hand, a DRAM memory cell is composed of various material films, and it is necessary to study the configuration and manufacturing method of a noise countermeasure capacitor element in consideration of the resistance and characteristics of the material.
[0013]
In addition, it is necessary to examine the configuration and manufacturing method of a noise countermeasure capacitor element in consideration of a margin between patterns of each material, resolution of photolithography, and the like.
[0014]
An object of the present invention is to improve the characteristics of a noise countermeasure capacitor element of a semiconductor integrated circuit device (DRAM).
[0015]
Another object of the present invention is to improve the operating frequency of a semiconductor integrated circuit device by improving the characteristics of a noise countermeasure capacitor element of a semiconductor integrated circuit device (DRAM). Another object is to improve the characteristics of the semiconductor integrated circuit device.
[0016]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0017]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
(1) A semiconductor integrated circuit device according to the present invention includes: (a) a first conductive film formed on a semiconductor substrate; (b) a second conductive film formed on the first conductive film; (C) a third conductive film formed on the first conductive film; (d) a fourth conductive film formed on the third conductive film; and (e) the second conductive film. (F) a current path between the capacitive element and the fourth conductive film, the third conductive film, the first conductive film, and a capacitor element formed on the film, The first path through the second conductive film has a lower resistance than the second path through the third conductive film, the first conductive film, the semiconductor substrate, the first conductive film, and the second conductive film. .
(2) A semiconductor integrated circuit device of the present invention includes (a) a first conductive film formed on a semiconductor substrate, (b) a second conductive film formed on the first conductive film, (C) a third conductive film formed on the second conductive film; (d) a fourth conductive film formed on the third conductive film; and (e) the fourth conductive film. (F) a current path between the capacitive element and the third conductive film, wherein the first path through the fourth conductive film is a capacitor path formed on the film; , A fourth conductive film, a third conductive film, a second conductive film, a first conductive film, a semiconductor substrate, a lower resistance than the second path through the first conductive film and the second conductive film .
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0019]
(Embodiment 1)
FIG. 1 is a main part plan view of a substrate (chip) 1 showing an outline of a layout of a semiconductor integrated circuit device (DRAM) according to a first embodiment of the present invention. As shown in the drawing, a plurality of memory cell regions MCR in which DRAM memory cells are arranged in an array are arranged on the main surface of the substrate (chip). This memory cell region is composed of four (MCR1 to MCR4) to form one block, and an X-system address selection circuit, a Y-system address selection circuit, and the like are formed between the blocks. In addition to the plurality of SRAM macros serving as buffer memories, logic circuits, input / output circuits (not shown), and the like are formed between the blocks.
[0020]
FIG. 2 is an enlarged view of the memory cell region MCR in FIG. 1 and its periphery. As shown in the figure, the memory cell region MCR is divided into a number of subarrays SARY, and sense amplifiers SA are formed above and below the subarray rows. Further, sub word drivers SWD are formed on the left and right of the sub array column.
[0021]
A main amplifier MA, a write amplifier WA, and a control circuit RWC thereof are formed between the memory cell regions MCR, and a noise countermeasure capacitor (capacitance) C for the main amplifier MA is formed.
[0022]
In addition, between the Y-system address selection circuit and the SRAM macro, between the input / output circuit and the SRAM macro, etc., a noise countermeasure capacitor C for control noise and a noise countermeasure for I / O noise. A capacitive element C is provided.
[0023]
As described above, by providing the noise countermeasure capacitor element C, it is possible to reduce the propagation of noise generated in the power supply line and to ensure the stable operation of the circuit.
[0024]
Next, a method for manufacturing a semiconductor integrated circuit device (DRAM) according to the first embodiment of the present invention will be described in the order of steps with reference to FIGS. 3 to 17 are cross-sectional views or plan views of relevant parts of the substrate showing the method of manufacturing the semiconductor integrated circuit device (DRAM) of the present embodiment. The left portion of each figure showing the cross section of the substrate shows a region (memory cell region) MCR in which DRAM memory cells are formed, and the right portion shows a noise countermeasure capacitor element region CaR. The left part corresponds to the AA cross section of the plan view, and the right part corresponds to the BB cross section. In addition, in order to make the explanation easy to understand, the plan view is appropriately hatched.
[0025]
First, as shown in FIG. 3, element isolation SGI is formed on a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of, for example, p-type single crystal silicon. This is because the substrate 1 in the element isolation region is etched to form a groove and thermally oxidized to form a thin thermal oxide film on the inner wall of the groove, and then a silicon oxide film is deposited on the substrate 1 and its surface Is formed by chemical mechanical polishing (CMP).
[0026]
Here, in the memory cell region MCR, the element formation region L is partitioned as shown in FIG. 4, while the noise countermeasure capacitor element region CaR is covered with the element isolation SGI as shown in FIG.
[0027]
Next, as shown in FIG. 6, after p-type impurities (boron) are ion-implanted into the substrate 1, the impurities are diffused by heat treatment to form the p-type well 3. In the peripheral circuit region (not shown), in addition to the p-type well 3, an n-type well (for example, phosphorus) is ion-implanted as necessary to form an n-type well.
[0028]
Next, after cleaning the surface of the substrate 1, a gate oxide film (gate insulating film) 8 is formed by thermal oxidation. Next, a low resistance polycrystalline silicon film 9a doped with phosphorus (P) is deposited on the upper portion of the gate oxide film 8 by a CVD method, and subsequently thin WN (tungsten nitride) films 9b and W ( A tungsten) film 9c is deposited, and a silicon nitride film 10 is further deposited thereon by a CVD (Chemical Vapor Deposition) method.
[0029]
Next, by using the photoresist film (not shown) as a mask, the silicon nitride film 10 is dry etched, and further, the silicon nitride film 10, the W film 9c, the WN film 9b, and the polycrystalline silicon film 9a are dry etched. Then, a gate electrode 9 composed of the polycrystalline silicon film 9a, the WN film 9b and the W film 9c is formed. Note that the gate electrode 9 formed in the memory cell region MCR functions as the word line WL. Similarly, the gate electrode 9 may be formed in a peripheral circuit region (not shown).
[0030]
Next, an n-type impurity (phosphorus or arsenic) is ion-implanted into the p-type well 3 on both sides of the gate electrode 9 so that n ^- A type semiconductor region 11 is formed.
[0031]
Next, a silicon nitride film 13 is deposited on the substrate 1 by a CVD method. The sidewall spacer (13a) may be formed by depositing the silicon nitride film 13 also on the gate electrode 9 in the peripheral circuit region (not shown) and anisotropically etching it. In addition, the source and drain regions having an LDD (Lightly doped Drain) structure may be formed by ion implantation before and after the formation of the sidewall spacer (13a). As a result, an n-channel MISFET and a p-channel MISFET that form a logic circuit are formed in a peripheral circuit region (not shown). In addition, a MOS (Metal Oxide Semiconductor) capacitor for noise suppression may be formed in the peripheral circuit region. This MOS capacitor will be described in the fifth embodiment.
[0032]
Note that the gate electrode 9 and the silicon nitride film 13 are not formed in the noise countermeasure capacitor element region CaR. That is, when the polycrystalline silicon film 9a and the like are etched, these regions are removed by etching.
[0033]
Next, a silicon oxide film 16 is deposited on the substrate 1 by a CVD method and polished by a CMP method to flatten the surface.
[0034]
Next, the silicon oxide film 16 and the silicon nitride film 13 are dry-etched, so that n ^- Contact holes 18 and 19 are formed in the upper part of the type semiconductor region 11 (see FIG. 7). At this time, the silicon oxide film 16 and the silicon nitride film 13 in the noise countermeasure capacitor element region CaR are removed in stripes (see FIG. 8). Next, an n-type semiconductor region 17 is formed by ion implantation of an n-type impurity (phosphorus or arsenic) through the contact holes 18 and 19.
[0035]
Next, plugs (connection portions) LCT are formed inside the contact holes 18 and 19. In order to form the plug LCT, a low resistance polycrystalline silicon film doped with an n-type impurity such as phosphorus (P) is deposited on the silicon oxide film 16 including the insides of the contact holes 18 and 19 by the CVD method. The polycrystalline silicon film is formed by etching back (or polishing by CMP method) and leaving only in the contact holes 18 and 19. Here, in the noise countermeasure capacitor element region CaR, as shown in FIG. 8, the plugs LCT are formed in a stripe shape.
[0036]
Next, as shown in FIG. 9, after the silicon oxide film 21 is deposited on the silicon oxide film 16 by the CVD method, dry etching using a photoresist film (not shown) as a mask is performed to form the memory cell region MCR. A through hole 25 is formed above the contact hole 18 (see FIG. 10). In the noise countermeasure capacitor element region CaR, a through hole 25 is formed on the striped plug LCT (see FIG. 11).
[0037]
Next, after sequentially depositing a thin TiN film and a W film, the W film or the like on the silicon oxide film 21 is polished by the CMP method and left only in the through hole 25 to form a plug BLCT. This TiN film is called a barrier metal film, and plays a role of preventing the W film and the silicon film (plug LCT) from coming into contact with each other to generate an undesired product.
[0038]
Next, after depositing a W film on the silicon oxide film 21 in the memory cell region MCR by a sputtering method, the W film is dry etched to form the bit line BL. The memory cell region MCR in FIG. 9 corresponds to, for example, the AA cross section in FIG. 10, and the bit line BL and the plug BLCT do not appear in the cross section, but the relationship between these and the plug LCT and the like. These are shown in FIG. 9 for clarity.
[0039]
In the noise countermeasure capacitor element region CaR, as shown in FIG. 11, the bit line BL extends in the Y direction on the plug BLCT. The bit line BL extends in the X direction. Further, the width of the bit line BL is smaller than the width (diameter) of the plug BLCT. In the memory cell region MCR, the bit line BL is formed so as to extend between the capacitors C described later and extend in the X direction, whereas in the noise countermeasure capacitor element region CaR, the adjacent 2 For each capacitor C, a bit line BL is formed in the Y direction (see FIG. 14). The bit line BL serves as a lead-out line for a capacitor C described later.
[0040]
Next, as shown in FIG. 12, a silicon oxide film 34 is formed on the bit line BL by, for example, a CVD method, and etched to form a through hole 38 or the like on the plug LCT in the contact hole 19 in the memory cell region MCR. (FIG. 13). The diameter of the through hole 38 is smaller than the diameter of the contact hole 19 below. As a result, an alignment margin between the bit line BL and the through hole 38 is ensured.
[0041]
Next, after depositing a low-resistance polycrystalline silicon film doped with n-type impurities (phosphorus) on the silicon oxide film 34 by the CVD method, this polycrystalline silicon film is etched back so that only the inside of the through hole 38 and the like is present. To form a plug SNCT.
[0042]
Here, in the noise countermeasure capacitor element region CaR, as shown in FIG. 14, the plug SNC is formed on the plug LCT, which is below the capacitor C, which will be described later, and is adjacent to the X direction. It is formed for every formation region of one capacity.
[0043]
Next, as shown in FIG. 15, a silicon nitride film 40 is deposited on the silicon oxide film 34 by a CVD method, and then a thick silicon oxide film 41 is deposited on the silicon nitride film 40 by a CVD method. Next, the silicon oxide film 41 is dry-etched using a photoresist film (not shown) as a mask, and then the silicon nitride film 40 under the silicon oxide film 41 is dry-etched, thereby allowing the memory cell region MCR to pass through. A groove 42 is formed in the upper portion of the hole 38 (FIG. 16). Here, in the noise countermeasure capacitor element region CaR, as shown in FIG. 17, the grooves 42 are formed on the plugs SNCT, which are formed at the same pitch as the grooves 42 in the memory cell region MCR. . For example, m pieces are formed in the X direction and n pieces are formed in the Y direction. However, the pitch of the grooves 42 in such a region is not limited to the same pitch as that of the memory cell region MCR, and the pitch and the pattern shape of the grooves 42 may be changed.
[0044]
Next, an amorphous silicon film 43b doped with n-type impurities (phosphorus) is deposited on the upper portion of the silicon oxide film 41 including the inside of the trench 42 by the CVD method, and then the amorphous silicon film 43b on the upper portion of the silicon oxide film 41 is formed. Etching back or the like leaves the amorphous silicon film 43 b along the inner wall of the groove 42.
[0045]
Next, silicon grains are grown on the surface of the amorphous silicon film 43b remaining inside the groove. As a result, a polycrystalline silicon film 43 c having a roughened surface is formed along the inner wall of the groove 42. The polycrystalline silicon film 43c is used as the lower electrode 43 of the information storage capacitor C.
[0046]
Next, tantalum oxide (Ta) is formed on the silicon oxide film 41 including the inside of the trench 42 by CVD. ₂ O _Five ) Film 44 is deposited. This tantalum oxide film 44 is used as a capacitive insulating film of the information storage capacitive element.
[0047]
Next, a TiN film 45 is deposited on top of the tantalum oxide film 44 including the inside of the trench 42 by using both the CVD method and the sputtering method, and then the TiN film 45 and the photoresist film (not shown) are used as a mask. By performing dry etching on the tantalum oxide film 44, an information storage capacitive element comprising an upper electrode 45 made of a TiN film 45, a capacitive insulating film made of a tantalum oxide film 44, and a lower electrode 43 made of a polycrystalline silicon film 43c. (Capacitance) C is formed. Through the steps so far, a DRAM memory cell comprising the information transfer MISFET Qs and the information storage capacitor C connected in series is completed.
[0048]
Further, in the noise countermeasure capacitor element region CaR, a noise countermeasure capacitor element C composed of an upper electrode made of the TiN film 45, a capacitor insulating film made of the tantalum oxide film 44, and a lower electrode 43 made of the polycrystalline silicon film 43c. It is formed. The lower electrode 43 of the capacitive element C is connected to the bit line BL via the plug SNCT, the plug LCT, and the plug BLCT.
[0049]
Therefore, for example, the bit line BL (lead wiring of the noise countermeasure capacitor element C) of the noise countermeasure capacitor element region CaR is connected to the power supply potential wiring through a plug (not shown), and the upper electrode 45 is connected to the reference potential wiring. As a result, propagation of noise on these wirings can be reduced, and stable operation of the circuit can be ensured.
[0050]
Further, according to the present embodiment, a large capacity can be ensured by using a capacity having the same pitch as that of the DRAM memory cell. Further, the device can be miniaturized.
[0051]
Further, by sharing the manufacturing process with the DRAM memory cell, it is possible to reduce the number of manufacturing processes and the manufacturing time. Further, the manufacture of the device is facilitated, and the product yield can be improved.
[0052]
Further, according to the present embodiment, since the lower electrode 43 of the capacitive element C is connected to the bit line BL via the plug SNCT, the plug LCT, and the plug BLCT, the resistance between the lower electrode 43 and the bit line BL is reduced. can do. As a result, the frequency characteristics of the capacity can be improved, for example, the cutoff frequency can be increased. Further, it can be used as a phase compensation capacitor even in a high frequency region. This phase compensation capacitor is a capacitor used to prevent oscillation of the positive feedback circuit of the regulator.
[0053]
For example, as shown in the right part of FIG. 18, the lower electrode 43 of the capacitive element C and the bit line BL can be connected via a plug SNCT, a plug LCT, an n-type semiconductor region 17 and a plug BLCT. is there.
[0054]
In such a case, since the resistance of the n-type semiconductor region 17 is larger than that of the plug LCT, the resistance is increased, and the current path is also lengthened, so that the frequency characteristic of the capacitance is deteriorated. However, in the present embodiment, since the lower electrode of the capacitive element C is drawn out without passing through the n-type semiconductor region (semiconductor substrate), the capacitance characteristics can be improved. That is, it is a current path between the lower electrode 43 of the capacitive element C and the bit line BL, and includes a plug SNCT, a plug LCT, a semiconductor substrate (n-type semiconductor region 17, p-type well 3, element isolation SGI, etc.), plug LCT. The path through the plug SNCT, the plug LCT, and the plug BLCT (first path) is lower in resistance than the path through the plug BLCT (second path). In addition, the path (first path) through the plug SNCT, the plug LCT, and the plug BLCT can be said to be a bypass path that does not pass through the semiconductor substrate.
[0055]
Further, since the plug SNCT and the plug LCT are formed larger than those in the memory cell region MCR, the resistance between the lower electrode of the capacitor C and the bit line BL can be lowered.
[0056]
In addition, since the bit line BL is formed in the Y direction for every two capacitors C adjacent in the X direction, the elongated plugs SNCT can be arranged below the two capacitors, and the lower electrode of the capacitor element C The resistance between the bit lines BL can be lowered. In addition, by forming the bit line BL in the Y direction, it is easy to secure a margin between the bit line BL and the plug SNCT, and processing is facilitated.
[0057]
That is, since the bit line BL is made of a metal such as W and the plug SNCT is made of polycrystalline silicon, when these materials come into contact with each other, the metal of the bit line BL is replaced with silicide, which increases the electrical resistance. . Further, since the lower electrode 43 of the capacitor is also made of polycrystalline silicon, it is necessary to ensure the distance between the lower electrode and the bit line BL.
[0058]
As described above, the TiN film is formed below the plug BLCT in order to prevent the W film and the plug LCT from coming into direct contact.
[0059]
The bit lines BL can be formed, for example, for every three or four capacitors C adjacent in the X direction. However, when the interval between the bit lines BL is increased, the bit line BL forming region is reduced. . As a result, when the bit line BL is connected to an upper layer wiring (for example, a power supply line), it is difficult to secure the connection region. That is, these must be connected using a plurality of plugs and wirings, and the resistance due to these plugs and wirings increases. Therefore, about two are suitable.
[0060]
(Embodiment 2)
Next, a semiconductor integrated circuit device (DRAM) according to the second embodiment of the present invention will be described in the order of steps with reference to FIGS. FIGS. 19 to 22 are cross-sectional views or plan views of main parts of the substrate showing the semiconductor integrated circuit device (DRAM) of the present embodiment.
[0061]
(1) Although the plug SNCT is formed in the lower region of the two capacitors C adjacent in the X direction in the first embodiment, these plugs SNCT arranged in the Y direction may be connected.
[0062]
That is, as shown in FIG. 19 and FIG. 20, the plug SNCT is formed under the region of two capacitors C in the horizontal (X direction) and n (n ≧ 2, integer) in the vertical (Y direction).
[0063]
The manufacturing method of the semiconductor integrated circuit device having the structure shown in the figure is the same as that of the first embodiment except for the structure of the plug SNCT, and thus the description thereof is omitted.
[0064]
In the first embodiment, the plugs LCT are striped. However, the striped plugs LCT may be connected. That is, the plug LCT may be formed on the entire surface (see FIGS. 31 and 32).
[0065]
(2) In the case of (1), a plurality of plugs BLCT are provided, but plugs BLCT arranged in the Y direction may be connected.
[0066]
That is, as shown in FIGS. 21 and 22, the plug BLCT is formed below the bit line BL so as to extend in the same direction (Y direction) as the bit line.
[0067]
The manufacturing method of the semiconductor integrated circuit device having the structure shown in the figure is the same as that in the case of (1) except for the structure of the plug BLCT, and the description thereof is omitted.
[0068]
As in the case of (1), the plug LCT may have a stripe shape or may be formed on the entire surface (see FIGS. 31 and 32).
[0069]
As described above, according to the present embodiment, since the plugs SNCT arranged in the Y direction are connected, the resistance between the bit line BL and the capacitor C can be further reduced as compared with the case of the first embodiment. The frequency characteristics of the capacitor C can be further improved.
[0070]
(Embodiment 3)
As described in the second embodiment, various combinations of shapes such as the plugs SNCT, LCT, and BLCT are possible.
[0071]
Therefore, in the present embodiment, typical combinations of these will be described. FIG. 23 to FIG. 66 are cross-sectional views or plan views of relevant parts of the substrate showing the shape of each part of the semiconductor integrated circuit device (DRAM) of the present embodiment. In the cross-sectional view, the lower layer of the part to be explained is not shown. In these drawings, for example, the pattern of the element formation region (active) L of the memory cell region MCR is displayed with a broken line as necessary in order to facilitate comparison with each part constituting the memory cell. is there.
[0072]
(1) The element isolation SGI and the shape of the element formation region L will be described.
[0073]
(1-1: Entire Element Isolation) For example, in the case of the first embodiment, the element isolation SGI is formed on the entire surface of the noise countermeasure capacitor element region CaR. The element isolation state in this case is shown in FIGS.
[0074]
(1-2: Memory Cell Shape) In addition, as shown in FIGS. 25 and 26, an element formation region L similar to the memory cell region MCR may be formed (see FIG. 4).
[0075]
(1-3: Entirely Active) Further, as shown in FIGS. 27 and 28, the element formation region L may be formed on the entire surface of the noise countermeasure capacitor element region CaR.
[0076]
That is, as shown in FIG. 15 described in the first embodiment, when the plug below the bit line BL is connected to the plug (LCT) below the capacitor C (the contact holes 18 and 19 in the memory cell region are connected). In such a case, the main current path between the capacitor C and the bit line BL does not pass through the semiconductor substrate. The main current path not passing through the semiconductor substrate means that among various current paths between the capacitor C and the bit line BL, there is a path having a lower resistance than the path passing through the semiconductor substrate. The low resistance of the current path means that the path is short or the resistance of each part constituting the path is small. That is, the current path (first path) not passing through the semiconductor substrate has a lower resistance than the current path (second path) passing through the semiconductor substrate.
[0077]
Therefore, the element isolation SGI and the element formation region L may have any shape of the above (1-1) to (1-3).
[0078]
However, when the element isolation SGI is formed by embedding a silicon oxide film in the element isolation groove using the CMP method, and the pattern of the element isolation groove is large, a phenomenon called so-called dishing is likely to occur. This is a phenomenon in which the amount of polishing in the central portion of the pattern is larger than that in the outer peripheral portion of the pattern, and a depression is generated in the central portion of the pattern. When such a dent arises, troubles occur in the subsequent processing of the film. Therefore, for example, the dishing amount can be reduced by adopting the shape of (1-2). Of course, in addition to the above (1-1) to (1-3), various shapes such as a striped element isolation SGI can be considered.
[0079]
Further, in the case of the shape of (1-1), the step of implanting impurities into the element formation region L becomes unnecessary.
[0080]
(2) Next, the shape of the plug LCT will be described.
[0081]
For reference, the shape of the plug LCT in the memory cell region MCR is shown in FIG.
[0082]
(2-1: Stripe) For example, in the case of the first embodiment, the plugs LCT of the memory cell region MCR are connected in the X direction to form a stripe shape (FIGS. 29 and 30). That is, the contact hole 19 in the memory cell region is connected in the X direction, and a conductive film is embedded therein.
[0083]
In order to prevent the main current path between the capacitor C and the bit line BL from passing through the semiconductor substrate, it is sufficient that at least the plugs in the contact holes 18 and 19 in the memory cell region are connected. In order to reduce the resistance between C and the bit line BL as much as possible, it is preferable that the pattern area of the plug LCT is large.
[0084]
(2-2: Entire Surface) In addition, as shown in FIGS. 31 and 32, a plug LCT may be formed on the entire surface of the noise countermeasure capacitor element region CaR.
[0085]
(2-3: Lattice) Alternatively, stripe-like plugs may be connected in the Y direction to form a lattice. For example, as shown in FIGS. 33 and 34, the plugs in the contact holes 18 in the memory cell region are connected in a region connected in the Y direction.
[0086]
(2-4: Deformed lattice shape) Further, the connection positions in the Y direction of (2-3) may be alternated, for example, as shown in FIGS. 35 and 36. That is, the plug in the contact hole 18 in the memory cell region is shaped to be connected to the striped plug.
[0087]
Thus, by devising the shape of the plug LCT, the main current path between the capacitor C and the bit line BL can be prevented from passing through the semiconductor substrate.
[0088]
The shapes shown in (2-3) and (2-4) require high-precision processing techniques, and the shape shown in (2-2) is likely to cause the above-described dishing phenomenon. On the other hand, the stripe shape described in (2-1) is easy to process and is suitable for use in this embodiment.
[0089]
(3) Next, the shape of the plug BLCT will be described.
[0090]
For reference, the shape of the plug BLCT in the memory cell region MCR is shown in FIG.
[0091]
(3-1: Lattice Dot Pair) For example, in the case of the first embodiment (see FIGS. 9 and 11), the plug BLCT is arranged at the position shown in FIGS.
[0092]
(3-2: Grid dots) In addition, as shown in FIGS. 39 and 40, plugs are connected to all intersections when the plugs BLCT (see FIG. 80) of the memory cell region MCR are connected in the X direction and the Y direction. You may arrange | position BLCT.
[0093]
(3-3: X Direction Stripe) As shown in FIGS. 41 and 42, plugs having the shape of (3-2) may be connected in the X direction. For example, the plug BLCT (see FIG. 80) in the memory cell region may be connected in the X direction.
[0094]
(3-4: Y direction stripe) Further, as shown in FIGS. 43 and 44, plugs having the shape of (3-2) may be connected in the Y direction. For example, the plug BLCT (see FIG. 80) in the memory cell region may be connected in the Y direction.
[0095]
(3-5: Y direction stripe pair) Alternatively, as shown in FIGS. 45 and 46, every other plug BLCT having the shape of (3-4) may be omitted.
[0096]
Here, in order to reduce the resistance between the capacitor C and the bit line BL as much as possible, it is preferable that the contact area between the bit line BL and the plug BLCT is large. The formation area of the plug BLCT is desirably at least equal to or larger than the formation area of the plug BLCT of the memory cell.
[0097]
Further, when the pitch of the pattern of the plug BLCT is smaller than the pitch of the plug BLCT of the memory cell, resolution by photolithography becomes difficult. That is, since the memory cell is miniaturized to the resolution limit, if the pattern pitch is narrow, resolution failure tends to occur. Therefore, it is desirable that the pattern pitch of the plug BLCT is equal to or greater than the pitch of the plug BLCT of the memory cell.
[0098]
Further, in order to prevent contact between the plug SNCT and the metal film constituting the plug BLCT, it is preferable that there is a margin between these formation regions. This margin is preferably larger than at least the distance between them in the memory cell region.
[0099]
For example, the shape of (3-1) and the shape of (3-5) described in Embodiments 1 and 2 satisfy the above preferable conditions and are suitable for use in this embodiment.
[0100]
Note that the plug BLCT may be omitted, and the bit line BL may be formed directly on the plug LCT. In this case, for example, the bit line BL has a two-layer structure of a thin TiN film (barrier metal film) and a W film so that the W film constituting the bit line BL does not contact the plug LCT.
[0101]
(4) Next, the shape of the bit line BL will be described.
[0102]
For reference, the shape of the bit line BL in the memory cell region MCR is shown in FIG.
[0103]
(4-1: Y direction stripe pair) For example, in the case of the first embodiment, the bit line BL is formed to extend in the Y direction. Further, the contact hole 18 in the memory cell region (see FIG. 79) was formed to extend over the contact hole 18 adjacent in the Y direction. In other words, it was formed on the plug BLCT having the shape of (3-5) (see FIG. 46) so as to extend in the Y direction (FIGS. 47 and 48).
[0104]
(4-2: Y Direction Stripe) In addition, as shown in FIGS. 49 and 50, the bit line BL may be formed to extend in the Y direction on all the contact holes 18 in the memory cell region. .
[0105]
(4-3: Memory Cell Shape) As shown in FIGS. 51 and 52, the memory cell region may have the same shape as the bit line BL and may extend in the X direction.
[0106]
(4-4: Grid) As shown in FIGS. 53 and 54, the shape of the bit line BL is a combination of the shape of (4-2) and the bit line pattern in the memory cell region of FIG. The shape may be a lattice shape.
[0107]
Here, when the bit line BL formation region is large, an increase in resistance can be suppressed even when the bit line is long.
[0108]
Further, in order to prevent contact between the plug SNCT and the metal film constituting the bit line BL, it is preferable that there is a margin between these formation regions. This margin is preferably larger than at least the distance between them in the memory cell region.
[0109]
A phase shifter mask is used to form a pattern having fine lines and spaces. When this mask is used, all connected lines must be in phase. Therefore, the lattice shape described in (4-4) cannot use such a mask and needs to be miniaturized by other means. Moreover, in order to process into a grid | lattice form, a highly accurate processing technique is required. On the other hand, for example, the stripe shapes described in (4-1), (4-2), and (4-3) are easy to process.
[0110]
Further, as described in (4-1) and (4-2), when the bit lines BL are extended in the Y direction, the interval between the bit lines is increased, and the processing is facilitated. Further, the width of the bit line can be made larger than that of the bit line BL in the memory cell region. As a result, the resistance of the bit line BL itself can be reduced, and the capacitance characteristics can be improved. Further, when the interval between the bit lines is large, a large formation region of the plug SNCT can be secured, and the resistance between the capacitor C and the bit line BL can be reduced.
[0111]
Therefore, for example, the shape of (4-1) described in Embodiments 1 and 2 satisfies the above preferable conditions and is suitable for use in this embodiment.
[0112]
Note that the plug BLCT is intended to connect the bit line BL and the plug LCT, and needless to say, the shape thereof is appropriately limited according to the shape of the bit line BL.
[0113]
(5) Next, the shape of the plug SNCT will be described.
[0114]
For reference, the shape of the plug SNCT in the memory cell region MCR is shown in FIG.
[0115]
(5-1: X Direction Stripe Pair) For example, in the case of the first embodiment, the plug SNCT is formed for every two formation regions of the capacitor C adjacent in the X direction (FIGS. 55 and 56). .
[0116]
Here, in order to increase the speed of the memory cell operation, when the bit line BL is a metal wiring and a silicon film is used for the plug SNCT, it is necessary to prevent undesired products of metal and silicon.
[0117]
Therefore, the bit line BL formation region and the plug SNCT formation region should not overlap. That is, the plug SNCT needs to be formed between the bit lines BL. For example, when the plug SNCT has the above shape, the shape described in the above (4-2) or (4-4) cannot be taken as the shape of the bit line BL.
[0118]
(5-2: Y-direction stripe pair) In addition, as described in the second embodiment, among the plugs SNCT described in (5-1), the plugs SNCT arranged in the Y-direction may be connected ( 57 and 58). In this case, the shape described in (4-3) as well as the above (4-2) and (4-4) cannot be adopted as the shape of the bit line BL.
[0119]
(5-3: X Direction Stripe) As shown in FIGS. 59 and 60, the shape of the plug SNCT may be a stripe shape extending in the X direction. In other words, the plug SNCT in the memory cell region of FIG. 82 may be connected in the X direction. In this case, the bit line BL has a shape extending in the X direction described in (4-3), for example.
[0120]
(5-4: Memory Cell Shape) As shown in FIGS. 61 and 62, the plug SNCT may have the same shape as the plug SNCT in the memory cell region of FIG. However, the plug SNCT in the memory cell formation region is miniaturized to ensure a distance from the bit line BL extending in the X direction. Therefore, when the shape is the same as that of the plug SNCT in the memory cell region, the resistance between the capacitor C and the bit line BL becomes larger than other shapes (for example, 5-1, 5-2, etc.).
[0121]
(5-5: Wide memory cell shape) Further, as shown in FIGS. 63 and 64, the X-direction width of the plug SNCT described in (5-4) may be increased.
[0122]
(5-6: Y direction stripe) Further, as shown in FIGS. 65 and 66, the plugs SNCT described in (5-4) may be connected to plugs arranged in the Y direction.
[0123]
Here, in order to reduce the resistance between the capacitor C and the bit line BL as much as possible, it is preferable that the region where the plug SNCT is formed is large.
[0124]
On the other hand, when it is necessary to prevent contact between the plug SNCT and the metal film constituting the bit line BL, these formation regions should not overlap. Therefore, it is necessary to appropriately adjust the ratio of the formation region of the plug SNCT and the bit line BL. In addition, a certain amount of margin is required between the plug SNCT and the bit line BL.
[0125]
Therefore, for example, the combination of (4-1) and (5-1) or (5-2) described in Embodiments 1 and 2 satisfies the above preferable conditions and is used in this embodiment. It is preferable.
[0126]
FIG. 67 shows an example of the shape of each part and the combination thereof. Among these combinations, (a) is the case of the first embodiment, (b) is the case of (1) of the second embodiment, and (c) is the case of (2) of the second embodiment. . That is, (a) is a combination of (5-1), (3-1), (2-1), (4-1) and (1-1). (B) is a combination of (5-2), (3-1), (2-3), (4-1), and (1-1). (C) is a combination of (5-2), (3-5), (2-1), (4-1) and (1-1).
[0127]
68 to 73 are sectional views and plan views of relevant parts of the substrate of the semiconductor integrated circuit device in the case of (d), (e) and (f). In the case of (d), it is FIG. 68 and FIG. 69, for example, is a combination of (5-3), (3-3), (2-2), (4-3) and (1-1). In the case of (e), it is FIG. 70 and FIG. 71, for example, is a combination of (5-3), (3-2), (2-2), (4-3) and (1-1). The case of (f) is shown in FIGS. 72 and 73, for example, a combination of (5-4), (FIG. 80), (2-2), (4-2) and (1-1).
[0128]
(Embodiment 4)
In the first to third embodiments, the lower electrode of the capacitor C is a polycrystalline silicon film. However, the lower electrode may be a metal film.
[0129]
For example, the lower electrode and the upper electrode of the capacitor C are formed of a film of Ru (ruthenium) or RuO (ruthenium oxide) or TiN (titanium nitride). This Ru film can be formed by, for example, a CVD method.
[0130]
Since the semiconductor integrated circuit device of the present embodiment can be formed by the same process as in the first embodiment, detailed description thereof is omitted.
[0131]
However, since the plug SNCT made of the polycrystalline silicon film and the lower electrode made of the Ru film come into contact with each other, an undesired product may be generated. Therefore, the plug SNCT needs to be formed of a barrier metal film. Alternatively, a barrier metal film may be formed on the plug SNCT, or the plug SNCT and the plug LCT may be used as a metal film.
[0132]
For example, in the first embodiment, for example, a WN (tungsten nitride) film is deposited on the silicon oxide film 34 including the inside of the through hole 38 described with reference to FIG. Remove. Thereby, the plug SNCT made of the WN film is formed.
[0133]
Next, a silicon oxide film 41 and a silicon nitride film 40 are deposited, and a groove 42 is formed above the through hole 38 in the memory cell region MCR (see FIG. 15).
[0134]
Next, after the Ru film 43a is deposited on the upper portion of the silicon oxide film 41 including the inside of the trench 42 by the CVD method, the Ru film 43a on the upper portion of the silicon oxide film 41 is etched back to thereby form the inner wall of the trench 42. Ru film 43a is left along.
[0135]
Next, tantalum oxide (Ta) is deposited on the upper part of the Ru film 43a remaining in the trench 42 by CVD. ₂ O _Five ) A film 44 is formed, and a Ru film and a W film are deposited thereon by a CVD method, and an upper electrode 45a made of a laminated film of these is formed.
[0136]
As the barrier metal film, a W film, a TiN film, a Ta (tantalum) film, a TaN (tantalum nitride) film, or the like may be used.
[0137]
As a result, an element C composed of an upper electrode 45a made of a laminated film of a Ru film and a W film, a capacitive insulating film made of a tantalum oxide film 44, and a lower electrode made of a Ru film 43a is formed.
[0138]
74 and 75 show a cross-sectional view and a plan view of main parts of the substrate of the noise countermeasure capacitor element region CaR of the semiconductor integrated circuit device having such a capacitor C. FIG.
[0139]
As shown in the figure, the plug SNCT is formed in a formation region of 4 × n capacitors C. Further, as shown in the right part of FIG. 75, the bit line BL and the plug BLCT are formed so as to extend in the Y direction. A plug LCT is formed below the plug SNCT and the bit line BL (plug BLCT).
[0140]
Thus, when a metal is used for the lower electrode of the capacitor C and the plug SNCT is formed of a barrier metal film or a metal film, the resistance between the capacitor C and the bit line BL can be reduced. In addition, the characteristics of the capacitor C can be maintained even when the bit line BL formation region is small.
[0141]
Needless to say, the configuration of the semiconductor integrated circuit device according to the present embodiment is not limited to the configuration shown in the drawings, and may employ the various configurations described in the first to third embodiments.
[0142]
Further, when the plug SNC is formed of a barrier metal film such as a WN film, the bit line BL and the plug SNC can be stacked as shown in FIGS. In this case, the plug SNCT may be a metal film.
[0143]
In this manner, the plug LCT, the plug BLCT, the bit line BL, and the plug SNCT can be sequentially stacked.
[0144]
That is, in this case, the contact between the bit line BL or the lower electrode and the plug SNCT is allowed, so that there is no restriction on the layout described in the first to third embodiments.
[0145]
Thus, by stacking the bit line BL and the plug SNCT, the current path between the lower electrode of the capacitive element C and the bit line BL (bit line BL-plug SNCT-lower electrode) is further shortened and the resistance is low. It becomes. As a result, it is possible to improve the characteristics of the device, such as improving the frequency characteristics of the capacitance.
[0146]
(Embodiment 5)
In the first to fourth embodiments, the capacitor C having the same shape as the capacitor constituting the DRAM memory cell is used as a noise countermeasure (DRAM capacitor), but a MOS capacitor may be formed together with this.
[0147]
The MOS capacitor is a semiconductor substrate having a lower electrode, a gate insulating film as a capacitive insulating film, and a gate electrode as an upper electrode.
[0148]
FIG. 78 is a cross-sectional view of a main part of a semiconductor substrate having a DRAM capacitor and a MOS capacitor. The left part in the figure is a DRAM capacitor part, and the right part is a MOS capacitor part.
[0149]
In the figure, 9 is a gate electrode 9 made of, for example, a polycrystalline silicon film 9a, a WN film 9b, and a W film 9c, and 8 is a gate oxide film (gate insulating film). This MOS capacitor can be formed, for example, in the same process as that of the information transfer MISFET constituting the DRAM and the MISFET constituting the peripheral circuit.
[0150]
In FIG. 78, for example, the semiconductor substrate (p-type well 3) is the lower electrode, the gate oxide film 8 is the capacitive insulating film, and the gate electrode 9 is the upper electrode. Note that 27 is a plug, and 32 is a wiring formed in the same layer as the bit line, for example. 22 and 23 are contact holes, 13a is a sidewall spacer, and 14 is a power supply region for the p-type well 3. ⁺ Type semiconductor region.
[0151]
As described above, by providing the DRAM capacitor and the MOS capacitor, for example, noise having a low frequency but a large voltage value can be removed by the DRAM capacitor, and other high-frequency noise can be removed by the MOS capacitor. .
[0152]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0153]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0154]
Since the main current path between the noise countermeasure capacitor element and the lead-out wiring (fourth conductive film according to claim 1) of this capacitor element is configured not to pass through the semiconductor substrate, the noise countermeasure capacitor The characteristics of the element can be improved. In addition, the operating frequency of the semiconductor integrated circuit device can be improved, and the characteristics of the semiconductor integrated circuit device can be improved.
[Brief description of the drawings]
FIG. 1 is a plan view of a principal part of a substrate (chip) showing an outline of a layout of a semiconductor integrated circuit device according to a first embodiment of the present invention;
FIG. 2 is an enlarged view (plan view of a principal part of a substrate) of the memory cell region of FIG. 1 and its periphery.
FIG. 3 is a cross-sectional view of the principal part of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 4 is a plan view of the essential part of the substrate showing the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 5 is a plan view of the essential part of the substrate showing the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
6 is a fragmentary cross-sectional view of the substrate showing the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention; FIG.
FIG. 7 is a plan view of the essential part of the substrate showing the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 8 is a plan view of the essential part of the substrate showing the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 9 is a cross sectional view of the essential part of the substrate, for showing a method of manufacturing a semiconductor integrated circuit device which is Embodiment 1 of the present invention.
10 is a substantial part plan view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention; FIG.
FIG. 11 is a substantial part plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
12 is a fragmentary cross-sectional view of the substrate, illustrating the method of manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention; FIG.
13 is a substantial part plan view of a substrate, illustrating a method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention; FIG.
FIG. 14 is a substantial part plan view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 15 is a cross sectional view of the essential part of the substrate, for showing a method for manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 16 is a substantial part plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 17 is a substantial part plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device which is Embodiment 1 of the present invention;
FIG. 18 is a fragmentary cross-sectional view of the substrate showing the semiconductor integrated circuit device for illustrating the effect of the first embodiment of the present invention;
FIG. 19 is a cross sectional view of the essential part of the substrate, for showing a method of manufacturing a semiconductor integrated circuit device which is Embodiment 2 of the present invention.
20 is a substantial part plan view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention; FIG.
FIG. 21 is a fragmentary cross-sectional view of a substrate showing a method of manufacturing a semiconductor integrated circuit device which is Embodiment 2 of the present invention;
22 is a substantial part plan view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention; FIG.
FIG. 23 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
24 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 25 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
FIG. 26 is a plan view of the essential part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
FIG. 27 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
FIG. 28 is a plan view of the essential part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
29 is a cross-sectional view of a principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
30 is a substantial part plan view of a substrate showing the shape of each part of a semiconductor integrated circuit device according to a third embodiment of the present invention; FIG.
FIG. 31 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
32 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
33 is a cross-sectional view of a principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
34 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
35 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 36 is a plan view of the essential part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
FIG. 37 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
38 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 39 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
40 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
41 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
42 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
43 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
44 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
45 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
46 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
47 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
48 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
49 is a substantial part sectional view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to Embodiment 3 of the present invention; FIG.
50 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
51 is a substantial part sectional view of a substrate showing the shape of each part of the semiconductor integrated circuit device which is Embodiment 3 of the present invention; FIG.
52 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
53 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
54 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
55 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
56 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 57 is a cross-sectional view of the principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention;
58 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 59 is a cross-sectional view of a principal part of the substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention.
60 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
61 is a substantial part sectional view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
FIG. 62 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device which is Embodiment 3 of the present invention;
63 is a substantial part sectional view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to Embodiment 3 of the present invention; FIG.
64 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
65 is a substantial part sectional view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to Embodiment 3 of the present invention; FIG.
66 is a substantial part plan view of a substrate showing the shape of each part of the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
67 shows combinations of parts of the semiconductor integrated circuit device described in Embodiment 3 of the present invention and combinations (a) to (f) of parts of the semiconductor integrated circuit device described in other embodiments. FIG. It is a chart.
68 is a cross-sectional view of a principal part of the substrate showing the semiconductor integrated circuit device according to the third embodiment of the present invention; FIG.
69 is a substantial part plan view of a substrate showing a semiconductor integrated circuit device according to a third embodiment of the present invention; FIG.
FIG. 70 is a cross-sectional view of main parts of a substrate showing a semiconductor integrated circuit device according to a third embodiment of the present invention.
71 is a substantial part plan view of a substrate showing a semiconductor integrated circuit device according to a third embodiment of the present invention; FIG.
72 is a substantial part sectional view of a substrate showing a semiconductor integrated circuit device according to a third embodiment of the present invention; FIG.
FIG. 73 is a substantial part plan view of a substrate showing a semiconductor integrated circuit device according to a third embodiment of the present invention;
74 is a cross sectional view of the essential part of the substrate, showing the semiconductor integrated circuit device according to the fourth embodiment of the present invention; FIG.
75 is a substantial part plan view of a substrate showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention; FIG.
76 is a cross sectional view of the essential part of the substrate, showing another semiconductor integrated circuit device according to the fourth embodiment of the present invention; FIG.
77 is a substantial part plan view of a substrate showing another semiconductor integrated circuit device according to the fourth embodiment of the present invention; FIG.
78 is a cross-sectional view of a principal part of the substrate showing the semiconductor integrated circuit device according to the fifth embodiment of the present invention; FIG.
79 is a substantial part plan view of a substrate showing the shape of each part of the memory cell region in the semiconductor integrated circuit device of the present invention; FIG.
80 is a substantial part plan view of the substrate showing the shape of each part of the memory cell region in the semiconductor integrated circuit device of the present invention; FIG.
81 is a substantial part plan view of a substrate showing the shape of each part of the memory cell region in the semiconductor integrated circuit device of the present invention; FIG.
FIG. 82 is a substantial part plan view of the substrate showing the shape of each part of the memory cell region in the semiconductor integrated circuit device of the present invention;
[Explanation of symbols]
1 Semiconductor substrate (substrate)
3 p-type well
8 Gate oxide film
9a Polycrystalline silicon film
9b WN film
9c W film
9 Gate electrode
10 Silicon nitride film
11 n ^- Type semiconductor region
13 Silicon nitride film
13a Side wall spacer
16 Silicon oxide film
17 n-type semiconductor region
18 Contact hole
19 Contact hole
21 Silicon oxide film
22, 23 Contact hole
24 p ⁺ Type semiconductor region
25 Through hole
27 plug
32 Wiring
34 Silicon oxide film
38 through hole
40 Silicon nitride film
41 Silicon oxide film
42 groove
43a Ru membrane
43b Amorphous silicon film
43c Polycrystalline silicon film
43 Lower electrode
44 Tantalum oxide film
45 TiN film (upper electrode)
45a Upper electrode
50 Silicon oxide film
BL bit line
BLCT plug
C Capacitance element (capacitance element for information storage, capacitive element for noise suppression)
CaR noise suppression capacitor element area
L Element formation region (active)
LCT plug
MA main amplifier
MCR, MCR1-4 Memory cell area
Qs MISFET for information transfer
RWC control circuit
SA sense amplifier
SARY subarray
SGI element isolation
SNCT plug
SWD subword driver
WA light amplifier
WL Word line

Claims

A memory region in which a plurality of memory cells each including a MISFET and an information transfer capacitor connected in series to the MISFET are formed; and a capacitor element region in which a capacitor is formed;
(A) In the memory area,
(A1) and the MISFET formed in the main surface of the semiconductor substrate,
(A2) first and second connection portions formed on the source and drain regions of the MISFET;
(A3) a third connection portion formed on the first connection portion;
(A4) a fourth connection portion formed on the second connection portion;
(A5) and the third is formed on the connection portion and the information transfer capacitance element,
(A6) a bit line formed on the fourth connection portion;
Formed,
(B) In the capacitor element region,
(B1) and the formed on a semiconductor substrate, a first conductive film formed with a film of said first and second connecting portions in the same layer,
(B2) a second conductive film formed on the first conductive film and formed of a film in the same layer as the third connection portion;
(B3) a third conductive film formed on the first conductive film and formed of a film in the same layer as the fourth connection portion, and disposed apart from the second conductive film;
(B4) is formed on the second conductive film, wherein a capacitor formed by the film of the information transfer capacitive element in the same layer,
(B5) a fourth conductive film formed on the third conductive film and formed of a film in the same layer as the bit line, and disposed apart from the second conductive film;
Formed,
A current path between said fourth conductive film and the capacitive element, the third conductive film, a first path through said first conductive film and the second conductive film,
The third conductive film, the first conductive film, the semiconductor substrate, Ri resistance der than a second path through said first conductive film and the second conductive film,
The first conductive film, the second conductive film, and the lower electrode of the capacitive element are made of a silicon film,
The fourth conductive film is made of a metal film,
The third conductive film, a semiconductor integrated circuit device according to claim Rukoto that having a barrier film for preventing reaction between the metal film and the silicon film.

The semiconductor integrated circuit device includes:
The capacitive elements are arranged in a matrix,
2. The semiconductor integrated circuit device according to claim 1, wherein the second conductive film is connected to two or more capacitive elements.

The semiconductor integrated circuit device includes:
The capacitive elements are arranged in a matrix,
2. The semiconductor integrated circuit according to claim 1, wherein the first conductive film is a plurality of wirings extending in a first direction, and is electrically connected to the capacitor elements arranged in the first direction. Circuit device.

The semiconductor integrated circuit device;
The capacitive element has a first electrode formed on the second conductive film, a capacitive insulating film formed on the first electrode, and a second electrode formed on the capacitive insulating film, 2. The semiconductor integrated circuit device according to claim 1, wherein a potential is applied to the first electrode via the fourth conductive film existing in a region corresponding to the first electrode.

The capacitive elements are arranged in a matrix of m (m ≧ 1, integer) in the first direction and n (n ≧ 1, integer) in the direction orthogonal to the first direction,
The second conductive film, Mashimashi plurality extending in the first direction so as to connect to the p pieces arranged in the first direction (p <m) for each of the capacitor,
2. The semiconductor integrated circuit device according to claim 1, wherein the fourth conductive film is disposed between the second conductive films so as to extend in a second direction orthogonal to the first direction.

2. The semiconductor integrated circuit device according to claim 1, wherein the width of the fourth conductive film is smaller than the width of the third conductive film.

The capacitive elements are arranged in a matrix of m (m ≧ 1, integer) in the first direction and n (n ≧ 1, integer) in the direction orthogonal to the first direction,
2. The first conductive film is formed in a region corresponding to the m × n capacitive elements so as to be electrically connected to the m × n capacitive elements. The semiconductor integrated circuit device described.

The semiconductor integrated circuit device further includes:
( C ) The semiconductor integrated circuit device according to claim 1, further comprising: another capacitor element having the semiconductor substrate and a fifth conductive film formed on the semiconductor substrate via an insulating film as an electrode. .

2. The semiconductor integrated circuit device according to claim 1, wherein the capacitive elements formed on the second conductive film are formed at the same pitch as the information transfer capacitive elements.

The fourth conductive film extends in a direction perpendicular to the bit line;
The second conductive film, a semiconductor integrated circuit device according to claim 1, characterized in that connected to the at least two of said capacitive element.

The second conductive film, a semiconductor integrated circuit device according to claim 1, characterized in that it is formed in a stripe shape.

The fourth conductive film extends in the same direction as said bit lines, said second conductive film, a semiconductor according to claim 1, characterized in that it is formed in the same direction as the direction in stripes Integrated circuit device.

The fourth conductive film, a semiconductor integrated circuit device according to claim 1, characterized in that the grid-like.

The width of the fourth conductive film, a semiconductor integrated circuit device according to claim 1, wherein a greater than a width of said bit line.

A memory region in which a plurality of memory cells each including a MISFET and an information transfer capacitor connected in series to the MISFET are formed; and a capacitor element region in which a capacitor is formed;
(A) In the memory area,
(A1) and the MISFET formed in the main surface of the semiconductor substrate,
(A2) first and second connection portions formed on the source and drain regions of the MISFET;
(A3) a third connection portion formed on the first connection portion;
(A4) a fourth connection portion formed on the second connection portion;
(A5) and the third is formed on the connection portion and the information transfer capacitance element,
(A6) a bit line formed on the fourth connection portion;
Formed,
(B) In the capacitor element region,
(B1) and the formed on a semiconductor substrate, a first conductive film formed with a film of said first and second connecting portions in the same layer,
(B2) a second conductive film formed on the first conductive film and formed of a film in the same layer as the fourth connection portion;
(B 3) the formed on the second conductive film, the third conductive film composed of films of the bit line in the same layer,
(B 4) is formed on the third conductive film, and a fourth conductive film composed of films of the third connecting portion and the same layer,
(B 5) the formed in the fourth conductive film, the a capacitor formed by the film of the information transfer capacitive element in the same layer,
Formed,
A current path between the capacitive element and the third conductive film, and the first path through the fourth conductive film is:
The fourth conductive film, the third conductive film, the second conductive film, the first conductive film, the semiconductor substrate, the second through the first conductive film and the second conductive film Ri low resistance der than the path,
The first conductive film is made of a silicon film, a barrier film or a metal film,
The third conductive film and the lower electrode of the capacitive element are made of a metal film,
The fourth conductive film, a semiconductor integrated circuit device according to claim barrier film or a metal film der Rukoto to prevent reaction between the metal film and the silicon film.

The semiconductor integrated circuit device further includes:
16. The semiconductor integrated circuit device according to claim 15 , further comprising: ( c ) another capacitor element having the semiconductor substrate and a fifth conductive film formed on the semiconductor substrate via an insulating film as an electrode. .