JP4281446B2 - Power system - Google Patents
Power system Download PDFInfo
- Publication number
- JP4281446B2 JP4281446B2 JP2003272128A JP2003272128A JP4281446B2 JP 4281446 B2 JP4281446 B2 JP 4281446B2 JP 2003272128 A JP2003272128 A JP 2003272128A JP 2003272128 A JP2003272128 A JP 2003272128A JP 4281446 B2 JP4281446 B2 JP 4281446B2
- Authority
- JP
- Japan
- Prior art keywords
- load
- converter
- input
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は電源システムに関し、特にDC−DCコンバータとシリーズレギュレータとを切替えて負荷に電圧を出力する電源システムに関する。 The present invention relates to a power supply system, and more particularly to a power supply system that switches a DC-DC converter and a series regulator to output a voltage to a load.
電子機器に搭載される電源装置には、電子機器外部から供給される電源電圧を、内部の電子回路に適合する電圧に降圧するものがあり、出力段に接続される負荷によって、電力効率が変化するものと変化しないものがある。 Some power supply devices installed in electronic equipment step down the power supply voltage supplied from outside the electronic equipment to a voltage that matches the internal electronic circuit, and the power efficiency changes depending on the load connected to the output stage. Some things do and others do not change.
例えば、PWM制御によって電圧を降下するDC−DCコンバータは、接続される負荷が軽負荷であるほど電力効率が低く、重負荷であるほど電力効率が高い。これは、DC−DCコンバータ内部の半導体スイッチのオン・オフによって発生する駆動損失のためである。一方、シリーズレギュレータは、負荷の軽重に関わらず、電力効率は、一定である。 For example, a DC-DC converter that drops a voltage by PWM control has a lower power efficiency as the connected load is lighter and has a higher power efficiency as the load is heavier. This is because of drive loss caused by turning on and off the semiconductor switch in the DC-DC converter. On the other hand, the power efficiency of the series regulator is constant regardless of the load.
そこで、出力段に接続される負荷の軽重によって、DC−DCコンバータとシリーズレギュレータを切替える電源システムがある。電源システムに接続される負荷が軽負荷の場合、シリーズレギュレータによって電圧を降下する。電源システムに接続される負荷が重負荷で、DC−DCコンバータの電力効率が、シリーズレギュレータの電力効率を上回るとき、DC−DCコンバータによって電圧を降下する(例えば、特許文献1、特許文献2参照)。
Therefore, there is a power supply system that switches between a DC-DC converter and a series regulator depending on the weight of the load connected to the output stage. When the load connected to the power system is light, the voltage is dropped by the series regulator. When the load connected to the power supply system is a heavy load and the power efficiency of the DC-DC converter exceeds the power efficiency of the series regulator, the voltage is dropped by the DC-DC converter (see, for example,
このような電源システムは、例えば、待機モード、通常モードを有する電子機器に搭載される。すなわち、待機モードでは、駆動している電子回路が少ないため軽負荷であり、シリーズレギュレータで電圧降下をする。通常モードでは、駆動している電子回路が多いため重負荷であり、DC−DCコンバータで電圧降下をする。 Such a power supply system is mounted on, for example, an electronic device having a standby mode and a normal mode. That is, in the standby mode, since there are few electronic circuits that are driven, the load is light, and the voltage is dropped by the series regulator. In the normal mode, since there are many electronic circuits that are driven, it is a heavy load, and a voltage drop is caused by the DC-DC converter.
図6は、従来の電源システムの回路図である。
図に示す電源システムは、DC−DCコンバータ40、DC−DCコンバータ40と並列接続されたシリーズレギュレータ50から構成されている。DC−DCコンバータ40とシリーズレギュレータ50の出力には、コンデンサC3、負荷60が接続されている。
FIG. 6 is a circuit diagram of a conventional power supply system.
The power supply system shown in the figure includes a DC-
DC−DCコンバータ40は、イネーブル信号EN1が入力されると動作する。シリーズレギュレータ50は、イネーブル信号EN2が入力されると動作する。
イネーブル信号EN1,EN2は、負荷60の軽重に応じて、DC−DCコンバータ40、シリーズレギュレータ50に出力される。負荷60が軽負荷の場合、イネーブル信号EN2がシリーズレギュレータ50に出力される。負荷60が重負荷になり、DC−DCコンバータ40の電力効率が、シリーズレギュレータ50の電力効率を上回る場合、イネーブル信号EN1がDC−DCコンバータ40に出力される。
The DC-
The enable signals EN1 and EN2 are output to the DC-
DC−DCコンバータ40は、PWM制御回路41、ドライバZ3,Z4、トランジスタQ3,Q4、ダイオードD4,D5、インダクタL3から構成されている。
DC−DCコンバータ40は、同期整流方式で電圧を降圧するDC−DCコンバータである。同期整流方式とは、従来、整流素子として使用していた(トランジスタQ4の部分に)ダイオードを、オン抵抗の低いトランジスタQ4に置き換え、トランジスタQ3,Q4を相補的にオン・オフして、その時比率によって出力電圧を制御する方式である。オン抵抗の低いトランジスタQ4を使用することで導通損失の改善をすることができる。
The DC-
The DC-
PWM制御回路41は、インダクタL3の一端に生じる電圧がフィードバックされ、この電圧に応じて、パルス幅を変調したスイッチ信号OUT1,OUT2を出力する。
ドライバZ3,Z4は、PWM制御回路41から出力されるスイッチ信号OUT1,OUT2に応じてトランジスタQ3,Q4を駆動する。
The
The drivers Z3 and Z4 drive the transistors Q3 and Q4 according to the switch signals OUT1 and OUT2 output from the
トランジスタQ3は、NチャネルMOSトランジスタである。トランジスタQ3は、ゲートに‘H’状態のスイッチ信号OUT1が入力されると、ソース−ドレイン間をオンし、入力電圧VinをインダクタL3に出力する。トランジスタQ3のソース−ドレイン間には、ダイオードD4が接続されている。なお、トランジスタQ3のソース−ドレイン間に寄生ダイオードが発生する場合は、ダイオードD4を接続する必要はない。 Transistor Q3 is an N-channel MOS transistor. When the switch signal OUT1 in the “H” state is input to the gate of the transistor Q3, the transistor Q3 is turned on between the source and the drain and outputs the input voltage Vin to the inductor L3. A diode D4 is connected between the source and drain of the transistor Q3. When a parasitic diode is generated between the source and drain of the transistor Q3, it is not necessary to connect the diode D4.
トランジスタQ4は、NチャネルMOSトランジスタである。トランジスタQ4は、ゲートに‘H’状態のスイッチ信号OUT2が入力されると、ソース−ドレイン間をオンし、インダクタL3をグランドに接続する。トランジスタQ4のソース−ドレイン間には、ダイオードD5が接続されている。なお、トランジスタQ4のソース−ドレイン間に寄生ダイオードが発生する場合は、ダイオードD5を接続する必要はない。 Transistor Q4 is an N-channel MOS transistor. When the switch signal OUT2 in the “H” state is input to the gate of the transistor Q4, the transistor Q4 turns on between the source and the drain and connects the inductor L3 to the ground. A diode D5 is connected between the source and drain of the transistor Q4. When a parasitic diode is generated between the source and drain of the transistor Q4, it is not necessary to connect the diode D5.
図7は、PWM制御回路に入力されるイネーブル信号、及びPWM制御回路から出力される出力信号を示したタイミングチャートである。
図に示すように、イネーブル信号EN1が‘L’状態から‘H’状態になると、PWM制御回路41は、スイッチ信号OUT1,OUT2を出力する。スイッチ信号OUT1,OUT2は、相補的に‘H’状態となるように出力される。また、PWM制御回路41は、トランジスタQ3,Q4のソース−ドレイン間が同時にオンすることを防止するため、スイッチ信号OUT1,OUT2の‘H’状態に重なり期間が生じないように、デッドタイムtdを設けてスイッチ信号OUT1,OUT2を出力する。DC−DCコンバータ40のオン時比率Dは、出力電流によらず次式で表される。
D=Vout/Vin ……(1)
As shown in the figure, when the enable signal EN1 changes from the “L” state to the “H” state, the
D = Vout / Vin (1)
ところで、シリーズレギュレータ50からDC−DCコンバータ40に動作切替えが行われた直後の初期オン時比率Doが、式(1)のオン時比率Dより小さい場合、初期オン時比率Doがオン時比率Dまで遷移する際、PWM制御回路41の制御の時間遅れにより、トランジスタQ4のオン時間が過大となる期間が発生する。このため、動作切替え直後に、コンデンサC3からインダクタL3及びトランジスタQ4を介して、電流(コンデンサC3に蓄えられた電荷による)がグランドに逆流する。これにより、DC−DCコンバータ40による出力電圧Voutは、一時的に大きく低下してしまう。図8は、DC−DCコンバータから出力される出力電圧、及びPWM制御回路に入力されるイネーブル信号を示したタイミングチャートである。図に示すように、時間t1において、イネーブル信号EN1を‘L’状態から‘H’状態へ、イネーブル信号EN2を‘H’状態から‘L’状態へ遷移させたとする。これにより、時間t1において、シリーズレギュレータ50からDC−DCコンバータ40に動作が切替わる。そして、図示するように、DC−DCコンバータ40による出力電圧Voutは、一時的に大きく低下してしまう。
By the way, when the initial on-time ratio Do immediately after the operation switching from the
すなわち、シリーズレギュレータ50からDC−DCコンバータ40に動作切替えを行ったとき、トランジスタQ4のオン期間が過大となり、トランジスタQ4を介して、グランドに電流が逆流し、出力電圧Voutが低下してしまうという問題点があった。
That is, when the operation is switched from the
本発明はこのような点に鑑みてなされたものであり、シリーズレギュレータからDC−DCコンバータへの動作切替え時における出力電圧の低下を抑制する電源システムを提供することを目的とする。 The present invention has been made in view of these points, and an object thereof is to provide a power supply system that suppresses a decrease in output voltage when switching operation from a series regulator to a DC-DC converter.
本発明では上記課題を解決するために、電源装置を切替えて負荷に電圧を出力する電源システムにおいて、入力電圧を負荷に供給するための第1のスイッチ素子と、グランド電圧を前記負荷に供給するための第2のスイッチ素子と、前記第1のスイッチ素子のn回(nは自然数)のオンを1周期として、第1の選択信号が入力されたとき、前記第1のスイッチ素子を断続的にオンするとともに、前記周期毎に前記第2のスイッチ素子のオン回数を増加するようにかつ前記第1のスイッチ素子と前記第2のスイッチ素子のオン期間が重ならないように、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン・オフする制御回路と、を有するDC−DCコンバータと、第2の選択信号が入力されたとき、前記入力電圧を降圧し前記負荷に出力するシリーズレギュレータと、を有することを特徴とする電源システムが提供される。
In the present invention, in order to solve the above problems, and supplies the power supply system that outputs a voltage to a load by switching the power supply, a first switch element for supplying an input voltage to a load, a ground voltage to the load the a second switching element, turns on the one period of n times of the first switch element (n is a natural number), when the first selection signal is input for intermittently said first switching element The first switch element and the second switch element do not overlap each other so that the number of times the second switch element is turned on is increased every cycle and the first switch element and the second switch element do not overlap each other. A DC-DC converter having a switch element and a control circuit for turning on and off the second switch element; and when a second selection signal is input, the input voltage is stepped down and output to the load. Power supply system, characterized in that it comprises a series regulator which, is provided.
このような電源システムによると、シリーズレギュレータからDC−DCコンバータへの動作切替えが行われたとき、負荷とグランドを接続する第2のスイッチ素子のオン回数が徐々に増加するので、第2のスイッチ素子を介して、グランドに逆流する電流の流れを抑制する。 According to such a power supply system, when the operation is switched from the series regulator to the DC-DC converter, the number of times of turning on the second switch element that connects the load and the ground gradually increases. The flow of current flowing back to the ground is suppressed through the element.
本発明では、負荷をグランドに接続する第2のスイッチ素子のオン回数を徐々に増加するようにしたので、シリーズレギュレータからDC−DCコンバータに動作切替えが行われたとき、第2のスイッチ素子を介してグランドに逆流する電流の流れを抑制することができ、動作切替えによる出力電圧の低下を抑制することができる。 In the present invention, since the number of times of turning on the second switch element that connects the load to the ground is gradually increased, when the operation is switched from the series regulator to the DC-DC converter, the second switch element is turned on. Therefore, it is possible to suppress the flow of current flowing back to the ground, and it is possible to suppress a decrease in output voltage due to operation switching.
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の電源システムの原理図である。図に示すように、電源システムは、DC−DCコンバータ1、シリーズレギュレータ2から構成されている。DC−DCコンバータ1は、制御回路1a、スイッチ素子SW1,SW2、転流ダイオードD1、及びインダクタL1から構成されている。なお、図1には、制御回路1aから出力されるスイッチ信号s1,s2の電圧波形A1,A2が示してある。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a principle diagram of a power supply system of the present invention. As shown in the figure, the power supply system includes a DC-
DC−DCコンバータ1とシリーズレギュレータ2は並列接続されている。DC−DCコンバータ1とシリーズレギュレータ2の出力には、コンデンサC1が接続され、負荷3が接続されている。
The DC-
DC−DCコンバータ1は、第1の選択信号EN1が入力されたとき、入力電圧Vinを降圧して負荷3に出力する。シリーズレギュレータ2は、第2の選択信号EN2が入力されたとき、入力電圧Vinを降圧して負荷3に出力する。
When the first selection signal EN1 is input, the DC-
第1の選択信号EN1,第2の選択信号EN2は、負荷3の軽重に応じて、DC−DCコンバータ1、シリーズレギュレータ2に入力される。負荷3が軽負荷の場合、第2の選択信号EN2が入力される。負荷3が重負荷で、DC−DCコンバータ1の電力効率が、シリーズレギュレータ2の電力効率を上回るとき、第1の選択信号EN1がDC−DCコンバータ1に入力される。従い、二つの選択信号EN1,EN2が重複して入力されることはない。
The first selection signal EN <b> 1 and the second selection signal EN <b> 2 are input to the DC-
制御回路1aは、第1の選択信号EN1が入力されると、スイッチ素子SW1,SW2をオン・オフするスイッチ信号s1,s2を出力する。ただし、制御回路1aは、スイッチ信号s1のn回(図1ではn=3)のオンを一周期として、その周期毎にスイッチ素子SW2のオン回数が徐々に増加(図1では0回,1回,2回,…)するようにスイッチ信号s2を出力する。さらに、制御回路1aは、スイッチ素子SW1,SW2のオン期間が重ならないように、スイッチ信号s1,s2を出力する。
When the first selection signal EN1 is input, the
例えば、時間t1において、第1の選択信号EN1がDC−DCコンバータ1に入力されたとする。制御回路1aは、電圧波形A1に示すように、スイッチ素子SW1をオン・オフするスイッチ信号s1を出力する。さらに、制御回路1aは、電圧波形A2に示すように、スイッチ信号s2を、スイッチ素子SW2のオン回数が徐々に増加するように出力する。
For example, it is assumed that the first selection signal EN1 is input to the DC-
スイッチ素子SW1は、制御回路1aから出力されるスイッチ信号s1によって、入力電圧Vinの負荷3への接続をオン・オフする。スイッチ素子SW2は、制御回路1aから出力されるスイッチ信号s2によって、負荷3とグランドの接続をオン・オフする。転流ダイオードD1は、スイッチ素子SW1,SW2が両方ともオフのときにインダクタL1の電流を保持する働きをするが、その抵抗値はスイッチ素子SW2のオン抵抗より高い。
The switch element SW1 turns on / off connection of the input voltage Vin to the
インダクタL1は、スイッチ素子SW1のオン・オフによって断続的になった入力電圧Vinを平滑化する。コンデンサC1は、DC−DCコンバータ1から出力される電圧Voutを平滑化する。
The inductor L1 smoothes the input voltage Vin that has become intermittent due to the on / off of the switch element SW1. The capacitor C1 smoothes the voltage Vout output from the DC-
以下、電源システムの動作について説明する。
負荷3が軽負荷から、重負荷に変わるとする。DC−DCコンバータ1に第1の選択信号EN1が入力され、シリーズレギュレータ2からDC−DCコンバータ1に動作が切替わる。
Hereinafter, the operation of the power supply system will be described.
Assume that the
制御回路1aは、電圧波形A1,A2に示すように、スイッチ素子SW1,SW2をオン・オフするようにスイッチ信号s1,s2を出力する。ただし、スイッチ信号s2については、電圧波形A2に示すように、スイッチ素子SW2のオン回数が徐々に増加するように出力する。
The
すなわち、シリーズレギュレータ2からDC−DCコンバータ1の動作切替えが行われたとき、スイッチ素子SW2を介した負荷3のグランドへの接続回数(平均接続時間)は、徐々に増加していく。従って、コンデンサC1からインダクタL1、スイッチ素子SW2を介した電流(コンデンサC1の電荷による)の逆流が抑制され、負荷3に供給される出力電圧Voutの低下を抑えることができる。
That is, when the operation of the DC-
次に、本発明の実施の形態について詳細に説明する。
図2は、本発明の実施の形態に係る電源システムの回路図である。
図に示すように、電源システムは、DC−DCコンバータ10、シリーズレギュレータ20から構成されている。DC−DCコンバータ10とシリーズレギュレータ20は、並列に接続され、出力段にはコンデンサC2、負荷30が接続されている。
Next, embodiments of the present invention will be described in detail.
FIG. 2 is a circuit diagram of the power supply system according to the embodiment of the present invention.
As shown in the figure, the power supply system includes a DC-
DC−DCコンバータ10は、イネーブル信号EN1が入力されると、入力電圧Vinを降圧し、負荷30に出力電圧Voutを出力する。シリーズレギュレータ20は、イネーブル信号EN2が入力されると、入力電圧Vinを降圧して、負荷30に出力電圧Voutを出力する。
When the enable signal EN1 is input, the DC-
イネーブル信号EN1,EN2は、負荷30の軽重に応じて、DC−DCコンバータ10、シリーズレギュレータ20に入力される。負荷30が軽負荷の場合、軽負荷の電力効率のよいシリーズレギュレータ20を動作させるため、イネーブル信号EN2がシリーズレギュレータ20に入力される。負荷30が軽負荷から重負荷となる場合、重負荷の電力効率のよいDC−DCコンバータ10を動作させるため、イネーブル信号EN1がDC−DCコンバータ10に入力される。
The enable signals EN <b> 1 and EN <b> 2 are input to the DC-
DC−DCコンバータ10は、同期整流方式によって、電圧を降圧するDC−DCコンバータである。DC−DCコンバータ10は、PWM制御回路11、ドライバZ1,Z2、トランジスタQ1,Q2、ダイオードD2,D3、及びインダクタL2から構成されている。
The DC-
PWM制御回路11は、イネーブル信号EN1が入力されると、トランジスタQ1,Q2をオン・オフするためのスイッチ信号OUT1,OUT2を出力する。PWM制御回路11は、一端がトランジスタQ1とトランジスタQ2の接続点に接続されたインダクタL2の他端の電圧がフィードバックされ、この電圧に応じてパルス幅を変調したパルス信号を生成する。PWM制御回路11は、スイッチ信号OUT1については、生成したパルス信号をそのまま出力する。
When the enable signal EN1 is input, the
PWM制御回路11は、ステップ信号SRが入力される。PWM制御回路11は、ステップ信号SRがH状態であれば、上述した生成したパルス信号をスイッチ信号OUT2としてそのまま出力する。L状態であれば上述の生成したパルス信号をマスクして、常にL状態のスイッチ信号OUT2を出力する。
The
図3は、PWM制御回路に入力されるステップ信号、イネーブル信号、及びPWM制御回路から出力されるスイッチ信号の関係を説明するためのタイミングチャートを示す図である。SR等の信号に関する実際の動作シーケンスについては後述する。図3に示すように、PWM制御回路11は、イネーブル信号EN1が入力されて(‘H’状態になって)、トランジスタQ1をオン・オフするためのスイッチ信号OUT1を出力する。PWM制御回路11は、イネーブル信号EN1が入力され、さらにステップ信号SRが入力されて(‘H’状態になって)、トランジスタQ2をオン・オフするためのスイッチ信号OUT2を出力する。
FIG. 3 is a timing chart for explaining the relationship between the step signal input to the PWM control circuit, the enable signal, and the switch signal output from the PWM control circuit. The actual operation sequence regarding signals such as SR will be described later. As shown in FIG. 3, the
すなわち、PWM制御回路11は、イネーブル信号EN1が入力されて、スイッチ信号OUT1を出力し、さらに、ステップ信号SRが入力されて、スイッチ信号OUT2を出力する。
That is, the
なお、PWM制御回路11は、通常はトランジスタQ1,Q2を交互にオンするようにスイッチ信号OUT1,OUT2を出力する。また、PWM制御回路11は、トランジスタQ1,Q2のソース−ドレイン間が同時にオンすることを防止するため、スイッチ信号OUT1,OUT2の‘H’状態に重なり期間が生じないようデッドタイムtdを挿入して出力する。また、PWM制御回路11は、入力されるステップ信号SRの入力期間(‘H’状態)に応じて、スイッチ信号OUT2を出力する。
Note that the
図4は、PWM制御回路に入力されるステップ信号のタイミングチャートを示す図である。
図に示すように、スイッチング周期Tのn周期を1つのブロックとして区切る。i番目のブロックにおけるステップ信号SRのパルス幅をTSRiとする。
FIG. 4 is a timing chart of step signals input to the PWM control circuit.
As shown in the figure, the n periods of the switching period T are divided as one block. The pulse width of the step signal SR in the i-th block is TSRi.
時間t1において、シリーズレギュレータ20からDC−DCコンバータ10に動作切替えが行われたとき、0番目のブロックでは、ステップ信号SRは、‘L’状態とする。以降のブロックでは、TSRi+1>TSRiが成り立つように、徐々に、ステップ信号SRのパルス幅を増加する。
When the operation is switched from the
すなわち、PWM制御回路11には、図4に示すように、パルス幅が一定周期ごとに所定の幅ずつ増加するステップ信号SRが入力される。PWM制御回路11は、このステップ信号SRのL状態に応じて、上述した生成したパルス信号をマスクし、トランジスタQ2のオン回数が徐々に増加するスイッチ信号OUT2を出力する。
That is, as shown in FIG. 4, the
図2の説明に戻る。ドライバZ1,Z2は、PWM制御回路11から出力されるスイッチ信号OUT1,OUT2に応じてトランジスタQ1,Q2を駆動する。
トランジスタQ1は、NチャネルMOSトランジスタである。トランジスタQ1は、ゲートに‘H’状態のスイッチ信号OUT1が入力されると、ソース−ドレイン間をオンし、入力電圧VinをインダクタL2に出力する。トランジスタQ1のソース−ドレイン間には、ダイオードD2が接続されている。なお、トランジスタQ1のソース−ドレイン間に寄生ダイオードが発生する場合は、ダイオードD2を接続する必要はない。
Returning to the description of FIG. The drivers Z1 and Z2 drive the transistors Q1 and Q2 according to the switch signals OUT1 and OUT2 output from the
Transistor Q1 is an N-channel MOS transistor. When the switch signal OUT1 in the “H” state is input to the gate of the transistor Q1, the transistor Q1 turns on between the source and the drain and outputs the input voltage Vin to the inductor L2. A diode D2 is connected between the source and drain of the transistor Q1. If a parasitic diode is generated between the source and drain of the transistor Q1, it is not necessary to connect the diode D2.
トランジスタQ2は、NチャネルMOSトランジスタである。トランジスタQ2は、ゲートに‘H’状態のスイッチ信号OUT2が入力されると、ソース−ドレイン間をオンし、インダクタL2をグランドに接続する。トランジスタQ2のソース−ドレイン間には、ダイオードD3が接続されている。なお、トランジスタQ2のソース−ドレイン間に寄生ダイオードが発生する場合は、ダイオードD3を接続する必要はない。 Transistor Q2 is an N-channel MOS transistor. When the switch signal OUT2 in the ‘H’ state is input to the gate of the transistor Q2, the source and the drain are turned on, and the inductor L2 is connected to the ground. A diode D3 is connected between the source and drain of the transistor Q2. When a parasitic diode is generated between the source and drain of the transistor Q2, it is not necessary to connect the diode D3.
インダクタL2は、トランジスタQ1のソース及びトランジスタQ2のドレインと接続され、さらにコンデンサC2、負荷30に接続されている。
次に、タイミングチャートを用いて、図2の電源システムの動作について説明する。
The inductor L2 is connected to the source of the transistor Q1 and the drain of the transistor Q2, and is further connected to the capacitor C2 and the
Next, the operation of the power supply system in FIG. 2 will be described using a timing chart.
図5は、電源システムから出力される出力電圧、及び電源システムに入力されるイネーブル信号、ステップ信号のタイミングチャートを示す図である。
負荷30が軽負荷であるとする。このとき、図5に示すように、イネーブル信号EN1は、DC−DCコンバータ10に入力されず(‘L’状態)、DC−DCコンバータ10は、動作しない。イネーブル信号EN2は、シリーズレギュレータ20に入力され(‘H’状態)、シリーズレギュレータ20は動作している。シリーズレギュレータ20は、入力電圧Vinを降圧して、負荷30に出力電圧Vout供給する。
FIG. 5 is a timing chart of an output voltage output from the power supply system, an enable signal input to the power supply system, and a step signal.
Assume that the
負荷30が軽負荷から重負荷になるとき、イネーブル信号EN1は、‘H’状態となり、イネーブル信号EN2は、‘L’状態となる。これにより、シリーズレギュレータ20は、動作しなくなる。
When the
DC−DCコンバータ10のPWM制御回路11は、イネーブル信号EN1が入力されると、トランジスタQ1をオン・オフするためのスイッチ信号OUT1を出力する。また、PWM制御回路11は、‘H’状態の期間が徐々に増加するステップ信号SRが入力され、このステップ信号SRに基づいて、トランジスタQ2のオン回数が徐々に増加するスイッチ信号OUT2を出力する。
When the enable signal EN1 is input, the
これにより、シリーズレギュレータ20からDC−DCコンバータ10への動作切替えが行われたとき、負荷30のグランドへの接続回数(平均接続時間)は、徐々に増加していく。よって、動作切替え時におけるコンデンサC2からインダクタL2、トランジスタQ2を介した電流の逆流が抑制され、図5に示すように、負荷30へ供給される出力電圧Voutの低下を抑制することができる。
Thereby, when the operation switching from the
また、電子機器において、待機時にシリーズレギュレータ、通常動作時にDC−DCコンバータを使用する場合に、動作切替え時の電圧低下によって生じる誤リセットなどを防止することができる。 Further, in an electronic device, when a series regulator is used during standby and a DC-DC converter is used during normal operation, it is possible to prevent an erroneous reset caused by a voltage drop during operation switching.
なお、上記のトランジスタQ1,Q2は、共にNチャネルMOSトランジスタとしたが、負荷に供給される入力電圧Vinと、負荷30のグランドへの接続とが交互に繰り返されればよく、共にPチャネルMOSトランジスタ、又はPチャネルMOSトランジスタ、NチャネルMOSトランジスタであってもよい。
Although the transistors Q1 and Q2 are both N-channel MOS transistors, it is sufficient that the input voltage Vin supplied to the load and the connection of the
次に、DC−DCコンバータ10のオン時比率から、電源システムの動作について説明する。
シリーズレギュレータ20からDC−DCコンバータ10へ動作切替えが行われたとする。負荷30が重負荷(出力電圧Voutが低下しない範囲で大きな出力電流を要する負荷量)の場合においては、DC−DCコンバータ10のトランジスタQ2がオフ状態にあるとき、インダクタL2には、電流が連続して流れ、DC−DCコンバータ10は、電流連続モードとなる。この場合のDC−DCコンバータのオン時比率は、式(1)と同様に、次式で表される。
D=Vout/Vin ……(2)
一方、負荷30が軽負荷であり、シリーズレギュレータ20からDC−DCコンバータ10へ動作切替えが行われたとする。この場合においては、DC−DCコンバータ10のトランジスタQ2がオフ状態にあるとき、インダクタL2には、電流が断続して流れ、DC−DCコンバータ10は、電流断続モードとなる。この場合のDC−DCコンバータのオン時比率は、次式で表される。
Next, the operation of the power supply system will be described from the on-time ratio of the DC-
Assume that the operation is switched from the
D = Vout / Vin (2)
On the other hand, it is assumed that the
ここで、式(3)の導出について説明する。電流断続モードにおいて、トランジスタQ1がオンした場合、電源システムの入力から出力へ供給される電力Ponは、電源システムに流れ込む電流が、(Vin−Vout)t/Lとなるので(t:時間、L:インダクタL2のインダクタンス)、次式で表される。 Here, the derivation of Expression (3) will be described. When the transistor Q1 is turned on in the current intermittent mode, the power Pon supplied from the input to the output of the power supply system is (Vin−Vout) t / L because the current flowing into the power supply system is (t: time, L : Inductance of inductor L2), expressed by the following equation.
式(4)を0〜Tonまで積分し、1周期で平均化すると、電力Pavは、次式で表される。 When Expression (4) is integrated from 0 to Ton and averaged over one period, the power Pav is expressed by the following expression.
式(5)の電力Pavは、電源システムの出力電力Poと等しい。電源システムの出力電流をIout、出力電圧をVoutとすると、出力電力Poは、次式で表される。
Po=Iout・Vout ……(6)
式(5)と式(6)は等しいので、次式(7a)、(7b)から式(3)が導出される。
The power Pav in equation (5) is equal to the output power Po of the power supply system. When the output current of the power supply system is Iout and the output voltage is Vout, the output power Po is expressed by the following equation.
Po = Iout · Vout (6)
Since Expression (5) and Expression (6) are equal, Expression (3) is derived from the following Expressions (7a) and (7b).
このため、トランジスタQ2をオフからオンへ徐々にオン期間を増加させることなく切替えた場合、電流連続モードにおいては、オン時比率は変化せず、出力電圧Voutは変動しない。電流断続モードにおいては、式(3)で表されるオン時比率から、式(2)で表されるオン時比率に遷移する際、PWM制御回路11の制御の遅れにより、トランジスタQ2のオン時間が過大となる期間が発生し、出力電圧Voutは、大きく低下することとなる。しかし、ステップ信号SRによって、トランジスタQ2のオン期間を徐々に大きくすることにより、出力電圧Voutの低下を抑制することができる。
Therefore, when the transistor Q2 is switched from OFF to ON without gradually increasing the ON period, the ON-time ratio does not change and the output voltage Vout does not change in the continuous current mode. In the current intermittent mode, the on-time of the transistor Q2 is caused by the control delay of the
DC−DCコンバータとシリーズレギュレータとを負荷の軽重に応じて切替えることによって、待機モード、通常モードによって負荷の変化する電子機器にも適用できる。 By switching the DC-DC converter and the series regulator according to the load weight, the present invention can also be applied to an electronic device whose load changes depending on the standby mode and the normal mode.
1,10 DC−DCコンバータ
1a 制御回路
11 PWM制御回路
2,20 シリーズレギュレータ
3,30 負荷
SW1,SW2 スイッチ素子
Q1,Q2 トランジスタ
L1,L2 インダクタ
C1,C2 コンデンサ
Z1,Z2 ドライバ
DESCRIPTION OF
Claims (5)
入力電圧を負荷に供給するための第1のスイッチ素子と、グランド電圧を前記負荷に供給するための第2のスイッチ素子と、前記第1のスイッチ素子のn回(nは自然数)のオンを1周期として、第1の選択信号が入力されたとき、前記第1のスイッチ素子を断続的にオンするとともに、前記周期毎に前記第2のスイッチ素子のオン回数を増加するようにかつ前記第1のスイッチ素子と前記第2のスイッチ素子のオン期間が重ならないように、前記第1のスイッチ素子及び前記第2のスイッチ素子をオン・オフする制御回路と、を有するDC−DCコンバータと、
第2の選択信号が入力されたとき、前記入力電圧を降圧し前記負荷に出力するシリーズレギュレータと、
を有することを特徴とする電源システム。 In the power supply system that switches the power supply and outputs the voltage to the load,
The first switch element for supplying the input voltage to the load, the second switch element for supplying the ground voltage to the load , and turning on the n times (n is a natural number) of the first switch element. As one cycle, when the first selection signal is input, the first switch element is intermittently turned on, and the number of times the second switch element is turned on is increased every cycle, and the first switch signal is turned on. A DC-DC converter having a control circuit for turning on and off the first switch element and the second switch element so that an ON period of one switch element and the second switch element do not overlap each other;
A series regulator that steps down the input voltage and outputs it to the load when a second selection signal is input;
A power supply system comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003272128A JP4281446B2 (en) | 2002-09-13 | 2003-07-09 | Power system |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002267988 | 2002-09-13 | ||
JP2003272128A JP4281446B2 (en) | 2002-09-13 | 2003-07-09 | Power system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004129489A JP2004129489A (en) | 2004-04-22 |
JP4281446B2 true JP4281446B2 (en) | 2009-06-17 |
Family
ID=32301611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003272128A Expired - Fee Related JP4281446B2 (en) | 2002-09-13 | 2003-07-09 | Power system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4281446B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013153585A (en) * | 2012-01-25 | 2013-08-08 | Asahi Kasei Electronics Co Ltd | Dc-dc converter |
-
2003
- 2003-07-09 JP JP2003272128A patent/JP4281446B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004129489A (en) | 2004-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4671275B2 (en) | Power supply control device, power supply electronic component and power supply device | |
US10637456B2 (en) | Low voltage drop cascaded synchronous bootstrap supply circuit | |
US7956586B2 (en) | Step-up/step-down type DC-DC converter, and control circuit and control method of the same | |
JP3357338B2 (en) | Buck converter | |
US9246387B2 (en) | Output voltage controller, electronic device, and output voltage control method | |
US7872879B2 (en) | Switched mode power converter and method of operation thereof | |
US8379421B2 (en) | Power factor correction converter with parallel-connected converter sections | |
US10673334B2 (en) | Method for operating a power converter circuit and power converter circuit | |
US20090108908A1 (en) | Bootstrap circuit and step-down converter using same | |
US7737773B2 (en) | Semiconductor device, step-down chopper regulator, and electronic equipment | |
KR101935452B1 (en) | The dc-dc converter and the two-stage power converter including dc-dc converter | |
KR20100130161A (en) | System and method for oring phases to overcome duty cycle limitations in a multiphase boost converter | |
US6462520B1 (en) | Differential output switching converter with ripple reduction | |
US6914419B2 (en) | Power supply system and method thereof | |
US6424545B2 (en) | Efficient, dual-source, wide-input range, isolated DC-DC converter with effective current limit | |
US7054168B1 (en) | Undershoot eliminator circuit and method for synchronous rectified DC-DC converters | |
US10348205B1 (en) | Coupled-inductor cascaded buck converter with fast transient response | |
JP4281446B2 (en) | Power system | |
US6369559B1 (en) | Buck controller coprocessor to control switches | |
JP2007104846A (en) | Switching power supply and semiconductor integrated circuit device | |
JP2005143282A (en) | Step-down pwm converter | |
EP3361614A1 (en) | High side driver without dedicated supply in high voltage applications | |
JP2007501598A (en) | Synchronous rectifier output voltage control | |
JP5472433B1 (en) | Switch element drive circuit | |
US20230327664A1 (en) | Switching circuit apparatus capable of controlling multiple switching elements to synchronously turn on and off with bootstrap circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040205 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040209 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051114 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090309 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |