JP4265210B2

JP4265210B2 - Organic EL device and electronic device

Info

Publication number: JP4265210B2
Application number: JP2002363872A
Authority: JP
Inventors: 早人中西
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-12-17
Filing date: 2002-12-16
Publication date: 2009-05-20
Anticipated expiration: 2022-12-16
Also published as: JP2003248443A

Description

【０００１】
【発明の属する技術分野】
本発明は、有機エレクトロルミネッセンス材料を具備してなる表示装置並びに電子機器に関するものである。
【０００２】
【従来の技術】
近年、画素電極（陽極）及び陰極の間に、有機蛍光材料等の発光材料からなる発光層が挟持された構造のカラー表示装置、特に発光材料として有機エレクトロルミネッセンス（有機ＥＬ）材料を用いた有機ＥＬ表示装置の開発が行われている。
このような有機ＥＬ表示装置の駆動方式としては、行方向に走査線及び列方向にデータ線をマトリクス状に配設するとともに、その交差部分にあるＥＬ素子の画素毎に静電容量素子とトランジスタ等を配置して、書き込み走査時に各画素の静電容量素子に充電した電圧に従って、次に書き換えられるまで発光を持続する、いわゆるアクティブマトリクス駆動方式が知られている（例えば、特許文献１参照）。
【０００３】
図１３には従来の表示装置の配線構造を示す。従来の表示装置は、複数の走査線９０１と、走査線９０１に対して交差する方向に延びる複数の信号線９０２と、信号線９０２に並列に延びる複数の発光用電源配線９０３とがそれぞれ配線された構成を有するとともに、走査線９０１及び信号線９０２の各交点毎に、画素領域Ａが設けられている。
【０００４】
各信号線９０２・・・は、シフトレジスタ、レベルシフタ、ビデオライン及びアナログスイッチを備えるデータ側駆動回路９０４に接続されている。また、各走査線９０１は、シフトレジスタ及びレベルシフタを備える走査側駆動回路９０５、９０５に接続されている。
更に、画素領域Ａの各々には、走査線９０１を介して走査信号がゲート電極に供給されるスイッチング薄膜トランジスタ９１２と、このスイッチング薄膜トランジスタ９１２を介して信号線９０２から共有される画素信号を保持する保持容量capと、該保持容量capによって保持された画素信号がゲート電極に供給されるカレント薄膜トランジスタ９２３と、このカレント薄膜トランジスタ９２３を介して発光用電源配線９０３に電気的に接続したときに発光用電源配線９０３から駆動電流が流れ込む画素電極９１１と、この画素電極９１１と陰極９１３との間に挟み込まれる発光素子９１０とが設けられている。陰極９１３は、陰極用電源回路９３１に接続されている。
【０００５】
また、発光素子９１０には、赤色に発光する発光素子９１０Ｒ、緑色に発光する発光素子９１０Ｇ、青色に発光する発光素子９１０Ｂの３種の発光素子が含まれ、各発光素子９１０Ｒ、９１０Ｇ、９１０Ｂがストライプ配置されている。
そして、カレント薄膜トランジスタ９２３を介して各発光素子９１０Ｒ、９１０Ｇ、９１０Ｂに接続される発光用電源配線９０３Ｒ、９０３Ｇ、９０３Ｂはそれぞれ、発光用電源回路９３２に接続されている。各色毎に発光用電源配線が配線されているのは、発光素子９１０の駆動電位が各色毎に異なるためである。
【０００６】
係る構成によれば、走査線９０１が駆動されてスイッチング薄膜トランジスタ９１２がオンになると、そのときの信号線９０２の電位が保持容量capに保持され、該保持容量capに状態に応じて、カレント薄膜トランジスタ９２３のオン・オフ状態が決まる。そして、カレント薄膜トランジスタ９２３のチャネルを介して、発光用電源配線９０３Ｒ、９０３Ｇ、９０３Ｂから画素電極９１１に電流が流れ、更に発光素子９１０を介して陰極９１２に駆動電流が流れる。発光素子９１０は、これを流れる電流量に応じて発光する。
【特許文献１】
国際公開第ＷＯ９８／３６４０号パンフレット。
【０００７】
【発明が解決しようとする課題】
ところで、発光素子９１０を安定して発光させるためには、発光用電源配線９０３から画素電極９１１に印加する駆動電流の電位変動をできるだけ少なくすることが要求される。
しかし、従来の表示装置では、発光素子９１０を発光させるために比較的大きな駆動電流が必要とされるため、表示装置の動作状況によっては、駆動電流の電位変動が大きくなる場合があり、発光素子９１０の発光動作に不具合が生じて、正常な画像表示を行えない場合があった。
【０００８】
本発明は、上記事情に鑑みてなされたものであって、発光用電源配線から画素電極に印加する駆動電流の電位を安定にして画像表示を正常に行うことが可能な表示装置並びにこの表示装置を具備してなる電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一実施形態に係る有機ＥＬ装置は、基板上に、スイッチング素子と、該スイッチング素子に接続された第１電極とが、マトリックス状に複数配置されてなる第１電極領域と、前記第１電極の上方に形成された機能層と、
前記第１電極と前記スイッチング素子を介して電気的に接続され、第１の部分と第２の部分とを有する発光用電源配線と、複数の前記第１電極に対して共通に設けられ、かつ、その一部が前記発光用電源配線と重なるように設けられた第２電極と、前記第２電極と電気的に接続された陰極配線と、前記第２の部分を覆うように形成された第１絶縁膜と、前記第１の部分及び前記陰極配線の一部を覆うように形成された第２絶縁膜と、を含み、前記第１の部分と前記陰極配線との間及び前記第１の部分と前記第２の部分との間には前記第２絶縁膜が配置されており、前記第１の部分は、前記陰極配線の一部に沿って前記陰極配線の一部と同一層に形成されており、前記第２の部分は、前記第２絶縁膜に形成されたコンタクトホールを介して前記第１の部分と電気的に接続されており、かつ、前記第２の部分と前記第２電極との間に前記第１絶縁膜を挟んで、前記第２電極の一部と対向して配置されていることを特徴とする。
また、本発明の一実施形態に係る有機ＥＬ装置は、前記第１の部分と前記陰極配線の一部とは同一の金属膜をパターニングして形成されていることを特徴とする。
本発明の有機ＥＬ装置は、基板上に、スイッチング素子と、該スイッチング素子に接続された第１電極とが、マトリックス状に複数配置されてなる第１電極領域と、前記第１電極の上方に形成された機能層と、発光用電源回路と前記第１電極とを前記スイッチング素子を介して電気的に接続する発光用電源配線と、前記複数の第１電極に対して共通に設けられ、かつ、その一部が前記発光用電源配線と重なるように設けられ第２電極と、を含み、該発光用電源配線は、前記第１電極領域に配置され、前記第１電極に前記スイッチング素子を介して接続される第１の部分と、前記基板の外周と前記第１電極領域との間に配置され、前記第１の部分に接続される第２の部分と、を有し、前記発光用電源配線の前記第２の部分と前記第２電極との間に設けられた絶縁膜は、前記発光用電源配線の前記第１の部分と前記第２電極との間に設けられた絶縁膜と比して薄い部分があることを特徴とする。
また、本発明の有機ＥＬ装置は、先に記載の有機ＥＬ装置であって、前記発光用電源配線の前記第２の部分と前記第２電極との間に設けられるとともに、前記第１の部分と前記第２電極との間に設けられた第１の絶縁膜と、前記機能層を区画するとともに、前記発光用電源配線の前記第１の部分と前記第２電極との間に設けられた第２の絶縁膜と、を有することを特徴とする。
また、本発明の有機ＥＬ装置は、先に記載の有機ＥＬ装置であって、前記基板の外周と前記第１電極領域との間に設けられたダミー領域をさらに含み、機能層が、前記第１電極領域において前記第１電極の上方に設けられるとともに、前記ダミー領域において前記発光用電源配線の前記第２の部分と前記第２電極との間に設けられ、絶縁膜が、該機能層を区画するとともに、前記発光用電源配線の前記第１の部分と前記第２電極との間に設けられていることを特徴とする。
また、本発明の有機ＥＬ装置は、先に記載の有機ＥＬ装置であって、前記ダミー領域において、前記スイッチング素子に接続されていない第３電極が前記機能層の下方に設けられていることを特徴とする。
また、本発明の有機ＥＬ装置は、先に記載の有機ＥＬ装置であって、前記機能層の膜厚は前記絶縁膜の膜厚より薄く形成されてなることを特徴とする。
本発明の表示装置は、スイッチング素子に接続された第１電極が基板上にマトリックス状に配置されてなる第１電極領域と、前記第１電極領域の周囲に配置され、前記第１電極に接続される発光用電源配線と、前記第１電極の上方に形成された機能層と、を含み、前記機能層の上方に少なくとも第２電極の一部が形成され、前記発光用電源配線と前記第２電極との間に第１の静電容量が設けられてなることを特徴とする。
【００１０】
係る表示装置によれば、発光用電源配線と第２電極との間に第１の静電容量が設けられているので、発光用電源配線を流れる駆動電流の電位が変動した場合でも、第１の静電容量に蓄積された電荷が発光用電源配線に供給されるので、駆動電流の電位不足分がこの蓄積電荷により補われて電位変動を抑制することができ、表示装置の画像表示を正常に保つことができる。
【００１１】
また本発明の表示装置は、先に記載の表示装置であり、前記第１電極領域の外側において、前記発光用電源配線と前記第２電極とが対向することにより、前記第１の静電容量が形成されることを特徴とする。
【００１２】
係る表示装置によれば、発光用電源配線が第１電極領域の外側で第２電極と対向するので、発光用電源配線と第２電極との間隔が小さくなって第１の静電容量に蓄積される蓄積電荷量を増大させることができ、駆動電流の電位変動をより小さくして画像表示を安定に行うことができる。
【００１３】
また本発明の表示装置では、前記発光用電源配線と前記第２電極との間に第１層間絶縁層を配置させることが好ましい。
【００１４】
また本発明の表示装置は、先に記載の表示装置であり、前記第１電極によって形成される実表示領域と、該実表示領域の周囲に配置され、表示に寄与しないダミー領域とを有してなり、前記第２電極は、少なくとも前記実表示領域と前記ダミー領域を覆うように形成されてなり、前記発光用電源配線が少なくとも前記ダミー領域を挟んで前記第２電極と対向配置されることにより、前記第１の静電容量が形成されることを特徴とする。
【００１５】
係る表示装置によれば、実表示領域を囲むダミー領域が設けられ、発光用電源配線がダミー領域を挟んで第２電極と対向するように配置されるため、発光用電源配線がこのダミー領域に位置することになり、発光用電源配線の配置スペースを発光素子部の外側に新たに設ける必要がなく、これにより実表示領域の占有面積を相対的に拡大することができる。
【００１６】
また本発明の表示装置では、前記ダミー領域における機能層の膜厚が前記ダミー領域におけるバンクの膜厚より薄く形成されてなることが好ましい。
これにより、ダミー領域の機能層上ある第２電極がダミー領域のバンク上にある第２電極よりも発光用電源配線側に接近するように構成されるので、静電容量に蓄積される蓄積電荷量を増大させることができ、駆動電流の電位変動をより小さくして画像表示を安定に行うことができる。
【００１７】
また本発明の表示装置では、前記発光用電源配線と前記ダミー領域における機能層との間に前記第１の層間絶縁層を配置させることが好ましい。
【００１８】
また本発明の表示装置は、先に記載の表示装置であり、前記発光用電源配線は、第２の層間絶縁層を挟んで対向する第１配線及び第２配線から構成されるとともに、前記第１配線が、前記第２電極用の配線と同じ階層位置に形成され、前記第１配線と前記第２電極用の配線との間に第２の静電容量が形成されることを特徴とする。
係る表示装置によれば、第１配線と第２電極用の配線の間に第２の静電容量が設けられているので、発光用電源配線を流れる駆動電流の電位が変動した場合に、第２の静電容量に蓄積された電荷が発光用電源配線に供給されて電位変動を抑制することができ、表示装置の画像表示をより正常に保つことができる。
【００１９】
また本発明の表示装置は、先に記載の表示装置であり、前記機能層は、正孔注入／輸送層と、該正孔注入／輸送層に隣接して形成される有機エレクトロルミネッセンス材料からなる発光層とからなるものであることを特徴とする。
【００２０】
係る表示装置によれば、機能層が正孔注入／輸送層と発光層とからなり、この機能層に対して電位変動の少ない駆動電流を印加することにより、高輝度で正確な色彩の表示を行うことができる。
【００２１】
次に本発明の表示装置は、スイッチング素子に接続された第１電極が基板上に配置されてなる第１電極領域と、前記第１電極領域の周囲に配置され、前記第１電極に接続される発光用電源配線とを具備してなり、各前記第１電極の上に機能層及び第２電極が形成されてなり、前記発光用電源配線の上には第１の層間絶縁層が形成されてなることを特徴とする。
【００２２】
また本発明の表示装置は、先に記載の表示装置であって、前記第１電極によって形成された表示画素部の外側において、前記発光用電源配線と前記第２電極とが前記第１層間絶縁層を挟んで対向することにより、前記第１の静電容量が形成されることを特徴とする。
また本発明の表示装置は、先に記載の表示装置であって、前記第１電極によって形成される実表示領域と、該実表示領域の周囲に配置され、表示に寄与しないダミー領域とを有してなり、前記第２電極は、少なくとも前記実表示領域と前記ダミー領域を覆うように形成されてなり、前記発光用電源配線が少なくとも前記ダミー領域を挟んで前記第２電極と対向配置され、前記ダミー領域には前記第１層間絶縁層が形成されてなることを特徴とする。
【００２３】
また本発明の表示装置は、先に記載の表示装置であって、前記ダミー領域における機能層の膜厚が前記ダミー領域におけるバンクの膜厚より薄く形成されてなることを特徴とする。
また本発明の表示装置は、先に記載の表示装置であって、前記発光用電源配線は、第２の層間絶縁層を挟んで対向する第１配線及び第２配線から構成されるとともに、前記第１配線が、前記第２電極用の配線と同じ階層位置に形成され、前記第１配線と前記第２電極用の配線との間に第２の静電容量が形成されることを特徴とする。
また本発明の表示装置は、先に記載の表示装置であって、前記機能層は、正孔注入／輸送層と、該正孔注入／輸送層に隣接して形成される有機エレクトロルミネッセンス材料からなる発光層とからなるものであることを特徴とする。
次に本発明の電子機器は、先のいずれかに記載の表示装置を具備してなることを特徴とする。係る電子機器によれば、画像表示を安定に行うことができる。
【００２４】
【発明の実施の形態】
［第１の実施形態］
以下、本発明の第１の実施形態を図面を参照して説明する。本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。なお、以下に示す各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせてある。
【００２５】
図１には本実施形態の表示装置の配線構造の平面模式図を示す。
図１に示す表示装置１は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）を用いたアクティブマトリクス方式の有機ＥＬ表示装置である。
図１に示す本実施形態の表示装置１は、複数の走査線１０１・・・と、走査線１０１・・・に対して交差する方向に延びる複数の信号線１０２・・・と、信号線１０２・・・に並列に延びる複数の発光用電源配線１０３・・・とがそれぞれ配線された構成を有するとともに、走査線１０１・・・及び信号線１０２・・・の各交点付近に、画素領域Ａ・・・が設けられている。
【００２６】
各信号線１０２・・・には、シフトレジスタ、レベルシフタ、ビデオライン及びアナログスイッチを備えるデータ側駆動回路１０４が接続されている。また、各信号線１０２・・・には、薄膜トランジスタを備える検査回路１０６が接続されている。更に各走査線１０１・・・には、シフトレジスタ及びレベルシフタを備える走査側駆動回路１０５、１０５が接続されている。
更に、画素領域Ａの各々には、走査線１０１を介して走査信号がゲート電極に供給されるスイッチング薄膜トランジスタ１１２と、このスイッチング薄膜トランジスタ１１２を介して信号線１０２から供給される画像信号を保持する保持容量capと、該保持容量capによって保持された画像信号がゲート電極に供給されるカレント薄膜トランジスタ１２３（スイッチング素子）と、このカレント薄膜トランジスタ１２３を介して発光用電源配線１０３に電気的に接続したときに発光用電源配線１０３から駆動電流が流れ込む画素電極（第１電極）１１１と、この画素電極１１１と陰極（第２電極）１２との間に挟み込まれる機能層１１０とが設けられている。尚、陰極１２は陰極用電源回路１３１に接続されている。
【００２７】
また、機能層１１０には、正孔注入／輸送層と、該正孔注入／輸送層に隣接して形成される有機エレクトロルミネッセンス材料からなる発光層が含まれ、更に発光層には、赤色に発光する発光層１１０Ｒ、緑色に発光する発光層１１０Ｇ、青色に発光する発光層１１０Ｂの３種の発光層が含まれ、各発光層１１０Ｒ、１１０Ｇ、１１０Ｂがストライプ配置されている。
そして、カレント薄膜トランジスタ１２３を介して各発光層１１０Ｒ、１１０Ｇ、１１０Ｂに接続される発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂがそれぞれ、発光用電源回路１３２に接続されている。各色毎に発光用電源配線１０３Ｒ・・・が配線されているのは、発光層１１０Ｒ・・・の駆動電位が各色毎に異なるためである。
【００２８】
また、陰極１２と発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂとの間には、第１の静電容量Ｃ1・・・が形成されている。表示装置１が駆動するとこの第１の静電容量Ｃ1・・・に電荷が蓄積される。表示装置１の駆動中に各発光用電源配線１０３を流れる駆動電流の電位が変動した場合には、蓄積された電荷が各発光用電源配線１０３に放電されて駆動電流の電位変動を抑制する。これにより、表示装置１の画像表示を正常に保つことができる。
【００２９】
尚、この表示装置１においては、走査線１０１が駆動されてスイッチング薄膜トランジスタ１１２がオンになると、そのときの信号線１０２の電位が保持容量capに保持され、該保持容量capに状態に応じて、カレント薄膜トランジスタ１２３（スイッチング素子）のオン・オフ状態が決まる。そして、カレント薄膜トランジスタ１２３のチャネルを介して、発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂから画素電極１１１に駆動電流が流れ、更に発光層１１０Ｒ、１１０Ｇ、１１０Ｂを介して陰極（第２電極）１２に電流が流れる。各機能層１１０は、これを流れる電流量に応じて発光する。
【００３０】
次に、本実施形態の表示装置１の具体的な態様を図２〜図４を参照して説明する。図２に本実施形態の表示装置の平面模式図を示し、図３には図２のＡ-Ａ'線に沿う断面図を示し、図４には図２のＢ-Ｂ'線に沿う断面図を示す。
図２に示すように、本実施形態の表示装置１は、ガラス等からなる透明な基板２と、図示略のカレント薄膜トランジスタ（スイッチング素子）に接続された画素電極（第１電極）が基板２上にマトリックス状に配置されてなる図示略の画素電極領域（第１電極領域）と、画素電極領域の周囲に配置されるとともに各画素電極に接続される発光用電源配線１０３（１０３Ｒ、１０３Ｇ、１０３Ｂ）と、少なくとも画素電極領域上に位置する平面視略矩形の表示画素部３（図中一点鎖線の枠内）とを具備して構成されている。また表示画素部３は、中央部分の実表示領域４（図中二点鎖線の枠内）と、実表示領域４の周囲に配置されたダミー領域５（一点鎖線及び二点鎖線の間の領域）とに区画されている。
【００３１】
また、実表示領域４の図中両側には、前述の走査線駆動回路１０５、１０５が配置されている。この走査線駆動回路１０５、１０５はダミー領域５の下側（基板側２）に位置して設けられている。更にダミー領域５の下側には、走査線駆動回路１０５、１０５に接続される走査線駆動回路用制御信号配線１０５ａと走査線駆動回路用電源配線１０５ｂとが設けられている。
更に実表示領域４の図中上側には、前述の検査回路１０６が配置されている。この検査回路１０６はダミー領域５の下側（基板側２）に位置して設けられており、この検査回路１０６により、製造途中や出荷時の表示装置の品質、欠陥の検査を行うことができる。
【００３２】
図２に示すように、発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂは、ダミー画素領域５の周囲に配設されている。各発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂは、基板２の図２中下側から走査線駆動回路用制御信号配線１０５ｂに沿って図２中上方に延在し、走査線駆動回路用電源配線１０５ｂが途切れた位置から折曲してダミー画素領域５の外側に沿って延在し、実表示領域４内にある図示略の画素電極に接続されている。
【００３３】
また、基板２には、陰極１２に接続される陰極配線１２ａが形成されている。この陰極配線１２ａは、発光用電源配線１０３Ｒ、１０３Ｇ、１０３Ｂを囲むように平面視略コ字状に形成されている。
【００３４】
また基板２の一端には、ポリイミドテープ１３０が貼り付けられ、このポリイミドテープ１３０上に制御用ＩＣ１３１が実装されている。この制御用ＩＣ１３１には、図１に示したデータ側駆動回路１０４、陰極用電源回路１３１及び発光用電源回路１３２が内蔵されている。
【００３５】
次に図３及び図４に示すように、基板２上には回路部１１が形成され、この回路部１１上に表示画素部３が形成されている。また基板２には、表示画素部３を環状に囲む封止材１３が形成され、更に表示画素部３上に封止基板１４が備えられている。封止基板１４は、封止材１３を介して基板２に接合されており、ガラス、金属若しくは樹脂等からなるものである。また封止基板１４の裏側には、吸着剤１５が貼り付けられ、表示画素部３と封止基板１４の間の空間に混入した水又は酸素を吸収できるようになっている。尚、吸着剤１５に代えてゲッター剤を用いても良い。また封止材１３は、例えば熱硬化樹脂あるいは紫外線硬化樹脂からなるものであり、特に熱硬化樹脂の一種であるエポキシ樹脂よりなることが好ましい。
【００３６】
回路部１１の中央部分には、画素電極領域１１ａが設けられている。この画素電極領域１１ａには、カレント薄膜トランジスタ１２３と、このカレント薄膜トランジスタ１２３（スイッチング素子）に接続された画素電極１１１が備えられている。カレント薄膜トランジスタ１２３は、基板２上に積層された下地保護層２８１、第２層間絶縁層２８３及び第１層間絶縁層２８４に埋め込まれて形成され、また画素電極１１１は、第１層間絶縁層２８４上に形成されている。
【００３７】
尚、回路部１１には、前述した保持容量cap及びスイッチング薄膜トランジスタ１４２も形成されているが、図３及び図４ではこれらの図示を省略している。
【００３８】
次に、図３において、画素電極領域１１ａの図中両側には、前述の走査線駆動回路１０５が設けられている。また、図４において、画素電極領域１１ａの図中左側には、前述の検査回路１０６が設けられている。
走査線駆動回路１０５には、シフトレジスタに含まれるインバータを構成するＮチャネル型又はＰチャネル型の薄膜トランジスタ１０５ｃが備えられ、この薄膜トランジスタ１０５ｃは、画素電極１１１に接続されていない点を除いて上記のカレント薄膜トランジスタ１２３と同様の構造とされている。
また検査回路１０６にも同様に、薄膜トランジスタ１０６ａが備えられ、この薄膜トランジスタ１０６ａも、画素電極１１１に接続されていない点を除いてカレント薄膜トランジスタ１２３と同様の構造とされている。
【００３９】
また図３に示すように、走査線駆動回路１０５、１０５の図中外側の下地保護層２８１上には、走査線回路用制御信号配線１０５ａが形成されている。更に走査線回路用制御信号配線１０５ａの外側の第２層間絶縁層２８３上には、走査線回路用電源配線１０５ｂが形成されている。
更に図４に示すように、検査回路路１０６の図中左側の下地保護層２８１上には、検査回路用制御信号配線１０６ｂが形成されている。更に検査回路用制御信号配線１０６ｂの左側の第２層間絶縁層２８３上には、検査回路用電源配線１０６ｃが形成されている。
【００４０】
また図３に示すように、走査線回路用電源配線１０５ｂの外側には、発光用電源配線１０３が形成されている。この発光用電源配線１０３は、２つの配線、あるいは異なる層に形成された導電部を利用した二重配線構造を採用しており、前述したように表示画素部３の外側に配置されている。二重配線構造を採用することで配線抵抗を軽減できる。
例えば、図３中左側にある赤色用の発光用電源配線１０３Ｒは、下地保護層２８１上に形成された第１配線１０３Ｒ1と、第２層間絶縁層２８３を介して第１配線１０３Ｒ1上に形成された第２配線１０３Ｒ2とから構成されている。第１配線１０３Ｒ1及び第２配線１０３Ｒ2は、図２に示すように第２層間絶縁層２８３を貫通するコンタクトホール１０３Ｒ3により接続されている。
このように、第１配線１０３Ｒ1は、陰極用配線１２ａと同じ階層位置に形成されており、第１配線１０３Ｒ1と陰極用配線１２ａとの間は第２層間絶縁層２８３が配置されている。このような構造をとることで、第１配線１０３Ｒ1と陰極用配線１２ａとの間に第２の静電容量Ｃ2が形成されている。
【００４１】
同様に、図３の右側にある青色及び緑色用の発光用電源配線１０３Ｇ、１０３Ｂも二重配線構造を採用しており、それぞれ下地下地保護層２８１上に形成された第１配線１０３Ｇ1、１０３Ｂ1と、第２層間絶縁層２８３上に形成された第２配線１０３Ｇ2、１０３Ｂ2とから構成され、第１配線１０３Ｇ1、１０３Ｂ1及び第２配線１０３Ｇ2、１０３Ｂ2は、図２及び図３に示すように第２層間絶縁層２８３を貫通するコンタクトホール１０３Ｇ3、１０３Ｂ3により接続されている。そして、青色の第１配線１０３Ｂ1及び陰極用配線１２ａの間に第２の静電容量Ｃ2が形成されている。
【００４２】
第１配線１０３Ｒ1・・・及び第２配線１０３Ｒ2・・・の間隔は、例えば、０．６〜１．０μｍの範囲が好ましい。間隔が０．６μｍ未満だと、データ線と走査線のような異なる電位を有するソースメタルとゲートメタルの間の寄生容量が増える為、例えば画素内においては、数多くのソースメタルとゲートメタルのクロス部が存在することにより、データ信号（画像信号）配線遅延を引き起こす。その結果、定められた期間内にデータ信号（画像信号）を書き込む事が出来ない為、コントラストの低下を引き起こす。第１配線１０３Ｒ1・・・及び第２配線１０３Ｒ2・・・に挟まれる第２層間絶縁層２８３の材質は、例えばＳｉＯ₂等が好ましが、１．０μｍ以上形成するとＳｉＯ₂の応力により基板が割れる恐れが生じる。
【００４３】
また、各発光用電源配線１０３Ｒ・・・の上側には、表示画素部３から延出した陰極１２が形成されている。これにより、各発光用電源配線１０３Ｒ・・・の第２配線１０３Ｒ2・・・が、第１層間絶縁層２８４を挟んで陰極１１２と対向配置され、これにより第２配線１０３Ｒ2・・・と陰極１２との間に前述の第１の静電容量Ｃ1が形成される。
【００４４】
第２配線１０３Ｒ2・・・と陰極１２の間隔は、例えば、０．６〜１．０μｍの範囲が好ましい。間隔が０．６μｍ未満だと、画素電極とソースメタルのような異なる電位を有する画素電極とソースメタルの間の寄生容量が増える為、ソースメタルを用いているデータ線の配線遅延が生じる。その結果、定められた期間内にデータ信号（画像信号）を書き込む事が出来ない為、コントラストの低下を引き起こす。第２配線１０３Ｒ2・・・と陰極１２に挟まれる第１層間絶縁層２８４の材質は、例えばＳｉＯ₂やアクリル樹脂等が好ましい。しかし、ＳｉＯ₂を１．０μｍ以上形成すると応力により基板が割れる恐れが生じる。また、アクリル樹脂の場合は、２．０μｍ程度まで形成することができるが、水を含むを膨張する性質が有る為、その上に形成する画素電極を割る恐れがある。
また第１配線１０３Ｒ1・・・と陰極用配線１２ａの間隔は、例えば、４〜２００μｍの範囲が好ましい。間隔が４μｍ未満だと、現状では露光機の精度により配線同士がショートする可能性がある。第１配線１０３Ｒ2・・・と陰極用配線１２ａに挟まれる第２層間絶縁層２８３の材質は、例えばＳｉＯ₂やアクリル樹脂等が好ましい。
【００４５】
このように、本実施形態の表示装置１によれば、発光用電源配線１０３と陰極１２との間に第１の静電容量Ｃ1が設けられるので、発光用電源配線１０３を流れる駆動電流の電位が変動した場合に第１の静電容量Ｃ1に蓄積された電荷が発光用電源配線１０３に供給され、駆動電流の電位不足分がこの電荷により補われて電位変動を抑制することができ、表示装置１の画像表示を正常に保つことができる。
特に、発光用電源配線１０３と陰極１２とが表示画素部３の外側で対向するので、発光用電源配線１０３と陰極１１２との間隔を小さくして第１の静電容量Ｃ1に蓄積される電荷量を増大させることができ、駆動電流の電位変動をより小さくして画像表示を安定に行うことができる。
更に、本実施形態の表示装置１によれば、発光用電源配線１０３が第１配線及び第２配線からなる二重配線構造を有し、第１配線と陰極用配線との間に第２の静電容量Ｃ2が設けられているので、第２の静電容量Ｃ2に蓄積された電荷も発光用電源配線１０３に供給されるため、電位変動をより抑制することができ、表示装置１の画像表示をより正常に保つことができる。
【００４６】
次に、カレント薄膜トランジスタ１２３を含む回路部１１の構造を詳細に説明する。図５に、画素電極領域１１ａの要部断面図を示す。
図５に示すように、基板２の表面には、ＳｉＯ₂を主体とする下地保護層２８１が積層され、この下地保護層２８１上には島状のシリコン層２４１が形成されている。また、シリコン層２４１及び下地保護層２８１は、ＳｉＯ₂及び／又はＳｉＮを主体とするゲート絶縁層２８２により被覆されている。そして、シリコン層２４１上には、ゲート絶縁層２８２を介してゲート電極２４２が形成されている。なお、このゲート電極２４２は走査線の一部である。
また、ゲート電極２４２及びゲート絶縁層２８２は、ＳｉＯ₂を主体とする第２層間絶縁層２８３によって被覆されている。なお、本明細書において、「主体」とする成分とは最も含有率の高い成分のことを言うものとする。
【００４７】
次に、シリコン層２４１のうち、ゲート絶縁層２８２を介してゲート電極２４２と対向する領域がチャネル領域２４１ａとされている。また、シリコン層２４１のうち、チャネル領域２４１ａの図中右側には低濃度ソース領域２４１ｂ及び高濃度ソース領域Ｓが設けられる一方、チャネル領域２４１ａの図中左側には低濃度ドレイン領域２４１ｃ及び高濃度ドレイン領域２４１Ｄが設けられており、いわゆるＬＤＤ（Light Doped Drain）構造が形成されている。カレント薄膜トランジスタ１２３は、このシリコン層２４１を主体として構成されている。
【００４８】
高濃度ソース領域２４１Ｓは、ゲート絶縁層２８２と第２層間絶縁層２８３とに亙って開孔するコンタクトホール２４５を介して、第２層間絶縁層２８３上に形成されたソース電極２４３に接続されている。このソース電極２４３は、上述したデータ線の一部として構成される。一方、高濃度ドレイン領域２４１Ｄは、ゲート絶縁層２８２と第２層間絶縁層２８３とに亙って開孔するコンタクトホール２４６を介して、ソース電極２４３と同一層からなるドレイン電極２４４に接続されている。
【００４９】
ソース電極２４３及びドレイン電極２４４が形成された第２層間絶縁層２８３上に第１層間絶縁層２８４が形成されている。そして、ＩＴＯ等からなる透明な画素電極１１１が、この第１層間絶縁層２８４上に形成されるとともに、第１層間絶縁層２８４に設けられたコンタクトホール１１１ａを介してドレイン電極２４４に接続されている。すなわち、画素電極１１１は、ドレイン電極２４４を介して、シリコン層２４１の高濃度ドレイン電極２４１Ｄに接続されている。
尚、図３に示すように、画素電極１１１は、実表示領域４に対応する位置に形成されているが、実表示領域４の周囲に形成されたダミー領域５には、画素電極１１１と同じ形態のダミー画素電極１１１'が設けられる。
このダミー画素電極１１１'は、高濃度ドレイン電極２４１Ｄに接続されない点を除き、画素電極１１１と同一の形態である。
【００５０】
次に、表示画素部３の実画素領域４には、機能層１１０及びバンク１１２が形成されている。
機能層１１０は図３〜図５に示すように、画素電極１１１・・・上の各々に積層されている。またバンク１１２は、各画素電極１１１及び各機能層１１０の間に備えられており、各機能層１１０を区画している。
【００５１】
バンク１１２は、基板２側に位置する無機物バンク層１１２ａと基板２から離れて位置する有機物バンク層１１２ｂとが積層されて構成されている。尚、無機物バンク層１１２ａと有機物バンク層１１２ｂとの間に遮光層を配置してもよい。
【００５２】
無機質、有機物バンク層１１２ａ、１１２ｂは、画素電極１１１の周縁部上に乗上げて形成されており、また無機物バンク層１１２ａは、有機物バンク層１１２ｂよりも画素電極１１１の中央側まで形成されている。
また、無機物バンク層１１２ａは、例えば、ＳｉＯ₂、ＴｉＯ₂、ＳｉＮ等の無機材料からなることが好ましい。また無機物バンク層１１２ａの膜厚は、５０〜２００ｎｍの範囲が好ましく、特に１５０ｎｍがよい。膜厚が５０ｎｍ未満では、無機物バンク層１１２ａが後述する正孔注入／輸送層より薄くなり、正孔注入／輸送層の平坦性を確保できなくなるので好ましくない。また膜厚が２００ｎｍを越えると、無機物バンク層１１２ａによる段差が大きくなって、正孔注入／輸送層上に積層する後述の発光層の平坦性を確保できなくなるので好ましくない。
【００５３】
更に、有機物バンク層１１２ｂは、アクリル樹脂、ポリイミド樹脂等の通常のレジストから形成されている。この有機物バンク層１１２ｂの厚さは、０．１〜３．５μｍの範囲が好ましく、特に２μｍ程度がよい。厚さが０．１μｍ未満では、後述する正孔注入／輸送層及び発光層の合計厚より有機物バンク層１１２ｂが薄くなり、発光層が上部開口部１１２ｄから溢れるおそれがあるので好ましくない。また、厚さが３．５μｍを越えると、上部開口部１１２ｄによる段差が大きくなり、有機物バンク層１１２ｂ上に形成する陰極１２のステップガバレッジを確保できなくなるので好ましくない。また、有機物バンク層１１２ｂの厚さを２μｍ以上にすれば、陰極１２と画素電極１１１との絶縁を高めることができる点でより好ましい。
このようにして、機能層１１０は、バンク１１２より薄く形成されている。
【００５４】
また、バンク１１２の周辺には、親液性を示す領域と、撥液性を示す領域が形成されている。
親液性を示す領域は、無機物バンク層１１２ａ及び画素電極１１１であり、これらの領域には、酸素を反応ガスとするプラズマ処理によって水酸基等の親液基が導入されている。また、撥液性を示す領域は、有機物バンク層１１２ｂであり、４フッ化メタンを反応ガスとするプラズマ処理によってフッ素等の撥液基が導入されている。
【００５５】
次に図５に示すように、機能層１１０は、画素電極１１１上に積層された正孔注入／輸送層１１０ａと、正孔注入／輸送層１１０ａ上に隣接して形成された発光層１１０ｂとから構成されている。
正孔注入／輸送層１１０ａは、正孔を発光層１１０ｂに注入する機能を有するとともに、正孔を正孔注入／輸送層１１０ａ内部において輸送する機能を有する。このような正孔注入／輸送層１１０ａを画素電極１１１と発光層１１０ｂの間に設けることにより、発光層１１０ｂの発光効率、寿命等の素子特性が向上する。また、発光層１１０ｂでは、正孔注入／輸送層１１０ａから注入された正孔と、陰極１２からの電子とが結合して蛍光を発生させる。
【００５６】
発光層１１０ｂは、赤色（Ｒ）に発光する赤色発光層、緑色（Ｇ）に発光する緑色発光層、及び青色（Ｂ）に発光する青色発光層の３種類を有し、図１及び図２に示すように、各発光層がストライプ配置されている。
【００５７】
次に、表示画素部３のダミー領域５には、ダミー機能層２１０及びダミーバンク２１２が形成されている。
ダミーバンク２１２は、基板２側に位置するダミー無機物バンク層２１２ａと基板２から離れて位置するダミー有機物バンク層２１２ｂとが積層されて構成されている。ダミー無機物バンク層２１２ａは、ダミー画素電極１１１'の全面に形成されている。またダミー有機物バンク層２１２ｂは、有機物バンク層１１２ｂと同様に画素電極１１１の間に形成されている。
そして、ダミー機能層２１０は、ダミー無機物バンク２１２ａを介してダミー画素電極１１１'上に形成されている。
【００５８】
ダミー無機物バンク層２１２ａ及びダミー有機物バンク層１２１ｂは、先に説明した無機質、有機物バンク層１１２ａ、１１２ｂと同様の材質、同様の膜厚を有するものである。
また、ダミー機能層２１０は、図示略のダミー正孔注入／輸送層と図示略のダミー発光層とが積層されてなり、ダミー正孔注入／輸送層及びダミー発光層の材質や膜厚は、前述の正孔注入／輸送層１１０ａ及び発光層１１０ｂと同様である。
従って上記の機能層１１０と同様に、ダミー機能層２１０はダミーバンク２１２より薄く形成されている。
【００５９】
ダミー領域５を実表示領域４の周囲に配置することにより、実表示領域４の機能層１１０の厚さを均一にすることができ、表示ムラを抑制することができる。即ち、ダミー領域５を配置することで、表示素子をインクジェット法によって形成する場合における吐出した組成物の乾燥条件を実表示領域４内で一定にすることができ、実表示領域４の周縁部で機能層１１０の厚さに偏りが生じるおそれがない。
【００６０】
次に陰極１２は、実表示領域４とダミー領域５の全面に形成されるとともにダミー領域５の外側にある基板２上まで延出され、ダミー領域５の外側、即ち表示画素部３の外側で発光用電源配線１０３と対向配置されている。
また陰極１２の端部が、回路部１１に形成された陰極用配線１２ａに接続されている。
陰極１２は、画素電極１１１の対向電極として機能層１１０に電流を流す役割を果たす。この陰極１２は、例えば、フッ化リチウムとカルシウムの積層体からなる第１陰極層１２ｂと、第２陰極層１２ｃとが積層されて構成されている。陰極１２のうち、第２陰極層１２ｃのみが表示画素部３の外側まで延出されている。
第２陰極層１２ｃは、発光層１１０ｂから発した光を基板２側に反射させる機能をも有し、例えば、Ａｌ、Ａｇ、Ｍｇ/Ａｇ積層体等からなることが好ましい。
更に第２陰極層１２ｂ上にＳｉＯ₂、ＳｉＮ等からなる酸化防止用の保護層を設けても良い。
【００６１】
次に本実施形態の表示装置の製造方法を図面を参照して説明する。
まず、図６ないし図８を参照して、基板２上に回路部１１を形成する方法について説明する。なお、図６ないし図８に示す各断面図は、図２中のＡ−Ａ'線のに沿う断面に対応している。なお、以下の説明において、不純物濃度は、いずれも活性化アニール後の不純物として表される。
【００６２】
まず、図６（ａ）に示すように、基板２上に、シリコン酸化膜などからなる下地保護層２８１を形成する。次に、ＩＣＶＤ法、プラズマＣＶＤ法などを用いてアモルファスシリコン層を形成した後、レーザアニール法又は急速加熱法により結晶粒を成長させてポリシリコン層５０１とする。
【００６３】
次に図６（ｂ）に示すように、ポリシリコン層５０１をフォトリソグラフィ法によりパターニングして島状のシリコン層２４１，２５１及び２６１を形成し、更にシリコン酸化膜からなるゲート絶縁層２８２を形成する。
シリコン層２４１は、実表示領域４に対応する位置に形成されて画素電極１１１に接続されるカレント薄膜トランジスタ１２３（以下、「画素用ＴＦＴ」と表記する場合がある）を構成するものであり、シリコン層２５１，２６１は、走査線駆動回路１０５内のＰチャネル型及びＮチャネル型の薄膜トランジスタ（以下、「駆動回路用ＴＦＴ」と表記する場合がある）をそれぞれ構成するものである。
ゲート絶縁層２８２の形成は、プラズマＣＶＤ法、熱酸化法などにより、各シリコン層２４１、２５１、２６１及び下地保護層２８１を覆う厚さ約３０ｎｍ〜２００ｎｍのシリコン酸化膜を形成することにより行う。ここで、熱酸化法を利用してゲート絶縁層２８２を形成する際には、シリコン層２４１，２５１及び２６１の結晶化も行い、これらのシリコン層をポリシリコン層とすることができる。チャネルドープを行う場合には、例えば、このタイミングで約１×１０１２ｃｍ−２のドーズ量でボロンイオンを打ち込む。その結果、シリコン層２４１，２５１及び２６１は、不純物濃度が約１×１０¹⁷ｃｍ−３の低濃度Ｐ型のシリコン層となる。
【００６４】
次に図６（ｃ）に示すように、シリコン層２４１、２６１の一部にイオン注入選択マスクＭ1を形成し、この状態でリンイオンを約１×１０１５ｃｍ−２のドーズ量でイオン注入する。その結果、イオン注入選択マスクＭ1に対してセルフアライン的に高濃度不純物が導入され、シリコン層２４１及び２６１中に高濃度ソース領域２４１Ｓ及び２６１Ｓ並びに高濃度ドレイン領域２４１Ｄ及び２６１Ｄが形成される。
【００６５】
次に図６（ｄ）に示すように、イオン注入選択マスクＭ1を除去した後に、ゲート絶縁層２８２上にドープドシリコン、シリサイド膜、或いはアルミニウム膜やクロム膜、タンタル膜といった厚さ約５００ｎｍ程度の金属膜を形成し、更にこの金属膜をパターニングすることにより、Ｐチャネル型の駆動回路用ＴＦＴのゲート電極２５２、画素用ＴＦＴのゲート電極２４２、Ｎチャネル型の駆動回路用ＴＦＴのゲート電極２６２を形成する。また、上記パターニングにより、走査線駆動回路用信号配線１０５ａ、発光用電源配線の第１配線１０３Ｒ1、１０３Ｇ1，１０３Ｂ1、陰極用配線１２ａの一部を同時に形成する。
【００６６】
更に、ゲート電極２４２，２５２及び２６２をマスクとし、シリコン層２４１，２５１及び２６１に対してリンイオンを約４×１０１３ｃｍ−２のドープ量でイオン注入する。その結果、ゲート電極２４２，２５２及び２６２に対してセルフアライン的に低濃度不純物が導入され、図６（ｄ）に示すように、シリコン層２４１及び２６１中に低濃度ソース領域２４１ｂ及び２６１ｂ、並びに低濃度ドレイン領域２４１ｃ及び２６１ｃが形成される。また、シリコン層２５１中に低濃度不純物領域２５１Ｓ及び２５１Ｄが形成される。
【００６７】
次に図７（ａ）に示すように、ゲート電極２５２の周辺を除く全面にイオン注入選択マスクＭ2を形成する。このイオン注入選択マスクＭ2を用いて、シリコン層２５１に対してボロンイオンを約１．５×１０１５ｃｍ−２のドープ量でイオン注入する。結果として、ゲート電極２５２もマスクとして機能し、シリコン層２５２中にセルフアライン的に高濃度不純物がドープされる。これにより２５１Ｓ及び２５１Ｄがカウンタードープされ、Ｐ型チャネル型の駆動回路用ＴＦＴのソース領域及びドレイン領域となる。
次に図７（ｂ）に示すように、イオン注入選択マスクＭ2を除去した後に、基板２の全面に第２層間絶縁層２８３を形成し、更にフォトリソグラフィ法により第２層間絶縁層２８３をパターニングして、各ＴＦＴのソース電極及びドレイン電極並びに陰極用配線１２ａに対応する位置にコンタクトホール形成用の孔Ｈ1を設ける。
【００６８】
次に図７（ｃ）に示すように、第２層間絶縁層２８３を覆うように、アルミニウム、クロム、タンタル等の金属からなる厚さ約２００ｎｍないし８００ｎｍ程度の導電層５０４を形成することにより、先に形成した孔Ｈ1にこれらの金属を埋め込んでコンタクトホールを形成する。更に導電層５０４上にパターニング用マスクＭ3を形成する。
次に図８（ａ）に示すように、導電層５０４をパターニング用マスクＭ3によってパターニングし、各ＴＦＴのソース電極２４３，２５３，２６３、ドレイン電極２４４及び２５４、各発光用電源配線の第２配線１０３Ｒ2、１０３Ｇ2、１０３Ｂ2、走査線回路用電源配線１０５ｂ及び陰極用配線１２ａを形成する。
上記のように、第１配線１０３Ｒ1及び１０３Ｂ1を陰極用配線１２ａと同じ階層に離間して形成することで、第２の静電容量Ｃ2が形成される。
【００６９】
次に図８（ｂ）に示すように、第２層間絶縁層２８３を覆う第１層間絶縁層２８４を、例えばアクリル系などの樹脂材料によって形成する。この第１層間絶縁層２８４は、約１〜２μｍ程度の厚さに形成されることが望ましい。
次に図８（ｃ）に示すように、第１層間絶縁層２８４のうち、画素用ＴＦＴのドレイン電極２４４に対応する部分をエッチングによって除去してコンタクトホール形成用の孔Ｈ2を形成する。このとき、同時に陰極用配線１２ａ上の第１層間絶縁層２８４も除去する。このようにして、基板２上に回路部１１が形成される。
【００７０】
次に、図９を参照して、回路部１１上に表示画素部３を形成することにより表示装置１を得る手順について説明する。図９に示す断面図は、図２中のＡ−Ａ'線に沿う断面に対応している。
まず図９（ａ）に示すように、基板２の全面を覆うようにＩＴＯ等の透明電極材料からなる薄膜を形成し、当該薄膜をパターニングすることにより、第１層間絶縁層２８４に設けた孔Ｈ2を埋めてコンタクトホール１１１ａを形成するとともに画素電極１１１及びダミー画素電極１１１'を形成する。画素電極１１１は、カレント薄膜トランジスタ１２３の形成部分のみに形成され、コンタクトホール１１１ａを介してカレント薄膜トランジスタ１２３（スイッチング素子）に接続される。尚、ダミー電極１１１'は島状に配置される。
【００７１】
次に、図９（ｂ）に示すように、第１層間絶縁層２８４及び画素電極１１１及びダミー画素電極１１１'上に無機物バンク層１１２ａ及びダミー無機物バンク層２１２ａを形成する。無機物バンク層１１２ａは、画素電極１１１の一部が開口する態様にて形成し、ダミー無機物バンク層２１２ａはダミー画素電極１１１'を完全に覆うように形成する。
無機物バンク層１１２ａ及びダミー無機物バンク層２１２ａは、例えばＣＶＤ法、ＴＥＯＳ法、スパッタ法、蒸着法等によって第１層間絶縁層２８４及び画素電極１１１の全面にＳｉＯ₂、ＴｉＯ₂、ＳｉＮ等の無機質膜を形成した後に、当該無機質膜をパターニングすることにより形成する。
【００７２】
更に図９（ｂ）に示すように、無機物バンク層１１２ａ及びダミー無機物バンク層２１２ａ上に、有機物バンク層１１２ｂ及びダミー有機物バンク層２１２ｂを形成する。有機物バンク層は１１２ｂは、無機物バンク層１１２ａを介して画素電極１１１の一部が開口する態様にて形成し、ダミー有機物バンク層２１２ｂはダミー無機物バンク層２１２ａの一部が開口する態様にて形成する。このようにして、第１層間絶縁層２８４上にバンク１１２を形成する。
【００７３】
続いて、バンク１１２の表面に、親液性を示す領域と、撥液性を示す領域を形成する。本実施例においてはプラズマ処理工程により、各領域を形成するものとしている。具体的に該プラズマ処理工程は、画素電極１１１、無機物バンク層１１２ａ及びダミー無機物バンク層２１２ａを親液性にする親液化工程と、有機物バンク層１１２ｂ及びダミー有機物バンク層２１２ｂを撥液性にする撥液化工程とを少なくとも具備している。
【００７４】
すなわち、バンク１１２を所定温度（例えば７０〜８０℃程度）に加熱し、次いで親液化工程として大気雰囲気中で酸素を反応ガスとするプラズマ処理（Ｏ₂プラズマ処理）を行う。続いて、撥液化工程として大気雰囲気中で４フッ化メタンを反応ガスとするプラズマ処理（ＣＦ₄プラズマ処理）を行い、プラズマ処理のために加熱されたバンク１１２を室温まで冷却することで、親液性及び撥液性が所定箇所に付与されることとなる。
【００７５】
更に、画素電極１１１上及びダミー無機物バンク層２１２ａ上にそれぞれ、機能層１１０並びにダミー機能層２１０をインクジェット法により形成する。機能層１１０並びにダミー機能層２１０は、正孔注入／輸送層材料を含む組成物インクを吐出・乾燥した後に、発光層材料を含む組成物インクを吐出・乾燥することにより形成される。なお、この機能層１１０及びダミー機能層２１０の形成工程以降は、正孔注入／輸送層及び発光層の酸化を防止すべく、窒素雰囲気、アルゴン雰囲気等の不活性ガス雰囲気で行うことが好ましい。
【００７６】
次に、図９（ｃ）に示すように、バンク１１２及び機能層１１０並びにダミー機能層２１０を覆う陰極１２を形成する。陰極１２は、バンク１１２及び機能層１１０並びにダミー機能層２１０上に第１陰極層１２ｂを形成した後に、第１陰極層１２ｂを覆って基板２上の陰極用配線１２ａに接続される第２陰極層１２ｃを形成することにより得られる。
このように、第２陰極層１２ｃを陰極用配線１２ａに接続させるべく第２陰極層１２ｃを表示画素部３から基板２上に延出させることにより、第２陰極層１２ｃが第１層間絶縁層２８４を介して発光用電源線１０３に対向配置され、第２陰極層１２ｃ（陰極）と発光用電源線１０３との間に第１の静電容量Ｃ1が形成される。
【００７７】
最後に、基板２にエポキシ樹脂等の封止材１３を塗布し、この封止材１３を介して基板２に封止基板１４を接合する。このようにして、図１〜図４に示すような表示装置１が得られる。
【００７８】
［第２の実施形態］
以下、本発明の第２の実施形態を図面を参照して説明する。本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。なお、以下に示す各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせてある。
【００７９】
図１０及び図１１に、本実施形態の表示装置１０１の具体的な態様を示す。図１０には本実施形態の表示装置の平面模式図を示し、図１１には図１０のＡ-Ａ'線に沿う断面図を示す。なお、図１０及び図１１に示す構成要素のうち、前述の図２及び図３に示した構成要素と同一の構成要素には同一符号を付してその説明を省略あるいは簡単に説明する。
【００８０】
図１０に示すように、本実施形態の表示装置１０１は、基板２と、基板２上に複数の画素電極（第１電極）がマトリックス状に配置されてなる図示略の画素電極領域（第１電極領域）と、画素電極領域の周囲に配置される発光用電源配線２１３（２１３Ｒ、２１３Ｇ、２１３Ｂ）と、少なくとも画素電極領域上に位置する平面視略矩形の表示画素部２０３（図中一点鎖線の枠内）とを具備して構成されている。また表示画素部２０３は、中央部分の実表示領域２０４（図中二点鎖線の枠内）と、実表示領域２０４の周囲に配置されたダミー領域２０５（一点鎖線及び二点鎖線の間の領域）とに区画されている。
【００８１】
また、実表示領域２０４の図中両側であってダミー領域２０５の下側（基板側２）には、走査線駆動回路１０５、１０５が配置されている。更にダミー領域２０５の下側には、走査線駆動回路１０５、１０５に接続される走査線駆動回路用制御信号配線１０５ａと、走査線駆動回路用電源配線１０５ｂとが設けられている。
更に実表示領域２０４の図中上側であってダミー領域２０５の下側（基板側２）には、検査回路１０６が配置されている。
【００８２】
また、発光用電源配線２１３Ｒ、２１３Ｇ、２１３Ｂについても、ダミー画素領域２０５の下側に配設されている。各発光用電源配線２１３Ｒ、２１３Ｇ、２１３Ｂは、基板２の図中下側から走査線駆動回路用電源配線１０５ｂに沿って図中上方に延在し、走査線駆動回路用電源配線１０５ｂが途切れた位置から折曲して、実表示領域２０４内にある図示略の画素電極に接続されている。
このように、本実施形態では、第１の実施形態と異なり、ダミー領域２０５が、発光用電源配線２１３上まで形成されている。
【００８３】
次に図１１に示すように、基板２上には回路部１１が形成され、この回路部１１上に表示画素部２０３が形成されている。また基板２には封止材１３が形成され、更に表示画素部２０３上に封止基板１４が備えられている。
【００８４】
回路部１１の中央部分には、画素電極領域１１ａが設けられている。画素電極領域１１ａには、カレント薄膜トランジスタ１２３（スイッチング素子）と、このカレント薄膜トランジスタ１２３に接続された画素電極１１１が備えられている。
また、画素電極領域１１ａの周囲には、ダミー画素電極１１１'が形成されている。
【００８５】
次に、図１１において、画素電極領域１１ａの図中両側には、前述の走査線駆動回路１０５が設けられている。
走査線駆動回路１０５には、シフトレジスタに含まれるインバータを構成するＮチャネル型又はＰチャネル型の薄膜トランジスタ１０５ｃが備えられている。
また、走査線駆動回路１０５、１０５の図中外側の下地保護層２８１上には、走査線回路信号配線１０５ａが形成され、第２層間絶縁層２８３上には、走査線回路電源配線１０５ｂが形成されている。
【００８６】
次に陰極２２２（第２電極）は、実表示領域２０４とダミー領域２０５の全面に形成されるとともにその端部がダミー領域２０５の外側にある基板２上まで延出され、この陰極２２２の端部が、回路部１１に形成された陰極用配線２２２ａ（第２電極用配線）に接続されている。
陰極２２２は、画素電極１１１の対向電極として機能層１１０に電流を流す役割を果たす。この陰極２２２は、例えば、第１陰極層２２２ｂと第２陰極層２２２ｃとが積層されて構成されている。陰極２２２のうち、第２陰極層２２２ｃのみが表示画素部３の外側まで延出されている。
第１、第２陰極層２２２ｂ、２２２ｃの構成材料及び膜厚は、先に説明した第１、第２陰極層１２ｂ、１２ｃと同様である。
【００８７】
次に、走査線回路電源配線１０５ｂの外側には、発光用電源配線２１３が設けられている。この発光用電源配線２１３は、前述したようにダミー領域２０５の下側に配置されている。
ダミー領域２０５には、ダミー無機物バンク層２１２ａを介してダミー画素電極１１１'上に形成されたダミー機能層２１０と、ダミー機能層２１０・・・の間に形成されたダミーバンク２１２とが備えられている。ダミー機能層２１０はダミーバンク２１２より薄く形成されている。そして、各発光用電源配線１０３は、ダミー機能層２１０を挟んで陰極２２２と対向する位置に配置されている。即ち各発光用電源配線１０３は、ダミーバンク２１２の間に対応する位置に配置されている。
またダミーバンク２１２の間には、画素電極１１１及びダミー機能層２１０に加えて陰極２２２の一部が配置されており、これにより陰極２２２と各発光用電源配線１０３とが第１層間絶縁層２８４、画素電極１１１、ダミー無機物バンク層２１２ａ及びダミー機能層２１０を介して対向している。
ダミー機能層２１０がダミーバンク２１２より薄く形成されているので、ダミー機能層２１０上にある陰極２２２がダミーバンク２１２上にある陰極２２２よりも発光用電源配線２１３側に接近して配置されている。
このように、陰極２２２と各発光用電源配線１０３とが、ダミー機能層２１０を介して対向することにより、第１の静電容量Ｃ1が形成される。
尚、各発光用電源配線１０３が、ダミーバンク２１２と対向する位置に配置されると、陰極２２２と各発光用電源配線１０３がダミーバンク２１２を介して対向することになり、陰極２２２と各発光用電源配線１０３との間隔が大きくなり、静電容量が形成されなくなるので好ましくない。
【００８８】
また発光用電源配線２１３は、２つの配線からなる二重配線構造を採用している。
即ち、例えば図１１の左側にある赤色用の発光用電源配線２１３Ｒは、下地下地保護層２８１上に形成された第１配線２１３Ｒ1と、第２層間絶縁層２８３上に形成された第２配線２１３Ｒ2とから構成されている。第１配線２１３Ｒ1及び第２配線２１３Ｒ2は、図１０に示すように第２層間絶縁層２８３を貫通するコンタクトホール２１３Ｒ3により接続されている。
このように、第１配線２０３Ｒ1は、陰極用配線２２２ａと同じ階層位置に形成されており、第１配線２０３Ｒ1と陰極用配線２２２ａとの間は第２層間絶縁層２８３が配置されている。このような構造をとることで、第１配線２０３Ｒ1と陰極用配線２２２ａとの間に第２の静電容量Ｃ2が形成されている。
【００８９】
同様に、図１１の右側にある青色及び緑色用の発光用電源配線２１３Ｇ、２１３Ｂ、２１３Ｒも二重配線構造を採用しており、それぞれ下地下地保護層２８１上に形成された第１配線２１３Ｇ1、２１３Ｂ1と、第２層間絶縁層２８３上に形成された第２配線２１３Ｇ2、２１３Ｂ2とから構成され、第１配線２１３Ｇ1、２１３Ｂ1及び第２配線２１３Ｇ2、２１３Ｂ2は、図２及び図３に示すように第２層間絶縁層２８３を貫通するコンタクトホール２１３Ｇ3、２１３Ｂ3により接続されている。
そして、青色の第１配線２１３Ｂ1と陰極配線２２２ａとの間に第２の静電容量Ｃ2が形成されている。
【００９０】
第２配線２０３Ｒ2・・・と陰極２２２の間隔は、例えば、０．６〜１．０μｍの範囲が好ましい。間隔が０．６μｍ未満だと、画素電極とソースメタルのような異なる電位を有する画素電極とソースメタルの間の寄生容量が増える為、ソースメタルを用いているデータ線の配線遅延が生じる。その結果、定められた期間内にデータ信号（画像信号）を書き込む事が出来ない為、コントラストの低下を引き起こす。第２配線２０３Ｒ2・・・と陰極２２２に挟まれる第１層間絶縁層２８４の材質は、例えばＳｉＯ₂やアクリル樹脂等が好ましい。しかし、ＳｉＯ₂を１．０μｍ以上形成すると応力により基板が割れる恐れが生じる。また、アクリル樹脂の場合は、２．０μｍ程度まで形成することができるが、水を含むを膨張する性質が有る為、その上に形成する画素電極を割る恐れがある。
また第１配線１０３Ｒ1・・・と陰極用配線１２ａの間隔は、例えば、４〜２００μｍの範囲が好ましい。間隔が４μｍ未満だと、現状では露光機の精度により配線同士がショートする可能性がある。第１配線１０３Ｒ2・・・と陰極用配線１２ａに挟まれる第２層間絶縁層２８３の材質は、例えばＳｉＯ₂やアクリル樹脂等が好ましい。
【００９１】
このように、本実施形態の表示装置１０１によれば、第１の実施形態の表示装置１と同じ効果が得られる他に、以下の効果が得られる。
即ち、本実施形態の表示装置１０１によれば、実表示領域２０４を囲むダミー領域２０５が設けられ、発光用電源配線２１３がダミー機能層２１０を挟んで陰極２２２と対向するように配置されるため、発光用電源配線２１３がこのダミー領域２０５の下側に位置することになり、発光用電源配線２１３の配置スペースを発光素子部２１０の外側に新たに設ける必要がなく、これにより実表示領域２０４の占有面積を相対的に拡大することができる。
【００９２】
［第３の実施形態］
次に、前記の第１または第２の実施形態の表示装置のいずれかを備えた電子機器の具体例について説明する。
図１２（ａ）は、携帯電話の一例を示した斜視図である。図１２（ａ）において、符号６００は携帯電話本体を示し、符号６０１は前記の表示装置１，１０１のいずれかを用いた表示部を示している。
図１２（ｂ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１２（ｂ）において、符号７００は情報処理装置、符号７０１はキーボードなどの入力部、符号７０３は情報処理装置本体、符号７０２は前記の表示装置１、１０１のいずれかを用いた表示部を示している。
図１２（ｃ）は、腕時計型電子機器の一例を示した斜視図である。図１２（ｃ）において、符号８００は時計本体を示し、符号８０１は前記の表示装置１，１０１のいずれかを用いた表示部を示している。
図１２（ａ）〜（ｃ）に示すそれぞれの電子機器は、前記の第１または第２の実施形態の表示装置１、１０１のいずれかを用いた表示部を備えたものであり、先の第１または第２実施形態の表示装置の特徴を有するので、いずれの表示装置を用いても、表示品質に優れ、画像表示を安定に行うことができる電子機器となる。
【００９３】
【発明の効果】
以上、詳細に説明したように、本発明の表示装置によれば、発光用電源配線と第２電極との間に第１の静電容量が設けられているので、発光用電源配線を流れる駆動電流の電位が変動した場合でも、第１の静電容量に蓄積された電荷が発光用電源配線に供給されるので、駆動電流の電位不足分がこの蓄積電荷により補われて電位変動を抑制することができ、表示装置の画像表示を正常に保つことができる。
【００９４】
更に本発明の表示装置によれば、前記発光用電源配線が第１配線及び第２配線から構成され、これら第１配線と第２電極用配線との間に第２の静電容量が設けられるので、発光用電源配線を流れる駆動電流の電位が変動した場合に、第２の静電容量に蓄積された電荷が発光用電源配線に供給されて電位変動を抑制することができ、表示装置の画像表示をより正常に保つことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の表示装置の配線構造を示す平面模式図。
【図２】本発明の第１の実施形態の表示装置を示す平面模式図。
【図３】図２のＡ-Ａ'線に沿う断面図。
【図４】図２のＢ-Ｂ'線に沿う断面図。
【図５】本発明の第１の実施形態の表示装置の要部を示す断面図。
【図６】本発明の第１の実施形態の表示装置の製造方法を説明する工程図。
【図７】本発明の第１の実施形態の表示装置の製造方法を説明する工程図。
【図８】本発明の第１の実施形態の表示装置の製造方法を説明する工程図。
【図９】本発明の第１の実施形態の表示装置の製造方法を説明する工程図。
【図１０】本発明の第２の実施形態の表示装置を示す平面模式図。
【図１１】図１０のＡ-Ａ'線に沿う断面図。
【図１２】本発明の第３の実施形態である電子機器を示す斜視図。
【図１３】従来の表示装置の配線構造を示す平面模式図。
【符号の説明】
１表示装置
２基板
３表示画素部
４、２０４実表示領域
５、２０５ダミー領域
１１回路部
１１ａ画素電極領域（第１電極領域）
１２、２２２陰極（第２電極）
１２ａ、２２２ａ陰極用配線（第２電極用配線）
１０３発光用電源配線
１０３Ｒ1、１０３Ｇ1、１０３Ｂ1 第１配線
１０３Ｒ2、１０３Ｇ2、１０３Ｂ2 第２配線
１１０機能層
１１０ａ正孔注入／輸送層
１１０ｂ発光層
１１１画素電極（第１電極）
１１２バンク
１２３カレント薄膜トランジスタ（スイッチング素子）
２１０ダミー機能層（ダミー領域における機能層）
２１２ダミーバンク（ダミー領域におけるバンク）
２８３第２層間絶縁層（絶縁層）
２８４第１層間絶縁層（絶縁層）
６００携帯電話本体（電子機器）
７００情報処理装置（電子機器）
８００時計本体（電子機器）
Ｃ1 第１の静電容量
Ｃ2 第２の静電容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device and an electronic device each including an organic electroluminescent material.
[0002]
[Prior art]
In recent years, a color display device having a structure in which a light emitting layer made of a light emitting material such as an organic fluorescent material is sandwiched between a pixel electrode (anode) and a cathode, particularly an organic material using an organic electroluminescence (organic EL) material as the light emitting material. An EL display device has been developed.
As a driving method of such an organic EL display device, a scanning line in the row direction and a data line in the column direction are arranged in a matrix, and a capacitance element and a transistor are provided for each pixel of the EL element at the intersection. And so on, and so-called active matrix driving method is known in which light emission is continued until the next rewriting according to the voltage charged in the capacitance element of each pixel during writing scanning (see, for example, Patent Document 1). .
[0003]
FIG. 13 shows a wiring structure of a conventional display device. In the conventional display device, a plurality of scanning lines 901, a plurality of signal lines 902 extending in a direction intersecting the scanning lines 901, and a plurality of light-emitting power supply wirings 903 extending in parallel to the signal lines 902 are respectively wired. In addition, a pixel region A is provided at each intersection of the scanning line 901 and the signal line 902.
[0004]
Each signal line 902... Is connected to a data side driving circuit 904 including a shift register, a level shifter, a video line, and an analog switch. Each scanning line 901 is connected to scanning side driving circuits 905 and 905 each including a shift register and a level shifter.
Further, each of the pixel regions A has a switching thin film transistor 912 to which a scanning signal is supplied to the gate electrode via the scanning line 901 and a holding for holding a pixel signal shared from the signal line 902 via the switching thin film transistor 912. A capacitor cap, a current thin film transistor 923 to which a pixel signal held by the storage capacitor cap is supplied to the gate electrode, and a light emitting power supply wiring when electrically connected to the light emitting power supply wiring 903 via the current thin film transistor 923 A pixel electrode 911 into which a drive current flows from 903 and a light emitting element 910 sandwiched between the pixel electrode 911 and the cathode 913 are provided. The cathode 913 is connected to the cathode power supply circuit 931.
[0005]
The light-emitting element 910 includes three types of light-emitting elements: a light-emitting element 910R that emits red light, a light-emitting element 910G that emits green light, and a light-emitting element 910B that emits blue light. Each light-emitting element 910R, 910G, and 910B includes Striped arrangement.
The light emission power supply wirings 903R, 903G, and 903B connected to the light emitting elements 910R, 910G, and 910B via the current thin film transistor 923 are connected to the light emission power supply circuit 932, respectively. The reason why the power supply wiring for light emission is wired for each color is that the driving potential of the light emitting element 910 is different for each color.
[0006]
According to such a configuration, when the scanning line 901 is driven and the switching thin film transistor 912 is turned on, the potential of the signal line 902 at that time is held in the holding capacitor cap, and the current thin film transistor 923 depends on the state of the holding capacitor cap. ON / OFF state is determined. Then, a current flows from the light emitting power supply wirings 903 R, 903 G, and 903 B to the pixel electrode 911 through the channel of the current thin film transistor 923, and a drive current flows to the cathode 912 through the light emitting element 910. The light emitting element 910 emits light according to the amount of current flowing therethrough.
[Patent Document 1]
International Publication No. WO 98/3640 pamphlet.
[0007]
[Problems to be solved by the invention]
Incidentally, in order to cause the light emitting element 910 to emit light stably, it is required to reduce the potential fluctuation of the drive current applied from the light emitting power supply wiring 903 to the pixel electrode 911 as much as possible.
However, in the conventional display device, since a relatively large driving current is required to cause the light emitting element 910 to emit light, the potential fluctuation of the driving current may increase depending on the operation state of the display device. In some cases, a malfunction occurred in the light emitting operation 910, and normal image display could not be performed.
[0008]
The present invention has been made in view of the above circumstances, and a display device that can stably perform image display by stabilizing the potential of a driving current applied from a light-emitting power supply wiring to a pixel electrode, and the display device It is an object of the present invention to provide an electronic device comprising:
[0009]
[Means for Solving the Problems]
  To achieve the above objective,An organic EL device according to an embodiment of the present invention includes: a first electrode region in which a plurality of switching elements and a plurality of first electrodes connected to the switching elements are arranged in a matrix on the substrate; A functional layer formed above one electrode;
A light-emitting power supply line electrically connected to the first electrode through the switching element and having a first portion and a second portion; and provided in common to the plurality of first electrodes; and , A second electrode provided so as to partially overlap the power supply wiring for light emission, a cathode wiring electrically connected to the second electrode, and a second electrode formed so as to cover the second part A first insulating film; and a second insulating film formed to cover the first portion and a part of the cathode wiring; and between the first portion and the cathode wiring and the first The second insulating film is disposed between the portion and the second portion, and the first portion is formed in the same layer as a part of the cathode wiring along a part of the cathode wiring. And the second portion is formed through the contact hole formed in the second insulating film. 1 is electrically connected to the first portion, and is disposed to face a part of the second electrode with the first insulating film interposed between the second portion and the second electrode. It is characterized by.
The organic EL device according to an embodiment of the present invention is characterized in that the first portion and a part of the cathode wiring are formed by patterning the same metal film.
  The organic EL device of the present invention includes a switching element and a first electrode region in which a plurality of first electrodes connected to the switching element are arranged in a matrix on a substrate, and above the first electrode. A light emitting power supply wiring for electrically connecting the formed functional layer, a light emitting power supply circuit and the first electrode via the switching element, and a common to the plurality of first electrodes, and A second electrode provided so as to partially overlap the power supply wiring for light emission, the power supply wiring for light emission is disposed in the first electrode region, and the first electrode is interposed via the switching element. And a first portion connected between the outer periphery of the substrate and the first electrode region, and a second portion connected to the first portion. Between the second part of the wiring and the second electrode Provided insulating film is characterized in that there is a first portion and a thin portion as compared with the provided insulating film between the second electrode of the light-emitting power source wiring.
  The organic EL device according to the present invention is the organic EL device described above, and is provided between the second portion and the second electrode of the light-emitting power supply wiring, and the first portion. And the first insulating film provided between the first electrode and the second electrode, and the functional layer, and provided between the first portion of the light-emitting power supply wiring and the second electrode And a second insulating film.
  The organic EL device of the present invention is the organic EL device described above, further including a dummy region provided between an outer periphery of the substrate and the first electrode region, wherein the functional layer includes the first layer. The first electrode region is provided above the first electrode, and the dummy region is provided between the second portion of the light-emitting power supply wiring and the second electrode, and an insulating film includes the functional layer. In addition to partitioning, the light-emitting power supply wiring is provided between the first portion and the second electrode.
  The organic EL device of the present invention is the organic EL device described above, wherein a third electrode that is not connected to the switching element is provided below the functional layer in the dummy region. Features.
  Moreover, the organic EL device of the present invention is the organic EL device described above, wherein the functional layer is formed thinner than the insulating film.
  In the display device of the present invention, the first electrode connected to the switching element is arranged in a matrix on the substrate, the first electrode region is arranged around the first electrode region, and is connected to the first electrode. A light emitting power supply wiring and a functional layer formed above the first electrode, wherein at least a part of the second electrode is formed above the functional layer, the light emitting power supply wiring and the first electrode A first capacitance is provided between the two electrodes.
[0010]
According to such a display device, since the first capacitance is provided between the light emitting power supply wiring and the second electrode, even if the potential of the driving current flowing through the light emitting power supply wiring fluctuates, the first capacitance is provided. The electric charge accumulated in the electrostatic capacity is supplied to the light-emitting power supply wiring, so that the insufficient electric potential of the drive current is compensated by the accumulated charge, and the potential fluctuation can be suppressed, so that the image display of the display device is normal. Can be kept in.
[0011]
The display device according to the present invention is the display device described above, wherein the light emitting power supply wiring and the second electrode are opposed to each other outside the first electrode region, whereby the first electrostatic capacitance is provided. Is formed.
[0012]
According to such a display device, since the light-emitting power supply wiring faces the second electrode outside the first electrode region, the distance between the light-emitting power supply wiring and the second electrode is reduced and stored in the first capacitance. The amount of stored charge that is generated can be increased, and the potential variation of the drive current can be further reduced to stably display an image.
[0013]
In the display device of the present invention, it is preferable that a first interlayer insulating layer is disposed between the light-emitting power supply wiring and the second electrode.
[0014]
The display device of the present invention is the display device described above, and includes an actual display region formed by the first electrode, and a dummy region that is arranged around the actual display region and does not contribute to display. The second electrode is formed so as to cover at least the actual display region and the dummy region, and the light-emitting power supply wiring is disposed opposite to the second electrode with at least the dummy region interposed therebetween. Thus, the first capacitance is formed.
[0015]
According to such a display device, the dummy area surrounding the actual display area is provided, and the light emitting power supply wiring is disposed so as to face the second electrode across the dummy area. Therefore, it is not necessary to newly provide an arrangement space for the light-emitting power supply wiring outside the light-emitting element portion, and the occupied area of the actual display region can be relatively enlarged.
[0016]
In the display device of the present invention, it is preferable that the thickness of the functional layer in the dummy region is smaller than the thickness of the bank in the dummy region.
As a result, the second electrode on the functional layer in the dummy area is configured to be closer to the light-emitting power supply wiring side than the second electrode on the bank in the dummy area. The amount can be increased, and the potential fluctuation of the drive current can be further reduced to stably display an image.
[0017]
In the display device of the present invention, it is preferable that the first interlayer insulating layer is disposed between the light emitting power supply wiring and the functional layer in the dummy region.
[0018]
The display device of the present invention is the display device described above, wherein the light-emitting power supply wiring includes a first wiring and a second wiring facing each other with a second interlayer insulating layer interposed therebetween, and One wiring is formed at the same hierarchical position as the second electrode wiring, and a second capacitance is formed between the first wiring and the second electrode wiring. .
According to such a display device, since the second capacitance is provided between the first wiring and the second electrode wiring, when the potential of the driving current flowing through the light-emitting power supply wiring fluctuates, The electric charge accumulated in the capacitance of 2 is supplied to the light-emitting power supply wiring, so that the potential fluctuation can be suppressed, and the image display of the display device can be kept more normal.
[0019]
The display device of the present invention is the display device described above, wherein the functional layer is composed of a hole injection / transport layer and an organic electroluminescent material formed adjacent to the hole injection / transport layer. It is characterized by comprising a light emitting layer.
[0020]
According to such a display device, the functional layer includes a hole injection / transport layer and a light emitting layer. By applying a drive current with little potential fluctuation to the functional layer, high brightness and accurate color display can be achieved. It can be carried out.
[0021]
Next, in the display device of the present invention, the first electrode connected to the switching element is disposed on the substrate, the first electrode region is disposed around the first electrode region, and is connected to the first electrode. A light emitting power supply wiring, a functional layer and a second electrode are formed on each of the first electrodes, and a first interlayer insulating layer is formed on the light emitting power supply wiring. It is characterized by.
[0022]
The display device according to the present invention is the display device described above, wherein the light-emitting power supply wiring and the second electrode are outside the display pixel portion formed by the first electrode. The first capacitance is formed by facing each other across the layers.
The display device of the present invention is the display device described above, and has an actual display region formed by the first electrode and a dummy region that is arranged around the actual display region and does not contribute to display. The second electrode is formed so as to cover at least the actual display region and the dummy region, and the light-emitting power supply wiring is disposed opposite to the second electrode with at least the dummy region interposed therebetween, The first interlayer insulating layer is formed in the dummy region.
[0023]
The display device according to the present invention is the display device described above, wherein the thickness of the functional layer in the dummy region is smaller than the thickness of the bank in the dummy region.
The display device of the present invention is the display device described above, wherein the light-emitting power supply wiring includes a first wiring and a second wiring facing each other with a second interlayer insulating layer interposed therebetween, and The first wiring is formed at the same hierarchical position as the second electrode wiring, and a second capacitance is formed between the first wiring and the second electrode wiring. To do.
The display device of the present invention is the display device described above, wherein the functional layer is formed of a hole injection / transport layer and an organic electroluminescent material formed adjacent to the hole injection / transport layer. And a light emitting layer.
Next, an electronic apparatus according to the present invention includes any one of the display devices described above. According to such an electronic device, image display can be performed stably.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
A first embodiment of the present invention will be described below with reference to the drawings. This embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. In each of the drawings shown below, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0025]
FIG. 1 is a schematic plan view of the wiring structure of the display device of this embodiment.
A display device 1 shown in FIG. 1 is an active matrix organic EL display device using a thin film transistor as a switching element.
1 includes a plurality of scanning lines 101..., A plurality of signal lines 102 extending in a direction intersecting with the scanning lines 101. And a plurality of light-emitting power supply wirings 103 extending in parallel with each other, and a pixel region A near each intersection of the scanning lines 101 and the signal lines 102. ... are provided.
[0026]
A data side driving circuit 104 including a shift register, a level shifter, a video line, and an analog switch is connected to each signal line 102. Further, an inspection circuit 106 including a thin film transistor is connected to each signal line 102. Further, scanning side driving circuits 105 and 105 each including a shift register and a level shifter are connected to each scanning line 101.
Further, each pixel region A has a switching thin film transistor 112 to which a scanning signal is supplied to the gate electrode via the scanning line 101 and a holding for holding an image signal supplied from the signal line 102 via the switching thin film transistor 112. When the capacitor cap, the current thin film transistor 123 (switching element) to which the image signal held by the holding capacitor cap is supplied to the gate electrode, and the light emitting power supply wiring 103 are electrically connected via the current thin film transistor 123 A pixel electrode (first electrode) 111 into which a drive current flows from the light emitting power supply wiring 103 and a functional layer 110 sandwiched between the pixel electrode 111 and the cathode (second electrode) 12 are provided. The cathode 12 is connected to a cathode power supply circuit 131.
[0027]
The functional layer 110 includes a hole injection / transport layer and a light emitting layer made of an organic electroluminescent material formed adjacent to the hole injection / transport layer, and the light emitting layer has a red color. The light emitting layer 110R that emits light, the light emitting layer 110G that emits green light, and the light emitting layer 110B that emits blue light are included, and the light emitting layers 110R, 110G, and 110B are arranged in stripes.
The light emitting power supply wirings 103R, 103G, and 103B connected to the light emitting layers 110R, 110G, and 110B through the current thin film transistor 123 are connected to the light emitting power supply circuit 132, respectively. The light-emitting power supply wirings 103R are wired for each color because the driving potential of the light-emitting layers 110R is different for each color.
[0028]
In addition, first capacitances C1,... Are formed between the cathode 12 and the light-emitting power supply wirings 103R, 103G, and 103B. When the display device 1 is driven, charges are accumulated in the first capacitances C1,. When the potential of the driving current flowing through each light emitting power supply wiring 103 changes during driving of the display device 1, the accumulated charge is discharged to each light emitting power supply wiring 103 to suppress the potential fluctuation of the driving current. Thereby, the image display of the display device 1 can be kept normal.
[0029]
In the display device 1, when the scanning line 101 is driven and the switching thin film transistor 112 is turned on, the potential of the signal line 102 at that time is held in the holding capacitor cap, and the holding capacitor cap depends on the state. The on / off state of the current thin film transistor 123 (switching element) is determined. Then, a driving current flows from the light emitting power supply wirings 103R, 103G, and 103B to the pixel electrode 111 via the channel of the current thin film transistor 123, and further to the cathode (second electrode) 12 via the light emitting layers 110R, 110G, and 110B. Flows. Each functional layer 110 emits light according to the amount of current flowing therethrough.
[0030]
Next, specific modes of the display device 1 of the present embodiment will be described with reference to FIGS. 2 is a schematic plan view of the display device of the present embodiment, FIG. 3 is a cross-sectional view taken along line AA ′ in FIG. 2, and FIG. 4 is a cross-sectional view taken along line BB ′ in FIG. The figure is shown.
As shown in FIG. 2, the display device 1 of this embodiment includes a transparent substrate 2 made of glass or the like, and a pixel electrode (first electrode) connected to a current thin film transistor (switching element) (not shown) on the substrate 2. A pixel electrode region (first electrode region) (not shown) arranged in a matrix and light-emitting power supply wirings 103 (103R, 103G, 103B) arranged around the pixel electrode region and connected to each pixel electrode ) And at least a display pixel portion 3 (inside the dashed-dotted frame in the figure) having a substantially rectangular shape in plan view located on the pixel electrode region. The display pixel unit 3 includes a real display area 4 in the center (inside the frame of the two-dot chain line in the figure) and a dummy area 5 (area between the one-dot chain line and the two-dot chain line in the figure). ) And is divided.
[0031]
Further, the scanning line driving circuits 105 and 105 are arranged on both sides of the actual display area 4 in the drawing. The scanning line driving circuits 105 and 105 are provided below the dummy region 5 (substrate side 2). Further, on the lower side of the dummy area 5, a scanning line driving circuit control signal wiring 105a and a scanning line driving circuit power supply wiring 105b connected to the scanning line driving circuits 105 and 105 are provided.
Further, the above-described inspection circuit 106 is arranged on the upper side of the actual display area 4 in the drawing. The inspection circuit 106 is provided below the dummy area 5 (substrate side 2), and the inspection circuit 106 can inspect the quality and defects of the display device during manufacturing or at the time of shipment. .
[0032]
As shown in FIG. 2, the light-emitting power supply wirings 103 </ b> R, 103 </ b> G, and 103 </ b> B are disposed around the dummy pixel region 5. Each light-emitting power supply wiring 103R, 103G, 103B extends from the lower side of the substrate 2 in FIG. 2 along the scanning line drive circuit control signal wiring 105b in FIG. 2, and the scanning line drive circuit power supply wiring 105b. Is bent from the position where it is interrupted, extends along the outside of the dummy pixel region 5, and is connected to a pixel electrode (not shown) in the actual display region 4.
[0033]
Further, a cathode wiring 12 a connected to the cathode 12 is formed on the substrate 2. The cathode wiring 12a is formed in a substantially U shape in plan view so as to surround the light emitting power wirings 103R, 103G, and 103B.
[0034]
A polyimide tape 130 is attached to one end of the substrate 2, and a control IC 131 is mounted on the polyimide tape 130. The control IC 131 incorporates the data side drive circuit 104, the cathode power supply circuit 131, and the light emission power supply circuit 132 shown in FIG.
[0035]
Next, as shown in FIGS. 3 and 4, the circuit unit 11 is formed on the substrate 2, and the display pixel unit 3 is formed on the circuit unit 11. In addition, a sealing material 13 that annularly surrounds the display pixel unit 3 is formed on the substrate 2, and a sealing substrate 14 is further provided on the display pixel unit 3. The sealing substrate 14 is bonded to the substrate 2 via the sealing material 13 and is made of glass, metal, resin, or the like. Further, an adsorbent 15 is attached to the back side of the sealing substrate 14 so that water or oxygen mixed in the space between the display pixel portion 3 and the sealing substrate 14 can be absorbed. A getter agent may be used instead of the adsorbent 15. The sealing material 13 is made of, for example, a thermosetting resin or an ultraviolet curable resin, and is preferably made of an epoxy resin that is a kind of thermosetting resin.
[0036]
A pixel electrode region 11 a is provided in the central portion of the circuit portion 11. The pixel electrode region 11a includes a current thin film transistor 123 and a pixel electrode 111 connected to the current thin film transistor 123 (switching element). The current thin film transistor 123 is formed to be embedded in the base protective layer 281, the second interlayer insulating layer 283, and the first interlayer insulating layer 284 stacked on the substrate 2, and the pixel electrode 111 is formed on the first interlayer insulating layer 284. Is formed.
[0037]
The circuit unit 11 is also formed with the storage capacitor cap and the switching thin film transistor 142 described above, but these are not shown in FIGS. 3 and 4.
[0038]
Next, in FIG. 3, the above-described scanning line driving circuit 105 is provided on both sides of the pixel electrode region 11a in the drawing. In FIG. 4, the above-described inspection circuit 106 is provided on the left side of the pixel electrode region 11a in the drawing.
The scanning line driver circuit 105 is provided with an N-channel or P-channel thin film transistor 105c that constitutes an inverter included in the shift register, and the thin film transistor 105c is not connected to the pixel electrode 111 except for the above. The structure is the same as that of the current thin film transistor 123.
Similarly, the inspection circuit 106 includes a thin film transistor 106 a, and this thin film transistor 106 a has the same structure as the current thin film transistor 123 except that it is not connected to the pixel electrode 111.
[0039]
As shown in FIG. 3, a scanning line circuit control signal wiring 105a is formed on the base protective layer 281 outside the scanning line driving circuits 105 and 105 in the drawing. Further, on the second interlayer insulating layer 283 outside the scanning line circuit control signal wiring 105a, the scanning line circuit power supply wiring 105b is formed.
Further, as shown in FIG. 4, an inspection circuit control signal wiring 106b is formed on the base protective layer 281 on the left side of the inspection circuit path 106 in the drawing. Further, the inspection circuit power supply wiring 106c is formed on the second interlayer insulating layer 283 on the left side of the inspection circuit control signal wiring 106b.
[0040]
Further, as shown in FIG. 3, a light emission power supply wiring 103 is formed outside the scanning line circuit power supply wiring 105b. The light-emitting power supply wiring 103 employs a double wiring structure using two wirings or conductive portions formed in different layers, and is arranged outside the display pixel unit 3 as described above. Wiring resistance can be reduced by adopting a double wiring structure.
For example, the red light-emitting power supply wiring 103R on the left side in FIG. 3 is formed on the first wiring 103R1 via the first wiring 103R1 formed on the base protective layer 281 and the second interlayer insulating layer 283. And a second wiring 103R2. The first wiring 103R1 and the second wiring 103R2 are connected by a contact hole 103R3 penetrating the second interlayer insulating layer 283 as shown in FIG.
Thus, the first wiring 103R1 is formed at the same hierarchical position as the cathode wiring 12a, and the second interlayer insulating layer 283 is disposed between the first wiring 103R1 and the cathode wiring 12a. By adopting such a structure, a second capacitance C2 is formed between the first wiring 103R1 and the cathode wiring 12a.
[0041]
Similarly, the light-emitting power supply wirings 103G and 103B for blue and green on the right side of FIG. 3 also adopt a double wiring structure, and the first wirings 103G1 and 103B1 formed on the underlying base protection layer 281 respectively. And second wirings 103G2 and 103B2 formed on the second interlayer insulating layer 283. The first wirings 103G1 and 103B1 and the second wirings 103G2 and 103B2 are second wirings as shown in FIGS. The contact holes 103G3 and 103B3 that penetrate the interlayer insulating layer 283 are connected. A second capacitance C2 is formed between the blue first wiring 103B1 and the cathode wiring 12a.
[0042]
The distance between the first wiring 103R1... And the second wiring 103R2... Is preferably in the range of 0.6 to 1.0 μm, for example. If the distance is less than 0.6 μm, the parasitic capacitance between the source metal and the gate metal having different potentials such as the data line and the scanning line increases. The presence of the portion causes a data signal (image signal) wiring delay. As a result, a data signal (image signal) cannot be written within a predetermined period, which causes a decrease in contrast. The material of the second interlayer insulating layer 283 sandwiched between the first wiring 103R1... And the second wiring 103R2.₂Etc. is preferable, but if it is formed 1.0 μm or more, SiO₂There is a risk that the substrate will break due to the stress of.
[0043]
Further, a cathode 12 extending from the display pixel portion 3 is formed on the upper side of each light emitting power supply wiring 103R. As a result, the second wirings 103R2,... Of each of the light-emitting power supply wirings 103R,... Are arranged to face the cathode 112 with the first interlayer insulating layer 284 interposed therebetween. The first capacitance C1 described above is formed between the two.
[0044]
The distance between the second wiring 103R2... And the cathode 12 is preferably in the range of 0.6 to 1.0 μm, for example. If the distance is less than 0.6 μm, the parasitic capacitance between the pixel electrode having a different potential, such as the pixel electrode and the source metal, and the source metal increases, resulting in a wiring delay of the data line using the source metal. As a result, a data signal (image signal) cannot be written within a predetermined period, which causes a decrease in contrast. The material of the first interlayer insulating layer 284 sandwiched between the second wiring 103R2... And the cathode 12 is, for example, SiO.₂Or acrylic resin is preferred. However, SiO₂If the thickness is formed to be 1.0 μm or more, the substrate may be broken by stress. In the case of an acrylic resin, it can be formed up to about 2.0 μm. However, since it has the property of expanding when it contains water, the pixel electrode formed thereon may be broken.
The distance between the first wiring 103R1... And the cathode wiring 12a is preferably in the range of 4 to 200 μm, for example. If the distance is less than 4 μm, there is a possibility that the wires may be short-circuited due to the accuracy of the exposure machine. The material of the second interlayer insulating layer 283 sandwiched between the first wiring 103R2... And the cathode wiring 12a is, for example, SiO.₂Or acrylic resin is preferred.
[0045]
As described above, according to the display device 1 of the present embodiment, since the first capacitance C1 is provided between the light-emitting power supply wiring 103 and the cathode 12, the potential of the drive current flowing through the light-emitting power supply wiring 103 is obtained. When the voltage fluctuates, the charge accumulated in the first capacitance C1 is supplied to the light-emitting power supply wiring 103, and the potential deficiency of the drive current is compensated by this charge, so that the potential fluctuation can be suppressed. The image display of the apparatus 1 can be kept normal.
In particular, since the light-emitting power supply wiring 103 and the cathode 12 face each other outside the display pixel portion 3, the charge accumulated in the first capacitance C1 with the interval between the light-emitting power supply wiring 103 and the cathode 112 being reduced. The amount can be increased, and the potential fluctuation of the drive current can be further reduced to stably display an image.
Furthermore, according to the display device 1 of the present embodiment, the light-emitting power supply wiring 103 has a double wiring structure including the first wiring and the second wiring, and the second wiring is provided between the first wiring and the cathode wiring. Since the electrostatic capacitance C2 is provided, the electric charge accumulated in the second electrostatic capacitance C2 is also supplied to the light-emitting power supply wiring 103, so that the potential fluctuation can be further suppressed and the image of the display device 1 can be suppressed. The display can be kept more normal.
[0046]
Next, the structure of the circuit unit 11 including the current thin film transistor 123 will be described in detail. FIG. 5 shows a cross-sectional view of the main part of the pixel electrode region 11a.
As shown in FIG. 5, the surface of the substrate 2 has SiO 2₂A base protective layer 281 mainly composed of is laminated, and an island-like silicon layer 241 is formed on the base protective layer 281. The silicon layer 241 and the base protective layer 281 are made of SiO.₂And / or a gate insulating layer 282 mainly composed of SiN. A gate electrode 242 is formed on the silicon layer 241 with a gate insulating layer 282 interposed therebetween. Note that the gate electrode 242 is a part of the scanning line.
The gate electrode 242 and the gate insulating layer 282 are made of SiO.₂Is covered with a second interlayer insulating layer 283 mainly composed of. In the present specification, the “main component” means a component having the highest content.
[0047]
Next, in the silicon layer 241, a region facing the gate electrode 242 with the gate insulating layer 282 interposed therebetween is a channel region 241a. Further, in the silicon layer 241, a low concentration source region 241b and a high concentration source region S are provided on the right side of the channel region 241a in the drawing, while a low concentration drain region 241c and a high concentration source are provided on the left side of the channel region 241a in the drawing. A drain region 241D is provided, and a so-called LDD (Light Doped Drain) structure is formed. The current thin film transistor 123 is mainly composed of this silicon layer 241.
[0048]
The high-concentration source region 241S is connected to a source electrode 243 formed on the second interlayer insulating layer 283 through a contact hole 245 that opens through the gate insulating layer 282 and the second interlayer insulating layer 283. ing. The source electrode 243 is configured as a part of the data line described above. On the other hand, the high-concentration drain region 241D is connected to the drain electrode 244 made of the same layer as the source electrode 243 through a contact hole 246 that opens through the gate insulating layer 282 and the second interlayer insulating layer 283. Yes.
[0049]
A first interlayer insulating layer 284 is formed on the second interlayer insulating layer 283 on which the source electrode 243 and the drain electrode 244 are formed. A transparent pixel electrode 111 made of ITO or the like is formed on the first interlayer insulating layer 284 and connected to the drain electrode 244 via a contact hole 111a provided in the first interlayer insulating layer 284. Yes. That is, the pixel electrode 111 is connected to the high concentration drain electrode 241D of the silicon layer 241 through the drain electrode 244.
As shown in FIG. 3, the pixel electrode 111 is formed at a position corresponding to the actual display area 4, but the dummy area 5 formed around the actual display area 4 is the same as the pixel electrode 111. A dummy pixel electrode 111 ′ is provided.
The dummy pixel electrode 111 ′ has the same form as the pixel electrode 111 except that it is not connected to the high-concentration drain electrode 241D.
[0050]
Next, a functional layer 110 and a bank 112 are formed in the actual pixel region 4 of the display pixel unit 3.
As shown in FIGS. 3 to 5, the functional layer 110 is laminated on each of the pixel electrodes 111. The bank 112 is provided between each pixel electrode 111 and each functional layer 110 and partitions each functional layer 110.
[0051]
The bank 112 is configured by laminating an inorganic bank layer 112 a located on the substrate 2 side and an organic bank layer 112 b located away from the substrate 2. A light shielding layer may be disposed between the inorganic bank layer 112a and the organic bank layer 112b.
[0052]
The inorganic and organic bank layers 112a and 112b are formed on the peripheral edge of the pixel electrode 111, and the inorganic bank layer 112a is formed to the center side of the pixel electrode 111 from the organic bank layer 112b. .
The inorganic bank layer 112a is made of, for example, SiO.₂TiO₂It is preferably made of an inorganic material such as SiN. The film thickness of the inorganic bank layer 112a is preferably in the range of 50 to 200 nm, particularly 150 nm. If the film thickness is less than 50 nm, the inorganic bank layer 112a is thinner than the hole injection / transport layer described later, and the flatness of the hole injection / transport layer cannot be ensured. On the other hand, if the film thickness exceeds 200 nm, the step due to the inorganic bank layer 112a becomes large, and it is not preferable because the flatness of the light emitting layer described later stacked on the hole injection / transport layer cannot be secured.
[0053]
Furthermore, the organic bank layer 112b is formed of a normal resist such as an acrylic resin or a polyimide resin. The thickness of the organic bank layer 112b is preferably in the range of 0.1 to 3.5 μm, and particularly preferably about 2 μm. If the thickness is less than 0.1 μm, the organic bank layer 112b becomes thinner than the total thickness of the hole injection / transport layer and the light emitting layer, which will be described later, and the light emitting layer may overflow from the upper opening 112d. On the other hand, if the thickness exceeds 3.5 μm, the step due to the upper opening 112d becomes large, and step coverage of the cathode 12 formed on the organic bank layer 112b cannot be secured. Further, if the thickness of the organic bank layer 112b is 2 μm or more, it is more preferable in that the insulation between the cathode 12 and the pixel electrode 111 can be enhanced.
In this way, the functional layer 110 is formed thinner than the bank 112.
[0054]
In addition, a region showing lyophilicity and a region showing liquid repellency are formed around the bank 112.
The lyophilic regions are the inorganic bank layer 112a and the pixel electrode 111, and lyophilic groups such as hydroxyl groups are introduced into these regions by plasma treatment using oxygen as a reactive gas. The region showing liquid repellency is the organic bank layer 112b, and a liquid repellent group such as fluorine is introduced by plasma treatment using tetrafluoromethane as a reaction gas.
[0055]
Next, as shown in FIG. 5, the functional layer 110 includes a hole injection / transport layer 110a stacked on the pixel electrode 111, and a light emitting layer 110b formed adjacent to the hole injection / transport layer 110a. It is composed of
The hole injection / transport layer 110a has a function of injecting holes into the light emitting layer 110b and a function of transporting holes inside the hole injection / transport layer 110a. By providing such a hole injecting / transporting layer 110a between the pixel electrode 111 and the light emitting layer 110b, device characteristics such as light emitting efficiency and life of the light emitting layer 110b are improved. Further, in the light emitting layer 110b, the holes injected from the hole injection / transport layer 110a and the electrons from the cathode 12 are combined to generate fluorescence.
[0056]
The light emitting layer 110b has three types, a red light emitting layer that emits red (R), a green light emitting layer that emits green (G), and a blue light emitting layer that emits blue (B). As shown in FIG. 2, the light emitting layers are arranged in stripes.
[0057]
Next, a dummy functional layer 210 and a dummy bank 212 are formed in the dummy region 5 of the display pixel unit 3.
The dummy bank 212 is configured by laminating a dummy inorganic bank layer 212 a located on the substrate 2 side and a dummy organic bank layer 212 b located away from the substrate 2. The dummy inorganic bank layer 212a is formed on the entire surface of the dummy pixel electrode 111 ′. The dummy organic bank layer 212b is formed between the pixel electrodes 111 in the same manner as the organic bank layer 112b.
The dummy functional layer 210 is formed on the dummy pixel electrode 111 ′ via the dummy inorganic bank 212a.
[0058]
The dummy inorganic bank layer 212a and the dummy organic bank layer 121b have the same material and the same film thickness as the inorganic and organic bank layers 112a and 112b described above.
The dummy functional layer 210 is formed by laminating a dummy hole injection / transport layer (not shown) and a dummy light emitting layer (not shown). The material and film thickness of the dummy hole injection / transport layer and the dummy light emitting layer are as follows: The same as the hole injection / transport layer 110a and the light emitting layer 110b described above.
Therefore, similar to the functional layer 110 described above, the dummy functional layer 210 is formed thinner than the dummy bank 212.
[0059]
By disposing the dummy area 5 around the actual display area 4, the thickness of the functional layer 110 in the actual display area 4 can be made uniform, and display unevenness can be suppressed. That is, by disposing the dummy region 5, the drying conditions of the discharged composition when the display element is formed by the ink jet method can be made constant in the actual display region 4, and at the peripheral portion of the actual display region 4. There is no possibility that the thickness of the functional layer 110 is uneven.
[0060]
Next, the cathode 12 is formed on the entire surface of the actual display region 4 and the dummy region 5 and extends to the substrate 2 outside the dummy region 5, and outside the dummy region 5, that is, outside the display pixel unit 3. The light-emitting power supply wiring 103 is opposed to the light-emitting power supply wiring 103.
The end of the cathode 12 is connected to a cathode wiring 12 a formed in the circuit section 11.
The cathode 12 serves as a counter electrode for the pixel electrode 111 and allows current to flow through the functional layer 110. The cathode 12 is configured, for example, by laminating a first cathode layer 12b made of a laminate of lithium fluoride and calcium and a second cathode layer 12c. Of the cathode 12, only the second cathode layer 12 c extends to the outside of the display pixel unit 3.
The second cathode layer 12c also has a function of reflecting light emitted from the light emitting layer 110b toward the substrate 2, and is preferably made of, for example, Al, Ag, Mg / Ag laminate, or the like.
Furthermore, SiO2 is formed on the second cathode layer 12b.₂An anti-oxidation protective layer made of SiN or the like may be provided.
[0061]
Next, a method for manufacturing the display device of this embodiment will be described with reference to the drawings.
First, a method for forming the circuit portion 11 on the substrate 2 will be described with reference to FIGS. Each of the cross-sectional views shown in FIGS. 6 to 8 corresponds to a cross section taken along the line AA ′ in FIG. In the following description, the impurity concentration is expressed as an impurity after activation annealing.
[0062]
First, as shown in FIG. 6A, a base protective layer 281 made of a silicon oxide film or the like is formed on the substrate 2. Next, after an amorphous silicon layer is formed using an ICVD method, a plasma CVD method, or the like, crystal grains are grown by a laser annealing method or a rapid heating method to form a polysilicon layer 501.
[0063]
Next, as shown in FIG. 6B, the polysilicon layer 501 is patterned by photolithography to form island-like silicon layers 241, 251 and 261, and further a gate insulating layer 282 made of a silicon oxide film is formed. To do.
The silicon layer 241 forms a current thin film transistor 123 (hereinafter sometimes referred to as “pixel TFT”) that is formed at a position corresponding to the actual display region 4 and connected to the pixel electrode 111. The layers 251 and 261 respectively constitute P-channel and N-channel thin film transistors (hereinafter sometimes referred to as “driving circuit TFTs”) in the scanning line driving circuit 105.
The gate insulating layer 282 is formed by forming a silicon oxide film having a thickness of about 30 nm to 200 nm to cover the silicon layers 241, 251 and 261 and the base protective layer 281 by plasma CVD method, thermal oxidation method or the like. Here, when the gate insulating layer 282 is formed using the thermal oxidation method, the silicon layers 241, 251 and 261 are also crystallized, and these silicon layers can be formed into a polysilicon layer. When channel doping is performed, for example, boron ions are implanted at a dose of about 1 × 10 12 cm −2 at this timing. As a result, the silicon layers 241, 251 and 261 have an impurity concentration of about 1 × 10 10.¹⁷It becomes a low concentration P-type silicon layer of cm −3.
[0064]
Next, as shown in FIG. 6C, an ion implantation selection mask M1 is formed on a part of the silicon layers 241 and 261, and in this state, phosphorus ions are implanted at a dose of about 1 × 10 15 cm −2. As a result, high-concentration impurities are introduced in a self-aligned manner with respect to the ion implantation selection mask M1, and high-concentration source regions 241S and 261S and high-concentration drain regions 241D and 261D are formed in the silicon layers 241 and 261.
[0065]
Next, as shown in FIG. 6D, after removing the ion implantation selection mask M1, a thickness of about 500 nm such as doped silicon, silicide film, aluminum film, chromium film, or tantalum film is formed on the gate insulating layer 282. Then, by patterning this metal film, the gate electrode 252 of the P-channel type driving circuit TFT, the gate electrode 242 of the pixel TFT, and the gate electrode 262 of the N-channel type driving circuit TFT Form. Further, by the patterning, a part of the scanning line driving circuit signal wiring 105a, the light emitting power supply wirings 103R1, 103G1, 103B1, and the cathode wiring 12a are simultaneously formed.
[0066]
Further, using the gate electrodes 242, 252 and 262 as a mask, phosphorus ions are implanted into the silicon layers 241, 251 and 261 at a doping amount of about 4 × 10 13 cm −2. As a result, low-concentration impurities are introduced in a self-aligned manner with respect to the gate electrodes 242, 252 and 262, and as shown in FIG. 6D, the low-concentration source regions 241b and 261b in the silicon layers 241 and 261, and Low concentration drain regions 241c and 261c are formed. In addition, low concentration impurity regions 251S and 251D are formed in the silicon layer 251.
[0067]
Next, as shown in FIG. 7A, an ion implantation selection mask M 2 is formed on the entire surface except the periphery of the gate electrode 252. Using this ion implantation selection mask M2, boron ions are implanted into the silicon layer 251 with a doping amount of about 1.5 × 10 15 cm −2. As a result, the gate electrode 252 also functions as a mask, and the silicon layer 252 is doped with high-concentration impurities in a self-aligning manner. As a result, 251S and 251D are counter-doped and become a source region and a drain region of a TFT for a P-type channel type driver circuit.
Next, as shown in FIG. 7B, after removing the ion implantation selection mask M2, a second interlayer insulating layer 283 is formed on the entire surface of the substrate 2, and the second interlayer insulating layer 283 is patterned by photolithography. Then, a hole H1 for forming a contact hole is provided at a position corresponding to the source electrode and drain electrode of each TFT and the cathode wiring 12a.
[0068]
Next, as shown in FIG. 7C, a conductive layer 504 having a thickness of about 200 nm to 800 nm made of a metal such as aluminum, chromium, or tantalum is formed so as to cover the second interlayer insulating layer 283. A contact hole is formed by embedding these metals in the previously formed hole H1. Further, a patterning mask M 3 is formed on the conductive layer 504.
Next, as shown in FIG. 8A, the conductive layer 504 is patterned by the patterning mask M3, and the source electrodes 243, 253, 263, the drain electrodes 244 and 254 of each TFT, and the second wiring of each light-emitting power supply wiring. 103R 2, 103G 2, 103B 2, scanning line circuit power supply wiring 105b and cathode wiring 12a are formed.
As described above, the second capacitance C2 is formed by forming the first wirings 103R1 and 103B1 apart from each other in the same layer as the cathode wiring 12a.
[0069]
Next, as shown in FIG. 8B, a first interlayer insulating layer 284 that covers the second interlayer insulating layer 283 is formed of, for example, an acrylic resin material. The first interlayer insulating layer 284 is preferably formed to a thickness of about 1 to 2 μm.
Next, as shown in FIG. 8C, a portion corresponding to the drain electrode 244 of the pixel TFT in the first interlayer insulating layer 284 is removed by etching to form a contact hole forming hole H2. At the same time, the first interlayer insulating layer 284 on the cathode wiring 12a is also removed. In this way, the circuit unit 11 is formed on the substrate 2.
[0070]
Next, a procedure for obtaining the display device 1 by forming the display pixel unit 3 on the circuit unit 11 will be described with reference to FIG. The cross-sectional view shown in FIG. 9 corresponds to a cross section taken along the line AA ′ in FIG.
First, as shown in FIG. 9A, a thin film made of a transparent electrode material such as ITO is formed so as to cover the entire surface of the substrate 2, and the thin film is patterned to provide holes formed in the first interlayer insulating layer 284. A contact hole 111a is formed by filling H2, and a pixel electrode 111 and a dummy pixel electrode 111 'are formed. The pixel electrode 111 is formed only in a portion where the current thin film transistor 123 is formed, and is connected to the current thin film transistor 123 (switching element) through the contact hole 111a. The dummy electrode 111 ′ is arranged in an island shape.
[0071]
Next, as shown in FIG. 9B, the inorganic bank layer 112a and the dummy inorganic bank layer 212a are formed on the first interlayer insulating layer 284, the pixel electrode 111, and the dummy pixel electrode 111 ′. The inorganic bank layer 112a is formed so that a part of the pixel electrode 111 is opened, and the dummy inorganic bank layer 212a is formed so as to completely cover the dummy pixel electrode 111 ′.
The inorganic bank layer 112a and the dummy inorganic bank layer 212a are formed on the entire surface of the first interlayer insulating layer 284 and the pixel electrode 111 by, for example, CVD, TEOS, sputtering, vapor deposition, or the like.₂TiO₂After the inorganic film such as SiN is formed, the inorganic film is formed by patterning.
[0072]
Further, as shown in FIG. 9B, the organic bank layer 112b and the dummy organic bank layer 212b are formed on the inorganic bank layer 112a and the dummy inorganic bank layer 212a. The organic bank layer 112b is formed in a mode in which a part of the pixel electrode 111 is opened through the inorganic bank layer 112a, and the dummy organic bank layer 212b is formed in a mode in which a part of the dummy inorganic bank layer 212a is opened. To do. In this way, the bank 112 is formed on the first interlayer insulating layer 284.
[0073]
Subsequently, a region showing lyophilicity and a region showing liquid repellency are formed on the surface of the bank 112. In this embodiment, each region is formed by a plasma treatment process. Specifically, in the plasma treatment process, the pixel electrode 111, the inorganic bank layer 112a and the dummy inorganic bank layer 212a are made lyophilic, and the organic bank layer 112b and the dummy organic bank layer 212b are made lyophobic. And a liquid repellent step.
[0074]
That is, the bank 112 is heated to a predetermined temperature (for example, about 70 to 80 ° C.), and then a plasma treatment (O₂Plasma treatment) is performed. Subsequently, as a lyophobic process, plasma treatment (CF_FourPlasma treatment is performed, and the bank 112 heated for the plasma treatment is cooled to room temperature, so that lyophilicity and liquid repellency are imparted to predetermined locations.
[0075]
Furthermore, the functional layer 110 and the dummy functional layer 210 are formed on the pixel electrode 111 and the dummy inorganic bank layer 212a, respectively, by an inkjet method. The functional layer 110 and the dummy functional layer 210 are formed by ejecting and drying a composition ink containing a hole injection / transport layer material and then ejecting and drying a composition ink containing a light emitting layer material. In addition, it is preferable to perform after the formation process of this functional layer 110 and the dummy functional layer 210 in inert gas atmospheres, such as nitrogen atmosphere and argon atmosphere, in order to prevent the oxidation of a positive hole injection / transport layer and a light emitting layer.
[0076]
Next, as shown in FIG. 9C, the cathode 12 covering the bank 112, the functional layer 110, and the dummy functional layer 210 is formed. The cathode 12 is a second cathode connected to the cathode wiring 12a on the substrate 2 after the first cathode layer 12b is formed on the bank 112, the functional layer 110, and the dummy functional layer 210, and then covering the first cathode layer 12b. It is obtained by forming the layer 12c.
In this way, the second cathode layer 12c is extended from the display pixel unit 3 onto the substrate 2 so as to connect the second cathode layer 12c to the cathode wiring 12a, so that the second cathode layer 12c becomes the first interlayer insulating layer. A first capacitance C 1 is formed between the second cathode layer 12 c (cathode) and the light-emitting power line 103 so as to be opposed to the light-emitting power line 103 via 284.
[0077]
Finally, a sealing material 13 such as an epoxy resin is applied to the substrate 2, and the sealing substrate 14 is bonded to the substrate 2 through the sealing material 13. In this way, the display device 1 as shown in FIGS. 1 to 4 is obtained.
[0078]
[Second Embodiment]
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. This embodiment shows one aspect of the present invention, and does not limit the present invention, and can be arbitrarily changed within the scope of the technical idea of the present invention. In each of the drawings shown below, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0079]
10 and 11 show specific modes of the display device 101 of this embodiment. FIG. 10 is a schematic plan view of the display device of this embodiment, and FIG. 11 is a cross-sectional view taken along the line AA ′ of FIG. Of the components shown in FIGS. 10 and 11, the same components as those shown in FIGS. 2 and 3 are given the same reference numerals, and the description thereof will be omitted or simply described.
[0080]
As shown in FIG. 10, the display device 101 of this embodiment includes a substrate 2 and a pixel electrode region (first not shown) in which a plurality of pixel electrodes (first electrodes) are arranged in a matrix on the substrate 2. Electrode region), light-emitting power supply wiring 213 (213R, 213G, 213B) disposed around the pixel electrode region, and a display pixel portion 203 having a substantially rectangular shape in plan view located at least on the pixel electrode region (dashed line in the figure) In the frame). The display pixel unit 203 includes an actual display area 204 in the center (within the frame of the two-dot chain line in the figure) and a dummy area 205 (area between the one-dot chain line and the two-dot chain line in the figure). ) And is divided.
[0081]
Further, scanning line driving circuits 105 and 105 are arranged on both sides of the actual display area 204 in the drawing and below the dummy area 205 (substrate side 2). Further, below the dummy region 205, a scanning line driving circuit control signal wiring 105a connected to the scanning line driving circuits 105 and 105 and a scanning line driving circuit power supply wiring 105b are provided.
Further, an inspection circuit 106 is arranged above the actual display area 204 in the drawing and below the dummy area 205 (substrate side 2).
[0082]
Further, the light-emitting power supply wirings 213R, 213G, and 213B are also disposed below the dummy pixel region 205. Each light-emitting power supply wiring 213R, 213G, 213B extends from the lower side of the substrate 2 in the drawing along the scanning line driving circuit power supply wiring 105b, and the scanning line driving circuit power supply wiring 105b is interrupted. It is bent from the position and connected to a pixel electrode (not shown) in the actual display area 204.
As described above, in the present embodiment, unlike the first embodiment, the dummy region 205 is formed up to the light-emitting power supply wiring 213.
[0083]
Next, as shown in FIG. 11, the circuit unit 11 is formed on the substrate 2, and the display pixel unit 203 is formed on the circuit unit 11. Further, a sealing material 13 is formed on the substrate 2, and a sealing substrate 14 is further provided on the display pixel portion 203.
[0084]
A pixel electrode region 11 a is provided in the central portion of the circuit portion 11. The pixel electrode region 11 a includes a current thin film transistor 123 (switching element) and a pixel electrode 111 connected to the current thin film transistor 123.
Further, a dummy pixel electrode 111 ′ is formed around the pixel electrode region 11a.
[0085]
Next, in FIG. 11, the scanning line driving circuit 105 described above is provided on both sides of the pixel electrode region 11a in the drawing.
The scan line driver circuit 105 is provided with an N-channel or P-channel thin film transistor 105c that forms an inverter included in the shift register.
Further, the scanning line circuit signal wiring 105 a is formed on the base protective layer 281 outside the scanning line driving circuits 105 and 105 in the drawing, and the scanning line circuit power supply wiring 105 b is formed on the second interlayer insulating layer 283. Has been.
[0086]
Next, the cathode 222 (second electrode) is formed on the entire surface of the actual display region 204 and the dummy region 205 and the end thereof extends to the substrate 2 outside the dummy region 205. The part is connected to the cathode wiring 222 a (second electrode wiring) formed in the circuit part 11.
The cathode 222 serves as a counter electrode for the pixel electrode 111 and allows current to flow through the functional layer 110. For example, the cathode 222 is formed by laminating a first cathode layer 222b and a second cathode layer 222c. Of the cathode 222, only the second cathode layer 222 c extends to the outside of the display pixel unit 3.
The constituent materials and film thicknesses of the first and second cathode layers 222b and 222c are the same as those of the first and second cathode layers 12b and 12c described above.
[0087]
Next, a light emitting power supply wiring 213 is provided outside the scanning line circuit power supply wiring 105b. The light-emitting power supply wiring 213 is arranged below the dummy area 205 as described above.
The dummy region 205 is provided with a dummy functional layer 210 formed on the dummy pixel electrode 111 ′ via a dummy inorganic bank layer 212a and a dummy bank 212 formed between the dummy functional layers 210. ing. The dummy functional layer 210 is formed thinner than the dummy bank 212. Each light-emitting power supply wiring 103 is disposed at a position facing the cathode 222 with the dummy functional layer 210 interposed therebetween. That is, each light-emitting power supply wiring 103 is arranged at a corresponding position between the dummy banks 212.
In addition to the pixel electrode 111 and the dummy functional layer 210, a part of the cathode 222 is disposed between the dummy banks 212, whereby the cathode 222 and each light emitting power supply wiring 103 are connected to the first interlayer insulating layer 284. The pixel electrode 111, the dummy inorganic bank layer 212a, and the dummy functional layer 210 are opposed to each other.
Since the dummy functional layer 210 is formed thinner than the dummy bank 212, the cathode 222 on the dummy functional layer 210 is arranged closer to the light emitting power supply wiring 213 side than the cathode 222 on the dummy bank 212. .
As described above, the cathode 222 and each light-emitting power supply wiring 103 are opposed to each other via the dummy functional layer 210, whereby the first capacitance C1 is formed.
When each light-emitting power supply wiring 103 is disposed at a position facing the dummy bank 212, the cathode 222 and each light-emitting power wiring 103 are opposed to each other via the dummy bank 212, so This is not preferable because the interval with the power supply wiring 103 is increased and the capacitance is not formed.
[0088]
The light-emitting power supply wiring 213 employs a double wiring structure composed of two wirings.
That is, for example, the red light-emitting power supply wiring 213R on the left side of FIG. 11 includes the first wiring 213R1 formed on the base underlayer protection layer 281 and the second wiring formed on the second interlayer insulating layer 283. 213R2. The first wiring 213R1 and the second wiring 213R2 are connected by a contact hole 213R3 penetrating the second interlayer insulating layer 283 as shown in FIG.
Thus, the first wiring 203R1 is formed at the same level as the cathode wiring 222a, and the second interlayer insulating layer 283 is disposed between the first wiring 203R1 and the cathode wiring 222a. By adopting such a structure, a second capacitance C2 is formed between the first wiring 203R1 and the cathode wiring 222a.
[0089]
Similarly, the blue and green light-emitting power supply wirings 213G, 213B, and 213R on the right side of FIG. 213B1 and second wirings 213G2, 213B2 formed on the second interlayer insulating layer 283. The first wirings 213G1, 213B1 and the second wirings 213G2, 213B2 are as shown in FIGS. The contact holes 213G3 and 213B3 that pass through the second interlayer insulating layer 283 are connected.
A second capacitance C2 is formed between the blue first wiring 213B1 and the cathode wiring 222a.
[0090]
The distance between the second wiring 203R2... And the cathode 222 is preferably in the range of 0.6 to 1.0 μm, for example. If the distance is less than 0.6 μm, the parasitic capacitance between the pixel electrode having a different potential, such as the pixel electrode and the source metal, and the source metal increases, resulting in a wiring delay of the data line using the source metal. As a result, a data signal (image signal) cannot be written within a predetermined period, which causes a decrease in contrast. The material of the first interlayer insulating layer 284 sandwiched between the second wiring 203R2... And the cathode 222 is, for example, SiO.₂Or acrylic resin is preferred. However, SiO₂If the thickness is formed to be 1.0 μm or more, the substrate may be broken by stress. In the case of an acrylic resin, it can be formed up to about 2.0 μm. However, since it has the property of expanding when it contains water, the pixel electrode formed thereon may be broken.
The distance between the first wiring 103R1... And the cathode wiring 12a is preferably in the range of 4 to 200 μm, for example. If the distance is less than 4 μm, there is a possibility that the wires may be short-circuited due to the accuracy of the exposure machine. The material of the second interlayer insulating layer 283 sandwiched between the first wiring 103R2... And the cathode wiring 12a is, for example, SiO.₂Or acrylic resin is preferred.
[0091]
Thus, according to the display device 101 of the present embodiment, the following effects can be obtained in addition to the same effects as the display device 1 of the first embodiment.
That is, according to the display device 101 of the present embodiment, the dummy region 205 surrounding the actual display region 204 is provided, and the light-emitting power supply wiring 213 is disposed so as to face the cathode 222 with the dummy functional layer 210 interposed therebetween. Thus, the light-emitting power supply wiring 213 is positioned below the dummy area 205, and it is not necessary to newly provide an arrangement space for the light-emitting power supply wiring 213 outside the light-emitting element portion 210. The occupied area can be relatively enlarged.
[0092]
[Third Embodiment]
Next, a specific example of an electronic device including any of the display devices of the first or second embodiment will be described.
FIG. 12A is a perspective view showing an example of a mobile phone. In FIG. 12A, reference numeral 600 denotes a mobile phone body, and reference numeral 601 denotes a display unit using any one of the display devices 1 and 101 described above.
FIG. 12B is a perspective view showing an example of a portable information processing apparatus such as a word processor or a personal computer. In FIG. 12B, reference numeral 700 denotes an information processing apparatus, reference numeral 701 denotes an input unit such as a keyboard, reference numeral 703 denotes an information processing apparatus body, and reference numeral 702 denotes a display unit using any one of the display apparatuses 1 and 101. Show.
FIG. 12C is a perspective view illustrating an example of a wristwatch type electronic device. In FIG. 12C, reference numeral 800 denotes a watch body, and reference numeral 801 denotes a display unit using any one of the display devices 1 and 101 described above.
Each of the electronic devices shown in FIGS. 12A to 12C includes a display unit using any one of the display devices 1 and 101 of the first or second embodiment. Since it has the characteristics of the display device of the first or second embodiment, it is an electronic device that is excellent in display quality and can stably display an image, regardless of which display device is used.
[0093]
【The invention's effect】
As described above in detail, according to the display device of the present invention, since the first capacitance is provided between the light-emitting power supply wiring and the second electrode, the driving that flows through the light-emitting power supply wiring is performed. Even when the potential of the current fluctuates, the charge accumulated in the first capacitance is supplied to the light-emitting power supply wiring, so that the shortage of the potential of the drive current is compensated by this accumulated charge to suppress the potential fluctuation. The image display on the display device can be kept normal.
[0094]
Furthermore, according to the display device of the present invention, the light-emitting power supply wiring is composed of the first wiring and the second wiring, and the second capacitance is provided between the first wiring and the second electrode wiring. Therefore, when the potential of the drive current flowing through the light emitting power supply line fluctuates, the charge accumulated in the second capacitance can be supplied to the light emitting power supply line and the potential fluctuation can be suppressed. The image display can be kept more normal.
[Brief description of the drawings]
FIG. 1 is a schematic plan view showing a wiring structure of a display device according to a first embodiment of the present invention.
FIG. 2 is a schematic plan view showing the display device according to the first embodiment of the present invention.
3 is a cross-sectional view taken along line AA ′ of FIG.
4 is a cross-sectional view taken along line BB ′ of FIG.
FIG. 5 is a cross-sectional view showing a main part of the display device according to the first embodiment of the present invention.
6A to 6D are process diagrams illustrating a method for manufacturing a display device according to the first embodiment of the present invention.
FIG. 7 is a process chart for explaining the manufacturing method of the display device according to the first embodiment of the present invention.
FIG. 8 is a process diagram illustrating a method for manufacturing a display device according to the first embodiment of the present invention.
FIG. 9 is a process chart for explaining the manufacturing method of the display device according to the first embodiment of the present invention.
FIG. 10 is a schematic plan view showing a display device according to a second embodiment of the present invention.
11 is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 12 is a perspective view showing an electronic apparatus according to a third embodiment of the invention.
FIG. 13 is a schematic plan view showing a wiring structure of a conventional display device.
[Explanation of symbols]
1 Display device
2 Substrate
3 Display pixel section
4,204 Actual display area
5, 205 Dummy area
11 Circuit part
11a Pixel electrode region (first electrode region)
12, 222 Cathode (second electrode)
12a, 222a Cathode wiring (second electrode wiring)
103 Power supply wiring for light emission
103R1, 103G1, 103B1 first wiring
103R2, 103G2, 103B2 Second wiring
110 Functional layer
110a Hole injection / transport layer
110b Light emitting layer
111 Pixel electrode (first electrode)
112 banks
123 Current thin film transistor (switching element)
210 Dummy functional layer (functional layer in the dummy area)
212 Dummy bank (bank in dummy area)
283 Second interlayer insulating layer (insulating layer)
284 First interlayer insulating layer (insulating layer)
600 Mobile phone body (electronic equipment)
700 Information processing equipment (electronic equipment)
800 Watch body (electronic equipment)
C1 first capacitance
C2 Second capacitance

Claims

A first electrode region in which a plurality of switching elements and a plurality of first electrodes connected to the switching elements are arranged in a matrix on the substrate;
A functional layer formed above the first electrode;
A light-emitting power supply wiring electrically connected to the first electrode through the switching element and having a first portion and a second portion ;
Provided in common to a plurality of the first electrode and a second electrode part is provided so as to overlap with the light-emitting power source wiring,
A cathode wiring electrically connected to the second electrode;
A first insulating film formed to cover the second portion;
A second insulating film formed to cover the first portion and a part of the cathode wiring;
Including
The second insulating film is disposed between the first portion and the cathode wiring and between the first portion and the second portion,
The first part is formed in the same layer as a part of the cathode wiring along a part of the cathode wiring,
The second portion is electrically connected to the first portion via a contact hole formed in the second insulating film, and between the second portion and the second electrode. The organic EL device is disposed so as to face a part of the second electrode with the first insulating film interposed therebetween .

2. The organic EL device according to claim 1, wherein the first part and the part of the cathode wiring are formed by patterning the same metal film .

An electronic device characterized by being provided with a display device according to claim 1 or 2.