JP4237323B2

JP4237323B2 - Matched filter

Info

Publication number: JP4237323B2
Application number: JP05323099A
Authority: JP
Inventors: 裕浅沼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-01
Filing date: 1999-03-01
Publication date: 2009-03-11
Anticipated expiration: 2019-03-01
Also published as: JP2000252792A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル通信における例えば同期パターンなどの符号列の相関検出等を行うために用いられるマッチトフィルタに関し、特に符号を階層的な複数のパターンに従って配列してなる符号列に対応するマッチトフィルタに関する。
【０００２】
【従来の技術】
ディジタル通信では、誤り検出・訂正符号の使用、制御信号の時間多重等のために、ある時間毎に１ブロックを作るフレーム構造を使用することが多い。
【０００３】
そしてこの場合、送信受信間でフレーム同期をとる必要が生じる。このフレーム同期のためには従来より、送信側にて各フレームの先頭に既知の同期パターンを挿入しておき、受信側でこの同期パターンを検出することが行われている。
【０００４】
受信側での同期パターンの検出は、受信データと、受信側に用意されている同期パターンとの相関をとることにより実現できる。そしてこのような処理は、マッチトフィルタを用いて行われている。
【０００５】
マッチトフィルタは、一般にトランスバーサルフィルタを用いて構成されるが、その回路規模を縮小するために、同期パターンとして必要な符号数より少ない符号数（ｍ個）の符号よりなる単位符号列を、自然数回（ｎ回）繰り返すことにより作成された同期パターンを使用することが行われている。
【０００６】
そしてこのような同期パターンを検出するためのマッチトフィルタは、図４に示すように２つのトランスバーサルフィルタ３，４を直列接続して構成される。
【０００７】
上段のトランスバーサルフィルタ３は、単位符号列を構成する符号数ｍよりも１つ少ないｒ個の遅延素子３１（31-1，31-2…，31-p，31-r）を有し、これらが直列に接続されている。これらの遅延素子３１の遅延時間Ｔｄは、符号周期（ＣＤＭＡシステムの場合はチップ周期）と同一である。
【０００８】
これらの遅延素子３１の各出力および、最上段の遅延素子31-1の入力の合計数ｍの信号がそれぞれタップ出力であり、ｍ個の乗算器３２（32-1，32-2…，32-r，32-m）にそれぞれ入力される。
【０００９】
乗算器３２には、単位符号列のパターンにおける個々の符号の状態が、乗算器32-1から乗算器32-mまで順番にタップ係数として設定されており、各タップ出力に対してこのタップ係数を乗算する。
【００１０】
各乗算器３２のそれぞれの乗算結果は全て加算器３３に入力され、互いに加算される。そしてこの加算器３３での加算結果が、トランスバーサルフィルタ３の出力として後段のトランスバーサルフィルタ４に入力される。
【００１１】
トランスバーサルフィルタ４は、単位符号列の繰り返し数ｎよりも１つ少ないｊ個の遅延素子４１（41-1，41-2…，41-i，41-j）を有し、これらが直列に接続されている。これらの遅延素子３１の遅延時間は、符号周期のｍ倍、すなわち単位符号列の繰り返し周期と同一であり、ｍＴｄとされる。
【００１２】
これらの遅延素子４１の各出力および、最上段の遅延素子41-1の入力の合計数ｎの信号がそれぞれタップ出力であり、ｎ個の乗算器４２（42-1，42-2…，42-j，42-n）にそれぞれ入力される。
【００１３】
乗算器４２には、単位符号列の繰り返しパターンにおける個々の単位符号列の状態が、乗算器42-1から乗算器42-nまで順番にタップ係数として設定されており、各タップ出力に対してこのタップ係数を乗算する。
【００１４】
各乗算器４２のそれぞれの乗算結果は全て加算器４３に入力され、互いに加算される。そしてこの加算器４３での加算結果が、同期パターンの到来タイミングに応じてピークが現れる検出出力となる。
【００１５】
このようにトランスバーサルフィルタ３は、単位符号列に関する相関出力を得るものとなっており、その出力には、単位符号列に関する相関出力が、単位符号列の繰り返しのパターンに応じて発生することになる。そこで、単位符号列の繰り返しのパターンに関する相関出力を得るように構成したトランスバーサルフィルタ４で単位符号列の繰り返しのパターンに関する相関をとることで、同期パターンの検出が行われるのである。
【００１６】
一般に、トランスバーサルフィルタを用いて同期パターンの検出を行う場合には、同期パターンに含まれる符号の数と同数のタップ数を必要とし、上述のようなｍ×ｎ個の符号からなる同期パターンの検出にはタップ数がｍ×ｎであるトランスバーサルフィルタが必要とされる。
【００１７】
しかしながら上述の構成であると、２つのトランスバーサルフィルタ３，４が有するタップの総数はｍ＋ｎであり、少ないタップ数で実現されていることが分かる。
【００１８】
さて、近年はディジタル信号処理技術の向上にともない、このようなマッチトフィルタはディジタル回路で構成することが、回路規模の縮小などの点から有利となっている。
【００１９】
図４に示す構成のマッチトフィルタをディジタル回路で構成する場合、信号は符号周期の１／ｋ（ｋは自然数）の周期でサンプリングされ、量子化されたサンプルデータとして与えられることとなる。そして遅延器３１，４１としては、１サンプリング分のサンプルデータを１単位として取り扱うシフトレジスタなどのようなメモリが使用されることになる。
【００２０】
遅延器３１を構成するためのメモリでは、Ｔｄ／ｋの周期で入力されるサンプルデータを、それぞれＴｄの期間に渡り保持しておく必要があるので、ｋサンプリング分のサンプルデータを記憶できる容量が必要とされる。そしてトランスバーサルフィルタ３の全体では、このようなメモリがｒ個存在するのであるから、ｋ×ｒサンプリング分、すなわちｋ×（ｍ−１）サンプリング分のサンプルデータを記憶できる容量が必要とされる。
【００２１】
これに対して遅延器４１を構成するためのメモリでは、Ｔｄ／ｋの周期で入力されるサンプルデータを、それぞれｍＴｄの期間に渡り保持しておく必要があるので、ｍ×ｋサンプリング分のサンプルデータを記憶できる容量が必要とされる。そしてトランスバーサルフィルタ４の全体では、このようなメモリがｊ個存在するから、ｍ×ｋ×ｊサンプリング分、すなわちｍ×ｋ×（ｎ−１）サンプリング分のサンプルデータを記憶できる容量が必要とされる。
【００２２】
なお、トランスバーサルフィルタ３とトランスバーサルフィルタ４とでは、サンプリング分のサンプルデータのビット数が異なる。
【００２３】
なぜならば、ディジタル回路により構成されたトランスバーサルフィルタでは、タップ数をａ、入力ビット数をｘとすると、各タップ出力が加算されて出力が得られるために、出力ビット数は一般に（ｘ＋log₂ａ）以上の整数値となるためである。数値の表現形式の変更や、出力を丸めることが行われ、出力ビット数が増減することがあるが、いずれにせよ入力ビット数より出力ビット数が多くなるのが普通である。
【００２４】
このため、前述のような二段のトランスバーサルフィルタからなるマッチトフィルタでは、一段目の入力ビット数に対し、一段目の出力ビット数が増加する。さらに、一段目の出力が二段目に入力されるので、全体の出力（検出出力）はさらにビット数が増加する。
【００２５】
すなわち、
（一段目入力ビット数）＜（一段目出力ビット数）＝（二段目入力ビット数）＜（検出出力ビット数）
となる。
【００２６】
以上のようなことから、図４に示すような従来のマッチトフィルタをディジタル回路で構成する場合には、非常に大量のサンプルデータを保持しておく必要があり、そのための回路規模が大きくなってしまう。そして、このようなサンプルデータを保持しておくための構成はマッチトフィルタ全体の大部分を占めることになるため、回路規模縮小の妨げになるという不具合があった。
【００２７】
【発明が解決しようとする課題】
以上のように従来のマッチトフィルタは、ディジタル回路で構成した場合に、サンプルデータの遅延のために保持しておくサンプルデータ量が大きく、そのための回路規模が大きいという不具合があった。
【００２８】
本発明はこのような事情を考慮してなされたものであり、全体で必要とされるサンプルデータの記憶容量を低減し、これにより小さな回路規模で実現することが可能なマッチトフィルタを提供することにある。
【００２９】
【課題を解決するための手段】
以上の目的を達成するために本発明は、符号を、その符号の周期に対して２以上の所定の自然数倍（例えばｎ倍やｍ倍）の周期を持ち、かつより下位のパターンの周期に対して２以上の所定の自然数倍の周期を持つ階層的な複数のパターンに従って配列してなる例えば同期パターンなどの符号列を検出するもので、
前記複数のパターンのそれぞれに対応し、
(1) 前記符号の周期の１／ｋ（ｋは自然数）の周期でサンプリングされたサンプルデータに対してディジタル処理を行う。
【００３０】
(2) タップ数が、対応するのが前記複数のパターンのうちの最下位のパターンであればそのパターンに含まれる前記符号の数に、また対応するのが前記複数のパターンのうちの最下位のパターンでなければそのパターンに含まれる一つ下位のパターンの数に等しい。
【００３１】
(3) 対応するパターンの周期に等しい単位遅延時間に渡って入力される前記サンプルデータを保持したのちに出力する例えば遅延ユニットなどの遅延手段をタップ数よりも１つ少ない数有する。
【００３２】
(4) タップ係数が、対応するパターンに等しい。
【００３３】
なる条件の複数のトランスバーサルフィルタを、前記単位遅延の長いトランスバーサルフィルタほど上段に位置するように直列に接続してマッチトフィルタを構成するようにした。
【００３４】
このような手段を講じたことにより、より上段に配置されるマッチトフィルタほど、遅延手段で保持するべきサンプルデータ数が多いものとなる。マッチトフィルタを直列接続した場合、取り扱うサンプルデータのビット数は後段のマッチトフィルタに与えられる毎に大きくなるので、多数のサンプルデータを保持しなければならない遅延手段ほど、ビット数の小さなサンプルデータを取り扱えば良いことになる。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態につき説明する。
【００３６】
図１は本実施形態に係るマッチトフィルタの構成を示すブロック図である。
【００３７】
このマッチトフィルタは、所定のパターンで配列されたｍ個の符号よりなる単位符号列を、所定のパターンで自然数ｎ回に渡り繰り返すことにより作成された同期パターンに基づいて同期検出を行うものである。
【００３８】
この図に示すように本実施形態のマッチトフィルタは、２つのトランスバーサルフィルタ１，２を直列接続してなる。
【００３９】
トランスバーサルフィルタ１は、単位符号列の繰り返し数ｎよりも１つ少ないｊ個の遅延ユニット１１（11-1，11-2…，11-i，11-j）を有し、これらが直列に接続されている。そして最上段の遅延ユニット11-1には、符号周期Ｔｄの１／ｋ（ｋは自然数）のサンプリング間隔Ｔｓでサンプリングされ、ｘビットに量子化されたサンプルデータが入力される。
【００４０】
図２は、遅延ユニット１１の構成例を示すブロック図である。
【００４１】
この図に示すように遅延ユニット１１は、それぞれｘビットを保持可能なｕ個（ｕはｍ×ｋ）のレジスタ１１１（111-1，111-2…，111-u）を直列に接続してシフトレジスタを構成してなる。
【００４２】
そして各レジスタ１１１には、周期がＴｓであるクロックが与えられており、このクロックに同期して、１サンプリング分のｘビットのサンプルデータがレジスタ１１１を順次転送されて行く。
【００４３】
かくして各遅延ユニット１１は、入力されるサンプルデータを、
Ｔｓ×ｕ＝Ｔｓ×ｍ×ｋ＝Ｔｄ×ｍ
なる時間、すなわち単位符号列の繰り返し周期と同一の時間に渡り保持したのちに出力する。
【００４４】
これらの遅延ユニット１１の各出力および、最上段の遅延ユニット11-1の入力の合計数ｎの信号がそれぞれタップ出力であり、ｎ個の乗算器１２（12-1，12-2…，12-j，12-n）にそれぞれ入力される。
【００４５】
乗算器１２には、単位符号列の繰り返しパターンにおける個々の単位符号列の状態が、乗算器12-1から乗算器12-nまで順番にタップ係数（ｂ₀，ｂ₁…，ｂ_n-1）として設定されており、各タップ出力に対してこのタップ係数を乗算する。
【００４６】
各乗算器１２のそれぞれの乗算結果は全て加算器１３に入力され、互いに加算される。そしてこの加算器１３での加算結果が、トランスバーサルフィルタ１の出力として後段のトランスバーサルフィルタ２に入力される。
【００４７】
なお、このトランスバーサルフィルタ１の出力は、１サンプリング当たりのビット数が（ｘ＋log₂ｎ）ビットに増加している。
【００４８】
トランスバーサルフィルタ２は、単位符号列を構成する符号数ｍよりも１つ少ないｒ個の遅延ユニット２１（21-1，21-2…，21-p，21-r）を有し、これらが直列に接続されている。
【００４９】
図３は、遅延ユニット２１の構成例を示すブロック図である。
【００５０】
この図に示すように遅延ユニット１１は、それぞれ（ｘ＋log₂ｎ）ビットを保持可能なｋ個のレジスタ２１１（211-1，211-2…，211-k）を直列に接続してシフトレジスタを構成してなる。
【００５１】
そして各レジスタ２１１には、周期がＴｓであるクロックが与えられており、このクロックに同期して、１サンプリング分のｘビットのサンプルデータがレジスタ２１１を順次転送されて行く。
【００５２】
かくして各遅延ユニット２１は、入力されるサンプルデータを、
Ｔｓ×ｋ＝Ｔｄ
なる時間、すなわち符号周期と同一の時間に渡り保持したのちに出力する。
【００５３】
これらの遅延ユニット２１の各出力および、最上段の遅延ユニット21-1の入力の合計数ｍの信号がそれぞれタップ出力であり、ｍ個の乗算器２２（22-1，22-2…，22-r，22-m）にそれぞれ入力される。
【００５４】
乗算器２２には、単位符号列のパターンにおける個々の符号の状態が、乗算器22-1から乗算器22-mまで順番にタップ係数（ａ₀，ａ₁…，ａ_m-1）として設定されており、各タップ出力に対してこのタップ係数を乗算する。
【００５５】
各乗算器２２のそれぞれの乗算結果は全て加算器２３に入力され、互いに加算される。そしてこの加算器２３での加算結果が、同期パターンの到来タイミングに応じてピークが現れる検出出力となる。
【００５６】
かくして、トランスバーサルフィルタ１は、単位符号列の繰り返しのパターンに関する相関出力を得るものとなっており、その出力には、各タップ出力の全てが同期パターンの各符号列となっている期間に、単位符号列が他の期間よりも著しく大きなレベルで現れることになる。そこで、単位符号列に関する相関出力を得るように構成したトランスバーサルフィルタ２で相関をとることで、同期パターンの検出が行われるのである。
【００５７】
さて、トランスバーサルフィルタ１は、単位時間（１つの遅延ユニット１１での遅延時間）がｍ×Ｔｄで、出力タップ数がｎであるので、このトランスバーサルフィルタ１全体でのサンプルデータの保持数は、
（ｎ−１）×ｍ×ｋ
となっている。
【００５８】
また、トランスバーサルフィルタ２は、単位時間がＴｄで、出力タップ数がｍであるので、このトランスバーサルフィルタ２全体でのサンプルデータの保持数は、
（ｍ−１）×ｋ
となっている。
【００５９】
すなわち、ｍ，ｎの値に関わらずに、単位遅延の長いトランスバーサルフィルタ１のほうがサンプルデータの保持数が多くなる。
【００６０】
しかしながら、このようにサンプルデータの保持数が多いトランスバーサルフィルタ１は上段に配置されているために、後段に配置される場合に比べて入力されるサンプルデータの１サンプリング分のビット数が小さく、必要な記憶容量は小さくなる。
【００６１】
トランスバーサルフィルタ２には、１サンプリング分のビット数が（ｘ＋log₂ｎ）とｘよりも増大したサンプルデータが入力されることになるが、トランスバーサルフィルタ２はサンプルデータの保持数が少ないので、必要な記憶容量は小さくなる。
【００６２】
この結果、マッチトフィルタ全体で有しているレジスタ１１１，２１１の記憶容量の合計が小さく抑えられている。
【００６３】
以下、このことについて具体的な数値を例示して説明する。
【００６４】
ここでは、ｍ＝３２、ｎ＝８、ｘ＝４とする。なお、単位遅延Ｔｄに対するサンプリング回数ｋはここでは共通なので、パラメータとしてそのまま使用する。
【００６５】
このような条件下において本実施形態のマッチトフィルタの場合、
トランスバーサルフィルタ１のサンプルデータ保持数７×３２×ｋ
トランスバーサルフィルタ１のサンプルデータ保持量４ビット×２２４×ｋ＝（８９６×ｋ）ビット
トランスバーサルフィルタ２の入力ビット数（４＋log₂８）＝７ビット
トランスバーサルフィルタ２のサンプルデータ保持数３１×ｋ
トランスバーサルフィルタ２のサンプルデータ保持量７ビット×３１×ｋ＝（２１７×ｋ）ビット
となり、マッチトフィルタ全体でのデータ保持量は、
８９６×ｋ＋２１７×ｋ＝（１１１３×ｋ）ビット
となる。
【００６６】
これに対して、従来のように単位符号列に対応したトランスバーサルフィルタを一段目、かつ単位符号列の繰り返しパターンに対応したトランスバーサルフィルタを二段目にそれぞれ設けた場合は、
一段目のサンプルデータ保持数３１×ｋ
一段目のサンプルデータ保持量４ビット×３１ｋ＝（１２４×ｋ）ビット
二段目の入力ビット数（４＋log₂３２）＝９ビット
二段目のサンプルデータ保持数７×３２×ｋ
二段目のサンプルデータ保持量９ビット×２２４×ｋ＝（２０１６×ｋ）ビット
となり、マッチトフィルタ全体でのデータ保持量は、
１２４×ｋ＋２０１６×ｋ＝（２１４０×ｋ）ビット
となってしまう。
【００６７】
このように、本実施形態のマッチトフィルタは、単位遅延の長いトランスバーサルフィルタ１を前段に、かつ単位遅延の短いトランスバーサルフィルタ２を後段にそれぞれ配置したことで、全体としてのサンプルデータ保持量が大幅に少なくなっている。
【００６８】
そして、遅延ユニット１１や遅延ユニット２１には、このような少量のサンプルデータを記憶するために必要最小限の容量のレジスタのみを設けているので、回路規模が小さく抑えられている。
【００６９】
なお、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、遅延ユニット１１，２１はシフトレジスタを用いたものとしているが、ＲＡＭを用いて入出力アドレスの制御を適切に行うようにしたり、ＦＩＦＯメモリを用いてその出力タイミング制御を適切に行うなどの別の手法によってサンプルデータを遅延させるようにしても良い。
【００７０】
また上記実施形態では、トランスバーサルフィルタ１から出力される（ｘ＋log₂ｎ）ビットのサンプルデータをそのままトランスバーサルフィルタ２に入力することとしているが、トランスバーサルフィルタ１からの出力に対して数値の表現形式の変更や、出力が丸められるなどの処理が施される場合でも本発明の適用が可能である。
【００７１】
また上記実施形態では、単位符号列を定義するパターンおよび単位符号列の繰り返しパターンの２種類のパターンに応じて階層的に符号を配列してなる同期符号の検出を行うことを前提とし、トランスバーサルフィルタ１，２が２段接続であるマッチトフィルタを例示しているが、３種類以上のパターンに応じて階層的に符号を配列してなる同期符号に対応するべく３段以上のトランスバーサルフィルタを用いる場合にも、単位遅延がより長いトランスバーサルフィルタほど上段に配置することで本発明を適用可能である。
【００７２】
また本発明は、本出願人が特願平10−299800号として提案したような、論理を反転した単位符号列と論理を反転していない単位符号列とを所定のパターンに従って配列することで構成された同期符号の検出を行う場合にも本願発明の適用が可能である。
【００７３】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００７４】
【発明の効果】
本発明によれば、符号を、その符号の周期に対して２以上の所定の自然数倍の周期を持ち、かつより下位のパターンの周期に対して２以上の所定の自然数倍の周期を持つ階層的な複数のパターンに従って配列してなる符号列を検出するもので、
前記複数のパターンのそれぞれに対応し、
(1) 前記符号の周期の１／ｋ（ｋは自然数）の周期でサンプリングされたサンプルデータに対してディジタル処理を行う。
【００７５】
(2) タップ数が、対応するのが前記複数のパターンのうちの最下位のパターンであればそのパターンに含まれる前記符号の数に、また対応するのが前記複数のパターンのうちの最下位のパターンでなければそのパターンに含まれる一つ下位のパターンの数に等しい。
【００７６】
(3) 対応するパターンの周期に等しい単位遅延時間に渡って入力される前記サンプルデータを保持したのちに出力する遅延手段をタップ数よりも１つ少ない数有する。
【００７７】
(4) タップ係数が、対応するパターンに等しい。
【００７８】
なる条件の複数のトランスバーサルフィルタを、前記単位遅延の長いトランスバーサルフィルタほど上段に位置するように直列に接続してマッチトフィルタを構成するようにした。
【００７９】
このような手段を講じたことにより、多数のサンプルデータを保持しなければならない遅延手段ほど、ビット数の小さなサンプルデータを取り扱えば良いことになり、この結果、全体で必要とされるサンプルデータの記憶容量を低減し、これにより小さな回路規模で実現することが可能なマッチトフィルタとなる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るマッチトフィルタの構成を示すブロック図。
【図２】図１中の遅延ユニット１１の構成例を示すブロック図。
【図３】図１中の遅延ユニット２１の構成例を示すブロック図。
【図４】マッチトフィルタの従来の構成例を示すブロック図。
【符号の説明】
１，２…トランスバーサルフィルタ
１１（11-1，11-2…，11-i，11-j）…遅延ユニット
１２（12-1，12-2…，12-j，12-n）…乗算器
１３…加算器
２１（21-1，21-2…，21-p，21-r）…遅延ユニット
２２（22-1，22-2…，22-r，22-m）…乗算器
２３…加算器
１１１（111-1，111-2…，111-u）…レジスタ
２１１（211-1，211-2…，211-k）…レジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matched filter used for detecting correlation of a code string such as a synchronization pattern in digital communication, and more particularly to a matched filter corresponding to a code string formed by arranging codes according to a plurality of hierarchical patterns. Regarding filters.
[0002]
[Prior art]
In digital communication, a frame structure that makes one block at every certain time is often used for error detection / correction code use, time multiplexing of control signals, and the like.
[0003]
In this case, frame synchronization needs to be established between transmission and reception. Conventionally, for this frame synchronization, a known synchronization pattern is inserted at the beginning of each frame on the transmission side, and this synchronization pattern is detected on the reception side.
[0004]
The detection of the synchronization pattern on the receiving side can be realized by correlating the received data with the synchronization pattern prepared on the receiving side. Such processing is performed using a matched filter.
[0005]
The matched filter is generally configured using a transversal filter, but in order to reduce the circuit scale, a unit code string consisting of codes (m) less than the number of codes required as a synchronization pattern is obtained. A synchronization pattern created by repeating a natural number of times (n times) is used.
[0006]
A matched filter for detecting such a synchronization pattern is configured by connecting two transversal filters 3 and 4 in series as shown in FIG.
[0007]
The upper transversal filter 3 has r delay elements 31 (31-1, 31-2..., 31-p, 31-r), which is one less than the number m of codes constituting the unit code string. These are connected in series. The delay time Td of these delay elements 31 is the same as the code period (chip period in the case of a CDMA system).
[0008]
Each of the outputs of these delay elements 31 and the signal of the total number m of the inputs of the uppermost delay element 31-1 is a tap output, and m multipliers 32 (32-1, 32-2,..., 32 -r and 32-m).
[0009]
In the multiplier 32, the state of each code in the unit code string pattern is set as tap coefficients in order from the multiplier 32-1 to the multiplier 32-m, and this tap coefficient is set for each tap output. Multiply
[0010]
The multiplication results of the multipliers 32 are all input to the adder 33 and added together. Then, the addition result of the adder 33 is input to the transversal filter 4 at the subsequent stage as the output of the transversal filter 3.
[0011]
The transversal filter 4 has j delay elements 41 (41-1, 41-2..., 41-i, 41-j), one less than the unit code string repetition number n, which are connected in series. It is connected. The delay time of these delay elements 31 is m times the code period, that is, the same as the repetition period of the unit code string, and is mTd.
[0012]
Each of the outputs of the delay elements 41 and the signals of the total number n of the inputs of the uppermost delay element 41-1 are tap outputs, and n multipliers 42 (42-1, 42-2,..., 42 -j, 42-n).
[0013]
In the multiplier 42, the state of each unit code string in the repetition pattern of the unit code string is set as tap coefficients in order from the multiplier 42-1 to the multiplier 42-n. Multiply this tap coefficient.
[0014]
The multiplication results of the multipliers 42 are all input to the adder 43 and added together. The addition result of the adder 43 becomes a detection output in which a peak appears according to the arrival timing of the synchronization pattern.
[0015]
As described above, the transversal filter 3 obtains a correlation output related to the unit code string, and a correlation output related to the unit code string is generated in accordance with the repetition pattern of the unit code string. Become. Therefore, the synchronization pattern is detected by obtaining the correlation regarding the repetition pattern of the unit code sequence by the transversal filter 4 configured to obtain the correlation output regarding the repetition pattern of the unit code sequence.
[0016]
In general, when detecting a synchronization pattern using a transversal filter, the number of taps is the same as the number of codes included in the synchronization pattern, and the synchronization pattern consisting of m × n codes as described above is required. For detection, a transversal filter having a number of taps of m × n is required.
[0017]
However, with the above configuration, the total number of taps included in the two transversal filters 3 and 4 is m + n, and it can be seen that the taps are realized with a small number of taps.
[0018]
In recent years, with the improvement of digital signal processing technology, it is advantageous to configure such a matched filter with a digital circuit in terms of reduction in circuit scale.
[0019]
When the matched filter having the configuration shown in FIG. 4 is configured by a digital circuit, the signal is sampled at a period of 1 / k (k is a natural number) of the code period and is given as quantized sample data. As the delay units 31 and 41, a memory such as a shift register that handles sample data for one sampling as one unit is used.
[0020]
The memory for configuring the delay device 31 needs to hold sample data input at a period of Td / k for each period of Td, so that the capacity for storing sample data for k samplings is sufficient. Needed. Since there are r such memories in the entire transversal filter 3, a capacity capable of storing sample data for k × r sampling, that is, k × (m−1) sampling is required. .
[0021]
On the other hand, in the memory for configuring the delay device 41, since it is necessary to hold sample data input at a period of Td / k for each period of mTd, samples for m × k samplings are required. A capacity capable of storing data is required. Since the transversal filter 4 as a whole has j such memories, it needs a capacity capable of storing sample data for m × k × j samplings, that is, m × k × (n−1) samplings. Is done.
[0022]
Note that the transversal filter 3 and the transversal filter 4 differ in the number of bits of sample data for sampling.
[0023]
This is because in a transversal filter constituted by a digital circuit, if the number of taps is a and the number of input bits is x, each tap output is added and an output is obtained. Therefore, the number of output bits is generally (x + log ₂ a This is because it becomes an integer value of the above. The number of output bits may be increased or decreased by changing the expression format of numerical values or rounding the output, but in any case, the number of output bits is usually larger than the number of input bits.
[0024]
For this reason, in the matched filter including the two-stage transversal filter as described above, the number of output bits in the first stage increases with respect to the number of input bits in the first stage. Further, since the output of the first stage is input to the second stage, the number of bits further increases in the entire output (detection output).
[0025]
That is,
(Number of first-stage input bits) <(Number of first-stage output bits) = (Number of second-stage input bits) <(Number of detected output bits)
It becomes.
[0026]
As described above, when the conventional matched filter as shown in FIG. 4 is configured by a digital circuit, it is necessary to hold a very large amount of sample data, and the circuit scale for that purpose increases. End up. Such a configuration for holding sample data occupies most of the entire matched filter, which hinders reduction in circuit scale.
[0027]
[Problems to be solved by the invention]
As described above, when the conventional matched filter is configured by a digital circuit, there is a problem in that the amount of sample data to be held for delaying the sample data is large and the circuit scale therefor is large.
[0028]
The present invention has been made in consideration of such circumstances, and provides a matched filter which can reduce the storage capacity of sample data required as a whole and thereby can be realized with a small circuit scale. There is.
[0029]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has a code having a cycle of a predetermined natural number multiple (eg, n times or m times) of 2 or more with respect to the cycle of the code, and a cycle of a lower pattern. For example, a code string such as a synchronization pattern that is arranged according to a plurality of hierarchical patterns having a cycle of two or more predetermined natural number times is detected.
Corresponding to each of the plurality of patterns,
(1) Digital processing is performed on sample data sampled at a period of 1 / k (k is a natural number) of the period of the code.
[0030]
(2) If the number of taps corresponds to the lowest pattern of the plurality of patterns, the number of taps corresponds to the number of the codes included in the pattern, and corresponds to the lowest number of the plurality of patterns. If it is not a pattern, it is equal to the number of patterns one level lower in the pattern.
[0031]
(3) The number of delay means, such as a delay unit, that is output after holding the sample data input over a unit delay time equal to the period of the corresponding pattern is one less than the number of taps.
[0032]
(4) The tap coefficient is equal to the corresponding pattern.
[0033]
A plurality of transversal filters under the above conditions are connected in series so that the transversal filter having a longer unit delay is positioned in the upper stage to form a matched filter.
[0034]
By taking such means, the matched filter arranged at the upper stage has a larger number of sample data to be held by the delay means. When matched filters are connected in series, the number of bits of sample data to be handled increases each time the matched filter is provided to the subsequent matched filter. Therefore, the delay means that must hold a large number of sample data has a smaller number of sample data. Will be handled.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0036]
FIG. 1 is a block diagram showing a configuration of a matched filter according to the present embodiment.
[0037]
This matched filter performs synchronization detection based on a synchronization pattern created by repeating a unit code string consisting of m codes arranged in a predetermined pattern over a natural number n times in a predetermined pattern. is there.
[0038]
As shown in this figure, the matched filter of this embodiment is formed by connecting two transversal filters 1 and 2 in series.
[0039]
The transversal filter 1 has j delay units 11 (11-1, 11-2,..., 11-i, 11-j), which is one less than the unit code string repetition number n, and these are in series. It is connected. Then, sample data sampled at a sampling interval Ts of 1 / k (k is a natural number) of the code period Td and quantized to x bits is input to the uppermost delay unit 11-1.
[0040]
FIG. 2 is a block diagram illustrating a configuration example of the delay unit 11.
[0041]
As shown in this figure, the delay unit 11 includes u registers (111, 111-2,..., 111-u) that can hold x bits in series (u is m × k) connected in series. It consists of a shift register.
[0042]
Each register 111 is supplied with a clock having a cycle of Ts, and x-bit sample data for one sampling is sequentially transferred to the register 111 in synchronization with this clock.
[0043]
Thus, each delay unit 11 converts the input sample data into
Ts × u = Ts × m × k = Td × m
For a certain period of time, ie, the same period as the repetition cycle of the unit code string, and then output.
[0044]
Each of the outputs of these delay units 11 and the signal of the total number n of the inputs of the uppermost delay unit 11-1 is a tap output, and n multipliers 12 (12-1, 12-2,..., 12 -j and 12-n) respectively.
[0045]
In the multiplier 12, the state of each unit code string in the repetition pattern of the unit code string indicates tap coefficients (b ₀ , b ₁ ..., B _{n-1 in} order from the multiplier 12-1 to the multiplier 12-n. ) And multiplies each tap output by this tap coefficient.
[0046]
All the multiplication results of the multipliers 12 are input to the adder 13 and added together. Then, the addition result in the adder 13 is input to the transversal filter 2 at the subsequent stage as the output of the transversal filter 1.
[0047]
In the output of the transversal filter 1, the number of bits per sampling is increased to (x + log ₂ n) bits.
[0048]
The transversal filter 2 has r delay units 21 (21-1, 21-2..., 21-p, 21-r), which is one less than the number m of codes constituting the unit code string. Connected in series.
[0049]
FIG. 3 is a block diagram illustrating a configuration example of the delay unit 21.
[0050]
As shown in this figure, the delay unit 11 connects k registers 211 (211-1, 211-2,..., 211-k) that can hold (x + log ₂ n) bits in series to form shift registers. Consists of.
[0051]
Each register 211 is supplied with a clock having a cycle of Ts. In synchronization with this clock, x-bit sample data for one sampling is sequentially transferred to the register 211.
[0052]
Thus, each delay unit 21 converts the input sample data into
Ts × k = Td
For a certain period of time, ie, the same period as the code period, and then output.
[0053]
Each of the outputs of these delay units 21 and the signals of the total number m of the inputs of the uppermost delay unit 21-1 are tap outputs, respectively, and m multipliers 22 (22-1, 22-2,. -r, 22-m).
[0054]
In the multiplier 22, individual code states in the unit code string pattern are set as tap coefficients (a ₀ , a ₁ ..., A _m−1 ) in order from the multiplier 22-1 to the multiplier 22 -m. Each tap output is multiplied by this tap coefficient.
[0055]
The multiplication results of the multipliers 22 are all input to the adder 23 and added together. The addition result of the adder 23 becomes a detection output in which a peak appears according to the arrival timing of the synchronization pattern.
[0056]
Thus, the transversal filter 1 is to obtain a correlation output related to the repetitive pattern of the unit code string, and the output includes a period in which all of the tap outputs are each code string of the synchronization pattern. The unit code string appears at a significantly higher level than other periods. Therefore, the synchronization pattern is detected by taking a correlation with the transversal filter 2 configured to obtain a correlation output related to the unit code string.
[0057]
Since the transversal filter 1 has a unit time (delay time in one delay unit 11) of m × Td and the number of output taps is n, the number of sample data held in the entire transversal filter 1 is ,
(N-1) × m × k
It has become.
[0058]
Further, since the transversal filter 2 has a unit time of Td and the number of output taps is m, the number of sample data held in the entire transversal filter 2 is
(M-1) × k
It has become.
[0059]
That is, regardless of the values of m and n, the transversal filter 1 having a longer unit delay has a larger number of sample data.
[0060]
However, since the transversal filter 1 having a large number of sample data held in this way is arranged in the upper stage, the number of bits for one sampling of the input sample data is smaller than in the case of being arranged in the subsequent stage, The required storage capacity is reduced.
[0061]
The transversal filter 2 is inputted with sample data whose number of bits for one sampling is (x + log ₂ n) and larger than x, but the transversal filter 2 has a small number of sample data, The required storage capacity is reduced.
[0062]
As a result, the total storage capacity of the registers 111 and 211 included in the entire matched filter is kept small.
[0063]
Hereinafter, this will be described with specific numerical values.
[0064]
Here, m = 32, n = 8, and x = 4. Since the sampling count k for the unit delay Td is common here, it is used as it is as a parameter.
[0065]
In the case of the matched filter of this embodiment under such conditions,
Number of sample data held in transversal filter 1 7 × 32 × k
Sample data holding amount of transversal filter 1 4 bits × 224 × k = (896 × k) number of input bits of transversal filter 2 (4 + log ₂ 8) = number of sample data holding of 7 bits transversal filter 2 31 × k
Sample data holding amount of the transversal filter 2 is 7 bits × 31 × k = (217 × k) bits, and the data holding amount of the entire matched filter is
896 × k + 217 × k = (1113 × k) bits.
[0066]
On the other hand, when the transversal filter corresponding to the unit code string is provided in the first stage and the transversal filter corresponding to the repetition pattern of the unit code string is provided in the second stage as in the prior art,
Number of samples stored in the first row 31 × k
Amount of sample data held in the first stage 4 bits × 31k = (124 × k) bits Number of input bits in the second stage (4 + log ₂ 32) = Number of samples data held in the second stage of 9 bits 7 × 32 × k
Second stage sample data holding amount 9 bits × 224 × k = (2016 × k) bits, and the data holding amount in the entire matched filter is
124 × k + 2016 × k = (2140 × k) bits.
[0067]
As described above, the matched filter according to the present embodiment includes the transversal filter 1 having a long unit delay in the previous stage and the transversal filter 2 having a short unit delay in the subsequent stage. Is greatly reduced.
[0068]
Since the delay unit 11 and the delay unit 21 are provided with only a register having a minimum necessary capacity for storing such a small amount of sample data, the circuit scale is kept small.
[0069]
The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the delay units 11 and 21 use shift registers. However, the input / output addresses are appropriately controlled using a RAM, or the output timing control is appropriately performed using a FIFO memory. The sample data may be delayed by another method such as
[0070]
In the above embodiment, the (x + log ₂ n) -bit sample data output from the transversal filter 1 is input to the transversal filter 2 as it is. The present invention can be applied even when processing such as changing the format or rounding the output is performed.
[0071]
In the above embodiment, the transversal is premised on the detection of a synchronization code in which codes are hierarchically arranged according to two types of patterns: a pattern defining a unit code string and a repeating pattern of unit code strings. Although a matched filter in which the filters 1 and 2 are connected in two stages is illustrated, a transversal filter having three or more stages to cope with a synchronous code formed by hierarchically arranging codes according to three or more patterns In the case of using, the present invention can be applied by arranging the transversal filter having a longer unit delay in the upper stage.
[0072]
Further, the present invention is configured by arranging unit code strings in which logic is inverted and unit code strings in which logic is not inverted, according to a predetermined pattern, as proposed by the present applicant as Japanese Patent Application No. 10-299800. The present invention can also be applied to the detection of the synchronized code.
[0073]
In addition, various modifications can be made without departing from the scope of the present invention.
[0074]
【The invention's effect】
According to the present invention, a code has a period that is two or more predetermined natural number times the period of the code, and a period that is two or more predetermined natural number times that of the lower pattern. It detects code strings arranged according to multiple hierarchical patterns
Corresponding to each of the plurality of patterns,
(1) Digital processing is performed on sample data sampled at a period of 1 / k (k is a natural number) of the period of the code.
[0075]
(2) If the number of taps corresponds to the lowest pattern of the plurality of patterns, the number of taps corresponds to the number of the codes included in the pattern, and corresponds to the lowest number of the plurality of patterns. If it is not a pattern, it is equal to the number of patterns one level lower in the pattern.
[0076]
(3) The number of delay means is one less than the number of taps after holding the sample data input over a unit delay time equal to the period of the corresponding pattern.
[0077]
(4) The tap coefficient is equal to the corresponding pattern.
[0078]
A plurality of transversal filters under the above conditions are connected in series so that the transversal filter having a longer unit delay is positioned in the upper stage to form a matched filter.
[0079]
By taking such a measure, the delay means that has to hold a large number of sample data can handle the sample data with a smaller number of bits. As a result, the sample data required as a whole can be handled. As a result, the matched capacity can be realized with a small circuit scale by reducing the storage capacity.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a matched filter according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration example of a delay unit 11 in FIG.
FIG. 3 is a block diagram showing a configuration example of a delay unit 21 in FIG.
FIG. 4 is a block diagram showing a conventional configuration example of a matched filter.
[Explanation of symbols]
1, 2 ... Transversal filter 11 (11-1, 11-2 ..., 11-i, 11-j) ... Delay unit 12 (12-1, 12-2 ..., 12-j, 12-n) ... Multiplication Unit 13 ... Adder 21 (21-1, 21-2 ..., 21-p, 21-r) ... Delay unit 22 (22-1, 22-2 ..., 22-r, 22-m) ... Multiplier 23 ... Adder 111 (111-1, 111-2 ..., 111-u) ... Register 211 (211-1, 211-2 ..., 211-k) ... Register

Claims

A plurality of hierarchical codes having a cycle of a predetermined natural number two or more with respect to the cycle of the code and a cycle of two or more predetermined natural numbers with respect to a cycle of a lower pattern A code string arranged according to a pattern is detected.
Corresponding to each of the plurality of patterns,
(1) Digital processing is performed on sample data sampled at a period of 1 / k (k is a natural number) of the period of the code.
(2) If the number of taps corresponds to the lowest pattern of the plurality of patterns, the number of taps corresponds to the number of the codes included in the pattern, and corresponds to the lowest number of the plurality of patterns. If it is not a pattern, it is equal to the number of patterns one level lower in the pattern.
(3) The number of delay means is one less than the number of taps after holding the sample data input over a unit delay time equal to the period of the corresponding pattern.
(4) The tap coefficient is equal to the corresponding pattern.
A matched filter characterized in that a plurality of transversal filters under the following conditions are connected in series so that the transversal filter having a longer unit delay is located in the upper stage.