JP4232656B2

JP4232656B2 - Fluorescence detection chip

Info

Publication number: JP4232656B2
Application number: JP2004057753A
Authority: JP
Inventors: 昌宏澤口
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2009-03-04
Anticipated expiration: 2024-03-02
Also published as: JP2005249480A

Description

本発明は、蛍光物質が標識された検体の生体分子とチップ上に固定されたプローブとがハイブリダイゼーションしたときに、プローブとハイブリダイゼーションした検体の生体分子から発された蛍光を検出する蛍光検出チップに関する。 The present invention relates to a fluorescence detection chip that detects fluorescence emitted from a biomolecule of a specimen hybridized with a probe when the biomolecule of the specimen labeled with a fluorescent substance and the probe immobilized on the chip are hybridized. About.

ＤＮＡ（DeoxyriboNucleic Acid）チップ、蛋白質チップその他のバイオチップは検体の生物学的性質を特定するのに非常に重要な役割を担っており、今日ではＨＩＶ（Human Immunodeficiency Virus）や癌の研究分野にも応用されている。そのようなバイオチップを用いた生体分子検出装置の例が特許文献１に開示されている。特許文献１では、バイオチップが複数の領域に分割され、各領域に互いに異なる貴金属微粒子とプローブ（互いに異なるＤＮＡや蛋白質など）が配されている（段落番号０００４後半，図４参照）。そして、このようなバイオチップ上でプローブと生体分子との特異的結合反応（ハイブリダイゼーション）をおこなってからそのバイオチップを光学測定装置に設置し、当該バイオチップ上で光学検出ヘッドを走査してその光学特性を検出し、検体の生物学的性質を特定しようとしている（段落番号０００５実施例１，図５参照）。 DNA (DeoxyriboNucleic Acid) chips, protein chips, and other biochips play a very important role in identifying the biological properties of specimens. Today, they are also used in HIV (Human Immunodeficiency Virus) and cancer research fields. Applied. An example of a biomolecule detection apparatus using such a biochip is disclosed in Patent Document 1. In Patent Document 1, a biochip is divided into a plurality of regions, and different noble metal particles and probes (such as different DNAs and proteins) are arranged in each region (see the latter half of paragraph 0004, FIG. 4). A specific binding reaction (hybridization) between a probe and a biomolecule is performed on such a biochip, and then the biochip is placed in an optical measuring device, and an optical detection head is scanned on the biochip. The optical properties are detected to determine the biological properties of the specimen (see paragraph No. 0005 Example 1, FIG. 5).

しかしながら、特許文献１に開示されたバイオチップでは、プローブと検体の生体分子とのハイブリダイゼーションをおこなった後に、バイオチップ上を光学検出ヘッドで走査しなければならないため、その走査操作に時間・手間が掛かり、当該走査操作に精度も要求される。 However, in the biochip disclosed in Patent Document 1, it is necessary to scan the biochip with an optical detection head after hybridization between the probe and the biomolecule of the specimen. Therefore, the scanning operation requires high accuracy.

そこでそのような不都合を解消するため、本出願人は、文献公知の発明ではないが、マトリクス状に配置した複数の光電変換素子（光学的センサ）上にプローブをスポットとしてそれぞれ配置したバイオチップを開発している。このバイオチップによれば、蛍光物質を標識した検体の生体分子と各スポットのプローブとをハイブリダイゼーションさせてから励起光を照射すると、プローブとハイブリダイゼーションした検体の生体分子の蛍光物質から蛍光が発されるので、その蛍光を発したスポットの直下の光電変換素子で当該蛍光を検出することができる。そのため、上記のように、光学検出ヘッドによる走査操作は不要であり、光電変換素子による検出結果から容易かつ迅速に検体の生物学的性質を特定することができる。
特開２００２−２２８６６２号公報（図４，図５参照） Therefore, in order to eliminate such inconvenience, the present applicant is not an invention known in the literature, but the biochip in which probes are respectively arranged as spots on a plurality of photoelectric conversion elements (optical sensors) arranged in a matrix form. We are developing. According to this biochip, when a biomolecule of a specimen labeled with a fluorescent substance and a probe at each spot are hybridized and irradiated with excitation light, fluorescence is emitted from the fluorescent substance of the biomolecule of the specimen hybridized with the probe. Therefore, the fluorescence can be detected by the photoelectric conversion element immediately below the spot that emits the fluorescence. Therefore, as described above, the scanning operation by the optical detection head is unnecessary, and the biological property of the specimen can be specified easily and quickly from the detection result by the photoelectric conversion element.
Japanese Patent Laid-Open No. 2002-228862 (see FIGS. 4 and 5)

本出願人の開発したバイオチップでは、蛍光物質から発された蛍光の波長域に対して受光感度を高く設定しているが、この蛍光の波長域と照射した励起光の波長域とが近似しすぎていると、検体の生体分子とハイブリダイゼーションしたプローブを含むスポットと、そうでないスポット（検体の生体分子とハイブリダイゼーションしなかったプローブを含むスポット）とで、各光電変換素子に入射する光の受光感度の差が明確に現れない場合があり、その結果、検体の生物学的性質を正確に特定することができない可能性がある。
本発明の目的は、各光電変換素子に入射する光の強度の差を明確にすることである。 In the biochip developed by the present applicant, the photosensitivity is set high with respect to the wavelength range of the fluorescence emitted from the fluorescent material, but the wavelength range of the fluorescence is close to the wavelength range of the excitation light irradiated. If it is too high, the light incident on each photoelectric conversion element is spotted by a spot that contains a probe that has hybridized with the biomolecule of the specimen and a spot that does not (the spot that contains a probe that has not hybridized with the biomolecule of the specimen). The difference in light sensitivity may not appear clearly, and as a result, the biological properties of the specimen may not be accurately identified.
An object of the present invention is to clarify a difference in intensity of light incident on each photoelectric conversion element.

上記課題を解決するため請求項１に記載の発明の蛍光検出チップは、
表面側にプローブがスポットとして固定された撮像デバイスと、
前記撮像デバイスの裏面側から前記プローブに励起光を照射する光源と、
を備えることを特徴としている。 In order to solve the above problem, the fluorescence detection chip of the invention according to claim 1 comprises:
An imaging device having a probe fixed as a spot on the surface side;
A light source that irradiates the probe with excitation light from the back side of the imaging device;
It is characterized by having.

請求項２に記載の発明は、
請求項１に記載の蛍光検出チップにおいて、
前記撮像デバイスが、透明基板の表面上に互いに離間して配置され、前記励起光に対して遮光性のボトムゲート電極、光に感度を示す半導体膜、光透過性のトップゲート電極がこの順に積層されてなる複数の光電変換素子を備えることを特徴としている。 The invention described in claim 2
In the fluorescence detection chip according to claim 1,
The imaging device is disposed on the surface of a transparent substrate so as to be spaced apart from each other, and a bottom gate electrode that is light-blocking to the excitation light, a semiconductor film that is sensitive to light, and a light-transmissive top gate electrode are stacked in this order. A plurality of photoelectric conversion elements are provided.

請求項３に記載の発明は、
請求項２に記載の蛍光検出チップにおいて、
前記プローブが、前記撮像デバイスの表面側において、隣接する前記光電変換素子間に固定されていることを特徴としている。 The invention according to claim 3
In the fluorescence detection chip according to claim 2 ,
The probe is fixed between the adjacent photoelectric conversion elements on the surface side of the imaging device.

請求項３に記載の発明のように、プローブの固定位置を、隣接する前記光電変換素子間に配置すると、撮像デバイスの裏面側からの励起光を光電変換素子に遮られることなく効率よくプローブに伝播することができる。 If the fixed position of the probe is arranged between the adjacent photoelectric conversion elements as in the third aspect of the invention, the excitation light from the back side of the imaging device is efficiently blocked by the photoelectric conversion element without being blocked by the photoelectric conversion element. Can propagate.

請求項１に記載の発明では、光源が、撮像デバイスの表面側に固定されたプローブに撮像デバイスの裏面側から励起光を照射するようになっている。このとき、例えば、撮像デバイスが、裏面側から入射された光を検知せずに表面側から入射された光を検知するように設定され、その状態で、蛍光物質を標識した検体の生体分子とスポットのプローブとをハイブリダイゼーションさせて励起光を照射すると、検体の生体分子とハイブリダイゼーションしたプローブを含むスポットから強度の大きい蛍光が発され、そのスポットと、検体の生体分子とハイブリダイゼーションしなかったプローブを含むスポットとで、発される光の強度の差がより明確に現れる。これにより、各光電変換素子に入射する光の強度の差を明確にすることができる。 In the first aspect of the present invention, the light source irradiates the probe fixed to the front surface side of the imaging device with excitation light from the back surface side of the imaging device. At this time, for example, the imaging device is set to detect the light incident from the front surface side without detecting the light incident from the back surface side. When the spot probe was hybridized and irradiated with excitation light, the spot containing the probe that hybridized with the sample biomolecule emitted high intensity fluorescence, and the spot did not hybridize with the sample biomolecule. A difference in the intensity of emitted light appears more clearly between the spot including the probe. Thereby, the difference of the intensity | strength of the light which injects into each photoelectric conversion element can be clarified.

以下、図面を参照しながら本発明を実施するための最良の形態について説明する。ただし、発明の範囲は図示例に限定されない。
なお、下記実施形態では、本発明に係る蛍光検出チップをＤＮＡチップに適用した例を主に開示している。 The best mode for carrying out the present invention will be described below with reference to the drawings. However, the scope of the invention is not limited to the illustrated examples.
In the following embodiment, an example in which the fluorescence detection chip according to the present invention is applied to a DNA chip is mainly disclosed.

［第１の実施の形態］
図１は塩基配列特定支援システム１の概略構成を示す斜視図である。
図１に示すように、塩基配列特定支援システム１は、予め塩基配列が特定されたＤＮＡ溶液（以下「プローブ」という。）をスポット２としてダブルゲートトランジスタアレイチップ３の表面上に点在させたＤＮＡチップ４と、ＤＮＡチップ４の裏面（底面）から紫外線を励起光として照射する光源５と、ＤＮＡチップ４による検出結果を解析・分析するコンピュータ６とを、有している。 [First Embodiment]
FIG. 1 is a perspective view showing a schematic configuration of a base sequence identification support system 1.
As shown in FIG. 1, the base sequence identification support system 1 has a DNA solution (hereinafter referred to as “probe”) whose base sequence has been previously identified as spots 2 scattered on the surface of the double gate transistor array chip 3. It has a DNA chip 4, a light source 5 that irradiates ultraviolet light as excitation light from the back surface (bottom surface) of the DNA chip 4, and a computer 6 that analyzes and analyzes the detection result of the DNA chip 4.

図２はダブルゲートトランジスタアレイチップ３の等価回路を示す回路図である。
図２に示すように、ダブルゲートトランジスタアレイチップ３は、複数のダブルゲートトランジスタ２０，２０，…を透明基板３５（図４参照）上にマトリクス状に配列したものである。各ダブルゲートトランジスタ２０は一画素を構成する光電変換素子であり、透明基板３５は光透過性及び絶縁性を有し、石英ガラス等といったガラス基板又はポリカーボネート、ＰＭＭＡ（polymethyl methacrylate）等といったプラスチック基板である。 FIG. 2 is a circuit diagram showing an equivalent circuit of the double gate transistor array chip 3.
As shown in FIG. 2, the double gate transistor array chip 3 has a plurality of double gate transistors 20, 20,... Arranged in a matrix on a transparent substrate 35 (see FIG. 4). Each double gate transistor 20 is a photoelectric conversion element constituting one pixel, and the transparent substrate 35 is light transmissive and insulating, and is a glass substrate such as quartz glass or a plastic substrate such as polycarbonate or PMMA (polymethyl methacrylate). is there.

図３はダブルゲートトランジスタ２０の電極構造を示した平面図であり、図４は図３のＩ−Ｉ断面図である。
図３及び図４に示すように、ダブルゲートトランジスタ２０，２０，…はそれぞれ、透明基板３５上に形成されたボトムゲート電極２１と、ボトムゲート電極２１上に形成されたボトムゲート絶縁膜２２と、ボトムゲート電極２１に対向するとともにボトムゲート絶縁膜２２をボトムゲート電極２１と挟む真性な半導体膜２３と、半導体膜２３の中央部上に形成されたチャネル保護膜２４と、半導体膜２３の両端部上に互いに離間して形成された不純物半導体膜２５，２６と、不純物半導体膜２５上に形成されたソース電極２７と、不純物半導体膜２６上に形成されたドレイン電極２８と、ソース電極２７及びドレイン電極２８上に形成されたトップゲート絶縁膜２９と、半導体膜２３に対向するとともにトップゲート絶縁膜２９及びチャネル保護膜２４を半導体膜２３と挟むトップゲート電極３０とを、具備している。 FIG. 3 is a plan view showing the electrode structure of the double gate transistor 20, and FIG. 4 is a cross-sectional view taken along the line II in FIG.
As shown in FIGS. 3 and 4, each of the double gate transistors 20, 20,... Has a bottom gate electrode 21 formed on the transparent substrate 35, a bottom gate insulating film 22 formed on the bottom gate electrode 21, and An intrinsic semiconductor film 23 facing the bottom gate electrode 21 and sandwiching the bottom gate insulating film 22 between the bottom gate electrode 21, a channel protective film 24 formed on the center of the semiconductor film 23, and both ends of the semiconductor film 23 Impurity semiconductor films 25 and 26 formed on the substrate and spaced apart from each other, a source electrode 27 formed on the impurity semiconductor film 25, a drain electrode 28 formed on the impurity semiconductor film 26, a source electrode 27 and A top gate insulating film 29 formed on the drain electrode 28 and the semiconductor film 23 are opposed to the top gate insulating film 29 and the channel. A top gate electrode 30 which sandwich the protective film 24 and semiconductor film 23, are provided.

ボトムゲート電極２１は、ダブルゲートトランジスタ２０ごとに透明基板３５上に形成されている。また、図２に示すように、透明基板３５上には縦方向（列方向）に延在する複数本のボトムゲートライン４１，４１，…が形成されており、縦方向に配列された同一の列のダブルゲートトランジスタ２０，２０，…の何れのボトムゲート電極２１も共通のボトムゲートライン４１と一体となって形成されている。ボトムゲート電極２１及びボトムゲートライン４１は、導電性及び遮光性を有し、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。 The bottom gate electrode 21 is formed on the transparent substrate 35 for each double gate transistor 20. As shown in FIG. 2, a plurality of bottom gate lines 41, 41,... Extending in the vertical direction (column direction) are formed on the transparent substrate 35, and the same arranged in the vertical direction. The bottom gate electrodes 21 of the double gate transistors 20, 20,... In the column are formed integrally with a common bottom gate line 41. The bottom gate electrode 21 and the bottom gate line 41 have conductivity and light shielding properties, and are made of, for example, chromium, a chromium alloy, aluminum, an aluminum alloy, or an alloy thereof.

図３及び図４に示すように、ボトムゲート絶縁膜２２は、全てのダブルゲートトランジスタ２０，２０，…に共通して形成されており、ダブルゲートトランジスタ２０，２０，…のボトムゲート電極２１及びボトムゲートライン４１，４１，…をまとめて被覆している。ボトムゲート絶縁膜２２は、絶縁性及び光透過性を有し、例えば窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ₂）からなる。 3 and 4, the bottom gate insulating film 22 is formed in common to all the double gate transistors 20, 20,..., And the bottom gate electrode 21 and the double gate transistors 20, 20,. The bottom gate lines 41, 41, ... are covered together. The bottom gate insulating film 22 has insulating properties and light transmissive properties, and is made of, for example, silicon nitride (SiN) or silicon oxide (SiO ₂ ).

ボトムゲート絶縁膜２２上には、半導体膜２３がダブルゲートトランジスタ２０ごとに形成されている。半導体膜２３は、平面視して略矩形状を呈しており、受光した光量に応じた量の電子−正孔対を生成するアモルファスシリコン又はポリシリコンで形成された層である。半導体膜２３上には、チャネル保護膜２４が形成されている。チャネル保護膜２４は、絶縁性及び光透過性を有し、例えば窒化シリコン又は酸化シリコンからなる。チャネル保護膜２４は、パターニングに用いられるエッチャントから半導体膜２３の界面を保護するものである。半導体膜２３に光が入射すると、入射した光量に従った量の電子−正孔対がチャネル保護膜２４と半導体膜２３との界面付近を中心に発生するようになっている。この場合、半導体膜２３側にはキャリアとして正孔が発生し、チャネル保護膜２４側には電子が発生する。 On the bottom gate insulating film 22, a semiconductor film 23 is formed for each double gate transistor 20. The semiconductor film 23 has a substantially rectangular shape in plan view, and is a layer formed of amorphous silicon or polysilicon that generates electron-hole pairs in an amount corresponding to the amount of received light. A channel protective film 24 is formed on the semiconductor film 23. The channel protective film 24 has insulating properties and light transmissive properties, and is made of, for example, silicon nitride or silicon oxide. The channel protective film 24 protects the interface of the semiconductor film 23 from an etchant used for patterning. When light enters the semiconductor film 23, an amount of electron-hole pairs according to the amount of incident light is generated around the interface between the channel protective film 24 and the semiconductor film 23. In this case, holes are generated as carriers on the semiconductor film 23 side, and electrons are generated on the channel protective film 24 side.

半導体膜２３の一端部上には、不純物半導体膜２５が一部チャネル保護膜２４に重なるようにして形成されており、半導体膜２３の他端部上には、不純物半導体膜２６が一部チャネル保護膜２４に重なるようにして形成されている。不純物半導体膜２５，２６は、ダブルゲートトランジスタ２０ごとにパターニングされている。各不純物半導体膜２５，２６は、ｎ型の不純物イオンを含むアモルファスシリコン（ｎ⁺シリコン）からなる。 An impurity semiconductor film 25 is formed on one end portion of the semiconductor film 23 so as to partially overlap the channel protective film 24, and an impurity semiconductor film 26 is partially channeled on the other end portion of the semiconductor film 23. It is formed so as to overlap the protective film 24. The impurity semiconductor films 25 and 26 are patterned for each double gate transistor 20. Each impurity semiconductor film 25, 26 is made of amorphous silicon (n ⁺ silicon) containing n-type impurity ions.

不純物半導体膜２５上には、ダブルゲートトランジスタ２０ごとにパターニングされたソース電極２７が形成されている。不純物半導体膜２６上には、ダブルゲートトランジスタ２０ごとにパターニングされたドレイン電極２８が形成されている。また、図２に示すように、横方向（行方向）に延在する複数本のソースライン４２，４２，…及びドレインライン４３，４３，…がボトムゲート絶縁膜２２上に形成されている。横方向に配列された同一の行のダブルゲートトランジスタ２０，２０，…の何れのソース電極２７も共通のソースライン４２と一体に形成されており、横方向に配列された同一の行のダブルゲートトランジスタ２０，２０，…の何れのドレイン電極２８も共通のドレインライン４３と一体に形成されている。ソース電極２７、ドレイン電極２８、ソースライン４２及びドレインライン４３は、導電性及び遮光性を有しており、例えばクロム、クロム合金、アルミ若しくはアルミ合金又はこれらの合金からなる。 A source electrode 27 patterned for each double gate transistor 20 is formed on the impurity semiconductor film 25. A drain electrode 28 patterned for each double gate transistor 20 is formed on the impurity semiconductor film 26. 2, a plurality of source lines 42, 42,... And drain lines 43, 43,... Extending in the horizontal direction (row direction) are formed on the bottom gate insulating film 22. The source electrodes 27 of the double gate transistors 20, 20,... In the same row arranged in the horizontal direction are integrally formed with the common source line 42, and the double gates in the same row arranged in the horizontal direction. The drain electrodes 28 of the transistors 20, 20,... Are integrally formed with a common drain line 43. The source electrode 27, the drain electrode 28, the source line 42, and the drain line 43 have conductivity and light shielding properties, and are made of, for example, chromium, a chromium alloy, aluminum, an aluminum alloy, or an alloy thereof.

図３及び図４に示すように、トップゲート絶縁膜２９は、全てのダブルゲートトランジスタ２０，２０，…に共通して形成されており、ダブルゲートトランジスタ２０，２０，…のチャネル保護膜２４、ソース電極２７及びドレイン電極２８並びにソースライン４２，４２，…及びドレインライン４３，４３，…をまとめて被覆している。トップゲート絶縁膜２９は、絶縁性及び光透過性を有し、例えば窒化シリコン又は酸化シリコンからなる。 As shown in FIGS. 3 and 4, the top gate insulating film 29 is formed in common to all the double gate transistors 20, 20,..., And the channel protective film 24 of the double gate transistors 20, 20,. The source electrode 27, the drain electrode 28, the source lines 42, 42,... And the drain lines 43, 43,. The top gate insulating film 29 has insulating properties and light transmissive properties, and is made of, for example, silicon nitride or silicon oxide.

トップゲート絶縁膜２９上には、ダブルゲートトランジスタ２０ごとにパターニングされたトップゲート電極３０が形成されている。また、図２に示すように、トップゲート絶縁膜２９上には縦方向に延在する複数本のトップゲートライン４４，４４，…が形成されており、縦方向に配列された同一の列のダブルゲートトランジスタ２０，２０，…の何れのトップゲート電極３０も共通のトップゲートライン４４と一体に形成されている。トップゲート電極３０及びトップゲートライン４４は、導電性及び光透過性を有し、例えば、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム）で形成されている。 A top gate electrode 30 patterned for each double gate transistor 20 is formed on the top gate insulating film 29. Further, as shown in FIG. 2, a plurality of top gate lines 44, 44,... Extending in the vertical direction are formed on the top gate insulating film 29, and the same column arranged in the vertical direction is formed. The top gate electrode 30 of each of the double gate transistors 20, 20,... Is formed integrally with a common top gate line 44. The top gate electrode 30 and the top gate line 44 are conductive and light transmissive, for example, indium oxide, zinc oxide, tin oxide, or a mixture containing at least one of them (for example, tin-doped indium oxide ( ITO) and zinc-doped indium oxide).

図３及び図４に示すように、保護層としての保護絶縁層３１は、ダブルゲートトランジスタ２０，２０，…のトップゲート電極３０及びトップゲートライン４４，４４，…をまとめて被覆している。保護絶縁層３１は、絶縁性及び光透過性を有し、窒化シリコン又は酸化シリコンからなる。 As shown in FIGS. 3 and 4, the protective insulating layer 31 as a protective layer covers the top gate electrode 30 and the top gate lines 44, 44,... Of the double gate transistors 20, 20,. The protective insulating layer 31 has insulating properties and light transmittance, and is made of silicon nitride or silicon oxide.

以上のように構成されたダブルゲートトランジスタアレイチップ３は、保護絶縁層３１の表面を受光面としており、各ダブルゲートトランジスタ２０は半導体膜２３において受光した光量を電気信号に変換するように設けられている。ダブルゲートトランジスタアレイチップ３の受光面上には導電体層３２及びオーバーコート層３３がこの順に積層され、オーバーコート層３３上にスポット２が固定されている。 The double gate transistor array chip 3 configured as described above has the surface of the protective insulating layer 31 as a light receiving surface, and each double gate transistor 20 is provided so as to convert the amount of light received by the semiconductor film 23 into an electrical signal. ing. A conductor layer 32 and an overcoat layer 33 are laminated in this order on the light receiving surface of the double gate transistor array chip 3, and the spot 2 is fixed on the overcoat layer 33.

保護絶縁層３１上に形成された導電体層３２は、導電性及び光透過性を有し、例えば、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物で形成されている。 The conductor layer 32 formed on the protective insulating layer 31 has conductivity and light transmittance, and is formed of, for example, indium oxide, zinc oxide, tin oxide, or a mixture containing at least one of these. Yes.

導電体層３２上には、光透過性を有したオーバーコート層３３が形成されている。このオーバーコート層３３は、導電体層３２を保護したり、スポット２をダブルゲートトランジスタアレイチップ３の受光面に固定したりするものである。 An overcoat layer 33 having optical transparency is formed on the conductor layer 32. The overcoat layer 33 protects the conductor layer 32 and fixes the spot 2 to the light receiving surface of the double gate transistor array chip 3.

ここで、図５にＤＮＡチップ４の平面図を示す。図５に示すように、複数のスポット２，２，…は各ダブルゲートトランジスタ２０の間の位置に等間隔をあけた状態でそれぞれ配置されており、各スポット２に着目すると、各スポット２は４つのダブルゲートトランジスタ２０に囲まれたほぼ中心位置に配置されている。各スポット２は、平面視して、透明基板３５、ボトムゲート絶縁膜２２、トップゲート絶縁膜２９、トップゲート電極３０、保護絶縁層３１、導電体層３２及びオーバーコート層３３のいずれも光透過性を有する膜又は層が積層された構造上に配置されており、遮光性のボトムゲート電極２１、ソース電極２７、ドレイン電極２８、ボトムゲートライン４１、ソースライン４２及びドレインライン４３とは重ならない位置に配置されている。そのため、各スポット２は、光源５の励起光を遮光されない状態で受光することができるようになっている。 Here, a plan view of the DNA chip 4 is shown in FIG. As shown in FIG. 5, the plurality of spots 2, 2,... Are arranged at equal intervals at positions between the double gate transistors 20. Arranged at substantially the center position surrounded by the four double gate transistors 20. Each of the spots 2 is transparent to the transparent substrate 35, the bottom gate insulating film 22, the top gate insulating film 29, the top gate electrode 30, the protective insulating layer 31, the conductor layer 32, and the overcoat layer 33 in plan view. The light-shielding bottom gate electrode 21, source electrode 27, drain electrode 28, bottom gate line 41, source line 42, and drain line 43 do not overlap with each other. Placed in position. Therefore, each spot 2 can receive the excitation light from the light source 5 without being blocked.

図２に示すように、ダブルゲートトランジスタアレイチップ３には、各ダブルゲートトランジスタ２０を駆動させる駆動回路７０が内蔵されている。駆動回路７０はトップゲートドライバ７４、ボトムゲートドライバ７５及びドレインドライバ７６から構成されている。 As shown in FIG. 2, the double gate transistor array chip 3 includes a drive circuit 70 that drives each double gate transistor 20. The drive circuit 70 includes a top gate driver 74, a bottom gate driver 75, and a drain driver 76.

ダブルゲートトランジスタアレイチップ３のトップゲートライン４４，４４，…はトップゲートドライバ７４の端子にそれぞれ接続されている。ダブルゲートトランジスタアレイチップ３のボトムゲートライン４１，４１，…はボトムゲートドライバ７５の端子にそれぞれ接続されている。ダブルゲートトランジスタアレイチップ３のドレインライン４３，４３，…はドレインドライバ７６の端子にそれぞれ接続されている。また、ダブルゲートトランジスタアレイチップ３のソースライン４２，４２，…は一定電圧源に接続され、この例では接地されている。 The top gate lines 44, 44,... Of the double gate transistor array chip 3 are connected to the terminals of the top gate driver 74, respectively. The bottom gate lines 41, 41,... Of the double gate transistor array chip 3 are connected to the terminals of the bottom gate driver 75, respectively. The drain lines 43, 43,... Of the double gate transistor array chip 3 are connected to the terminals of the drain driver 76, respectively. Further, the source lines 42, 42,... Of the double gate transistor array chip 3 are connected to a constant voltage source, and are grounded in this example.

トップゲートドライバ７４は、シフトレジスタである。つまり、図６のタイミングチャートに示すように、トップゲートドライバ７４は、トップゲートライン４４，４４，…にリセットパルスを順次出力するようになっている。リセットパルスのレベルは＋５〔Ｖ〕のハイレベルである。一方、トップゲートドライバ７４は、リセットパルスを出力しない時にローレベルの−２０〔Ｖ〕の電位をそれぞれのトップゲートライン４４に印加するようになっている。 The top gate driver 74 is a shift register. That is, as shown in the timing chart of FIG. 6, the top gate driver 74 sequentially outputs reset pulses to the top gate lines 44, 44,. The level of the reset pulse is a high level of +5 [V]. On the other hand, the top gate driver 74 applies a low level potential of −20 [V] to each top gate line 44 when no reset pulse is output.

ボトムゲートドライバ７５は、シフトレジスタである。つまり、ボトムゲートライン４１，４１，…にリードパルスを順次出力するようになっている。リードパルスのレベルは＋１０〔Ｖ〕のハイレベルであり、リードパルスが出力されていない時のレベルは±０〔Ｖ〕のローレベルである。 The bottom gate driver 75 is a shift register. That is, read pulses are sequentially output to the bottom gate lines 41, 41,. The level of the read pulse is a high level of +10 [V], and the level when the read pulse is not output is a low level of ± 0 [V].

トップゲートドライバ７４が任意の列のトップゲートライン４４にリセットパルスを出力した後にキャリア蓄積期間を経てボトムゲートドライバ７５が同じ列のボトムゲートライン４１にリードパルスを出力するように、トップゲートドライバ７４及びボトムゲートドライバ７５は出力信号をシフトするようになっている。つまり、各列では、リードパルスが出力されるタイミングは、リセットパルスが出力されるタイミングより遅れている。また、任意の列のトップゲートライン４４へのリセットパルスの入力が開始してから、同じ列のボトムゲートライン４１へのリードパルスの入力が終了するまでの期間は、その列の選択期間である。リセットパルスのレベルは＋５〔Ｖ〕のハイレベルであり、リセットパルスが出力されていない時のレベルは−２０〔Ｖ〕のローレベルである。 The top gate driver 74 outputs a read pulse to the bottom gate line 41 of the same column after the carrier accumulation period after the top gate driver 74 outputs the reset pulse to the top gate line 44 of any column. The bottom gate driver 75 shifts the output signal. That is, in each column, the timing at which the read pulse is output is delayed from the timing at which the reset pulse is output. The period from the start of the input of the reset pulse to the top gate line 44 of any column to the end of the input of the read pulse to the bottom gate line 41 of the same column is the selection period for that column. . The level of the reset pulse is a high level of +5 [V], and the level when the reset pulse is not output is a low level of −20 [V].

ドレインドライバ７６は、それぞれの列の選択期間において、リセットパルスが出力されてからリードパルスが出力されるまでの間に、全てのドレインライン４３，４３，…にプリチャージパルスを出力するようになっている。プリチャージパルスのレベルは＋１０〔Ｖ〕のハイレベルであり、プリチャージパルスが出力されていない時のレベルは±０〔Ｖ〕のローレベルである。また、ドレインドライバ７６は、プリチャージパルスの出力後にパラレル式のドレインライン４３，４３，…の電圧を増幅し、ドレインライン４３，４３，…の増幅電圧を順次シリアル式でコンピュータ６に出力するようになっている。 The drain driver 76 outputs a precharge pulse to all the drain lines 43, 43,... Between the reset pulse output and the read pulse output in the selection period of each column. ing. The level of the precharge pulse is a high level of +10 [V], and the level when the precharge pulse is not output is a low level of ± 0 [V]. The drain driver 76 amplifies the voltages of the parallel drain lines 43, 43,... After outputting the precharge pulse, and sequentially outputs the amplified voltages of the drain lines 43, 43,. It has become.

このようにダブルゲートトランジスタアレイチップ３は、各ダブルゲートトランジスタ２０をマトリクス状に配置した基板と駆動回路７０とを一体的に形成した駆動回路付撮像デバイスであり、塩基配列特定支援システム１においては光源５の照射範囲内の所定位置に設置されるようになっている。また光源５は、励起光がダブルゲートトランジスタアレイチップ３の表面に対して全反射しにくい角度で入射するよう設置されている。そしてダブルゲートトランジスタアレイチップ３上に複数のスポット２を固定したＤＮＡチップ４は、塩基配列特定支援システム１において光源５の照射範囲内の所定位置から取替え自在に設置されている。またＤＮＡチップ４は消耗品であり、検体遺伝子を滴下させて以下に説明する動作が完了した使用済みのＤＮＡチップ４を新たなＤＮＡチップ４に交換して用いられる。光源５の照射範囲内にＤＮＡチップ４が設置された場合、ダブルゲートトランジスタアレイチップ３の受光面が光源５に対して相対し、更に、駆動回路７０がコンピュータ６に接続される。 As described above, the double gate transistor array chip 3 is an image pickup device with a drive circuit in which the drive circuit 70 and the substrate on which the double gate transistors 20 are arranged in a matrix are integrally formed. It is installed at a predetermined position within the irradiation range of the light source 5. The light source 5 is installed so that the excitation light is incident on the surface of the double gate transistor array chip 3 at an angle at which it is difficult to totally reflect. The DNA chip 4 having a plurality of spots 2 fixed on the double gate transistor array chip 3 is installed in the base sequence identification support system 1 so as to be freely replaceable from a predetermined position within the irradiation range of the light source 5. Further, the DNA chip 4 is a consumable item, and the used DNA chip 4 which has been subjected to the operation described below by dropping a sample gene is replaced with a new DNA chip 4 and used. When the DNA chip 4 is installed within the irradiation range of the light source 5, the light receiving surface of the double gate transistor array chip 3 is opposed to the light source 5, and the drive circuit 70 is connected to the computer 6.

図７はコンピュータ６の回路構成を示すブロック図である。
図７に示すように、コンピュータ６はＣＰＵ（Central Processing Unit）７，ＲＯＭ（Read Only Memory）８，ＲＡＭ（Random Access Memory）９などから構成されている。ＣＰＵ７は、ＲＯＭ８に記録されたプログラムをＲＡＭ９に展開してそのプログラムにしたがう処理を実行するようになっている。具体的にコンピュータ６にはＤＮＡチップ４の駆動回路７０及び光源５が接続されており、コンピュータ６のＣＰＵ７は、ＲＡＭ９を作業領域としてＲＯＭ８のプログラムにしたがう処理を実行してＤＮＡチップ４の駆動回路７０及び光源５を制御し、ＤＮＡチップ４の各ダブルゲートトランジスタ２０で受光した光量に応じた画像をモニタ（図１参照）に表示させるようになっている。 FIG. 7 is a block diagram showing a circuit configuration of the computer 6.
As shown in FIG. 7, the computer 6 includes a CPU (Central Processing Unit) 7, a ROM (Read Only Memory) 8, a RAM (Random Access Memory) 9, and the like. The CPU 7 expands the program recorded in the ROM 8 to the RAM 9 and executes processing according to the program. Specifically, the drive circuit 70 of the DNA chip 4 and the light source 5 are connected to the computer 6, and the CPU 7 of the computer 6 executes processing according to the program of the ROM 8 using the RAM 9 as a work area, and the drive circuit of the DNA chip 4. 70 and the light source 5 are controlled, and an image corresponding to the amount of light received by each double gate transistor 20 of the DNA chip 4 is displayed on a monitor (see FIG. 1).

次に、塩基配列特定支援システム１の作用について説明する。
始めに、ＤＮＡチップ４を塩基配列特定支援システム１の所定位置に設置する前に、作業者は、ＰＣＲ（Polymerase Chain Reaction）増幅後に蛍光物質が標識された検体遺伝子（検体のＤＮＡ）をＤＮＡチップ４の各スポット２に滴下して、その検体遺伝子と既知の一本鎖ＤＮＡの集合体である各スポット２のプローブとがハイブリダイゼーションを引き起こすことができるように温度制御や検体遺伝子の電気泳動を適宜行う。ハイブリダイゼーションが完了するように動作完了したら、作業者は、ＤＮＡチップ４の複数のスポット２，２，…を点在させた面を洗浄する。この状態において、スポット２のプローブのうち検体遺伝子に対し相補性を有する塩基配列のものがあれば、検体遺伝子はそのプローブと結合し、相補性を有しないスポット２のプローブでは、検体遺伝子はそのプローブとは結合せずにＤＮＡチップ４上から洗い流されている。 Next, the operation of the base sequence identification support system 1 will be described.
First, before placing the DNA chip 4 at a predetermined position of the base sequence identification support system 1, the operator selects a sample gene (sample DNA) labeled with a fluorescent substance after PCR (Polymerase Chain Reaction) amplification. 4 is dripped onto each spot 2, and temperature control and electrophoresis of the specimen gene are performed so that the specimen gene and the probe of each spot 2 which is an aggregate of known single-stranded DNA can cause hybridization. Do as appropriate. When the operation is completed such that the hybridization is completed, the operator cleans the surface on which the plurality of spots 2, 2,. In this state, if any of the probes in spot 2 has a base sequence complementary to the sample gene, the sample gene binds to the probe, and in the spot 2 probe that does not have complementarity, the sample gene It is washed away from the DNA chip 4 without binding to the probe.

その後、作業者は、ＤＮＡチップ４のダブルゲートトランジスタアレイチップ３の受光面を光源５に対向させ、各スポット２のプローブと検体遺伝子とのハイブリダイゼーション工程をおこなわせたＤＮＡチップ４を塩基配列特定支援システム１の所定位置に設置し、ＤＮＡチップ４の駆動回路７０とコンピュータ６とを接続する。この状態において、作業者がコンピュータ６を起動すると、コンピュータ６は、ＣＰＵ７がＲＯＭ８からプログラムを読み出してそのプログラムにしたがう処理をおこなう。 Thereafter, the operator makes the light-receiving surface of the double-gate transistor array chip 3 of the DNA chip 4 face the light source 5 and specifies the base sequence of the DNA chip 4 subjected to the hybridization process between the probe of each spot 2 and the sample gene. Installed at a predetermined position of the support system 1, the drive circuit 70 of the DNA chip 4 and the computer 6 are connected. In this state, when the operator starts the computer 6, the computer 6 causes the CPU 7 to read a program from the ROM 8 and perform processing according to the program.

具体的には、ＣＰＵ７が光源５を制御して光源５を点灯させ、ダブルゲートトランジスタアレイチップ３の裏面から励起光を照射する。光源５から出射された励起光は、ダブルゲートトランジスタアレイチップ３の透明基板３５に入射し、その後透明基板３５上に積層された各層を透過して各スポット２に入射する。これにより、複数のスポット２，２，…のうち、検体遺伝子とプローブとがハイブリダイゼーションしたスポット２があれば、検体遺伝子に標識された蛍光物質から蛍光（主に可視光）が放射状に発され、検体遺伝子がプローブとハイブリダイゼーションしなかったスポット２では蛍光が発しない。そのため、検体遺伝子とプローブとがハイブリダイゼーションしたスポット２の近傍のダブルゲートトランジスタ２０には高強度の蛍光が入射し、検体遺伝子とプローブとがハイブリダイゼーションしなかったスポット２の近傍のダブルゲートトランジスタ２０には蛍光がほとんど入射しない。 Specifically, the CPU 7 controls the light source 5 to turn on the light source 5 and irradiates excitation light from the back surface of the double gate transistor array chip 3. The excitation light emitted from the light source 5 enters the transparent substrate 35 of the double gate transistor array chip 3, and then passes through each layer stacked on the transparent substrate 35 and enters each spot 2. Thus, if there is a spot 2 in which the sample gene and the probe are hybridized among the plurality of spots 2, 2,..., Fluorescence (mainly visible light) is emitted radially from the fluorescent substance labeled on the sample gene. In the spot 2 where the sample gene has not hybridized with the probe, no fluorescence is emitted. Therefore, high-intensity fluorescence is incident on the double gate transistor 20 near the spot 2 where the sample gene and the probe are hybridized, and the double gate transistor 20 near the spot 2 where the sample gene and the probe are not hybridized. Fluorescence is hardly incident on.

次に、ＣＰＵ７が駆動回路７０（トップゲートドライバ７４、ボトムゲートドライバ７５及びドレインドライバ７６）を制御する。すると、駆動回路７０がダブルゲートトランジスタアレイチップ３を駆動し、ダブルゲートトランジスタアレイチップ３が撮像動作をおこなう。これにより、ダブルゲートトランジスタアレイチップ３がダブルゲートトランジスタ２０，２０，…のそれぞれで光量を検知し、ドレインドライバ７６がダブルゲートトランジスタ２０，２０，…のそれぞれの光量を増幅電圧としてコンピュータ６に順次出力する。 Next, the CPU 7 controls the drive circuit 70 (top gate driver 74, bottom gate driver 75, and drain driver 76). Then, the drive circuit 70 drives the double gate transistor array chip 3, and the double gate transistor array chip 3 performs an imaging operation. As a result, the double gate transistor array chip 3 detects the light amount of each of the double gate transistors 20, 20,..., And the drain driver 76 sequentially supplies the computer 6 with the light amount of each of the double gate transistors 20, 20,. Output.

駆動回路７０の動作について説明する。ＣＰＵ７がトップゲートドライバ７４を制御すると、トップゲートドライバ７４がトップゲートライン４４，４４，…に順次リセットパルスを出力する。また、ＣＰＵ７がボトムゲートドライバ７５を制御すると、ボトムゲートドライバ７５がボトムゲートライン４１，４１，４１，…に順次リードパルスを出力する。また、ＣＰＵ７がドレインドライバ７６を制御すると、ドレインドライバ７６が、各列（図２中縦方向のライン）でリセットパルスが出力されているリセット期間と各列でリードパルスが出力されている期間との間に、プリチャージパルスを全てのドレインライン４３，４３，…に出力する。 The operation of the drive circuit 70 will be described. When the CPU 7 controls the top gate driver 74, the top gate driver 74 sequentially outputs reset pulses to the top gate lines 44, 44,. When the CPU 7 controls the bottom gate driver 75, the bottom gate driver 75 sequentially outputs read pulses to the bottom gate lines 41, 41, 41,. Further, when the CPU 7 controls the drain driver 76, the drain driver 76 has a reset period in which a reset pulse is output in each column (a vertical line in FIG. 2) and a period in which a read pulse is output in each column. During this period, a precharge pulse is output to all the drain lines 43, 43,.

任意の列の各ダブルゲートトランジスタ２０の動作について詳細に説明する。ダブルゲートトランジスタアレイチップ３においてダブルゲートトランジスタ２０，２０，…がｍ列（ｍ＞１）存在してそのｋ列目（１＜ｋ＜ｍ）に着目して説明すると、図６に示すように、トップゲートドライバ７４がｋ列目のトップゲートライン４４にリセットパルスを出力すると、ｋ列目のトップゲートライン４４がハイレベルになる。ｋ列目のトップゲートライン４４がハイレベルになっている間（この期間を「リセット期間」という。）、ｋ列目の各ダブルゲートトランジスタ２０では、半導体膜２３とチャネル保護膜２４との界面近傍に蓄積されたキャリア（ここでは、正孔である。）が、トップゲート電極３０の電圧により反発して吐出される。 The operation of each double gate transistor 20 in an arbitrary column will be described in detail. In the double gate transistor array chip 3, there are m columns (m> 1) of double gate transistors 20, 20,..., Focusing on the k column (1 <k <m), as shown in FIG. When the top gate driver 74 outputs a reset pulse to the top gate line 44 in the kth column, the top gate line 44 in the kth column goes to a high level. While the k-th column top gate line 44 is at a high level (this period is referred to as “reset period”), in each double-gate transistor 20 in the k-th column, the interface between the semiconductor film 23 and the channel protective film 24. Carriers accumulated in the vicinity (here, holes) are repelled and discharged by the voltage of the top gate electrode 30.

次に、トップゲートドライバ７４がｋ列目のトップゲートライン４４にリセットパルスを出力することを終了する。ｋ列目のトップゲートライン４４のリセットパルスが終了してから、ｋ列目のボトムゲートライン４１にリードパルスが出力されるまでの間（この期間を「キャリア蓄積期間」という。）、光量に従った量の電子−正孔対が半導体膜２３内で生成され、そのうちの正孔がトップゲート電極３０の電界により半導体膜２３とチャネル保護膜２４との界面近傍に蓄積される。 Next, the top gate driver 74 finishes outputting a reset pulse to the top gate line 44 in the k-th column. From the end of the reset pulse for the top gate line 44 in the k-th column to the time when the read pulse is output to the bottom gate line 41 in the k-th column (this period is referred to as “carrier accumulation period”) A corresponding amount of electron-hole pairs are generated in the semiconductor film 23, and the holes are accumulated near the interface between the semiconductor film 23 and the channel protective film 24 by the electric field of the top gate electrode 30.

次に、キャリア蓄積期間中に、ドレインドライバ７６が全てのドレインライン４３，４３，…にプリチャージパルスを出力する。プリチャージパルスが出力されている間（この期間を「プリチャージ期間」という。）では、ｋ列目の各ダブルゲートトランジスタ２０においては、トップゲート電極３０に印加されている電位が−２０〔Ｖ〕であり、ボトムゲート電極２１に印加されている電位が±０〔Ｖ〕であるため、たとえ半導体膜２３とチャネル保護膜２４との界面近傍に蓄積された正孔の電荷だけではゲート−ソース間電位が低いので半導体膜２３にはチャネルが形成されず、ドレイン電極２８とソース電極２７との間に電流は流れない。プリチャージ期間において、ドレイン電極２８とソース電極２７との間に電流が流れないため、ドレインライン４３，４３，…に出力されたプリチャージパルスによってｋ列目の各ダブルゲートトランジスタ２０のドレイン電極２８に電荷がチャージされる。 Next, during the carrier accumulation period, the drain driver 76 outputs a precharge pulse to all the drain lines 43, 43,. While the precharge pulse is being output (this period is referred to as “precharge period”), the potential applied to the top gate electrode 30 in each double gate transistor 20 in the k-th column is −20 [V Since the potential applied to the bottom gate electrode 21 is ± 0 [V], the gate-source can be obtained only by the charge of the holes accumulated in the vicinity of the interface between the semiconductor film 23 and the channel protective film 24. Since the interpotential is low, no channel is formed in the semiconductor film 23, and no current flows between the drain electrode 28 and the source electrode 27. Since no current flows between the drain electrode 28 and the source electrode 27 during the precharge period, the drain electrode 28 of each double-gate transistor 20 in the k-th column is output by the precharge pulse output to the drain lines 43, 43,. Is charged.

次に、ドレインドライバ７６がプリチャージパルスの出力を終了するとともに、ボトムゲートドライバ７５がｋ列目のボトムゲートライン４１にリードパルスを出力する。ボトムゲートドライバ７５がｋ列目のボトムゲートライン４１にリードパルスを出力している間（この期間を「リード期間」という。）では、ｋ列目の各ダブルゲートトランジスタ２０のボトムゲート電極２１に＋１０〔Ｖ〕の電位が印加されているため、ｋ列目の各ダブルゲートトランジスタ２０がオン状態になる。 Next, the drain driver 76 finishes outputting the precharge pulse, and the bottom gate driver 75 outputs a read pulse to the bottom gate line 41 in the k-th column. While the bottom gate driver 75 outputs a read pulse to the bottom gate line 41 in the k-th column (this period is referred to as “read period”), the bottom gate driver 75 applies the bottom gate electrode 21 of each double-gate transistor 20 in the k-th column. Since the potential of +10 [V] is applied, each double gate transistor 20 in the k-th column is turned on.

リード期間においては、キャリア蓄積期間において蓄積されたキャリアがトップゲート電極３０とボトムゲート電極２１との間の電圧を緩和するように働くため、ボトムゲート電極２１とトップゲート電極３０との間の電圧により半導体膜２３にチャネルが形成されて、ドレイン電極２８からソース電極２７に電流が流れるようになる。従って、リード期間では、ドレインライン４３，４３，…の電圧は、ドレイン−ソース間電流によって時間の経過とともに徐々に低下する傾向を示す。 In the read period, the carriers accumulated in the carrier accumulation period work so as to relax the voltage between the top gate electrode 30 and the bottom gate electrode 21, and thus the voltage between the bottom gate electrode 21 and the top gate electrode 30. As a result, a channel is formed in the semiconductor film 23, and a current flows from the drain electrode 28 to the source electrode 27. Therefore, in the read period, the voltages of the drain lines 43, 43,... Tend to gradually decrease with time due to the drain-source current.

ここで、キャリア蓄積期間において半導体膜２３に入射した光量が多くなるにつれて、蓄積されるキャリアも多くなり、蓄積されるキャリアが多くなるにつれて、リード期間においてドレイン電極２８からソース電極２７に流れる電流のレベルも大きくなる。従って、リード期間におけるドレインライン４３，４３，…の電圧の変化傾向は、キャリア蓄積期間で半導体膜２３に入射した光量に深く関連する。そして、ドレインドライバ７６が、ｋ列目のリード期間から次の（ｋ＋１）列目のプリチャージ期間までの間に、リード期間が開始してから所定の時間経過後のドレインライン４３，４３，…の電圧を検出する。これにより、ドレインライン４３，４３，…の光量が電圧に換算される。そして、ドレインドライバ７６は、パラレル式のドレインライン４３，４３，…の電圧を増幅し、ドレインライン４３，４３，…の増幅電圧を順次シリアル式でコンピュータ６に出力する。 Here, as the amount of light incident on the semiconductor film 23 in the carrier accumulation period increases, the number of accumulated carriers also increases. As the number of accumulated carriers increases, the current flowing from the drain electrode 28 to the source electrode 27 in the read period is increased. The level also increases. Therefore, the voltage change tendency of the drain lines 43, 43,... During the read period is deeply related to the amount of light incident on the semiconductor film 23 during the carrier accumulation period. Then, the drain driver 76 has drain lines 43, 43,... After a predetermined time has elapsed from the start of the read period between the read period of the k-th column and the next (k + 1) -th column precharge period. The voltage of is detected. Thereby, the light quantity of drain line 43,43, ... is converted into a voltage. The drain driver 76 amplifies the voltages of the parallel drain lines 43, 43,... And sequentially outputs the amplified voltages of the drain lines 43, 43,.

上述したｋ列目の一連の処理を１サイクルとして、同じ処理が列ごとに順次繰り返される。これにより、全てのダブルゲートトランジスタ２０，２０，…の増幅電圧がコンピュータ６に順次出力される。 The series of processes in the k-th column described above is set as one cycle, and the same process is sequentially repeated for each column. As a result, the amplified voltages of all the double gate transistors 20, 20,... Are sequentially output to the computer 6.

コンピュータ６は、ＣＰＵ７がドレインドライバ７６から順次入力された増幅電圧を画像データに変換する処理をおこない、ＤＮＡチップ４による検体遺伝子の検出結果を画像としてモニタに表示させる。これにより、作業者は、モニタに表示された当該画像から検体遺伝子の塩基配列を特定することができる。つまり、コンピュータ６のモニタに表示された画像においては、検体遺伝子とプローブとがハイブリダイゼーションしたスポット２に対応する部分が点状に明るく表示され、検体遺伝子がプローブとハイブリダイゼーションしなかったスポット２に対応する部分は暗く表示される。 In the computer 6, the CPU 7 performs a process of converting the amplified voltage sequentially input from the drain driver 76 into image data, and displays the detection result of the sample gene by the DNA chip 4 on the monitor as an image. Thereby, the worker can specify the base sequence of the specimen gene from the image displayed on the monitor. That is, in the image displayed on the monitor of the computer 6, the portion corresponding to the spot 2 where the sample gene and the probe are hybridized is displayed brightly in the form of dots, and the sample gene does not hybridize with the spot 2 where the sample gene is not hybridized with the probe. The corresponding part is displayed dark.

以上の本第１の実施形態では、光源５から照射された励起光は、ダブルゲートトランジスタ２０が設けられている領域では、遮光性のボトムゲート電極２１によって遮光されるので、直接的に半導体膜２３に入射することはない。そして各ダブルゲートトランジスタ２０のあいだの位置に各スポット２が配置されているため（図５参照）、光源５から照射された励起光は、遮光性の層（ボトムゲート電極２１、ソース電極２７、ドレイン電極２８、ボトムゲートライン４１、ソースライン４２及びドレインライン４３）により遮光されずにダブルゲートトランジスタアレイチップ３間を通過するように各スポット２まで伝播する。 In the first embodiment described above, since the excitation light emitted from the light source 5 is shielded by the light-shielding bottom gate electrode 21 in the region where the double gate transistor 20 is provided, the semiconductor film directly 23 does not enter. And since each spot 2 is arrange | positioned in the position between each double gate transistor 20 (refer FIG. 5), the excitation light irradiated from the light source 5 is a light shielding layer (the bottom gate electrode 21, the source electrode 27, Drain electrode 28, bottom gate line 41, source line 42 and drain line 43) propagate to each spot 2 so as to pass between double gate transistor array chips 3 without being shielded from light.

そのため、検体遺伝子とプローブとをハイブリダイゼーションさせて励起光を照射すると、検体遺伝子とハイブリダイゼーションしたプローブを含むスポット２からは強度の大きい蛍光が発される。このとき、スポット２での蛍光の伝播方向はランダムなために、その一部がチャネル保護膜２４、トップゲート絶縁膜２９、トップゲート電極３０、保護絶縁層３１、導電体層３２、オーバーコート層３３の間の界面で全反射を繰り返して半導体膜２３に入射する。これに対して、検体遺伝子とハイブリダイゼーションしなかったプローブを含むスポット２では、励起光がそのまま当該スポット２を素通りしてしまう。 Therefore, when the sample gene and the probe are hybridized and irradiated with excitation light, fluorescence having a high intensity is emitted from the spot 2 including the probe hybridized with the sample gene. At this time, since the propagation direction of the fluorescence at the spot 2 is random, some of them are the channel protective film 24, the top gate insulating film 29, the top gate electrode 30, the protective insulating layer 31, the conductor layer 32, and the overcoat layer. The total reflection is repeated at the interface between the layers 33 and enters the semiconductor film 23. On the other hand, in the spot 2 including the probe that has not hybridized with the sample gene, the excitation light passes through the spot 2 as it is.

これにより、各ダブルゲートトランジスタ２０に入射する光の強度は、蛍光では強く、励起光では弱くなり、その光の強度の差を明確にすることができ、ひいては各ダブルゲートトランジスタ２０の検出結果に起因するモニタ上での画像の蛍光と励起光とのコントラストの差を明確化することができる。 Thereby, the intensity of light incident on each double gate transistor 20 is strong in fluorescence and weak in excitation light, and the difference in intensity of the light can be clarified. The difference in contrast between the fluorescence of the image on the monitor and the excitation light can be clarified.

なお、本第１の実施形態では、ＤＮＡチップ４上において各スポット２を４つのダブルゲートトランジスタ２０のあいだのほぼ中心位置に配置した例を示した（図５参照）が、図８に示すように、ボトムゲートライン４１に沿う各ダブルゲートトランジスタ２０のあいだにスポット２をそれぞれ配置してもよいし、図９に示すように、ソースライン４２又はドレインライン４３に沿う各ダブルゲートトランジスタ２０のあいだにスポット２をそれぞれ配置してもよい。この場合にも、各スポット２は、各ダブルゲートトランジスタ２０上にスポット２を配置するよりも、光源５から励起光の照射を強く受けるため、検体遺伝子とプローブとがハイブリダイゼーションしたスポット２とそうでないスポット２とで、発される光の強度の差を明確化することができる。 In the first embodiment, an example is shown in which each spot 2 is arranged at a substantially central position between the four double gate transistors 20 on the DNA chip 4 (see FIG. 5), as shown in FIG. In addition, the spots 2 may be arranged between the double gate transistors 20 along the bottom gate line 41, or between the double gate transistors 20 along the source line 42 or the drain line 43 as shown in FIG. The spots 2 may be arranged respectively. Also in this case, each spot 2 is more strongly irradiated with excitation light from the light source 5 than the spot 2 placed on each double-gate transistor 20, so that the spot 2 is a hybrid of the sample gene and the probe. The difference in intensity of emitted light can be clarified with the spot 2 that is not.

［第２の実施の形態］
本第２の実施形態における塩基配列特定支援システム１は、上記第１の実施形態における塩基配列特定支援システム１とほぼ同様の構成を有している。したがって本第２の実施形態では、上記第１の実施形態で説明した構成要素に図１〜図９と同様の符号を付してその構成要素の詳細な説明を省略している。 [Second Embodiment]
The base sequence identification support system 1 in the second embodiment has substantially the same configuration as the base sequence identification support system 1 in the first embodiment. Therefore, in the second embodiment, the same reference numerals as those in FIGS. 1 to 9 are given to the components described in the first embodiment, and the detailed description of the components is omitted.

本第２の実施形態における塩基配列特定支援システム１が第１の実施形態と異なるのは、下記の通りである。
第１に、図１０に示すように、光源５がＤＮＡチップ４の表面上に配置されており、光源５から照射される励起光が、ダブルゲートトランジスタアレイチップ３を透過せずにそのまま各スポット２に伝播するようになっている。 The base sequence identification support system 1 according to the second embodiment is different from the first embodiment as follows.
First, as shown in FIG. 10, the light source 5 is arranged on the surface of the DNA chip 4, and the excitation light emitted from the light source 5 does not pass through the double-gate transistor array chip 3, but directly passes through each spot. 2 to propagate.

第２に、図１１に示すように、保護絶縁層３１上に励起光遮蔽層３４が積層され、励起光遮蔽層３４上に導電体層３２が積層されている。すなわち、保護絶縁層３１と導電体層３２とのあいだに励起光遮蔽層３４が介在している。励起光遮蔽層３４は酸化チタン（ＴｉＯ₂）からなり、励起光を遮蔽する性質を有し、可視光を透過する性質を有する。 Second, as shown in FIG. 11, the excitation light shielding layer 34 is laminated on the protective insulating layer 31, and the conductor layer 32 is laminated on the excitation light shielding layer 34. That is, the excitation light shielding layer 34 is interposed between the protective insulating layer 31 and the conductor layer 32. The excitation light shielding layer 34 is made of titanium oxide (TiO ₂ ), has a property of shielding excitation light, and has a property of transmitting visible light.

第３に、図１２に示すように、各スポット２が、オーバーコート層３３（図４参照）の表面であってダブルゲートトランジスタ２０の直上に配置されている。 Third, as shown in FIG. 12, each spot 2 is disposed on the surface of the overcoat layer 33 (see FIG. 4) and immediately above the double gate transistor 20.

第４に、図１３に示すように、再入射抑止部材としての透明基板３５は、裏面３５ａがダブルゲートトランジスタアレイチップ３の受光面（保護絶縁層３１の表面）に対して傾斜した反射面になっている。これにより、ダブルゲートトランジスタアレイチップ３の内部を透過するように伝播した光（スポット２から発される蛍光や励起光遮蔽層３４を僅かに透過した励起光）を透明基板３５の裏面３５ａで反射させ、その光が各ダブルゲートトランジスタ２０に再入射するのを抑止するようになっている。
なお、透明基板３５の裏面３５ａは、図１３に示す構成に代えて、例えば図１４に示すように多数の反射面から構成されてもよい。 Fourth, as shown in FIG. 13, the transparent substrate 35 as the re-incident suppression member has a reflective surface whose back surface 35 a is inclined with respect to the light receiving surface (the surface of the protective insulating layer 31) of the double gate transistor array chip 3. It has become. Thereby, the light propagated so as to pass through the inside of the double gate transistor array chip 3 (fluorescence emitted from the spot 2 or excitation light slightly transmitted through the excitation light shielding layer 34) is reflected by the back surface 35a of the transparent substrate 35. The light is prevented from re-entering each double gate transistor 20.
In addition, the back surface 35a of the transparent substrate 35 may be composed of a number of reflecting surfaces as shown in FIG. 14, for example, instead of the configuration shown in FIG.

このような構成を備える本第２の実施形態の塩基配列特定支援システム１においては、上記第１の実施形態の場合とほぼ同様の手順・処理にしたがって、ＤＮＡチップ４による検体遺伝子の検出結果が画像としてコンピュータ６のモニタに表示され、作業者は、当該画像から検体遺伝子の塩基配列を特定することができるようになっている。 In the base sequence identification support system 1 of the second embodiment having such a configuration, the detection result of the sample gene by the DNA chip 4 is substantially the same as in the case of the first embodiment. The image is displayed on the monitor of the computer 6, and the operator can specify the base sequence of the specimen gene from the image.

本第２の実施形態における塩基配列特定支援システム１が上記第１の実施形態における塩基配列特定支援システム１の作用と異なるのは、光源５から出射した励起光がＤＮＡチップ４の表面から入射する点である。すなわち、図１０に示すように、光源５がＤＮＡチップ４の表面上に配置されているため、光源５から出射した励起光のうちその一部は、大気中を伝播してそのまま各スポット２に入射し、それ以外は、ダブルゲートトランジスタアレイ３の表面上で各スポット２間を通過してダブルゲートトランジスタアレイチップ３内に入射し、その内部において励起光遮蔽層３４でその後の伝播が遮蔽される。 The base sequence identification support system 1 in the second embodiment is different from the operation of the base sequence identification support system 1 in the first embodiment in that excitation light emitted from the light source 5 is incident from the surface of the DNA chip 4. Is a point. That is, as shown in FIG. 10, since the light source 5 is arranged on the surface of the DNA chip 4, a part of the excitation light emitted from the light source 5 propagates in the atmosphere and directly reaches each spot 2. Otherwise, it passes between each spot 2 on the surface of the double gate transistor array 3 and enters the double gate transistor array chip 3, and the subsequent propagation is shielded by the excitation light shielding layer 34 inside thereof. The

ここで、上記第１の実施形態の場合と同様に、各スポット２に励起光が入射すると、検体遺伝子とプローブとがハイブリダイゼーションしたスポット２では、検体遺伝子に標識された蛍光物質から蛍光が発され、そのスポット２の近傍のダブルゲートトランジスタ２０に高強度の蛍光が入射するが、検体遺伝子の蛍光物質から発された蛍光の一部や励起光遮蔽層３４を僅かに透過した励起光は、ダブルゲートトランジスタアレイチップ３を構成する各層を透過して透明基板３５の裏面３５ａで反射し、ダブルゲートトランジスタアレイチップ３の外部に出射されるようになっている。 Here, as in the case of the first embodiment, when excitation light is incident on each spot 2, fluorescence is emitted from the fluorescent substance labeled with the sample gene in the spot 2 where the sample gene and the probe are hybridized. The high-intensity fluorescence is incident on the double gate transistor 20 in the vicinity of the spot 2, but a part of the fluorescence emitted from the fluorescent substance of the specimen gene and the excitation light slightly transmitted through the excitation light shielding layer 34 are Each layer constituting the double gate transistor array chip 3 is transmitted, reflected by the back surface 35a of the transparent substrate 35, and emitted to the outside of the double gate transistor array chip 3.

以上の本第２の実施形態では、透明基板３５の裏面３５ａがダブルゲートトランジスタアレイチップ３の受光面に対して傾斜した反射面とされているため、光源５から照射された励起光は、透明基板３５の裏面３５ａで反射して各ダブルゲートトランジスタ２０に入射することなくダブルゲートトランジスタアレイチップ３の外部に出射される。これにより、ダブルゲートトランジスタアレイチップ３の外部に出射された励起光がダブルゲートトランジスタ２０に再度入射するのを抑止でき、ダブルゲートトランジスタ２０の励起光の検知光量に対する蛍光の検知光量の比率となるＳ／Ｎ比を高くすることができる。 In the second embodiment described above, since the back surface 35a of the transparent substrate 35 is a reflecting surface inclined with respect to the light receiving surface of the double gate transistor array chip 3, the excitation light emitted from the light source 5 is transparent. The light is reflected off the back surface 35 a of the substrate 35 and emitted to the outside of the double gate transistor array chip 3 without entering each double gate transistor 20. As a result, the excitation light emitted to the outside of the double gate transistor array chip 3 can be prevented from entering the double gate transistor 20 again, and the ratio of the fluorescence detection light amount to the detection light amount of the excitation light of the double gate transistor 20 is obtained. The S / N ratio can be increased.

なお、本第２の実施形態では、透明基板３５の裏面３５ａを反射面として（図１３及び図１４参照）ダブルゲートトランジスタアレイチップ３の内部を透過した励起光が各ダブルゲートトランジスタ２０に入射するのを抑止したが、このような構成に代えて、透明基板３５の表面（ボトムゲート電極２１などと接触する面）上又は裏面３５ａ上に光反射性のシートや光吸収性のシートなどを配してもよい。 In the second embodiment, the excitation light transmitted through the inside of the double gate transistor array chip 3 is incident on each double gate transistor 20 with the back surface 35a of the transparent substrate 35 as a reflection surface (see FIGS. 13 and 14). However, instead of such a configuration, a light-reflective sheet, a light-absorbing sheet, or the like is disposed on the front surface (the surface in contact with the bottom gate electrode 21 or the like) or the back surface 35a of the transparent substrate 35. May be.

また、本第１及び第２の各実施形態では、本発明に係る蛍光検出チップをＤＮＡチップ４に適用した例を開示したが、本発明に係る蛍光検出チップは、これのみに限定されず、蛋白質チップその他のバイオチップに適用されてもよい。 In each of the first and second embodiments, the example in which the fluorescence detection chip according to the present invention is applied to the DNA chip 4 is disclosed. However, the fluorescence detection chip according to the present invention is not limited to this, The present invention may be applied to protein chips and other biochips.

塩基配列特定支援システムの概略構成を示す図面である。It is drawing which shows schematic structure of a base sequence identification support system. ダブルゲートトランジスタアレイチップの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of a double gate transistor array chip. ダブルゲートトランジスタの電極構造を示した平面図である。It is the top view which showed the electrode structure of the double gate transistor. 図３のＩ−Ｉ断面図である。It is II sectional drawing of FIG. ＤＮＡチップの平面図である。It is a top view of a DNA chip. ダブルゲートトランジスタアレイチップに出力される電気信号のレベル推移を示すタイミングチャートである。It is a timing chart which shows level transition of the electric signal output to a double gate transistor array chip. コンピュータの回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of a computer. 図５のＤＮＡチップの変形例を示す図面である。It is drawing which shows the modification of the DNA chip of FIG. 図５のＤＮＡチップの変形例を示す図面である。It is drawing which shows the modification of the DNA chip of FIG. 第２の実施形態における塩基配列特定支援システムの概略構成を示す図面である。It is drawing which shows schematic structure of the base sequence identification assistance system in 2nd Embodiment. 第２の実施形態におけるダブルゲートトランジスタの積層構造を示す断面図である。It is sectional drawing which shows the laminated structure of the double gate transistor in 2nd Embodiment. 第２の実施形態におけるＤＮＡチップの平面図である。It is a top view of the DNA chip in a 2nd embodiment. 第２の実施形態におけるＤＮＡチップの透明基板の一形態を示す側面図である。It is a side view which shows one form of the transparent substrate of the DNA chip in 2nd Embodiment. 図１３とは異なる透明基板の他形態を示す側面図である。It is a side view which shows the other form of the transparent substrate different from FIG.

Explanation of symbols

１塩基配列特定支援システム
２スポット
３ダブルゲートトランジスタアレイチップ（撮像デバイス）
４ＤＮＡチップ（蛍光検出チップ）
５光源
６コンピュータ
７ＣＰＵ
８ＲＯＭ
９ＲＡＭ
２０ダブルゲートトランジスタ（光電変換素子）
２１ボトムゲート電極
２２ボトムゲート絶縁膜
２３半導体膜
２４チャネル保護膜
２５，２６不純物半導体膜
２７ソース電極
２８ドレイン電極
２９トップゲート絶縁膜
３０トップゲート電極
３１保護絶縁層（保護層）
３２導電体層
３３オーバーコート層
３４励起光遮蔽層
３５透明基板
３５ａ裏面
４１ボトムゲートライン
４２ソースライン
４３ドレインライン
７０駆動回路
７４トップゲートドライバ
７５ボトムゲートドライバ
７６ドレインドライバ 1 Base sequence identification support system 2 Spot 3 Double gate transistor array chip (imaging device)
4 DNA chip (fluorescence detection chip)
5 Light source 6 Computer 7 CPU
8 ROM
9 RAM
20 Double gate transistor (photoelectric conversion element)
21 Bottom gate electrode 22 Bottom gate insulating film 23 Semiconductor film 24 Channel protective film 25, 26 Impurity semiconductor film 27 Source electrode 28 Drain electrode 29 Top gate insulating film 30 Top gate electrode 31 Protective insulating layer (protective layer)
32 Conductor layer 33 Overcoat layer 34 Excitation light shielding layer 35 Transparent substrate 35a Back surface 41 Bottom gate line 42 Source line 43 Drain line 70 Drive circuit 74 Top gate driver 75 Bottom gate driver 76 Drain driver

Claims

An imaging device having a probe fixed as a spot on the surface side;
A light source that irradiates the probe with excitation light from the back side of the imaging device;
A fluorescence detection chip comprising:

The imaging device is disposed on the surface of a transparent substrate so as to be spaced apart from each other, and includes a bottom gate electrode that shields against the excitation light, a semiconductor film that is sensitive to light, and a light-transmissive top gate electrode in this order. The fluorescence detection chip according to claim 1, comprising a plurality of photoelectric conversion elements.

The fluorescence detection chip according to claim 2 , wherein the probe is fixed between the adjacent photoelectric conversion elements on the surface side of the imaging device.