JP4231992B2

JP4231992B2 - Switched capacitor power supply device, step-up / step-down ratio switching control method thereof, and switch drive circuit

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Publication number: JP4231992B2
Application number: JP2002158175A
Authority: JP
Inventors: 文男上野; 啓江口; 一郎大田; 高宏井上
Original assignee: 文男上野
Priority date: 2002-05-30
Filing date: 2002-05-30
Publication date: 2009-03-04
Anticipated expiration: 2022-05-30
Also published as: JP2004007870A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源装置に係り、特に、たとえば携帯電話などの電子機器に用いて好適なスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の電源装置として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源装置が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源装置として、たとえば図３９に示すリング型のものが提案されている。この電源装置は、ｎ倍昇降圧型の回路であり、図においては、３個の電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１４がリング状に接続された３倍昇降圧型のものが示されている。すなわち、３個の電荷転送用キャパシタ１０〜１４は、ほぼ同様の容量の素子が適用されており、それぞれの間に第１のスイッチング素子（φr1〜φr3）２０〜２４が直列に接続されてループ回路Ｌが形成されている。第１のスイッチング素子２０〜２４は、ＭＯＳＦＥＴが適用されており、図示しない３進カウンタからのクロックにより制御されて、電荷転送用キャパシタ１０〜１４をループ回路Ｌにて３個直列に順次接続するパワースイッチである。また、電荷転送用キャパシタ１０〜１４と第１のスイッチング素子２０〜２４の間には、それぞれ電荷転送用キャパシタ１０〜１４の一方を接地する第２のスイッチング素子（φg1〜φg3）３０〜３４が接続されている。第２のスイッチング素子３０〜３４は、第１のスイッチング素子２０〜２４と同様にＭＯＳＦＥＥＴにより形成されており、第１のスイッチング素子２０〜２４のクロックを反転したクロックにより制御されて、３個直列に接続された電荷転送用キャパシタ１０〜１４の一端側を接地するパワースイッチである。図４０には、第１および第２のスイッチング素子２０〜３４を駆動するクロックφg1〜φr3がそれぞれ示されている。
【０００４】
一方、電荷転送用キャパシタ１０〜１４の他方側には、バッテリ３などの直流電源からの入力電圧Ｖ１をキャパシタ１０〜１４にそれぞれ印加する第３のスイッチング素子（φi1〜φi3）４０〜４４が接続されている。第３のスイッチング素子４０〜４４は、第１および第２のスイッチング素子２０〜３４と同様にＭＯＳＦＥＴにより形成されて、そのいずれかがオンとなって１〜３個のキャパシタ１０〜１４に入力電圧Ｖ１を印加するパワースイッチである。他方、電荷転送用キャパシタ１０〜１４の他方側と出力端子２−２との間には、第４のスイッチング素子（φo1〜φo3）５０〜５４が接続されている。第４のスイッチング素子５０〜５４は、他のスイッチング素子と同様にＭＯＳＦＥＴにより形成されて、１〜３個のキャパシタ１０〜１４に充電された電圧を放電する。図４１には、第３または第４のスイッチング素子４０〜５４を駆動するクロック置換回路５６が示されている。このクロック置換回路５６は、第２のスイッチング素子３０〜３４へのクロックを制御信号Ｃi1（Ｃo1），Ｃi2（Ｃo2）に基づいて置換して第３または第４のスイッチング素子４０〜５４に供給するクロック生成回路である。図４２には、制御信号Ｃ i1 （Ｃ o1 ），Ｃ i2 （Ｃ o2 ）の設定値が示されている。図３９に戻って、出力端子２−２には、平均化用キャパシタ（Ｃｏ）６０が接続されて、第４のスイッチング素子５０〜５４からの出力を平均化した出力電圧Ｖ２を負荷ＲＬに供給する。
【０００５】
このような構成において、まず、第１および第２のスイッチング素子２０〜３４を図４０に示すように、それぞれ互いに重なり合わない３相のクロックにより制御する。その際、第１のスイッチング素子２０〜２４は、第２のスイッチング素子３０〜３４へのクロックφg1〜φg3を反転したクロックφr1〜φr3により制御される。これにより、ループ回路Ｌにおいて、第１のスイッチング素子２０〜２４が２個づつオンとなり、電荷転送用キャパシタ１０〜１４がＣ１Ｃ２Ｃ３、Ｃ２Ｃ３Ｃ１、Ｃ３Ｃ１Ｃ２と順次３個直列になって、その左端が第２のスイッチング素子３０〜３４により接地される。
【０００６】
次に、第３のスイッチング素子４０〜４４がクロック置換回路５６からのクロックφi1〜φi3により制御されると、キャパシタ１０〜１４が順次充電される。たとえば、第３のスイッチング素子４０〜４４へのクロックφi1〜φi3が第２のスイッチング素子３０〜３４へのクロックφg1〜φg3と等しいときには、電荷転送用キャパシタ１０〜１４のうち１個づつ入力電圧Ｖ１が順次印加される。第２のクロックφg1〜φg3よりＴｃ／３遅れた場合には、キャパシタ１０〜１４のうち２個づつ入力電圧Ｖ１が順次印加される。一般的に、電荷転送用キャパシタの数がｎ個の場合、第３のスイッチング素子４０〜４４へのクロックφ ij （ｊ＝１，２，．．．，ｎ）が第２のスイッチング素子３０〜３４へのクロックφgjより（ｒ−１）・Ｔｃ／ｎだけ遅れた場合には、キャパシタｒ個毎に入力電圧Ｖ１が順次印加される。したがって、各キャパシタ１０〜１４は、Ｖ１／ｒまで充電される。
【０００７】
次に、第４のスイッチング素子５０〜５４がクロック置換回路５６からのクロックφo1〜φo3により駆動されると、キャパシタ１０〜１４のうちいくつかが出力端子２−２に接続されて、その接続されたキャパシタ１０〜１４から充電された電圧が放電される。この場合、第３のスイッチング素子４０〜４４へのクロックφijと同様に、第４のスイッチング素子５０〜５４へのクロックφojが第２のスイッチング素子３０〜３４へのクロックφgjより（ｓ−１）・Ｔｃ／ｎだけが遅れると、ｓ個のキャパシタ１０〜１４が出力端子２−２に直列に接続される。この結果、出力端子２−２には、（ｓ／ｒ）・Ｖ１の出力電圧Ｖ２が供給される。図４４には、電荷転送用キャパシタの数が３個の場合の昇降圧比Ａvjが小さい順に示されている。同図において、ｊ＝８の場合は、出力側は開放（Ｖ２＝０）にするが、入力側はｒ＝１に設定して、３個の電荷転送用キャパシタ１０〜１４には充電しておき、瞬時に出力電圧Ｖ２を供給できるようにしておく。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の技術では、第１〜第４のスイッチング素子２０〜５４をオン抵抗の低いＭＯＳＦＥＴにより形成することができるので、高速かつ小型軽量で高効率の電源回路を形成することができる。この場合、チップ面積が同じであれば、ｎチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴに比べ約半分のオン抵抗であるので、スイッチング素子２０〜５４をｎチャネルＭＯＳＦＥＴにより形成すると有利である。しかしながら、ｎチャネルＭＯＳＦＥＴは閾値電圧より十分高いゲートソース間電圧により制御しないと、低いオン抵抗が得られなかった。このため、降圧形の電源装置では問題ないが、昇圧形の電源装置では、出力端子２−２に接続される第４のスイッチング素子５０〜５４のゲートを駆動する電源電圧を得るため、補助電源を付加しなければならないという問題があった。また、たとえばハイサイドＭＯＳＦＥＴドライバ（たとえばＩＲＦ２１１０等）を用いたり、ブートストラップ回路等により、回路中最も高くなるソース電位よりさらに数Ｖ高い電圧を得るなどの方法をとることが考えられる。しかし、より少ないチップ面積で集積化を達成するためには、これらの方法は有利ではなかった。
【０００９】
また、上述した従来の技術では、回路構成を変えることなく、第３および第４のスイッチング素子４０〜５４を制御するクロックのパターンを変えることで、電荷転送用キャパシタ１０〜１４への充電数ｒおよび放電数ｓを自在に変更してその出力電圧Ｖ２を所望の昇降圧比（ｓ／ｒ）Ｖ１に変更することができる。たとえば、図４３には、変成比ｒ：ｓの理想変成器と出力抵抗Ｒｏの縦続接続で表わされる上記装置の等価回路が示されている。この図において、出力抵抗Ｒｏは各スイッチング素子のオン抵抗をＲon、電荷転送用キャパシタ１０〜１４の容量をＣとすると、Ｒｏ＝Ｋon・Ｒon＋Ｋsc／（Ｃ・ｆｃ）により表わされる。この式において最初の項はスイッチング素子のオン抵抗による出力抵抗であり、第２項はキャパシタの充放電に基づくＳＣ抵抗である。ＫonとＫscは回路構成によるｒとｓで決まる係数であり、ｆｃはクロック周波数である。この場合、出力電圧Ｖ２が所望の電圧（設定電圧）Ｖ2nに安定化されている状態で、入力電圧Ｖ１が増加したり、負荷電流が減少した場合には、そのままでは出力電圧Ｖ２が増加するので、たとえば、オン抵抗制御回路または周波数制御回路によって上式の出力抵抗Ｒｏを増加させ、出力電圧Ｖ２の増加を抑制する方法が考えられる。しかしながら、昇降圧比Ａvj（＝ｓ／ｒ）を１段低くしても、得たい出力電圧Ｖ2n以上の電圧が得られるのであれば、１段低い昇降圧比にした方が損失が減り効率が改善される。ただし、１段低い昇降圧比にして出力電圧Ｖ２が所望の電圧Ｖ２ｎより一瞬でも低下することは、電源として許されない。上述した従来の技術では、一旦、設定した昇降圧比を変える手段がなく、また出力電圧を監視してその昇降圧比を制御する手段がなかった。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、少ないチップ面積により回路を構成することができるスイッチトキャパシタ電源装置およびそのスイッチ駆動回路を提供することを目的とする。また、本発明の他の目的は、所望の値の出力電圧を低損失かつ高効率に切り換えることができるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるスイッチトキャパシタ電源装置は上述の課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタ（１０〜１４）と複数の第１のスイッチング手段（２０〜２４）がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段（３０〜３４）が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第３のスイッチング手段（４０〜４４）と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段（５０〜５４）が接続され、該第４のスイッチング手段に放電電圧を平均化して負荷（ＲＬ）に供給する出力キャパシタ（６０）が接続されて形成されたメイン回路（１００）と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であってメイン回路の出力電圧の設定をあらかじめモニタするためのサブ回路（２００）と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段（４００）とを含むことを特徴とする。
【００１２】
この場合、制御手段は、メイン回路の出力電圧が上昇中であるか、下降中であるか、または定常状態であるか否かを所定の間隔にてサンプルホールドして、その状態を判定する定常状態判定手段（４０８）を含むとよい。
【００１３】
さらに、制御手段は、入力電圧に基づいて基準電圧を発生する基準電圧発生手段（４６２）と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の値以上であるか否かを比較する比較手段（４６８，４７０）とを含むとよい。
【００１４】
また、定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段上げるか下げるかを表わすカウント信号を出力する入力設定手段（４１０）を含むとよい。
【００１５】
さらに、入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタ（４１２）を含むとよい。
【００１６】
また、制御手段は、カウンタのカウント結果に基づいてメイン回路およびサブ回路の第３または第４のスイッチング手段を制御する制御信号を設定する制御信号設定手段（４１４）を含むとよい。
【００１７】
さらに、サブ回路は、メイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて負荷抵抗の値を調整自在な負荷抵抗調整手段（２１０）を含むとよい。
【００１８】
この場合、サブ回路の負荷抵抗（Ｒ LS ）は、その出力に直列に接続された第１のスイッチング手段（２０２）と、出力に並列に接続された第２のスイッチング手段（２０６）と、出力に並列に接続されたキャパシタ（２０４）とを含むスイッチトキャパシタ（ＳＣ）抵抗により形成されていると有利である。
【００１９】
有利には、負荷抵抗調整手段（２１０）は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段（２１４）と、その結果をサンプルホールドするサンプル手段（２１６）と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段（２１８）とを含むとよい。
【００２０】
一方、本発明によるスイッチトキャパシタ電源装置は、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタ（１０〜１４）と、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段（２０〜２４）と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段（３０〜３４）と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段（４０〜４４）と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段（５０〜５４）と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタ（６０）とを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオード（７０〜７６）と、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段（８０〜８４）と、ダイオードの出力を平均化して出力する第２の出力キャパシタ（９０）とを有する最大電圧出力手段（１０２）を含むことを特徴とする。
【００２１】
また、本発明によるスイッチトキャパシタ電源装置は、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路（３０２〜３０８）を含むとよい。
【００２２】
この場合、第１ないし第３のスイッチング手段をそれぞれ駆動するスイッチ駆動回路（３０２，３０６）は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３１０）と、第１のインバータの出力をレベルシフトするクランパ（３１８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３１２）と、第２のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３１４）と、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータ（３１６）とを含むとよい。
【００２３】
また、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３２０）と、第１のインバータの出力をレベルシフトするクランパ（３２８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３２２）と、第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３２４）と、第３のインバータの出力を回路のオン抵抗値に基づいてレベル制御するレベル制御手段（３３０）と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータ（３２６）とを含むとよい。
【００２４】
有利には、レベル制御手段（３３０）には、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段（３４０）が接続されているとよい。
【００２５】
また、本発明によるスイッチトキャパシタ電源装置は、所定のクロックを発生するマルチバイブレータ（４０２）と、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段（４５４）と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタ（４５６）と、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路（４５８）とを含むクロック生成回路を有するとよい。
【００２６】
この場合、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能（４５０）を含むと有利である。
【００２７】
他方、本発明によるスイッチトキャパシタ電源装置における昇降圧切換制御方法は、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御することを特徴とする。
【００２８】
この場合、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するとよい。
【００２９】
さらに、入力電圧に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するとよい。
【００３０】
有利には、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するとよい。
【００３１】
また、本発明による昇降圧比切換制御方法は、サブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するとさらに有利である。
【００３２】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源装置の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源装置は、所定の入力電圧Ｖ１をメイン回路１００のスイッチトキャパシタ回路を通して所望の出力電圧Ｖ２に昇降圧して負荷ＲＬに供給する電源装置であり、本実施形態では、たとえば図２に示すように、本実施形態特有のリング型回路により所望の出力電圧を得るスイッチトキャパシタ回路が有効に適用されている。特に、本実施形態ではメイン回路１００と同様の構成のサブ回路２００を設け、あらかじめ、サブ回路２００を制御してその出力電圧をモニタしつつ、メイン回路１００の出力電圧を所望の電圧値以上の値に制御する制御回路４００を含む点が主な特徴点である。
【００３３】
すなわち、本実施形態によるスイッチトキャパシタ電源装置は、図１に示すように、メイン回路１００と、サブ回路２００と、スイッチ駆動部３００と、制御部４００とを含む。メイン回路１００は、バッテリ等の直流電源から受けた入力電圧Ｖ１を昇降圧して、負荷ＲＬに所望の出力電圧Ｖ２を供給する主要回路であり、本実施形態では、図２に示すように、３倍昇降圧の場合を例に挙げて説明する。なお、図２において、図３９と同様の部分には同符号を付してその説明は簡略化する。本実施形態のメイン回路１００において、図３９に示すものと異なる点は、ダイオード（Ｄ０〜Ｄ３）７０〜７６と、第５のスイッチング素子（φm1〜φm3）８０〜８４と、平滑用キャパシタ（Ｃmax ）９０とを含む最大電圧出力（ＶＭＡＸ）回路１０２が形成されている点である。最大電圧出力回路１０２は入力電圧Ｖ１と電荷転送用キャパシタ１０〜１４から回路の最大電圧を取り出してスイッチ駆動部３００に供給する電源供給回路である。より具体的には、第１のダイオード７０は、入力端子１に接続されて、その入力電圧Ｖ１を平滑用キャパシタ９０に供給する。第２〜第４のダイオード７２〜７６は、それぞれ第４のスイッチング素子（φo1〜φo3）５０〜５４とともに電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１４の他方側にそれぞれ共通接続されてキャパシタ１０〜１４の充電電圧を検出して平滑用キャパシタ９０に供給する。本実施形態では、第５のスイッチング素子８０〜８４の制御により、ダイオード７０〜７６の合成出力（４Ｖ１−Ｖｆ）が最大電圧Ｖmax として平滑用キャパシタ９０に供給される。この場合、Ｖｆは、それぞれのダイオード７０〜７６の障壁電圧である。第５のスイッチング素子８０〜８４は、入力端子１と電荷転送用キャパシタ１０〜１４の一方側との間に接続されて、第２のスイッチング素子（φg1〜φg3）３０〜３４のスイッチ切換の間に入力端子１と電荷転送用キャパシタ１０〜１４を直列に接続するパワースイッチである。平滑用キャパシタ９０は、ダイオード７０〜７６の検出出力を平滑して、最大電圧Ｖmax をスイッチ駆動回路３００に供給する第２の出力キャパシタである。
【００３４】
図１に戻って、サブ回路２００は、メイン回路１００の最大電圧回路１０２を除くその主要部と同様に構成されて、そのキャパシタとスイッチング素子がメイン回路１００のそれぞれの素子の１／α（α＝１００〜１０００）倍のチップ面積に形成された回路であり、本実施形態では、メイン回路１００の昇降圧比Ａvjを決定する際にあらかじめその昇降圧比より１段下げた出力電圧に制御されてモニタされるモニタ回路である。図３にはサブ回路２００の構成例が示されている。この図において、図２と同様の部分には同符号が付されており、その制御値が異なる部分にはその制御値に添字ｓが付されている。特に、本実施形態では、メイン回路１００と同様に昇降圧比を設定した際に、メイン回路１００での出力電圧Ｖ２と出力電圧Ｖ2sが同様の値になるように負荷抵抗ＲLSが調整自在に形成されている。より詳しくは、たとえば、図４および図５に示すように、出力端子２ｓに直列に接続された第６のスイッチング素子（φLs）２０２と、出力端子２ｓに並列に接続されたキャパシタ（ＣLs）２０４と、そのキャパシタ２０４に並列に接続された第７のスイッチング素子（￣φLs）２０６とを含むスイッチトキャパシタ（ＳＣ）抵抗が有利に適用されている。第６のスイッチング素子２０２は、ｐチャネルＭＯＳＦＥＴにより形成されて、その電源電圧にはメイン回路２００からの最大電圧Ｖmax が供給されている。第７のスイッチング素子２０６は、ｎチャネルＭＯＳＦＥＴにより形成されて、ゲート−ドレイン間が共通接続されて接地されている。これら第６および第７のスイッチング素子２０２，２０６は、それぞれ図６に示す互いに重なり合わない２相クロックφLS，￣φLSにより制御される。２相クロックφLS，￣φLSは、図７に示す負荷調整回路２１０により生成される。
【００３５】
図７において負荷調整回路２１０は、メイン回路１００の出力電圧Ｖ２とサブ回路の出力電圧Ｖ2sをそれぞれ抵抗分圧して入力する分圧回路２１２と、その結果を誤差増幅する誤差増幅器２１４と、誤差増幅した電圧をサンプルホールドするＳＨ回路２１６と、その結果を電圧−周波数（Ｖ−Ｆ）変換する変換器２１８とを含む。さらに、Ｖ−Ｆ変換器２１８は、たとえば図８に示すように、ＳＨ回路２１６の出力を積分して三角波を形成する積分回路２２０と、その結果を２個の演算増幅器により高レベルおよび低レベルを検出するコンパレータ２２２と、その結果に基づいてクロックφLS，￣φLSを生成するＪ−Ｋフリップフロップ２２４とを含む。その結果のクロックφLS，￣φLSは、それぞれ図９および図１０に示すスイッチ駆動回路２３０，２３２を介して第６または第７のスイッチング素子２０２，２０６に供給される。第６のスイッチング素子２０２を駆動するスイッチ駆動回路２３０は、遅延回路２４２と、インバータ２４４と、レベル変換回路２４６とを含む。特に、レベル変換回路２４６は、その最終段のインバータ２４８によりクロック￣φLsの高レベルをＶmax まで上昇させて、ｐチャネルＭＯＳＦＥＴにより形成された第６のスイッチング素子２０２に供給する。第７のスイッチング素子２０６を駆動するスイッチ駆動回路２３２は、遅延回路２５２と、インバータ２５４とを含む回路により形成されている。
【００３６】
図１に戻って、スイッチ駆動部３００は、メイン回路１００およびサブ回路２００の第１〜第５のスイッチング素子２０〜８４をそれぞれ駆動する部位であり、本実施形態では、メイン回路１００の第１〜第３のスイッチング素子２０〜４４および第５のスイッチング素子８０〜８４をそれぞれ駆動する第１のスイッチ駆動回路３０２と、メイン回路１００の第４のスイッチング素子５０〜５４を駆動する第２のスイッチ駆動回路３０４と、サブ回路２００の第１〜第３のスイッチング素子２０〜４４を駆動する第３のスイッチ駆動回路３０６と、サブ回路２００の第４のスイッチング素子５０〜５４を駆動する第４のスイッチ駆動回路３０６とを含む。第１のスイッチ駆動回路３０２と第３のスイッチ駆動回路３０６は、同様の構成により形成されて、それぞれ図１１に示すように、第１〜第４のインバータ３１０〜３１６と、クランパ３１８とを含む。第１のインバータ３１０は、第４のスイッチング素子５０〜５４を除く各スイッチング素子２０〜８４をそれぞれ制御するクロックφg1〜φm3を受けて反転増幅する回路であり、本実施形態では、その電源電圧ＶＤＤとして入力電圧Ｖ１が供給される。クランパ３１８は、第１のインバータ３１０の出力を最大電圧Ｖmax にレベルシフトする回路であり、コンデンサＣｐと、ダイオードＤｐと、抵抗Ｒｐとを含む。第２のインバータ３１２は、クランパ３１８によりレベルシフトされた第１のインバータ３１０の出力を反転増幅する回路であり、その電源電圧として最大電圧出力回路１０２からの最大電圧Ｖmax が供給されている。第３のインバータ３１４は、第２のインバータ３１２の出力をさらに最大電圧Ｖmax に基づいて反転増幅する回路である。第４のインバータ３１６は、第３のインバータ３１４の出力をさらに最大電圧Ｖmax に基づいて反転増幅する回路であり、本実施形態では、その出力を各スイッチング素子２０〜８４に供給するバッファ回路である。図１２には、それぞれの部位の出力波形が示されている。第１または第３のスイッチ駆動回路３０２，３０６は、第１〜第３および第５のスイッチング素子２０〜４４，８０〜８４の駆動のため、メイン回路１００に４×３個用意され、サブ回路２００の第３のスイッチング素子４０〜４４用に３個用意される。サブ回路２００の第１および第２のスイッチング素子２０〜３４への駆動回路は、メイン回路１００の第１および第２のスイッチング素子２０〜３４と共通に第１のスイッチ駆動回路３０２が適用されている。それぞれの駆動回路３０２，３０６を集積する場合、最終段のインバータ３１６を除き、それぞれのインバータのチャネル幅Ｗｎは、ロジック用のＭＯＳＦＥＴの場合と同程度で形成される。ただし、ｐチャネルのオン抵抗は、ｎチャネルの２倍であるのでＷｐ＝２Ｗｎとなる。メイン回路１００のスイッチを駆動する最終段のインバータ３１６は、たとえばゲートフィンガ構造にして複数個並列にすると有利である。さらに、それぞれの駆動回路３０２，３０６は、メイン回路１００またはサブ回路２００のそれぞれのスイッチング素子へのその抵抗分の影響を少なくするため、それぞれのスイッチング素子に近接して配置するとよい。
【００３７】
次に、図１３および図１４には、メイン回路１００およびサブ回路２００のそれぞれ第４のスイッチング素子５０〜５４を駆動する第２および第４のスイッチ駆動回路３０４，３０８が示されている。このスイッチ駆動回路３０４（３０８）は、第１〜第４のインバータ３２０〜３２６と、クランパ３２８と、レベル調整回路３３０とを含む。第１のインバータ３２０は、入力電圧Ｖ１を電源電圧ＶＤＤとしてクロックφo1〜φo3（φso1 〜φso3 ）を反転増幅する入力回路である。クランパ３２８は、第１のインバータ３２０の出力をレベルシフトする回路である。第２のインバータ３２２は、クランパ３２８によりレベルシフトされた第１のインバータ３２０の出力を最大電圧Ｖmax に基づいて反転増幅する回路である。第３のインバータ３２４は、第２のインバータ３２２の出力をさらに最大電圧Ｖmax に基づいて反転増幅する。レベル調整回路３３０は、第３のインバータ３２４からの出力をオン抵抗制御電圧Ｖcon によりそのクロックの低レベルを零電圧より上げて出力する回路である。オン抵抗制御電圧Ｖcon は、図１６に示すオン抵抗制御回路３４０により生成される。すなわち、オン抵抗制御回路３４０は、入力電圧Ｖ１を分圧して基準電圧とする基準電圧生成回路３４２と、出力電圧Ｖ２を分圧する分圧回路３４４と、それらの分圧した電圧を誤差増幅する誤差増幅回路３４６とを含む。図１３に戻って、第４のインバータ３２６は、レベル調整された第３のインバータ３２４の出力を最大電圧に基づいて反転増幅する回路であり、本実施形態では、スイッチング素子５０〜５４へのバッファ回路である。図１５には、第２および第３のスイッチ駆動回路３０４，３０８の各部の波形が示されている。
【００３８】
再び、図１に戻って、制御部４００は、メイン回路１００およびサブ回路２００のそれぞれのスイッチング素子２０〜８４を制御するクロックφ１〜φm3を生成して、第１〜第４のスイッチ駆動回路３０２〜３０８に供給するクロック供給回路であり、同図に示すように、無安定マルチバブレータ４０２を含むクロック発生回路４０４と、基準電圧発生回路４０６と、定常状態判断回路４０８と、カウンタ入力設定回路４１０と、カウンタ４１２と、制御信号設定回路４１４と、第１〜第４のクロック置換回路４１８〜４２４と、上記オン抵抗制御回路３４０とを含む。クロック発生回路４０４は、第１、第２および第５のスイッチング素子２０〜３４，８０〜８４へのクロックφg1〜φm3を生成する回路であり、本実施形態では、たとえば、図１７に示すスタンバイ機能付きのクロック発生回路が有利に適用されている。このクロック発生回路４０４は、無安定マルチバイブレータ４０２と、スタンバイ信号入力４５０と、外部クロック入力４５２と、デッドタイム生成回路４５４と、３進カウンタ４５６と、出力回路４５８とを含む。無安定マルチバイブレータ４０２は、複数のインバータと帰還回路により所定のタイミングにてクロックφｏを生成する回路である。マルチバイブレータ４０２の出力φｏは、外部クロック入力４５２を介してデッドタイム生成回路４５４に供給される。外部クロック入力４５２は、外部から供給されるクロックまたはマルチバイブレータ４０２からのクロックを選択する選択回路を含む。選択されたクロックはデッドタイム生成回路４５４に供給される。デッドタイム生成回路４５４は、複数の遅延回路と、分周回路により、クロックに所定の間隔Ｔｍを空けて出力する。より具体的には、第１の遅延回路（Ｒd1，Ｃd1）により遅延されたφodと、２分周されたφoff と、その分周出力をさらに第２、第３の遅延回路により遅延したφoffd1 、φoffd2 とを生成する。一方、３進カウンタ４５６は、２個のＪ−Ｋフリップフロップによりクロックφｏの立ち上がりを検出して３相クロックφr1〜φr3を生成する。３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力は、出力回路４５８に供給される。出力回路４５８は、３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力を複数のＡＮＤゲートとＤフリップフロップにより積算および遅延させて、第１のスイッチング素子２０〜２４へのクロックφr1〜φr3と、第２のスイッチング素子３０〜３４へのクロックφg1〜φg3と、第５のスイッチング素子８０〜８４へのクロックφm1〜φm3を生成して、それらのスイッチ駆動回路３０２、３０４に供給する。スタンバイ信号φsto は、反転回路により反転されてＡＮＤゲートに供給され、それぞれのクロックφr1〜φm3を停止させる。図１８には、クロック発生回路４０４の各部の波形が示されている。
【００３９】
他方、基準電圧発生回路４０６は、入力電圧Ｖ１に基づいて基準電圧を発生しその基準電圧に対してメイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ2sがいずれの状態であるかを検出して昇降圧比制御の判定に用いる電圧検出回路である。より具体的には、図１９に示すように、基準電圧発生部４６２と、第１および第２の分圧部４６４，４６６と、第１および第２の比較部４６８，４７０とを含む。基準電圧発生部４６２は、ツェナーダイオードＺＤを含み、安定化した基準電圧Ｖ2nを発生する。基準電圧Ｖ2nは、第１および第２の比較部４６８，４７０ならびにオン抵抗制御回路４３０に供給される。第１の分圧部４６４は、メイン回路１００の出力電圧Ｖ２を分圧する回路であり、一旦バッファ増幅器を介して第１の比較部４６８に供給される。第２の分圧部４６６は、バッファ増幅器を通したサブ回路２００の出力電圧Ｖ2sを抵抗分圧する部位である。分圧出力は第２の比較部４７０に供給される。第１の比較部４６８は、基準電圧Ｖ2nを反転入力に受け、分圧したメイン回路１００の出力電圧Ｖ２を非反転入力に受けて、出力電圧Ｖ２が基準電圧Ｖ２ｎより高い場合に”１”を出力するコンパレータである。その比較結果φ2nは、カウンタ入力設定回路４１０に供給される。第２の比較部４７０は、第１の比較部４６８と同様に、基準電圧Ｖ2nを反転入力に受け、分圧したサブ回路２００の出力電圧Ｖ2sを非反転入力に受けて、出力電圧Ｖ2sが基準電圧Ｖ2nより高い場合に”１”を出力するコンパレータである。その比較結果φ2sn は、カウンタ入力設定回路４１０に供給される。
【００４０】
一方、定常状態判断回路４０８は、メイン回路１００の出力電圧Ｖ２が増加中であるか、減少中であるかまたは定常状態であるかを判定する判定回路であり、本実施形態では、図２０に示すように、分周回路４８２と、バッファ回路４８４と、サンプルホールド回路４８６と、微分回路４８８と、出力回路４９０とを含む。分周回路４８２は、第２のスイッチング素子３０〜３４へのクロックφg1〜φg3を分周してその奇数番目φｏと偶数番目φｅを検出する検出回路である。バッファ回路４８４は、基準電圧発生回路４０６からの分圧したメイン回路１００の出力電圧Ｖ２をバッファリングする回路である。その出力は、サンプルホールド回路４８６に供給される。サンプルホールド回路４８６は、バッファ回路４８４からの出力電圧Ｖ２を分周回路４８２により検出した奇数番目φｏと偶数番目φｅにてサンプリングする回路である。サンプリングした出力電圧Ｖ２は、コンパレータ４９２により比較されて、その結果が微分回路４８８と出力回路４９０に供給される。微分回路４８８は、コンパレータ４９２の出力の変化を微分して出力回路４９０に供給する。出力回路４９０は、３個のフリップフロップ４９４〜４９８を含み、第１のフリップフロップ４９４により、増加または減少の出力結果φst1 を生成して、第２および第３のフリップフロップ４９６，４９８により定常状態の出力結果φst2 を出力する。図２１および図２２には、出力電圧Ｖ２が増加または減少している場合と、定常状態になる場合の各部の波形が示されている。判定結果φst1,φst2 は、それぞれカウンタ入力設定回路４１０に供給される。図２３には、分周回路４８２の出力と、昇降圧比の設定およびサブ回路のオン抵抗制御の関係が示されている。
【００４１】
カウンタ入力設定回路４１０は、基準電圧発生回路４０６の比較結果φ2n, φ 2sn および定常状態判断回路４０８の判定結果φst1,φst2 に基づいて昇降圧比Ａvjを１段下げるか上げるかを表わすアップダウン信号φup，φdownを生成する信号生成回路であり、本実施形態では、図２４に示すように、複数のロジックによりそれぞれの結果を論理演算して信号φup，φdownをアップダウンカウンタ４１２に供給する。図２４には、それぞれの比較判定結果から得られるアップダウン信号の組み合わせが示されている。
【００４２】
アップダウンカウンタ４１２は、カウンタ入力設定回路４１０からのアップダウン信号φst1,φst2 を所定のクロックφclock に基づいてカウントして、状態を表わす３ビットの出力ｙ１〜ｙ３を生成する状態信号生成回路である。本実施形態では、たとえば図２５に示すように、複数の論理回路と３個のＪ−Ｋフリップフロップに形成されて、φclock に応動して状態信号ｙ１〜ｙ３を出力する。図２６には、アップダウンカウンタ４１２の各部の波形が示されている。状態信号ｙ１〜ｙ３は、制御信号設定回路４１４，４１４に供給される。
【００４３】
制御信号設定回路４１４は、カウンタ出力ｙ１〜ｙ３に基づいてメイン回路１００とサブ回路２００のそれぞれ第３および第４のスイッチング素子４０〜５４へのクロックφi1〜φo3を決定するそれぞれ２ビットの制御信号Ｃi1〜Ｃo2s を生成する信号生成回路であり、本実施形態では、図２６に示すように、複数の論理回路により形成されている。詳しくは、昇降圧比Ａvjと制御信号φi1〜φo2の設定は、図２７に示すように表わされる。さらに、カウンタ出力ｙ１〜ｙ３と制御信号φi1〜φo2の設定は、図２８に示すように表わされる。この図から、それぞれの制御信号φi1〜φo2は、以下の各式（１）〜（４）により表わされる。
Ｃi1＝￣ｙ１・￣ｙ２＋￣ｙ２・￣ｙ３＋￣ｙ３・￣ｙ１（１）
Ｃi2＝ｙ１＋ｙ３（２）
Ｃo1＝ｙ１・￣ｙ２＋ｙ２・￣ｙ３（３）
Ｃo1＝￣ｙ１＋￣ｙ２・ｙ３（４）
同様に、サブ回路２００の第３および第４のスイッチング素子４０〜５４のクロックを決定する制御信号Ｃi1s 〜Ｃo2s は、以下の各式（５）〜（８）により表わされる。
Ｃi1＝￣ｙ１＋￣ｙ２・￣ｙ３＝Ｃo2 （５）
Ｃi2＝ｙ１＋ｙ２・￣ｙ３（６）
Ｃo1＝ｙ１・ｙ２＋ｙ２・ｙ３＋ｙ３・ｙ１＝￣Ｃi1 （７）
Ｃo1＝￣ｙ１＋￣ｙ３（８）
したがって、上記各式（１）〜（８）から図２６に示す制御信号設定回路４１４の論理回路が求められる。この場合、サブ回路２００への制御信号を生成するクロックφsHは、その値が”１”のときメイン回路１００と同じ昇降圧比に設定されて、”０”のとき昇降圧比をメイン回路１００より１段下げた状態とする。制御信号φi1〜φo2s は、それぞれのクロック置換回路４１８〜４２４に供給される。
【００４４】
クロック置換回路４１８〜４２４は、図２９に示すように、第２のスイッチング素子３０〜３４へのクロックφg1〜φg3をそれぞれ制御信号Ｃi1〜Ｃo2s により置換して出力する回路であり、複数の論理回路により形成されて第２または第４のスイッチ駆動回路３０４，３０８に供給される。図３０には、制御信号Ｃi1，Ｃi2とキャパシタ数r,s の値が示されている。
【００４５】
次に、本発明による昇降圧比切換制御方法を上記スイッチトキャパシタ電源装置の動作とともに説明する。図３１を参照すると、まず、ステップＳ１０において、電源をオンとすると、制御部４００は、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ2sが同じ値となるように、クロックφg1〜φm3をスイッチ駆動回路３０２〜３０８に送る。次に、ステップＳ１２において、制御部4 ００はメイン回路１００とサブ回路の出力電圧Ｖ２，Ｖ2sを検出して、その値が同じ値であるか否かを検出して、その値が同じ値になるように、サブ回路２００の負荷抵抗Ｒlsを設定する。すなわち、オン抵抗制御回路３４０が起動されて、サブ回路１００の出力端子２に接続されたスイッチング素子２０２，２０ 6にそれぞれクロックφls，￣φlsが供給されて、それらの抵抗値が調整される。この際、クロックφlsの周波数をｆlsとすると、負荷抵抗Ｒlsは、次式（９）により表わされる。
Ｒls＝１／（Ｃls・ｆls）（９）
クロック周波数ｆlsは、図８に示すＶ−Ｆ変換器２１８により生成される。この際、図７において、分圧した出力電圧＾Ｖ２，＾Ｖ2sを入力した誤差増幅器２１４の出力Ｖfbは、その帰還抵抗Ｒfb2 が十分大きいとして無視すると、次式（１０）により表わされる。
Ｖfb＝＾Ｖ2s＋｛１／（Ｃfb・Ｒfb）｝∫（＾Ｖ2s−＾Ｖ2 ）dt （１０）
上式（１０）において、＾Ｖ２と＾Ｖ2sは、抵抗分圧した電圧であるので、次式（１１）、（１２）に表わすように同じ係数ｋｖにする。
＾Ｖ２＝｛Ｒv2／（Ｒv2＋Ｒ’v2）｝Ｖ２＝Ｋｖ・Ｖ２（１１）
＾Ｖ2s＝｛Ｒvs／（Ｒvs＋Ｒ’vs）｝Ｖ2s＝Ｋｖ・Ｖ2s （１２）
式（１１）、（１２）を式（１０）に代入すると、Ｖfbは、次式（１３）のように表わされる。
Ｖfb＝［Ｖ2s＋｛１／（Ｃfb・Ｒfb）｝∫（Ｖ2s−Ｖ2 ）dt］・Ｋｖ（１３）たとえば、Ｖ2s＞Ｖ２とすると、Ｖfb（＝Ｖsh）は、次第に増加する。これにより、Ｖ−Ｆ変換器２１８の発振周波数ｆlsは増加し、上式（１３）によりサブ回路の負荷抵抗Ｒlsは小さくなる。この結果、サブ回路２００の出力電圧Ｖ2sは低下し、メイン回路の出力電圧Ｖ２に近づく。Ｖ2s＜Ｖ２の場合は反対の動作によりＶ2sは増加する。したがって、定常時にはＶ2s＝Ｖ２となるようにサブ回路２００の負荷抵抗Ｒlsが調整される。外付のキャパシタを接続して、メイン回路のキャパシタが変化したり、温度上昇でスイッチング素子のオン抵抗が変化して、αが変わってもＶ2s＝Ｖ２となるように、サブ回路２００の負荷抵抗Ｒlsが調整される。
【００４６】
図３１に戻って、ステップＳ１２において負荷抵抗Ｒlsが調整されると、ステップＳ１４に進む。ステップＳ１４では、制御回路４００はサブ回路２００の昇降圧比Ａvsを１段下げる。この際、加えるクロックの高レベルは最大電圧Ｖmax にして、スイッチング素子のオン抵抗を最少にする。次いで、ステップＳ１６に進み、メイン回路１００の昇降圧比Ａvjを１段下げるか否かを判断する。たとえば、図３２には、メイン回路１００の出力電圧Ｖ２と昇降圧比Ａvjを１段低くしたサブ回路の出力電圧Ｖ2sの組み合わせが示されている。この図において、丸１は両出力電圧とも設定電圧Ｖ2nより低い場合を示し、丸３は両出力電圧とも設定電圧Ｖ2nを越えている場合を示す。丸２はＶ2sとＶ２の間に設定電圧Ｖ2nがくる場合である。なお、丸４は通常では起こらない組み合わせである。次に、図３３には、昇降圧比Ａvjの変更条件が示されている。この図に示すように、電圧の大小関係だけでなく、出力電圧Ｖ２が増加中であるか、減少中であるかを定常状態判断回路４０８により判定する。つまり、図３５に示すように、ステップＳ２０において、電源をオンとすると、ステップＳ２２において変数Ｓteady を１とする。次いで、ステップＳ２４において、現時点の出力電圧Ｖ２(nt)と１周期前の出力電圧Ｖ２(nt −t)とを比較する。つまり、図３４に示すように、現時点の出力が１周期前の出力より高い場合には増加とし、同じであれば定常状態とし、低ければ減少中であるとみなす。これにより、減少中であれば図３５のステップＳ２６に移り、変数Steady＝−１となり、定常状態であればステップＳ２８において、Steady＝０となり、さらに、増加であればステップＳ３０においてSteady＝１とする。
【００４７】
さらに、図３６を参照して、その流れを説明すると、ステップＳ４２によりオン抵抗制御回路３４０が常に動作している状態において、ステップＳ５２に進んで、出力電圧Ｖ２が電圧Ｖ2nを越えると、即座に出力側スイッチング素子、つまり第４のスイッチング素子５０〜５４のゲートのハイレベルを下げてオン抵抗を高くして、出力電圧Ｖ２をＶ2nに安定化させる。Steady＝０は、出力電圧がＶ2nに達していないことを表わし、出力電圧Ｖ2nに達すると、Steady＝１となる。電源始動時は、昇降圧比Ａvjを最少（ｊ＝１）にして、得たい出力電圧Ｖ2nを越えるまで次第にＡvjを増していく。電荷転送用キャパシタの数が３個の場合、昇降圧比Ａvjは３倍（ｊ＝７）までであるので、ｊ＝７の場合においても出力電圧がＶ2nに達しない場合には、安定化できる範囲を越えているので、Steady＝０とする。サブ回路２００の出力電圧Ｖ2sが増加している状態で、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ2sがともに、Ｖ2nを越えるとメイン回路１００の昇降圧比Ａvjを１段下げる。以下、同様に上記動作を繰り返して、メイン回路１００の出力電圧Ｖ２を所望の電圧Ｖ2n以上の最も損失が少なく、効率の高い電圧値に制御する。
【００４８】
以上のように本実施形態のスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路によれば、制御部４００により、あらかじめサブ回路２００のスイッチング素子を制御してメイン回路１００の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路１００の出力電圧Ｖ２を所望の電圧値Ｖ2n以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路１００のスイッチング素子を制御するので、メイン回路１００の出力電圧Ｖ２を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。その際、定常状態判断回路４０８によりメイン回路１００の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００４９】
また、基準電圧発生回路４０６により、入力電圧Ｖ１に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路１００の出力電圧Ｖ２とサブ回路２００の出力電圧Ｖ2sが所望の電圧値以上であるか否かを比較するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。その結果、カウンタ入力設定回路４１０により、定常状態判定回路４０８と基準電圧発生回路４０６のそれぞれの出力に基づいてメイン回路１００またはサブ回路２００の昇降圧比Ａvjを１段下げるかまたは上げるか否かを表わすカウント信号を出力するので、ハードウェアによる迅速な入力設定をすることができる。さらに、アップダウンカウンタ４１２により、カウンタ入力設定回路４１０からのカウント信号を所定のクロックに基づいてカウントすることによって、ハードウェアにより回路の状態を迅速に表わして、制御信号設定回路４１４に伝達することができる。その結果、制御信号設定回路４１４において、カウンタ４１２のカウント結果に基づいてメイン回路１００およびサブ回路２００の第３または第４のスイッチング素子４０〜５４をそれぞれ制御する制御信号を効率よく設定することができる。
【００５０】
一方、サブ回路２００は、メイン回路１００と同様の制御により同様の値の出力電圧を得るように、メイン回路１００の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整回路を含むので、メイン回路１００の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路１００の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。この場合、サブ回路２００の負荷抵抗Ｒlsは、その出力に直列に接続されたｐチャネルＭＯＳＦＥＴによる第６のスイッチング素子２０２と、出力に並列に接続されたｎチャネルＭＯＳＦＥＴによる第７のスイッチング素子２０６と、出力に並列に接続されたキャパシタ２０４とを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。さらに、負荷抵抗調整回路は、メイン回路１００の出力電圧とサブ回路２００の出力電圧とを抵抗分圧した値を誤差増幅器２１４により比較して、その結果をサンプルホールドして、その結果に基づいて電圧−周波数変換したクロックを負荷抵抗の第６および第７のスイッチング素子２０２、２０６に供給するので、効率よく、かつ簡単に抵抗調整をすることができる。
【００５１】
他方、本実施形態に係るスイッチトキャパシタ電源装置によれば、メイン回路１００に、入力電圧Ｖ１およびそれぞれの電荷転送用キャパシタ１０〜１４の出力電圧を検出する第１〜第４のダイオード７０〜７６と、電荷転送用キャパシタ１０〜１４の一方側に入力電圧Ｖ１を接続して、第２のスイッチング素子３０〜３４のクロックφg1〜φg3の間にダイオード７２〜７６と電荷転送用キャパシタ１０〜１４を入力電圧Ｖ１に直列に接続する第５のスイッチング素子８０〜８４と、ダイオード７０〜７６の出力を平均化して出力する平滑用キャパシタ９０とを有する最大電圧出力回路１０２を設けたので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧をスイッチ駆動回路３０２〜３０８および各部に有効に供給することができる。この場合、最大電圧出力回路１０２からの最大出力電圧Ｖmax を受けて、第１〜第４のスイッチング素子２０〜５４をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。より具体的には、第１ないし第３のスイッチング素子２０〜４４を駆動するスイッチ駆動回路３０２，３０６が、入力電圧Ｖ１に基づいてクロックを反転増幅する第１のインバータ３１０と、第１のインバータ３１０の出力をレベルシフトするクランパ３１８と、クランパ３１８の出力を最大電圧出力回路１０２からの最大出力電圧Ｖmax に基づいて反転増幅する第２のインバータ３１２と、第２のインバータ３１２の出力を最大電圧出力Ｖmax に基づいて反転増幅する第３のインバータ３１４と、第３のインバータ３１４の出力を最大電圧出力Ｖmax に基づいて反転増幅して第１ないし第３のスイッチング素子に供給する第４のインバータ３１６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。また、第４のスイッチング素子５０〜５４を駆動するスイッチ駆動回路３０４，３０８は、入力電圧Ｖ１に基づいて駆動クロックを反転増幅する第１のインバータ３２０と、第１のインバータ３２０の出力をレベルシフトするクランパ３２８と、クランパ３２８の出力を最大電圧出力Ｖmax に基づいて反転増幅する第２のインバータ３２２と、第２のインバータ３２２の出力を最大電圧出力Ｖmax に基づいて反転増幅する第３のインバータ３２４と、第３のインバータ３２４の出力を回路のオン抵抗値に基づいてレベル制御するレベル調整回路３３０と、レベル調整回路３３０の出力に基づいて第３のインバータ３２４の出力を反転増幅して第４のスイッチング素子に供給する第４のインバータ３２６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。特に、レベル調整回路３３０にＶcon を供給するオン抵抗制御回路３４０は、メイン回路１００の現出力電圧と１周期前の出力電圧を誤差増幅した値に基づいてオン抵抗制御するので、出力電圧の変化に対して有効に対応することができる。
【００５２】
さらに、本実施形態のスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータ４０２と、そのクロックφｏを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔Ｔｍを形成するデッドタイム生成回路４５４と、マルチブレータ４０２からのクロックφｏに基づいて３相クロックを生成する３進カウンタ４５６と、３進カウンタ４５６からのクロックとデッドタイム生成回路４５４からのクロックに基づいて第１、第２および第５のスイッチング素子に供給するクロックを生成して出力する出力回路４５８とを含むクロック発生回路４０４を有するので、最大電圧出力回路１０２のスイッチング制御を含む有効なクロックを生成することができる。図３７には、クロックφg1〜φg3の間隔Ｔδにパルス幅Ｔｍのクロックφm1〜φm3が有効に配置されている。さらに、本実施形態におけるクロック発生回路４０４は、マルチバイブレータ４０２からデッドタイム生成回路４５４および３進カウンタ４５６へのクロックを所定のスタンバイ信号φsto により停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００５３】
次に、図３８には、最大電圧出力回路１０２を含む本実施形態によるスイッチトキャパシタ電源装置と、従来のリング形のスイッチトキャパシタ電源装置での出力電圧Ｖ２とＶmax とを比較した結果が示されている。同図に示すように、従来の技術では、ゲート駆動回路の電圧Ｖmax は、１０Ｖまでしか上がらず、十分なゲートソース間電圧を得ることができなかった。出力電圧Ｖ２も８．６Ｖと低くなっている。その際の電圧効率ηは、次式により表わされる。
η＝（Ｐ２／Ｐ１）×１００＝（Ｖ２・Ｉ２／Ｖ１・Ｉ２）×１００（％）
３倍昇圧の電源では、スイッチング素子のオン抵抗、キャパシタの容量値およびクロック周波数には無関係に、入出力電流の関係はＩ１＝３Ｉ２となるので、効率ηは次式となる。
η＝（Ｖ２／３・Ｖ１）×１００（％）
したがって、入力電圧Ｖ１＝３．８Ｖと出力電圧Ｖ２＝８．６Ｖをこの式に代入すると、従来の技術では、効率ηは７５．４％と低い値となる。本実施形態では、出力電圧Ｖ２＝１０．５Ｖになるので、上式に代入すると、効率ηは９２．１％と非常に高い値が得られた。したがって、本実施形態では大幅に効率が改善されていることがわかる。
【００５４】
以上、本発明によるスイッチトキャパシタ電源装置を上記各実施形態に沿って説明したが、本発明はこれらに限定されるものではなく、上述した特許請求の範囲を逸脱しない限りにおいて、種々の変更、改良、組み合わせは、もちろん本発明に含まれる。
【００５５】
【発明の効果】
以上説明したように本発明のスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタと複数の第１のスイッチング手段がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第２のスイッチング手段と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段が接続され、第４のスイッチング手段に、その放電電圧を平均化して負荷に供給する出力キャパシタが接続されて形成されたメイン回路と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であって、メイン回路の出力電圧の設定電圧をあらかじめモニタするためのサブ回路と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段とを含むので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００５６】
本発明の請求項２に係るスイッチトキャパシタ電源装置によれば、制御手段がメイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定する定常状態判定手段を含むので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００５７】
本発明の請求項３に係るスイッチトキャパシタ電源装置によれば、制御手段が入力電圧に基づいて基準電圧を発生する基準電圧発生手段と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較する比較手段とを含むので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００５８】
本発明の請求項４に係るスイッチトキャパシタ電源装置によれば、制御手段が定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段下げるかまたは上げるか否かを表わすカウント信号を出力する入力設定手段を含むので、ハードウェアによる迅速な入力設定をすることができる。
【００５９】
本発明の請求項５に係るスイッチトキャパシタ電源装置によれば、制御手段が入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタを含むので、ハードウェアにより迅速に状態を表わして、伝達することができる。
【００６０】
本発明の請求項６に係るスイッチトキャパシタ電源装置によれば、制御手段がカウンタのカウント結果に基づいてメイン回路およびサブ回路の第２または第３のスイッチング手段をそれぞれ制御する制御信号を設定する制御信号設定手段を含むので、効率よく制御信号を設定することができる。
【００６１】
本発明の請求項７に係るスイッチトキャパシタ電源装置によれば、サブ回路はメイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整手段を含むので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【００６２】
本発明の請求項８に係るスイッチトキャパシタ電源装置によれば、サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６３】
本発明の請求項９に係るスイッチトキャパシタ電源装置によれば、負荷抵抗調整手段は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段と、その結果をサンプルホールドするサンプル手段と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段とを含むので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６４】
本発明の請求項１０に係るスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタと、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタとを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオードと、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段と、ダイオードの出力を平均化して出力する第２の出力キャパシタとを有する最大電圧出力手段を含むので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧を得ることができる。
【００６５】
本発明の請求項１１に係るスイッチトキャパシタ電源装置によれば、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。
【００６６】
本発明の請求項１２に係るスイッチトキャパシタ電源装置におけるスイッチ駆動回路によれば、第１ないし第３のスイッチング手段を駆動するスイッチ駆動回路が、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータをの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６７】
請求項１３に係るスイッチ駆動回路によれば、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を第４のスイッチング手段のオン抵抗値に基づいてレベル制御するレベル制御手段と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６８】
本発明の請求項１４に係るスイッチ駆動回路によれば、レベル制御手段は、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段を含むので、出力電圧の変化に対して有効に対応することができる。
【００６９】
本発明の請求項１５に係るスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータと、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタと、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路とを含むクロック生成回路を有するので、最大電圧出力回路のスイッチング制御を含む有効なクロックを生成することができる。
【００７０】
本発明の請求項１６に係るスイッチトキャパシタ電源装置によれば、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００７１】
本発明の請求項１７に係るスイッチトキャパシタ電源装置における昇降圧比切換制御方法によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置における昇降圧比切換制御方法において、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、該メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御するので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００７２】
本発明の請求項１８に係る昇降圧比切換制御方法によれば、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７３】
本発明の請求項１９に係る昇降圧比切換制御方法によれば、入力電圧に基づいて基準電圧を発生し、基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００７４】
本発明の請求項２０に係る昇降圧比切換制御方法によれば、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７５】
本発明の請求項２１に係る昇降圧比切換制御方法によればサブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【図面の簡単な説明】
【図１】本発明によるスイッチトキャパシタ電源装置の一実施形態を示す機能ブロック図ある。
【図２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるメイン回路の内部構成例を示す回路図である。
【図３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の内部構成例を示す回路図である。
【図４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の一例を示すブロック図である。
【図５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の具体例を示す回路図である。
【図６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動するクロックを示すタイムチャートである。
【図７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を調整する要部を示す回路図である。
【図８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図１０】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１１】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるオン抵抗制御回路の一例を示す回路図である。
【図１７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の一例を示す回路図である。
【図１８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の各部の波形を示すタイムチャートである。
【図１９】図１の実施形態によるスイッチトキャパシタ電源装置に適用される基準電圧発生回路の一例を示す回路図である。
【図２０】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の一例を示す回路図である。
【図２１】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２２】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２３】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路の一例を示す回路図である。
【図２５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路における信号の組み合わせを示す表である。
【図２６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるアップダウンカウンタの一例を示す回路図である。
【図２７】図１の実施形態によるスイッチトキャパシタ電源装置における昇降圧比と制御信号の関係を説明するための表である。
【図２８】図２３の従来の技術によるスイッチトキャパシタ電源装置におけるカウンタ出力と制御信号の関係を説明するための表である。
【図２９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図３０】図１の実施形態によるスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図３１】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法の概略を示すフローチャートである。
【図３２】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す図である。
【図３３】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す表である。
【図３４】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示すグラフである。
【図３５】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３６】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロックの一例を示すタイムチャートである。
【図３８】図１の実施形態によるスイッチトキャパシタ電源装置の効果を説明するためのグラフである。
【図３９】従来の技術によるスイッチトキャパシタ電源装置の一例を示す回路図である。
【図４０】図３９のスイッチトキャパシタ電源装置に適用されるクロックを示すタイムチャートである。
【図４１】図３９のスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図４２】図３９のスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図４３】図３９のスイッチトキャパシタ電源装置における課題を説明するための等価回路を示す回路図である。
【図４４】図３９のスイッチトキャパシタ電源装置における昇降圧比の一例を示す表である。
【符号の説明】
１０〜１４電荷転送用キャパシタ
２０〜２４第１のスイッチング素子
３０〜３４第２のスイッチング素子
４０〜４４第３のスイッチング素子
５０〜５４第４のスイッチング素子
６０出力キャパシタ
７０〜７６ダイオード
８０〜８４第５のスイッチング素子
９０平滑用キャパシタ
１００メイン回路
２００サブ回路
３０２〜３０８スイッチ駆動回路
３４０オン抵抗制御回路
４００制御部
４０４クロック発生回路
４０６基準電圧発生回路
４０８定常状態判断回路
４１０カウンタ入力設定回路
４１２アップダウンカウンタ
４１４制御信号設定回路
４１６クロック置換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switched capacitor power supply device, and more particularly to a switched capacitor power supply device suitable for use in an electronic device such as a mobile phone, a step-up / down ratio switching control method thereof, and a switch drive circuit.
[0002]
[Prior art]
In recent years, as a power supply device for electronic equipment, a switching element and a capacitor that can be finely processed such as a MOSFET are arranged on a substrate without using a magnetic component such as a coil or a transformer, and the switching element is controlled to control the capacitor. A small and lightweight switched capacitor power supply device has been developed that can freely switch connections to obtain a desired output voltage.
[0003]
Conventionally, for example, a ring type device as shown in FIG. 39 has been proposed as a switched capacitor power supply device as described above. This power supply device is an n-fold buck-boost type circuit. In the figure, three charge transfer capacitors (C1 to C3) 10 to 10 are used.14A three-fold buck-boost type is shown connected in a ring shape. In other words, the three charge transfer capacitors 10 to 14 are applied with elements having substantially the same capacitance, and the first switching elements (φr1 to φr3) 20 to 24 are connected in series between the three capacitors 10-14. A circuit L is formed. MOSFETs are applied to the first switching elements 20 to 24, and three charge transfer capacitors 10 to 14 are sequentially connected in series by a loop circuit L under the control of a clock from a ternary counter (not shown). It is a power switch. Between the charge transfer capacitors 10 to 14 and the first switching elements 20 to 24, second switching elements (φg1 to φg3) 30 to 34 that ground one of the charge transfer capacitors 10 to 14, respectively. It is connected. Similarly to the first switching elements 20 to 24, the second switching elements 30 to 34 are formed of MOSFEET. The second switching elements 30 to 34 are controlled by a clock obtained by inverting the clock of the first switching elements 20 to 24, and three second switching elements 30 to 34 are connected in series. This is a power switch for grounding one end side of the charge transfer capacitors 10 to 14 connected to. FIG. 40 shows clocks φg1 to φr3 for driving the first and second switching elements 20 to 34, respectively.
[0004]
On the other hand, on the other side of the charge transfer capacitors 10 to 14, there is a battery.3The third switching elements (φi1 to φi3) 40 to 44 for applying the input voltage V1 from the direct current power source to the capacitors 10 to 14, respectively, are connected. The third switching elements 40 to 44 are formed of MOSFETs similarly to the first and second switching elements 20 to 34, and any one of them is turned on to input voltage to 1 to 3 capacitors 10 to 14. This is a power switch for applying V1. On the other hand, fourth switching elements (φo1 to φo3) 50 to 54 are connected between the other side of the charge transfer capacitors 10 to 14 and the output terminal 2-2. The fourth switching elements 50 to 54 are formed of MOSFETs similarly to the other switching elements, and 1 to 3 capacitors 10 to 10 are formed.14The voltage charged in is discharged. 41 shows a clock replacement circuit 56 that drives the third or fourth switching elements 40 to 54. The clock replacement circuit 56 includes second switching elements 30 to 30.34This is a clock generation circuit that replaces the clock to the first and fourth switching elements 40 to 54 by replacing them based on the control signals Ci1 (Co1) and Ci2 (Co2). In FIG.Control signal C i1 (C o1 ), C i2 (C o2 )The set value is shown. Returning to FIG. 39, an averaging capacitor (Co) 60 is connected to the output terminal 2-2, and an output voltage V2 obtained by averaging the outputs from the fourth switching elements 50 to 54 is supplied to the load RL. To do.
[0005]
In such a configuration, first, the first and second switching elements 20 to 34 are controlled by three-phase clocks that do not overlap each other, as shown in FIG. At that time, the first switching elements 20 to 24 are controlled by clocks φr1 to φr3 obtained by inverting the clocks φg1 to φg3 to the second switching elements 30 to 34. This allows the loop circuitL2, the first switching elements 20 to 24 are turned on two by two, the charge transfer capacitors 10 to 14 are sequentially connected in series with C1C2C3, C2C3C1, and C3C1C2, and the left ends thereof are the second switching elements 30 to 34. Grounded.
[0006]
Next, the third switching element 40 to44Are controlled by the clocks φi1 to φi3 from the clock replacement circuit 56, the capacitors 10 to 14 are sequentially charged. For example, when the clocks φi1 to φi3 to the third switching elements 40 to 44 are equal to the clocks φg1 to φg3 to the second switching elements 30 to 34, each of the charge transfer capacitors 10 to 14 receives the input voltage V1. Are sequentially applied. When the second clocks φg1 to φg3 are delayed by Tc / 3, the input voltage V1 is sequentially applied to two of the capacitors 10 to 14 one by one. In general, when the number of charge transfer capacitors is n, clocks to the third switching elements 40 to 44 are provided.φ ij (J = 1, 2,..., N)From the clock φgj to the second switching elements 30 to 34 (r−1)・When delayed by Tc / n, the input voltage for every r capacitorsV1Are sequentially applied. Therefore, each capacitor 10-14 is charged to V1 / r.
[0007]
Next, when the fourth switching elements 50 to 54 are driven by the clocks φo1 to φo3 from the clock substitution circuit 56, some of the capacitors 10 to 14 are connected to the output terminal 2-2 and connected. The charged voltage is discharged from the capacitors 10-14. In this case, similarly to the clock φij to the third switching elements 40 to 44, the clock φoj to the fourth switching elements 50 to 54 is (s−1) from the clock φgj to the second switching elements 30 to 34.・When only Tc / n is delayed, s capacitors 10 to 14 are connected in series to the output terminal 2-2. As a result, the output terminal 2-2 has (s / r)・An output voltage V2 of V1 is supplied. FIG. 44 shows the step-up / step-down ratio Avj in ascending order when the number of charge transfer capacitors is three. In the figure, when j = 8, the output side is open (V2 = 0), but the input side is set to r = 1, and the three charge transfer capacitors 10 to 14 are charged. The output voltage V2 can be supplied instantaneously.
[0008]
[Problems to be solved by the invention]
By the way, in the above-described conventional technique, the first to fourth switching elements 20 to 54 can be formed by MOSFETs with low on-resistance, so that a high-speed, small, light, and highly efficient power supply circuit can be formed. . In this case, if the chip area is the same, the n-channel MOSFET has about half the on-resistance compared to the p-channel MOSFET.Switching elements 20-54It is advantageous to form with an n-channel MOSFET. However, a low on-resistance cannot be obtained unless the n-channel MOSFET is controlled by a gate-source voltage sufficiently higher than the threshold voltage.For this reason,Although there is no problem with the step-down power supply device, in the step-up power supply device, an auxiliary power supply is added to obtain a power supply voltage for driving the gates of the fourth switching elements 50 to 54 connected to the output terminal 2-2. There was a problem that had to be. Further, for example, by using a high-side MOSFET driver (for example, IRF2110) or a bootstrap circuit, the source potential that becomes the highest in the circuitEven moreIt is conceivable to take a method such as obtaining a voltage several volts higher. However, these methods have not been advantageous in order to achieve integration with less chip area.
[0009]
In the above-described conventional technique, the charge transfer capacitors 10 to 14 can be charged r by changing the clock pattern for controlling the third and fourth switching elements 40 to 54 without changing the circuit configuration. The output voltage V2 can be changed to a desired step-up / step-down ratio (s / r) V1 by freely changing the discharge number s. For example, FIG. 43 shows an equivalent circuit of the above device represented by a cascade connection of an ideal transformer having a transformation ratio r: s and an output resistor Ro. In this figure, the output resistance Ro is Ro = Kon, where Ron is the on-resistance of each switching element and C is the capacitance of the charge transfer capacitors 10-14.・Ron + Ksc / (C・fc). In this equation, the first term is the output resistance due to the on-resistance of the switching element, and the second term is the SC resistance based on charging / discharging of the capacitor. Kon and Ksc are coefficients determined by r and s depending on the circuit configuration, and fc is a clock frequency. In this case, if the input voltage V1 increases or the load current decreases while the output voltage V2 is stabilized at the desired voltage (set voltage) V2n, the output voltage V2 increases as it is. For example, a method is conceivable in which the output resistance Ro of the above equation is increased by an on-resistance control circuit or a frequency control circuit to suppress an increase in the output voltage V2. However, even if the step-up / step-down ratio Avj (= s / r) is lowered by one step, if the desired output voltage V2n or higher can be obtained, the step-down / step-down ratio is reduced by one step and the efficiency is improved. The However, it is not permitted as a power source that the output voltage V2 is lowered even lower than the desired voltage V2n even if the step-up / step-down ratio is one step lower. In the prior art described above, there is no means for changing the set step-up / step-down ratio, and there is no means for monitoring the output voltage and controlling the step-up / step-down ratio.
[0010]
The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a switched capacitor power supply device and a switch drive circuit thereof that can constitute a circuit with a small chip area. Another object of the present invention is to provide a switched-capacitor power supply device capable of switching an output voltage of a desired value with low loss and high efficiency, and a step-up / down ratio switching control method thereof.
[0011]
[Means for Solving the Problems]
In order to solve the above-described problem, a switched capacitor power supply device according to the present invention charges and discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means, and obtains a desired output voltage that is stepped up and down. In the power supply device, at least a plurality of charge transfer capacitors (10 to 14) and a plurality of first switching means (20 to 24) are formed in a ring shape, and the capacitor is grounded to one of the charge transfer capacitors. A second switching means (30 to 34) is connected, and a plurality of third switching means (40 to 40) for applying an input voltage to the other of the charge transfer capacitors.44) And a plurality of fourth switching means (50 to 50) for discharging and outputting the charge voltage of the charge transfer capacitor.54), And a main circuit (100) formed by connecting an output capacitor (60) that averages the discharge voltage and supplies it to the load (RL) to the fourth switching means, and substantially the same as the main circuit The sub-circuit is formed, and each capacitor and switching means are formed in a chip area (1 / α) times as large as each element of the main circuit, and is a sub-circuit for monitoring the setting of the output voltage of the main circuit in advance. Control means for controlling the output voltage of the main circuit to a desired value by controlling the circuit (200) and the first to fourth switching means of the main circuit and the sub circuit, respectively. To output a voltage value one step lower than the current output voltage value of the main circuit, and based on the result, output voltage of the main circuit Characterized in that it comprises a control means for controlling the switching means of the main circuit (400) while being determined whether a desired voltage value or more predetermined voltage one step lower output voltage than the value.
[0012]
In this case, the control means samples and holds at a predetermined interval whether the output voltage of the main circuit is rising, falling, or in a steady state, and determines the state. It is preferable to include state determination means (408).
[0013]
Further, the control means generates a reference voltage generating means (462) for generating a reference voltage based on the input voltage, and whether the output voltage of the main circuit and the output voltage of the sub circuit are equal to or higher than desired values based on the reference voltage. Comparison means for comparing whether or not (468470).
[0014]
Further, it is preferable to include an input setting means (410) for outputting a count signal indicating whether the output voltage of the main circuit or the sub circuit is increased or decreased by one stage based on the results of the steady state determination means and the comparison means.
[0015]
Furthermore, it is preferable to include a counter (412) that counts the count signal from the input setting means based on a predetermined clock.
[0016]
The control means may include control signal setting means (414) for setting a control signal for controlling the third or fourth switching means of the main circuit and the sub circuit based on the count result of the counter.
[0017]
Further, the sub-circuit is a load resistance adjusting means that can adjust the value of the load resistance according to the fluctuation of the output voltage of the main circuit so as to obtain the same output voltage by the same control as the main circuit.210).
[0018]
In this case, the load resistance of the sub circuit(R LS )Is a first switching means connected in series to its output(202)And second switching means connected in parallel to the output(206)And a capacitor connected in parallel to the output(204)Switched capacitors including(SC)It is advantageous if it is formed by a resistor.
[0019]
Advantageously, the load resistance adjusting means(210)The comparison means (214) for comparing the output voltage of the main circuit and the output voltage of the sub circuit, and the sampling means (sample and hold for the result)216And a voltage-frequency conversion means (218) for supplying a voltage-frequency converted clock based on the output of the sampling means to the first and second switching means of the load resistor.
[0020]
On the other hand, a switched capacitor power supply device according to the present invention is a switched capacitor power supply device in which a predetermined input voltage is charged / discharged to / from a plurality of capacitors via a plurality of switching means to obtain a desired output voltage that is stepped up / down. A charge transfer capacitor (10-14) and a plurality of first switching means (20) that are alternately connected in series to the charge transfer capacitor to form a loop circuit and switch the connection order of the charge capacitors in the loop circuit. To 24) and a second switching means (30 to 34) connected to one of the charge transfer capacitors to control each capacitor in a freely groundable manner, and connected to the other of the charge transfer capacitors to input voltage A plurality of third switching means (40 to 44) for freely controlling the application of charge, and a charge transfer capacitor A plurality of fourth switching means (50 to 54) connected to the other for controlling the charging voltage of the capacitor so as to be freely dischargeable, and a first that supplies the discharge voltage from the fourth switching means to the load after averaging. A plurality of diodes (70 to 76) for detecting the input voltage and the output voltage of each charge transfer capacitor, and an input voltage connected to one side of the charge transfer capacitor. The fifth switching means (80 to 84) for connecting the diode and the capacitor in series with the input voltage during the switching of the second switching means, and the second output capacitor for averaging and outputting the output of the diode ( 90) and a maximum voltage output means (102).
[0021]
In addition, the switched capacitor power supply device according to the present invention preferably includes a plurality of switch drive circuits (302 to 308) that receive the output voltage from the maximum voltage output means and drive the first to fourth switching means, respectively.
[0022]
In this case, the switch drive circuits (302, 306) for driving the first to third switching means respectively include a first inverter (310) for inverting and amplifying the drive clock based on the input voltage, and the first inverter. A clamper (318) for level shifting the output, a second inverter (312) for inverting and amplifying the output of the clamper based on the output voltage of the maximum voltage output means, and a secondInverterThe third inverter (314) for inverting and amplifying the output based on the output voltage of the maximum voltage output means, and the first to third inverting and amplifying the output of the third inverter based on the output voltage of the maximum voltage output means. And a fourth inverter (316) for supplying to the switching means.
[0023]
The switch drive circuit for driving the fourth switching means includes a first inverter (320) for inverting and amplifying the drive clock based on the input voltage, and a clamper (328) for level shifting the output of the first inverter. A second inverter (322) for inverting and amplifying the output of the clamper based on the output voltage of the maximum voltage output means; and a third inverter for inverting and amplifying the output of the second inverter based on the output voltage of the maximum voltage output means Inverter (324), level control means (330) for level control of the output of the third inverter based on the on-resistance value of the circuit, and inversion amplification of the output of the third inverter based on the output of the level control means And a fourth inverter (326) for supplying the first to third switching means.
[0024]
Advantageously, the level control means(330)The on-resistance control means (340) for controlling the on-resistance based on the error-amplified value of the input voltage and the output voltage is preferably connected.
[0025]
In addition, the switched capacitor power supply device according to the present invention forms a predetermined interval between the multivibrator (402) that generates a predetermined clock, and delays each clock for a predetermined period while dividing the clock. The clock interval generation means (454), the n-ary counter (456) that counts the clock from the multi-blator a predetermined number of times to generate n times the clock, the clock from the n-ary counter, and the clock from the clock interval generation means A clock generation circuit including an output circuit (458) that generates and outputs an n-phase clock to be supplied to the first switching unit based on the clock may be provided.
[0026]
In this case, the clock generation circuit advantageously includes a standby function (450) for stopping the clock from the multivibrator to the clock interval generation means and the n-ary counter by a predetermined standby signal.
[0027]
On the other hand, the step-up / step-down switching control method in the switched capacitor power supply apparatus according to the present invention charges r capacitors out of a plurality of capacitors and discharges from the s capacitors by controlling a plurality of switching means. The main circuit that obtains an output voltage of (s / r) times and a configuration substantially similar to that of the main circuit, the capacitor and the switching means are formed in (1 / α) times the chip area of each element of the main circuit. When the sub circuit is prepared and the output voltage of the main circuit is controlled, the switching means of the sub circuit is controlled in advance to output a voltage value one step lower than the current output voltage value of the main circuit, and based on the result Switch of the main circuit while determining whether or not to set the output voltage of the main circuit to an output voltage one step lower than a predetermined voltage value equal to or higher than a desired voltage value. And controlling the ring means.
[0028]
In this case, when controlling the main circuit based on the value of the output voltage of the sub circuit, it is sampled at a predetermined interval whether the output voltage of the main circuit is rising, falling, or in a steady state. It is preferable to hold and control the main circuit while determining the state.
[0029]
Furthermore, a reference voltage is generated based on the input voltage, and the main circuit is controlled based on the reference voltage while comparing whether the output voltage of the main circuit and the output voltage of the sub circuit are equal to or higher than a desired voltage value. Good.
[0030]
Advantageously, it may be determined whether to lower or increase the output voltage of the main circuit or sub circuit by one stage based on steady state determination and output comparison of the main circuit and sub circuit.
[0031]
In the step-up / step-down ratio switching control method according to the present invention, it is further advantageous to adjust the load of the sub circuit according to the fluctuation of the load of the main circuit when obtaining the output voltage of the sub circuit.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Next, a switched capacitor power supply device, a step-up / step-down ratio switching control method thereof, and a switch drive circuit according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows an embodiment of a switched capacitor power supply device according to the present invention. The switched capacitor power supply device according to the present embodiment is a power supply device that steps up and down a predetermined input voltage V1 to a desired output voltage V2 through the switched capacitor circuit of the main circuit 100 and supplies the boosted voltage to the load RL. As shown in FIG. 2, a switched capacitor circuit that obtains a desired output voltage by a ring-type circuit unique to this embodiment is effectively applied. In particular, in the present embodiment, a sub-circuit 200 having the same configuration as that of the main circuit 100 is provided, and the output voltage of the main circuit 100 is set to be equal to or higher than a desired voltage value while controlling the sub-circuit 200 and monitoring the output voltage in advance. The main feature point is that the control circuit 400 that controls the value is included.
[0033]
That is, the switched capacitor power supply according to the present embodiment includes a main circuit 100, a sub circuit 200, a switch drive unit 300, and a control unit 400, as shown in FIG. The main circuit 100 is a main circuit that steps up and down the input voltage V1 received from a DC power source such as a battery and supplies a desired output voltage V2 to the load RL. In this embodiment, as shown in FIG. The case of double boosting / lowering pressure will be described as an example. In FIG.39The same reference numerals are given to the same parts, and the description will be simplified. The main circuit 100 of the present embodiment is different from that shown in FIG. 39 in that the diodes (D0 to D3) 70 to 76, the fifth switching elements (φm1 to φm3) 80 to 84, and the smoothing capacitor (Cmax ) 90 and the maximum voltage output (VMAX) circuit 102 is formed. The maximum voltage output circuit 102 includes an input voltage V1 and a charge transfer capacitor 1014This is a power supply circuit that takes out the maximum voltage of the circuit from the circuit and supplies it to the switch driver 300. More specifically, the first diode 70 is:inputThe input voltage V 1 is connected to the terminal 1 and supplied to the smoothing capacitor 90. The second to fourth diodes 72 to 76 include the fourth switching elements (φo1 to φo3) 50 to 54 and the charge transfer capacitors (C1 to C3) 10 to 10 respectively.14Are connected in common to the other side of the capacitor14The charging voltage is detected and supplied to the smoothing capacitor 90. In the present embodiment, the combined output (4V1-Vf) of the diodes 70 to 76 is supplied to the smoothing capacitor 90 as the maximum voltage Vmax under the control of the fifth switching elements 80 to 84. In this case, Vf is the barrier voltage of each diode 70-76. The fifth switching elements 80 to 84 are connected between the input terminal 1 and one side of the charge transfer capacitors 10 to 14, and during the switching of the second switching elements (φg1 to φg3) 30 to 34. The power switch connects the input terminal 1 and the charge transfer capacitors 10 to 14 in series. The smoothing capacitor 90 is a second output capacitor that smoothes the detection outputs of the diodes 70 to 76 and supplies the maximum voltage Vmax to the switch drive circuit 300.
[0034]
Returning to FIG. 1, the sub-circuit 200 is configured in the same manner as the main part except the maximum voltage circuit 102 of the main circuit 100, and the capacitor and the switching element are 1 / α (α of each element of the main circuit 100. = 100 to 1000) is a circuit formed in a chip area, and in this embodiment, when determining the step-up / step-down ratio Avj of the main circuit 100, the output voltage is controlled by an output voltage that is one step lower than the step-up / step-down ratio and monitored. Monitor circuit. FIG. 3 shows a configuration example of the sub circuit 200. In this figure, parts similar to those in FIG. 2 are denoted by the same reference numerals, and parts having different control values are designated.To its control valueThe subscript s is added. In particular, in this embodiment, when the step-up / step-down ratio is set as in the main circuit 100, the load resistance RLS is formed so as to be adjustable so that the output voltage V2 and the output voltage V2s in the main circuit 100 have the same value. ing. More specifically, for example, as shown in FIGS. 4 and 5, the output terminal2sA sixth switching element (φLs) 202 connected in series to the output terminal, and an output terminal2sA switched capacitor (SC) resistor including a capacitor (CLs) 204 connected in parallel to the capacitor 204 and a seventh switching element (￣φLs) 206 connected in parallel to the capacitor 204 is advantageously applied. The sixth switching element 202 is formed of a p-channel MOSFET, and the maximum voltage Vmax from the main circuit 200 is supplied to the power supply voltage. The seventh switching element 206 is formed of an n-channel MOSFET, and the gate and drain are commonly connected and grounded. These sixth and seventh switching elements 202 and 206 are controlled by two-phase clocks φLS and ￣φLS that do not overlap each other as shown in FIG. The two-phase clocks φLS and ￣φLS are generated by the load adjustment circuit 210 shown in FIG.
[0035]
In FIG. 7, the load adjustment circuit 210 includes a voltage dividing circuit 212 that inputs the output voltage V2 of the main circuit 100 and the output voltage V2s of the sub circuit by dividing the resistance, an error amplifier 214 that amplifies the result, and an error amplification. An SH circuit 216 that samples and holds the generated voltage and a converter 218 that converts the result into a voltage-frequency (V-F) conversion are included. Further, for example, as shown in FIG. 8, the VF converter 218 includes an integration circuit 220 that integrates the output of the SH circuit 216 to form a triangular wave, and outputs the result to a high level and a low level by two operational amplifiers. And a JK flip-flop 224 that generates clocks φLS and ￣φLS based on the result. The resulting clocks φLS and ￣φLS are supplied to the sixth or seventh switching elements 202 and 206 via the switch drive circuits 230 and 232 shown in FIGS. 9 and 10, respectively. The switch drive circuit 230 that drives the sixth switching element 202 includes a delay circuit 242, an inverter 244, and a level conversion circuit 246. In particular, the level conversion circuit 246 raises the high level of the clock ￣φLs to Vmax by the inverter 248 in the final stage, and the p-channel MOSFETIs supplied to the sixth switching element 202 formed by the above. The switch drive circuit 232 that drives the seventh switching element 206 is formed by a circuit including a delay circuit 252 and an inverter 254.
[0036]
Returning to FIG. 1, the switch drive unit 300 is a part that drives the first to fifth switching elements 20 to 84 of the main circuit 100 and the sub circuit 200, respectively. First switch driving circuit 302 that drives third switching elements 20 to 44 and fifth switching elements 80 to 84, respectively, and second switch that drives fourth switching elements 50 to 54 of main circuit 100 The third switch driving circuit 30 that drives the driving circuit 304 and the first to third switching elements 20 to 44 of the sub-circuit 200.6And a fourth switch driving circuit 306 that drives the fourth switching elements 50 to 54 of the sub-circuit 200. The first switch drive circuit 302 and the third switch drive circuit 306 are formed by the same configuration, and each include first to fourth inverters 310 to 316 and a clamper 318 as shown in FIG. . The first inverter 310 is a circuit that receives and inverts and amplifies clocks φg1 to φm3 for controlling the switching elements 20 to 84 except for the fourth switching elements 50 to 54. In the present embodiment, the first inverter 310 has its power supply voltage VDD. As a result, the input voltage V1 is supplied. The clamper 318 is a circuit for level-shifting the output of the first inverter 310 to the maximum voltage Vmax, and includes a capacitor Cp, a diode Dp, and a resistor Rp. The second inverter 312 is a circuit that inverts and amplifies the output of the first inverter 310 level-shifted by the clamper 318, and the maximum voltage Vmax from the maximum voltage output circuit 102 is supplied as its power supply voltage. The third inverter 314 is a circuit that inverts and amplifies the output of the second inverter 312 based on the maximum voltage Vmax. The fourth inverter 316 is a circuit that inverts and amplifies the output of the third inverter 314 based on the maximum voltage Vmax. In the present embodiment, the fourth inverter 316 is a buffer circuit that supplies the output to the switching elements 20 to 84. . FIG. 12 shows output waveforms of the respective parts. 1st or 1st34 × 3 switch driving circuits 302 and 306 are prepared in the main circuit 100 to drive the first to third and fifth switching elements 20 to 44 and 80 to 84, and Three pieces are prepared for the switching elements 40 to 44. The drive circuit to the first and second switching elements 20 to 34 of the sub-circuit 200 has the first switch drive circuit 302 applied in common with the first and second switching elements 20 to 34 of the main circuit 100. Yes. When the drive circuits 302 and 306 are integrated, the channel width Wn of each inverter is formed to be approximately the same as that of the logic MOSFET except for the inverter 316 at the final stage. However, the on-resistance of the p-channel is twice that of the n-channelsoWp = 2Wn. It is advantageous that a plurality of inverters 316 at the final stage for driving the switches of the main circuit 100 have, for example, a gate finger structure and are arranged in parallel. Further, each of the drive circuits 302 and 306 may be disposed close to each switching element in order to reduce the influence of the resistance on each switching element of the main circuit 100 or the sub circuit 200.
[0037]
Next, FIGS. 13 and 14 show second and fourth switch drive circuits 304 and 308 for driving the fourth switching elements 50 to 54 of the main circuit 100 and the sub circuit 200, respectively. The switch drive circuit 304 (308) includes first to fourth inverters 320 to 326,Clamper328 and a level adjustment circuit 330. The first inverter 320 is an input circuit that inverts and amplifies clocks φo1 to φo3 (φso1 to φso3) using the input voltage V1 as the power supply voltage VDD. The clamper 328 is a circuit for level shifting the output of the first inverter 320. The second inverter 322 is a circuit that inverts and amplifies the output of the first inverter 320 level-shifted by the clamper 328 based on the maximum voltage Vmax. The third inverter 324 further inverts and amplifies the output of the second inverter 322 based on the maximum voltage Vmax. The level adjustment circuit 330 is a circuit that outputs the output from the third inverter 324 by raising the low level of the clock from the zero voltage by the on-resistance control voltage Vcon. The on-resistance control voltage Vcon is generated by the on-resistance control circuit 340 shown in FIG. That is, the on-resistance control circuit 340 includes a reference voltage generation circuit 342 that divides the input voltage V1 to obtain a reference voltage, a voltage dividing circuit 344 that divides the output voltage V2, and an error that amplifies the divided voltage. And an amplifier circuit 346. Returning to FIG. 13, the fourth inverter 326 is a level-adjusted third inverter.324Is a circuit that inverts and amplifies the output based on the maximum voltage, and is a buffer circuit to the switching elements 50 to 54 in this embodiment. FIG. 15 shows waveforms of the respective parts of the second and third switch drive circuits 304 and 308.
[0038]
1 again, the control unit 400 generates clocks φ1 to φm3 for controlling the switching elements 20 to 84 of the main circuit 100 and the sub circuit 200, and the first to fourth switch driving circuits 302 are generated. To 308, as shown in the figure, a clock generation circuit 404 including an astable multi-vibrator 402, a reference voltage generation circuit 406, a steady state determination circuit 408, and a counter input setting circuit 410, a counter 412, a control signal setting circuit 414, first to fourth clock replacement circuits 418 to 424,the aboveAnd an on-resistance control circuit 340. Clock generation circuit404Is a circuit for generating clocks φg1 to φm3 to the first, second and fifth switching elements 20 to 34 and 80 to 84. In this embodiment, for example, clock generation with a standby function shown in FIG. The circuit is advantageously applied. This clock generator404Includes an astable multivibrator 402, a standby signal input 450, an external clock input 452, a dead time generation circuit 454, a ternary counter 456, and an output circuit 458. The astable multivibrator 402 is a circuit that generates a clock φo at a predetermined timing by a plurality of inverters and a feedback circuit. The output φo of the multivibrator 402 is supplied to the dead time generation circuit 454 via the external clock input 452. The external clock input 452 is an externally supplied clock or multivibrator402Including a selection circuit for selecting a clock from. The selected clock is supplied to the dead time generation circuit 454. The dead time generation circuit 454 outputs a clock with a predetermined interval Tm with a plurality of delay circuits and a frequency dividing circuit. More specifically, φod delayed by the first delay circuit (Rd1, Cd1), φoff divided by two, and φoffd1 obtained by further delaying the divided output by the second and third delay circuits, φoffd2 is generated. On the other hand, the ternary counter 456 detects the rising edge of the clock φo by two J-K flip-flops and generates three-phase clocks φr1 to φr3. The output of the ternary counter 456 and the output of the dead time generation circuit 454 are supplied to the output circuit 458. The output circuit 458 accumulates and delays the output of the ternary counter 456 and the output of the dead time generation circuit 454 by a plurality of AND gates and D flip-flops, and outputs the clocks φr1 to φr3 to the first switching elements 20 to 24. , Second switching element30~34Clock φg1 to φg3 and the fifth switchingelementClocks φm1 to φm3 to 80 to 84 are generated and supplied to the switch drive circuits 302 and 304. The standby signal φsto is inverted by the inverting circuit and supplied to the AND gate to stop the respective clocks φr1 to φm3. FIG. 18 shows waveforms at various parts of the clock generation circuit 404.
[0039]
On the other hand, the reference voltage generation circuit 406 generates a reference voltage based on the input voltage V1, and detects which state the output voltages V2 and V2s of the main circuit 100 and the sub circuit 200 are in relation to the reference voltage. It is a voltage detection circuit used for determination of step-up / step-down ratio control. More specifically, as shown in FIG. 19, it includes a reference voltage generating unit 462, first and second voltage dividing units 464 and 466, and first and second comparing units 468 and 470. The reference voltage generator 462 includes a Zener diode ZD, and generates a stabilized reference voltage V2n. The reference voltage V2n includes first and second comparison units 468 and 470 and an on-resistance control circuit.430To be supplied. The first voltage divider 464 is a circuit that divides the output voltage V2 of the main circuit 100, and is once supplied to the first comparator 468 via a buffer amplifier. The second voltage divider 466 is a part that resistance-divides the output voltage V2s of the sub-circuit 200 that has passed through the buffer amplifier. The partial pressure output is supplied to the second comparison unit 470. The first comparator 468 receives the reference voltage V2n at the inverting input, receives the divided output voltage V2 of the main circuit 100 at the non-inverting input, and outputs “1” when the output voltage V2 is higher than the reference voltage V2n. It is a comparator to output. The comparison result φ2n is supplied to the counter input setting circuit 410. Similarly to the first comparison unit 468, the second comparison unit 470 receives the reference voltage V2n at the inverting input, receives the divided output voltage V2s of the sub-circuit 200 at the non-inverting input, and the output voltage V2s is the reference. This is a comparator that outputs “1” when the voltage is higher than the voltage V2n. The comparison result φ2sn is supplied to the counter input setting circuit 410.
[0040]
On the other hand, the steady state determination circuit 408 is a determination circuit that determines whether the output voltage V2 of the main circuit 100 is increasing, decreasing, or in a steady state. In this embodiment, FIG. As shown, a frequency dividing circuit 482, a buffer circuit 484, a sample and hold circuit 486, a differentiating circuit 488, and an output circuit 490 are included. The frequency dividing circuit 482 is a detection circuit that divides the clocks φg1 to φg3 to the second switching elements 30 to 34 and detects the odd-numbered φo and even-numbered φe. The buffer circuit 484 is a circuit that buffers the output voltage V <b> 2 of the main circuit 100 that is divided from the reference voltage generation circuit 406. The output is supplied to the sample hold circuit 486. The sample hold circuit 486 is a circuit that samples the output voltage V2 from the buffer circuit 484 at the odd-numbered φo and the even-numbered φe detected by the frequency dividing circuit 482. The sampled output voltage V2 is compared by the comparator 492, and the result is supplied to the differentiation circuit 488 and the output circuit 490. The differentiating circuit 488 differentiates the change in the output of the comparator 492 and supplies it to the output circuit 490. The output circuit 490 includes three flip-flops 494 to 498. The first flip-flop 494 generates an increase or decrease output result φst1, and the second and third flip-flops 496 and 498 generate a steady state. Output result φst2. 21 and 22 show the waveforms of the respective parts when the output voltage V2 is increased or decreased and when the output voltage V2 is in a steady state. The determination results φst1 and φst2 are supplied to the counter input setting circuit 410, respectively. FIG. 23 shows the relationship between the output of the frequency dividing circuit 482, the setting of the step-up / step-down ratio, and the on-resistance control of the sub circuit.
[0041]
The counter input setting circuit 410 has a comparison result φ2n,φ 2sn And a signal generation circuit for generating up / down signals φup and φdown indicating whether the step-up / step-down ratio Avj is lowered or increased by one stage based on the determination results φst1 and φst2 of the steady state determination circuit 408. In the present embodiment, FIG. As shown in the figure, each signal is logically operated by multiple logics, and the signals φup and φdown are up and down.counter412. FIG. 24 shows combinations of up / down signals obtained from the respective comparison determination results.
[0042]
The up / down counter 412 is a state signal generation circuit that counts up / down signals φst1 and φst2 from the counter input setting circuit 410 based on a predetermined clock φclock and generates 3-bit outputs y1 to y3 representing the state. . In this embodiment, for example, as shown in FIG. 25, a plurality of logic circuits and three J-K flip-flops are formed, and status signals y1 to y3 are output in response to φclock. FIG. 26 shows waveforms at various parts of the up / down counter 412. The status signals y1 to y3 are sent from the control signal setting circuits 414 and 41.4To be supplied.
[0043]
The control signal setting circuit 414 is a 2-bit control signal for determining clocks φi1 to φo3 to the third and fourth switching elements 40 to 54 of the main circuit 100 and the sub circuit 200 based on the counter outputs y1 to y3, respectively. This is a signal generation circuit for generating Ci1 to Co2s. In this embodiment, the signal generation circuit is formed by a plurality of logic circuits as shown in FIG. Specifically, the setting of the step-up / step-down ratio Avj and the control signals φi1 to φo2 is expressed as shown in FIG. Further, the settings of the counter outputs y1 to y3 and the control signals φi1 to φo2 are expressed as shown in FIG. From this figure, the control signals φi1 to φo2 are expressed by the following equations (1) to (4).
Ci1 = ￣y1・￣y2 + ￣y2・￣y3 + ￣y3・￣y1 (1)
Ci2 = y1 + y3 (2)
Co1 = y1・￣y2 + y2・￣y3 (3)
Co1 = ￣y1 + ￣y2・y3 (4)
Similarly, control signals Ci1s to Co2s that determine the clocks of the third and fourth switching elements 40 to 54 of the sub-circuit 200 are expressed by the following equations (5) to (8).
Ci1 = ￣y1 + ￣y2・￣y3 = Co2 (5)
Ci2 = y1 + y2・￣y3 (6)
Co1 = y1・y2 + y2・y3 + y3・y1 = ￣Ci1 (7)
Co1 = ￣y1 + ￣y3 (8)
Therefore, the logic circuit of the control signal setting circuit 414 shown in FIG. 26 is obtained from the above equations (1) to (8). In this case, the clock φsH for generating the control signal to the sub circuit 200 is set to the same step-up / step-down ratio as the main circuit 100 when the value is “1”, and the step-up / step-down ratio is set to 1 from the main circuit 100 when the value is “0”. The state is lowered. The control signals φi1 to φo2s are supplied to the clock replacement circuits 418 to 424, respectively.
[0044]
As shown in FIG. 29, the clock substitution circuits 418 to 424 generate clocks φg1 to φg3 to the second switching elements 30 to 34 by control signals Ci1 to Co2s, respectively.ReplaceThe output circuit is formed by a plurality of logic circuits and is supplied to the second or fourth switch drive circuits 304 and 308. FIG. 30 shows the values of the control signals Ci1, Ci2 and the number of capacitors r, s.
[0045]
Next, the step-up / step-down ratio switching control method according to the present invention will be described together with the operation of the switched capacitor power supply device. Referring to FIG. 31, first, when the power is turned on in step S10, control unit 400 switches clocks φg1 to φm3 so that output voltages V2 and V2s of main circuit 100 and sub circuit 200 have the same value. It sends to the drive circuits 302-308. Next, in step S12, the control unitFour 00Detects the output voltages V2 and V2s of the main circuit 100 and the sub circuit, detects whether or not the values are the same, and loads the resistance Rls of the sub circuit 200 so that the values are the same. Set. That is, the on-resistance control circuit 340 is activated, and the switching element 202 connected to the output terminal 2 of the sub-circuit 100,20 6Are supplied with clocks φls and ￣φls, respectively, and their resistance values are adjusted. At this time, if the frequency of the clock φls is fls, the load resistance Rls is expressed by the following equation (9).
Rls = 1 / (Cls・fls) (9)
The clock frequency fls is generated by the VF converter 218 shown in FIG. At this time, in FIG. 7, the output Vfb of the error amplifier 214 to which the divided output voltages {circumflex over (V)} 2 and {circumflex over (V2)} s are expressed as the following equation (10) if the feedback resistance Rfb2 is sufficiently large.
Vfb = ^ V2s + {1 / (Cfb・Rfb)} ∫ (^ V2s- ^ V2) dt (10)
In the above equation (10), {circumflex over (V)} 2 and {circumflex over (V)} 2s are resistance-divided voltages, and therefore are set to the same coefficient kv as shown in the following equations (11) and (12).
^ V2 = {Rv2 / (Rv2 + R'v2)} V2 = Kv・V2 (11)
^ V2s = {Rvs / (Rvs + R'vs)} V2s = Kv・V2s (12)
When Expressions (11) and (12) are substituted into Expression (10), Vfb is expressed as the following Expression (13).
Vfb = [V2s + {1 / (Cfb・Rfb)} ∫ (V2s−V2) dt]・Kv (13) For example, when V2s> V2, Vfb (= Vsh) gradually increases. As a result, the oscillation frequency fls of the VF converter 218 increases, and the load resistance Rls of the sub circuit decreases according to the above equation (13). As a result, the output voltage V2s of the sub circuit 200 decreases and approaches the output voltage V2 of the main circuit. In the case of V2s <V2, V2s increases by the opposite operation. Accordingly, the load resistance Rls of the sub-circuit 200 is adjusted so that V2s = V2 in a steady state. The load resistance of the sub-circuit 200 is such that V2s = V2 even if α is changed by changing the on-resistance of the switching element by changing the capacitor of the main circuit by connecting an external capacitor or by temperature rise. Rls is adjusted.
[0046]
Referring back to FIG. 31, when the load resistance Rls is adjusted in step S12, the process proceeds to step S14. In step S14, the control circuit 400 decreases the step-up / step-down ratio Avs of the sub-circuit 200 by one step. At this time, the high level of the applied clock is set to the maximum voltage Vmax to minimize the on-resistance of the switching element. Next, in step S16, it is determined whether or not the step-up / step-down ratio Avj of the main circuit 100 is to be lowered by one step. For example, FIG. 32 shows a combination of the output voltage V2 of the main circuit 100 and the output voltage V2s of the sub circuit in which the step-up / step-down ratio Avj is lowered by one stage. In this figure, circle 1 shows a case where both output voltages are lower than the set voltage V2n, and circle 3 shows a case where both output voltages exceed the set voltage V2n. Circle 2 is a case where the set voltage V2n is between V2s and V2. The circle 4 is a combination that does not normally occur. Next, FIG. 33 shows conditions for changing the step-up / step-down ratio Avj. As shown in this figure, the steady state determination circuit 408 determines whether the output voltage V2 is increasing or decreasing, as well as the voltage magnitude relationship. That is, as shown in FIG. 35, when the power is turned on in step S20, the variable Steady is set to 1 in step S22. Next, in step S24, the current output voltage V2 (nt) is compared with the output voltage V2 (nt-t) one cycle before. That is, as shown in FIG. 34, when the current output is higher than the output of the previous cycle, it is assumed that the output is increased, if it is the same, the steady state is assumed, and if it is lower, it is assumed that it is decreasing. Thus, if it is decreasing, the process proceeds to step S26 in FIG. 35, and the variable Steady = −1. If it is in a steady state, Steady = 0 in step S28, and if it is increasing, Steady = 1 in step S30. To do.
[0047]
Further, the flow will be described with reference to FIG. 36. When the on-resistance control circuit 340 is always in operation in step S42, the process proceeds to step S52, and immediately when the output voltage V2 exceeds the voltage V2n. The output voltage V2 is stabilized at V2n by lowering the high level of the gates of the output side switching elements, that is, the fourth switching elements 50 to 54 to increase the on-resistance. Steady = 0 indicates that the output voltage has not reached V2n. When the output voltage V2n is reached, Steady = 1. When starting up the power supply, make the step-up / step-down ratio Avj minimum (j = 1) and gradually increase Avj until it exceeds the desired output voltage V2n.IncreasingGo. When the number of charge transfer capacitors is three, the step-up / step-down ratio Avj is up to three times (j = 7). Therefore, even when j = 7, if the output voltage does not reach V2n, the range that can be stabilized Therefore, Steady = 0 is set. If the output voltages V2 and V2s of the main circuit 100 and the sub circuit 200 both exceed V2n while the output voltage V2s of the sub circuit 200 is increasing, the step-up / step-down ratio Avj of the main circuit 100 is lowered by one stage. Thereafter, the above operation is similarly repeated, and the output voltage V2 of the main circuit 100 is controlled to a voltage value with the least loss and higher efficiency than the desired voltage V2n.
[0048]
As described above, according to the switched capacitor power supply device, the step-up / step-down ratio switching control method, and the switch drive circuit according to the present embodiment, the control unit 400 controls the switching element of the sub circuit 200 in advance to control the current output voltage of the main circuit 100. A voltage value that is one step lower than the value is output, and based on the result, it is determined whether or not the output voltage V2 of the main circuit 100 is set to an output voltage that is one step lower than a predetermined voltage value equal to or higher than the desired voltage value V2n. However, since the switching element of the main circuit 100 is controlled, the output voltage V2 of the main circuit 100 can be constantly held at a value equal to or higher than the desired output voltage with low loss and high efficiency. At this time, the steady state determination circuit 408 samples and holds whether the output voltage of the main circuit 100 is rising, falling or steady state at a predetermined interval, and determines the state. Appropriate step-up / step-down ratio switching according to the state of the main circuit can be executed.
[0049]
The reference voltage generation circuit 406 generates a reference voltage based on the input voltage V1, and based on the reference voltage, the output voltage V2 of the main circuit 100 and the output voltage V2s of the sub circuit 200 are equal to or higher than desired voltage values. Therefore, the output voltages can be compared efficiently without using other power supply voltages. As a result, the counter input setting circuit 410 determines whether to increase or decrease the step-up / step-down ratio Avj of the main circuit 100 or the sub circuit 200 by one stage based on the outputs of the steady state determination circuit 408 and the reference voltage generation circuit 406, respectively. Since the count signal is output, it is possible to perform quick input setting by hardware. Further, the count signal from the counter input setting circuit 410 is counted by the up / down counter 412 based on a predetermined clock, so that the state of the circuit can be quickly expressed by hardware and transmitted to the control signal setting circuit 414. Can do. As a result, the control signal setting circuit 414 can efficiently set control signals for controlling the third or fourth switching elements 40 to 54 of the main circuit 100 and the sub circuit 200 based on the count result of the counter 412. it can.
[0050]
On the other hand, the sub circuit 200 can adjust the load resistance value of its own circuit according to the fluctuation of the output voltage of the main circuit 100 so that the output voltage of the same value can be obtained by the same control as the main circuit 100. Since the adjustment circuit is included, the step-up / step-down ratio can be switched efficiently even when the state of the main circuit 100 changes due to a load fluctuation of the main circuit 100, a fluctuation of the power supply voltage, or a temperature change. In this case, the load resistance Rls of the sub-circuit 200 is due to a p-channel MOSFET connected in series with its output.6thSwitching element 202 and an n-channel MOSFET connected in parallel to the output7thSwitching elements206And a capacitor connected in parallel to the output204Therefore, the resistance can be adjusted efficiently and easily. Further, the load resistance adjusting circuit compares the value obtained by resistance-dividing the output voltage of the main circuit 100 and the output voltage of the sub circuit 200 by the error amplifier 214, samples and holds the result, and based on the result. The voltage-frequency converted clock is6thand7thSwitching element 202 of206Therefore, the resistance can be adjusted efficiently and easily.
[0051]
On the other hand, according to the switched capacitor power supply device according to the present embodiment, the main circuit 100 detects the input voltage V1 and the output voltages of the respective charge transfer capacitors 10 to 14 through the first to fourth diodes.70To 76 and one side of the charge transfer capacitors 10 to 14, and the diodes 72 to 76 and the charge transfer capacitors 10 to 10 are connected between the clocks φg 1 to φg 3 of the second switching elements 30 to 34. 14 is provided with the maximum voltage output circuit 102 having the fifth switching elements 80 to 84 connected in series to the input voltage V1 and the smoothing capacitor 90 that averages and outputs the outputs of the diodes 70 to 76. A drive voltage higher than the supply voltage to the load can be effectively supplied to the switch drive circuits 302 to 308 and each unit without using a power source or the like. In this case, since the plurality of switch drive circuits for receiving the maximum output voltage Vmax from the maximum voltage output circuit 102 and driving the first to fourth switching elements 20 to 54 are included, a small chip area is effectively achieved. be able to. More specifically, the switch drive circuits 302 and 306 that drive the first to third switching elements 20 to 44 include a first inverter 310 that inverts and amplifies the clock based on the input voltage V1, and a first inverter. A clamper 318 for level-shifting the output of 310, a second inverter 312 for inverting and amplifying the output of the clamper 318 based on the maximum output voltage Vmax from the maximum voltage output circuit 102, and the output of the second inverter 312 for the maximum voltage A third inverter 314 that inverts and amplifies based on the output Vmax, and a fourth inverter 316 that inverts and amplifies the output of the third inverter 314 based on the maximum voltage output Vmax and supplies it to the first to third switching elements. Therefore, a drive circuit with high efficiency and a small chip area can be realized. The switch drive circuits 304 and 308 that drive the fourth switching elements 50 to 54 level-shift the first inverter 320 that inverts and amplifies the drive clock based on the input voltage V1, and the output of the first inverter 320. The clamper 328 that performs the reverse amplification of the output of the clamper 328 based on the maximum voltage output Vmax, and the third inverter 324 that performs the reverse amplification of the output of the second inverter 322 based on the maximum voltage output Vmax. And a level for controlling the level of the output of the third inverter 324 based on the on-resistance value of the circuit.AdjustmentCircuit 330 and levelAdjustmentA fourth inverter that inverts and amplifies the output of the third inverter 324 based on the output of the circuit 330 and supplies it to the fourth switching element.326Therefore, a drive circuit with high efficiency and a small chip area can be realized. In particular, the levelAdjustmentThe on-resistance control circuit 340 that supplies Vcon to the circuit 330 performs on-resistance control based on the error-amplified value of the current output voltage of the main circuit 100 and the output voltage of the previous cycle, and is therefore effective against changes in the output voltage. It can correspond to.
[0052]
Further, according to the switched capacitor power supply device of the present embodiment, the multivibrator 402 that generates a predetermined clock and the clock φo are divided for a predetermined period while dividing the clock φo, and the predetermined interval Tm between the clocks. Based on the clock from the multi-brator 402, the ternary counter 456 that generates a three-phase clock based on the clock φo from the multi-blator 402, the clock from the ternary counter 456, and the clock from the dead time generation circuit 454 Output circuit 458 for generating and outputting a clock to be supplied to the first, second and fifth switching elements404Therefore, an effective clock including switching control of the maximum voltage output circuit 102 can be generated. In FIG. 37, clocks φm1 to φm3 having a pulse width Tm are effectively arranged at an interval Tδ between clocks φg1 to φg3. Furthermore, the clock in this embodimentOccurrencecircuit404Includes a standby function for stopping the clock from the multivibrator 402 to the dead time generation circuit 454 and the ternary counter 456 by a predetermined standby signal φsto, so that the clock can be stopped during standby to effectively reduce power consumption. it can.
[0053]
Next, FIG. 38 shows a result of comparing the output voltages V2 and Vmax in the switched capacitor power supply device according to the present embodiment including the maximum voltage output circuit 102 and the conventional ring type switched capacitor power supply device. Yes. As shown in the figure, in the conventional technique, the voltage Vmax of the gate drive circuit only increased to 10 V, and a sufficient gate-source voltage could not be obtained. The output voltage V2 is also as low as 8.6V. The voltage efficiency η at this time is expressed by the following equation.
η = (P2 / P1) × 100 = (V2・I2 / V1 / I2) x 100 (%)
In a triple boost power supply, the relationship between the input and output currents is I1 = 3I2 regardless of the on-resistance of the switching element, the capacitance value of the capacitor, and the clock frequency, and thus the efficiency η is expressed by the following equation.
η = (V2 / 3・V1) x 100 (%)
Therefore, when the input voltage V1 = 3.8V and the output voltage V2 = 8.6V are substituted into this equation, the efficiency η is a low value of 75.4% in the conventional technique. In the present embodiment, since the output voltage V2 = 10.5V, the efficiency η is a very high value of 92.1% when substituted in the above equation. Therefore, it can be seen that the efficiency is greatly improved in this embodiment.
[0054]
As mentioned above, although the switched capacitor power supply device by this invention was demonstrated along said each embodiment, this invention is not limited to these, Unless it deviates from the claim mentioned above, various changes and improvement Combinations are of course included in the present invention.
[0055]
【The invention's effect】
As described above, according to the switched capacitor power supply device of the present invention, a predetermined input voltage is charged to and discharged from a plurality of capacitors via a plurality of switching means, and the desired output voltage that has been stepped up or down is supplied to a load. In the switched capacitor power supply device, at least a plurality of charge transfer capacitors and a plurality of first switching means are formed in a ring shape, and a second switching means for grounding the capacitor is connected to one of the charge transfer capacitors. Further, a plurality of second switching means for applying an input voltage to the other of the charge transfer capacitors and a plurality of fourth switching means for discharging and outputting the charge voltage of the charge transfer capacitors are connected, The switching means is connected to an output capacitor that averages the discharge voltage and supplies it to the load. The main circuit is formed in substantially the same manner as the main circuit, and each capacitor and switching means are formed in a chip area of (1 / α) times the chip area of each element of the main circuit. A sub-circuit for monitoring the set voltage of the output voltage of the circuit in advance, and a control means for controlling the first to fourth switching means of the main circuit and the sub-circuit to control the output voltage of the main circuit to a desired value In this case, the switching means of the sub circuit is controlled in advance to output a voltage value one step lower than the current output voltage value of the main circuit, and based on the result, the output voltage of the main circuit is a predetermined voltage value or higher. Control means for controlling the switching means of the main circuit while determining whether or not the output voltage is one stage lower than the voltage value of the main circuit. It is possible to always maintain the output voltage of the path at a value equal to or higher than the desired output voltage with low loss and high efficiency.
[0056]
According to the switched capacitor power supply device of the second aspect of the present invention, the control means samples and holds whether the output voltage of the main circuit is rising, falling, or in a steady state at a predetermined interval. In addition, since the steady state determining means for determining the state is included, it is possible to execute appropriate step-up / step-down ratio switching according to the state of the main circuit.
[0057]
According to the switched capacitor power supply device of the third aspect of the present invention, the control means generates the reference voltage based on the input voltage, and the output voltage of the main circuit and the sub circuit based on the reference voltage. Since the comparison means for comparing whether or not the output voltage is equal to or higher than a desired voltage value is included, the output voltages can be efficiently compared without using other power supply voltages.
[0058]
According to the switched capacitor power supply device of the fourth aspect of the present invention, whether the control means lowers or increases the output voltage of the main circuit or the sub circuit by one stage based on the respective results of the steady state determination means and the comparison means. Since it includes an input setting means for outputting a count signal representing the above, it is possible to perform quick input setting by hardware.
[0059]
According to the switched capacitor power supply device according to claim 5 of the present invention, since the control means includes a counter that counts the count signal from the input setting means based on a predetermined clock, the state is quickly expressed by hardware. Can communicate.
[0060]
According to the switched capacitor power supply device of the sixth aspect of the present invention, the control means sets the control signal for controlling the second switching means or the third switching means of the main circuit and the sub circuit based on the count result of the counter. Since the signal setting means is included, the control signal can be set efficiently.
[0061]
According to the switched capacitor power supply device of the seventh aspect of the present invention, the load resistance of the own circuit is changed according to the fluctuation of the output voltage of the main circuit so that the sub circuit obtains the same output voltage by the same control as the main circuit. Therefore, the step-up / step-down ratio can be switched efficiently even when the state of the main circuit changes depending on the load fluctuation of the main circuit, the fluctuation of the power supply voltage, or the temperature change.
[0062]
According to the switched capacitor power supply device according to claim 8 of the present invention, the load resistance of the sub circuit includes the first switching means connected in series to the output and the second switching means connected in parallel to the output. And a switched capacitor resistor including a capacitor connected in parallel to the output, the resistance can be adjusted efficiently and easily.
[0063]
According to the switched capacitor power supply device of the ninth aspect of the present invention, the load resistance adjusting means includes comparing means for comparing the output voltage of the main circuit and the output voltage of the sub circuit, and sampling means for sample-holding the result. And voltage-frequency conversion means for supplying a voltage-frequency converted clock based on the output of the sample means to the first and second switching means of the load resistor, so that the resistance can be adjusted efficiently and easily. Can do.
[0064]
According to the switched capacitor power supply device according to claim 10 of the present invention, the switched capacitor power supply that charges / discharges a predetermined input voltage to / from a plurality of capacitors via a plurality of switching means and obtains a desired output voltage that is stepped up / down. In the apparatus, a plurality of charge transfer capacitors, a plurality of first switching means that are alternately connected in series to the charge transfer capacitors to form a loop circuit, and switch the connection order of the charge capacitors in the loop circuit; A second switching means connected to one of the charge transfer capacitors to control each capacitor so as to be grounded, and a plurality of third switches connected to the other of the charge transfer capacitors to control input voltage freely. Switching means and the other of the charge transfer capacitor, and the charge voltage of the capacitor is A plurality of fourth switching means for freely controlling power, and a first output capacitor for averaging the discharge voltage from the fourth switching means and supplying the same to the load, and further for the input voltage and each charge transfer A plurality of diodes for detecting the output voltage of the capacitor and an input voltage connected to one side of the charge transfer capacitor, and a diode and a capacitor connected in series to the input voltage during switching of the second switching means; The maximum voltage output means having the switching means and the second output capacitor that averages and outputs the output of the diode is included, so that a drive voltage higher than the supply voltage to the load can be obtained without using an auxiliary power source or the like. Can do.
[0065]
According to the switched capacitor power supply device of the eleventh aspect of the present invention, since it includes a plurality of switch drive circuits that receive the output voltage from the maximum voltage output means and respectively drive the first to fourth switching means, the number is small. The chip area can be effectively achieved.
[0066]
According to the switch drive circuit in the switched capacitor power supply device of the twelfth aspect of the present invention, the switch drive circuit for driving the first to third switching means is configured to invert and amplify the drive clock based on the input voltage. An inverter, a clamper for level shifting the output of the first inverter, a second inverter for inverting and amplifying the output of the clamper based on the output voltage of the maximum voltage output means, and an output of the second inverter for maximum voltage output A third inverter that inverts and amplifies based on the output voltage of the means, and a fourth inverter that inverts and amplifies the output of the third inverter based on the output voltage of the maximum voltage output means and supplies it to the first to third switching means Therefore, a drive circuit with high efficiency and a small chip area can be realized.
[0067]
According to the switch drive circuit of the thirteenth aspect, the switch drive circuit for driving the fourth switching means has a first inverter that inverts and amplifies the drive clock based on the input voltage, and a level of the output of the first inverter. A clamper that shifts, a second inverter that inverts and amplifies the output of the clamper based on the output voltage of the maximum voltage output means, and a third inverter that inverts and amplifies the output of the second inverter based on the output voltage of the maximum voltage output means Inverter, level control means for level-controlling the output of the third inverter based on the ON resistance value of the fourth switching means, and inverting and amplifying the output of the third inverter based on the output of the level control means And a fourth inverter for supplying power to the first to third switching means, so that the drive circuit is efficient and has a small chip area. It can be realized.
[0068]
According to the switch drive circuit of the fourteenth aspect of the present invention, the level control means includes the on-resistance control means for controlling the on-resistance based on the error amplified value of the input voltage and the output voltage. Effective forCorrespondencecan do.
[0069]
According to the switched capacitor power supply device of the fifteenth aspect of the present invention, a multivibrator that generates a predetermined clock, and delays each clock for a predetermined period while dividing the clock, thereby setting a predetermined interval between the clocks. A clock interval generating means to be formed, an n-ary counter that counts a predetermined number of clocks from the multiblator to generate an n-fold clock, a first clock based on the clock from the n-ary counter and the clock from the clock interval generating means. Since the clock generation circuit includes the output circuit that generates and outputs the n-phase clock supplied to the switching means, an effective clock including the switching control of the maximum voltage output circuit can be generated.
[0070]
According to the switched capacitor power supply device of the sixteenth aspect of the present invention, the clock generation circuit includes a standby function for stopping the clock from the multivibrator to the clock interval generation means and the n-ary counter by a predetermined standby signal. Sometimes the clock can be stopped to effectively reduce power consumption.
[0071]
According to the step-up / step-down ratio switching control method for a switched capacitor power supply device according to claim 17 of the present invention, a predetermined input voltage is charged / discharged to / from a plurality of capacitors via a plurality of switching means, and the desired output that has been stepped up / down is obtained. In the step-up / step-down ratio switching control method in a switched capacitor power supply device for obtaining a voltage, by controlling a plurality of switching means, r capacitors among a plurality of capacitors are charged, discharged from the s capacitors, and (s / r) A main circuit that obtains twice the output voltage, and a sub-circuit that is configured in substantially the same manner as the main circuit, and whose capacitor and switching means are formed in a chip area that is (1 / α) times that of each element of the main circuit. When the output voltage of the main circuit is controlled, the switching means of the sub circuit is controlled in advance. Whether or not to output a voltage value one step lower than the current output voltage value of the main circuit, and to make the output voltage of the main circuit one step lower than a predetermined voltage value equal to or higher than a desired voltage value based on the result Since the switching means of the main circuit is controlled while judging whether or not, the output voltage of the main circuit can be constantly held at a value higher than the desired output voltage with low loss and high efficiency.
[0072]
According to the step-up / step-down ratio switching control method according to claim 18 of the present invention, when the main circuit is controlled based on the value of the output voltage of the sub circuit, the output voltage of the main circuit is increasing or decreasing. Since the main circuit is controlled while sampled and held at a predetermined interval to determine whether it is in a steady state or not, the appropriate step-up / step-down ratio switching according to the state of the main circuit can be executed.
[0073]
According to the step-up / step-down ratio switching control method according to the nineteenth aspect of the present invention, the reference voltage is generated based on the input voltage, and the output voltage of the main circuit and the output voltage of the sub circuit are greater than or equal to desired voltage values based on the reference voltage. Since the main circuit is controlled while comparing whether or not the output voltages are equal to each other, the output voltages can be compared efficiently without using other power supply voltages.
[0074]
According to the step-up / step-down ratio switching control method according to the twentieth aspect of the present invention, whether or not the output voltage of the main circuit or the sub circuit is decreased or increased by one stage based on the steady state determination and the output comparison between the main circuit and the sub circuit. Therefore, appropriate step-up / step-down ratio switching according to the state of the main circuit can be executed.
[0075]
According to the step-up / down ratio switching control method according to claim 21 of the present invention, when the output voltage of the sub circuit is obtained, the load of the sub circuit is adjusted according to the change of the load of the main circuit. Alternatively, the step-up / step-down ratio can be switched efficiently even when the state of the main circuit changes depending on the situation such as fluctuation of the power supply voltage or temperature change.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an embodiment of a switched capacitor power supply device according to the present invention.
2 is a circuit diagram showing an internal configuration example of a main circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
3 is a circuit diagram showing an example of the internal configuration of a sub-circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
4 is a block diagram showing an example of a load resistance of a sub-circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 5 is a circuit diagram showing a specific example of a load resistance of a sub circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
6 is a time chart showing a clock for driving a load resistance of a sub circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1; FIG.
7 is a circuit diagram showing a main part for adjusting a load resistance of a sub circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 8 is a circuit diagram showing a main part for driving a load resistance of a sub-circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
9 is a circuit diagram showing a main part for driving a load resistance of a sub-circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
10 is a circuit diagram showing an example of a switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
11 is a time chart showing waveforms of respective parts of the switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
12 is a circuit diagram showing an example of a switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
13 is a circuit diagram showing an example of a switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
14 is a time chart showing waveforms of respective parts of a switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
15 is a time chart showing waveforms of respective parts of a switch drive circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
16 is a circuit diagram showing an example of an on-resistance control circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
17 is a circuit diagram showing an example of a clock generation circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
18 is a time chart showing waveforms of respective portions of the clock generation circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 19 is a circuit diagram showing an example of a reference voltage generating circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
20 is a circuit diagram showing an example of a steady state determination circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 21 is a time chart showing waveforms of respective portions of a steady state determination circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
22 is a time chart showing waveforms of respective parts of a steady state determination circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 23 is a time chart showing waveforms of respective portions of a steady state determination circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
24 is a circuit diagram showing an example of a counter input setting circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
25 is a table showing signal combinations in a counter input setting circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
26 is a circuit diagram showing an example of an up / down counter applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
27 is a table for explaining the relationship between the step-up / step-down ratio and the control signal in the switched capacitor power supply device according to the embodiment of FIG. 1;
28 is a table for explaining the relationship between the counter output and the control signal in the conventional switched capacitor power supply device of FIG.
29 is a circuit diagram showing an example of a clock replacement circuit applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
30 is a table showing a relationship between a control signal and the number of capacitors in the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 31 is a flowchart showing an outline of a step-up / down ratio switching control method for a switched capacitor power supply device according to the present invention;
FIG. 32 is a diagram showing a relationship of output voltages for explaining a step-up / step-down ratio switching control method for a switched capacitor power supply device according to the present invention.
FIG. 33 is a table showing a relationship between output voltages for explaining a step-up / step-down ratio switching control method for a switched capacitor power supply device according to the present invention.
FIG. 34 is a graph showing the relationship between output voltages for explaining the step-up / step-down ratio switching control method of the switched capacitor power supply device according to the present invention.
FIG. 35 is a flowchart for explaining a step-up / step-down ratio switching control method for a switched capacitor power supply device according to the present invention;
FIG. 36 is a flowchart for explaining a step-up / step-down ratio switching control method for a switched capacitor power supply device according to the present invention;
FIG. 37 is a time chart showing an example of a clock applied to the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 38 is a graph for explaining the effect of the switched capacitor power supply device according to the embodiment of FIG. 1;
FIG. 39 is a circuit diagram showing an example of a switched capacitor power supply device according to the prior art.
40 is a time chart showing clocks applied to the switched capacitor power supply device of FIG. 39. FIG.
41 is a circuit diagram showing an example of a clock replacement circuit applied to the switched capacitor power supply device of FIG. 39;
42 is a table showing the relationship between the control signal and the number of capacitors in the switched capacitor power supply device of FIG. 39. FIG.
43 is a circuit diagram showing an equivalent circuit for explaining a problem in the switched capacitor power supply device of FIG. 39;
44 is a table showing an example of a step-up / step-down ratio in the switched capacitor power supply device of FIG. 39. FIG.
[Explanation of symbols]
10-14 capacitor for charge transfer
20-24 First switching element
30-34 2nd switching element
40-44 3rd switching element
50-54 4th switching element
60 output capacitors
70-76 diode
80 to 84 fifth switching element
90 Smoothing capacitor
100 Main circuit
200 Subcircuit
302 to 308 switch drive circuit
340 On-resistance control circuit
400 control unit
404 Clock generation circuit
406 Reference voltage generation circuit
408 Steady state determination circuit
410 Counter input setting circuit
412 Up / down counter
414 Control signal setting circuit
416 Clock replacement circuit

Claims

In a switched capacitor power supply apparatus that charges / discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means and supplies a desired output voltage that is stepped up / down to a load, the apparatus includes:
At least a plurality of charge transfer capacitors and a plurality of first switching means are formed in a ring shape, and a second switching means for grounding the capacitor is connected to one of the charge transfer capacitors. A plurality of third switching means for applying an input voltage to the other side of the capacitor and a plurality of fourth switching means for discharging and outputting the charge voltage of the charge transfer capacitor are connected to the fourth switching means. A main circuit formed by connecting an output capacitor that averages the discharge voltage and supplies the load to the load;
The sub-circuit is formed in substantially the same manner as the main circuit, and each capacitor and switching means are formed in a chip area of (1 / α) times (α is approximately 100 to 1000) of each element of the main circuit. A sub-circuit for monitoring in advance the set voltage of the output voltage of the main circuit;
Control means for controlling the first to fourth switching means of each of the main circuit and the sub circuit to control the output voltage of the main circuit to a desired value, and controlling the switching means of the sub circuit in advance. Whether to output a voltage value that is one step lower than the current output voltage value of the main circuit, and whether to make the output voltage of the main circuit one step lower than a predetermined voltage value that is equal to or higher than a desired voltage value based on the result And a control means for controlling the switching means of the main circuit while judging whether or not

2. The switched capacitor power supply device according to claim 1, wherein the control means samples and holds whether the output voltage of the main circuit is rising, falling, or in a steady state at a predetermined interval. A switched-capacitor power supply apparatus comprising steady state determination means for determining the state.

3. The switched capacitor power supply device according to claim 2, wherein the control means includes a reference voltage generating means for generating a reference voltage based on an input voltage, an output voltage of the main circuit based on the reference voltage, and the sub circuit. A switched capacitor power supply device comprising: comparing means for comparing whether or not the output voltage is equal to or higher than a desired voltage value.

4. The switched capacitor power supply device according to claim 2, wherein the control unit sets the output voltage of the main circuit or the sub circuit to one stage based on a result of each of the steady state determination unit and the comparison unit. A switched capacitor power supply comprising an input setting means for outputting a count signal indicating whether to lower or raise.

5. The switched capacitor power supply apparatus according to claim 4, wherein the control means includes a counter that counts a count signal from the input setting means based on a predetermined clock.

6. The switched capacitor power supply device according to claim 5, wherein the control means sets a control signal for controlling the second switching means or the third switching means of the main circuit and the sub circuit, respectively, based on a count result of the counter. A switched capacitor power supply device comprising control signal setting means.

7. The switched capacitor power supply device according to claim 1, wherein the sub-circuit is adapted to fluctuations in the output voltage of the main circuit so as to obtain a similar output voltage by the same control as the main circuit. A switched capacitor power supply comprising a load resistance adjusting means capable of adjusting the value of the load resistance of its own circuit in response.

8. The switched capacitor power supply device according to claim 7, wherein the load resistance of the sub-circuit includes first switching means connected in series to the output thereof, second switching means connected in parallel to the output, and output. A switched capacitor power supply device comprising a switched capacitor resistor including a capacitor connected in parallel with the capacitor.

9. The switched capacitor power supply device according to claim 7, wherein the load resistance adjusting means compares and compares the output voltage of the main circuit with the output voltage of the sub circuit, and samples and holds the result. A switched capacitor power supply comprising: sampling means; and voltage-frequency conversion means for supplying a voltage-frequency converted clock based on the output of the sampling means to the first and second switching means of the load resistor. apparatus.

In a switched capacitor power supply apparatus that charges / discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means to obtain a desired output voltage that is stepped up or down,
The apparatus includes a plurality of charge transfer capacitors, and a plurality of first switching means that are alternately connected in series to the charge transfer capacitors to form a loop circuit, and switch the connection order of the charge capacitors in the loop circuit. And a second switching means connected to one of the charge transfer capacitors to control each capacitor in a groundable manner, and connected to the other of the charge transfer capacitors to control an input voltage to be freely applied. A plurality of third switching means, a plurality of fourth switching means connected to the other of the charge transfer capacitors to control the charge voltage of the capacitor so as to be freely discharged; and a discharge from the fourth switching means A first output capacitor that averages the voltage and supplies it to the load;
And a plurality of diodes for detecting an input voltage and an output voltage of each charge transfer capacitor; and an input voltage connected to one side of the charge transfer capacitor, and the switching between the second switching means. A switched capacitor power supply comprising: a maximum voltage output means having a fifth switching means for connecting a diode and a capacitor in series with an input voltage; and a second output capacitor for averaging and outputting the output of the diode. apparatus.

11. The switched capacitor power supply device according to claim 10, wherein the device includes a plurality of switch drive circuits that receive the output voltage from the maximum voltage output means and respectively drive the first to fourth switching means. A switched capacitor power supply device.

Oite the switched capacitor power supply device according to claim 11, switch driving circuit for driving the first to third switching means includes a first inverter for inverting amplifying the driving clock based on the input voltage, said A clamper for level shifting the output of one inverter, a second inverter for inverting and amplifying the output of the clamper based on an output voltage of the maximum voltage output means, and an output of the second inverter for the maximum voltage output means A third inverter that inverts and amplifies the output based on the output voltage of the first inverter, and inverts and amplifies the output of the third inverter based on the output voltage of the maximum voltage output means, and supplies the amplified output to the first to third switching means. A switched capacitor power supply device comprising: a fourth inverter.

Oite the switched capacitor power supply device according to claim 11, wherein the fourth switch driving circuit for driving the switching means includes a first inverter for inverting amplifying the driving clock based on the input voltage, the first inverter , A second inverter for inverting the output of the clamper based on the output voltage of the maximum voltage output means, and an output of the second inverter as an output voltage of the maximum voltage output means A third inverter that inverts based on the output, level control means for level-controlling the output of the third inverter based on the on-resistance value of the circuit, and output of the third inverter level-controlled by the level control means And a fourth inverter that inverts and amplifies and supplies the first to third switching means Capacitor power supply.

In the switched capacitor power supply according to claim 13, wherein the level control means is characterized in that on-resistance control means for ON resistance control on the basis of input and output voltage value error amplifier is connected to switched capacitor power supply.

15. The switched capacitor power supply device according to claim 11, wherein the device delays each clock for a predetermined period while dividing the clock by a multivibrator that generates the predetermined clock. A clock interval generating means for forming a predetermined interval between the clocks, an n-ary counter for generating a clock of n times by counting a clock from the multi-blator a predetermined number of times, a clock from the n-ary counter and the clock interval A switched capacitor power supply device comprising: a clock generation circuit including an output circuit that generates and outputs an n-phase clock supplied to the first switching means based on a clock from the generation means.

16. The switched capacitor power supply device according to claim 15, wherein the clock generation circuit includes a standby function for stopping a clock from the multivibrator to the clock interval generation unit and the n-ary counter by a predetermined standby signal. Switched capacitor power supply.

In a step-up / step-down ratio switching control method in a switched capacitor power supply apparatus that charges / discharges a predetermined input voltage to a plurality of capacitors via a plurality of switching means to obtain a desired output voltage that is stepped up / down.
A main circuit that charges r capacitors out of the plurality of capacitors and controls the plurality of switching means to discharge the s capacitors to obtain an output voltage that is (s / r) times the input voltage, and the main circuit And a sub circuit in which the capacitor and the switching means are formed in a chip area (1 / α) times as large as each element of the main circuit,
When controlling the output voltage of the main circuit, the switching means of the sub circuit is controlled in advance to output a voltage value that is one step lower than the current output voltage value of the main circuit. Step-up / step-down ratio switching control in a switched capacitor power supply device, wherein the switching means of the main circuit is controlled while determining whether or not the output voltage is set to an output voltage one step lower than a predetermined voltage value equal to or higher than a desired voltage value Method.

18. The step-up / step-down ratio switching control method according to claim 17, wherein when the method controls the main circuit based on the value of the output voltage of the sub-circuit, the output voltage of the main circuit is increasing or decreasing. A step-up / step-down ratio switching control method in a switched-capacitor power supply device, wherein the main circuit is controlled while sample-holding at a predetermined interval to determine whether it is in a steady state or not, and determining the state.

18. The step-up / step-down ratio switching control method according to claim 17, wherein the method generates a reference voltage based on an input voltage, and based on the reference voltage, the output voltage of the main circuit and the output voltage of the sub circuit are a desired voltage. A step-up / step-down ratio switching control method in a switched capacitor power supply device, wherein the main circuit is controlled while comparing whether or not the value is greater than or equal to a value.

The step-up / step-down ratio switching control method according to claim 18 or 19, wherein the method sets the output voltage of the main circuit or the sub circuit to 1 based on the steady state determination and the output comparison of the main circuit and the sub circuit. A step-up / step-down ratio switching control method for a switched-capacitor power supply apparatus, wherein the step-down or step-up determination is made.

21. The step-up / step-down ratio switching control method according to claim 17, wherein when the output voltage of the sub circuit is obtained, the method adjusts the load of the sub circuit according to the fluctuation of the load of the main circuit. A step-up / step-down ratio switching control method in a switched capacitor power supply device.