JP4214787B2

JP4214787B2 - Amplifier circuit and control method thereof

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Publication number: JP4214787B2
Application number: JP2003027717A
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Inventors: 吉彦中平; 弘土
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Priority date: 2002-02-06
Filing date: 2003-02-05
Publication date: 2009-01-28
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Description

【０００１】
【発明の属する技術分野】
本発明は負荷を駆動する増幅回路及びその制御方法に関し、特に演算増幅器のオフセット電圧を補正する増幅回路に関する。
【０００２】
【従来の技術】
従来、負荷を駆動する増幅回路では、増幅回路を構成する能動素子の特性ばらつきにより、オフセット電圧が生じるという問題がある。この問題を解決するため、これまでオフセット電圧を補正する様々な方法が用いられてきた。その中で、キャパシタを用いたオフセット電圧補正手段を有する増幅回路の代表例として、特公平５−８５０８５号公報、特開平９−２４４５９０号公報に記載されている増幅回路が挙げられる。
【０００３】
図２５は特公平５−８５０８５号公報に記載されている従来の増幅回路の構成を示す図である。図２５において、従来の増幅回路は、非反転入力端及び反転入力端にそれぞれ回路入力端子６２１、６２２から差動入力＋ＩＮ、−ＩＮが印加される演算増幅器６４１及び６４２と、キャパシタ６３１及び６３２と、トランジスタスイッチ６０１〜６１２とを有している。スイッチ６０１、６０２、６０８、６０９、６１０及び６１１は第一のスイッチグループ、スイッチ６０３、６０４、６０５、６０６、６０７及び６１２は第２のスイッチグループを形成する。第１のスイッチグループと第２のスイッチグループとは交互にオンするように制御される。
【０００４】
図２５に示した増幅回路の動作について説明する。図２５において、まず、第１のスイッチグループがオン状態、第２のスイッチグループがオフ状態に制御される。この状態では、演算増幅器６４１は、スイッチ６０１、６０２及び６１１が閉じるので、入力端に供給される差動信号を出力端子に出力する。一方、演算増幅器６４２の非反転入力端は接地され、出力端にはオフセット電圧分が出力される。このオフセット電圧によってキャパシタ６３２は充電され、オフセット電圧を保持する。
【０００５】
次に、第１のスイッチグループがオフ状態、第２のスイッチグループがオン状態に制御される。この状態では、スイッチ６０６、６０７及び６１２が閉じ、逆相の入力端子６２２と演算増幅器６４２の反転入力端間にキャパシタ６３２が直列に接続されるので、差動信号−ＩＮに逆極性のオフセット電圧が重畳され演算増幅器６４２の反転入力端に印加される。この結果、演算増幅器６４２の出力からオフセット電圧が相殺されて補正される。
【０００６】
上記のスイッチ群の交互の動作を繰り返すことにより、演算増幅器６４１についても演算増幅器６４２と同じ動作が行われ、演算増幅器６４１のオフセット電圧も補正される。補正された演算増幅器６４１及び６４２の出力電圧が出力端子６２３に交互に出力されることにより、図２５の増幅回路では高精度出力を可能としている。
【０００７】
また、図２６は特開平９−２４４５９０号公報に記載されている従来の増幅回路の構成を示す図である。図２６において、従来の増幅回路は、演算増幅器７０３と、オフセット補正回路７０４とを有しており、オフセット補正回路７０４は、キャパシタ７０５と、スイッチ７０６〜７０８とを有している。外部から供給される入力電圧Ｖｉｎは、増幅回路の入力端子７０１を介して演算増幅器７０３の非反転入力端子に入力される。演算増幅器７０３の出力電圧Ｖout は、増幅回路の出力端子７０２を介して外部に出力される。
【０００８】
演算増幅器７０３の非反転入力端子と演算増幅器７０３の出力端子との間には、スイッチ７０６及び７０７が直列に接続される。スイッチ７０６とスイッチ７０７との接続点と演算増幅器７０３の反転入力端子との間には、キャパシタ７０５が接続される。また、演算増幅器７０３の反転入力端子と演算増幅器７０３の出力端子との間には、スイッチ７０８が接続される。
【０００９】
次に、図２６に示した増幅回路の動作について図面を用いて説明する。図２７は図２６に示した増幅回路の動作を示すタイミングチャートである。図２６及び２７に示したように、まず、前回の状態である期間Ｔ１においては、スイッチ７０７のみをオン状態とし、他のスイッチ７０６及び７０８をオフ状態にしている。これにより、演算増幅器７０３の出力端子と反転入力端子とがキャパシタ７０５を介して接続される。この状態では出力電圧Ｖout の電圧レベルは前回の出力電圧が継続している。
【００１０】
期間Ｔ２では、スイッチ７０７に加えて、スイッチ７０８がオンとなる。入力電圧Ｖｉｎの電圧レベルが変わると、それに応じて出力電圧Ｖout は変化し、オフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。このとき、キャパシタ７０５は短絡され、キャパシタ７０５の両端は同電位となる。また、スイッチ７０７及び７０８をオンすることにより、キャパシタ７０５の両端は演算増幅器７０３の出力端に接続されるので、キャパシタ７０５の両端の電位は共に演算増幅器７０３の出力によってＶout （＝Ｖｉｎ＋Ｖoff ）となる。
【００１１】
期間Ｔ３において、スイッチ７０８をオンのままでスイッチ７０７をオフにし、その後スイッチ７０６をオンにする。これにより、キャパシタ７０５の一端は入力端に接続され、その電位はＶout からＶｉｎに変化する。スイッチ７０８がオンなので、キャパシタ７０５の他端の電位は出力電圧Ｖout のままである。したがって、キャパシタ７０５に印加される電圧はＶout −Ｖｉｎ＝Ｖｉｎ＋Ｖoff −Ｖｉｎ＝Ｖoff となり、キャパシタ７０５にオフセット電圧Ｖoff に相当する電荷が充電される。
【００１２】
期間Ｔ４では、スイッチ７０６及び７０８をオフにし、その後スイッチ７０７をオンにする。スイッチ７０６及び７０８をオフにすることにより、キャパシタ７０５が演算増幅器７０３の反転入力端及び出力端間に直接接続され、キャパシタ７０５にオフセット電圧Ｖoff が保持される。スイッチ７０７をオンにすることにより、演算増幅器７０３の反転入力端子に出力端子の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなるためオフセット電圧は相殺され、高精度な電圧を出力することができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図２５に示した従来の増幅回路では、キャパシタの一端の電位を常に接地電位から入力信号−ＩＮのレベルまで立ち上げる必要がある。そのため、オフセット補正動作においてキャパシタの充放電を伴うため消費電力が大きいという問題がある。
【００１４】
また、図２６に示した従来の増幅回路では、キャパシタ両端の電位差はオフセット電圧分だけであり、キャパシタの充放電による消費電力は図２５に示した増幅回路よりも抑えることができる。
【００１５】
しかし、演算増幅器に生じるオフセット電圧は入力信号の電圧レベルに応じてその大きさが異なる。なお、入力信号の電圧レベルの変化によるオフセット電圧の変動はｍＶ単位の変動ではある。しかし、増幅回路が例えば液晶ディスプレイを駆動する駆動回路として用いられる場合、このｍＶ単位の変動が液晶ディスプレイの階調表示に影響を与えてしまう。特に、液晶ディスプレイに多階調表示、高精細表示が要求される場合には、オフセット電圧の変動に対処することが必須となる。
【００１６】
従って、増幅回路に供給される入力信号の電圧レベルが変化する場合には、入力信号の電圧レベルに応じてオフセット電圧の大きさが異なるので、図２６に示した増幅回路において高精度出力を実現するためには、１出力毎にオフセット補正動作を行う必要がある。１出力毎にオフセット補正動作を行うと、オフセット電圧を記憶させるキャパシタを１出力毎に充放電させなければならないので、図２６に示した増幅回路でもオフセット補正動作時の消費電力が大きいという問題がある。
【００１７】
また、オフセット補正動作をスイッチ制御により行うと、スイッチング時に生じる容量結合の影響により出力精度が低下するという問題もある。一方、オフセット電圧を記憶させるキャパシタの容量を大きくすることによりスイッチング時に生じる容量結合の影響による出力精度の低下を抑制することができるが、容量を大きくすると１出力毎に行うオフセット補正動作によるキャパシタの充放電により消費電力が増大するという問題がある。
【００１８】
上記では、図２５及び図２６に示した増幅回路の問題点について説明したが、キャパシタを用いたオフセット補正手段を有する他の増幅回路にも同様の問題点がある。
【００１９】
本発明の目的は、低消費電力化及び高精度出力を実現することができる増幅回路及びその制御方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明による増幅回路は、複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記制御手段は、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の前記出力端子に接続することを特徴とする。
【００２１】
本発明による別の増幅回路は、一対の入力端子の一方が入力信号が供給される回路入力端子に接続される演算増幅器と、複数のキャパシタと、前記一対の入力端子の他方と前記演算増幅器の出力端子との間に接続される第１のスイッチと、一端が前記一対の入力端子の一方に接続される第２のスイッチと、前記第２のスイッチの他端と前記出力端子との間に接続される第３のスイッチと、前記第２のスイッチの他端と前記複数のキャパシタの一端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記一対の入力端子の他方と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記入力信号の電圧レベルに応じて前記スイッチの各々を制御し前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるスイッチ制御手段とを含むことを特徴とする。
【００２４】
本発明による制御方法は、入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記制御ステップは、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記１出力期間の第２の期間に、前記一端を前記回路入力端子から切り離し前記他端を前記出力端子から切り離すと共に、前記一端を前記出力端子に接続することを特徴とする。
【００２５】
本発明による別の増幅回路は、複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、前記制御手段は、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続することを特徴とする。
本発明による別の増幅回路は、一対の入力端子の一方が入力信号が供給される回路入力端子に接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有する演算増幅器と、一端が前記複数の端子にそれぞれ接続される複数のキャパシタと、一端が前記一対の入力端子の一方に接続される第１のスイッチと、前記第１のスイッチの他端と前記演算増幅器の出力端子との間に接続される第２のスイッチと、前記第１のスイッチの他端と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記複数の端子と前記出力端子との間にそれぞれ接続される複数のスイッチと、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるべく、前記複数の端子のうち前記一のキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめると共に前記スイッチの各々を制御する制御手段とを含むことを特徴とする。
本発明による別の制御方法は、入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、前記制御ステップは、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記第２の期間に、前記選択されるキャパシタの他端を前記回路入力端子から切り離しその一端を前記出力端子から切り離すと共に、その他端を前記出力端子に接続することを特徴とする。
【００２６】
本発明の作用は次の通りである。入力信号の電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶手段に記憶させておくことにより、入力信号の電圧レベルが変化する度に、記憶していたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の増幅回路と比較して、消費電力を低減することができる。
【００２７】
また、記憶手段として複数のキャパシタを使用し、制御手段が、入力信号の電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力を補正する。そのため、高精度なオフセット補正動作を行うことが可能となり、高精度出力が可能となる。また、一度オフセット電圧が記憶、保持されると、次に同じ電圧レベルを有する入力信号が増幅回路に供給されたときに、同じキャパシタが選択されこのキャパシタに記憶、保持されたオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタに充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【００２８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を用いて説明する。図１は本発明の実施の形態による増幅回路の構成を示す図である。なお、以下に示す全ての図において同等部分は同一符号にて示している。
【００２９】
図１において、本発明の実施の形態による増幅回路は、入力信号選択手段７と、演算増幅器１０と、オフセット補正回路１１と、制御手段１２とを有している。入力信号選択手段７は、外部からのＮ（Ｎは正の整数）個の入力信号（それら入力信号の電圧レベルはそれぞれＶｉｎ１〜ＶｉｎＮである）がそれぞれ供給されるＮ個の回路入力端子（増幅回路の入力端子）と演算増幅器１０の非反転入力端子との間にそれぞれ接続される入力信号選択スイッチ７−１〜７−Ｎを有している。
【００３０】
入力信号選択手段７は制御手段１２の制御に従ってＮ個の入力信号のいずれか１つを選択し、この選択された入力信号は演算増幅器１０の非反転入力端子に入力される。ここで、入力信号の選択は所定の期間（１出力期間）毎に行われる。ボルテージフォロワの演算増幅器１０は、入力信号選択手段７により選択された入力信号の電圧と等しい出力電圧Ｖout を回路出力端子８（増幅回路の出力端子）を介して外部に出力する。
【００３１】
オフセット補正回路１１は、スイッチ１〜３と、複数のキャパシタ６−１〜６−Ｎを有するキャパシタ群６と、複数のキャパシタ選択スイッチ４−１〜４−Ｎを有するスイッチ群４と、複数のキャパシタ選択スイッチ５−１〜５−Ｎを有するスイッチ群５とを有している。スイッチ１は、演算増幅器１０の反転入力端子と演算増幅器１０の出力端との間に接続され、スイッチ２及び３は、演算増幅器１０の非反転入力端子と演算増幅器１０の出力端との間に直列に接続されている。
【００３２】
また、複数のキャパシタ６−１〜６−Ｎの一端はスイッチ群４を介してスイッチ２とスイッチ３の接続点に共通に接続され、複数のキャパシタ６−１〜６−Ｎの他端はスイッチ群５を介して演算増幅器１０の反転入力端子に接続されている。
【００３３】
制御手段１２は、外部から供給される、あるいは内部で生成される入力信号選択指示に応じて入力信号選択手段７の入力信号選択スイッチ７−１〜７−Ｎを制御する。また、制御手段１２は、入力信号選択指示に応じて複数のキャパシタ６−１〜６−Ｎの中からいずれか１つのキャパシタを選択するようにキャパシタ選択スイッチ４−１〜４−Ｎ及び５−１〜５−Ｎを制御する。換言すれば、制御手段１２は、入力信号選択手段７により選択された入力信号の電圧レベルに応じてスイッチ４−１〜４−Ｎ及び５−１〜５−Ｎを制御する。また、制御手段１２は、スイッチ１〜３を制御することによりオフセット補正動作の制御を行う。
【００３４】
なお、Ｎ個の入力信号の電圧レベルＶｉｎ１〜ＶｉｎＮは互いに異なる値であり、複数のキャパシタ６−１〜６−Ｎはこれ等電圧レベルＶｉｎ１〜ＶｉｎＮにそれぞれ１対１に対応付けられており、制御手段１２は入力信号の電圧レベルに対応付けられた一のキャパシタを選択する。
【００３５】
しかしながら、複数のキャパシタ６−１〜６−Ｎと電圧レベルＶｉｎ１〜ＶｉｎＮとが１対１に対応付けられている場合に限定されるものではなく、例えば、入力信号の電圧レベルがＶｉｎ１である場合に選択されるキャパシタと電圧レベルがＶｉｎ２である場合に選択されるキャパシタとが同一となるように制御手段１２は制御を行ってもよい。
【００３６】
すなわち、電圧レベルＶｉｎ１〜ＶｉｎＮの中に互いに同一または略同一となる値があってもよく、上述した例では電圧レベルＶｉｎ１及びＶｉｎ２が互いに同一または略同一のレベルである。従って、制御手段１２は入力信号の電圧レベルに応じた一のキャパシタを選択することになる。
【００３７】
以下、図１に示した本発明の実施の形態による増幅回路の動作について図面を用いて説明する。図２は図１に示した増幅回路の動作例を示すタイミングチャートであり、１出力期間における各スイッチのオン、オフの状態を示している。また、図３は図２に示した動作例に従った出力電圧波形を示す図である。
【００３８】
１出力期間は、１つの信号電圧を出力する期間であり、図２では、オフセット補正動作（オフセット電圧記憶動作）を行う第１の期間Ｔ０１及び補正電圧が出力される第２の期間Ｔ０２の２つの期間から構成される場合について示している。また、同図では、１出力期間における入力信号の電圧レベルが図１に示したＶｉｎ１である場合の動作が示されている。なお、図１に示したスイッチ群４，５，７及びスイッチ１〜３は制御手段１２により制御される。
【００３９】
図１及び２に示したように、まず、１出力期間の第１の期間Ｔ０１では、スイッチ７−１及び４−１，５−１はオンされ、スイッチ７−２〜７−Ｎ及び４−２〜４−Ｎ，５−２〜５−Ｎはオフされる。また、スイッチ１及び２はオンされスイッチ３はオフされる。これにより、図３に示したように、出力電圧Ｖout はオフセット電圧Ｖoff を含んだＶｉｎ１＋Ｖoff となる。このとき、キャパシタ６−１の一端の電位は入力電圧Ｖｉｎ１に等しくなり、他端の電位は出力電圧Ｖout に等しくなり、キャパシタ６−１には入力電圧がＶｉｎ１の場合に演算増幅器１０に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【００４０】
次に、図２の１出力期間の第２の期間Ｔ０２では、期間Ｔ０１と同様に、スイッチ７−１及び４−１，５−１はオン、スイッチ７−２〜７−Ｎ及び４−２〜４−Ｎ，５−２〜５−Ｎはオフのままで、スイッチ１及び２がオフされ、スイッチ３がオンされる。このとき、キャパシタ６−１が演算増幅器１０の反転入力端子及び出力端子間に直接接続され、キャパシタ６−１にオフセット電圧Ｖoff が保持される。スイッチ３がオンされることにより、演算増幅器１０の反転入力端子に出力端子の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、図３に示したように、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ１＋Ｖoff −Ｖoff ＝Ｖｉｎ１となり、オフセット電圧は相殺され、入力電圧Ｖｉｎ１と等しい電圧となる。
【００４１】
なお、図２のタイミングチャートでは、各スイッチには遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ３が非導通状態になる前にスイッチ１及び２が導通状態にならないよう、また、第２の期間Ｔ０２においてスイッチ１及び２が非導通状態になる前にスイッチ３が導通状態にならないように、遅延を考慮してスイッチ制御が行われる。なお、遅延を考慮した場合の増幅回路の動作例を示すタイミングチャートが図４に示されている。
【００４２】
増幅回路に生じるオフセット電圧は入力電圧レベルの大きさにより異なるが、図１に示した本発明の実施の形態による増幅回路では、Ｎ個の入力電圧Ｖｉｎ１〜ＶｉｎＮと同数のＮ個のキャパシタ６−１〜６−Ｎが設けられているため、入力電圧とキャパシタを１対１で対応させることができ、各キャパシタにそれに対応する入力電圧レベルに応じた演算増幅器のオフセット電圧を記憶、保持させることができる。一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、次に同じ入力電圧が入力される１出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどなく、低消費電力化が可能である。
【００４３】
このように、本発明の実施の形態による増幅回路では、入力電圧とキャパシタとが１対１に対応付けられ、入力電圧レベルに応じたオフセット電圧が当該入力電圧レベルに対応付けられたキャパシタに記憶、保持されることにより、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００４４】
さらに、キャパシタに一度オフセット電圧を記憶、保持させると、次に同じ入力電圧が増幅回路に入力される１出力期間において、既にキャパシタに保持されているオフセット電圧を用いて演算増幅器の出力の補正を行うためキャパシタに充放電による電力消費がほとんどなく、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００４５】
図２では、１出力期間における入力電圧がＶｉｎ１である場合について説明したが、本発明の実施の形態による増幅回路では、複数の入力電圧に応じたオフセット電圧をそれぞれ異なるキャパシタに記憶、保持させることができるため、入力電圧がＶｉｎ２〜ＶｉｎＮである場合においても、入力電圧がＶｉｎ１である場合と同様に、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００４６】
なお、図１に示した本発明の実施の形態による増幅回路に用いられる演算増幅器１０はどのような形態のものでも構わない。
【００４７】
図５は同じ電圧が連続して入力される場合の図１に示した増幅回路の動作例を示すタイミングチャートである。図５のタイミングチャートに従った動作では、図２とは異なるスイッチ制御がなされることにより、図２のタイミングチャートに従った動作よりも低消費電力化が可能である。図５では、連続するＭ（Ｍは２以上の整数）つの１出力期間（第１出力期間〜第Ｍ出力期間）において入力電圧がＶｉｎ１である場合について示している。なお、図２と同様に、図５のタイミングチャートに従ったスイッチ制御は図１に示した制御手段１２により行われる。
【００４８】
図５において、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２の動作は図２の期間Ｔ０１及び期間Ｔ０２と同様なので、その説明を省略する。
【００４９】
図５に示したように、第２出力期間から第Ｍ出力期間に相当する期間Ｔ０３では、第１出力期間の期間Ｔ０２における各スイッチの状態が保たれることにより、第２〜第Ｍ出力期間においても入力電圧Ｖｉｎ１と等しい出力電圧を得ることができる。
【００５０】
図５のタイミングチャートに従って制御手段１２により図１に示した増幅回路を動作させることにより、オフセット補正動作がなされる期間Ｔ０１においてキャパシタ６−１に入力電圧がＶｉｎ１の場合に演算増幅器１０に生じるオフセット電圧を一度記憶、保持させると、それ以降の第２〜第Ｍ出力期間においてオフセット補正動作を行うことなく高精度出力が可能である。このように、第１〜第Ｍ出力期間において電荷の充放電を伴う期間は期間Ｔ０１のみであるので、図５のタイミングチャートに従った動作では、消費電力を図２のタイミングチャートに従った場合よりも抑えることができる。
【００５１】
なお、図５のタイミングチャートでは、図２と同様に各スイッチには遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ３が非導通状態になる前にスイッチ１及び２が導通状態にならないよう、また、第２の期間Ｔ０２においてスイッチ１及び２が非導通状態になる前にスイッチ３が導通状態にならないように、図４と同様に遅延を考慮してスイッチ制御が行われる。
【００５２】
また、オフセット電圧を記憶させるキャパシタは一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００５３】
図５では、連続する第１〜第Ｍ出力期間に同じ電圧が入力される場合として入力電圧がＶｉｎ１である場合について説明したが、図１に示した本発明の実施の形態による増幅回路では、入力電圧数Ｎと同数のＮ個のキャパシタが設けられており、入力電圧に応じたオフセット電圧をそれぞれ異なるキャパシタに記憶、保持させることができるため、入力電圧はＶｉｎ１に限らず、入力電圧がＶｉｎ２〜ＶｉｎＮの場合においても、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００５４】
以下に、上記の本発明の実施の形態についてさらに詳細に説明するため、代表的な演算増幅器を例に挙げて本発明の実施の形態による増幅回路について、図面を参照して説明する。
【００５５】
図６は図７に示す従来の最も簡単な帰還型演算増幅器を図１に示した増幅回路における演算増幅器１０に用いた場合の増幅回路の構成を示す図である。また、図７は第１の帰還型演算増幅器（ボルテージフォロワ回路）の構成を示す図である。
【００５６】
図７を参照すると、図７に示した演算増幅器は、ソースが共通接続され、ゲートが入力端子２００、出力端子８にそれぞれ接続され、差動対をなすＰＭＯＳトランジスタ２０１及び２０２と、ＰＭＯＳトランジスタ２０１及び２０２の共通接続されたソースと高位側電源ＶＤＤとの間に接続された定電流源２１１と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ２０４のゲートに接続され、ドレインがＰＭＯＳトランジスタ２０１のドレインに接続されたＮＭＯＳトランジスタ２０３と、ソースが低位側電源ＶＳＳに接続され、ドレインとゲートが接続されてＰＭＯＳトランジスタ２０２のドレインに接続されたＮＭＯＳトランジスタ２０４と、高位側電源ＶＤＤと出力端子８の間に接続された定電流源２１２と、差動対の出力をゲートに入力し、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子８と定電流源２１２との接続点に接続されているＮＭＯＳトランジスタ２０５と、出力端子８とＰＭＯＳトランジスタ２０２のゲートとの接続点及びＮＭＯＳトランジスタ２０５のゲート端子に接続される位相補償容量２２１とを備えている。
【００５７】
図７に示した演算増幅器は、Ｖｉｎ＜Ｖout のときに、ＮＭＯＳトランジスタ２０５の放電作用により出力電圧Ｖout をＶｉｎまで引き下げ、Ｖｉｎ＞Ｖout のときに、定電流源２１１により出力電圧Ｖout をＶｉｎまで引き上げることができる。しかし、図７に示した演算増幅器は、演算増幅器を構成する能動素子の特性ばらつきによりオフセット電圧が生じる場合があり、入力電圧と等しい出力電圧を出力することができない。
【００５８】
一方、図６に示したように、図７に示した演算増幅器が図１に示した増幅回路の演算増幅器１０に適用された場合、図６に示した増幅回路では、制御手段１２が入力電圧レベルに応じてスイッチ群４，５，７及びスイッチ１〜３を制御することにより、入力電圧と１対１に対応するキャパシタに入力電圧レベルに応じたオフセット電圧をキャパシタに記憶、保持し、キャパシタに保持させたオフセット電圧を用いて演算増幅器１０の出力の補正がなされる。そのため、高精度出力が可能となり、また、オフセット補正動作による電力消費がほとんどないので、オフセット補正動作による消費電力を最小限に抑えることができる。
【００５９】
さらに、オフセット電圧を記憶するキャパシタは一度オフセット電圧を記憶すると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００６０】
なお、図８に示すＮＭＯＳ差動対３０１及び３０２により構成される第２の帰還型増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合にも、図６に示した増幅回路と同様に、入力電圧と等しい出力電圧を得ることができ、また、オフセット補正動作による消費電力を最小限に抑えることができることは勿論である。
【００６１】
図９は図１０に示す演算増幅器を図１に示した増幅回路における演算増幅器１０に適用した場合の増幅回路の構成を示す図である。また、図１０は第３の演算増幅器の構成を示す図である。図１０に示した演算増幅器では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替える動作が所定の周期毎に行われることにより、オフセット電圧が時間的に平均化される。これにより、図１０に示した演算増幅器では、出力精度を向上させることができる。このような演算増幅器を本発明に適用してもよい。
【００６２】
以下に、図１０に示した演算増幅器の構成及び動作概要について図面を用いて説明する。図１１は図１０に示した演算増幅器に設けられたスイッチ４０１〜４０４及び４１１〜４１４のスイッチング動作を示すタイミングチャートである。また、図１２は図１０に示した演算増幅器が図１１のタイミングチャートに従って制御された場合の出力電圧波形を示す図である。
【００６３】
図１０において、図１０に示した演算増幅器は、図７に示した演算増幅器に、入力段のＰＭＯＳトランジスタ２０１のゲート電極を、入力端子４００あるいは出力端子８に接続するスイッチ４０１及び４１２と、入力段のＰＭＯＳトランジスタ２０２のゲート電極を、出力端子８あるいは入力端子４００に接続するスイッチ４０２及び４１１と、出力段のＮＭＯＳトランジスタ２０５のゲート電極を、入力段のＰＭＯＳトランジスタ２０１のドレイン電極あるいは入力段のＰＭＯＳトランジスタ２０２のドレイン電極に接続するスイッチ４０３及び４１３と、カレントミラー回路を構成するＮＭＯＳトランジスタ２０３及び２０４のゲート電極を、入力段のＰＭＯＳトランスジスタ２０２のドレイン電極あるいは入力段のＰＭＯＳトランジスタ２０１のドレイン電極に接続するスイッチ４０４及び４１４とを付加したものである。
【００６４】
図１０において、スイッチ４０１〜４０４がオンのときスイッチ４１１〜４１４がオフに制御されることにより、入力電圧Ｖｉｎは入力段のＭＯＳトランジスタ２０１のゲート電極に印加され、出力電圧Ｖout は入力段のＭＯＳトランジスタ２０２のゲート電極に印加される。一方、スイッチ４０１〜４０４がオフ、スイッチ４１１〜４１４がオンに制御されることにより、入力電圧Ｖｉｎは入力段のＭＯＳトランジスタ２０２のゲート電極に印加され、出力電圧Ｖout は入力段のＭＯＳトランジスタ２０１のゲート電極に印加される。
【００６５】
したがって、スイッチ４０１〜４０４がオンでありスイッチ４１１〜４１４がオフである状態と、スイッチ４０１〜４０４がオフでありスイッチ４１１〜４１４がオンである状態とが交互に繰り返されることにより、入力電圧Ｖｉｎと出力電圧Ｖout は入力段のＭＯＳトランジスタ２０１、２０２のゲート電極に交互に印加されることになる。
【００６６】
図１０及び１１において、第１出力期間では、スイッチ４０１〜４０４がオン、スイッチ４１１〜４１４がオフに制御され、図１０に示した演算増幅器にオフセット電圧Ｖoff が生じ、図１２に示したように出力電圧Ｖout はＶout ＝Ｖｉｎ＋Ｖoff となる。
【００６７】
また、第２出力期間では、スイッチ４０１〜４０４がオフ、スイッチ４１１〜４１４がオンに制御され、図１０に示した演算増幅器にオフセット電圧−Ｖoff が生じ、図１２に示したように出力電圧Ｖout はＶout ＝Ｖｉｎ−Ｖoff となる。なお、第３出力期間では第１出力期間と同様に各スイッチが制御され、第４出力期間では第２出力期間と同様に各スイッチが制御される。
【００６８】
したがって、各出力期間が十分短い場合には、スイッチ４０１〜４０４及び４１１〜４１４のオン、オフを交互に行うことで、図１２に示されるように、オフセット電圧は２出力期間毎に時間的に平均化される。このように、オフセット電圧が相殺されるので、出力精度の向上を図ることができる。
【００６９】
時間平均によりオフセット電圧をキャンセルすることにより出力精度の向上を可能とする増幅回路の一例は、特開平１１−２４９６２４号公報に記載されている。
【００７０】
特開平１１−２４９６２４号公報では、ドット反転駆動を行う液晶表示装置の映像信号線駆動手段において、１つの画素への階調電圧の印加を行うべく、正極性の階調電圧を出力する高電圧側アンプ回路と、負極性の階調電圧を出力する低電圧側アンプ回路とを極性に応じてフレーム毎に交互に動作させ、２フレーム毎にアンプ回路の入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替える動作を行うことにより、それぞれのアンプ回路に生じるオフセット電圧を４フレーム毎に時間的に平均化することが記載されている。これにより、オフセット電圧による画素へ印加される電圧のばらつきにより生じる輝度の上昇及び減少を防止している。
【００７１】
しかし、図１０に示した演算増幅器では、オフセット電圧自体を小さくできないため、例えば多結晶シリコン薄膜トランジスタを用いて図１０に示した演算増幅器を構成した場合には、一般に素子ばらつきが大きいためオフセット電圧が大きく、時間平均することにより逆に出力電圧の変化が目立つことになる。そのため、特開平１１−２４９６２４号公報に記載された液晶表示装置の映像信号線駆動手段を素子ばらつきの大きいトランジスタにより構成した場合には、時間平均を行うことにより出力電圧の変化が大きくなり、輝度の変化が大きいため、時間平均を行っても表示品質を向上させることができない。
【００７２】
次に、図１０に示した演算増幅器が図１に示した増幅回路の演算増幅器１０に適用される場合について説明する。図１０に示した演算増幅器では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替えるので、各入力電圧レベルに対して大きさは同じであるが、正負の異なるオフセット電圧が生じる。そのため、図９に示した増幅回路では、各入力電圧レベルに対してオフセット電圧を記憶するキャパシタを２個設けるため、外部から供給される入力電圧数がＮ（Ｖｉｎ１〜ＶｉｎＮ）の場合、２Ｎ個のキャパシタが設けられている。
【００７３】
図９において、演算増幅器１０は、演算増幅器１０の一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段（スイッチ４０１〜４０４及び４１１〜４１４により構成される）を有しており、制御手段１２は、１出力期間毎に、演算増幅器１０の一対の入力端子の状態を一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく切替手段を制御する。
【００７４】
キャパシタ６−１〜６−２Ｎは、演算増幅器１０の一対の入力端子の２つの状態にそれぞれ対応付けられた２つのキャパシタ群に分けられている。そして、制御手段１２は、１出力期間の第１の期間に、入力信号の電圧レベルに応じて一対の入力端子の状態に対応付けられたキャパシタ群の中から一のキャパシタを選択しこの選択されるキャパシタにオフセット電圧を記憶させるべく、スイッチ群４，５及びスイッチ１〜３を制御する。
【００７５】
なお、各キャパシタ群の複数のキャパシタはそれぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮに１対１に対応付けられており、制御手段１２は、一対の入力端子の状態に対応付けられたキャパシタ群の中から入力信号の電圧レベルに対応付けられた一のキャパシタを選択するようにしてもよいことは勿論である。
【００７６】
また、制御手段１２は、１出力期間の第２の期間に、選択されたキャパシタに保持されているオフセット電圧を用いて増幅器１０の出力を補正すべく、スイッチ１〜３を制御する。このように、図９に示した増幅回路では、入力電圧レベルに応じたオフセット電圧の補正動作とオフセット電圧の時間平均が行われる。
【００７７】
したがって、図９に示した増幅回路の演算増幅器１０を素子ばらつきの大きいトランジスタにより構成した場合においても、オフセット補正動作を行うことによりオフセット電圧自体を十分小さくし、さらに図１１に示したように１出力期間毎に演算増幅器１０の一対の入力端子の状態を切替えることによりオフセット電圧が時間的に平均化されるので、高い出力精度を実現することが可能である。
【００７８】
また、液晶表示装置の映像信号線駆動手段に、図９〜１２を用いて説明した本発明による複数のキャパシタを用いたオフセット電圧補正機能を設けた増幅回路を用いる場合には、オフセット電圧補正動作と、増幅回路の入力電圧が印加される入力段のＭＯＳトランジスタと出力電圧が帰還される入力段のＭＯＳトランジスタを交互に切替える動作とを行う。増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、オフセット補正動作を行うことにより演算増幅器に生じるオフセット電圧自体を十分小さくし、さらに入力段のトランジスタの切替を例えば２フレーム毎に行うことによりオフセット電圧を４フレーム毎に時間的に平均化することができる。これにより、オフセット電圧により生じる輝度の上昇及び減少が時間的に平均化されるため、増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、表示品質の向上を図ることができる。
【００７９】
なお、図９に示した増幅回路では、図１に示した増幅回路と同様の効果を実現することができる。すなわち、入力電圧レベルに応じて選択されるキャパシタに入力電圧レベルに応じたオフセット電圧をキャパシタに記憶、保持させ、当該キャパシタに保持されたオフセット電圧を用いてオフセット電圧の補正を行うため、高精度なオフセット補正動作を行うことが可能である。また、キャパシタに、一度オフセット電圧を記憶、保持させると、キャパシタには充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【００８０】
さらに、オフセット電圧を記憶させるキャパシタは一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００８１】
また、図７の演算増幅器にオフセット電圧を時間平均させる機能を設けた図１０の演算増幅器と同様に、図８に示すＮＭＯＳ差動対から構成される帰還型演算増幅器にオフセット電圧を時間平均させる機能を設けた演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合にも、図９に示した増幅回路と同じ効果を得ることができることは勿論である。
【００８２】
図１３は図１０に示す演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合の増幅回路の別の構成を示す図である。図９に示した増幅回路では、各入力電圧レベルに対してオフセット電圧を記憶させるキャパシタを２個設けるため、外部から供給される入力電圧数がＮの場合、２Ｎ個のキャパシタが必要となるが、図１３に示す増幅回路では、演算増幅器１０の一対の入力端子の状態に応じてオフセット電圧を記憶させるキャパシタの接続を切り替えることにより、図９に示した増幅回路より少ない数のキャパシタで、図９に示した増幅回路と同様の効果を実現することができる。
【００８３】
図１３に示した増幅回路では、オフセット補正回路１１０のみが図９に示した増幅回路と異なるだけであるため、以下に、オフセット補正回路１１０の構成及び動作についてのみ説明する。
【００８４】
図１３において、外部から供給されるＮ個の入力電圧Ｖｉｎ１〜ＶｉｎＮの中から入力信号選択手段７により選択されたいずれか１つの電圧が、演算増幅器１０の入力端子１１１へと入力される。スイッチ１０３の一端は演算増幅器１０の入力端子１１１に接続され、スイッチ１０２の一端は演算増幅器１０の出力端に接続され、スイッチ１０２及び１０３の他端は共通接続されている。スイッチ１０５の一端は入力端子１１１に接続され、スイッチ１０１の一端は演算増幅器１０の出力端に接続され、スイッチ１０１及び１０５の他端は共通接続されている。
【００８５】
スイッチ１０４は、演算増幅器１０の入力端子１１２とスイッチ１０５、１０１の接続点との間に接続され、スイッチ１０６は、スイッチ１０３、１０２の接続点と入力端子１１２との間に接続されている。また、複数のキャパシタ６−１〜６−Ｎの一端は、スイッチ群４を介してスイッチ１０３、１０２の接続点に共通に接続され、複数のキャパシタ６−１〜６−Ｎの他端は、スイッチ群５を介してスイッチ１０５、１０１の接続点に共通に接続されている。
【００８６】
なお、制御手段１２は、１出力期間毎に、入力信号選択手段７のスイッチ７−１〜７−Ｎを制御すると共に、演算増幅器１０の切替手段のスイッチ４０１〜４０４及び４１１〜４１４を制御する。また、制御手段１２は、入力信号の電圧レベルに応じて複数のキャパシタ６−１〜６−Ｎの中から一のキャパシタを選択し、この選択されるキャパシタにオフセット電圧を記憶し、記憶されたオフセット電圧を用いて演算増幅器１０の出力を補正すべく、スイッチ群４，５及びスイッチ１０１〜１０６を制御する。ここで、制御手段１２は、スイッチ１０１〜１０６を制御する際、演算増幅器１０の一対の入力端子１１１及び１１２の状態に応じて制御をなす。
【００８７】
以下に、図１３に示した増幅回路の動作について図面を用いて説明する。図１４は図１３に示した増幅回路の動作を示すタイミングチャートである。また、図１５及び１６は図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、図１５（ａ）は期間Ｔ１１における接続状態を示す図であり、図１５（ｂ）は期間Ｔ１２における接続状態を示す図であり、図１６（ａ）は期間Ｔ２１における接続状態を示す図であり、図１６（ｂ）は期間Ｔ２２における接続状態を示す図である。なお、以下の説明において、図１４に示した第１出力期間と第２出力期間の入力電圧は共にＶｉｎ１である場合を例に挙げて説明する。
【００８８】
図１３及び１４において、第１出力期間では、入力信号の電圧レベルＶｉｎ１に応じた一のキャパシタ６−１を選択するようにスイッチ群４及び５が制御される。また、第１出力期間に、スイッチ４０１〜４０４がオンされスイッチ４１１〜４１４がオフされることにより、演算増幅器１０の入力端子１１１及び１１２はそれぞれトランジスタ２０１及び２０２のゲート電極に接続される。また、第１出力期間において、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０４はオンにされると共にスイッチ１０５及び１０６はオフされる。
【００８９】
第１出力期間の第１の期間Ｔ１１では、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０２がオフされると共にスイッチ１０１及び１０３がオンされることにより、図１３に示した増幅回路は図１５（ａ）に示す接続状態となる。このとき、出力電圧Ｖout は、オフセット電圧Ｖoff を含んでいるためＶout ＝Ｖｉｎ＋Ｖoff となる。また、キャパシタ６−１の一端１１３（図１５参照）の電位は入力電圧Ｖｉｎに等しくなり、他端１１４（図１５参照）の電位は出力電圧Ｖｏｕｔに等しくなるため、キャパシタ６−１にはオフセット電圧Ｖoff に相当する電荷が充電される。
【００９０】
第１出力期間の第２の期間Ｔ１２では、スイッチ１０１及び１０３がオフされると共にスイッチ１０２がオンされることにより、図１３に示した増幅回路は図１５（ｂ）に示す接続状態となる。このとき、キャパシタ６−１は演算増幅器の入力端子１１２及び出力端間に直接接続され、入力端子１１２に出力端子の電位を基準としてオフセット電圧が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff となり、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【００９１】
次に、第２出力期間においても、入力電圧レベルがＶｉｎ１であるのでキャパシタ６−１を選択するようにスイッチ群４及び５は制御される。また、第２出力期間において、スイッチ４０１〜４０４がオフされスイッチ４１１〜４１４がオンされることにより、入力端子１１１及び１１２はそれぞれトランジスタ２０２及び２０１のゲート電極に接続される。また、第２出力期間において、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０３及び１０４がオフされると共にスイッチ１０６がオンされる。
【００９２】
第２出力期間の第１の期間Ｔ２１では、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０２及び１０５がオンされると共にスイッチ１０１がオフされることにより、図１３に示した増幅回路は図１６（ａ）に示す接続状態となる。このとき、出力電圧Ｖout は、オフセット電圧−Ｖoff を含んでいるためＶout ＝Ｖｉｎ−Ｖoff となる。また、キャパシタ６−１の一端１１４の電位は入力電圧Ｖｉｎに等しくなり、他端１１３の電位は出力電圧Ｖｏｕｔに等しくなるため、キャパシタ６−１にはオフセット電圧−Ｖoff に相当する電荷が充電される。
【００９３】
第２出力期間の第２の期間Ｔ２２では、スイッチ１０２及び１０５がオフされると共にスイッチ１０１がオンされることにより、図１３に示した増幅回路は図１６（ｂ）に示す接続状態となる。このとき、キャパシタ６−１は演算増幅器１０の入力端子１１２及び出力端間に直接接続され、演算増幅器１０の入力端子１１２に出力端子の電位を基準としてオフセット電圧が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ−Ｖoff ＋Ｖoff となり、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【００９４】
第２出力期間以降の出力期間においても、第１出力期間及び第２出力期間の動作が繰り返されることにより、図９に示した増幅回路と同様に高精度出力を実現することができる。
【００９５】
以上説明したように、第１出力期間の第１の期間Ｔ１１では、一端１１３の電位がＶｉｎとなり他端１１４の電位がＶout （＝Ｖｉｎ＋Ｖoff ）になるように、キャパシタ６−１の一端１１３及び他端１１４はそれぞれ回路入力端子及び出力端子８に接続されるが、第１出力期間と一対の入力端子１１１及び１１２の状態が異なる第２出力期間の第１の期間Ｔ２１では、一端１１３の電位がＶout （＝Ｖｉｎ−Ｖoff ）になり他端１１４の電位がＶｉｎになるように、キャパシタ６−１の一端１１３及び他端１１４はそれぞれ出力端子８及び回路入力端子に接続されるので、キャパシタ６−１の両端には第１出力期間及び第２出力期間において等しい電圧が充電される。このように、一対の入力端子１１１及び１１２の状態に応じてオフセット電圧を記憶させるキャパシタの接続を切り替えることにより、キャパシタには電荷の充放電による電力消費がほとんどない。
【００９６】
上記では、連続する第１出力期間及び第２出力期間において共に入力電圧がＶｉｎ１の場合について説明したが、第１出力期間及び第２出力期間における入力電圧が互いに異なる場合においても、第１出力期間及び第２出力期間における入力電圧が共にＶｉｎ１である場合と同様の効果を得ることができる。
【００９７】
要は、入力端子１１１が非反転入力端子であり入力端子１１２が反転入力端子である１出力期間の第１の期間においては、その１出力期間に供給される入力電圧レベルに応じて選択されるキャパシタの一端が回路入力端子に接続され他端が出力端子８に接続され、入力端子１１１が反転入力端子であり入力端子１１２が非反転入力端子である別の１出力期間の第１の期間においては、その１出力期間に供給される入力電圧レベルに応じて選択されるキャパシタの一端が出力端子８に接続され他端が回路入力端子に接続されるよう、スイッチ制御がなされればよい。
【００９８】
このように、図１３に示した増幅回路では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタの切替えに応じてキャパシタの接続を切り替えることにより、キャパシタに記憶されるオフセット電圧は等しくなるため、各入力電圧レベルに対して１つのキャパシタを設ければよく、入力電圧数がＮの場合、キャパシタはＮ個設ければよい。したがって、図９に示した増幅回路よりもキャパシタ数を減らすことができるので、回路の省面積化を実現でき、さらに図９に示した増幅回路と同様の効果を得ることができる。
【００９９】
また、液晶表示装置の映像信号線駆動手段に、図１３〜１６を用いて説明した本発明による複数のキャパシタを用いたオフセット電圧補正機能を設けた増幅回路を用いる場合には、オフセット電圧補正動作と、増幅回路の入力電圧が印加される入力段のＭＯＳトランジスタと出力電圧が帰還される入力段のＭＯＳトランジスタを交互に切替える動作とを行う。増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、オフセット補正動作を行うことにより演算増幅器に生じるオフセット電圧自体を十分小さくし、さらに入力段のトランジスタの切替を例えば２フレーム毎に行うことによりオフセット電圧を４フレーム毎に時間的に平均化することができる。これにより、オフセット電圧により生じる輝度の上昇及び減少が時間的に平均化されるため、増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、表示品質の向上を図ることができる。
【０１００】
なお、図１３に示した構成に限らず、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタの切替えに応じて、キャパシタの高電位側の端子と低電位側の端子を入れ替えて接続する手段を有する増幅回路であれば、オフセット電圧を記憶させるキャパシタ数を増大させることなく図９に示した増幅回路と同様の効果を実現することができる。
【０１０１】
また、図１４のタイミングチャートでは、各スイッチに遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、期間Ｔ１１においてスイッチ１０２が非導通状態になる前にスイッチ１０１及び１０３が導通状態にならないよう、また、期間Ｔ１２においてスイッチ１０１及び１０３が非導通状態になる前にスイッチ１０２が導通状態にならないよう、また、期間Ｔ２２においてスイッチ１０２及び１０５が非導通状態になる前にスイッチ１０１が導通状態にならないように、遅延を考慮してスイッチ制御が行われる。
【０１０２】
図１７は図１８に示す演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合の増幅回路の構成を示す図である。また、図１８は第４の演算増幅器の構成を示す図である。図１８に示した演算増幅器は、図７及び８に示した演算増幅器が有するダイナミックレンジが狭いという問題を改善し、広入出力レンジを可能としている。このような広入出力レンジが可能な演算増幅器の一例は、特許第２８８５１５１号明細書に記載されており、このような演算増幅器を本発明に適用してもよい。
【０１０３】
図１８に示した演算増幅器は、ソースが共通に接続され、ゲートがそれぞれ入力端子５００、出力端子８に接続され差動対を構成するＮＭＯＳトランジスタ５０１及び５０２と、ソースが共通に接続され、ゲートがそれぞれ入力端子５００、出力端子８に接続され差動対を構成するＰＭＯＳトランジスタ５０５及び５０６と、ＮＭＯＳトランジスタ５０１及び５０２の共通接続されたソースと低位側電源ＶＳＳとの間に接続された定電流源５２１と、ＰＭＯＳトランジスタ５０５及び５０６の共通接続されたソースと高位側電源ＶＤＤとの間に接続された定電流源５２２とを備えている。
【０１０４】
また、図１８に示した演算増幅器は、ゲート及びドレインがＮＭＯＳトランジスタ５０１のドレインと接続され、ソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０３と、ドレインがＰＭＯＳトランジスタ５０６のドレイン及びＮＭＯＳトランジスタ５０７のドレインの接続点に接続されソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０９とにより構成される第１のカレントミラー回路を備えている。
【０１０５】
また、図１８に示した演算増幅器は、ドレイン及びゲートがＮＭＯＳトランジスタ５０２のドレインに接続され、ソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０４と、ドレインがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続されソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５１０とにより構成される第２のカレントミラー回路を備えている。
【０１０６】
また、図１８に示した演算増幅器は、ＰＭＯＳトランジスタ５０５及び５０６のドレインと低位側電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５０７及び５０８からなる能動負荷として作用するカレントミラー回路を備えている。
【０１０７】
また、図１８に示した演算増幅器は、一端がそれぞれ高位側電源ＶＤＤに接続された定電流源５２３及び５２４と、ソースが低位側電源ＶＳＳに接続され、ゲートがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続され、定電流源５２３の他端にドレインが接続されたＮＭＯＳトランジスタ５１１と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ５１１のドレインに接続され、定電流源５２４の他端にドレインが接続されたＮＭＯＳトランジスタ５１２とを備えている。
【０１０８】
また、図１８に示した演算増幅器は、ソースが高位側電源ＶＤＤに接続され、ゲートがＮＭＯＳトランジスタ５１２のドレイン及び定電流源５２４の他端の接続点に接続され、ドレインが出力端子８に接続されたＰＭＯＳトランジスタ５１３と、ソースが低位側電源ＶＳＳに接続され、ゲートがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続され、ドレインが出力端子８に接続されたＮＭＯＳトランジスタ５１４とを備えている。
【０１０９】
このように構成された図１８の演算増幅器では、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対と、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対とが、ＮＭＯＳトランジスタ５０１及び５０２の能動負荷であるＰＭＯＳトランジスタ５０３及び５０４とそれぞれゲート電極を共通にしたＰＭＯＳトランジスタ５０９及び５１０を介して並列に構成されることにより、広入力レンジを可能とする入力段となっている。また、高位側電源ＶＤＤからＰＭＯＳトランジスタ５１３のドレイン−ソース間の電圧分だけ下がった電位から、低位側電源ＶＳＳからＮＭＯＳトランジスタ５１４のドレイン−ソース間の電圧分だけ上がった電位までの出力レンジを有しており、広出力レンジを可能とする出力段となっている。
【０１１０】
ここで、オフセット電圧は、差動対を構成するトランジスタの対称性がトランジスタのしきい値電圧、あるいはゲート幅／ゲート長（Ｗ／Ｌ）等のばらつきにより崩れた場合に生じる。図１８に示した演算増幅器では、ＮＭＯＳトランジスタ５０１及び５０２から構成される差動対の素子ばらつきは、ＰＭＯＳトランジスタ５０３及び５０４とカレントミラー回路を構成するＰＭＯＳトランジスタ５０９及び５１０を介してＰＭＯＳトランジスタ５０５及び５０６から構成される差動対へと帰還されるので、２つの差動対が共に動作する入力電圧範囲内では、２つの差動対の素子ばらつきにより生じるオフセット電圧は平均化される。したがって、２つの差動対が共に動作する入力電圧範囲内では、それぞれの差動対が有する素子特性ばらつきにより生じるオフセット電圧を補正する作用が働くため、出力電圧精度が高く、オフセット電圧が小さいという特長がある。
【０１１１】
近年、携帯電話を中心とした携帯機器の需要が高まっており、携帯機器に要求される重要な性能として低電力化が挙げられる。図１８に示した演算増幅器を携帯機器に用いる場合、演算増幅器の電源電圧を下げることにより演算増幅器の低電力化を実現することができる。しかし、図１８に示した演算増幅器において、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対は、入力電圧がトランジスタ５０１の閾値電圧より小さい場合に動作せず、また、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対は、入力電圧が高位側電源ＶＤＤからトランジスタ５０５の閾値電圧だけ下がった電位以上の場合に動作しない。
【０１１２】
トランジスタの閾値電圧を下げるとオフリーク電流が増加するため、電源電圧を下げても閾値電圧を下げることができない。そのため、電源電圧が十分低い条件で図１８に示した演算増幅器を動作させる場合には、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対と、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対とが共に動作する入力電圧範囲が電源電圧範囲に対して狭くなり、２つの差動対のどちらか一方しか動作しない入力電圧範囲が広くなる。２つの差動対の一方しか動作しない場合には、その差動対が有する能動素子の特性ばらつきの影響によりオフセット電圧が生じる。すなわち、上記のような高精度出力可能な演算増幅器でも電源電圧が十分低い条件では高精度出力が困難になる。
【０１１３】
一方、図１７に示した増幅回路では、図１に示した増幅回路と同様に、入力電圧レベルに応じて制御手段１２がスイッチ群４，５及びスイッチ１〜３を制御することにより、入力電圧レベルに応じたキャパシタ、または、入力電圧レベルに１対１に対応するキャパシタに入力電圧レベルに応じたオフセット電圧を記憶、保持させ、オフセット補正動作を行う。そのため、電源電圧が十分低い場合に、図１８に示した演算増幅器ではオフセット電圧が生じるため高精度出力が困難になるのに対し、図１７に示した増幅回路では高精度出力が可能である。
【０１１４】
また、オフセット補正動作による電荷の充放電による電力消費がほとんどなく、オフセット補正動作による消費電力を最小限に抑えることができる。したがって、図１７に示した増幅回路では高出力精度、低消費電力、広入出力レンジを実現することができる。
【０１１５】
さらに、オフセット電圧を記憶させるキャパシタに一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても、消費電力を増大させずに出力精度を高めることができる。
【０１１６】
図１９は図１に示した増幅回路の変更例を示す図である。図１９に示した増幅回路が図１に示した駆動回路と相違する点は、演算増幅器１０の出力端と回路出力端子８との間にスイッチ９が接続されている点である。また、図２０は図１９に示した増幅回路の動作例を示すタイミングチャートであり、図２１は図２０に示した動作例に従った出力電圧波形を示す図である。なお、図２０では、図２と同様に、１出力期間における入力信号の電圧レベルがＶｉｎ１である場合の動作が示されている。
【０１１７】
以下に、図面を参照して図１に示した増幅回路との違いについて説明する。図１に示した増幅回路が大きい容量性負荷を駆動する場合には、図２に示したオフセット電圧記憶動作を行う期間Ｔ０１は、増幅回路の出力が安定する十分長い期間に設定する必要がある（図３参照）。
【０１１８】
一方、図１９に示した増幅回路では、図２０に示したように、オフセット電圧記憶動作を行う期間Ｔ０１にスイッチ９はオフされ、演算増幅器１０の出力補正を行う期間Ｔ０２にスイッチ９はオンされる。これにより、図１９に示した増幅回路が大きい容量性負荷を駆動する場合であっても、期間Ｔ０１ではキャパシタにオフセット電圧を記憶させるだけであるので、図２１に示したように出力は速やかに安定する。そのため、期間Ｔ０１を短縮させることができ、１出力期間の短縮を図ることができる。
【０１１９】
以上のように、図１に示した本発明の実施の形態による増幅回路の演算増幅器１０に適用される代表例を上記に挙げて説明したが、その他の演算増幅器を適用してもよく、この場合にも、図１に示した増幅回路と同様の効果を実現することができる。
【０１２０】
図２２は図１に示した増幅回路の変更例を示す図である。図２２に示した増幅回路では、図１に示した増幅回路よりも高精度な補正出力電圧を得ることが可能である。図２２に示した増幅回路が図１に示した増幅回路と相違する点は、演算増幅器２０にキャパシタ群６のキャパシタ数と同数の複数の反転入力端子が設けられ、複数の反転入力端子と複数のキャパシタ６−１〜６−Ｎとが直接接続されている点である。複数の反転入力端子はスイッチ群２１（スイッチ２１−１〜２１−Ｎ）を介して出力端子８と接続されている。以下に、図２２に示した増幅回路の演算増幅器２０として図７に示した演算増幅器を用いる場合を例に挙げて、図２２に示した増幅回路について図面を参照して説明する。
【０１２１】
図２３は図７に示した演算増幅器を図２２に示した増幅回路の演算増幅器２０に適用した場合の増幅回路の構成を示す図である。図２３を参照すると、演算増幅器２０において、複数の反転入力端子に対応して、非反転入力端子にゲートが接続されるＰＭＯＳトランジスタ（非反転入力トランジスタ）２０１に対して複数のＰＭＯＳトランジスタ（反転入力トランジスタ）２０２−１〜２０２−Ｎが並列に設けられている。複数の反転入力トランジスタ２０２−１〜２０２−Ｎのゲートは複数のキャパシタ６−１〜６−Ｎと直接接続され、ドレインは共通接続され、ソースはスイッチ群２５（スイッチ２５−１〜２５−Ｎ）を介して共通接続されている。
【０１２２】
図２４は図２３に示した増幅回路の動作例を示すタイミングチャートであり、１出力期間における入力信号の電圧レベルがＶｉｎ１である場合のスイッチング動作が示されている。なお、図２３に示したスイッチ群４，７，２１及び２５の各スイッチとスイッチ２及び３は制御手段１２によりオンオフ制御される。以下に、図２４を用いて図２３に示した増幅回路の動作について説明する。
【０１２３】
まず、図２４に示した１出力期間の第１の期間Ｔ０１では、スイッチ７−１，２１−１，２，４−１及び２５−１はオンされ、スイッチ７−２〜７−Ｎ，２１−２〜２１−Ｎ，４−２〜４−Ｎ，２５−２〜２５−Ｎ及び３はオフされる。これにより、トランジスタ２０１とトランジスタ２０２−１とが演算増幅器２０の入力段の差動対として動作し、入力電圧Ｖｉｎ１に応じて選択されたキャパシタ６−１に入力電圧がＶｉｎ１の場合に演算増幅器２０に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【０１２４】
次に、１出力期間の第２の期間Ｔ０２では、スイッチ７−１，４−１及び２５−１はオン、スイッチ７−２〜７−Ｎ，２１−２〜２１−Ｎ，４−２〜４−Ｎ及び２５−２〜２５−Ｎはオフのままで、スイッチ２１−１及び２がオフされ、スイッチ３がオンされることにより、オフセット電圧は相殺され、出力電圧Ｖout は入力電圧Ｖｉｎ１と等しい電圧となり、高精度な出力電圧を得ることができる。
【０１２５】
上記では、１出力期間における入力電圧がＶｉｎ１である場合について説明したが、入力電圧がＶｉｎ２〜ＶｉｎＮである場合においても、入力電圧がＶｉｎ１である場合と同様に高精度なオフセット補正動作を行うことが可能である。
【０１２６】
図２３に示した増幅回路においても、図１に示した増幅回路と同様に、複数の入力電圧に応じたオフセット電圧を異なるキャパシタに記憶、保持させることができるため、一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、次に同じ入力電圧が入力される１出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどなく、低消費電力化が可能である。
【０１２７】
また、一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、上述したようにキャパシタに充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。このように、図２３に示した増幅回路においても、図１に示した増幅回路と同様の効果を得ることが可能である。すなわち、図２２に示した増幅回路において、図１に示した増幅回路と同様の効果を得ることが可能である。
【０１２８】
なお、図２３に示した増幅回路において、図５に示した動作と同様の動作を行うようにしてもよいことは勿論である。すなわち、図２３に示した増幅回路において、連続するＭ（Ｍは２以上の整数）つの１出力期間（第１出力期間〜第Ｍ出力期間）において入力電圧が同じである場合には、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２にのみ図２４に示した動作と同様の動作を行い、以降の第２出力期間から第Ｍ出力期間では第１出力期間の第２の期間Ｔ０２における各スイッチの状態を保つようする。これにより、消費電力を図２４のタイミングチャートに従った場合よりも抑えることができる。
【０１２９】
次に、図２２に示した増幅回路と図１に示した増幅回路の相違する点について説明する。
【０１３０】
図１に示した増幅回路では、入力電圧レベルが変化すると、変化前の入力電圧レベルに対応したキャパシタに代えて変化後の入力電圧レベルに対応したキャパシタがスイッチ群６を介して演算増幅器１０の反転入力端子へと接続される。反転入力端子にはゲート容量などの寄生容量が存在するが、この寄生容量は変化前の入力電圧レベル（前の出力期間の入力電圧レベル）に応じた電圧で充電されている。そのため、既にキャパシタに保持されているオフセット電圧を用いて演算増幅器１０の出力の補正を行う場合に、上述のように入力電圧レベルが変化して反転入力端子がスイッチ群６を介して異なるキャパシタへ接続されると、このキャパシタに保持していた電荷が変動し、補正出力電圧の精度が低下する場合がある。
【０１３１】
一方、図２２に示した増幅回路では、演算増幅器２０にキャパシタ群６（キャパシタ６−１〜６−Ｎ）のキャパシタ数と同数の複数の反転入力端子が設けられ、複数の反転入力端子とキャパシタ６−１〜６−Ｎとがそれぞれ直接接続されている。このため、図１に示した増幅回路において生じるキャパシタに保持していた電荷の変動はなく、図１に示した増幅回路よりも高精度な補正電圧出力が可能となる。
【０１３２】
なお、図２２に示した増幅回路の演算増幅器２０として図７に示した演算増幅器を用いた図２３に示した増幅回路を例に挙げて説明したが、これに限られるものではなく、その他の演算増幅器を適用することも可能である。すなわち、その他の演算増幅器においても、非反転入力端子にゲートが接続されたトランジスタと共に各々演算増幅器の入力段の差動対を構成することが可能なように、複数の反転入力端子に対応して、ゲートが複数の反転入力端子にそれぞれ接続された複数のトランジスタをスイッチ群２５に相当するスイッチ群を介して設けることにより、適用可能である。
【０１３３】
【発明の効果】
本発明による効果は、低消費電力化及び高精度出力を実現することができることである。その理由は、入力信号の電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶手段に記憶させておくためであり、これにより、入力信号の電圧レベルが変化する度に、記憶していたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の増幅回路と比較して、消費電力を低減することができる。
【０１３４】
また、記憶手段として複数のキャパシタを使用し、制御手段が、入力信号の電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力を補正する。そのため、高精度なオフセット補正動作を行うことが可能となり、高精度出力が可能となる。
【０１３５】
また、一度オフセット電圧が記憶、保持されると、次に同じ電圧レベルを有する入力信号が増幅回路に供給されたときに、同じキャパシタが選択されこのキャパシタに記憶、保持されたオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタに充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による増幅回路の構成を示す図である。
【図２】図１の増幅回路の動作例を示すタイミングチャートである。
【図３】図２に示した動作例に従った出力電圧波形を示す図である。
【図４】各スイッチの遅延を考慮した場合の図１の増幅回路の動作例を示すタイミングチャートである。
【図５】同じ電圧が連続して入力される場合の図１の増幅回路の動作例を示すタイミングチャートである。
【図６】図７の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図７】第１の演算増幅器の構成を示す図である。
【図８】第２の演算増幅器の構成を示す図である。
【図９】図１０の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図１０】第３の演算増幅器の構成を示す図である。
【図１１】図１０の演算増幅器の動作を示すタイミングチャートである。
【図１２】図１０の演算増幅器が図１１のタイミングチャートに従って制御された場合の出力電圧波形を示す図である。
【図１３】図１０の演算増幅器を図１の増幅回路に適用した場合の増幅回路の別の構成を示す図である。
【図１４】図１３の増幅回路の動作例を示すタイミングチャートである。
【図１５】図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、（ａ）は期間Ｔ１１における接続状態を示す図であり、（ｂ）は期間Ｔ１２における接続状態を示す図である。
【図１６】図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、（ａ）は期間Ｔ２１における接続状態を示す図であり、（ｂ）は期間Ｔ２２における接続状態を示す図である。
【図１７】図１８の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図１８】第４の演算増幅器の構成を示す図である。
【図１９】図１に示した増幅回路の変更例を示す図である。
【図２０】図１９の増幅回路の動作例を示すタイミングチャートである。
【図２１】図２０に示した動作例に従った出力電圧波形を示す図である。
【図２２】図１に示した増幅回路の変更例を示す図である。
【図２３】図７の演算増幅器を図２２の増幅回路の演算増幅器に適用した場合の増幅回路の構成を示す図である。
【図２４】図２３の増幅回路の動作例を示すタイミングチャートである。
【図２５】従来の第１の増幅回路の構成を示す図である。
【図２６】従来の第２の増幅回路の構成を示す図である。
【図２７】図２６の増幅回路の動作を示すタイミングチャートである。
【符号の説明】
１〜３，４−１〜４−２Ｎ，５−１〜５−２Ｎ，
７−１〜７−Ｎ，２１−１〜２１−Ｎ，
２５−１〜２５−Ｎ，９，１０１〜１０６スイッチ
４，５，２１，２５スイッチ群
６キャパシタ群
６−１〜６−２Ｎキャパシタ
７入力信号選択手段
８回路出力端子
１０，２０演算増幅器
１１，１１０，１２０オフセット補正回路
１２制御手段
１１１，１１２入力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an amplifier circuit for driving a load and a control method thereof, and more particularly to an amplifier circuit for correcting an offset voltage of an operational amplifier.
[0002]
[Prior art]
Conventionally, an amplifier circuit that drives a load has a problem that an offset voltage is generated due to variations in characteristics of active elements constituting the amplifier circuit. In order to solve this problem, various methods for correcting the offset voltage have been used so far. Among them, representative examples of an amplifier circuit having an offset voltage correcting means using a capacitor include amplifier circuits described in Japanese Patent Publication No. 5-85085 and Japanese Patent Laid-Open No. 9-244590.
[0003]
FIG. 25 is a diagram showing a configuration of a conventional amplifier circuit described in Japanese Patent Publication No. 5-85085. In FIG. 25, the conventional amplifier circuit includes operational amplifiers 641 and 642 to which differential inputs + IN and −IN are applied from circuit input terminals 621 and 622 to a non-inverting input terminal and an inverting input terminal, and capacitors 631 and 632, respectively. , Transistor switches 601 to 612 are included. The switches 601, 602, 608, 609, 610 and 611 form a first switch group, and the switches 603, 604, 605, 606, 607 and 612 form a second switch group. The first switch group and the second switch group are controlled to turn on alternately.
[0004]
The operation of the amplifier circuit shown in FIG. 25 will be described. In FIG. 25, first, the first switch group is controlled to be on, and the second switch group is controlled to be off. In this state, the operational amplifier 641 outputs the differential signal supplied to the input terminal to the output terminal because the switches 601, 602, and 611 are closed. On the other hand, the non-inverting input terminal of the operational amplifier 642 is grounded, and the offset voltage is output to the output terminal. The capacitor 632 is charged by this offset voltage and holds the offset voltage.
[0005]
Next, the first switch group is controlled to be in an off state, and the second switch group is controlled to be in an on state. In this state, the switches 606, 607 and 612 are closed, and the capacitor 632 is connected in series between the negative-phase input terminal 622 and the inverting input terminal of the operational amplifier 642. Therefore, an offset voltage having a reverse polarity to the differential signal -IN. Are superimposed and applied to the inverting input terminal of the operational amplifier 642. As a result, the offset voltage is canceled and corrected from the output of the operational amplifier 642.
[0006]
By repeating the alternating operation of the above switch group, the operational amplifier 641 performs the same operation as the operational amplifier 642, and the offset voltage of the operational amplifier 641 is also corrected. The corrected output voltages of the operational amplifiers 641 and 642 are alternately output to the output terminal 623, so that the amplifier circuit of FIG.
[0007]
FIG. 26 is a diagram showing a configuration of a conventional amplifier circuit described in Japanese Patent Laid-Open No. 9-244590. In FIG. 26, the conventional amplifier circuit includes an operational amplifier 703 and an offset correction circuit 704, and the offset correction circuit 704 includes a capacitor 705 and switches 706 to 708. The input voltage Vin supplied from the outside is input to the non-inverting input terminal of the operational amplifier 703 via the input terminal 701 of the amplifier circuit. The output voltage Vout of the operational amplifier 703 is output to the outside via the output terminal 702 of the amplifier circuit.
[0008]
Switches 706 and 707 are connected in series between the non-inverting input terminal of the operational amplifier 703 and the output terminal of the operational amplifier 703. A capacitor 705 is connected between the connection point of the switches 706 and 707 and the inverting input terminal of the operational amplifier 703. A switch 708 is connected between the inverting input terminal of the operational amplifier 703 and the output terminal of the operational amplifier 703.
[0009]
Next, the operation of the amplifier circuit shown in FIG. 26 will be described with reference to the drawings. FIG. 27 is a timing chart showing the operation of the amplifier circuit shown in FIG. As shown in FIGS. 26 and 27, first, in the period T1 which is the previous state, only the switch 707 is turned on and the other switches 706 and 708 are turned off. As a result, the output terminal and the inverting input terminal of the operational amplifier 703 are connected via the capacitor 705. In this state, the voltage level of the output voltage Vout is the previous output voltage.
[0010]
In the period T2, in addition to the switch 707, the switch 708 is turned on. When the voltage level of the input voltage Vin changes, the output voltage Vout changes accordingly and becomes Vin + Voff including the offset voltage Voff. At this time, the capacitor 705 is short-circuited, and both ends of the capacitor 705 have the same potential. In addition, since both ends of the capacitor 705 are connected to the output terminal of the operational amplifier 703 by turning on the switches 707 and 708, the potentials at both ends of the capacitor 705 become Vout (= Vin + Voff) due to the output of the operational amplifier 703. .
[0011]
In the period T3, the switch 708 is turned off while the switch 708 is kept on, and then the switch 706 is turned on. As a result, one end of the capacitor 705 is connected to the input end, and its potential changes from Vout to Vin. Since the switch 708 is on, the potential at the other end of the capacitor 705 remains the output voltage Vout. Therefore, the voltage applied to the capacitor 705 is Vout−Vin = Vin + Voff−Vin = Voff, and the capacitor 705 is charged with the charge corresponding to the offset voltage Voff.
[0012]
In the period T4, the switches 706 and 708 are turned off, and then the switch 707 is turned on. By turning off the switches 706 and 708, the capacitor 705 is directly connected between the inverting input terminal and the output terminal of the operational amplifier 703, and the offset voltage Voff is held in the capacitor 705. By turning on the switch 707, the offset voltage Voff is applied to the inverting input terminal of the operational amplifier 703 with reference to the potential of the output terminal. As a result, the output voltage Vout becomes Vout = Vin + Voff−Voff = Vin, so that the offset voltage is canceled and a highly accurate voltage can be output.
[0013]
[Problems to be solved by the invention]
However, in the conventional amplifier circuit shown in FIG. 25, it is necessary to constantly raise the potential at one end of the capacitor from the ground potential to the level of the input signal -IN. Therefore, there is a problem that the power consumption is large because the capacitor is charged and discharged in the offset correction operation.
[0014]
In the conventional amplifier circuit shown in FIG. 26, the potential difference between both ends of the capacitor is only the offset voltage, and the power consumption due to charging and discharging of the capacitor can be suppressed as compared with the amplifier circuit shown in FIG.
[0015]
However, the magnitude of the offset voltage generated in the operational amplifier differs depending on the voltage level of the input signal. Note that the fluctuation of the offset voltage due to the change in the voltage level of the input signal is a fluctuation in mV. However, when the amplifier circuit is used as a drive circuit for driving a liquid crystal display, for example, the fluctuation in mV unit affects the gradation display of the liquid crystal display. In particular, when multi-gradation display and high-definition display are required for a liquid crystal display, it is essential to deal with fluctuations in offset voltage.
[0016]
Therefore, when the voltage level of the input signal supplied to the amplifier circuit changes, the magnitude of the offset voltage differs depending on the voltage level of the input signal, so that a high-accuracy output is realized in the amplifier circuit shown in FIG. In order to do this, it is necessary to perform an offset correction operation for each output. If the offset correction operation is performed for each output, the capacitor for storing the offset voltage must be charged / discharged for each output. Therefore, the power consumption during the offset correction operation is large even in the amplifier circuit shown in FIG. is there.
[0017]
Further, when the offset correction operation is performed by switch control, there is a problem that output accuracy is lowered due to the influence of capacitive coupling that occurs during switching. On the other hand, by increasing the capacitance of the capacitor that stores the offset voltage, it is possible to suppress a decrease in output accuracy due to the effect of capacitive coupling that occurs during switching. There is a problem that power consumption increases due to charging and discharging.
[0018]
In the above description, the problems of the amplifier circuit shown in FIGS. 25 and 26 have been described. However, other amplifier circuits having offset correcting means using capacitors have the same problem.
[0019]
An object of the present invention is to provide an amplifier circuit capable of realizing low power consumption and high-precision output, and a control method thereof.
[0020]
[Means for Solving the Problems]
  An amplifier circuit according to the present invention has an input signal that can take a plurality of voltage levels.A circuit input terminal, a circuit output terminal, and one of a pair of input terminals connected to the circuit input terminal, an output terminal connected to the circuit output terminal, and the input signalAn operational amplifier that amplifies the operational amplifier, storage means for storing in advance each offset voltage generated in the operational amplifier in accordance with the voltage level of the input signal, and the operational amplifier using the offset voltage stored in the storage means Control means for correcting the output ofThe storage means comprises a plurality of capacitors each storing the offset voltage, and the control means includes a plurality of capacitors according to the voltage level of the input signal in a first period of one output period. And selecting the capacitor to store the offset voltage of the operational amplifier in the selected capacitor, and the control means stores the selected capacitor in the second capacitor of the one output period. The control means corrects the output of the operational amplifier using the offset voltage, and the control means connects one end of the selected capacitor to the circuit input terminal and the other end to the pair in the first period. Connected to the other input terminal and the output terminal of the operational amplifier.It is characterized by that.
[0021]
  Another amplifier circuit according to the present invention includes an operational amplifier in which one of a pair of input terminals is connected to a circuit input terminal to which an input signal is supplied, a plurality of capacitors, the other of the pair of input terminals, and the operational amplifier. A first switch connected between the output terminal, a second switch having one end connected to one of the pair of input terminals, and between the other end of the second switch and the output terminal. A third switch to be connected; a plurality of capacitor selection switches respectively connected between the other end of the second switch and one end of the plurality of capacitors; the other of the pair of input terminals; A plurality of capacitor selection switches respectively connected between the other ends of the capacitors, and one of the plurality of capacitors that controls each of the switches according to a voltage level of the input signal; Characterized in that it comprises a switch control means for storing the offset voltage of the operational amplifier.
[0024]
  The control method according to the present invention provides an input signalA circuit input terminal, a circuit output terminal, and one of a pair of input terminals connected to the circuit input terminal, an output terminal connected to the circuit output terminal, and the input signalA method of controlling an amplifier circuit including an operational amplifier and a plurality of capacitors, wherein one of the plurality of capacitors is selected from the plurality of capacitors according to a voltage level of the input signal in a first period of one output period. Including a control step of performing selection control for selecting a capacitor and storing the offset voltage of the operational amplifier in the selected capacitor.Therefore, the control step corrects the output of the operational amplifier using the offset voltage stored in the selected capacitor in the second period of the one output period, and the control step includes the first step. During this period, one end of the selected capacitor is connected to the circuit input terminal, and the other end is connected to the other of the pair of input terminals and the output terminal of the operational amplifier. In the second period of the output period, the one end is disconnected from the circuit input terminal, the other end is disconnected from the output terminal, and the one end is connected to the output terminal.It is characterized by that.
[0025]
  Another amplifier circuit according to the present invention includes a circuit input terminal to which an input signal that can take a plurality of voltage levels, a circuit output terminal, and one of a pair of input terminals are connected to the circuit input terminal, and the output terminal is An operational amplifier connected to the circuit output terminal for amplifying the input signal, storage means for preliminarily storing each of the offset voltages generated in the operational amplifier according to the voltage level of the input signal, and storage in the storage means Control means for correcting the output of the operational amplifier using the offset voltage, wherein the storage means comprises a plurality of capacitors each storing the offset voltage, and the control means includes a first output period. In one period, selection control is performed to select one capacitor from the plurality of capacitors according to the voltage level of the input signal. The offset voltage of the operational amplifier is stored in the jitter, and the control unit corrects the output of the operational amplifier using the offset voltage stored in the selected capacitor in the second period of the one output period. The operational amplifier is connected to one end of each of the plurality of capacitors, and each has a plurality of terminals that can function as the other of the pair of input terminals, and the control means includes the plurality of terminals in the first period. A terminal connected to the selected capacitor among a plurality of terminals is caused to function as the other of the pair of input terminals, the other end of the selected capacitor is connected to the circuit input terminal, and one end thereof is connected to the operational amplifier It is connected to the output terminal.
  Another amplifier circuit according to the present invention includes an operational amplifier having one of a pair of input terminals connected to a circuit input terminal to which an input signal is supplied, each having a plurality of terminals that can function as the other of the pair of input terminals; A plurality of capacitors each having one end connected to each of the plurality of terminals, a first switch having one end connected to one of the pair of input terminals, the other end of the first switch, and an output terminal of the operational amplifier A second switch connected between the first switch, a plurality of capacitor selection switches connected between the other end of the first switch and the other end of the plurality of capacitors, the plurality of terminals, A plurality of switches respectively connected to the output terminal, and an offset voltage of the operational amplifier is recorded on one of the plurality of capacitors according to the voltage level of the input signal. In order to, characterized in that it comprises a control means for controlling each of said switches together allowed to function terminals connected to the one capacitor among the plurality of terminals as the other of said pair of input terminals.
  Another control method according to the present invention includes a circuit input terminal to which an input signal is supplied, a circuit output terminal, one of a pair of input terminals connected to the circuit input terminal, and an output terminal connected to the circuit output terminal. A method of controlling an amplifier circuit including an operational amplifier that amplifies the input signal and a plurality of capacitors, wherein a plurality of capacitors are controlled in accordance with a voltage level of the input signal in a first period of one output period. A control step of selecting one capacitor from among them, and storing the offset voltage of the operational amplifier in the selected capacitor, wherein the control step includes the selection in a second period of the one output period. The output of the operational amplifier is corrected using the offset voltage stored in the capacitor to be connected, and the operational amplifier is connected to one end of each of the plurality of capacitors. Each of which has a plurality of terminals that can function as the other of the pair of input terminals, and the control step includes, during the first period, a terminal connected to the selected capacitor among the plurality of terminals. Functioning as the other of the pair of input terminals, the other end of the selected capacitor is connected to the circuit input terminal and one end thereof is connected to the output terminal of the operational amplifier. In the period 2, the other end of the selected capacitor is disconnected from the circuit input terminal, one end thereof is disconnected from the output terminal, and the other end is connected to the output terminal.
[0026]
The operation of the present invention is as follows. Each offset voltage generated in the operational amplifier according to the voltage level of the input signal is stored in advance in the storage means, so that the stored offset voltage is erased each time the voltage level of the input signal changes. Compared with a conventional amplifier circuit that stores a new offset voltage, power consumption can be reduced.
[0027]
In addition, a plurality of capacitors are used as storage means, and the control means stores and holds the offset voltage in one capacitor selected according to the voltage level of the input signal, and the calculation is performed using the held offset voltage. Correct the output of the amplifier. For this reason, it is possible to perform a highly accurate offset correction operation, and a highly accurate output is possible. Once the offset voltage is stored and held, the next time the input signal having the same voltage level is supplied to the amplifier circuit, the same capacitor is selected, and the offset voltage stored and held in this capacitor is used. Since the output of the operational amplifier is corrected, there is almost no power consumption due to charging / discharging of the capacitor, and power consumption due to the offset correction operation can be minimized.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of an amplifier circuit according to an embodiment of the present invention. In all the drawings shown below, equivalent parts are denoted by the same reference numerals.
[0029]
In FIG. 1, the amplifier circuit according to the embodiment of the present invention includes an input signal selection unit 7, an operational amplifier 10, an offset correction circuit 11, and a control unit 12. The input signal selection means 7 has N circuit input terminals (amplification) to which N (N is a positive integer) input signals (the voltage levels of these input signals are Vin1 to VinN, respectively) are supplied. Circuit input terminals) and non-inverting input terminals of the operational amplifier 10 have input signal selection switches 7-1 to 7-N, respectively.
[0030]
The input signal selection means 7 selects any one of N input signals according to the control of the control means 12, and the selected input signal is input to the non-inverting input terminal of the operational amplifier 10. Here, the selection of the input signal is performed every predetermined period (one output period). The operational amplifier 10 of the voltage follower outputs an output voltage Vout equal to the voltage of the input signal selected by the input signal selection means 7 to the outside through the circuit output terminal 8 (output terminal of the amplifier circuit).
[0031]
The offset correction circuit 11 includes switches 1 to 3, a capacitor group 6 having a plurality of capacitors 6-1 to 6-N, a switch group 4 having a plurality of capacitor selection switches 4-1 to 4-N, And a switch group 5 having capacitor selection switches 5-1 to 5-N. The switch 1 is connected between the inverting input terminal of the operational amplifier 10 and the output terminal of the operational amplifier 10, and the switches 2 and 3 are connected between the non-inverting input terminal of the operational amplifier 10 and the output terminal of the operational amplifier 10. Connected in series.
[0032]
In addition, one end of each of the plurality of capacitors 6-1 to 6-N is commonly connected to a connection point between the switch 2 and the switch 3 through the switch group 4, and the other end of each of the plurality of capacitors 6-1 to 6-N is a switch. The group 5 is connected to the inverting input terminal of the operational amplifier 10 through the group 5.
[0033]
The control means 12 controls the input signal selection switches 7-1 to 7-N of the input signal selection means 7 in accordance with an input signal selection instruction supplied from the outside or generated internally. Further, the control means 12 selects the capacitor selection switches 4-1 to 4-N and 5-to select any one of the plurality of capacitors 6-1 to 6-N according to the input signal selection instruction. 1 to 5-N are controlled. In other words, the control unit 12 controls the switches 4-1 to 4 -N and 5-1 to 5 -N according to the voltage level of the input signal selected by the input signal selection unit 7. The control means 12 controls the offset correction operation by controlling the switches 1 to 3.
[0034]
Note that the voltage levels Vin1 to VinN of the N input signals are different from each other, and the plurality of capacitors 6-1 to 6-N are associated with the voltage levels Vin1 to VinN on a one-to-one basis, The control means 12 selects one capacitor associated with the voltage level of the input signal.
[0035]
However, the present invention is not limited to the case where the plurality of capacitors 6-1 to 6-N and the voltage levels Vin1 to VinN are associated one-to-one. For example, when the voltage level of the input signal is Vin1. The control means 12 may perform control so that the capacitor selected in (1) and the capacitor selected when the voltage level is Vin2 are the same.
[0036]
That is, the voltage levels Vin1 to VinN may have values that are the same or substantially the same, and in the example described above, the voltage levels Vin1 and Vin2 are the same or substantially the same level. Therefore, the control means 12 selects one capacitor according to the voltage level of the input signal.
[0037]
The operation of the amplifier circuit according to the embodiment of the present invention shown in FIG. 1 will be described below with reference to the drawings. FIG. 2 is a timing chart showing an operation example of the amplifier circuit shown in FIG. 1, and shows the on / off states of each switch in one output period. FIG. 3 is a diagram showing an output voltage waveform according to the operation example shown in FIG.
[0038]
One output period is a period during which one signal voltage is output. In FIG. 2, the first period T01 during which the offset correction operation (offset voltage storage operation) is performed and the second period T02 during which the correction voltage is output. It shows the case of two periods. Further, FIG. 6 shows an operation when the voltage level of the input signal in one output period is Vin1 shown in FIG. Note that the switch groups 4, 5, and 7 and the switches 1 to 3 shown in FIG.
[0039]
As shown in FIGS. 1 and 2, first, in the first period T01 of one output period, the switches 7-1 and 4-1, 5-1 are turned on, and the switches 7-2 to 7-N and 4- 2-4-N and 5-2-5-N are turned off. Further, the switches 1 and 2 are turned on and the switch 3 is turned off. As a result, as shown in FIG. 3, the output voltage Vout becomes Vin1 + Voff including the offset voltage Voff. At this time, the potential at one end of the capacitor 6-1 is equal to the input voltage Vin1, the potential at the other end is equal to the output voltage Vout, and the capacitor 6-1 has an offset generated in the operational amplifier 10 when the input voltage is Vin1. Charge corresponding to the voltage Voff is charged.
[0040]
Next, in the second period T02 of one output period in FIG. 2, as in the period T01, the switches 7-1 and 4-1, 5-1 are turned on, and the switches 7-2 to 7-N and 4-2 are turned on. ˜4-N, 5-2 to 5-N remain off, switches 1 and 2 are turned off, and switch 3 is turned on. At this time, the capacitor 6-1 is directly connected between the inverting input terminal and the output terminal of the operational amplifier 10, and the offset voltage Voff is held in the capacitor 6-1. When the switch 3 is turned on, the offset voltage Voff is applied to the inverting input terminal of the operational amplifier 10 with reference to the potential of the output terminal. As a result, as shown in FIG. 3, the output voltage Vout becomes Vout = Vin1 + Voff−Voff = Vin1, and the offset voltage is canceled out and becomes equal to the input voltage Vin1.
[0041]
Note that the timing chart of FIG. 2 shows a case where each switch has no delay and is controlled by the control means 12 at the same time. However, when each switch has a delay, the switch is switched in the first period T01. So that the switches 1 and 2 do not become conductive before 3 becomes non-conductive, and the switch 3 does not become conductive before the switches 1 and 2 become non-conductive in the second period T02. Switch control is performed in consideration of the delay. Note that FIG. 4 shows a timing chart showing an operation example of the amplifier circuit in consideration of the delay.
[0042]
The offset voltage generated in the amplifier circuit varies depending on the level of the input voltage level. However, in the amplifier circuit according to the embodiment of the present invention shown in FIG. 1, N capacitors 6-6 having the same number as the N input voltages Vin1 to VinN. Since 1 to 6-N are provided, the input voltage and the capacitor can be made to correspond one-to-one, and each capacitor stores and holds the offset voltage of the operational amplifier corresponding to the corresponding input voltage level. Can do. Once the offset voltage is stored and held in the capacitor corresponding to the input voltage, it is not necessary to charge and discharge the capacitor in one output period when the same input voltage is input next, and it fluctuates due to the influence of capacitive coupling that occurs during switching. It is only necessary to replenish the charged charges. For this reason, the capacitor consumes little electric power due to charge and discharge, and the power consumption can be reduced.
[0043]
As described above, in the amplifier circuit according to the embodiment of the present invention, the input voltage and the capacitor are associated one-to-one, and the offset voltage corresponding to the input voltage level is stored in the capacitor associated with the input voltage level. Therefore, it is possible to perform a highly accurate offset correction operation, and it is possible to minimize the power consumption of the offset correction operation.
[0044]
Further, once the offset voltage is stored and held in the capacitor, the output of the operational amplifier is corrected using the offset voltage already held in the capacitor in one output period in which the same input voltage is input to the amplifier circuit next time. Therefore, the capacitor consumes little power due to charging and discharging, and the output accuracy can be increased without increasing the power consumption even if the capacitance of the capacitor is increased in order to suppress the influence of capacitive coupling that occurs during switching.
[0045]
In FIG. 2, the case where the input voltage in one output period is Vin1 has been described. However, in the amplifier circuit according to the embodiment of the present invention, offset voltages corresponding to a plurality of input voltages are stored and held in different capacitors, respectively. Therefore, even when the input voltage is Vin2 to VinN, as in the case where the input voltage is Vin1, it is possible to perform a highly accurate offset correction operation and reduce the power consumption of the offset correction operation. Can be minimized.
[0046]
The operational amplifier 10 used in the amplifier circuit according to the embodiment of the present invention shown in FIG. 1 may have any form.
[0047]
FIG. 5 is a timing chart showing an operation example of the amplifier circuit shown in FIG. 1 when the same voltage is continuously input. In the operation according to the timing chart of FIG. 5, the switch control different from that in FIG. 2 is performed, so that the power consumption can be reduced as compared with the operation according to the timing chart of FIG. FIG. 5 shows a case where the input voltage is Vin1 in one continuous M (M is an integer of 2 or more) one output period (first output period to Mth output period). As in FIG. 2, the switch control according to the timing chart of FIG. 5 is performed by the control means 12 shown in FIG.
[0048]
In FIG. 5, the operations of the first period T01 and the second period T02 of the first output period are the same as those of the period T01 and the period T02 of FIG.
[0049]
As shown in FIG. 5, in the period T03 corresponding to the second output period to the Mth output period, the state of each switch in the period T02 of the first output period is maintained, so that the second to Mth output periods. In this case, an output voltage equal to the input voltage Vin1 can be obtained.
[0050]
By operating the amplifier circuit shown in FIG. 1 by the control means 12 in accordance with the timing chart of FIG. 5, the offset generated in the operational amplifier 10 when the input voltage is Vin1 in the capacitor 6-1 in the period T01 during which the offset correction operation is performed. Once the voltage is stored and held, high-accuracy output is possible without performing the offset correction operation in the subsequent second to M-th output periods. Thus, since the period involving charge charging / discharging in the first to Mth output periods is only the period T01, in the operation according to the timing chart of FIG. 5, the power consumption is in accordance with the timing chart of FIG. Than can be suppressed.
[0051]
In the timing chart of FIG. 5, as in FIG. 2, each switch has no delay and the switch control by the control unit 12 is performed at the same time. In the period T01, the switch 3 is not turned on before the switch 3 is turned off. In the second period T02, the switch 3 is turned on before the switches 1 and 2 are turned off. The switch control is performed in consideration of the delay as in FIG.
[0052]
In addition, once the offset voltage is stored, the capacitor that stores the offset voltage consumes little power due to charging and discharging. Therefore, even if the capacitance of the capacitor is increased, the power consumption is increased to suppress the influence of capacitive coupling that occurs during switching. Output accuracy can be improved.
[0053]
In FIG. 5, the case where the input voltage is Vin <b> 1 is described as the case where the same voltage is input in the first to M-th continuous output periods. However, in the amplifier circuit according to the embodiment of the present invention illustrated in FIG. 1, Since N capacitors of the same number as the input voltage number N are provided and offset voltages corresponding to the input voltage can be stored and held in different capacitors, the input voltage is not limited to Vin1, and the input voltage is Vin2. Even in the case of ~ VinN, highly accurate offset correction operation can be performed, and power consumption of the offset correction operation can be minimized.
[0054]
In the following, in order to describe the embodiment of the present invention in more detail, an amplifier circuit according to an embodiment of the present invention will be described with reference to the drawings, taking a typical operational amplifier as an example.
[0055]
FIG. 6 is a diagram showing a configuration of an amplifier circuit when the simplest conventional feedback operational amplifier shown in FIG. 7 is used for the operational amplifier 10 in the amplifier circuit shown in FIG. FIG. 7 is a diagram showing the configuration of the first feedback operational amplifier (voltage follower circuit).
[0056]
Referring to FIG. 7, the operational amplifier shown in FIG. 7 has PMOS transistors 201 and 202 having a source connected in common, a gate connected to an input terminal 200 and an output terminal 8, respectively, forming a differential pair, and a PMOS transistor 201. And 202, a constant current source 211 connected between the commonly connected source and the higher power supply VDD, a source connected to the lower power supply VSS, a gate connected to the gate of the NMOS transistor 204, and a drain connected to the PMOS. NMOS transistor 203 connected to the drain of transistor 201, NMOS transistor 204 whose source is connected to the lower power supply VSS, drain and gate connected to the drain of PMOS transistor 202, high power supply VDD and output A constant current source 212 connected between the terminals 8; The output of the dynamic pair is input to the gate, the source is connected to the lower power supply VSS, the drain is connected to the connection point between the output terminal 8 and the constant current source 212, the output terminal 8 and the PMOS transistor A phase compensation capacitor 221 connected to the connection point of the gate of 202 and the gate terminal of the NMOS transistor 205 is provided.
[0057]
The operational amplifier shown in FIG. 7 reduces the output voltage Vout to Vin by the discharging action of the NMOS transistor 205 when Vin <Vout, and raises the output voltage Vout to Vin by the constant current source 211 when Vin> Vout. be able to. However, the operational amplifier shown in FIG. 7 may generate an offset voltage due to variations in characteristics of active elements constituting the operational amplifier, and cannot output an output voltage equal to the input voltage.
[0058]
On the other hand, as shown in FIG. 6, when the operational amplifier shown in FIG. 7 is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. 1, in the amplifier circuit shown in FIG. By controlling the switch groups 4, 5, 7 and the switches 1-3 according to the level, the capacitor corresponding to the input voltage and the offset voltage corresponding to the input voltage level is stored and held in the capacitor, and the capacitor The output of the operational amplifier 10 is corrected using the offset voltage held in the circuit. Therefore, high-accuracy output is possible, and power consumption by the offset correction operation is hardly caused, so that power consumption by the offset correction operation can be minimized.
[0059]
Furthermore, once an offset voltage is stored in a capacitor that stores an offset voltage, there is almost no power consumption due to charging / discharging. Therefore, even if the capacitance of the capacitor is increased in order to suppress the influence of capacitive coupling that occurs during switching, the power consumption does not increase. The output accuracy can be increased.
[0060]
Even when the second feedback amplifier composed of the NMOS differential pairs 301 and 302 shown in FIG. 8 is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. 1, the amplifier circuit shown in FIG. Similarly, an output voltage equal to the input voltage can be obtained, and the power consumption due to the offset correction operation can be minimized.
[0061]
FIG. 9 is a diagram showing a configuration of an amplifier circuit when the operational amplifier shown in FIG. 10 is applied to the operational amplifier 10 in the amplifier circuit shown in FIG. FIG. 10 is a diagram showing the configuration of the third operational amplifier. In the operational amplifier shown in FIG. 10, the operation of alternately switching between the input stage MOS transistor to which the input voltage is applied and the input stage MOS transistor to which the output voltage is fed back is performed at predetermined intervals. The offset voltage is averaged over time. Thereby, in the operational amplifier shown in FIG. 10, the output accuracy can be improved. Such an operational amplifier may be applied to the present invention.
[0062]
Hereinafter, the configuration and operation outline of the operational amplifier shown in FIG. 10 will be described with reference to the drawings. FIG. 11 is a timing chart showing the switching operation of the switches 401 to 404 and 411 to 414 provided in the operational amplifier shown in FIG. 12 is a diagram showing an output voltage waveform when the operational amplifier shown in FIG. 10 is controlled according to the timing chart of FIG.
[0063]
10, the operational amplifier shown in FIG. 10 is different from the operational amplifier shown in FIG. 7 in that switches 401 and 412 that connect the gate electrode of the PMOS transistor 201 in the input stage to the input terminal 400 or the output terminal 8, Switches 402 and 411 for connecting the gate electrode of the PMOS transistor 202 of the stage to the output terminal 8 or the input terminal 400, and the gate electrode of the NMOS transistor 205 of the output stage to the drain electrode or the input stage of the PMOS transistor 201 of the input stage. The switches 403 and 413 connected to the drain electrode of the PMOS transistor 202 and the gate electrodes of the NMOS transistors 203 and 204 constituting the current mirror circuit are connected to the drain electrode of the PMOS transistor 202 in the input stage or the PMOS transistor in the input stage. 201 is obtained by adding a switch 404 and 414 connected to the drain electrode of.
[0064]
In FIG. 10, when the switches 401 to 404 are turned on, the switches 411 to 414 are controlled to be turned off, so that the input voltage Vin is applied to the gate electrode of the MOS transistor 201 in the input stage, and the output voltage Vout is the MOS in the input stage. Applied to the gate electrode of the transistor 202. On the other hand, when the switches 401 to 404 are turned off and the switches 411 to 414 are turned on, the input voltage Vin is applied to the gate electrode of the MOS transistor 202 in the input stage, and the output voltage Vout is applied to the MOS transistor 201 in the input stage. Applied to the gate electrode.
[0065]
Therefore, the state in which the switches 401 to 404 are on and the switches 411 to 414 are off and the state in which the switches 401 to 404 are off and the switches 411 to 414 are on are alternately repeated, whereby the input voltage Vin And the output voltage Vout are alternately applied to the gate electrodes of the MOS transistors 201 and 202 in the input stage.
[0066]
10 and 11, in the first output period, the switches 401 to 404 are controlled to be on, and the switches 411 to 414 are controlled to be off, and the offset voltage Voff is generated in the operational amplifier shown in FIG. 10, as shown in FIG. The output voltage Vout is Vout = Vin + Voff.
[0067]
Further, in the second output period, the switches 401 to 404 are controlled to be off and the switches 411 to 414 are controlled to be on, so that the offset voltage −Voff is generated in the operational amplifier shown in FIG. 10, and the output voltage Vout is shown in FIG. Vout = Vin−Voff. In the third output period, each switch is controlled as in the first output period, and in the fourth output period, each switch is controlled as in the second output period.
[0068]
Therefore, when each output period is sufficiently short, the switches 401 to 404 and 411 to 414 are alternately turned on and off, so that the offset voltage is temporally changed every two output periods as shown in FIG. Averaged. Thus, since the offset voltage is canceled, the output accuracy can be improved.
[0069]
An example of an amplifier circuit that can improve the output accuracy by canceling the offset voltage by time averaging is described in Japanese Patent Laid-Open No. 11-249624.
[0070]
In Japanese Patent Application Laid-Open No. 11-249624, a video signal line driving means of a liquid crystal display device that performs dot inversion driving is a high voltage that outputs a positive gradation voltage so as to apply a gradation voltage to one pixel. The input side MOS circuit to which the input voltage of the amplifier circuit is applied every two frames by alternately operating the side amplifier circuit and the low voltage side amplifier circuit outputting the negative gradation voltage for each frame according to the polarity It describes that an offset voltage generated in each amplifier circuit is averaged over time every four frames by alternately switching between a transistor and a MOS transistor in an input stage to which an output voltage is fed back. . This prevents an increase or decrease in luminance caused by variations in the voltage applied to the pixel due to the offset voltage.
[0071]
However, in the operational amplifier shown in FIG. 10, since the offset voltage itself cannot be reduced, for example, when the operational amplifier shown in FIG. On the contrary, the change of the output voltage becomes conspicuous by averaging over time. Therefore, when the video signal line driving means of the liquid crystal display device described in Japanese Patent Application Laid-Open No. 11-249624 is composed of transistors with large element variations, the change in output voltage is increased by performing time averaging, and the luminance Therefore, even if time averaging is performed, display quality cannot be improved.
[0072]
Next, the case where the operational amplifier shown in FIG. 10 is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. 1 will be described. In the operational amplifier shown in FIG. 10, since the input stage MOS transistor to which the input voltage is applied and the input stage MOS transistor to which the output voltage is fed back are alternately switched, the magnitude is different for each input voltage level. The same but different positive and negative offset voltages occur. Therefore, in the amplifier circuit shown in FIG. 9, since two capacitors for storing the offset voltage are provided for each input voltage level, when the number of externally supplied input voltages is N (Vin1 to VinN), 2N pieces are provided. The capacitor is provided.
[0073]
In FIG. 9, the operational amplifier 10 switches one of a pair of input terminals of the operational amplifier 10 to a non-inverting input terminal or an inverting input terminal and switches the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal ( The control means 12 has a state of a pair of input terminals of the operational amplifier 10 for each output period, and one of the pair of input terminals is non-inverted. The switching means is controlled to switch to the first state where the input terminal and the other are inverting input terminals, or the second state where one of the pair of input terminals is an inverting input terminal and the other is a non-inverting input terminal.
[0074]
The capacitors 6-1 to 6-2N are divided into two capacitor groups respectively associated with the two states of the pair of input terminals of the operational amplifier 10. Then, in the first period of one output period, the control means 12 selects one capacitor from the capacitor group associated with the state of the pair of input terminals according to the voltage level of the input signal. The switch groups 4 and 5 and the switches 1 to 3 are controlled so that the offset voltage is stored in the capacitor.
[0075]
The plurality of capacitors in each capacitor group is associated with the input voltages Vin1 to VinN on a one-to-one basis, and the control means 12 receives an input signal from the capacitor group associated with the state of the pair of input terminals. Of course, it is possible to select one capacitor corresponding to the voltage level.
[0076]
Further, the control means 12 controls the switches 1 to 3 so as to correct the output of the amplifier 10 by using the offset voltage held in the selected capacitor in the second period of one output period. As described above, the amplifier circuit shown in FIG. 9 performs the offset voltage correction operation according to the input voltage level and the time average of the offset voltage.
[0077]
Therefore, even when the operational amplifier 10 of the amplifier circuit shown in FIG. 9 is composed of transistors with large element variations, the offset voltage itself is made sufficiently small by performing the offset correction operation, and as shown in FIG. Since the offset voltage is averaged over time by switching the state of the pair of input terminals of the operational amplifier 10 for each output period, it is possible to achieve high output accuracy.
[0078]
In addition, when the amplifier circuit provided with the offset voltage correction function using the plurality of capacitors according to the present invention described with reference to FIGS. 9 to 12 is used as the video signal line driving means of the liquid crystal display device, the offset voltage correction operation is performed. And an operation of alternately switching between the input stage MOS transistor to which the input voltage of the amplifier circuit is applied and the input stage MOS transistor to which the output voltage is fed back. Even when the amplifier circuit is composed of transistors with large element variations, the offset voltage itself generated in the operational amplifier is made sufficiently small by performing the offset correction operation, and the input stage transistors are switched every two frames, for example. The voltage can be averaged over time every 4 frames. As a result, since the increase and decrease in luminance caused by the offset voltage are averaged over time, display quality can be improved even when the amplifier circuit is composed of transistors with large element variations.
[0079]
Note that the amplifier circuit shown in FIG. 9 can achieve the same effect as the amplifier circuit shown in FIG. That is, the capacitor selected according to the input voltage level stores and holds the offset voltage according to the input voltage level in the capacitor, and the offset voltage is corrected using the offset voltage held in the capacitor. It is possible to perform a correct offset correction operation. Further, once the offset voltage is stored and held in the capacitor, the capacitor consumes little power due to charging and discharging, and the power consumption due to the offset correction operation can be minimized.
[0080]
In addition, once the offset voltage is stored, the capacitor that stores the offset voltage consumes little power due to charging and discharging. Therefore, even if the capacitance of the capacitor is increased, the power consumption is increased to suppress the influence of capacitive coupling that occurs during switching. Output accuracy can be improved.
[0081]
Similarly to the operational amplifier of FIG. 10 in which the operational amplifier of FIG. 7 has a function of time-averaging the offset voltage, the feedback operational amplifier composed of the NMOS differential pair shown in FIG. Of course, when the operational amplifier having the function is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. 1, the same effect as that of the amplifier circuit shown in FIG. 9 can be obtained.
[0082]
FIG. 13 is a diagram showing another configuration of the amplifier circuit when the operational amplifier shown in FIG. 10 is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. In the amplifier circuit shown in FIG. 9, since two capacitors for storing the offset voltage are provided for each input voltage level, if the number of input voltages supplied from the outside is N, 2N capacitors are required. In the amplifier circuit shown in FIG. 13, by switching the connection of the capacitor for storing the offset voltage according to the state of the pair of input terminals of the operational amplifier 10, the number of capacitors is smaller than that of the amplifier circuit shown in FIG. The same effect as the amplifier circuit shown in FIG. 9 can be realized.
[0083]
In the amplifier circuit shown in FIG. 13, only the offset correction circuit 110 is different from the amplifier circuit shown in FIG. 9, and only the configuration and operation of the offset correction circuit 110 will be described below.
[0084]
In FIG. 13, any one voltage selected by the input signal selection means 7 from the N input voltages Vin 1 to VinN supplied from the outside is input to the input terminal 111 of the operational amplifier 10. One end of the switch 103 is connected to the input terminal 111 of the operational amplifier 10, one end of the switch 102 is connected to the output end of the operational amplifier 10, and the other ends of the switches 102 and 103 are connected in common. One end of the switch 105 is connected to the input terminal 111, one end of the switch 101 is connected to the output end of the operational amplifier 10, and the other ends of the switches 101 and 105 are connected in common.
[0085]
The switch 104 is connected between the input terminal 112 of the operational amplifier 10 and the connection point of the switches 105 and 101, and the switch 106 is connected between the connection point of the switches 103 and 102 and the input terminal 112. Further, one ends of the plurality of capacitors 6-1 to 6-N are commonly connected to the connection point of the switches 103 and 102 via the switch group 4, and the other ends of the plurality of capacitors 6-1 to 6-N are The switch group 5 is commonly connected to the connection point of the switches 105 and 101.
[0086]
The control means 12 controls the switches 7-1 to 7-N of the input signal selection means 7 and controls the switches 401 to 404 and 411 to 414 of the switching means of the operational amplifier 10 every output period. . The control means 12 selects one capacitor from the plurality of capacitors 6-1 to 6-N according to the voltage level of the input signal, and stores the offset voltage in the selected capacitor. In order to correct the output of the operational amplifier 10 using the offset voltage, the switch groups 4 and 5 and the switches 101 to 106 are controlled. Here, when the control means 12 controls the switches 101 to 106, the control means 12 performs control according to the state of the pair of input terminals 111 and 112 of the operational amplifier 10.
[0087]
The operation of the amplifier circuit shown in FIG. 13 will be described below with reference to the drawings. FIG. 14 is a timing chart showing the operation of the amplifier circuit shown in FIG. 15 and 16 are diagrams showing the connection state of the amplifier circuit of FIG. 13 in each period shown in FIG. 14, and FIG. 15A is a diagram showing the connection state in the period T11, and FIG. ) Is a diagram illustrating a connection state in the period T12, FIG. 16A is a diagram illustrating a connection state in the period T21, and FIG. 16B is a diagram illustrating a connection state in the period T22. In the following description, the case where both the input voltages in the first output period and the second output period shown in FIG. 14 are Vin1 will be described as an example.
[0088]
13 and 14, in the first output period, the switch groups 4 and 5 are controlled so as to select one capacitor 6-1 according to the voltage level Vin1 of the input signal. Further, in the first output period, the switches 401 to 404 are turned on and the switches 411 to 414 are turned off, whereby the input terminals 111 and 112 of the operational amplifier 10 are connected to the gate electrodes of the transistors 201 and 202, respectively. In the first output period, the switch 104 is turned on and the switches 105 and 106 are turned off according to the state of the pair of input terminals 111 and 112.
[0089]
In the first period T11 of the first output period, the switch 102 is turned off and the switches 101 and 103 are turned on according to the state of the pair of input terminals 111 and 112, whereby the amplifier circuit shown in FIG. The connection state shown in FIG. At this time, since the output voltage Vout includes the offset voltage Voff, Vout = Vin + Voff. Further, since the potential at one end 113 (see FIG. 15) of the capacitor 6-1 is equal to the input voltage Vin and the potential at the other end 114 (see FIG. 15) is equal to the output voltage Vout, the capacitor 6-1 has an offset. Charge corresponding to the voltage Voff is charged.
[0090]
In the second period T12 of the first output period, the switches 101 and 103 are turned off and the switch 102 is turned on, so that the amplifier circuit shown in FIG. 13 enters the connection state shown in FIG. At this time, the capacitor 6-1 is directly connected between the input terminal 112 and the output terminal of the operational amplifier, and an offset voltage is applied to the input terminal 112 with reference to the potential of the output terminal. As a result, the output voltage Vout becomes Vout = Vin + Voff−Voff, the offset voltage is canceled out, and an output voltage equal to the input voltage can be obtained.
[0091]
Next, also in the second output period, since the input voltage level is Vin1, the switch groups 4 and 5 are controlled to select the capacitor 6-1. In the second output period, the switches 401 to 404 are turned off and the switches 411 to 414 are turned on, whereby the input terminals 111 and 112 are connected to the gate electrodes of the transistors 202 and 201, respectively. In the second output period, the switches 103 and 104 are turned off and the switch 106 is turned on according to the state of the pair of input terminals 111 and 112.
[0092]
In the first period T21 of the second output period, the switches 102 and 105 are turned on and the switch 101 is turned off according to the state of the pair of input terminals 111 and 112, whereby the amplifier circuit shown in FIG. The connection state shown in FIG. At this time, since the output voltage Vout includes the offset voltage −Voff, Vout = Vin−Voff. Further, since the potential at one end 114 of the capacitor 6-1 is equal to the input voltage Vin and the potential at the other end 113 is equal to the output voltage Vout, the capacitor 6-1 is charged with a charge corresponding to the offset voltage -Voff. The
[0093]
In the second period T22 of the second output period, the switches 102 and 105 are turned off and the switch 101 is turned on, so that the amplifier circuit shown in FIG. 13 enters the connection state shown in FIG. At this time, the capacitor 6-1 is directly connected between the input terminal 112 and the output terminal of the operational amplifier 10, and an offset voltage is applied to the input terminal 112 of the operational amplifier 10 with reference to the potential of the output terminal. As a result, the output voltage Vout becomes Vout = Vin−Voff + Voff, the offset voltage is canceled out, and an output voltage equal to the input voltage can be obtained.
[0094]
In the output period after the second output period, the operations in the first output period and the second output period are repeated, so that high-accuracy output can be realized as in the amplifier circuit shown in FIG.
[0095]
As described above, in the first period T11 of the first output period, the one end 113 of the capacitor 6-1 and others are set so that the potential of the one end 113 is Vin and the potential of the other end 114 is Vout (= Vin + Voff). The end 114 is connected to the circuit input terminal and the output terminal 8 respectively. In the first period T21 of the second output period in which the state of the pair of input terminals 111 and 112 is different from that of the first output period, the potential of the end 113 is Since one end 113 and the other end 114 of the capacitor 6-1 are connected to the output terminal 8 and the circuit input terminal so that Vout (= Vin−Voff) and the potential of the other end 114 become Vin, the capacitor 6− Both ends of 1 are charged with the same voltage in the first output period and the second output period. In this way, by switching the connection of the capacitor that stores the offset voltage according to the state of the pair of input terminals 111 and 112, the capacitor has almost no power consumption due to charge / discharge.
[0096]
In the above description, the case where the input voltage is Vin1 in both the continuous first output period and the second output period has been described. However, even when the input voltages in the first output period and the second output period are different from each other, the first output period And the same effect as when both input voltages in the second output period are Vin1 can be obtained.
[0097]
In short, in the first period of one output period in which the input terminal 111 is a non-inverting input terminal and the input terminal 112 is an inverting input terminal, it is selected according to the input voltage level supplied in that one output period. In the first period of another output period in which one end of the capacitor is connected to the circuit input terminal, the other end is connected to the output terminal 8, the input terminal 111 is an inverting input terminal, and the input terminal 112 is a non-inverting input terminal. The switch may be controlled so that one end of the capacitor selected according to the input voltage level supplied during the one output period is connected to the output terminal 8 and the other end is connected to the circuit input terminal.
[0098]
As described above, in the amplifier circuit shown in FIG. 13, by switching the connection of the capacitor in accordance with the switching between the input stage MOS transistor to which the input voltage is applied and the input stage MOS transistor to which the output voltage is fed back, Since the offset voltages stored in the capacitors are equal, one capacitor may be provided for each input voltage level. When the number of input voltages is N, N capacitors may be provided. Therefore, since the number of capacitors can be reduced as compared with the amplifier circuit shown in FIG. 9, the circuit area can be reduced, and the same effect as that of the amplifier circuit shown in FIG. 9 can be obtained.
[0099]
Further, when the amplifier circuit provided with the offset voltage correction function using the plurality of capacitors according to the present invention described with reference to FIGS. 13 to 16 is used as the video signal line driving means of the liquid crystal display device, the offset voltage correction operation is performed. And an operation of alternately switching between the input stage MOS transistor to which the input voltage of the amplifier circuit is applied and the input stage MOS transistor to which the output voltage is fed back. Even when the amplifier circuit is composed of transistors with large element variations, the offset voltage itself generated in the operational amplifier is made sufficiently small by performing the offset correction operation, and the input stage transistors are switched every two frames, for example. The voltage can be averaged over time every 4 frames. As a result, since the increase and decrease in luminance caused by the offset voltage are averaged over time, display quality can be improved even when the amplifier circuit is composed of transistors with large element variations.
[0100]
In addition to the configuration shown in FIG. 13, the high-potential side terminal of the capacitor is switched according to switching between the input stage MOS transistor to which the input voltage is applied and the input stage MOS transistor to which the output voltage is fed back. If the amplifier circuit has means for switching and connecting the terminals on the low potential side, the same effect as the amplifier circuit shown in FIG. 9 can be realized without increasing the number of capacitors for storing the offset voltage.
[0101]
Further, the timing chart of FIG. 14 shows a case where each switch has no delay and the switch control by the control means 12 is performed simultaneously. However, when each switch has a delay, the switch 102 is non-conductive in the period T11. The switches 101 and 103 are not turned on before entering the state, the switch 102 is not turned on before the switches 101 and 103 are turned off in the period T12, and the switches 102 and 103 are turned off in the period T22. Switch control is performed in consideration of a delay so that the switch 101 does not become conductive before 105 becomes non-conductive.
[0102]
FIG. 17 is a diagram showing a configuration of an amplifier circuit when the operational amplifier shown in FIG. 18 is applied to the operational amplifier 10 of the amplifier circuit shown in FIG. FIG. 18 is a diagram showing the configuration of the fourth operational amplifier. The operational amplifier shown in FIG. 18 improves the problem that the dynamic range of the operational amplifier shown in FIGS. 7 and 8 is narrow, and enables a wide input / output range. An example of an operational amplifier capable of such a wide input / output range is described in Japanese Patent No. 2885151, and such an operational amplifier may be applied to the present invention.
[0103]
In the operational amplifier shown in FIG. 18, the sources are connected in common, the gates are connected to the input terminal 500 and the output terminal 8, respectively, and the sources are connected in common to the NMOS transistors 501 and 502 constituting the differential pair. Are connected to the input terminal 500 and the output terminal 8, respectively, and the PMOS transistors 505 and 506 constituting the differential pair, and the constant-current connected between the commonly connected sources of the NMOS transistors 501 and 502 and the lower power supply VSS. And a constant current source 522 connected between the commonly connected sources of the PMOS transistors 505 and 506 and the higher power supply VDD.
[0104]
The operational amplifier shown in FIG. 18 has a PMOS transistor 503 whose gate and drain are connected to the drain of the NMOS transistor 501 and whose source is connected to the higher power supply VDD, and whose drain is the drain of the PMOS transistor 506 and the NMOS transistor 507. A first current mirror circuit including a PMOS transistor 509 connected to the drain connection point and having a source connected to the higher power supply VDD.
[0105]
In the operational amplifier shown in FIG. 18, the drain and gate are connected to the drain of the NMOS transistor 502, the source is connected to the high-side power supply VDD, and the drain is the drain of the PMOS transistor 505 and the NMOS transistor 508. And a PMOS transistor 510 having a source connected to the higher power supply VDD and a second current mirror circuit connected to the drain connection point.
[0106]
The operational amplifier shown in FIG. 18 includes a current mirror circuit connected between the drains of the PMOS transistors 505 and 506 and the lower power supply VSS and acting as an active load composed of NMOS transistors 507 and 508.
[0107]
Further, the operational amplifier shown in FIG. 18 has constant current sources 523 and 524 each having one end connected to the higher power supply VDD, a source connected to the lower power supply VSS, a gate connected to the drain of the PMOS transistor 505, and an NMOS transistor. The NMOS transistor 511 is connected to the drain connection point 508, the drain is connected to the other end of the constant current source 523, the source is connected to the lower power supply VSS, the gate is connected to the drain of the NMOS transistor 511, and the constant current source 523 is connected to the drain. An NMOS transistor 512 having a drain connected to the other end of the current source 524 is provided.
[0108]
In the operational amplifier shown in FIG. 18, the source is connected to the higher power supply VDD, the gate is connected to the connection point between the drain of the NMOS transistor 512 and the other end of the constant current source 524, and the drain is connected to the output terminal 8. The PMOS transistor 513, the source connected to the lower power supply VSS, the gate connected to the connection point of the drain of the PMOS transistor 505 and the drain of the NMOS transistor 508, and the NMOS transistor 514 connected to the output terminal 8 It has.
[0109]
In the operational amplifier of FIG. 18 configured as described above, a PMOS transistor in which a differential pair composed of NMOS transistors 501 and 502 and a differential pair composed of PMOS transistors 505 and 506 are active loads of the NMOS transistors 501 and 502. By being configured in parallel via PMOS transistors 509 and 510 having a common gate electrode with 503 and 504, respectively, an input stage that enables a wide input range is obtained. In addition, there is an output range from a potential lowered by the voltage between the drain and source of the PMOS transistor 513 from the higher power supply VDD to a potential raised by the voltage between the drain and source of the NMOS transistor 514 from the potential of the PMOS transistor 513. It is an output stage that enables a wide output range.
[0110]
Here, the offset voltage is generated when the symmetry of the transistors constituting the differential pair is broken due to variations in the threshold voltage of the transistors or gate width / gate length (W / L). In the operational amplifier shown in FIG. 18, the element variation of the differential pair composed of the NMOS transistors 501 and 502 is caused by the PMOS transistors 505 and 504 and the PMOS transistors 505 and 504 forming the current mirror circuit via the PMOS transistors 505 and 510. Since the feedback is made to the differential pair composed of 506, the offset voltage caused by the element variation of the two differential pairs is averaged within the input voltage range in which the two differential pairs operate together. Therefore, within the input voltage range in which the two differential pairs operate together, the function of correcting the offset voltage caused by the variation in element characteristics of each differential pair works, so that the output voltage accuracy is high and the offset voltage is small. There are features.
[0111]
In recent years, the demand for mobile devices such as mobile phones has increased, and low power consumption can be cited as an important performance required for mobile devices. When the operational amplifier shown in FIG. 18 is used in a portable device, the power consumption of the operational amplifier can be reduced by lowering the power supply voltage of the operational amplifier. However, in the operational amplifier shown in FIG. 18, the differential pair composed of the NMOS transistors 501 and 502 does not operate when the input voltage is smaller than the threshold voltage of the transistor 501, and the differential pair composed of the PMOS transistors 505 and 506. The pair does not operate when the input voltage is equal to or higher than the potential lowered by the threshold voltage of the transistor 505 from the higher power supply VDD.
[0112]
When the threshold voltage of the transistor is lowered, off-leakage current increases, so that the threshold voltage cannot be lowered even if the power supply voltage is lowered. Therefore, when the operational amplifier shown in FIG. 18 is operated under a sufficiently low power supply voltage, the differential pair composed of NMOS transistors 501 and 502 and the differential pair composed of PMOS transistors 505 and 506 operate together. The input voltage range becomes narrower than the power supply voltage range, and the input voltage range in which only one of the two differential pairs operates is widened. When only one of the two differential pairs operates, an offset voltage is generated due to the influence of variations in characteristics of active elements included in the differential pair. In other words, even with the operational amplifier capable of high-precision output as described above, high-precision output becomes difficult under the condition that the power supply voltage is sufficiently low.
[0113]
On the other hand, in the amplifier circuit shown in FIG. 17, as in the amplifier circuit shown in FIG. 1, the control means 12 controls the switch groups 4 and 5 and the switches 1 to 3 in accordance with the input voltage level. An offset correction operation is performed by storing and holding an offset voltage corresponding to the input voltage level in a capacitor corresponding to the level or a capacitor corresponding to the input voltage level on a one-to-one basis. Therefore, when the power supply voltage is sufficiently low, an offset voltage is generated in the operational amplifier shown in FIG. 18, making it difficult to output with high accuracy, whereas the amplifier circuit shown in FIG. 17 can output with high accuracy.
[0114]
Further, there is almost no power consumption due to charge charging / discharging by the offset correction operation, and power consumption by the offset correction operation can be minimized. Therefore, the amplifier circuit shown in FIG. 17 can achieve high output accuracy, low power consumption, and a wide input / output range.
[0115]
Furthermore, once the offset voltage is stored in the capacitor that stores the offset voltage, there is almost no power consumption due to charging / discharging, so the power consumption increases even if the capacitance of the capacitor is increased to suppress the effect of capacitive coupling during switching. The output accuracy can be increased without doing so.
[0116]
FIG. 19 is a diagram showing a modification of the amplifier circuit shown in FIG. The amplifier circuit shown in FIG. 19 is different from the drive circuit shown in FIG. 1 in that a switch 9 is connected between the output terminal of the operational amplifier 10 and the circuit output terminal 8. 20 is a timing chart showing an operation example of the amplifier circuit shown in FIG. 19, and FIG. 21 is a diagram showing an output voltage waveform according to the operation example shown in FIG. Note that FIG. 20 shows the operation when the voltage level of the input signal in one output period is Vin1, as in FIG.
[0117]
Hereinafter, differences from the amplifier circuit shown in FIG. 1 will be described with reference to the drawings. When the amplifier circuit shown in FIG. 1 drives a large capacitive load, the period T01 for performing the offset voltage storage operation shown in FIG. 2 needs to be set to a sufficiently long period during which the output of the amplifier circuit is stabilized. (See FIG. 3).
[0118]
On the other hand, in the amplifier circuit shown in FIG. 19, as shown in FIG. 20, the switch 9 is turned off during the period T01 during which the offset voltage storage operation is performed, and the switch 9 is turned on during the period T02 during which the output correction of the operational amplifier 10 is performed. The Thus, even when the amplifier circuit shown in FIG. 19 drives a large capacitive load, the output voltage is promptly stored as shown in FIG. 21 because only the offset voltage is stored in the capacitor in the period T01. Stabilize. Therefore, the period T01 can be shortened and one output period can be shortened.
[0119]
As described above, the representative examples applied to the operational amplifier 10 of the amplifier circuit according to the embodiment of the present invention shown in FIG. 1 have been described above, but other operational amplifiers may be applied. Even in this case, the same effect as that of the amplifier circuit shown in FIG. 1 can be realized.
[0120]
FIG. 22 is a diagram showing a modification of the amplifier circuit shown in FIG. In the amplifier circuit shown in FIG. 22, it is possible to obtain a corrected output voltage with higher accuracy than in the amplifier circuit shown in FIG. The amplifier circuit shown in FIG. 22 is different from the amplifier circuit shown in FIG. 1 in that the operational amplifier 20 is provided with a plurality of inverting input terminals equal to the number of capacitors in the capacitor group 6, The capacitors 6-1 to 6-N are directly connected. The plurality of inverting input terminals are connected to the output terminal 8 through the switch group 21 (switches 21-1 to 21-N). Hereinafter, the case where the operational amplifier shown in FIG. 7 is used as the operational amplifier 20 of the amplifier circuit shown in FIG. 22 will be described as an example with reference to the drawing.
[0121]
FIG. 23 is a diagram showing a configuration of an amplifier circuit when the operational amplifier shown in FIG. 7 is applied to the operational amplifier 20 of the amplifier circuit shown in FIG. Referring to FIG. 23, in the operational amplifier 20, a plurality of PMOS transistors (inverted inputs) corresponding to a plurality of inverted input terminals with respect to a PMOS transistor (non-inverted input transistor) 201 whose gate is connected to the non-inverted input terminal. Transistors) 202-1 to 202-N are provided in parallel. The gates of the plurality of inverting input transistors 202-1 to 202-N are directly connected to the plurality of capacitors 6-1 to 6-N, the drains are commonly connected, and the sources are the switch group 25 (switches 25-1 to 25-N). ) Through a common connection.
[0122]
FIG. 24 is a timing chart showing an operation example of the amplifier circuit shown in FIG. 23, and shows a switching operation when the voltage level of the input signal in one output period is Vin1. Note that the switches of the switch groups 4, 7, 21 and 25 and the switches 2 and 3 shown in FIG. The operation of the amplifier circuit shown in FIG. 23 will be described below with reference to FIG.
[0123]
First, in the first period T01 of one output period shown in FIG. 24, the switches 7-1, 21-1, 2, 4-1, and 25-1 are turned on, and the switches 7-2 to 7-N, 21 are turned on. -2 to 21-N, 4-2 to 4-N, 25-2 to 25-N and 3 are turned off. As a result, the transistor 201 and the transistor 202-1 operate as a differential pair of the input stage of the operational amplifier 20, and the operational amplifier 20 when the input voltage is Vin1 in the capacitor 6-1 selected according to the input voltage Vin1. The electric charge corresponding to the offset voltage Voff generated in is charged.
[0124]
Next, in the second period T02 of one output period, the switches 7-1, 4-1 and 25-1 are turned on, and the switches 7-2 to 7-N, 21-2 to 21-N, 4-2 to 4-N and 25-2 to 25-N remain off, the switches 21-1 and 2 are turned off, and the switch 3 is turned on, so that the offset voltage is canceled and the output voltage Vout is equal to the input voltage Vin1. The voltages are equal, and a highly accurate output voltage can be obtained.
[0125]
Although the case where the input voltage in one output period is Vin1 has been described above, even when the input voltage is Vin2 to VinN, the highly accurate offset correction operation is performed as in the case where the input voltage is Vin1. Is possible.
[0126]
In the amplifier circuit shown in FIG. 23, as in the amplifier circuit shown in FIG. 1, offset voltages corresponding to a plurality of input voltages can be stored and held in different capacitors. When the offset voltage is stored and held in the capacitor, it is not necessary to charge and discharge the capacitor in one output period in which the same input voltage is input next, and only the charge that has fluctuated due to the influence of capacitive coupling that occurs during switching is replenished. Good. For this reason, the capacitor consumes little electric power due to charge and discharge, and the power consumption can be reduced.
[0127]
In addition, once the offset voltage is stored and held in the capacitor corresponding to the input voltage, the capacitor consumes little power due to charging / discharging as described above. The output accuracy can be increased without increasing the power consumption even if the value is increased. As described above, also in the amplifier circuit shown in FIG. 23, it is possible to obtain the same effect as that of the amplifier circuit shown in FIG. That is, in the amplifier circuit shown in FIG. 22, it is possible to obtain the same effect as that of the amplifier circuit shown in FIG.
[0128]
It is needless to say that the amplifier circuit shown in FIG. 23 may perform the same operation as that shown in FIG. That is, in the amplifier circuit shown in FIG. 23, when the input voltage is the same in one continuous output period (first output period to Mth output period) of M (M is an integer of 2 or more), the first The operation similar to that shown in FIG. 24 is performed only in the first period T01 and the second period T02 of the output period, and the second period of the first output period from the second output period to the Mth output period thereafter. The state of each switch at T02 is maintained. Thereby, power consumption can be suppressed as compared with the case of following the timing chart of FIG.
[0129]
Next, differences between the amplifier circuit shown in FIG. 22 and the amplifier circuit shown in FIG. 1 will be described.
[0130]
In the amplifier circuit shown in FIG. 1, when the input voltage level changes, the capacitor corresponding to the input voltage level after the change is replaced by the capacitor of the operational amplifier 10 via the switch group 6 instead of the capacitor corresponding to the input voltage level before the change. Connected to inverting input terminal. The inverting input terminal has a parasitic capacitance such as a gate capacitance, and this parasitic capacitance is charged with a voltage corresponding to the input voltage level before the change (the input voltage level of the previous output period). Therefore, when the output of the operational amplifier 10 is corrected using the offset voltage already held in the capacitor, the input voltage level changes as described above, and the inverting input terminal is connected to a different capacitor via the switch group 6. When connected, the charge held in the capacitor may fluctuate, and the accuracy of the corrected output voltage may be reduced.
[0131]
On the other hand, in the amplifier circuit shown in FIG. 22, the operational amplifier 20 is provided with a plurality of inverting input terminals as many as the number of capacitors of the capacitor group 6 (capacitors 6-1 to 6-N). 6-1 to 6-N are directly connected to each other. Therefore, there is no fluctuation of the electric charge held in the capacitor generated in the amplifier circuit shown in FIG. 1, and a correction voltage output with higher accuracy than that of the amplifier circuit shown in FIG. 1 is possible.
[0132]
Note that the amplifier circuit shown in FIG. 23 using the operational amplifier shown in FIG. 7 as the operational amplifier 20 of the amplifier circuit shown in FIG. 22 has been described as an example. An operational amplifier can also be applied. That is, in other operational amplifiers, a plurality of inverting input terminals are supported so that a differential pair of each operational amplifier input stage can be configured together with a transistor whose gate is connected to the non-inverting input terminal. This is applicable by providing a plurality of transistors each having a gate connected to a plurality of inverting input terminals via a switch group corresponding to the switch group 25.
[0133]
【The invention's effect】
The effect of the present invention is that low power consumption and high-accuracy output can be realized. The reason is that each offset voltage generated in the operational amplifier according to the voltage level of the input signal is stored in advance in the storage means, so that it is stored whenever the voltage level of the input signal changes. The power consumption can be reduced as compared with the conventional amplifier circuit which erases the offset voltage and stores a new offset voltage.
[0134]
In addition, a plurality of capacitors are used as storage means, and the control means stores and holds the offset voltage in one capacitor selected according to the voltage level of the input signal, and the calculation is performed using the held offset voltage. Correct the output of the amplifier. For this reason, it is possible to perform a highly accurate offset correction operation, and a highly accurate output is possible.
[0135]
Once the offset voltage is stored and held, the next time the input signal having the same voltage level is supplied to the amplifier circuit, the same capacitor is selected, and the offset voltage stored and held in this capacitor is used. Since the output of the operational amplifier is corrected, there is almost no power consumption due to charging / discharging of the capacitor, and power consumption due to the offset correction operation can be minimized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an amplifier circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart showing an operation example of the amplifier circuit of FIG. 1;
3 is a diagram showing an output voltage waveform according to the operation example shown in FIG. 2; FIG.
4 is a timing chart showing an operation example of the amplifier circuit of FIG. 1 in consideration of the delay of each switch. FIG.
FIG. 5 is a timing chart showing an operation example of the amplifier circuit of FIG. 1 when the same voltage is continuously input.
6 is a diagram showing a configuration of an amplifier circuit when the operational amplifier of FIG. 7 is applied to the amplifier circuit of FIG. 1;
FIG. 7 is a diagram showing a configuration of a first operational amplifier.
FIG. 8 is a diagram showing a configuration of a second operational amplifier.
9 is a diagram showing a configuration of an amplifier circuit when the operational amplifier of FIG. 10 is applied to the amplifier circuit of FIG.
FIG. 10 is a diagram illustrating a configuration of a third operational amplifier.
11 is a timing chart showing the operation of the operational amplifier of FIG.
12 is a diagram showing an output voltage waveform when the operational amplifier of FIG. 10 is controlled according to the timing chart of FIG.
13 is a diagram showing another configuration of the amplifier circuit when the operational amplifier of FIG. 10 is applied to the amplifier circuit of FIG.
14 is a timing chart showing an operation example of the amplifier circuit of FIG. 13;
15 is a diagram showing a connection state of the amplifier circuit of FIG. 13 in each period shown in FIG. 14, (a) is a diagram showing a connection state in period T11, and (b) is a connection state in period T12. FIG.
16 is a diagram illustrating a connection state of the amplifier circuit in FIG. 13 in each period illustrated in FIG. 14, in which (a) is a diagram illustrating a connection state in a period T21, and (b) is a connection state in a period T22; FIG.
17 is a diagram showing a configuration of an amplifier circuit when the operational amplifier of FIG. 18 is applied to the amplifier circuit of FIG.
FIG. 18 is a diagram illustrating a configuration of a fourth operational amplifier.
19 is a diagram showing a modification of the amplifier circuit shown in FIG.
20 is a timing chart illustrating an operation example of the amplifier circuit of FIG. 19;
FIG. 21 is a diagram showing an output voltage waveform according to the operation example shown in FIG. 20;
22 is a diagram showing a modification of the amplifier circuit shown in FIG.
23 is a diagram showing a configuration of an amplifier circuit when the operational amplifier of FIG. 7 is applied to the operational amplifier of the amplifier circuit of FIG.
24 is a timing chart illustrating an operation example of the amplifier circuit in FIG. 23;
FIG. 25 is a diagram showing a configuration of a conventional first amplifier circuit.
FIG. 26 is a diagram showing a configuration of a conventional second amplifier circuit.
FIG. 27 is a timing chart showing an operation of the amplifier circuit of FIG. 26;
[Explanation of symbols]
1-3, 4-1 to 4-2N, 5-1 to 5-2N,
7-1 to 7-N, 21-1 to 21-N,
25-1 to 25-N, 9, 101 to 106 switch
4, 5, 21, 25 Switch group
6 Capacitor group
6-1 to 6-2N capacitor
7 Input signal selection means
8 Circuit output terminal
10,20 operational amplifier
11, 110, 120 Offset correction circuit
12 Control means
111, 112 input terminals

Claims

A circuit input terminal to which an input signal capable of taking a plurality of voltage levels is supplied;
A circuit output terminal;
One of a pair of input terminals is connected to the circuit input terminal, an output terminal is connected to the circuit output terminal, and an operational amplifier that amplifies the input signal ;
Storage means for storing in advance each offset voltage generated in the operational amplifier according to the voltage level of the input signal;
Look including a control means for correcting the output of the operational amplifier by using the offset voltage stored in the storage means,
The storage means includes a plurality of capacitors for storing the offset voltage,
The control means performs selection control for selecting one capacitor from the plurality of capacitors in accordance with a voltage level of the input signal in a first period of one output period, and the operational amplifier is connected to the selected capacitor. Memorize the offset voltage of
The control means corrects the output of the operational amplifier using the offset voltage stored in the selected capacitor in the second period of the one output period,
In the first period, the control means connects one end of the selected capacitor to the circuit input terminal and connects the other end to the other of the pair of input terminals and the output terminal of the operational amplifier. An amplifier circuit characterized by the above.

The control means disconnects the one end of the selected capacitor from the circuit input terminal and disconnects the other end of the selected capacitor from the output terminal of the operational amplifier in a second period of the one output period. The amplifier circuit according to claim 1 , wherein the one end of the selected capacitor is connected to the output terminal of the operational amplifier .

3. The control unit according to claim 2, wherein, in the first period, the selected capacitor in the previous one output period is separated from the other of the pair of input terminals and the output terminal of the operational amplifier. Amplifier circuit.

When the selected capacitor in the one output period is the same as the selected capacitor in the previous one output period, the control means performs the second period of the previous one output period through the one output period. 3. The amplifier circuit according to claim 2, wherein a connection state of the selected capacitor is maintained .

An operational amplifier in which one of the pair of input terminals is connected to a circuit input terminal to which an input signal is supplied;
A plurality of capacitors;
A first switch connected between the other of the pair of input terminals and an output terminal of the operational amplifier;
A second switch having one end connected to one of the pair of input terminals;
A third switch connected between the other end of the second switch and the output terminal;
A plurality of capacitor selection switches respectively connected between the other end of the second switch and one end of the plurality of capacitors;
A plurality of capacitor selection switches respectively connected between the other of the pair of input terminals and the other end of the plurality of capacitors;
An amplifier circuit comprising: switch control means for controlling each of the switches in accordance with a voltage level of the input signal and storing an offset voltage of the operational amplifier in one of the plurality of capacitors .

The operational amplifier has switching means for switching one of the pair of input terminals to a non-inverting input terminal or an inverting input terminal and switching the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal,
The control means is configured to change the state of the pair of input terminals every predetermined period, the first state where one of the pair of input terminals is a non-inverting input terminal and the other is an inverting input terminal, or the pair of input terminals. amplifier circuit according to any one claims 1 to 3 in which one, characterized in that the other an inverting input terminal to control the base rather the switching means for switching to the second state is a non-inverting input terminal of the.

The operational amplifier has switching means for switching one of the pair of input terminals to a non-inverting input terminal or an inverting input terminal and switching the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal,
The control means is configured such that the pair of input terminals is in a first state in which one of the pair of input terminals is a non-inverting input terminal and the other is an inverting input terminal, or the pair of input terminals every predetermined cycle. Controlling the switching means to switch to the second state in which one of them is an inverting input terminal and the other is a non-inverting input terminal,
The plurality of capacitors includes a capacitor group associated with the first state and a capacitor group associated with the second state,
The control means performs selection control for selecting one capacitor from a capacitor group corresponding to the state of the pair of input terminals according to the voltage level of the input signal. Or an amplifying circuit.

The operational amplifier has switching means for switching one of the pair of input terminals to a non-inverting input terminal or an inverting input terminal and switching the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal,
The control means is configured to change the state of the pair of input terminals every predetermined period, the first state where one of the pair of input terminals is a non-inverting input terminal and the other is an inverting input terminal, or the pair of input terminals. The switching means is controlled to switch to a second state in which one of the two is an inverting input terminal and the other is a non-inverting input terminal, and the selection in each period of the one output period according to the state of the pair of input terminals 5. The amplifier circuit according to claim 1, wherein a connection state of the selected capacitor is changed to a connection state in which both ends of the selected capacitor are exchanged .

The operational amplifier includes first and second differential transistor pairs, each having a control electrode connected to the pair of input terminals and having opposite conductivity types.
First and second constant current sources respectively connected to the first and second differential transistor pairs;
A first current mirror circuit connected between one output terminal of the first differential transistor pair and one output terminal of the second differential transistor pair and a first power supply terminal;
A second current mirror circuit connected between the other output terminal of the first differential transistor pair and the other output terminal of the second differential transistor pair and the first power supply terminal;
A load circuit connected between the second differential transistor pair and a second power supply terminal;
A control electrode is connected to a connection point between the other output terminal of the second differential transistor pair and the load circuit, and a third constant is provided between the first power supply terminal and the second power supply terminal. A first transistor connected in series with a current source;
A control electrode is connected to a connection point between the first transistor and the third constant current source, and in series with the fourth constant current source between the first power supply terminal and the second power supply terminal. A second transistor connected to the form;
The first power supply terminal and the second power supply terminal are connected in series, and the control electrode is connected to the connection point between the second transistor and the fourth constant current source, and the second power supply terminal is connected to the second power supply terminal. First and second output transistors respectively connected to the other output terminal of the differential transistor pair and the connection point of the load circuit;
The amplifier circuit according to claim 1, wherein a connection point between the first and second output transistors is connected to the output terminal .

The said control means disconnects the said output terminal from a circuit output terminal in the said 1st period which memorize | stores the said offset voltage in the said selected capacitor, The any one of Claims 1-4 and 6-9 characterized by the above-mentioned. Amplifier circuit.

An operational amplifier for amplifying the input signal, wherein one of a pair of input terminals is connected to the circuit input terminal and an output terminal is connected to the circuit output terminal. And a method for controlling an amplifier circuit including a plurality of capacitors,
In the first period of one output period, the plurality of capacitors according to the voltage level of the input signal A control step of selecting one capacitor from the control amplifier and storing the offset voltage of the operational amplifier in the selected capacitor, wherein the control step includes: Using the offset voltage stored in the selected capacitor to correct the output of the operational amplifier;
The control step connects one end of the selected capacitor to the circuit input terminal and the other end to the other of the pair of input terminals and the output terminal of the operational amplifier in the first period, In the second period of the one output period, the control step disconnects the one end from the circuit input terminal, disconnects the other end from the output terminal, and connects the one end to the output terminal. Control method to do.

12. The control method according to claim 11, wherein the control step separates the selected capacitor in the previous one output period from the other of the pair of input terminals and the output terminal in the first period.

In the control step, when the selected capacitor in the one output period is the same as the selected capacitor in the previous one output period, the second period of the previous one output period is passed through the one output period. The control method according to claim 11, wherein the connection state of the selected capacitor is maintained.

The operational amplifier has switching means for switching one of the pair of input terminals to a non-inverting input terminal or an inverting input terminal and switching the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal,
The control step includes a state of the pair of input terminals for each predetermined period, a first state in which one of the pair of input terminals is a non-inverting input terminal and the other is an inverting input terminal, or the pair of input terminals The control method according to claim 11, wherein the switching means is controlled to switch to a second state in which one of the two is an inverting input terminal and the other is a non-inverting input terminal.

The operational amplifier has switching means for switching one of the pair of input terminals to a non-inverting input terminal or an inverting input terminal and switching the other of the pair of input terminals to an inverting input terminal or a non-inverting input terminal,
The control step includes a state of the pair of input terminals for each predetermined period, a first state in which one of the pair of input terminals is a non-inverting input terminal and the other is an inverting input terminal, or the pair of input terminals The switching means is controlled to switch to the second state in which one of the two is an inverting input terminal and the other is a non-inverting input terminal, and the selection in each period of the one output period is performed according to the state of the pair of input terminals The control method according to claim 11, wherein the connection state of the capacitor to be connected is changed to a connection state in which both ends of the selected capacitor are exchanged .

A circuit input terminal to which an input signal capable of taking a plurality of voltage levels is supplied;
A circuit output terminal;
One of a pair of input terminals is connected to the circuit input terminal, an output terminal is connected to the circuit output terminal, and an operational amplifier that amplifies the input signal;
Storage means for storing in advance each offset voltage generated in the operational amplifier according to the voltage level of the input signal;
Control means for correcting the output of the operational amplifier using the offset voltage stored in the storage means,
The storage means comprises a plurality of capacitors for storing the offset voltages, respectively.
The control means performs selection control for selecting one capacitor from the plurality of capacitors in accordance with a voltage level of the input signal in a first period of one output period, and the operational amplifier is connected to the selected capacitor. Memorize the offset voltage of
The control means corrects the output of the operational amplifier using the offset voltage stored in the selected capacitor in the second period of the one output period,
The operational amplifiers are respectively connected to one ends of the plurality of capacitors, and each of the pair of capacitors It has a plurality of terminals that can function as the other input terminal,
In the first period, the control unit causes a terminal connected to the selected capacitor among the plurality of terminals to function as the other of the pair of input terminals, and sets the other end of the selected capacitor to the An amplifier circuit characterized in that it is connected to a circuit input terminal and one end thereof is connected to an output terminal of the operational amplifier.

In the second period of the one output period, the control means disconnects the other end of the selected capacitor from the circuit input terminal, disconnects one end from the output terminal, and connects the other end to the output terminal. The amplifier circuit according to claim 16.

18. The amplifier circuit according to claim 17, wherein the control means disconnects the selected capacitor in the previous one output period from the output terminal in the first period.

When the selected capacitor in the one output period is the same as the selected capacitor in the previous one output period, the control means performs the second period of the previous one output period through the one output period. 18. The amplifier circuit according to claim 17, wherein a connection state of the selected capacitor in (1) is maintained.

The operational amplifier has a control electrode connected to one of the pair of input terminals, a first transistor constituting a differential transistor pair in an input stage of the operational amplifier, and a control electrode connected to the plurality of terminals, A plurality of transistors each capable of forming the differential transistor pair together with the first transistor;
The control means includes a transistor having a control electrode connected to the selected capacitor among the plurality of transistors through one of the plurality of terminals and the first transistor in the first period. 20. The differential transistor pair is configured so that a terminal connected to the selected capacitor among the plurality of terminals functions as the other of the pair of input terminals. The amplifying circuit described.

One of a pair of input terminals connected to a circuit input terminal to which an input signal is supplied, and an operational amplifier having a plurality of terminals each capable of functioning as the other of the pair of input terminals;
A plurality of capacitors each having one end connected to each of the plurality of terminals;
A first switch having one end connected to one of the pair of input terminals;
A second switch connected between the other end of the first switch and an output terminal of the operational amplifier;
A plurality of capacitor selection switches respectively connected between the other end of the first switch and the other end of the plurality of capacitors;
A plurality of switches respectively connected between the plurality of terminals and the output terminal;
In order to store the offset voltage of the operational amplifier in one capacitor among the plurality of capacitors according to the voltage level of the input signal, a terminal connected to the one capacitor among the plurality of terminals is connected to the pair of capacitors. An amplifier circuit that functions as the other input terminal and controls each of the switches .

An operational amplifier for amplifying the input signal, wherein one of a pair of input terminals is connected to the circuit input terminal and an output terminal is connected to the circuit output terminal. And a method for controlling an amplifier circuit including a plurality of capacitors,
In a first period of one output period, selection control is performed to select one capacitor from the plurality of capacitors according to the voltage level of the input signal, and the offset voltage of the operational amplifier is stored in the selected capacitor And a control step for correcting the output of the operational amplifier using the offset voltage stored in the selected capacitor in the second period of the one output period,
The operational amplifier is connected to one end of each of the plurality of capacitors, each having a plurality of terminals that can function as the other of the pair of input terminals,
In the first period, the control step causes a terminal connected to the selected capacitor among the plurality of terminals to function as the other of the pair of input terminals, and the other end of the selected capacitor is And connecting one end of the capacitor to the output terminal of the operational amplifier. Further, the control step disconnects the other end of the selected capacitor from the circuit input terminal in the second period. A control method characterized by disconnecting one end from the output terminal and connecting the other end to the output terminal.