JP4211659B2 - Multiprocessor structure and LAN emulator - Google Patents

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Description

この発明は、複数のＣＰＵを連携して動作させるマルチプロセッサ構造に関する。   The present invention relates to a multiprocessor structure that operates a plurality of CPUs in cooperation.

複数のＣＰＵを連携動作させるマルチプロセッサ構成として、密結合の構成（たとえば特許文献１）と疎結合の構成（たとえば特許文献２）がある。
密結合の構成としては、複数のＣＰＵがバスおよびメモリを共有するもの、各ＣＰＵのバスをデュアルポートメモリで相互に接続するもの、各ＣＰＵのバス同士をＩ／Ｏポートで接続するものなどがある。密結合の利点は、ＣＰＵ同時が非常に高速に通信することができるため、高度な並列処理が可能になることである。 As a multiprocessor configuration in which a plurality of CPUs operate in cooperation, there are a tightly coupled configuration (for example, Patent Document 1) and a loosely coupled configuration (for example, Patent Document 2).
Tightly coupled configurations include those in which a plurality of CPUs share a bus and memory, those in which each CPU bus is connected to each other with a dual port memory, and those in which each CPU bus is connected to each other through an I / O port. is there. The advantage of tight coupling is that highly parallel processing is possible because the CPUs can communicate at very high speed.

疎結合としては、それぞれ別々のコンピュータシステムをＬＡＮコントローラおよびＰＨＹ（物理層）コントローラを介して通信する。疎結合の利点は、安価に構成できることとソフト的な処理が容易であることなどである。
特開平７−１５２７１１号公報 特開平９−３１９７８８号公報 As loose coupling, different computer systems communicate with each other via a LAN controller and a PHY (physical layer) controller. The advantages of loose coupling are that it can be configured at low cost and software processing is easy.
JP-A-7-152711 Japanese Patent Laid-Open No. 9-319788

上記マルチプロセッサ構成のうち、密結合では、システム毎に独自の通信プロトコルを開発する必要があり、汎用性が少なく、開発コストが掛かるという問題点があった。一方、疎結合では、一般的なＬＡＮと同様に通信ボトルネックやバスの競合が生じ、通信速度が上がらないという問題点があった。   Among the multiprocessor configurations described above, the tight coupling requires the development of a unique communication protocol for each system, resulting in a problem of low versatility and high development costs. On the other hand, in the loose coupling, there is a problem that communication bottleneck and bus contention occur as in a general LAN, and the communication speed does not increase.

この発明は、安定した高速の相互通信が可能なマルチプロセッサ構造を安価に実現することを目的とする。   An object of the present invention is to realize a multiprocessor structure capable of stable high-speed mutual communication at low cost.

この発明は、プロセッサと、該プロセッサと通信し、データリンク層の処理を行うＬＡＮコントローラと、を含むプロセッサシステムにおいて、該ＬＡＮコントローラと、他のプロセッサシステムのＬＡＮコントローラとを、配線基板上で物理層回路を介さずに直接クロス接続して、複数のプロセッサシステム間でＬＡＮを構築したことを特徴とする。 The present invention, in communication with the processor, and the processor, and a LAN controller for processing data link layer, the processor system comprising a said LAN controller, and a LAN controller of another processor system, physical wiring board It is characterized in that a LAN is constructed between a plurality of processor systems by directly cross-connecting not via a layer circuit.

この発明の前記複数のプロセッサシステムの少なくともいずれか１つは、複数のデータリンク層インタフェースと、１つのインタフェースから入力されたデータを他の１つのインタフェースから出力するデータ交換手段と、を有し、前記ＬＡＮコントローラとして機能するＬＡＮエミュレータを前記プロセッサに実現させるプログラムを記憶する記憶手段を備え、前記ＬＡＮエミュレータは、前記複数のデータリンク層インタフェースに各プロセッサシステムのプロセッサを物理層を介さずに接続することで、各プロセッサシステム間で接続されているＬＡＮコントローラに替えて、各プロセッサと通信することを特徴とすることを特徴とする。 At least one of the plurality of processor systems according to the present invention includes a plurality of data link layer interfaces, and data exchange means for outputting data input from one interface from another interface , Storage means for storing a program that causes the processor to implement a LAN emulator that functions as the LAN controller, and the LAN emulator connects a processor of each processor system to the plurality of data link layer interfaces without going through a physical layer Thus, instead of the LAN controller connected between the processor systems, the communication is performed with each processor .

この発明は、前記ＬＡＮコントローラを含む前記プロセッサシステムにおいて、該ＬＡＮコントローラは前記プロセッサに内蔵されていることを特徴とする。 According to the present invention, in the processor system including the LAN controller, the LAN controller is built in the processor .

この発明によれば、配線基板上でＬＡＮを構築し、物理層（ＰＨＹコントローラやケーブル）を省略して相互に接続した。これにより、コネクタ、ファイチップなどの電気的なインタフェースを減らすことができ、疎結合によるマルチプロセッサ構造の小型化、省電力化を実現することができる。また、配線基板上であるため、配線インピーダンスを低くすることができ、疎結合でありながら高速のプロセッサ相互通信を実現することができる。   According to the present invention, the LAN is constructed on the wiring board, and the physical layers (PHY controller and cable) are omitted and connected to each other. Thereby, electrical interfaces such as connectors and phi chips can be reduced, and the multiprocessor structure can be reduced in size and power can be saved by loose coupling. Further, since it is on the wiring board, the wiring impedance can be lowered, and high-speed processor mutual communication can be realized while being loosely coupled.

また、疎結合であるＬＡＮは、密結合によるマルチプロセッサ構造に比べて、既存のハードウェアおよびソフトウェアが豊富であるため、これら既存の資源を活用してマルチプロセッサ構造を実現することができ、開発のための時間や費用を節約できる利点がある。   In addition, the loosely coupled LAN is rich in existing hardware and software compared to the tightly coupled multiprocessor structure, so it is possible to utilize these existing resources to realize the multiprocessor structure. There are advantages that can save time and money.

図面を参照してこの発明の実施形態について説明する。図１（Ａ）はこの発明の基本構成を示す図である。ＣＰＵ１０、２０には、それぞれＬＡＮコントローラ１１、２１が接続されている。ＬＡＮコントローラ１１とＬＡＮコントローラ２１は、相互にクロス接続されている。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1A shows the basic configuration of the present invention. LAN controllers 11 and 21 are connected to the CPUs 10 and 20, respectively. The LAN controller 11 and the LAN controller 21 are cross-connected to each other.

ＬＡＮの通信において、ＣＰＵは、第７層（アプリケーション層（ＯＳＩ参照モデル））から第３層（ネットワーク層）までを管轄し、ＬＡＮコントローラは、第２層（データリンク層）を管轄する。一般的にＣＰＵとＬＡＮコントローラはＴＣＰ／ＩＰプロトコルで通信する。ＬＡＮコントローラは、Ｅｔｈｅｒｎｅｔ（登録商標）などの一般のＬＡＮに接続する場合には、物理層の処理を実行するＰＨＹコントローラを介してＬＡＮケーブルに接続されるものである。   In LAN communication, the CPU is responsible for the seventh layer (application layer (OSI reference model)) to the third layer (network layer), and the LAN controller is responsible for the second layer (data link layer). In general, the CPU and the LAN controller communicate with each other using the TCP / IP protocol. When connecting to a general LAN such as Ethernet (registered trademark), the LAN controller is connected to the LAN cable via a PHY controller that executes physical layer processing.

ＬＡＮコントローラ１１、２１は、ＬＡＮコントローラ（メディア・インタフェース・チップ）とＰＨＹコントローラ（ネットワーク・コントローラ・チップ）との標準的なプロトコルであるＭＩＩ (Media Independent Interface)プロトコルでＰＨＹコントローラと通信するものである。したがって、ＬＡＮコントローラは、ＰＨＹコントローラ以外の相手でもＭＩＩプロトコルで通信する機器であれば通信可能である。そこで、この実施形態では、一方のプロセッサの（ＭＩＩプロトコルで通信する）ＬＡＮコントローラ１１を、他方のプロセッサの（ＭＩＩプロトコルで通信する）ＬＡＮコントローラ２１に接続し、相互にＭＩＩプロトコルで通信させるようにしている。物理層を省略したことにより、デジタルデータをシリアルのビット列に変換する必要がなく、配線回路基板上の安定した電気的条件で通信をすることが可能である。   The LAN controllers 11 and 21 communicate with the PHY controller by an MII (Media Independent Interface) protocol which is a standard protocol between the LAN controller (media interface chip) and the PHY controller (network controller chip). . Therefore, the LAN controller can communicate with any other party other than the PHY controller as long as it communicates with the MII protocol. Therefore, in this embodiment, the LAN controller 11 (communication using the MII protocol) of one processor is connected to the LAN controller 21 (communication using the MII protocol) of the other processor so that they communicate with each other using the MII protocol. ing. By omitting the physical layer, it is not necessary to convert digital data into a serial bit string, and communication can be performed under stable electrical conditions on the printed circuit board.

上記構成において、ＣＰＵ１０およびＣＰＵ２０は、一般のＬＡＮを介した通信と同様の手順で相互に通信することができ、通信プロトコルとして一般的なＴＣＰ／ＩＰを用いて、自己のＬＡＮコントローラ１１、２１と通信することでプロセッサ間の通信を実現することができる。   In the above configuration, the CPU 10 and the CPU 20 can communicate with each other in the same procedure as that for communication via a general LAN, and using the general TCP / IP as a communication protocol, Communication between processors can be realized by communication.

このように、この接続形態であれば、ＣＰＵ１０、１１は、一般のＬＡＮと同様の処理で相互に通信をすることができ、この通信のために使用するハードウェアやソフトウェアも一般のＬＡＮ用の既存の資源を活用できるため、容易にマルチプロセッサシステムを構築でき、費用も低廉である。また、ＬＡＮコントローラ同士をクロス配線で接続する１対１の通信であるため、輻輳が生じる余地がなく安定した通信が可能であり、一般のＬＡＮよりも実質的に高速な通信が可能である。また、ボード上で構成できるため、複数のプロセッサを一般のＬＡＮケーブルで接続する場合と異なり小型化が可能である。   As described above, in this connection form, the CPUs 10 and 11 can communicate with each other by the same processing as a general LAN, and the hardware and software used for this communication are also those for a general LAN. Since existing resources can be used, a multiprocessor system can be easily constructed and the cost is low. Further, since the communication is one-to-one communication in which the LAN controllers are connected by a cross wiring, there is no room for congestion, stable communication is possible, and communication at substantially higher speed than a general LAN is possible. Further, since it can be configured on a board, it is possible to reduce the size unlike a case where a plurality of processors are connected by a general LAN cable.

図１（Ｂ）は、同図（Ａ）におけるＬＡＮコントローラ１１、２１に代えて、ＬＡＮエミュレータ１２を設けた例を示している。このＬＡＮエミュレータ１２は、ＣＰＵ１０、ＣＰＵ２０に対してはＬＡＮコントローラとして機能し、内部では相互のデータの交換を行う機能を備えたものである。ＣＰＵ１０およびＣＰＵ２０が接続されるデータリンク層インタフェースを備えており、このインタフェースに接続されたＣＰＵ１０、２０と、ＴＣＰ／ＩＰ等の一般のＬＡＮプロトコルで通信う。これにより、ＣＰＵ１０、ＣＰＵ２０では、既存のネットワークソフトウェア資源をそのまま利用することができる。ＬＡＮエミュレータ内部ではＣＰＵ１０側とＣＰＵ２０側とのデータ交換はどのような手順で行ってもよく、物理層の制約がないため、極めて高速の通信を行うことも可能である。この場合でも、上記のようにＣＰＵ１０、２０においては、既存のＬＡＮの通信方式で相互に通信を行うことができる。   FIG. 1B shows an example in which a LAN emulator 12 is provided in place of the LAN controllers 11 and 21 in FIG. The LAN emulator 12 functions as a LAN controller for the CPUs 10 and 20, and has a function of exchanging data with each other. A data link layer interface to which the CPU 10 and the CPU 20 are connected is provided. The CPU 10 and 20 connected to the interface communicate with each other by a general LAN protocol such as TCP / IP. As a result, the existing network software resources can be used as they are in the CPU 10 and CPU 20. In the LAN emulator, data exchange between the CPU 10 side and the CPU 20 side may be performed by any procedure, and since there is no physical layer limitation, extremely high-speed communication can be performed. Even in this case, as described above, the CPUs 10 and 20 can communicate with each other using the existing LAN communication method.

なお、図１（Ａ）、（Ｂ）では、説明を容易にするためにＣＰＵおよびＬＡＮコントローラのみを示しているが、各ＣＰＵには、同図（Ｃ）に示すような構成のシステムが接続されている。このシステムでは、バス上にＣＰＵ１０および１または複数のＬＡＮコントローラ１１、１５が接続されるほか、ＲＯＭ１３、ＲＡＭ１４、Ｉ／Ｏポート１６が接続される。ＲＯＭ１３、ＲＡＭ１４は、ＣＰＵ１０が実行するプログラムやデータ等を記憶する。Ｉ／Ｏポート１６には、操作パネルや表示器等が接続される。ＲＯＭ１３、ＲＡＭ１４が記憶するプログラムには、ＬＡＮを介して他のＣＰＵと通信するためのプログラムも含まれている。   In FIGS. 1A and 1B, only the CPU and the LAN controller are shown for ease of explanation, but a system configured as shown in FIG. 1C is connected to each CPU. Has been. In this system, a CPU 10 and one or a plurality of LAN controllers 11 and 15 are connected to a bus, and a ROM 13, a RAM 14, and an I / O port 16 are connected. The ROM 13 and the RAM 14 store programs executed by the CPU 10, data, and the like. An operation panel, a display device, and the like are connected to the I / O port 16. Programs stored in the ROM 13 and the RAM 14 include programs for communicating with other CPUs via the LAN.

また、図示のようにバス上に複数のＬＡＮコントローラ１１、１５を接続すると、一方のＬＡＮコントローラで同図（Ａ）、（Ｂ）に示すようなマルチプロセッサを構成することができるとともに、他方のＬＡＮコントローラで一般のＬＡＮ（Ｅｔｈｅｒｎｅｔ（登録商標）など）に接続することができる。なお、一方のＬＡＮコントローラ１１は、同図（Ｂ）のようにＬＡＮエミュレータ１２としてもよい。   Further, when a plurality of LAN controllers 11 and 15 are connected on the bus as shown in the figure, one LAN controller can constitute a multiprocessor as shown in FIGS. The LAN controller can be connected to a general LAN (Ethernet (registered trademark) or the like). One LAN controller 11 may be a LAN emulator 12 as shown in FIG.

図２は、この発明の他の実施形態を示す図である。同図（Ａ）に示すように、この実施形態では、ＬＡＮコントローラを内蔵したＣＰＵを用いてマルチプロセッサを構成している。組込用のＣＰＵには、装置を小型化するためＬＡＮコントローラを内蔵したものが多く開発されている。このようなＣＰＵを用いると、同図（Ａ）に示すように、２つのＣＰＵ３０、４０に内蔵されているＬＡＮコントローラ３１、４１をクロス接続するのみで本発明のマルチプロセッサを構成することができる。   FIG. 2 is a diagram showing another embodiment of the present invention. As shown in FIG. 2A, in this embodiment, a multiprocessor is configured using a CPU incorporating a LAN controller. Many built-in CPUs have been developed that incorporate a LAN controller in order to reduce the size of the apparatus. When such a CPU is used, the multiprocessor of the present invention can be configured only by cross-connecting the LAN controllers 31 and 41 built in the two CPUs 30 and 40 as shown in FIG. .

ＣＰＵ３０、４０においては、汎用のＴＣＰ／ＩＰの通信プログラム（ミドルウェア）を用いて通信制御すればよい。ＬＡＮコントローラ３１、４１同士は、図１の実施形態と同様ＭＩＩプロトコルで通信する。したがって、図１に示した構成と同様に廉価に安定したプロセッサ間の通信を実現することができる。   The CPUs 30 and 40 may perform communication control using a general-purpose TCP / IP communication program (middleware). The LAN controllers 31 and 41 communicate with each other using the MII protocol as in the embodiment of FIG. Therefore, it is possible to realize stable communication between processors at a low price as in the configuration shown in FIG.

なお、図２（Ａ）では、説明を容易にするためにＣＰＵおよびＬＡＮコントローラのみを示しているが、各ＣＰＵには、同図（Ｂ）に示すような構成のシステムが接続されている。このシステムでは、バス上にＣＰＵ３０が接続されるほか、ＲＯＭ３３、ＲＡＭ３４、ＬＡＮコントローラ３５およびＩ／Ｏポート３６が接続される。ＲＯＭ３３、ＲＡＭ３４は、ＣＰＵ３０が実行するプログラムやデータ等を記憶する。ＬＡＮコントローラ３５は、一般のＬＡＮに接続される。Ｉ／Ｏポート３６には、操作パネルや表示器等が接続される。ＲＯＭ３３、ＲＡＭ３４が記憶するプログラムには、ＬＡＮを介して他のＣＰＵと通信するためのプログラムも含まれている。   In FIG. 2A, only the CPU and the LAN controller are shown for ease of explanation, but a system configured as shown in FIG. 2B is connected to each CPU. In this system, a CPU 30 is connected to a bus, and a ROM 33, a RAM 34, a LAN controller 35, and an I / O port 36 are connected. ROM33 and RAM34 memorize | store the program, data, etc. which CPU30 performs. The LAN controller 35 is connected to a general LAN. An operation panel, a display device, and the like are connected to the I / O port 36. The programs stored in the ROM 33 and the RAM 34 include programs for communicating with other CPUs via the LAN.

また、ルータ用のＣＰＵのようにＬＡＮコントローラを複数内蔵したＣＰＵも実用化されており、このようなＣＰＵを用いた場合には、バス上にＬＡＮコントローラを設けなくても、ＣＰＵ３０′に内蔵されている第１のＬＡＮコントローラ３１を用いて同図（Ａ）のマルチプロセッサを構成し、第２のＬＡＮコントローラ３２を外付けのＰＨＹコントローラを介して一般のＬＡＮに接続するようにすればよい。   A CPU having a plurality of LAN controllers built therein, such as a CPU for a router, has been put into practical use. When such a CPU is used, it is built in the CPU 30 'without providing a LAN controller on the bus. The multi-processor shown in FIG. 5A is configured using the first LAN controller 31 and the second LAN controller 32 is connected to a general LAN via an external PHY controller.

図３（Ａ）、（Ｂ）は、３以上のＣＰＵをマルチプロセッサ接続する場合の構成例を示している。同図（Ａ）では、スイッチングハブ４２を介して複数のＣＰＵ１０、２０、３０を接続している。このスイッチングハブ４２は、一般のスイッチングハブから物理層の処理回路を除いたものであり、データリンク層のインタフェースを備えており、このインタフェースに接続された各ＣＰＵのＬＡＮコントローラ１１、２１、３１とＭＩＩプロトコルで通信する。各ＣＰＵとＬＡＮコントローラとはＴＣＰ／ＩＰプロトコルで通信する。なお、ＬＡＮコントローラ１１、２１を別に接続しているＣＰＵ１０、２０と、ＬＡＮコントローラ３１を内蔵しているＣＰＵ３０とが混在しても差し支えない。   3A and 3B show configuration examples in the case where three or more CPUs are connected by a multiprocessor. In FIG. 2A, a plurality of CPUs 10, 20, and 30 are connected via a switching hub. The switching hub 42 is obtained by removing a physical layer processing circuit from a general switching hub, and includes a data link layer interface. The LAN controllers 11, 21, and 31 of each CPU connected to the interface are connected to the switching hub 42. Communicate using the MII protocol. Each CPU communicates with the LAN controller using the TCP / IP protocol. Note that the CPUs 10 and 20 to which the LAN controllers 11 and 21 are separately connected and the CPU 30 having the LAN controller 31 built therein may be mixed.

このようにこの実施形態では、物理層を省略したスイッチングハブ４２を介して３以上のＣＰＵを接続したことにより、既存のＬＡＮ用通信ソフトウェアを活用して廉価且つ安定した３以上のＣＰＵ間の相互通信を実現することができる。   As described above, in this embodiment, since three or more CPUs are connected via the switching hub 42 that omits the physical layer, the existing LAN communication software is used to make mutual connection between the three or more CPUs inexpensive and stable. Communication can be realized.

また、同図（Ｂ）は、ＬＡＮエミュレータ５３を介して３以上のＣＰＵを接続した例を示している。
ＬＡＮエミュレータ５３は、３以上のＬＡＮコントローラ回路５４とスイッチングハブ回路５５を一体に備えている。各ＬＡＮコントローラ回路５４とスイッチングハブ回路５５とは、物理層（ＰＨＹコントローラおよびケーブル，コネクタ類）を介さずに直接接続されている。各ＬＡＮコントローラ回路５５には、それぞれＣＰＵ５０、５１、５２が接続されている。 FIG. 5B shows an example in which three or more CPUs are connected via the LAN emulator 53.
The LAN emulator 53 is integrally provided with three or more LAN controller circuits 54 and a switching hub circuit 55. Each LAN controller circuit 54 and the switching hub circuit 55 are directly connected without going through a physical layer (PHY controller, cable, and connectors). Each LAN controller circuit 55 is connected to CPUs 50, 51, 52.

このようにこの実施形態では、物理層を省略したＬＡＮコントローラ回路５４とスイッチングハブ回路５５を一体に備えたＬＡＮエミュレータ５３を介して３以上のＣＰＵを接続したことにより、既存のＬＡＮ用通信ソフトウェアを活用して廉価且つ安定した３以上のＣＰＵ間の相互通信を実現することができる。   As described above, in this embodiment, since three or more CPUs are connected via the LAN emulator 53 integrally including the LAN controller circuit 54 and the switching hub circuit 55 without the physical layer, the existing LAN communication software can be used. Utilizing this, low-cost and stable communication between three or more CPUs can be realized.

この発明の実施形態であるマルチプロセッサシステムの構成を示す図The figure which shows the structure of the multiprocessor system which is embodiment of this invention この発明の他の実施形態であるマルチプロセッサシステムの構成を示す図The figure which shows the structure of the multiprocessor system which is other Embodiment of this invention. この発明のさらに他の実施形態であるマルチプロセッサシステムの構成を示す図The figure which shows the structure of the multiprocessor system which is further another embodiment of this invention.

符号の説明Explanation of symbols

１０、２０、３０、４０、５０、５１、５２…ＣＰＵ
１１、１５、２１、３１、３２、４１…ＬＡＮコントローラ
１２、５３…ＬＡＮエミュレータ
４２…スイッチングハブ
５４…ＬＡＮコントローラ回路
５５…スイッチングハブ回路 10, 20, 30, 40, 50, 51, 52 ... CPU
11, 15, 21, 31, 32, 41 ... LAN controller 12, 53 ... LAN emulator 42 ... switching hub 54 ... LAN controller circuit 55 ... switching hub circuit

Claims (3)

プロセッサと、該プロセッサと通信し、データリンク層の処理を行うＬＡＮコントローラと、を含むプロセッサシステムにおいて、該ＬＡＮコントローラと、他のプロセッサシステムのＬＡＮコントローラとを、配線基板上で物理層回路を介さずに直接クロス接続して、複数のプロセッサシステム間でＬＡＮを構築したことを特徴とするマルチプロセッサ構造。 A processor, in communication with the processor, passing through a LAN controller for processing data link layer, the processor system comprising a said LAN controller, and a LAN controller of another processor system, a physical layer circuit on the wiring board A multiprocessor structure in which a LAN is constructed between a plurality of processor systems by directly cross-connecting them. 前記複数のプロセッサシステムの少なくともいずれか１つは、
複数のデータリンク層インタフェースと、１つのインタフェースから入力されたデータを他の１つのインタフェースから出力するデータ交換手段と、を有し、前記ＬＡＮコントローラとして機能するＬＡＮエミュレータを前記プロセッサに実現させるプログラムを記憶する記憶手段を備え、
前記ＬＡＮエミュレータは、前記複数のデータリンク層インタフェースに各プロセッサシステムのプロセッサを物理層を介さずに接続することで、各プロセッサシステム間で接続されているＬＡＮコントローラに替えて、各プロセッサと通信することを特徴とする請求項１に記載のマルチプロセッサ構造。 At least one of the plurality of processor systems is:
A program for causing the processor to implement a LAN emulator functioning as the LAN controller, comprising : a plurality of data link layer interfaces; and data exchange means for outputting data input from one interface from the other interface. Storage means for storing,
The LAN emulator communicates with each processor in place of the LAN controller connected between the processor systems by connecting the processors of each processor system to the plurality of data link layer interfaces without passing through the physical layer. The multiprocessor structure according to claim 1, wherein: 前記ＬＡＮコントローラを含む前記プロセッサシステムにおいて、該ＬＡＮコントローラは前記プロセッサに内蔵されていることを特徴とする請求項１又は２に記載のマルチプロセッサ構造。 3. The multiprocessor structure according to claim 1, wherein the LAN controller is built in the processor in the processor system including the LAN controller . 4.
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