JP4211369B2

JP4211369B2 - AGC circuit

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Publication number: JP4211369B2
Application number: JP2002341675A
Authority: JP
Inventors: 利夫前島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-11-26
Filing date: 2002-11-26
Publication date: 2009-01-21
Anticipated expiration: 2022-11-26
Also published as: JP2004179814A

Description

【０００１】
【発明の属する技術分野】
本発明は、低電圧駆動用アナログ回路に用いて好適なＡＧＣ（AUTOMATIC GAIN CONTROL）回路に関する。
【０００２】
【従来の技術】
従来のＡＧＣ回路を図１（ｂ）に示す。該ＡＧＣ回路は、差動増幅回路３０ならびに抵抗器５３，５５および電解コンデンサ６２から構成される増幅回路と、ＭＯＳＦＥＴ７５および抵抗器５１から構成される分圧回路と、基準電圧Ｖ_refを発生する基準電源８５および入力電圧を前記基準電圧Ｖ_refと比較した結果に応じて所定電流を出力するコンパレータ回路３５から構成される比較回路と、抵抗器５７およびコンデンサ６４とから構成される。入力交流信号にＶ_DD／２の直流電圧が重畳された入力信号と、ＦＥＴ７５のソース端に印加されているＶ_DD／２の直流電圧との差分信号が、基準電圧Ｖ_refにより定まる所定のゲインで増幅される。
さらに、差動増幅回路３０の構成を図１（ａ）に示す。差動増幅回路３０は、ｐチャンネルＭＯＳトランジスタ２１，２２による差動入力回路およびｎチャンネルＭＯＳトランジスタ１１，１２によるカレントミラー回路と、ｐチャンネルＭＯＳトランジスタ２３，２４から構成されるカレントミラー回路と、ｎチャンネルＭＯＳトランジスタ１３およびｐチャンネルＭＯＳトランジスタ２５から構成される出力回路とから構成される。なお、該差動増幅回路の出力を調整することにより同一の回路構成でコンパレータ回路（３５）としても使用可能である。なお、特許文献１には、集積回路内部のチャージポンプ回路を用いて供給された正電源より負電圧を発生させ、出力ドライバを駆動させた回路が開示されている。さらに、特許文献２には、非反転増幅器出力を正電源とし、チャージポンプ回路を用いた負電源を使用してクロストークノイズの防止を図った電源回路が開示されている。
ここで、チャージポンプ回路の具体例を図４（ａ）、図５（ａ）に示す。双方の回路とも、複数のコンデンサ、複数のＭＯＳスイッチおよびクロック発生回路から構成され、電源電圧Ｖ_DDを昇圧した電圧ＨＶ_outを出力する。なお、動作中のクロック波形を図４（ｂ）、図５（ｂ）に示す。
【０００３】
【特許文献１】
特開２００１−３０９４００号公報
【特許文献２】
特開平１１−３４６４７３号公報
【０００４】
【発明が解決しようとする課題】
ところで、単一電源（電源Ｖ_DDと接地ＧＮＤ間）で動作させる従来のＡＧＣ回路においては、ＦＥＴ７５のソース端に直流電圧Ｖ_DD／２を印加しているため、ゲート閾値電圧をＶthにしたとき、ゲート電位を「Ｖ_DD／２＋Ｖth」以上で制御する必要がある。これに対して、コンパレータ回路３５の出力電圧変化範囲は０からＶ_DDであるので、低電圧で駆動する場合には制御電圧範囲が｛Ｖ_DD−（Ｖ_DD／２＋Ｖth）｝＝｛Ｖ_DD／２−Ｖth｝となり、狭くなる問題点があった。その結果、ＦＥＴ７５をオン方向へ制御可能な電圧範囲は、「Ｖ_DD／２−Ｖth」、すなわち、電源電圧の半分未満の値になる。Ｖ_DDが十分に大きいときにはＶthの電圧降下は問題にならないが、Ｖ_DDが２Ｖ〜３Ｖ程度になると、このＶthの電圧降下は問題になる。たとえば、Ｖ_DD＝１０Ｖ、Ｖth＝１Ｖであれば、Ｖ_DD／２−Ｖth＝４Ｖの制御電圧範囲を確保できるが、Ｖ_DD＝３Ｖであれば、０．５Ｖの制御電圧範囲に制限される。さらに、差動増幅回路３０内部のｐチャンネルＭＯＳトランジスタ２４によるドレイン−ソース間電圧、ｎチャンネルＭＯＳトランジスタ１１，１２のゲート−ソース間電圧の存在により、低電圧で駆動する場合には非反転入力電圧Ｖ₊、反転入力電圧Ｖ_-を低電圧にすることが出来なかった。さらに、ｐチャンネルＭＯＳトランジスタ２３，２４から構成されるカレントミラー回路の存在により、入力電圧を電源電圧近傍で動作させることが出来なかった。これらの問題点は、近年の携帯電話等、低電源電圧（たとえば、約３Ｖ）で駆動する回路においては特に重要である。
この発明は、上述した事情に鑑みてなされたものであり、低電源電圧で駆動する回路においても広範囲な制御電圧範囲を確保できるＡＧＣ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載のＡＧＣ回路にあっては、出力電圧と基準電圧とを比較するコンパレータ回路（２００）と、前記コンパレータ回路（２００）の電源電圧よりも高い出力電圧を発生するとともに、前記コンパレータ回路（２００）の出力に基づいて、該出力電圧のオン／オフ状態が切り替わるチャージポンプ回路（８４）と、前記チャージポンプ回路の高電圧出力を時間平均する平均化回路（４７，６４）と、前記平均化回路の出力により増幅率を増減する増幅回路（４１，７０，４３，４５，６２，１００）とを有し、前記増幅回路（４１，７０，４３，４５，６２，１００）は、第１の入力電圧（非反転入力電圧）によりインピーダンスを増減する第１の素子（２４）に流れる電流と第２の入力電圧（反転入力電圧）によりインピーダンスを増減する第２の素子（２３）に流れる電流との和を制御する第１のカレントミラー回路（２１，２２）と、前記電源電圧を昇圧し、前記第１のカレントミラー回路を駆動する第１の高電圧電源回路（８０）と、前記第１の素子に流れる電流と前記第２の素子に流れる電流との差に応じた電圧を出力する第１の負荷回路（２５，２６）と、前記電源電圧によって駆動され、前記第１の負荷回路の出力を増幅する第１の出力回路（１５，２７）とを備え、前記第１の素子および前記第２の素子は、ＭＯＳトランジスタによって構成され、前記第１の素子を前記第１の負荷回路に接続する点の電位および前記第２の素子を前記第１の負荷回路（２５，２６）に接続する点の電位の双方をゲート閾値電圧以下に設定したことを特徴とする。
さらに、請求項２記載の構成にあっては、請求項１記載のＡＧＣ回路において、前記コンパレータ回路（２００）は、第３の入力電圧（非反転入力電圧）によりインピーダンスを増減する第３の素子（２２４）に流れる電流と第４の入力電圧（反転入力電圧）によりインピーダンスを増減する第４の素子（２２３）に流れる電流との和を制御する第２のカレントミラー回路（２２１，２２２）と、所定の電源電圧を昇圧し、前記第２のカレントミラー回路を駆動する第２の高電圧電源回路（２８０）と、前記第３の素子に流れる電流と前記第４の素子に流れる電流との差に応じた電圧を出力する第２の負荷回路（２１４，２１５）と、前記電源電圧によって駆動され、前記第２の負荷回路の出力を増幅する第２の出力回路（２１６，２２６）とを有するものであることを特徴とする。
さらに、請求項３記載の構成にあっては、請求項２記載のＡＧＣ回路において、前記第３および第４の素子は、ＭＯＳトランジスタによって構成され、前記第３および第４の素子を前記第２の負荷回路に接続する点の電位をゲート閾値電圧以下に設定したことを特徴とする。
【０００６】
【発明の実施の形態】
１．実施形態の構成
１．１全体構成
次に、本発明の一実施形態であるＡＧＣ回路の全体構成を図２（ａ）を参照し説明する。
図において、１００は差動増幅回路（オペアンプ回路）であり、非反転入力端（＋）および反転入力端（−）を有し、入力電位差に比例した電圧を高い増幅率により出力する。２００はコンパレータ回路であり、非反転入力端（＋）および反転入力端（−）を有し、入力電位差に比例した電圧を高い増幅率により出力する。ここで、差動増幅回路の場合は非飽和出力電圧で使用され、コンパレータ回路の場合は、飽和出力電圧（電源電位に近似する電位あるいは接地電位に近似する電位）で使用される。なお、差動増幅回路１００およびコンパレータ回路２００の詳細は後述する。４１，４３，４５，４７は抵抗器であり、６２は電解コンデンサであり、６４はコンデンサである。なお、この回路がＩＣ化される場合には、抵抗器、コンデンサはポリシリコン抵抗器、ＭＯＳキャパシタで作成される。
【０００７】
差動増幅回路１００の出力端には抵抗器４３の一端が接続され、抵抗器４３の他端は差動増幅回路１００の反転入力端および抵抗器４５の一端に接続されている。また、抵抗器４５の他端は電解コンデンサ６２を介して接地される。なお、差動増幅回路１００には電源としてＶ_DDおよびＧＮＤ（接地）が接続されている。したがって、差動増幅回路１００、抵抗器４３，４５、電解コンデンサ６２の回路は単一電源による非反転増幅回路を構成している。
【０００８】
コンパレータ回路２００の非反転入力端は、差動増幅回路１００の出力端に接続され、反転入力端は基準電圧Ｖ_refを生成する基準電源９５を介して接地されている。８４はチャージポンプ回路であり、コンデンサおよびスイッチ素子から構成され、コンパレータ回路からの入力信号がＯＮのときに電源電圧Ｖ_DDを昇圧した電圧を出力する。具体的には、図４（ａ）あるいは図５（ａ）の回路が使用されるが、公知技術であるので説明を省略する。７０はＭＯＳトランジスタであり、ゲート−ソース間電圧に対応してソース−ドレイン間インピーダンスを変化する。コンパレータ回路２００の出力は、チャージポンプ回路８４に入力されている。なお、コンパレータ回路２００には電源としてＶ_DDおよびＧＮＤ（接地）が接続されている。
【０００９】
チャージポンプ回路８４の出力端は抵抗器４７およびコンデンサ６４の並列回路に接続され、さらに、該出力端はＭＯＳトランジスタ７０のゲート端に接続されている。ＭＯＳトランジスタ７０のドレイン端は、抵抗器４１の一端および差動増幅回路１００の非反転入力端に接続されている。ＭＯＳトランジスタ７０のソースは電源電圧Ｖ_DDの半分の電位に維持されている。ＡＧＣ回路の入力端子INは抵抗器４１に接続され、出力端OUTは差動増幅回路１００の出力端に接続されている。なお、ＡＧＣ回路の入力端子INには、入力交流信号にＶ_DD／２の直流電圧が重畳された信号が入力される。以上の構成により、ＡＧＣ回路１０００が実現される。
【００１０】
１．２差動増幅器の構成
ここで、ＡＧＣ回路１０００に使用される差動増幅回路１００の構成を図３を参照して説明する。
図３において、１１，１２，１３，１４，１５，１６，１７はｎチャンネルトランジスタであり、ＭＯＳ構造を採用している。これらｎチャンネルトランジスタの飽和領域においては、ゲート−ソース間電圧（正）に対して二乗特性の飽和電流がドレイン−ソース間に流れる。また、ゲート電位はドレイン電位よりもゲート閾値電圧だけ増加しても動作可能である。さらに、非飽和領域においては、ドレイン−ソース間インピーダンスＲは、ゲート−ソース間電圧をＶ_GSとして、おおよそ「Ｖ_GS−Ｖth」に反比例する。また、２１，２２，２３，２４，２５，２６，２７はｐチャンネルトランジスタであり、ＭＯＳ構造を採用している。これらｐチャンネルトランジスタの飽和領域においては、ゲート−ソース間電圧（負）により二乗特性の飽和電流（負）がドレイン−ソース間に流れる。また、ゲート電位はドレイン電位よりもゲート閾値電圧だけ低下しても動作可能である。なお、これらのトランジスタはエンハンスメント型であり、ゲート閾値電圧は約１［Ｖ］である。
【００１１】
９０は定電流源であり、一定電流Ｉを出力する。定電流源９０の一端は、ｎチャンネルトランジスタ１１のドレイン端およびゲート端に接続され、さらに、ｎチャンネルトランジスタ１２，１３，１４，１５のゲート端に接続されている。そして、ｎチャンネルトランジスタ１１，１２，１３，１４，１５のソース端はＧＮＤ（接地）に接続されている。これらのトランジスタ回路は、カレントミラー回路を構成し、定電流源９０に流れる電流Ｉに比例するように、ｎチャンネルトランジスタ１２，１３，１４，１５のドレイン電流が各々決定される。
【００１２】
ｎチャンネルトランジスタ１２のドレイン端は、ｐチャンネルトランジスタ２１のドレイン端およびゲート端に接続され、さらに、ｐチャンネルトランジスタ２２のゲート端に接続されている。８０は高電圧発生回路であり、図４（ａ）あるいは図５（ａ）の回路が使用される。高電圧発生回路８０の出力端は、ｐチャンネルトランジスタ２１，２２のソース端に接続され、電源電圧Ｖ_DDより高い電圧を供給している。ｐチャンネルトランジスタ２１，２２はカレントミラー回路を構成している。
【００１３】
ｐチャンネルトランジスタ２３，２４のソース端はｐチャンネルトランジスタ２２のドレイン端に接続されている。さらに、ｐチャンネルトランジスタ２３のドレイン端はｎチャンネルトランジスタ１３のドレイン端に接続され、さらに、ｎチャンネルトランジスタ１６のソース端に接続されている。一方、ｐチャンネルトランジスタ２４のドレイン端は、ｎチャンネルトランジスタ１４のドレイン端に接続され、さらに、ｎチャンネルトランジスタ１７のソース端に接続されている。非反転入力端+INにおける電圧Ｖ₊がｐチャンネルトランジスタ２４のゲート端に入力され、反転入力端-INにおける電圧Ｖ_-がｐチャンネルトランジスタ２３のゲート端に入力されている。ｐチャンネルトランジスタ２３，２４によって、差動入力回路が構成される。
【００１４】
ｎチャンネルトランジスタ１６，１７のゲート端にバイアス電圧Ｖ_Bが印加されている。ｎチャンネルトランジスタ１６のドレイン端は、ｐチャンネルトランジスタ２５のドレイン端およびゲート端に接続され、さらに、ｐチャンネルトランジスタ２６のゲート端に接続されている。一方、ｎチャンネルトランジスタ１７のドレイン端は、ｐチャンネルトランジスタ２６のドレイン端に接続され、さらにｐチャンネルトランジスタ２７のゲート端および抵抗器５０の一端に接続されている。なお、ｐチャンネルトランジスタ２５、２６のソース端には、電源としてＶ_DDが接続されている。ｐチャンネルトランジスタ２５，２６によってカレントミラー回路が構成される。なお、ｎチャンネルトランジスタ１３，１４，１６，１７による回路は折り返しカスコード回路といい、ｐチャンネルトランジスタ２５，２６を負荷回路という。
【００１５】
ｐチャンネルトランジスタ２７のソース端に電源としてＶ_DDが接続され、ドレイン端がｎチャンネルトランジスタ１５のドレイン端およびコンデンサ６０の一端に接続されている。ｎチャンネルトランジスタ１５のドレイン端およびｐチャンネルトランジスタ２７のドレイン端が出力端OUTに接続されている。つまり、ｐチャンネルトランジスタ２７およびｎチャンネルトランジスタ１５は出力回路を構成している。なお、コンデンサ６０の他端および抵抗器５０の他端は互いに接続され、位相補償が行われる。
【００１６】
ｎチャンネルトランジスタ１１，１２，１３，１４，１５，１６，１７の基板はＧＮＤ（接地）に接続され、ｐチャンネルトランジスタ２１，２２，２３，２４，２５，２６，２７の基板はソース端に接続されている。以上の要素により、第１実施形態である差動増幅回路１００が構成される。
【００１７】
１．３コンパレータ回路の構成
ＡＧＣ回路１０００に使用されるコンパレータ回路２００を図２（ｂ）に示す。
図において、２１１，２１２，２１３，２１４，２１５，２１６はｎチャンネルトランジスタであり、２２１，２２２，２２３，２２４，２２５，２２６は、ｐチャンネルトランジスタであり、２８０は高電圧発生回路であり、２９０は定電流源である。ｎチャンネルトランジスタ２１１，２１２，２１３、ｐチャンネルトランジスタ２２１，２２２、高電圧発生回路２８０、定電流源２９０の構成は、図３におけるｎチャンネルトランジスタ１１，１２，１３、ｐチャンネルトランジスタ２１，２２、高電圧発生回路８０、定電流源９０の構成と同様である。
【００１８】
ｐチャンネルトランジスタ２２２のドレイン端はｐチャンネルトランジスタ２２３，２２４のソース端に接続されている。非反転入力端+INにおける入力電圧Ｖ₊’がｐチャンネルトランジスタ２２４のゲート端に入力され、反転入力端-INにおける入力電圧Ｖ_-’がｐチャンネルトランジスタ２２３のゲート端に入力されている。これにより、ｐチャンネルトランジスタ２２３，２２４は差動入力回路を構成している。
【００１９】
ｐチャンネルトランジスタ２２３のドレイン端は、ｎチャンネルトランジスタ２１４のドレイン端、ゲート端およびｎチャンネルトランジスタ２１５のゲート端に接続されている。また、ｐチャンネルトランジスタ２２４のドレイン端は、ｎチャンネルトランジスタ２１５のドレイン端およびｎチャンネルトランジスタ２１６のゲート端に接続されている。なお、ｎチャンネルトランジスタ２１４，２１５，２１６のソースはＧＮＤ（接地）に接続されている。ｎチャンネルトランジスタ２１４，２１５はカレントミラー回路を構成する。
【００２０】
ｐチャンネルトランジスタ２２５のドレイン端およびゲート端は、ｐチャンネルトランジスタ２２６のゲート端に接続され、さらに、ｎチャンネルトランジスタ２１２のドレイン端に接続されている。なお、ｐチャンネルトランジスタ２２５，２２６のソース端には電源Ｖ_DDが接続されている。この接続により、ｐチャンネルトランジスタ２２５，２２６により、カレントミラー回路が構成される。さらに、ｐチャンネルトランジスタ２２６およびｎチャンネルトランジスタ２１６により、出力回路が構成される。以上の構成により、コンパレータ回路２００が実現される。
【００２１】
２．実施形態の動作
２．１差動増幅回路１００の動作
ここで、ＡＧＣ回路１０００に使用される差動増幅回路１００の動作を図３を参照して説明する。
ｎチャンネルトランジスタ１１，１２はカレントミラー回路を構成しているので、ｎチャンネルトランジスタ１２に流れる電流は、ｎチャンネルトランジスタ１１に流れる電流すなわち定電流源９０に流れる電流Ｉに比例する。一方、ｐチャンネルトランジスタ２１，２２もカレントミラー回路を構成しているので、ｐチャンネルトランジスタ２２に流れる電流はｐチャンネルトランジスタ２１に流れる電流、すなわち、ｎチャンネルトランジスタ１２に流れる電流に比例する。したがって、ｐチャンネルトランジスタ２２に流れる電流は、定電流源９０に流れる電流Ｉに比例する。ここで、高電圧発生回路８０は、電源電圧Ｖ_DDよりも高い電圧をｐチャンネルトランジスタ２１，２２に印加している。それにより、非反転入力電圧端（＋），反転入力電圧端（−）に、電源電圧Ｖ_DDと同程度の電圧を印加しても、ｐチャンネルトランジスタ２２におけるドレイン−ソース間の電圧降下に制限されることなく、ｐチャンネルトランジスタ２３，２４のゲート−ソース間電圧の極性が反転せず、差動増幅回路１００が機能する。
【００２２】
なお、図４（ａ）あるいは図５（ａ）に示されるチャージポンプ回路は、大電流を出力しようとすると回路が大型化する欠点があるが、簡易な回路で構成できる利点がある。一方、ｐチャンネルトランジスタ２３，２４から構成される差動入力回路は比較的消費電流を少なく構成することが可能であるため、ＩＣ化する際には、高電圧発生回路８０としてチャージポンプ回路の使用が適している。
【００２３】
（１）Ｖ₊＝Ｖ_-のとき
非反転入力電圧Ｖ₊と反転入力電圧Ｖ_-とが等しい場合においては、ｐチャンネルトランジスタ２３，２４のゲート−ソース間電圧Ｖ_GSが等しいから、両者のドレイン電流が等しい値にされる。そして、各々のドレイン電流が、ｎチャンネルトランジスタ１３，１４に流される。その一方、ｎチャンネルトランジスタ１３，１４にに流れる電流は、定電流源Ｉに比例した電流に制限されている。したがって、ｐチャンネルトランジスタ２５に流れる電流は、ｎチャンネルトランジスタ１３に流れる電流からｐチャンネルトランジスタ２３に流れる電流を減じた電流にされる。その結果、ｐチャンネルトランジスタ２５のゲート−ソース間電圧は、ドレイン電流に対応した値にされ、ｐチャンネルトランジスタ２６のドレイン−ソース間インピーダンスが定められる。
【００２４】
一方、ｐチャンネルトランジスタ２６に流れる電流は、ｎチャンネルトランジスタ１４に流れる電流からｐチャンネルトランジスタ２４に流れる電流を減じた電流にされる。したがって、ｐチャンネルトランジスタ２６のドレイン−ソース間電圧、すなわち、ｐチャンネルトランジスタ２７のゲート−ソース間電圧が定められる。その結果、ｐチャンネルトランジスタ２７のドレイン−ソース間特性が定められる。一方、ｎチャンネルトランジスタ１５はカレントミラー回路を構成しているので、定電流Ｉに比例した電流が流れる。したがって、ｐチャンネルトランジスタ２７には所定のドレイン−ソース間電圧が生じ、該ドレイン電圧が出力端OUTに出力される。この電圧は、通常Ｖ_DD／２に設定される。
【００２５】
ここで、バイアス電圧Ｖ_Bを調整することにより、ｎチャンネルトランジスタ１６，１７のソース電位は、接地電位に対して（ゲート閾値電圧以下の電圧を増加させた電位、具体的には）０．２Ｖから０．３Ｖ増加した電位に設定される。それにより、ｐチャンネルトランジスタ２３，２４のドレイン電位が接地電位に対して０．２Ｖから０．３Ｖ増加した電位に設定される。一方、ｐチャンネルトランジスタ２３，２４のゲート電位はドレイン電位よりもゲート閾値電圧（約１Ｖ）だけ低下しても動作する。したがって、ｐチャンネルトランジスタ２３，２４のゲート電位が接地電位まで低下しても、差動増幅回路１００が機能する。したがって、高電圧発生回路８０による効果を含めて、RAIL to RAIL機能が実現される。ここで、RAIL to RAIL機能とは入力信号レベルが電源電位から接地電位の範囲で動作可能であることを意味する。
【００２６】
（２）Ｖ₊＞Ｖ_-のとき
次に、反転入力電圧Ｖ_-の方が、非反転入力電圧Ｖ₊よりも低くされた場合の動作を説明する。この場合においては、ｐチャンネルトランジスタ２４のゲート−ソース間電圧が、ｐチャンネルトランジスタ２３のゲート−ソース間電圧よりも低い値にされる。それにより、ｐチャンネルトランジスタ２４に流れる電流は小さくなる。一方、ｎチャンネルトランジスタ１４に流れる電流は一定に制限されている。そのため、ｐチャンネルトランジスタ２６に流れる電流が大きくなる。したがって、ｐチャンネルトランジスタ２７のゲート−ソース間電圧が大きくなり、ドレイン−ソース間インピーダンスが低下する。ここで、ｎチャンネルトランジスタ１５およびｐチャンネルトランジスタ２７に流れる電流は一定であるので、ｐチャンネルトランジスタ２７のドレイン−ソース間電圧が低くなり、出力電圧Ｖ_OUTがＶ_DD／２よりも高い値にされる。ここで、たとえば、ｎチャンネルトランジスタ１３，１４に供給される電流を一定電流Ｉとし、ｐチャンネルトランジスタ２２に流れる電流を変化すれば、差動入力回路による増幅率を変化することが可能である。
【００２７】
（３）Ｖ₊＜Ｖ_-のとき
次に、非反転入力電圧Ｖ₊の方が、反転入力電圧Ｖ_-よりも低い場合について説明する。この場合には、ｐチャンネルトランジスタ２４のゲート−ソース間電圧が、ｐチャンネルトランジスタ２３のゲート−ソース間電圧よりも大きな値にされる。その結果、ｐチャンネルトランジスタ２４にはｐチャンネルトランジスタ２３よりも大きな電流が流れる。一方、ｎチャンネルトランジスタ１４に流れる電流は一定にされている。そのため、ｐチャンネルトランジスタ２６に流れる電流が小さくなり、ｐチャンネルトランジスタ２７のゲート−ソース間電圧が低くなる。そして、ｐチャンネルトランジスタ２７のドレイン−ソース間インピーダンスが増加する。その一方、ｎチャンネルトランジスタ１５およびｐチャンネルトランジスタ２７に流れる電流は一定であるので、ｐチャンネルトランジスタ２７のドレイン−ソース間電圧が高くなる。すなわち、出力電圧Ｖ_OUTがＶ_DD／２よりも低下する。
【００２８】
２．２コンパレータ回路の動作
次に、コンパレータ回路２００の動作を図２（ｂ）を参照して説明する。
図において、ｎチャンネルトランジスタ２１１，２１２，２１３、ｐチャンネルトランジスタ２２１，２２２、高電圧発生回路２８０、定電流源２９０の動作は、図３におけるｎチャンネルトランジスタ１１，１２，１３、ｐチャンネルトランジスタ２１，２２、高電圧発生回路８０、定電流源９０の動作と同様である。したがって、ｐチャンネルトランジスタ２２２のドレイン電流は、定電流源２９０に流れる電流Ｉに比例する。
【００２９】
（１）Ｖ₊’＝Ｖ_-’のとき
非反転入力電圧Ｖ₊と反転入力電圧Ｖ_-とが等しくされた場合について説明する。
この場合においては、ｐチャンネルトランジスタ２２３，２２４のゲート−ソース間電圧が等しいから、両者のドレイン電流が等しくなる。ｎチャンネルトランジスタ２１４のドレイン電流はｐチャンネルトランジスタ２２３のドレイン電流に等しいため、その電流値によりゲート−ソース間電圧が定められる。そのゲート−ソース間電圧によりｎチャンネルトランジスタ２１５のドレイン−ソース間インピーダンスが定められる。一方、ｐチャンネルトランジスタ２２４に流れる電流がｎチャンネルトランジスタ２１５に流れることによって、ｎチャンネルトランジスタ２１５のドレイン電圧が定まる。これにより、ｎチャンネルトランジスタ２１６のゲート−ソース間電圧が定まりドレイン−ソース間インピーダンスが定められる。
【００３０】
ところで、ｐチャンネルトランジスタ２２５に流れる電流は、ｎチャンネルトランジスタ２１２に流れる電流であり、定電流源２９０に流れる電流Ｉに比例する。また、ｐチャンネルトランジスタ２２５，２２６はカレントミラー回路を構成しているので、ｐチャンネルトランジスタ２２６に流れる電流はｐチャンネルトランジスタ２２５に流れる電流に比例する。したがって、ｐチャンネルトランジスタ２２６に流れる電流は、定電流源２９０に流れる電流Ｉに比例した電流にされている。その結果、ｎチャンネルトランジスタ２１６のドレイン−ソース間電圧が定まり、ｎチャンネルトランジスタ２１６のドレイン電圧が出力される。この電圧は、通常Ｖ_DD／２に設定される。
【００３１】
（２）Ｖ₊’＞Ｖ_-’のとき
次に、非反転入力電圧Ｖ₊の方が反転入力電圧Ｖ_-よりも高い値にされた場合について説明する。この場合においては、ｐチャンネルトランジスタ２２３のゲート−ソース間電圧が、ｐチャンネルトランジスタ２２４のゲート−ソース間電圧よりも高い値にされる。それにより、ｐチャンネルトランジスタ２２３に流れる電流、すなわち、ｎチャンネルトランジスタ２１４に流れる電流が大きな値にされる。それにより、ｎチャンネルトランジスタ２１４のゲート−ソース間電圧、すなわち、ｎチャンネルトランジスタ２１５のゲート−ソース間電圧が高くなる。その結果、ｎチャンネルトランジスタ２１５のドレイン−ソース間インピーダンスが低い値になり、ｎチャンネルトランジスタ２１５のドレイン電圧、すなわち、ｎチャンネルトランジスタ２１６のゲート−ソース間電圧が低下する。それにより、ｎチャンネルトランジスタ２１６のドレイン−ソース間インピーダンスが増加し、オープン状態にされる。その結果、出力電圧Ｖ_OUT’が電源電位Ｖ_DD付近の値にされる。
【００３２】
（２）Ｖ₊’＜Ｖ_-’のとき
次に、反転入力電圧Ｖ_-の方が非反転入力電圧Ｖ₊よりも高い値にされた場合について説明する。この場合においては、ｐチャンネルトランジスタ２２３のゲート−ソース間電圧が、ｐチャンネルトランジスタ２２４のゲート−ソース間電圧よりも低い値にされる。その結果、ｐチャンネルトランジスタ２２３に流れる電流、すなわち、ｎチャンネルトランジスタ２１４に流れる電流が、小さな値にされる。それにより、ｎチャンネルトランジスタ２１４のゲート−ソース間電圧、すなわち、ｎチャンネルトランジスタ２１５のゲート−ソース間電圧が低くなる。その結果、ｎチャンネルトランジスタ２１５のドレイン−ソース間インピーダンスが高い値になり、ｎチャンネルトランジスタ２１５のドレイン電圧、すなわち、ｎチャンネルトランジスタ２１６のゲート−ソース間電圧が高くなる。その結果、ｎチャンネルトランジスタ２１６のドレイン−ソース間インピーダンスが低下し、出力電圧Ｖ_OUT’が接地電位付近の値にされる。
【００３３】
２．３ＡＧＣ回路の動作
ここで、ＡＧＣ回路１０００の動作を図２（ａ）を参照して説明する。
差動増幅回路１００、抵抗器４３，４５、電解コンデンサ６２から構成される非反転増幅回路の出力電圧Ｖ_OUTは、その非反転入力電圧をＶ₊、電解コンデンサ６２両端の直流電圧をＶcとすると
Ｖout＝（１＋Ｒ４３／Ｒ４５）Ｖ₊−（Ｒ４３／Ｒ４５）Ｖc
となる。ただし、差動増幅回路１００の増幅率は十分に大きいものとする。
差動増幅回路１００の非反転入力電圧Ｖ₊が高く、出力電圧Ｖ_OUTも高い場合においては、コンパレータ回路２００の非反転入力電圧Ｖ₊’が基準電源９５の基準電圧Ｖ_refよりも高くなるため、コンパレータ回路２００の出力電圧が電源電位Ｖ_DD付近の値にされる。そして、チャージポンプ回路８４がＯＮ状態にされ、コンデンサ６４が充電され、コンデンサ６４両端の電圧が増加する。そして、コンデンサ６４、抵抗器４７およびチャージポンプ回路８４の出力抵抗の作用により、コンデンサ６４両端の電圧が平均化される。そして、ＭＯＳトランジスタ７０のゲート−ソース間電圧が増加して、ソース−ドレイン間のインピーダンスが徐々に低下する。ただし、抵抗器４１の抵抗値が充分に大きくトランジスタが非飽和領域で駆動しているとする。一方、入力交流信号にＶ_DD／２の直流電圧が重畳された入力信号Ｖ_INと、ＭＯＳトランジスタ７０のソース端に印加されたＶ_DD／２の直流電圧との差分信号すなわち入力交流信号が、抵抗器４１およびＭＯＳトランジスタ７０のインピーダンスによって分圧される。その結果、非反転入力電圧Ｖ₊の信号電圧が低下し、ＡＧＣ回路のゲインが低下する。なお、入力信号Ｖ_INに重畳されている直流電圧がＶ_DD／２以外の電圧であっても、該直流電圧が増幅されて出力電圧に重畳されるのみである。
【００３４】
ここで、チャージポンプ回路８４によって電源電圧より高く昇圧された電圧が、ＭＯＳトランジスタ７０のゲート端に印加される。そして、「Ｖ_DD／２＋Ｖth」からチャージポンプ回路の最大出力電圧までのゲート電圧の変動範囲により、ＭＯＳトランジスタ７０のインピーダンス可変範囲が広がる。その結果、電源電圧Ｖ_DDが低い場合であっても、十分な範囲でＭＯＳトランジスタ７０のインピーダンスを調節することが出来る。
【００３５】
一方、差動増幅回路１００の非反転入力電圧Ｖ₊が低く、出力電圧Ｖ_OUTも低い場合においては、コンパレータ回路２００の非反転入力電圧Ｖ₊’が基準電源９５の基準電圧Ｖ_refよりも低くなるため、コンパレータ回路２００の出力電圧が接地電位付近の値にされる。そして、チャージポンプ回路８４がＯＦＦ状態にされ、コンデンサ６４の充電が停止し、徐々に電圧が低下する。そして、ＭＯＳトランジスタ７０のゲート−ソース間電圧が減少して、ソース−ドレイン間のインピーダンスが徐々に増加する。それにより、差動増幅回路１００の非反転入力電圧Ｖ₊が徐々に増加し、ＡＧＣ回路のゲインが増加する。
【００３６】
なお、定常的には、電解コンデンサ６２に充電される電圧Ｖcが、ほぼ一定値になり、その一定値を保つようにチャージポンプ回路８４のＯＮ／ＯＦＦ状態が繰り返されてゆくことになる。
【００３７】
３．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能であり、全て本発明の範疇に含まれる。
（１）上記実施形態は、ｎチャンネルトランジスタ、ｐチャンネルトランジスタによって構成したが、ジャンクションＦＥＴなどの入力電圧によってインピーダンスが増減する素子を用いても構成可能である。
（２）上記実施形態は、チャージポンプ回路を用いた高電圧発生回路８０，２８０によりカレントミラー回路を駆動したが、スイッチング電源等を用いて高電圧を発生してもよい。
（３）上記実施形態において、ＭＯＳトランジスタ７０によるゲイン調整回路を増幅回路の入力部に設けたが、これに代えて、ＭＯＳトランジスタをオペアンプの帰還回路に挿入した増幅回路を使用しても良い。
（４）チャージポンプ回路の動作状態の切替例として、ＯＮ／ＯＦＦ制御する例を示したが、動作周波数の高低で出力電圧を変化させるものであっても良い。
（５）差動増幅回路１００あるいはコンパレータ回路２００について使用されるｎチャンネルトランジスタをｐチャンネルトランジスタに変更し、ｐチャンネルトランジスタをｎチャンネルトランジスタに変更し、電源電位Ｖ_DDを接地電位に変更し、接地電位を電源電位Ｖ_DDに変更し、さらに電流源の電流方向を反転した構成によっても実現可能である。
【００３８】
【発明の効果】
以上説明したように本発明によれば、チャージポンプ回路による出力電圧を用いて、増幅率を増減するため、広い範囲で増幅率を増減することが出来る。
【図面の簡単な説明】
【図１】従来の差動増幅回路（含むコンパレータ回路）およびＡＧＣ回路の回路図である。
【図２】本発明の一実施形態であるコンパレータ回路および本発明の一実施形態であるＡＧＣ回路の回路図である。
【図３】本発明の一実施形態である差動増幅回路の回路図である。
【図４】チャージポンプの回路図およびクロック波形を示す図である。
【図５】チャージポンプの回路図およびクロック波形を示す図である。
【符号の説明】
１１，１２，１３，１４，１５，１６，１７，２１１，２１２，２１３，２１４，２１５，２１６…ｎチャンネルトランジスタ、２１，２２，２３，２４，２５，２６，２７，２２１，２２２，２２３，２２４，２２５，２２６…ｐチャンネルトランジスタ、３０…差動増幅回路、３５…コンパレータ回路、４３，４５，４７，５１，５３，５５，５７…抵抗器、６２…電解コンデンサ、６４…コンデンサ、７０…ＭＯＳトランジスタ、７５…ＭＯＳトランジスタ、８０，２８０…高電圧発生回路（高圧電源回路）、８４…チャージポンプ回路、９０，２９０…定電流源、１００…差動増幅回路、２００…コンパレータ回路、３００…ＡＧＣ回路[0001]
BACKGROUND OF THE INVENTION
The present invention is an AGC (AUTOMATIC GAIN CONTROL) circuit suitable for use in an analog circuit for low voltage drive. In Related.
[0002]
[Prior art]
A conventional AGC circuit is shown in FIG. The AGC circuit includes an amplifier circuit composed of a differential amplifier circuit 30, resistors 53 and 55 and an electrolytic capacitor 62, a voltage divider circuit composed of a MOSFET 75 and a resistor 51, and a reference voltage V. _ref A reference power supply 85 for generating the input voltage and the reference voltage V _ref The comparator circuit 35 includes a comparator circuit 35 that outputs a predetermined current according to the comparison result, and the resistor 57 and the capacitor 64. V for input AC signal _DD An input signal on which a DC voltage of / 2 is superimposed, and V applied to the source terminal of the FET 75. _DD The difference signal from the DC voltage of / 2 is the reference voltage V _ref Is amplified with a predetermined gain determined by
Furthermore, the configuration of the differential amplifier circuit 30 is shown in FIG. The differential amplifier circuit 30 includes a differential input circuit composed of p-channel MOS transistors 21 and 22, a current mirror circuit composed of n-channel MOS transistors 11 and 12, a current mirror circuit composed of p-channel MOS transistors 23 and 24, n The output circuit includes a channel MOS transistor 13 and a p-channel MOS transistor 25. It should be noted that the comparator circuit (35) can be used with the same circuit configuration by adjusting the output of the differential amplifier circuit. Patent Document 1 discloses a circuit in which a negative voltage is generated from a positive power supply supplied using a charge pump circuit inside an integrated circuit and an output driver is driven. Further, Patent Document 2 discloses a power supply circuit that uses a non-inverting amplifier output as a positive power supply and uses a negative power supply using a charge pump circuit to prevent crosstalk noise.
Here, a specific example of the charge pump circuit is shown in FIGS. 4 (a) and 5 (a). Both circuits are composed of a plurality of capacitors, a plurality of MOS switches, and a clock generation circuit, and the power supply voltage V _DD HV boosted voltage HV _out Is output. The clock waveforms during operation are shown in FIGS. 4B and 5B.
[0003]
[Patent Document 1]
JP 2001-309400 A
[Patent Document 2]
Japanese Patent Laid-Open No. 11-346473
[0004]
[Problems to be solved by the invention]
By the way, a single power supply (power supply V _DD In the conventional AGC circuit operated between the ground voltage and the ground GND, the DC voltage V is applied to the source terminal of the FET 75. _DD / 2 is applied, the gate potential is set to “V” when the gate threshold voltage is set to Vth. _DD It is necessary to control at “/ 2 + Vth” or more. On the other hand, the output voltage change range of the comparator circuit 35 is 0 to V. _DD Therefore, when driving at a low voltage, the control voltage range is {V _DD -(V _DD / 2 + Vth)} = {V _DD / 2-Vth}, and there is a problem of narrowing. As a result, the voltage range in which the FET 75 can be controlled in the ON direction is “V _DD / 2-Vth ", that is, a value less than half of the power supply voltage. V _DD When V is sufficiently large, the voltage drop of Vth is not a problem. _DD When V becomes about 2V to 3V, the voltage drop of Vth becomes a problem. For example, V _DD = 10V, Vth = 1V, V _DD A control voltage range of / 2−Vth = 4V can be secured, but V _DD If it is 3V, it is limited to the control voltage range of 0.5V. Further, due to the presence of the drain-source voltage by the p-channel MOS transistor 24 in the differential amplifier circuit 30 and the gate-source voltage of the n-channel MOS transistors 11 and 12, a non-inverted input voltage when driven at a low voltage. V ₊ , Inverting input voltage V _- Could not be lowered. Further, due to the presence of a current mirror circuit composed of p-channel MOS transistors 23 and 24, the input voltage cannot be operated near the power supply voltage. These problems are particularly important in a circuit driven by a low power supply voltage (for example, about 3 V) such as a recent cellular phone.
The present invention has been made in view of the above-described circumstances, and an AGC circuit capable of ensuring a wide control voltage range even in a circuit driven by a low power supply voltage. The The purpose is to provide.
[0005]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is characterized by having the following configuration. The parentheses are examples.
2. The AGC circuit according to claim 1, wherein a comparator circuit (200) for comparing an output voltage with a reference voltage, an output voltage higher than a power supply voltage of the comparator circuit (200) are generated, and the comparator circuit A charge pump circuit (84) in which the on / off state of the output voltage is switched based on the output of (200), an averaging circuit (47, 64) for averaging the high voltage output of the charge pump circuit, and An amplification circuit (41, 70, 43, 45, 62, 100) that increases or decreases the amplification factor according to the output of the averaging circuit, and the amplification circuit (41, 70, 43, 45, 62, 100) Impedance is increased or decreased by an input voltage of 1 (non-inverted input voltage). Impedance is generated by a current flowing through the first element (24) and a second input voltage (inverted input voltage). A first current mirror circuit (21, 22) that controls the sum of the current flowing through the second element (23) that increases or decreases, and a first current that boosts the power supply voltage and drives the first current mirror circuit High voltage power circuit ( 80 ), A first load circuit (25, 26) that outputs a voltage corresponding to the difference between the current flowing through the first element and the current flowing through the second element, and the power supply voltage, A first output circuit (15, 15) for amplifying the output of the first load circuit 27 The first element and the second element are constituted by MOS transistors, and the potential of the point connecting the first element to the first load circuit and the second element are First load circuit ( 25, 26 Both of the potentials of the points connected to () are set to be equal to or lower than the gate threshold voltage.
Furthermore, in the configuration according to claim 2, in the AGC circuit according to claim 1, the comparator circuit (200) includes a third element that increases or decreases an impedance by a third input voltage (non-inverted input voltage). A second current mirror circuit (221, 222) for controlling the sum of the current flowing through (224) and the current flowing through the fourth element (223) whose impedance is increased or decreased by the fourth input voltage (inverted input voltage); A second high-voltage power supply circuit (280) that boosts a predetermined power supply voltage and drives the second current mirror circuit, and a current flowing through the third element and a current flowing through the fourth element A second load circuit (214, 215) for outputting a voltage corresponding to the difference; and the second load circuit (214, 215) driven by the power supply voltage, 2 And a second output circuit (216, 226) for amplifying the output of the load circuit.
Furthermore, in the configuration according to claim 3, in the AGC circuit according to claim 2, the first 3 and The fourth element includes a MOS transistor, and the fourth element 3 and A fourth element Second The potential at the point connected to the load circuit is set to be equal to or lower than the gate threshold voltage.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
1. Configuration of the embodiment
1.1 Overall configuration
Next, the overall configuration of the AGC circuit according to an embodiment of the present invention will be described with reference to FIG.
In the figure, reference numeral 100 denotes a differential amplifier circuit (op-amp circuit), which has a non-inverting input terminal (+) and an inverting input terminal (-), and outputs a voltage proportional to the input potential difference with a high amplification factor. A comparator circuit 200 has a non-inverting input terminal (+) and an inverting input terminal (−), and outputs a voltage proportional to the input potential difference with a high amplification factor. Here, in the case of the differential amplifier circuit, it is used at the non-saturated output voltage, and in the case of the comparator circuit, it is used at the saturated output voltage (potential approximating the power supply potential or potential approximating the ground potential). Details of the differential amplifier circuit 100 and the comparator circuit 200 will be described later. Reference numerals 41, 43, 45, and 47 denote resistors, 62 denotes an electrolytic capacitor, and 64 denotes a capacitor. When this circuit is made into an IC, the resistor and the capacitor are made of a polysilicon resistor and a MOS capacitor.
[0007]
One end of the resistor 43 is connected to the output end of the differential amplifier circuit 100, and the other end of the resistor 43 is connected to the inverting input end of the differential amplifier circuit 100 and one end of the resistor 45. The other end of the resistor 45 is grounded via the electrolytic capacitor 62. Note that the differential amplifier circuit 100 has V as a power source. _DD And GND (ground) are connected. Therefore, the differential amplifier circuit 100, the resistors 43 and 45, and the electrolytic capacitor 62 constitute a non-inverting amplifier circuit using a single power source.
[0008]
The non-inverting input terminal of the comparator circuit 200 is connected to the output terminal of the differential amplifier circuit 100, and the inverting input terminal is connected to the reference voltage V. _ref Is grounded via a reference power supply 95 that generates 84 is a charge pump circuit, which is composed of a capacitor and a switch element. When the input signal from the comparator circuit is ON, the power supply voltage V _DD Is output as a boosted voltage. Specifically, the circuit of FIG. 4 (a) or FIG. 5 (a) is used. A MOS transistor 70 changes the source-drain impedance in accordance with the gate-source voltage. The output of the comparator circuit 200 is input to the charge pump circuit 84. Note that the comparator circuit 200 has V as a power source. _DD And GND (ground) are connected.
[0009]
The output terminal of the charge pump circuit 84 is connected to a parallel circuit of the resistor 47 and the capacitor 64, and the output terminal is connected to the gate terminal of the MOS transistor 70. The drain end of the MOS transistor 70 is connected to one end of the resistor 41 and the non-inverting input end of the differential amplifier circuit 100. The source of the MOS transistor 70 is the power supply voltage V _DD Is maintained at half the potential. The input terminal IN of the AGC circuit is connected to the resistor 41, and the output terminal OUT is connected to the output terminal of the differential amplifier circuit 100. The input terminal IN of the AGC circuit is connected to the input AC signal V _DD A signal on which a DC voltage of / 2 is superimposed is input. With the above configuration, the AGC circuit 1000 is realized.
[0010]
1.2 Configuration of differential amplifier
Here, the configuration of the differential amplifier circuit 100 used in the AGC circuit 1000 will be described with reference to FIG.
In FIG. 3, reference numerals 11, 12, 13, 14, 15, 16, and 17 are n-channel transistors and adopt a MOS structure. In the saturation region of these n-channel transistors, a saturation current having a square characteristic flows between the drain and source with respect to the gate-source voltage (positive). Further, the gate potential can be operated even if it is increased by a gate threshold voltage from the drain potential. Further, in the non-saturated region, the drain-source impedance R is the gate-source voltage V _GS As approximately "V _GS It is inversely proportional to “−Vth”. 21, 22, 23, 24, 25, 26 and 27 are p-channel transistors and adopt a MOS structure. In the saturation region of these p-channel transistors, a square-current saturation current (negative) flows between the drain and source due to the gate-source voltage (negative). Further, the gate potential can be operated even if it is lower than the drain potential by the gate threshold voltage. Note that these transistors are enhancement type and have a gate threshold voltage of about 1 [V].
[0011]
A constant current source 90 outputs a constant current I. One end of the constant current source 90 is connected to the drain end and the gate end of the n-channel transistor 11, and is further connected to the gate ends of the n-channel transistors 12, 13, 14, and 15. The source ends of the n-channel transistors 11, 12, 13, 14, 15 are connected to GND (ground). These transistor circuits constitute a current mirror circuit, and the drain currents of the n-channel transistors 12, 13, 14, and 15 are determined so as to be proportional to the current I flowing through the constant current source 90, respectively.
[0012]
The drain end of the n-channel transistor 12 is connected to the drain end and the gate end of the p-channel transistor 21, and is further connected to the gate end of the p-channel transistor 22. Reference numeral 80 denotes a high voltage generating circuit, and the circuit shown in FIG. 4A or 5A is used. The output terminal of the high voltage generation circuit 80 is connected to the source terminals of the p-channel transistors 21 and 22, and the power supply voltage V _DD A higher voltage is being supplied. The p-channel transistors 21 and 22 constitute a current mirror circuit.
[0013]
The source ends of the p-channel transistors 23 and 24 are connected to the drain end of the p-channel transistor 22. Further, the drain end of the p-channel transistor 23 is connected to the drain end of the n-channel transistor 13 and further connected to the source end of the n-channel transistor 16. On the other hand, the drain end of the p-channel transistor 24 is connected to the drain end of the n-channel transistor 14 and further connected to the source end of the n-channel transistor 17. Voltage V at non-inverting input terminal + IN ₊ Is input to the gate terminal of the p-channel transistor 24 and the voltage V at the inverting input terminal -IN _- Is input to the gate terminal of the p-channel transistor 23. The p-channel transistors 23 and 24 constitute a differential input circuit.
[0014]
The bias voltage V is applied to the gate ends of the n-channel transistors 16 and 17. _B Is applied. The drain end of the n-channel transistor 16 is connected to the drain end and gate end of the p-channel transistor 25, and further connected to the gate end of the p-channel transistor 26. On the other hand, the drain end of the n-channel transistor 17 is connected to the drain end of the p-channel transistor 26, and further connected to the gate end of the p-channel transistor 27 and one end of the resistor 50. Note that the source terminals of the p-channel transistors 25 and 26 are connected to a power source V. _DD Is connected. The p-channel transistors 25 and 26 constitute a current mirror circuit. Note that a circuit including n-channel transistors 13, 14, 16, and 17 is referred to as a folded cascode circuit, and p-channel transistors 25 and 26 are referred to as load circuits.
[0015]
V power is supplied to the source terminal of the p-channel transistor 27 as a power source. _DD Are connected, and the drain end is connected to the drain end of the n-channel transistor 15 and one end of the capacitor 60. The drain end of the n-channel transistor 15 and the drain end of the p-channel transistor 27 are connected to the output end OUT. That is, the p-channel transistor 27 and the n-channel transistor 15 constitute an output circuit. The other end of the capacitor 60 and the other end of the resistor 50 are connected to each other and phase compensation is performed.
[0016]
The substrates of n-channel transistors 11, 12, 13, 14, 15, 16, and 17 are connected to GND (ground), and the substrates of p-channel transistors 21, 22, 23, 24, 25, 26, and 27 are connected to the source end. Has been. The differential amplifier circuit 100 which is 1st Embodiment is comprised by the above element.
[0017]
1.3 Configuration of comparator circuit
A comparator circuit 200 used in the AGC circuit 1000 is shown in FIG.
In the figure, 211, 212, 213, 214, 215, 216 are n-channel transistors, 221, 222, 223, 224, 225, 226 are p-channel transistors, 280 is a high voltage generating circuit, 290 Is a constant current source. The configuration of the n-channel transistors 211, 212, 213, the p-channel transistors 221, 222, the high voltage generation circuit 280, and the constant current source 290 are the same as the n-channel transistors 11, 12, 13, p-channel transistors 21, 22 in FIG. The configurations of the voltage generation circuit 80 and the constant current source 90 are the same.
[0018]
The drain end of the p-channel transistor 222 is connected to the source ends of the p-channel transistors 223 and 224. Non-inverting input terminal + IN input voltage V ₊ 'Is input to the gate terminal of the p-channel transistor 224, and the input voltage V at the inverting input terminal -IN _- 'Is input to the gate terminal of the p-channel transistor 223. As a result, the p-channel transistors 223 and 224 form a differential input circuit.
[0019]
The drain end of the p-channel transistor 223 is connected to the drain end, gate end, and gate end of the n-channel transistor 215. The drain end of the p-channel transistor 224 is connected to the drain end of the n-channel transistor 215 and the gate end of the n-channel transistor 216. Note that the sources of the n-channel transistors 214, 215, and 216 are connected to GND (ground). N-channel transistors 214 and 215 form a current mirror circuit.
[0020]
The drain end and gate end of the p-channel transistor 225 are connected to the gate end of the p-channel transistor 226, and are further connected to the drain end of the n-channel transistor 212. The source terminals of the p-channel transistors 225 and 226 are connected to the power source V _DD Is connected. With this connection, the p-channel transistors 225 and 226 form a current mirror circuit. Further, the p-channel transistor 226 and the n-channel transistor 216 constitute an output circuit. With the above configuration, the comparator circuit 200 is realized.
[0021]
2. Operation of the embodiment
2.1 Operation of the differential amplifier circuit 100
Here, the operation of the differential amplifier circuit 100 used in the AGC circuit 1000 will be described with reference to FIG.
Since the n-channel transistors 11 and 12 constitute a current mirror circuit, the current flowing through the n-channel transistor 12 is proportional to the current flowing through the n-channel transistor 11, that is, the current I flowing through the constant current source 90. On the other hand, since the p-channel transistors 21 and 22 also constitute a current mirror circuit, the current flowing through the p-channel transistor 22 is proportional to the current flowing through the p-channel transistor 21, that is, the current flowing through the n-channel transistor 12. Therefore, the current flowing through the p-channel transistor 22 is proportional to the current I flowing through the constant current source 90. Here, the high voltage generation circuit 80 is connected to the power supply voltage V _DD A higher voltage is applied to the p-channel transistors 21 and 22. As a result, the non-inverting input voltage terminal (+) and the inverting input voltage terminal (−) are connected to the power supply voltage V _DD Is not limited by the voltage drop between the drain and the source in the p-channel transistor 22, and the polarity of the gate-source voltage of the p-channel transistors 23 and 24 is not reversed. The dynamic amplifier circuit 100 functions.
[0022]
Note that the charge pump circuit shown in FIG. 4A or FIG. 5A has a disadvantage that the circuit becomes large when trying to output a large current, but has an advantage that it can be configured with a simple circuit. On the other hand, since the differential input circuit composed of the p-channel transistors 23 and 24 can be configured to consume a relatively small amount of current, a charge pump circuit is used as the high voltage generation circuit 80 when an IC is formed. Is suitable.
[0023]
(1) V ₊ = V _- When
Non-inverting input voltage V ₊ And inverted input voltage V _- Is equal, the gate-source voltage V of the p-channel transistors 23 and 24 _GS Are equal, the drain currents of both are made equal. Then, each drain current is supplied to the n-channel transistors 13 and 14. On the other hand, the current flowing through the n-channel transistors 13 and 14 is limited to a current proportional to the constant current source I. Therefore, the current flowing through the p-channel transistor 25 is set to a current obtained by subtracting the current flowing through the p-channel transistor 23 from the current flowing through the n-channel transistor 13. As a result, the gate-source voltage of the p-channel transistor 25 is set to a value corresponding to the drain current, and the drain-source impedance of the p-channel transistor 26 is determined.
[0024]
On the other hand, the current flowing through the p-channel transistor 26 is set to a current obtained by subtracting the current flowing through the p-channel transistor 24 from the current flowing through the n-channel transistor 14. Therefore, the drain-source voltage of the p-channel transistor 26, that is, the gate-source voltage of the p-channel transistor 27 is determined. As a result, the drain-source characteristic of the p-channel transistor 27 is determined. On the other hand, since the n-channel transistor 15 forms a current mirror circuit, a current proportional to the constant current I flows. Therefore, a predetermined drain-source voltage is generated in the p-channel transistor 27, and the drain voltage is output to the output terminal OUT. This voltage is usually V _DD / 2 is set.
[0025]
Where the bias voltage V _B By adjusting the source potential, the source potential of the n-channel transistors 16 and 17 is a potential that is increased from 0.2 V to 0.3 V (specifically, a potential obtained by increasing a voltage equal to or lower than the gate threshold voltage) with respect to the ground potential Set to As a result, the drain potential of the p-channel transistors 23 and 24 is set to a potential increased from 0.2V to 0.3V with respect to the ground potential. On the other hand, the p-channel transistors 23 and 24 operate even if the gate potential is lowered by the gate threshold voltage (about 1 V) from the drain potential. Therefore, even if the gate potentials of the p-channel transistors 23 and 24 are lowered to the ground potential, the differential amplifier circuit 100 functions. Therefore, the RAIL to RAIL function including the effect of the high voltage generation circuit 80 is realized. Here, the RAIL to RAIL function means that the input signal level can be operated in the range from the power supply potential to the ground potential.
[0026]
(2) V ₊ > V _- When
Next, the inverting input voltage V _- Is the non-inverting input voltage V ₊ The operation when it is lowered will be described. In this case, the gate-source voltage of the p-channel transistor 24 is set to a value lower than the gate-source voltage of the p-channel transistor 23. Thereby, the current flowing through the p-channel transistor 24 is reduced. On the other hand, the current flowing through the n-channel transistor 14 is limited to a certain level. Therefore, the current flowing through the p-channel transistor 26 increases. Therefore, the gate-source voltage of the p-channel transistor 27 increases, and the drain-source impedance decreases. Here, since the currents flowing in the n-channel transistor 15 and the p-channel transistor 27 are constant, the drain-source voltage of the p-channel transistor 27 becomes lower, and the output voltage V _OUT Is V _DD A value higher than / 2. Here, for example, if the current supplied to the n-channel transistors 13 and 14 is a constant current I and the current flowing through the p-channel transistor 22 is changed, the amplification factor by the differential input circuit can be changed.
[0027]
(3) V ₊ <V _- When
Next, the non-inverting input voltage V ₊ Is the inverting input voltage V _- Will be described. In this case, the gate-source voltage of the p-channel transistor 24 is set larger than the gate-source voltage of the p-channel transistor 23. As a result, a larger current flows through the p-channel transistor 24 than the p-channel transistor 23. On the other hand, the current flowing through the n-channel transistor 14 is constant. As a result, the current flowing through the p-channel transistor 26 decreases, and the gate-source voltage of the p-channel transistor 27 decreases. Then, the drain-source impedance of the p-channel transistor 27 increases. On the other hand, since the currents flowing through the n-channel transistor 15 and the p-channel transistor 27 are constant, the drain-source voltage of the p-channel transistor 27 increases. That is, the output voltage V _OUT Is V _DD / 2 and lower.
[0028]
2.2 Operation of comparator circuit
Next, the operation of the comparator circuit 200 will be described with reference to FIG.
In the figure, the operations of the n-channel transistors 211, 212, 213, the p-channel transistors 221, 222, the high voltage generation circuit 280, and the constant current source 290 are the same as those of the n-channel transistors 11, 12, 13, p-channel transistors 21, 22, the operation of the high voltage generation circuit 80 and the constant current source 90 is the same. Therefore, the drain current of the p-channel transistor 222 is proportional to the current I flowing through the constant current source 290.
[0029]
(1) V ₊ '= V _- 'When
Non-inverting input voltage V ₊ And inverted input voltage V _- A case where and are equal will be described.
In this case, since the gate-source voltages of the p-channel transistors 223 and 224 are equal, the drain currents of both are equal. Since the drain current of the n-channel transistor 214 is equal to the drain current of the p-channel transistor 223, the gate-source voltage is determined by the current value. The drain-source impedance of the n-channel transistor 215 is determined by the gate-source voltage. On the other hand, the drain voltage of the n-channel transistor 215 is determined by the current flowing through the p-channel transistor 224 flowing through the n-channel transistor 215. As a result, the gate-source voltage of the n-channel transistor 216 is determined, and the drain-source impedance is determined.
[0030]
Incidentally, the current flowing through the p-channel transistor 225 is the current flowing through the n-channel transistor 212 and is proportional to the current I flowing through the constant current source 290. Since the p-channel transistors 225 and 226 form a current mirror circuit, the current flowing through the p-channel transistor 226 is proportional to the current flowing through the p-channel transistor 225. Therefore, the current flowing through the p-channel transistor 226 is set to a current proportional to the current I flowing through the constant current source 290. As a result, the drain-source voltage of the n-channel transistor 216 is determined, and the drain voltage of the n-channel transistor 216 is output. This voltage is usually V _DD / 2 is set.
[0031]
(2) V ₊ '> V _- 'When
Next, the non-inverting input voltage V ₊ Is the inverting input voltage V _- A case where the value is set to a higher value will be described. In this case, the gate-source voltage of the p-channel transistor 223 is set higher than the gate-source voltage of the p-channel transistor 224. Thereby, the current flowing through the p-channel transistor 223, that is, the current flowing through the n-channel transistor 214 is set to a large value. Thereby, the gate-source voltage of the n-channel transistor 214, that is, the gate-source voltage of the n-channel transistor 215 is increased. As a result, the drain-source impedance of the n-channel transistor 215 becomes a low value, and the drain voltage of the n-channel transistor 215, that is, the gate-source voltage of the n-channel transistor 216 decreases. As a result, the drain-source impedance of the n-channel transistor 216 increases, and the n-channel transistor 216 is opened. As a result, the output voltage V _OUT 'Is the power supply potential V _DD It is set to a nearby value.
[0032]
(2) V ₊ '<V _- 'When
Next, the inverting input voltage V _- Is the non-inverting input voltage V ₊ A case where the value is set to a higher value will be described. In this case, the gate-source voltage of the p-channel transistor 223 is set to a value lower than the gate-source voltage of the p-channel transistor 224. As a result, the current flowing through the p-channel transistor 223, that is, the current flowing through the n-channel transistor 214 is set to a small value. Thereby, the gate-source voltage of the n-channel transistor 214, that is, the gate-source voltage of the n-channel transistor 215 is lowered. As a result, the drain-source impedance of the n-channel transistor 215 becomes a high value, and the drain voltage of the n-channel transistor 215, that is, the gate-source voltage of the n-channel transistor 216 increases. As a result, the drain-source impedance of the n-channel transistor 216 decreases, and the output voltage V _OUT 'Is set to a value near the ground potential.
[0033]
2.3 AGC circuit operation
Here, the operation of the AGC circuit 1000 will be described with reference to FIG.
The output voltage V of the non-inverting amplifier circuit composed of the differential amplifier circuit 100, the resistors 43 and 45, and the electrolytic capacitor 62. _OUT Is the non-inverting input voltage V ₊ When the DC voltage across the electrolytic capacitor 62 is Vc,
Vout = (1 + R43 / R45) V ₊ -(R43 / R45) Vc
It becomes. However, the amplification factor of the differential amplifier circuit 100 is sufficiently large.
Non-inverting input voltage V of differential amplifier circuit 100 ₊ Output voltage V _OUT Is higher than the non-inverted input voltage V of the comparator circuit 200. ₊ 'Is the reference voltage V of the reference power supply 95 _ref The output voltage of the comparator circuit 200 becomes higher than the power supply potential V. _DD It is set to a nearby value. Then, the charge pump circuit 84 is turned on, the capacitor 64 is charged, and the voltage across the capacitor 64 increases. The voltages across the capacitor 64 are averaged by the action of the output resistance of the capacitor 64, the resistor 47 and the charge pump circuit 84. Then, the gate-source voltage of the MOS transistor 70 increases and the source-drain impedance gradually decreases. However, it is assumed that the resistance value of the resistor 41 is sufficiently large and the transistor is driven in a non-saturated region. On the other hand, the input AC signal is V _DD / 2 input signal V superimposed with DC voltage _IN V applied to the source end of the MOS transistor 70 _DD The difference signal from the DC voltage of / 2, that is, the input AC signal is divided by the impedance of the resistor 41 and the MOS transistor 70. As a result, the non-inverting input voltage V ₊ Signal voltage decreases, and the gain of the AGC circuit decreases. Input signal V _IN The DC voltage superimposed on V is V _DD Even for voltages other than / 2, the DC voltage is only amplified and superimposed on the output voltage.
[0034]
Here, a voltage boosted higher than the power supply voltage by the charge pump circuit 84 is applied to the gate terminal of the MOS transistor 70. And "V _DD The variable impedance range of the MOS transistor 70 is expanded depending on the gate voltage fluctuation range from “/ 2 + Vth” to the maximum output voltage of the charge pump circuit. As a result, the power supply voltage V _DD Even when the voltage is low, the impedance of the MOS transistor 70 can be adjusted within a sufficient range.
[0035]
On the other hand, the non-inverting input voltage V of the differential amplifier circuit 100 ₊ Is low and the output voltage V _OUT Is also low, the non-inverting input voltage V of the comparator circuit 200 is ₊ 'Is the reference voltage V of the reference power supply 95 _ref Therefore, the output voltage of the comparator circuit 200 is set to a value near the ground potential. Then, the charge pump circuit 84 is turned off, the charging of the capacitor 64 is stopped, and the voltage gradually decreases. Then, the gate-source voltage of the MOS transistor 70 decreases, and the source-drain impedance gradually increases. Thus, the non-inverting input voltage V of the differential amplifier circuit 100 ₊ Gradually increases, and the gain of the AGC circuit increases.
[0036]
In a steady state, the voltage Vc charged in the electrolytic capacitor 62 becomes a substantially constant value, and the ON / OFF state of the charge pump circuit 84 is repeated so as to keep the constant value.
[0037]
3. Modified example
The present invention is not limited to the above-described embodiments, and various modifications such as the following are possible, and are all included in the scope of the present invention.
(1) Although the above embodiment is configured by an n-channel transistor and a p-channel transistor, it can also be configured by using an element whose impedance is increased or decreased by an input voltage such as a junction FET.
(2) In the above embodiment, the current mirror circuit is driven by the high voltage generation circuits 80 and 280 using the charge pump circuit, but a high voltage may be generated using a switching power supply or the like.
(3) In the above embodiment, the gain adjustment circuit using the MOS transistor 70 is provided in the input part of the amplifier circuit. However, instead of this, an amplifier circuit in which the MOS transistor is inserted in the feedback circuit of the operational amplifier may be used.
(4) As an example of switching the operation state of the charge pump circuit, an example of ON / OFF control has been shown, but the output voltage may be changed depending on the operating frequency.
(5) The n-channel transistor used for the differential amplifier circuit 100 or the comparator circuit 200 is changed to a p-channel transistor, the p-channel transistor is changed to an n-channel transistor, and the power supply potential V _DD Is changed to the ground potential, and the ground potential is changed to the power supply potential V. _DD This can also be realized by a configuration in which the current direction of the current source is reversed.
[0038]
【The invention's effect】
As explained above According to the present invention, Since the amplification factor is increased or decreased using the output voltage from the charge pump circuit, the amplification factor can be increased or decreased over a wide range.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a conventional differential amplifier circuit (including a comparator circuit) and an AGC circuit.
FIG. 2 is a circuit diagram of a comparator circuit according to an embodiment of the present invention and an AGC circuit according to an embodiment of the present invention.
FIG. 3 is a circuit diagram of a differential amplifier circuit according to an embodiment of the present invention.
FIG. 4 is a circuit diagram of a charge pump and a diagram showing clock waveforms.
FIG. 5 is a circuit diagram of a charge pump and a diagram showing clock waveforms.
[Explanation of symbols]
11, 12, 13, 14, 15, 16, 17, 211, 212, 213, 214, 215, 216 ... n-channel transistors, 21, 22, 23, 24, 25, 26, 27, 221, 222, 223 224, 225, 226 ... p-channel transistor, 30 ... differential amplifier circuit, 35 ... comparator circuit, 43, 45, 47, 51, 53, 55, 57 ... resistor, 62 ... electrolytic capacitor, 64 ... capacitor, 70 ... MOS transistor, 75 ... MOS transistor, 80,280 ... high voltage generation circuit (high voltage power supply circuit), 84 ... charge pump circuit, 90,290 ... constant current source, 100 ... differential amplifier circuit, 200 ... comparator circuit, 300 ... AGC circuit

Claims

A comparator circuit that compares the output voltage with a reference voltage;
A charge pump circuit that generates an output voltage higher than a power supply voltage of the comparator circuit and that switches an on / off state of the output voltage based on an output of the comparator circuit;
An averaging circuit for time averaging the high voltage output of the charge pump circuit;
An amplification circuit that increases or decreases the amplification factor according to the output of the averaging circuit;
The amplifier circuit is
A first current mirror circuit for controlling a sum of a current flowing through a first element that increases or decreases an impedance by a first input voltage and a current flowing through a second element that increases or decreases an impedance by a second input voltage;
A first high-voltage power supply circuit that boosts the power supply voltage and drives the first current mirror circuit;
A first load circuit that outputs a voltage corresponding to a difference between a current flowing through the first element and a current flowing through the second element;
A first output circuit that is driven by the power supply voltage and amplifies the output of the first load circuit;
The first element and the second element are constituted by MOS transistors, and a potential at a point connecting the first element to the first load circuit and the second element as the first load circuit. An AGC circuit characterized in that both of the potentials of the points connected to are set to a gate threshold voltage or less.

The comparator circuit is
A second current mirror circuit that controls a sum of a current flowing through a third element that increases or decreases an impedance by a third input voltage and a current that flows through a fourth element that increases or decreases an impedance by a fourth input voltage;
A second high-voltage power supply circuit for boosting a predetermined power supply voltage and driving the second current mirror circuit;
A second load circuit that outputs a voltage according to a difference between a current flowing through the third element and a current flowing through the fourth element;
The AGC circuit according to claim 1, further comprising: a second output circuit that is driven by the power supply voltage and amplifies the output of the second load circuit.

The third and fourth elements are constituted by MOS transistors, and a potential at a point where the third and fourth elements are connected to the second load circuit is set to be equal to or lower than a gate threshold voltage. The AGC circuit according to claim 2.