JP4206386B2 - Slot machine - Google Patents

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Description

本発明は、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果に応じて所定の入賞が発生可能なスロットマシンに関し、特にはマイクロコンピュータにて構成され、遊技の制御を行う制御手段を備えるスロットマシンに関する。   The present invention relates to a slot machine capable of generating a predetermined prize according to a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable, and in particular, is constituted by a microcomputer, The present invention relates to a slot machine including control means for performing control.

従来、この種のスロットマシンとしては、1ゲームが終了する毎に、遊技の制御を行うマイクロコンピュータが搭載するRAMの記憶データのうち次のゲームに持ち越す必要のないデータ(例えば、次のゲームに持ち越されない入賞の当選フラグやメダルの投入枚数等)を初期化し、次のゲームへ移行するものが提案されている(例えば、特許文献1参照)。   Conventionally, as this type of slot machine, every time one game is finished, data that does not need to be carried over to the next game among the stored data in the RAM mounted on the microcomputer that controls the game (for example, the next game) It has been proposed to initialize a winning game winning flag that is not carried over, the number of medals inserted, etc., and to shift to the next game (see, for example, Patent Document 1).

また、パチンコ機においても、可変表示装置の制御を行う可変表示装置が可変表示装置を構成する各表示領域に対応したデータを格納する格納領域を有し、可変表示の終了時(遊技制御手段から確定コマンドを受信したとき)において前述した格納領域に格納されたデータを初期化するものが提案されている(例えば、特許文献2参照)。   Also in the pachinko machine, the variable display device that controls the variable display device has a storage area for storing data corresponding to each display area constituting the variable display device, and at the end of the variable display (from the game control means) It has been proposed to initialize the data stored in the storage area described above (when a confirmation command is received) (see, for example, Patent Document 2).

一方、この種のスロットマシンでは、遊技(ゲーム)の制御と、遊技に関連して行われる演出の制御とが、1つの制御手段(マイクロコンピュータ)にて行われていたが、この制御手段の処理能力には一定の限界があり、ゲームの多様化やそれに伴う演出の多様化を図ることが極めて困難であるため、遊技の制御を行うメイン制御手段とは別個にサブ制御手段を設け、このサブ制御手段がメイン制御手段から送信されたコマンドに基づいて遊技に関連した演出の制御を行うようにしたスロットマシンが提案されている。   On the other hand, in this type of slot machine, the control of the game (game) and the control of the effect performed in connection with the game are performed by one control means (microcomputer). There is a certain limit to the processing capacity, and it is extremely difficult to diversify the game and the accompanying effects, so a sub-control means is provided separately from the main control means for controlling the game. There has been proposed a slot machine in which the sub-control means controls the effects related to the game based on the command transmitted from the main control means.

また、停電時においてもメイン制御手段が備えるRAMの内容やサブ制御手段が備えるRAMの内容、すなわちメイン制御手段やサブ制御手段の制御内容をバックアップし、不意の停電時でも復旧時に停電時の制御状態に復帰できるようにしたスロットマシンが提案されている。この種のスロットマシンには、供給電圧を監視して電断を検出する電断検出手段を設け、この電断検出手段にて電断が検出された際に、復旧時においてメイン制御手段やサブ制御手段の制御内容が正常にバックアップされているか否かを判定するためのデータ(例えば、パリティやチェックサム等)を設定する停電処理を実行し、復旧時においてメイン制御手段やサブ制御手段の制御内容のバックアップが正常であるか否かを確認できるようにしたものが提案されている(例えば、特許文献3参照)。   Also, the contents of the RAM provided in the main control means and the contents of the RAM provided in the sub-control means, that is, the control contents of the main control means and the sub-control means are backed up even in the event of a power failure. A slot machine that can return to the state has been proposed. This type of slot machine is provided with a power interruption detection means for monitoring a supply voltage and detecting a power interruption. When a power interruption is detected by this power interruption detection means, the main control means and sub Execute power failure processing to set data (for example, parity, checksum, etc.) to determine whether the control contents of the control means are backed up normally, and control the main control means and sub-control means at the time of recovery There has been proposed one that can confirm whether or not the content backup is normal (see, for example, Patent Document 3).

特開2001−79157号公報JP 2001-79157 A 特開2002−35318号公報JP 2002-35318 A 特開2001−87459号公報JP 2001-87459 A

上述した特許文献1に記載のスロットマシンにおいては、1ゲームが終了する毎に、RAMの記憶データのうち次のゲームに持ち越す必要のないデータが初期化されるものの、RAMの格納領域のうち未使用の格納領域(設計上全く使用されることのない格納領域やスタックの未使用領域)は、定期的に初期化されるものではない。このため、これらRAMの未使用領域に不正なプログラムを常駐させることにより、何らかの契機(例えば、普段行われる可能性の低い手順で操作が行われる等)で本来のプログラム(ROMに格納されているプログラム)とは異なった動作を遊技機に行わせるといった不正がなされる虞があった。   In the slot machine described in Patent Document 1 described above, every time one game is completed, data stored in the RAM that is not required to be carried over to the next game is initialized. A storage area in use (a storage area that is not used at all by design or an unused area in a stack) is not periodically initialized. For this reason, by making an illegal program resident in these unused areas of the RAM, the original program (stored in the ROM) at some opportunity (for example, an operation is performed with a procedure that is unlikely to be performed normally). There is a risk of fraud such as causing the gaming machine to perform an operation different from that of the program.

一方、一般的に特許文献3に記載されたようなスロットマシンでは、ゲームの制御を構成する複数の基本処理(例えば、BET処理、抽選処理、リール回転処理、リール停止処理、入賞判定処理等)を段階的に実行するとともに、スイッチの検出や時間のカウント、コマンドの送信等を行う割込処理を前述した基本処理に割り込んで定期的に実行するようになっている。このような構成から停電時にNMI(禁止不能な割込)によって停電処理を他の処理に割り込んで行うことが考えられる。しかしながらこの場合には、停電の発生後、速やかに停電処理を行うことができるものの前述した定期的に実行される割込処理中に停電が発生した場合には2重に割込が生じることによって制御負荷が増大するばかりか制御の整合性がとれなくなってしまう虞がある。2重割込を行わずに停電処理を行うための方法として、例えば定期的に実行される割込処理中に停電処理を行うことが考えられるが、この場合には、停電の発生後に割込処理が実行されるまで停電処理が行われないので、停電処理が行われるまでに必要な電源を確保できない可能性があり、確実に停電処理を行うことができなくなってしまうという問題があった。   On the other hand, in a slot machine generally described in Patent Document 3, a plurality of basic processes that constitute game control (for example, BET process, lottery process, reel rotation process, reel stop process, winning determination process, etc.) Are executed step by step, and interrupt processing for detecting switches, counting time, sending commands, etc. is interrupted in the basic processing described above and executed periodically. From such a configuration, it is conceivable that the power failure processing is interrupted by other processing by NMI (interrupt that cannot be prohibited) at the time of power failure. However, in this case, the power outage process can be performed promptly after the occurrence of the power outage, but if a power outage occurs during the above-mentioned periodic interrupt processing, double interruptions occur. There is a risk that not only the control load increases but also the consistency of control cannot be achieved. As a method for performing power failure processing without performing double interrupts, for example, it is conceivable to perform power failure processing during regularly executed interrupt processing, but in this case, interrupting after the occurrence of power failure Since the power failure process is not performed until the process is executed, there is a possibility that a necessary power source cannot be secured until the power failure process is performed, and there is a problem that the power failure process cannot be surely performed.

本発明は、このような問題点に着目してなされたものであり、遊技の制御を行うマイクロコンピュータの記憶手段の未使用領域に不正プログラムが常駐することを防止できるとともに、多重割込を発生させることなく、極力早い段階で停電処理を行うことができるスロットマシンを提供することを目的とする。   The present invention has been made paying attention to such problems, and can prevent illegal programs from staying in the unused area of the memory means of the microcomputer that controls the game and generate multiple interrupts. It is an object of the present invention to provide a slot machine capable of performing a power failure process at an early stage as much as possible.

上記課題を解決するために、本発明の請求項1に記載のスロットマシンは、
1ゲームに対して所定数の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシンであって、
信号が入力されることにより外部割込を発生させる割込入力端子を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段と、
前記メイン制御手段から送信された制御情報の受信に基づき演出の制御を行うサブ制御手段と、
前記スロットマシンで用いられる所定の電力の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているときに電断信号を出力する電断検出手段と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段と、
複数種類の初期化条件のうちいずれかの初期化条件が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎に初期化する初期化手段と、
予め定められた単位時間毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段と、
前記電断信号が前記割込入力端子に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理を行い、かつ前記制御情報格納手段に前記制御情報が複数格納されている場合に、該制御情報送信処理において前記制御情報格納手段に格納されている複数の制御情報のうち最も早い時期に生成された制御情報のみを送信し、
前記メインデータ記憶手段には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段は、2種類以上の初期化条件の種類に対応して前記メインデータ記憶手段における初期化開始アドレスが設定されるとともに、該初期化条件に共通する初期化終了アドレスが設定された初期化領域設定手段を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから前記初期化終了アドレスまでの各アドレスが割り当てられた記憶領域を初期化する
ことを特徴としている。
この特徴によれば、メインデータ記憶手段におけるスタック領域以外の未使用領域が1ゲーム毎に初期化されるので、メインデータ記憶手段のスタック領域以外の未使用領域を利用して不正プログラムを格納させても、当該不正プログラムが常駐してしまうことを防止できる。
また、電断時割込処理またはタイマ割込処理のいずれか一方の割込処理の実行中に他方の割込処理の割込が禁止されるので、タイマ割込処理の実行中に電断信号が検出された場合でも2重に割込が生じることがなく、メイン制御手段の制御負荷が増大してしまったりデータの整合性がとれなくなってしまうことを防止できる。特に、制御情報の送信中に電断信号の検出による外部割込が生じて当該制御情報の送信が阻害されることなく、メイン制御手段が停止する前に正常に送信を完了させることができる。また、タイマ割込処理の実行中に電断信号が検出された場合には、当該タイマ割込処理の終了を待って電断時割込処理が実行されるようになっており、多重割込を防止しつつも極力早い段階で電断処理が行われるようになるため、メイン制御手段が停止する前に電断処理を確実に行うことができる。
また、複数の制御情報を連続して送信する場合でも、サブ制御手段が制御情報を確実に受信するための時間を担保できる。
また、2種類以上の初期化条件の種類に対応する初期化開始アドレスとこれら初期化条件に共通の初期化終了アドレスのみを設定しておくことで、初期化条件の種類に対応する初期化終了アドレスを個々に設定しておくことなく、初期化条件の種類に対応する記憶領域を初期化することができるので、複数種類の初期化を行うためのプログラム容量を削減できる。
本発明の請求項2に記載のスロットマシンは、
1ゲームに対して所定数の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシンであって、
信号が入力されることにより外部割込を発生させる割込入力端子を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段と、
前記メイン制御手段から送信された制御情報の受信に基づき演出の制御を行うサブ制御手段と、
前記スロットマシンで用いられる所定の電力の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているときに電断信号を出力する電断検出手段と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段と、
複数種類の初期化条件のうちいずれかの初期化条件が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎に初期化する初期化手段と、
予め定められた単位時間毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段と、
前記電断信号が前記割込入力端子に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理を行い、かつ前記制御情報格納手段に前記制御情報が複数格納されている場合に、該制御情報送信処理において前記制御情報格納手段に格納されている複数の制御情報のうち最も早い時期に生成された制御情報のみを送信し、
前記メインデータ記憶手段には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段は、初期化条件の種類に対応して前記メインデータ記憶手段における初期化開始アドレスと該初期化開始アドレスに対して初期化される記憶領域のサイズが設定された初期化領域設定手段を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから該初期化開始アドレスに対して設定されたサイズの記憶領域を初期化する
ことを特徴としている。
この特徴によれば、メインデータ記憶手段におけるスタック領域以外の未使用領域が1ゲーム毎に初期化されるので、メインデータ記憶手段のスタック領域以外の未使用領域を利用して不正プログラムを格納させても、当該不正プログラムが常駐してしまうことを防止できる。
また、電断時割込処理またはタイマ割込処理のいずれか一方の割込処理の実行中に他方の割込処理の割込が禁止されるので、タイマ割込処理の実行中に電断信号が検出された場合でも2重に割込が生じることがなく、メイン制御手段の制御負荷が増大してしまったりデータの整合性がとれなくなってしまうことを防止できる。特に、制御情報の送信中に電断信号の検出による外部割込が生じて当該制御情報の送信が阻害されることなく、メイン制御手段が停止する前に正常に送信を完了させることができる。また、タイマ割込処理の実行中に電断信号が検出された場合には、当該タイマ割込処理の終了を待って電断時割込処理が実行されるようになっており、多重割込を防止しつつも極力早い段階で電断処理が行われるようになるため、メイン制御手段が停止する前に電断処理を確実に行うことができる。
また、複数の制御情報を連続して送信する場合でも、サブ制御手段が制御情報を確実に受信するための時間を担保できる。
また、初期化条件の種類に対応する初期化開始アドレスとその際初期化される記憶領域のサイズのみを設定しておくことで、初期化条件の種類に対応する初期化終了アドレスを個々に設定しておくことなく、初期化条件の種類に対応する記憶領域を初期化することができるので、複数種類の初期化を行うためのプログラム容量を削減できる。
尚、請求項1、2において所定数の賭数とは、少なくとも1以上の賭数であって、2以上の賭数が設定されることや最大賭数が設定されることでゲームが開始可能となるようにしても良い。
また、請求項1、2においてメインデータ記憶手段は、メイン制御手段を構成するマイクロコンピュータに内蔵されていても良いし、マイクロコンピュータの外部に備えていても良い。
また、請求項1、2において初期化手段は、初期化手段は、メインデータ記憶手段におけるスタック領域以外の未使用領域を1ゲーム毎に初期化するものであれば良く、1ゲームのうちのいずれかのタイミング(例えば、ゲーム開始時や終了時、1ゲーム毎に必ず実行される処理の実行時等)で少なくとも1回は、メインデータ記憶手段におけるスタック領域以外の未使用領域を初期化するものであれば良い。
また、請求項1、2において前記スロットマシンで用いられる所定の電力の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているときとは、例えば、直流電圧を監視し、当該電圧が電断を判断するために定められた閾値以下となったとき、またはその期間が一定期間継続したときや、交流電圧を監視し、交流電圧の波形の乱れを検出したとき、またはその期間が一定期間継続したとき、等であり、停電を検出できるものであればその他の条件であっても良い。
In order to solve the above-described problem, a slot machine according to claim 1 of the present invention provides:
A game can be started by setting a predetermined number of bets for one game, and a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable can be derived and displayed. 1 is a slot machine in which one game is completed and a winning can be generated according to the display result of the variable display device,
A main control means for controlling a game, comprising a microcomputer having an interrupt input terminal for generating an external interrupt when a signal is input;
Sub-control means for controlling production based on reception of control information transmitted from the main control means;
A power interruption detection means for monitoring a state of a predetermined power used in the slot machine and outputting a power interruption signal when a power interruption condition relating to the interruption of power supply is established;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; A work area for storing data for operation of the microcomputer constituting the means, a stack area capable of temporarily storing data, and the microcomputer constituting the main control means for operation An unused area in which no data is read or written, and at least a main data storage means allocated;
When any initialization condition among a plurality of types of initialization conditions is established, an area defined corresponding to the type of initialization condition established among the storage areas in the main data storage means is initialized. And initialization means for initializing the unused area other than the stack area in the storage area of the main data storage means for each game;
Timer interrupt processing execution means for interrupting a process being executed every predetermined unit time and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
A plurality of types of processing executed in the timer interrupt processing, including processing for monitoring the input state of the operation detecting means for detecting the player's operation and storing the input information indicating the input state in the main data storage means A process selection means for selecting a process corresponding to the branch counter value as a process to be executed in the timer interrupt process,
Control before power supply stops the control state of the main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal to the interrupt input terminal Power interruption interruption processing execution means for executing power interruption interruption processing for storing information necessary for returning to the state in the storage area of the main data storage means ;
Multiple interrupt prohibiting means for prohibiting the other interrupt process during the execution of either the timer interrupt process or the power interruption interrupt process,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means to
Control information storage means that is a storage area assigned to the work area of the main data storage means and can store a plurality of the control information;
Control information generating means for generating the control information in accordance with the progress of the game in the basic processing and storing the control information in the control information storing means;
Control information transmission processing means for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means in the timer interrupt processing;
Including
The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
The control information transmission processing means performs the control information transmission processing only once when the branching counter value indicates a specific value in the timer interrupt processing, and the control information storage means includes a plurality of the control information. If stored, only the control information generated at the earliest time among the plurality of control information stored in the control information storage means in the control information transmission process,
The main data storage means is assigned an address for specifying a storage area,
The initialization means is set with an initialization start address in the main data storage means corresponding to two or more types of initialization conditions, and an initialization end address common to the initialization conditions is set. Including an initialization area setting means, and when the initialization condition is satisfied, from the initialization start address set in the initialization area setting means corresponding to the type of the initialization condition to the initialization end address It is characterized by initializing the storage area to which each address is assigned.
According to this feature, since an unused area other than the stack area in the main data storage means is initialized for each game , an unused program other than the stack area in the main data storage means is used to store the malicious program. However, it is possible to prevent the unauthorized program from being resident.
In addition, the interruption of the other interrupt process is prohibited during the execution of either the interrupt process during power interruption or the timer interrupt process. Even when the signal is detected, it is possible to prevent double interruptions from occurring and prevent the control load of the main control means from increasing or data consistency from being lost. In particular, the transmission can be normally completed before the main control means stops without causing an external interruption due to the detection of the power interruption signal during the transmission of the control information and thereby preventing the transmission of the control information. Also, if a power interruption signal is detected during the execution of the timer interruption process, the interruption interruption process is executed after the timer interruption process is completed. Since the power interruption process is performed as early as possible while preventing the power failure, the power interruption process can be reliably performed before the main control means stops.
Moreover, even when transmitting a plurality of control information continuously, it is possible to secure time for the sub-control means to reliably receive the control information.
Also, by setting only the initialization start address corresponding to two or more types of initialization conditions and the initialization end address common to these initialization conditions, the initialization end corresponding to the type of initialization conditions is completed. Since the storage area corresponding to the type of initialization condition can be initialized without individually setting the address, the program capacity for performing a plurality of types of initialization can be reduced.
A slot machine according to claim 2 of the present invention,
A game can be started by setting a predetermined number of bets for one game, and a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable can be derived and displayed. 1 is a slot machine in which one game is completed and a winning can be generated according to the display result of the variable display device,
A main control means for controlling a game, comprising a microcomputer having an interrupt input terminal for generating an external interrupt when a signal is input;
Sub-control means for controlling production based on reception of control information transmitted from the main control means;
A power interruption detection means for monitoring a state of a predetermined power used in the slot machine and outputting a power interruption signal when a power interruption condition relating to the interruption of power supply is established;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; A work area for storing data for operation of the microcomputer constituting the means, a stack area capable of temporarily storing data, and the microcomputer constituting the main control means for operation An unused area in which no data is read or written, and at least a main data storage means allocated;
When any initialization condition among a plurality of types of initialization conditions is established, an area defined corresponding to the type of initialization condition established among the storage areas in the main data storage means is initialized. And initialization means for initializing the unused area other than the stack area in the storage area of the main data storage means for each game;
Timer interrupt processing execution means for interrupting a process being executed every predetermined unit time and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
A plurality of types of processing executed in the timer interrupt processing, including processing for monitoring the input state of the operation detecting means for detecting the player's operation and storing the input information indicating the input state in the main data storage means A process selection means for selecting a process corresponding to the branch counter value as a process to be executed in the timer interrupt process,
Control before power supply stops the control state of the main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal to the interrupt input terminal Power interruption interruption processing execution means for executing power interruption interruption processing for storing information necessary for returning to the state in the storage area of the main data storage means ;
Multiple interrupt prohibiting means for prohibiting the other interrupt process during the execution of either the timer interrupt process or the power interruption interrupt process,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means to
Control information storage means that is a storage area assigned to the work area of the main data storage means and can store a plurality of the control information;
Control information generating means for generating the control information in accordance with the progress of the game in the basic processing and storing the control information in the control information storing means;
Control information transmission processing means for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means in the timer interrupt processing;
Including
The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
The control information transmission processing means performs the control information transmission processing only once when the branching counter value indicates a specific value in the timer interrupt processing, and the control information storage means includes a plurality of the control information. If stored, only the control information generated at the earliest time among the plurality of control information stored in the control information storage means in the control information transmission process,
The main data storage means is assigned an address for specifying a storage area,
The initialization means is an initialization area setting in which an initialization start address in the main data storage means and a size of a storage area to be initialized with respect to the initialization start address are set corresponding to the type of initialization condition Means for setting the initialization start address from the initialization start address set in the initialization area setting means corresponding to the type of the initialization condition when the initialization condition is satisfied. It is characterized by initializing the size storage area.
According to this feature, since an unused area other than the stack area in the main data storage means is initialized for each game , an unused program other than the stack area in the main data storage means is used to store the malicious program. However, it is possible to prevent the unauthorized program from being resident.
In addition, the interruption of the other interrupt process is prohibited during the execution of either the interrupt process during power interruption or the timer interrupt process. Even when the signal is detected, it is possible to prevent double interruptions from occurring and prevent the control load of the main control means from increasing or data consistency from being lost. In particular, the transmission can be normally completed before the main control means stops without causing an external interruption due to the detection of the power interruption signal during the transmission of the control information and thereby preventing the transmission of the control information. Also, if a power interruption signal is detected during the execution of the timer interruption process, the interruption interruption process is executed after the timer interruption process is completed. Since the power interruption process is performed as early as possible while preventing the power failure, the power interruption process can be reliably performed before the main control means stops.
Moreover, even when transmitting a plurality of control information continuously, it is possible to secure time for the sub-control means to reliably receive the control information.
Also, by setting only the initialization start address corresponding to the type of initialization condition and the size of the storage area initialized at that time, the initialization end address corresponding to the type of initialization condition is individually set. Without this, the storage area corresponding to the type of initialization condition can be initialized, so that the program capacity for performing a plurality of types of initialization can be reduced.
In claims 1 and 2, the predetermined number of bets is at least one bet number, and a game can be started by setting a bet number of two or more or setting a maximum bet number. You may make it become.
Further, in claims 1 and 2, the main data storage means may be built in a microcomputer constituting the main control means, or may be provided outside the microcomputer.
In addition, in the first and second aspects, the initialization means may be any means as long as the initialization means initializes an unused area other than the stack area in the main data storage means for each game. The unused area other than the stack area in the main data storage means is initialized at least once at such timing (for example, at the start or end of the game, at the time of execution of a process that is always executed for each game). If it is good.
In addition, the state of the predetermined power used in the slot machine according to claim 1 or 2 is monitored, and when the power interruption condition related to the power supply being cut off is satisfied, for example, the DC voltage is monitored. When the voltage falls below a predetermined threshold for judging power interruption, or when the period continues for a certain period of time, or when the AC voltage is monitored and a disturbance in the waveform of the AC voltage is detected, Alternatively, when the period continues for a certain period, etc., other conditions may be used as long as a power failure can be detected.

本発明の実施例を以下に説明する。   Examples of the present invention will be described below.

本発明が適用されたスロットマシンの実施例を図面を用いて説明すると、本実施例のスロットマシン1は、前面が開口する筐体(図示略)と、この筺体の側端に回動自在に枢支された前面扉と、から構成されている。   An embodiment of a slot machine to which the present invention is applied will be described with reference to the drawings. A slot machine 1 according to the present embodiment is rotatable to a housing (not shown) whose front surface is open and a side end of the housing. It consists of a pivoted front door.

本実施例のスロットマシン1の筐体内部には、外周に複数種の図柄が配列されたリール2L、2C、2R(以下、左リール、中リール、右リールともいう)が水平方向に並設されており、図1に示すように、これらリール2L、2C、2Rに配列された図柄のうち連続する3つの図柄が前面扉に設けられた透視窓3から見えるように配置されている。   Inside the casing of the slot machine 1 of this embodiment, reels 2L, 2C, 2R (hereinafter also referred to as a left reel, a middle reel, and a right reel) in which a plurality of types of symbols are arranged on the outer periphery are arranged in parallel in the horizontal direction. As shown in FIG. 1, three consecutive symbols out of the symbols arranged on the reels 2L, 2C, and 2R are arranged so as to be seen from the see-through window 3 provided on the front door.

リール2L、2C、2Rの外周部には、図2に示すように、それぞれ「赤7」(図中黒色の7)、「青7」(図中網かけの7)、「白7」、「BAR」、「JAC」、「スイカ」、「チェリー」、「ベル」といった互いに識別可能な複数種類の図柄が所定の順序で、それぞれ21個ずつ描かれている。リール2L、2C、2Rの外周部に描かれた図柄は、透視窓3において各々上中下三段に表示される。   As shown in FIG. 2, “red 7” (black 7 in the drawing), “blue 7” (shaded 7 in the drawing), “white 7”, A plurality of types of mutually distinguishable symbols such as “BAR”, “JAC”, “watermelon”, “cherry”, and “bell” are drawn in a predetermined order. The symbols drawn on the outer peripheries of the reels 2L, 2C, and 2R are displayed in the upper, middle, and lower three stages in the see-through window 3, respectively.

各リール2L、2C、2Rは、各々対応して設けられリールモータ32L、32C、32R(図2参照)によって回転させることで、各リール2L、2C、2Rの図柄が透視窓3に連続的に変化しつつ表示されるとともに、各リール2L、2C、2Rの回転を停止させることで、透視窓3に3つの連続する図柄が表示結果として導出表示されるようになっている。   The reels 2L, 2C, and 2R are provided in correspondence with each other and are rotated by reel motors 32L, 32C, and 32R (see FIG. 2), so that the symbols of the reels 2L, 2C, and 2R are continuously formed in the see-through window 3. In addition to being displayed while changing, by stopping the rotation of the reels 2L, 2C, and 2R, three consecutive symbols are derived and displayed on the fluoroscopic window 3 as display results.

また、前面扉には、メダルを投入可能なメダル投入部4、メダルが払い出されるメダル払出口9、クレジット(遊技者所有の遊技用価値として記憶されているメダル数)を用いてメダル1枚分の賭数を設定する際に操作される1枚BETスイッチ5、クレジットを用いて、その範囲内において遊技状態に応じて定められた最大賭数(本実施例では後述の通常遊技状態及び小役ゲームにおいては3、後述のレギュラーボーナスにおいては1)を設定する際に操作されるMAXBETスイッチ6、クレジットとして記憶されているメダル枚数を精算する(クレジット分のメダルを返却させる)際に操作される精算スイッチ10、ゲームを開始する際に操作されるスタートスイッチ7、リール2L、2C、2Rの回転を各々停止する際に操作されるストップスイッチ8L、8C、8Rが設けられている。   Further, on the front door, a medal insertion portion 4 capable of inserting medals, a medal payout exit 9 from which medals are paid out, and credits (the number of medals stored as a player's own game value) are used for one medal. The maximum bet number determined according to the gaming state within the range using the single BET switch 5 and credits operated when setting the betting number (in this embodiment, a normal gaming state and a small role described later) The MAXBET switch 6 is operated when setting 3 in the game, and 1) in the regular bonus described later, and is operated when the number of medals stored as credits is settled (medals for credits are returned). Checkout switch 10, start switch 7 operated when starting the game, operated when stopping the rotation of reels 2L, 2C, 2R, respectively Top switch 8L, 8C, 8R are provided.

また、前面扉には、クレジットとして記憶されているメダル枚数が表示されるクレジット表示器11、後述するビッグボーナス中のメダルの獲得枚数やエラー発生時にその内容を示すエラーコード等が表示される遊技補助表示器12、入賞の発生により払い出されたメダル枚数が表示されるペイアウト表示器13が設けられている。   The front door also displays a credit indicator 11 for displaying the number of medals stored as credits, the number of medals acquired in a big bonus, which will be described later, and an error code indicating the contents when an error occurs. An auxiliary indicator 12 and a payout indicator 13 for displaying the number of medals paid out due to the occurrence of a prize are provided.

また、前面扉には、賭数が1設定されている旨を点灯により報知する1BETLED14、賭数が2設定されている旨を点灯により報知する2BETLED15、賭数が3設定されている旨を点灯により報知する3BETLED16、メダルの投入が可能な状態を点灯により報知する投入要求LED17、スタートスイッチ7の操作によるゲームのスタート操作が有効である旨を点灯により報知するスタート有効LED18、ウェイト(前回のゲーム開始から一定期間経過していないためにゲームの開始を待機している状態)中である旨を点灯により報知するウェイト中LED19、後述するリプレイゲーム中である旨を点灯により報知するリプレイ中LED20が設けられている。   Also, on the front door, 1 BET LED 14 that notifies that the bet number is set by 1 is turned on, 2 BET LED 15 that notifies that the bet number is set 2 is turned on, and that the bet number is set to 3 is turned on 3BETLED 16 to notify, the insertion request LED 17 to notify that the medal can be inserted by lighting, the start effective LED 18 to notify that the game start operation by the operation of the start switch 7 is effective, and the weight (previous game) A waiting LED 19 that lights up to indicate that the game is in progress because a certain period of time has not elapsed since the start, and a replaying LED 20 that lights up to indicate that a replay game is in progress, which will be described later. Is provided.

また、MAXBETスイッチ6の内部には、1BETスイッチ5及びMAXBETスイッチ6の操作による賭数の設定操作が有効である旨を点灯により報知するBETスイッチ有効LED21(図3参照)が設けられており、ストップスイッチ8L、8C、8Rの内部には、該当するストップスイッチ8L、8C、8Rによるリールの停止操作が有効である旨を点灯により報知する左、中、右停止有効LED22L、22C、22R(図3参照)がそれぞれ設けられている。   Further, inside the MAXBET switch 6, there is provided a BET switch valid LED 21 (see FIG. 3) for notifying by lighting that the betting number setting operation by the operation of the 1BET switch 5 and the MAXBET switch 6 is valid. Inside the stop switches 8L, 8C, and 8R, left, middle, and right stop effective LEDs 22L, 22C, and 22R for informing that the reel stop operation by the corresponding stop switches 8L, 8C, and 8R is effective by lighting (FIG. 3) is provided.

また、前面扉の内側には、所定のキー操作により後述するRAM異常エラーを除くエラー状態を解除するためのリセット操作を検出するリセットスイッチ23、後述する設定値の変更中や設定値の確認中にその時点の設定値が表示される設定値表示器24、メダル投入部4から投入されたメダルの流路を、筐体内部に設けられた後述のホッパータンク(図示略)側またはメダル払出口9側のいずれか一方に選択的に切り替えるための流路切替ソレノイド30、メダル投入部4から投入され、ホッパータンク側に流下したメダルを検出する投入メダルセンサ31が設けられている。   Further, inside the front door, a reset switch 23 for detecting a reset operation for canceling an error state excluding a RAM abnormality error described later by a predetermined key operation, changing a set value described later or confirming a set value A set value display 24 for displaying the set value at that time, a flow path of medals inserted from the medal insertion unit 4, a hopper tank (not shown) side or a medal payout opening provided later in the casing A flow path switching solenoid 30 for selectively switching to any one of the 9 side and a throw medal sensor 31 for detecting a medal thrown from the medal throwing section 4 and flowing down to the hopper tank side are provided.

筐体内部には、前述したリール2L、2C、2R、リールモータ32L、32C、32R、各リール2L、2C、2Rの基準位置をそれぞれ検出可能なリールセンサ33からなるリールユニット(図示略)、メダル投入部4から投入されたメダルを貯留するホッパータンク(図示略)、ホッパータンクに貯留されたメダルをメダル払出口9より払い出すためのホッパーモータ34、ホッパーモータ34の駆動により払い出されたメダルを検出する払出センサ35、電源ボックス(図示略)が設けられている。   Inside the casing, a reel unit (not shown) including the reels 2L, 2C, and 2R, reel motors 32L, 32C, and 32R, and reel sensors 33 that can detect the reference positions of the reels 2L, 2C, and 2R, respectively. A hopper tank (not shown) for storing medals inserted from the medal insertion unit 4, a hopper motor 34 for paying out medals stored in the hopper tank from the medal payout opening 9, and the hopper motor 34 being paid out. A payout sensor 35 for detecting medals and a power supply box (not shown) are provided.

電源ボックスの前面には、後述のビッグボーナス終了時に打止状態(リセット操作がなされるまでゲームの進行が規制される状態)に制御する打止機能の有効/無効を選択するための打止スイッチ36、起動時に設定変更モードに切り替えるための設定キースイッチ37、通常時においてはRAM異常エラーを除くエラー状態や打止状態を解除するためのリセットスイッチとして機能し、設定変更モードにおいては後述する内部抽選の当選確率(出玉率)の設定値を変更するための設定スイッチとして機能するリセット/設定スイッチ38、電源をON/OFFする際に操作される電源スイッチ39が設けられている。   On the front of the power supply box is a stop switch for selecting whether to enable / disable a stop function for controlling the stop state (a state in which the progress of the game is restricted until a reset operation is performed) at the end of a big bonus, which will be described later 36, a setting key switch 37 for switching to the setting change mode at the time of startup, and functioning as a reset switch for canceling an error state and a stop state except for a RAM abnormality error in a normal state. There are provided a reset / setting switch 38 functioning as a setting switch for changing the setting value of the winning probability (out-run rate) of the lottery, and a power switch 39 operated when turning on / off the power.

本実施例のスロットマシン1においてゲームを行う場合には、まず、メダルをメダル投入部4から投入するか、あるいはクレジットを使用して賭数を設定する。クレジットを使用するには1枚BETスイッチ5、またはMAXBETスイッチ6を操作すれば良い。所定数の賭数が設定されると、入賞ラインL1〜L5(図1参照)が有効となり、スタートスイッチ7の操作が有効な状態、すなわち、ゲームが開始可能な状態となる。尚、本実施例において、所定数の賭数とは、後述する通常遊技状態及びビッグボーナス中の小役ゲームにおいては1ゲームにおいて設定可能な最大賭数である3枚であり、レギュラーボーナス中においては、最小単位である1枚である。   When a game is played in the slot machine 1 of the present embodiment, first, medals are inserted from the medal insertion unit 4 or the bet number is set using credits. In order to use credits, the single BET switch 5 or the MAX BET switch 6 may be operated. When a predetermined number of bets are set, the pay lines L1 to L5 (see FIG. 1) are valid, and the operation of the start switch 7 is valid, that is, the game can be started. In this embodiment, the predetermined number of bets is three, which is the maximum number of bets that can be set in one game in the normal gaming state and the small bonus game in the big bonus, which will be described later. Is one sheet which is the minimum unit.

ゲームが開始可能な状態でスタートスイッチ7を操作すると、各リール2L、2C、2Rが回転し、各リール2L、2C、2Rの図柄が連続的に変動する。この状態でいずれかのストップスイッチ8L、8C、8Rを操作すると、対応するリール2L、2C、2Rの回転が停止し、透視窓3に表示結果が導出表示される。   When the start switch 7 is operated in a state where the game can be started, the reels 2L, 2C, and 2R rotate, and the symbols of the reels 2L, 2C, and 2R continuously vary. When any one of the stop switches 8L, 8C, 8R is operated in this state, the rotation of the corresponding reels 2L, 2C, 2R is stopped, and the display result is derived and displayed on the fluoroscopic window 3.

そして全てのリール2L、2C、2Rが停止されることで1ゲームが終了し、有効化されたいずれかの入賞ラインL1〜L5上に予め定められた図柄の組み合わせが各リール2L、2C、2Rの表示結果として停止した場合には入賞が発生し、その入賞に応じて定められた枚数のメダルが遊技者に対して付与され、クレジットに加算される。また、クレジットが上限数(本実施例では50)に達した場合には、メダルが直接メダル払出口9(図1参照)から払い出されるようになっている。また、有効化されたいずれかの入賞ラインL1〜L5上に、遊技状態の移行を伴う図柄の組み合わせが各リール2L、2C、2Rの表示結果として停止した場合には図柄の組み合わせに応じた遊技状態に移行するようになっている。   Then, when all the reels 2L, 2C, 2R are stopped, one game is completed, and a predetermined symbol combination on each of the activated pay lines L1-L5 is a reel 2L, 2C, 2R. When the display result is stopped, a winning occurs, and a predetermined number of medals are awarded to the player and added to the credit. Further, when the credit reaches the upper limit number (50 in this embodiment), medals are paid out directly from the medal payout opening 9 (see FIG. 1). In addition, when a combination of symbols accompanying the transition of the gaming state is stopped as a display result of each reel 2L, 2C, 2R on any of the activated pay lines L1 to L5, a game corresponding to the combination of symbols Transition to the state.

図3は、スロットマシン1の構成を示すブロック図である。スロットマシン1には、図3に示すように、遊技制御基板40、演出制御基板90、電源基板100が設けられており、遊技制御基板40によって遊技状態が制御され、演出制御基板90によって遊技状態に応じた演出が制御され、電源基板100によってスロットマシン1を構成する電気部品の駆動電源が生成され、各部に供給される。   FIG. 3 is a block diagram showing the configuration of the slot machine 1. As shown in FIG. 3, the slot machine 1 is provided with a game control board 40, an effect control board 90, and a power supply board 100. The game state is controlled by the game control board 40, and the game state is controlled by the effect control board 90. The power supply board 100 generates drive power for the electrical components constituting the slot machine 1 and supplies the drive power to each unit.

電源基板100には、外部からAC100Vの電源が供給されるとともに、このAC100Vの電源からスロットマシン1を構成する電気部品の駆動に必要な直流電圧が生成され、遊技制御基板40及び遊技制御基板40を介して接続された演出制御基板90に供給されるようになっている。また、電源基板100には、前述したホッパーモータ34、払出センサ35、打止スイッチ36、設定キースイッチ37、リセット/設定スイッチ38、電源スイッチ39が接続されている。   The power supply board 100 is supplied with AC100V power from the outside, and from this AC100V power supply, a DC voltage necessary for driving electrical components constituting the slot machine 1 is generated, and the game control board 40 and the game control board 40 are generated. It is supplied to the production control board 90 connected via the. Further, the above-described hopper motor 34, payout sensor 35, stop switch 36, setting key switch 37, reset / setting switch 38, and power switch 39 are connected to the power supply substrate 100.

遊技制御基板40には、前述した1枚BETスイッチ5、MAXBETスイッチ6、スタートスイッチ7、ストップスイッチ8L、8C、8R、精算スイッチ10、リセットスイッチ23、投入メダルセンサ31、リールセンサ33が接続されているとともに、電源基板100を介して前述した払出センサ35、打止スイッチ36、設定キースイッチ37、リセット/設定スイッチ38が接続されており、これら接続されたスイッチ類の検出信号が入力されるようになっている。   Connected to the game control board 40 are the above-described one-sheet BET switch 5, MAXBET switch 6, start switch 7, stop switches 8L, 8C, 8R, settlement switch 10, reset switch 23, insertion medal sensor 31, and reel sensor 33. In addition, the above-described payout sensor 35, stop switch 36, setting key switch 37, and reset / setting switch 38 are connected via the power supply substrate 100, and detection signals of these connected switches are input. It is like that.

また、遊技制御基板40には、前述したクレジット表示器11、遊技補助表示器12、ペイアウト表示器13、1〜3BETLED14〜16、投入要求LED17、スタート有効LED18、ウェイト中LED19、リプレイ中LED10、BETスイッチ有効LED21、左、中、右停止有効LED22L、22C、22R、設定値表示器24、流路切替ソレノイド30、リールモータ32L、32C、32Rが接続されているとともに、電源基板100を介して前述したホッパーモータ34が接続されており、これら電気部品は、遊技制御基板40に搭載された後述のメイン制御部41の制御に基づいて駆動されるようになっている。   Further, the game control board 40 includes the credit display 11, the game auxiliary display 12, the payout display 13, 1 to 3 BET LEDs 14 to 16, the insertion request LED 17, the start valid LED 18, the waiting LED 19, the replaying LED 10, and the BET. The switch effective LED 21, left, middle, and right stop effective LEDs 22L, 22C, and 22R, the set value display 24, the flow path switching solenoid 30, and the reel motors 32L, 32C, and 32R are connected to each other, and are described above via the power supply board 100. The hopper motor 34 is connected, and these electric components are driven based on control of a main control unit 41 described later mounted on the game control board 40.

遊技制御基板40には、CPU41a、ROM41b、RAM41c、I/Oポート41dを備えたマイクロコンピュータからなり、遊技の制御を行うメイン制御部41、所定範囲(本実施例では0〜16383)の乱数を発生させる乱数発生回路42、乱数発生回路から乱数を取得するサンプリング回路43、遊技制御基板40に直接または電源基板100を介して接続されたスイッチ類から入力された検出信号を検出するスイッチ検出回路44、リールモータ32L、32C、32Rの駆動制御を行うモータ駆動回路45、流路切替ソレノイド30の駆動制御を行うソレノイド駆動回路46、遊技制御基板40に接続された各種表示器やLEDの駆動制御を行うLED駆動回路47、スロットマシン1に供給される電源電圧を監視し、電圧低下を検出したときに、その旨を示す電圧低下信号をメイン制御部41に対して出力する電断検出回路48、電源投入時またはCPU41aからの初期化命令が入力されないときにCPU41aにリセット信号を与えるリセット回路49、その他各種デバイス、回路が搭載されている。   The game control board 40 is composed of a microcomputer having a CPU 41a, ROM 41b, RAM 41c, and I / O port 41d. The main control unit 41 for controlling the game, random numbers in a predetermined range (0 to 16383 in this embodiment) are used. A random number generation circuit 42 for generating, a sampling circuit 43 for acquiring a random number from the random number generation circuit, and a switch detection circuit 44 for detecting a detection signal input from switches connected to the game control board 40 directly or via the power supply board 100 , A motor driving circuit 45 that controls the driving of the reel motors 32L, 32C, and 32R, a solenoid driving circuit 46 that controls the driving of the flow path switching solenoid 30, and a driving control of various displays and LEDs connected to the game control board 40. The power supply voltage supplied to the LED drive circuit 47 and the slot machine 1 to be monitored is monitored. An interruption detection circuit 48 that outputs a voltage drop signal indicating that to the main control unit 41 when a drop is detected. When the power is turned on or when an initialization command from the CPU 41a is not inputted, a reset signal is sent to the CPU 41a. A reset circuit 49 to be applied and other various devices and circuits are mounted.

CPU41aは、計時機能、タイマ割込などの割込機能(割込禁止機能を含む)を備え、ROM41bに記憶されたプログラム(後述)を実行して、遊技の進行に関する処理を行うととともに、遊技制御基板41に搭載された制御回路の各部を直接的または間接的に制御する。ROM41bは、CPU41aが実行するプログラムや各種テーブル等の固定的なデータを記憶する。RAM41cは、CPU41aがプログラムを実行する際のワーク領域等として使用される。I/Oポート41dは、メイン制御部41が備える信号入出力端子を介して接続された各回路との間で制御信号を入出力する。   The CPU 41a has an interrupt function (including an interrupt prohibition function) such as a timekeeping function and a timer interrupt, and executes a program (described later) stored in the ROM 41b to perform processing related to the progress of the game. Each part of the control circuit mounted on the control board 41 is controlled directly or indirectly. The ROM 41b stores fixed data such as programs executed by the CPU 41a and various tables. The RAM 41c is used as a work area when the CPU 41a executes a program. The I / O port 41d inputs / outputs a control signal to / from each circuit connected via a signal input / output terminal included in the main control unit 41.

メイン制御部41は、信号入力端子DATAを備えており、遊技制御基板40に接続された各種スイッチ類の検出状態がこれら信号入力端子DATAを介して入力ポートに入力される。これら信号入力端子DATAの入力状態は、CPU41aにより監視されており、CPU41aは、信号入力端子DATAの入力状態、すなわち各種スイッチ類の検出状態に応じて段階的に移行する基本処理を実行する。   The main control unit 41 includes a signal input terminal DATA, and detection states of various switches connected to the game control board 40 are input to the input port via the signal input terminal DATA. The input states of these signal input terminals DATA are monitored by the CPU 41a, and the CPU 41a executes a basic process that shifts in stages according to the input states of the signal input terminals DATA, that is, the detection states of various switches.

また、CPU41aは、前述のように割込機能を備えており、割込の発生により基本処理に割り込んで割込処理を実行できるようになっている。本実施例では、割込1〜4の4種類の割込を実行可能であり、各割込毎にカウンタモード(信号入力端子DATAとは別個に設けられたトリガー端子CLK/TRGからの信号入力に応じて外部割込を発生させる割込モード)とタイマモード(CPU41aのクロック入力数に応じて内部割込を発生させる割込モード)のいずれかを選択して設定できるようになっている。   In addition, the CPU 41a has an interrupt function as described above, and can execute an interrupt process by interrupting the basic process when an interrupt occurs. In this embodiment, four types of interrupts of interrupts 1 to 4 can be executed. For each interrupt, a counter mode (signal input from a trigger terminal CLK / TRG provided separately from the signal input terminal DATA) is provided. Can be selected and set in either an interrupt mode for generating an external interrupt in accordance with the timer mode or an interrupt mode for generating an internal interrupt in accordance with the number of clock inputs to the CPU 41a.

本実施例では、割込1〜4のうち、割込2がカウンタモードに設定され、割込3がタイマモードに設定され、割込1、4は未使用とされている。トリガー端子CLK/TRGは、前述した電断検出回路48と接続されており、CPU41aは電断検出回路48から出力された電圧低下信号の入力に応じて割込2を発生させて後述する電断割込処理を実行する。また、CPU41aは、クロック入力数が一定数に到達する毎、すなわち一定間隔毎に割込3を発生させて後述するタイマ割込処理を実行する。また、割込1、4は、未使用に設定されているが、ノイズ等によって割込1、4が発生することがあり得る。このため、CPU41aは、割込1、4が発生した場合に、もとの処理に即時復帰させる未使用割込処理を実行するようになっている。   In this embodiment, among the interrupts 1 to 4, interrupt 2 is set to the counter mode, interrupt 3 is set to the timer mode, and interrupts 1 and 4 are unused. The trigger terminal CLK / TRG is connected to the above-described power failure detection circuit 48, and the CPU 41a generates an interrupt 2 in response to the input of the voltage drop signal output from the power failure detection circuit 48, and the power failure described later. Execute interrupt processing. Further, the CPU 41a executes a timer interrupt process to be described later by generating an interrupt 3 every time the number of clock inputs reaches a certain number, that is, every certain interval. Moreover, although the interrupts 1 and 4 are set to unused, the interrupts 1 and 4 may generate | occur | produce by noise etc. For this reason, when interrupts 1 and 4 occur, the CPU 41a executes an unused interrupt process that immediately returns to the original process.

また、CPU41aは、割込1〜4のいずれかの割込の発生に基づく割込処理の実行中に他の割込を禁止するように設定されているとともに、複数の割込が同時に発生した場合には、割込2、3、1、4の順番で優先して実行する割込が設定されている。すなわち割込2とその他の割込が同時に発生した場合には、割込2を優先して実行し、割込3と割込1または4が同時に発生した場合には、割込3を優先して実行するようになっている。   The CPU 41a is set to prohibit other interrupts during execution of interrupt processing based on the occurrence of any one of interrupts 1 to 4, and a plurality of interrupts occurred simultaneously. In this case, interrupts to be executed with priority in the order of interrupts 2, 3, 1, 4 are set. That is, when interrupt 2 and other interrupts occur simultaneously, priority is given to interrupt 2 and when interrupt 3 and interrupt 1 or 4 occur simultaneously, priority is given to interrupt 3. To run.

また、CPU41aは、割込1〜4のいずれかの割込の発生に基づく割込処理の開始時に、レジスタに格納されている使用中のデータをRAM41cに設けられた後述のスタック領域に一時的に退避させるとともに、当該割込処理の終了時にスタック領域に退避させたデータをレジスタに復帰させるようになっている。   Further, the CPU 41a temporarily stores data in use stored in the register in a later-described stack area provided in the RAM 41c at the start of interrupt processing based on the occurrence of any of the interrupts 1 to 4. The data saved in the stack area at the end of the interrupt process is returned to the register.

RAM41cには、DRAM(Dynamic RAM)が使用されており、記憶しているデータ内容を維持するためのリフレッシュ動作が必要となる。CPU41aには、このリフレッシュ動作を行うためのリフレッシュレジスタ41R(図42参照)が設けられている。リフレッシュレジスタ41Rは、8ビットからなり、そのうちの下位7ビットが、CPU41aがROM41bから命令をフェッチする度に自動的にインクリメントされるもので、その値の更新は、1命令の実行時間毎に行われる。   As the RAM 41c, a DRAM (Dynamic RAM) is used, and a refresh operation is required to maintain the stored data contents. The CPU 41a is provided with a refresh register 41R (see FIG. 42) for performing this refresh operation. The refresh register 41R is composed of 8 bits, and the lower 7 bits are automatically incremented every time the CPU 41a fetches an instruction from the ROM 41b. The value is updated every execution time of one instruction. Is called.

また、メイン制御部41には、停電時においてもバックアップ電源が供給されており、バックアップ電源が供給されている間は、CPU41aによりリフレッシュ動作が行われてRAM41cに記憶されているデータが保持されるようになっている。   The main control unit 41 is also supplied with backup power even during a power failure, and while the backup power is being supplied, the CPU 41a performs a refresh operation to hold the data stored in the RAM 41c. It is like that.

乱数発生回路42は、後述するように所定数のパルスを発生する度にカウントアップして値を更新するカウンタによって構成され、サンプリング回路43は、乱数発生回路42がカウントしている数値を取得する。乱数発生回路42は、乱数の種類毎にカウントする数値の範囲が定められており、本実施例では、その範囲として0〜16383が定められている。CPU41aは、その処理に応じてサンプリング回路43に指示を送ることで、乱数発生回路42が示している数値を乱数として取得する(以下、この機能をハードウェア乱数機能という)。後述する内部抽選用の乱数は、ハードウェア乱数機能により抽出した乱数をそのまま使用するのではなく、ソフトウェアにより加工して使用するが、その詳細については詳しく説明する。また、CPU41aは、前述のタイマ割込処理により、RAM41cの特定アドレスの数値を更新し、こうして更新された数値を乱数として取得する機能も有する(以下、この機能をソフトウェア乱数機能という)。   The random number generation circuit 42 is configured by a counter that counts up and updates the value every time a predetermined number of pulses are generated, as will be described later, and the sampling circuit 43 acquires the numerical value counted by the random number generation circuit 42. . The random number generation circuit 42 defines a range of numerical values to be counted for each type of random number. In this embodiment, 0 to 16383 is defined as the range. The CPU 41a sends an instruction to the sampling circuit 43 in accordance with the processing to acquire the numerical value indicated by the random number generation circuit 42 as a random number (this function is hereinafter referred to as a hardware random number function). Random numbers for internal lottery, which will be described later, are not used as they are, but are processed and used by software. The details will be described in detail. The CPU 41a also has a function of updating the numerical value of the specific address in the RAM 41c by the above-described timer interrupt processing and acquiring the updated numerical value as a random number (hereinafter, this function is referred to as a software random number function).

CPU41aは、I/Oポート41dを介して演出制御基板90に、各種のコマンドを送信する。遊技制御基板40から演出制御基板90へ送信されるコマンドは一方向のみで送られ、演出制御基板90から遊技制御基板40へ向けてコマンドが送られることはない。遊技制御基板40から演出制御基板90へ送信されるコマンドの伝送ラインは、ストローブ(INT)信号ライン、データ伝送ライン、グラウンドラインから構成されているとともに、演出中継基板80を介して接続されており、遊技制御基板40と演出制御基板90とが直接接続されない構成とされている。   The CPU 41a transmits various commands to the effect control board 90 via the I / O port 41d. A command transmitted from the game control board 40 to the effect control board 90 is sent in only one direction, and no command is sent from the effect control board 90 to the game control board 40. The transmission line of the command transmitted from the game control board 40 to the effect control board 90 is composed of a strobe (INT) signal line, a data transmission line, and a ground line, and is connected via the effect relay board 80. The game control board 40 and the effect control board 90 are not directly connected.

演出制御基板90には、スロットマシン1の前面扉に配置された液晶表示器51(図1参照)、演出効果LED52、スピーカ53、54、リールLED等の電気部品が接続されており、これら電気部品は、演出制御基板90に搭載された後述のサブ制御部91による制御に基づいて駆動されるようになっている。   The production control board 90 is connected to electrical components such as a liquid crystal display 51 (see FIG. 1), production effect LEDs 52, speakers 53 and 54, and reel LEDs arranged on the front door of the slot machine 1. The components are driven based on control by a later-described sub-control unit 91 mounted on the effect control board 90.

演出制御基板90には、メイン制御部41と同様にCPU91a、ROM91b、RAM91c、I/Oポート91dを備えたマイクロコンピュータにて構成され、演出の制御を行うサブ制御部91、演出制御基板90に接続された液晶表示器51の駆動制御を行う液晶駆動回路92、演出効果LED52の駆動制御を行うランプ駆動回路93、スピーカ53、54からの音声出力制御を行う音声出力回路94、電源投入時またはCPU91aからの初期化命令が入力されないときにCPU91aにリセット信号を与えるリセット回路95、その他の回路等、が搭載されており、CPU91aは、遊技制御基板40から送信されるコマンドを受けて、演出を行うための各種の制御を行うとともに、演出制御基板90に搭載された制御回路の各部を直接的または間接的に制御する。   Similar to the main control unit 41, the effect control board 90 includes a microcomputer having a CPU 91a, ROM 91b, RAM 91c, and I / O port 91d. The effect control board 90 includes a sub control unit 91 for effect control and an effect control board 90. A liquid crystal driving circuit 92 that controls the driving of the connected liquid crystal display 51, a lamp driving circuit 93 that controls the driving of the effect LED 52, an audio output circuit 94 that controls audio output from the speakers 53 and 54, A reset circuit 95 that gives a reset signal to the CPU 91a when the initialization command from the CPU 91a is not input, and other circuits are mounted. The CPU 91a receives a command transmitted from the game control board 40 and produces an effect. While performing various controls to perform, each control circuit mounted on the production control board 90 The directly or indirectly controlled.

CPU91aは、メイン制御部41のCPU41aと同様に、タイマ割込などの割込機能(割込禁止機能を含む)を備える。サブ制御部91の割込端子(図示略)は、コマンド伝送ラインのうち、メイン制御部41がコマンドを送信する際に出力するストローブ(INT)信号線に接続されており、CPU91aは、ストローブ信号の入力に基づいて割込を発生させて後述するコマンド受信割込処理を実行する。また、CPU91aは、クロック入力数が一定数に到達する毎、すなわち一定間隔毎に割込を発生させて後述するタイマ割込処理(サブ)を実行する。また、CPU91aにおいても未使用の割込が発生した場合には、もとの処理に即時復帰させる未使用割込処理を実行するようになっている。   Similar to the CPU 41a of the main control unit 41, the CPU 91a has an interrupt function (including an interrupt prohibition function) such as a timer interrupt. An interrupt terminal (not shown) of the sub-control unit 91 is connected to a strobe (INT) signal line that is output when the main control unit 41 transmits a command among command transmission lines. An interrupt is generated based on the input, and a command reception interrupt process to be described later is executed. The CPU 91a executes a timer interrupt process (sub) to be described later by generating an interrupt every time the number of clock inputs reaches a certain number, that is, every certain interval. Also, when an unused interrupt occurs in the CPU 91a, an unused interrupt process for immediately returning to the original process is executed.

また、CPU91aは、CPU41aとは異なり、ストローブ信号(INT)の入力に基づいて割込が発生した場合には、他の割込に基づく割込処理の実行中であっても、当該処理に割り込んでコマンド受信割込処理を実行し、他の割込が同時に発生してもコマンド受信割込処理を最優先で実行するようになっている。   Further, unlike the CPU 41a, when an interrupt is generated based on the input of the strobe signal (INT), the CPU 91a interrupts the process even when an interrupt process based on another interrupt is being executed. The command reception interrupt process is executed at the top, and even if another interrupt occurs at the same time, the command reception interrupt process is executed with the highest priority.

また、サブ制御部91にも、停電時においてバックアップ電源が供給されており、バックアップ電源が供給されている間は、CPU91aによりリフレッシュ動作が行われてRAM91cに記憶されているデータが保持されるようになっている。   The sub-control unit 91 is also supplied with backup power at the time of a power failure, and while the backup power is supplied, the CPU 91a performs a refresh operation so that the data stored in the RAM 91c is retained. It has become.

図4は、電源基板100の構成を説明するための回路図であり、図5(a)は、遊技制御基板40におけるメイン制御部41まわりの構成を説明するための回路図であり、図5(b)は、演出制御基板90におけるサブ制御部91まわりの構成を説明するための回路図である。   4 is a circuit diagram for explaining the configuration of the power supply board 100, and FIG. 5A is a circuit diagram for explaining the configuration around the main control unit 41 in the game control board 40. (B) is a circuit diagram for explaining a configuration around the sub-control unit 91 in the effect control board 90.

電源基板100には、図4に示すように、整流回路302、トランス304、電圧生成回路303、305〜308が搭載されている。整流回路302は、外部から供給されたAC100Vの交流電圧を直流電圧に変換し、トランス304は、整流回路302により変換された直流電圧を内部回路に伝達する。そして電圧生成回路303は、トランス304を介して伝達された直流電圧から+25Vの直流電圧を生成してコネクタ301と電圧生成回路305、306、307、308にそれぞれ出力する。電圧生成回路305、306、307、308は、電圧生成回路303にて生成された+25Vの直流電圧から、+24V、+12V(VCC)、+12V、+5Vの直流電圧を各々生成してコネクタ301に出力する。コネクタ301は遊技制御基板40等に接続され、電圧生成回路305、306、307、308により生成された直流電圧が、遊技制御基板40や演出制御基板90に搭載されたデバイス、遊技制御基板40や演出制御基板90に接続された各種電気部品を駆動するための電源として供給される。すなわち電圧生成回路303により生成された+25Vの直流電圧は、遊技制御基板40や演出制御基板90に搭載された各種デバイス、遊技制御基板40や演出制御基板90に接続された各種電気部品を駆動するための電源の生成源となっている。   As shown in FIG. 4, a rectifier circuit 302, a transformer 304, and voltage generation circuits 303, 305 to 308 are mounted on the power supply substrate 100. The rectifier circuit 302 converts an AC 100V AC voltage supplied from the outside into a DC voltage, and the transformer 304 transmits the DC voltage converted by the rectifier circuit 302 to an internal circuit. Then, the voltage generation circuit 303 generates + 25V DC voltage from the DC voltage transmitted through the transformer 304 and outputs it to the connector 301 and the voltage generation circuits 305, 306, 307, and 308, respectively. The voltage generation circuits 305, 306, 307, and 308 generate +24 V, +12 V (VCC), +12 V, and +5 V DC voltages from the +25 V DC voltage generated by the voltage generation circuit 303 and output them to the connector 301. . The connector 301 is connected to the game control board 40 or the like, and the DC voltage generated by the voltage generation circuits 305, 306, 307, and 308 is a device mounted on the game control board 40 or the effect control board 90, the game control board 40, It is supplied as a power source for driving various electrical components connected to the effect control board 90. That is, the + 25V DC voltage generated by the voltage generation circuit 303 drives various devices mounted on the game control board 40 and the effect control board 90, and various electrical components connected to the game control board 40 and the effect control board 90. It is a generation source of power.

電源基板100から供給される直流電圧のうち、+24Vの直流電圧は、電源基板100に直接接続されたホッパーモータ34の駆動電源として使用されるとともに、遊技制御基板40に供給され、遊技制御基板40に接続されたリールモータ32L、32C、32R、流路切替ソレノイド30等の電気部品の駆動電源としても使用される。また、+12V(VCC)の直流電圧は、遊技制御基板40を介して演出制御基板90に供給されており、サブ制御部91等の演出制御基板90に搭載されたデバイスの駆動電源である後述の+5V(VCC)の元となる電源や、演出制御基板90に接続される液晶表示器51、LED、スピーカ等の電気部品の駆動電源として使用される。また、+12Vの直流電圧は、遊技制御基板40に供給され、遊技制御基板40に接続されたLEDや表示器、センサ、スイッチ等の電気部品(電源基板100を介して遊技制御基板40に接続されたスイッチ等の電気部品を含む)の駆動電源として使用される。また、+5Vの直流電圧は、遊技制御基板40に供給され、メイン制御部41等の遊技制御基板40に搭載されたデバイスの駆動電源として使用される。   Among the DC voltages supplied from the power supply board 100, + 24V DC voltage is used as a driving power source for the hopper motor 34 directly connected to the power supply board 100, and is supplied to the game control board 40, thereby playing the game control board 40. It is also used as a drive power source for electrical components such as the reel motors 32L, 32C, 32R and the flow path switching solenoid 30 connected to the. Also, a + 12V (VCC) DC voltage is supplied to the effect control board 90 via the game control board 40, which will be described later, which is a drive power source for devices mounted on the effect control board 90 such as the sub-control unit 91. It is used as a power source for +5 V (VCC), or as a driving power source for electrical components such as the liquid crystal display 51, LEDs, and speakers connected to the effect control board 90. Further, the + 12V DC voltage is supplied to the game control board 40 and is connected to the game control board 40 via the power supply board 100 and other electrical components such as LEDs, indicators, sensors, and switches. It is used as a drive power source for electric switches (including electrical parts such as switches). The + 5V DC voltage is supplied to the game control board 40 and used as a drive power source for devices mounted on the game control board 40 such as the main control unit 41.

また、遊技制御基板40における+5Vの直流電圧の供給ラインは、図5(a)に示すように、遊技制御基板40上で分岐して+5V(VBB)の直流電圧の供給ラインを形成する。この+5V(VBB)の直流電圧の供給ラインは、逆流防止用のダイオード312を介してバックアップ電源入力端子VBBに接続されているとともに、図5(a)に示すように、電源基板100側でグラウンドレベルに接続され、その間には大容量のコンデンサ310が設けられている。これにより+5V(VBB)の直流電圧をコンデンサ310に蓄積可能とされ、停電時においても、コンデンサ310に蓄積された電圧を、当該電圧が全て放出されるまでの期間にわたりバックアップ電源として供給できるようになっている。   Further, the + 5V DC voltage supply line in the game control board 40 branches on the game control board 40 to form a + 5V (VBB) DC voltage supply line, as shown in FIG. The + 5V (VBB) DC voltage supply line is connected to the backup power supply input terminal VBB via a backflow prevention diode 312 and, as shown in FIG. A large-capacitance capacitor 310 is provided between them. As a result, a DC voltage of + 5V (VBB) can be stored in the capacitor 310, and even during a power failure, the voltage stored in the capacitor 310 can be supplied as a backup power source over the period until the voltage is completely discharged. It has become.

また、電源基板100から出力される直流電圧のうち、+25Vの直流電圧、すなわち+24V、+12V(VCC)、+12V、+5Vの直流電圧の生成源となる直流電圧は、遊技制御基板40において、5(a)に示すように、抵抗311により減圧(本実施例では、約6.6%減圧)されて、電断検出回路48が備える監視電圧入力端子VSBに入力される。電断検出回路48は、監視電圧入力端子VSBに入力された電圧が所定の大きさ(本実施例では、+1.2V)以下となったときに、電圧低下信号出力端子RESETから電圧低下信号を出力する構成とされている。この電圧低下信号出力端子RESETは、前述のようにメイン制御部41のトリガー端子CLK/TRGに接続されており、監視電圧入力端子VSBに入力された電圧が所定の大きさ以下となったときに、電圧低下信号がメイン制御部41のトリガー端子CLK/TRGに入力されるようになっている。すなわち、メイン制御部41のCPU41aは、電断検出回路48からの電圧低下信号の入力に基づき電断の発生を検知して後述する電断割込処理を実行できるようになっている。本実施例では、+25Vの直流電圧が約+18V以下となったときに抵抗311により減圧された電圧が+1.2V以下となり、電圧低下信号が出力されるため、CPU41aは電圧低下信号の入力に基づいて、+25Vの直流電圧が、+18V以下となったときに電断の発生を検知することができる。   In addition, among the DC voltages output from the power supply substrate 100, a DC voltage of + 25V, that is, a DC voltage serving as a source for generating + 24V, + 12V (VCC), + 12V, and + 5V DC voltages is 5 ( As shown in a), the pressure is reduced by the resistor 311 (about 6.6% in this embodiment), and is input to the monitoring voltage input terminal VSB provided in the power interruption detection circuit 48. The power interruption detection circuit 48 outputs a voltage drop signal from the voltage drop signal output terminal RESET when the voltage input to the monitoring voltage input terminal VSB becomes a predetermined level (+1.2 V in this embodiment) or less. It is configured to output. The voltage drop signal output terminal RESET is connected to the trigger terminal CLK / TRG of the main control unit 41 as described above, and when the voltage input to the monitoring voltage input terminal VSB becomes a predetermined level or less. The voltage drop signal is input to the trigger terminal CLK / TRG of the main control unit 41. That is, the CPU 41 a of the main control unit 41 can detect the occurrence of power interruption based on the input of the voltage drop signal from the power interruption detection circuit 48 and can execute a power interruption interrupt process to be described later. In this embodiment, when the + 25V DC voltage becomes about + 18V or less, the voltage reduced by the resistor 311 becomes + 1.2V or less and a voltage drop signal is output. Therefore, the CPU 41a is based on the input of the voltage drop signal. Thus, the occurrence of power interruption can be detected when the + 25V DC voltage becomes + 18V or less.

また、電圧低下信号出力端子RESETは、途中で分岐してメイン制御部41の信号入力端子DATAにも接続されており、監視電圧入力端子VSBに入力された電圧が所定の大きさ以下となったときに、電圧低下信号がメイン制御部41のトリガー端子CLK/TRGに加えて信号入力端子DATAにも入力されるようになっている。また、電断検出回路48は、監視電圧入力端子VSBに入力された電圧が所定の大きさ(+1.2V)以下となってから、当該電断検出回路48が動作不能となるか、電圧が所定の大きさ(+1.2V)を超えるまでの間、継続して電圧低下信号を出力するようになっている。このため、CPU41aは、電断検出回路48からの電圧低下信号の入力に基づく電断割込処理中にも、電圧低下信号の入力状況を監視することが可能とされている。   Further, the voltage drop signal output terminal RESET branches in the middle and is also connected to the signal input terminal DATA of the main control unit 41, so that the voltage input to the monitoring voltage input terminal VSB becomes a predetermined level or less. Sometimes, the voltage drop signal is input to the signal input terminal DATA in addition to the trigger terminal CLK / TRG of the main control unit 41. In addition, the power interruption detection circuit 48 becomes inoperable or the voltage is not supplied after the voltage input to the monitoring voltage input terminal VSB becomes a predetermined level (+1.2 V) or less. The voltage drop signal is continuously output until it exceeds a predetermined magnitude (+1.2 V). Therefore, the CPU 41a can monitor the input state of the voltage drop signal even during the power interruption interrupt process based on the input of the voltage drop signal from the power interruption detection circuit 48.

このように本実施例では、メイン制御部41並びに電断検出回路48が、電圧生成回路308により生成された+5Vの直流電圧にて駆動されるとともに、電断検出回路48は、電圧生成回路303により生成された+25Vの直流電圧がこれら各デバイスを駆動させる+5Vよりも高い電圧である+18V以下となったときに、電断の発生を検知し、電圧低下信号を出力するようになっており、CPU41aが電断の発生を検知した後もしばらくは+5Vの直流電圧がメイン制御部41に対して供給されるため、電圧低下信号の入力に基づきCPU41aが電断割込処理を行うのに必要な時間を十分に確保することができるようになっている。   As described above, in this embodiment, the main control unit 41 and the power interruption detection circuit 48 are driven by the + 5V DC voltage generated by the voltage generation circuit 308, and the power interruption detection circuit 48 is connected to the voltage generation circuit 303. When the + 25V DC voltage generated by the above becomes + 18V or less, which is higher than + 5V for driving these devices, the occurrence of power interruption is detected and a voltage drop signal is output. Since the DC voltage of + 5V is supplied to the main control unit 41 for a while after the CPU 41a detects the occurrence of the power interruption, it is necessary for the CPU 41a to perform the power interruption interrupt process based on the input of the voltage drop signal. Enough time can be secured.

また、本実施例では、電断検出回路48が、電圧生成回路303にて生成された+25Vの直流電圧の降下を監視するとともに、電源基板100、遊技制御基板40及び演出制御基板90に接続された電気部品を駆動するための電源電圧が、電断検出回路48が監視する+25Vの直流電圧を生成する電圧生成回路303とは別個に設けられた電圧生成回路305、306、307にて生成されるようになっており、これら電気部品の駆動状況により下降し易い電源電圧に比較して安定した電圧が電断検出回路48により監視されるので、一時的な電圧降下に伴って電断の発生が検知され、電断割込処理が行われてしまう等の誤動作を防止できる。   In the present embodiment, the power interruption detection circuit 48 monitors the drop of + 25V DC voltage generated by the voltage generation circuit 303 and is connected to the power supply board 100, the game control board 40 and the effect control board 90. The power supply voltage for driving the electrical components is generated by the voltage generation circuits 305, 306, and 307 provided separately from the voltage generation circuit 303 that generates the + 25V DC voltage monitored by the power interruption detection circuit 48. Since a stable voltage is monitored by the power interruption detection circuit 48 in comparison with a power supply voltage that tends to decrease depending on the driving state of these electric components, the occurrence of power interruption occurs due to a temporary voltage drop. Can be detected, and malfunction such as power interruption interrupt processing can be prevented.

また、図4に示すように、電源基板100において電圧生成回路306に入力される+25Vの直流電圧のラインにはコンデンサ309が設けられており、+25Vの直流電圧から電圧生成回路306に供給される電圧を蓄積可能とされ、電圧生成回路303からの電圧の供給が途切れたときでも、コンデンサ309に蓄積された電圧が放出されるまでの期間にわたり電圧生成回路306に対して+12V(VCC)を生成するのに必要な電圧が供給されるようになっている。このため、電圧生成回路306は、停電時において電圧生成回路303からの電圧の供給が途切れたときでも一定時間の間、演出制御基板90に搭載されたサブ制御部91等のデバイスの電源の元となる+12V(VCC)の直流電圧の供給を維持できるようになっており、演出制御基板90に搭載されたデバイス、特にサブ制御部91を、停電時において遊技制御基板40に搭載されたデバイスよりも長い時間駆動させることができるようになっている。尚、本実施例では、コンデンサ309として停電時において電断検出回路48が電圧低下信号を出力した時点、すなわち+25Vの直流電圧が+18V以下となった時点から、最低でも20ms以上の時間にわたりサブ制御部91の駆動を維持することが可能な容量のコンデンサが用いられている。   Further, as shown in FIG. 4, a capacitor 309 is provided on a + 25V DC voltage line input to the voltage generation circuit 306 in the power supply substrate 100, and is supplied to the voltage generation circuit 306 from the + 25V DC voltage. Even when the voltage can be stored and the supply of voltage from the voltage generation circuit 303 is interrupted, +12 V (VCC) is generated for the voltage generation circuit 306 over the period until the voltage stored in the capacitor 309 is discharged. The voltage required to do this is supplied. Therefore, the voltage generation circuit 306 is a source of power for devices such as the sub-control unit 91 mounted on the effect control board 90 for a certain period of time even when the supply of voltage from the voltage generation circuit 303 is interrupted during a power failure. The + 12V (VCC) DC voltage supply can be maintained, and the devices mounted on the production control board 90, in particular the sub-control unit 91, can be replaced by the devices mounted on the game control board 40 during a power failure. It can be driven for a long time. In this embodiment, the sub-control is performed for at least 20 ms from the time when the power interruption detection circuit 48 outputs a voltage drop signal at the time of a power failure as the capacitor 309, that is, from the time when the + 25V DC voltage becomes + 18V or less. A capacitor having a capacity capable of maintaining the drive of the unit 91 is used.

また、演出制御基板90には、図5(b)に示すように、電源基板100から遊技制御基板40を介して供給された+12V(VCC)の直流電圧から+5V(VCC)を生成する電圧生成回路313が設けられており、この電圧生成回路により生成された+5V(VCC)の直流電圧は、サブ制御部91等、演出制御基板90が搭載する各種デバイスに供給され、これらデバイスの駆動電源として使用される。   Further, in the effect control board 90, as shown in FIG. 5B, voltage generation for generating + 5V (VCC) from a + 12V (VCC) DC voltage supplied from the power supply board 100 via the game control board 40 is performed. The circuit 313 is provided, and the + 5V (VCC) DC voltage generated by the voltage generation circuit is supplied to various devices mounted on the effect control board 90, such as the sub-control unit 91, and is used as a drive power source for these devices. used.

また、+5V(VCC)の直流電圧のサブ制御部91への供給ラインは、逆流防止用のダイオード314を介してサブ制御部91のバックアップ電源入力端子VBBに接続されるとともに、グラウンドレベルに接続され、その間には大容量のコンデンサ315が設けられている。これにより+5V(VCC)の直流電圧をコンデンサに蓄積可能とされ、停電時においても、コンデンサ315に蓄積された電圧を、当該電圧が全て放出されるまでの期間にわたりバックアップ電源として供給できるようになっている。   The supply line of the + 5V (VCC) DC voltage to the sub-control unit 91 is connected to the backup power supply input terminal VBB of the sub-control unit 91 via the backflow prevention diode 314 and to the ground level. A large-capacity capacitor 315 is provided between them. As a result, a DC voltage of +5 V (VCC) can be stored in the capacitor, and even during a power failure, the voltage stored in the capacitor 315 can be supplied as a backup power source for a period until the voltage is completely discharged. ing.

本実施例のスロットマシン1は、設定値に応じてメダルの払出率が変わるものであり、後述する内部抽選の当選確率は、設定値に応じて定まるものとなる。以下、設定値の変更操作について説明する。   In the slot machine 1 of this embodiment, the medal payout rate changes according to the set value, and the winning probability of the internal lottery described later is determined according to the set value. Hereinafter, the setting value changing operation will be described.

設定値を変更するためには、設定キースイッチ37をON状態としてからスロットマシン1の電源をONする必要がある。設定キースイッチ37をON状態として電源をONすると、設定値表示器24に設定値の初期値として1が表示され、リセット/設定スイッチ38の操作による設定値の変更操作が可能な設定変更モードに移行する。設定変更モードにおいて、リセット/設定スイッチ38が操作されると、設定値表示器24に表示された設定値が1ずつ更新されていく(設定6から更に操作されたときは、設定1に戻る)。そして、スタートスイッチ7が操作されると設定値が確定し、確定した設定値がメイン制御部41のRAM41cに格納される。そして、設定キースイッチ37がOFFされると、遊技の進行が可能な状態に移行する。   In order to change the setting value, it is necessary to turn on the power of the slot machine 1 after the setting key switch 37 is turned on. When the power is turned on with the setting key switch 37 in the ON state, 1 is displayed as the initial value of the setting value on the setting value display 24, and the setting change mode in which the setting value can be changed by operating the reset / setting switch 38 is set. Transition. When the reset / setting switch 38 is operated in the setting change mode, the setting value displayed on the setting value display 24 is updated one by one (when the operation is further performed from the setting 6, the setting is returned to the setting 1). . When the start switch 7 is operated, the set value is confirmed, and the confirmed set value is stored in the RAM 41c of the main control unit 41. Then, when the setting key switch 37 is turned off, the state shifts to a state in which the game can proceed.

本実施例のスロットマシン1においては、メイン制御部41のCPU41aが電圧低下信号を検出した際に、電断割込処理を実行する。電断割込処理では、メイン制御部41のRAM41cにいずれかのビットが1となる破壊診断用データ(本実施例では、5A(H))を格納するとともに、RAM41cの全ての領域に格納されたデータに基づくRAMパリティが0となるようにRAMパリティ調整用データを計算し、RAM41cに格納する処理を行うようになっている。尚、RAMパリティとはRAM41cの該当する領域(本実施例では、全ての領域)の各ビットに格納されている値の排他的論理和として算出される値である。このため、RAM41cの全ての領域に格納されたデータに基づくRAMパリティが0であれば、RAMパリティ調整用データは0となり、RAM41cの全ての領域に格納されたデータに基づくRAMパリティが1であれば、RAMパリティ調整用データは1となる。   In the slot machine 1 of the present embodiment, when the CPU 41a of the main control unit 41 detects a voltage drop signal, a power interruption interrupt process is executed. In the power interruption processing, the RAM 41c of the main control unit 41 stores destructive diagnosis data (5A (H) in this embodiment) in which any bit is 1, and is stored in all areas of the RAM 41c. The RAM parity adjustment data is calculated so that the RAM parity based on the data becomes 0, and stored in the RAM 41c. The RAM parity is a value calculated as an exclusive OR of values stored in each bit of the corresponding area (all areas in this embodiment) of the RAM 41c. Therefore, if the RAM parity based on the data stored in all areas of the RAM 41c is 0, the RAM parity adjustment data is 0, and the RAM parity based on the data stored in all areas of the RAM 41c is 1. In this case, the RAM parity adjustment data is 1.

そして、CPU41aは、その起動時においてRAM41cの全ての領域に格納されたデータに基づいてRAMパリティを計算するとともに、破壊診断用データの値を確認し、RAMパリティが0であり、かつ破壊診断用データの値も正しいことを条件に、RAM41cに記憶されているデータに基づいてCPU41aの処理状態を電断前の状態に復帰させるが、RAMパリティが0でない場合(1の場合)や破壊診断用データの値が正しくない場合には、RAM異常と判定し、RAM異常エラーコードをセットしてRAM異常エラー状態に制御し、遊技の進行を不能化させるようになっている。尚、RAM異常エラー状態は、他のエラー状態と異なり、リセットスイッチ23やリセット/設定スイッチ38を操作しても解除されないようになっており、前述した設定変更モードにおいて新たな設定値が設定されるまで解除されることがない。   The CPU 41a calculates the RAM parity based on the data stored in all areas of the RAM 41c at the time of activation, confirms the value of the destructive diagnosis data, the RAM parity is 0, and the destructive diagnosis On the condition that the data value is also correct, the processing state of the CPU 41a is restored to the state before the power interruption based on the data stored in the RAM 41c, but when the RAM parity is not 0 (in the case of 1) or for destructive diagnosis If the data value is not correct, it is determined that the RAM is abnormal, and a RAM abnormal error code is set and controlled to a RAM abnormal error state to disable the progress of the game. Unlike the other error states, the RAM abnormal error state is not canceled even if the reset switch 23 or the reset / setting switch 38 is operated, and a new set value is set in the setting change mode described above. It will not be released until

本実施例のスロットマシン1は、全てのリール2L、2C、2Rが停止した際に、有効化された入賞ライン(以下、有効ラインと呼ぶ)上に役と呼ばれる図柄の組み合わせが揃うと入賞となる。入賞となる役の種類は、遊技状態に応じて定められているが、大きく分けて、メダルの払い出しを伴う小役と、賭数の設定を必要とせずに次のゲームを開始可能となる再遊技役と、遊技状態の移行を伴う特別役とがある。遊技状態に応じて定められた各役の入賞が発生するためには、後述する内部抽選に当選して、当該役の当選フラグが設定されている必要がある。   In the slot machine 1 of this embodiment, when all the reels 2L, 2C, and 2R are stopped, if a combination of symbols called “combinations” is arranged on the activated winning line (hereinafter referred to as an effective line), Become. The type of winning combination is determined according to the game state, but it can be roughly divided into a small role with payout of medals and a replay that can start the next game without the need to set the number of bets. There are a game combination and a special combination with a transition of the game state. In order for each winning combination determined according to the gaming state to occur, it is necessary to win an internal lottery to be described later and set a winning flag for the winning combination.

図6(a)は、遊技状態別当選役テーブルを示す図である。遊技状態別当選役テーブルは、メイン制御部41のROM41bに予め格納され、内部抽選において当選と判定される役を判断するために用いられるものであるが、遊技状態別当選役テーブルの登録内容は、遊技状態に応じて定められた役を示すものとなる。このスロットマシン1における役としては、小役としてJAC、チェリー、スイカ、ベルが、再遊技役としてリプレイ、特別役としてビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)、レギュラーボーナス(2)、JACINが定められている。   FIG. 6A is a diagram showing a winning combination table by gaming state. The gaming state winning combination table is stored in advance in the ROM 41b of the main control unit 41 and is used to determine the combination determined to be winning in the internal lottery. The combination determined according to the game state is shown. The role in this slot machine 1 is JAC, Cherry, Watermelon, Bell as a small role, Replay as a replaying role, Big bonus (1), Big bonus (2), Big bonus (3), Regular bonus as special roles (1), regular bonus (2), and JACIN are defined.

レギュラーボーナスの遊技状態では、小役であるJAC、チェリー、スイカ及びベルが、入賞となる役として定められており、レギュラーボーナスにおける内部抽選で抽選の対象とされる。ビッグボーナスの後述する小役ゲームでは、小役であるチェリー、スイカ及びベル、特別役であるレギュラーボーナス(2)及びJACINが入賞となる役として定められており、小役ゲームにおける内部抽選で抽選の対象とされる。通常遊技状態では、小役であるチェリー、スイカ及びベル、再遊技役であるリプレイ、特別役であるビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)が入賞となる役として定められており、通常遊技状態における内部抽選で抽選の対象とされる。   In the regular bonus game state, JAC, cherry, watermelon, and bell, which are small roles, are determined as winning roles, and are subject to lottery in the internal lottery in the regular bonus. In the small bonus game, which will be described later of the big bonus, cherry, watermelon and bell, which are small roles, and regular bonus (2), which is a special role, and JACIN are determined as winning roles. It is targeted. In the normal gaming state, the small role cherry, watermelon and bell, replay role replay, special role big bonus (1), big bonus (2), big bonus (3), regular bonus (1) It is determined as a winning combination and is subject to lottery in the internal lottery in the normal gaming state.

尚、本実施例では、レギュラーボーナスの遊技状態において、チェリー、スイカ及びベルに加えてJACが入賞となる小役として定められているが、レギュラーボーナスの遊技状態においても、小役ゲームや通常遊技状態と同様に、チェリー、スイカ及びベルのみを入賞となる小役として定めるようにしても良い。   In this embodiment, in the regular bonus game state, in addition to cherry, watermelon and bell, JAC is defined as a small role for winning. However, in the regular bonus game state, a small role game or a normal game is also provided. Similarly to the state, only cherry, watermelon and bell may be determined as winning small prizes.

JACは、レギュラーボーナスにおいて有効ラインに「ベル−JAC−JAC」の組み合わせが揃ったときに入賞となるが、レギュラーボーナス以外の遊技状態では、この組み合わせが揃ったとしてもJAC入賞とならない。チェリーは、いずれの遊技状態においても左のリール2Lについて有効ラインのいずれかに「チェリー」の図柄が導出されたときに入賞となる。スイカは、いずれの遊技状態においても有効ラインのいずれかに「スイカ−スイカ−スイカ」の組み合わせが揃ったときに入賞となる。ベルは、いずれの遊技状態においても有効ラインのいずれかに「ベル−ベル−ベル」の組み合わせが揃ったときに入賞となる。これらの小役が入賞したときのメダルの払い出しについては後述する。   JAC is awarded when the combination of “Bell-JAC-JAC” is aligned on the active line in the regular bonus. However, in the gaming state other than the regular bonus, even if this combination is aligned, JAC is not awarded. Cherry is awarded when the symbol “cherry” is derived to any of the active lines for the left reel 2L in any gaming state. A watermelon is awarded when a combination of “watermelon-watermelon-watermelon” is aligned on any of the active lines in any gaming state. A bell is awarded when a combination of “bell-bell-bell” is arranged on any of the active lines in any gaming state. The payout of medals when these small roles are won will be described later.

リプレイは、通常遊技状態において有効ラインのいずれかに「JAC−JAC−JAC」の組み合わせが揃ったときに入賞となるが、レギュラーボーナスやビッグボーナス(小役ゲーム及びレギュラーボーナス)では、この組み合わせが揃ったとしてもリプレイ入賞とならない。リプレイ入賞したときには、メダルの払い出しはないが次のゲームを改めて賭数を設定することなく開始できるので、次のゲームで設定不要となった賭数(レギュラーボーナスではリプレイ入賞しないので必ず3)に対応した3枚のメダルが払い出されるのと実質的には同じこととなる。   Replay is awarded when a combination of “JAC-JAC-JAC” is available on any of the active lines in the normal gaming state, but this combination is used for regular bonuses and big bonuses (small-games and regular bonuses). Even if it is complete, it will not be a replay prize. When a replay is won, the medals will not be paid out, but the next game can be started without setting the number of bets again, so the number of bets no longer required to be set in the next game (the regular bonus will not be replayed and will always be 3) This is substantially the same as when the corresponding three medals are paid out.

ビッグボーナスは、通常遊技状態において有効ラインのいずれかに「赤7−赤7−赤7」の組み合わせ、「白7−白7−白7」の組み合わせ、または「青7−青7−青7」の組み合わせが揃ったときに入賞となる。ビッグボーナス入賞すると、遊技状態がビッグボーナスに移行する。ビッグボーナスにおいては、小役ゲームと称されるゲームを行うことができる。遊技状態がビッグボーナスにある間は、ビッグボーナス中フラグがRAM41cに設定される。ビッグボーナスは、当該ビッグボーナス中において遊技者に払い出したメダルの総数が465枚に達したときに終了する。   The big bonus is a combination of “red 7-red 7-red 7”, a combination of “white 7-white 7-white 7”, or “blue 7-blue 7-blue 7” in any of the active lines in the normal gaming state. ”Will be awarded when the combination is complete. When the big bonus is won, the gaming state shifts to the big bonus. In the big bonus, a game called a small role game can be played. While the game state is the big bonus, the big bonus medium flag is set in the RAM 41c. The big bonus ends when the total number of medals paid out to the player in the big bonus reaches 465.

尚、「赤7−赤7−赤7」によるビッグボーナス、「白7−白7−白7」によるビッグボーナス、及び「青7−青7−青7」を区別する必要がある場合には、それぞれビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)と呼ぶものとする。また、ビッグボーナス(1)〜(3)は、更に、内部抽選で当選が判定される順番に応じてそれぞれ細分化されており、これらを区別する場合には、それぞれビッグボーナス(1)−A、ビッグボーナス(1)−B、ビッグボーナス(1)−C、ビッグボーナス(2)−A、ビッグボーナス(2)−B、ビッグボーナス(2)−C、ビッグボーナス(3)−A、ビッグボーナス(3)−B、ビッグボーナス(3)−Cと呼ぶものとする。   When it is necessary to distinguish between a big bonus by “Red 7-Red 7-Red 7”, a big bonus by “White 7-White 7-White 7”, and “Blue 7-Blue 7-Blue 7” These are referred to as big bonus (1), big bonus (2), and big bonus (3), respectively. The big bonuses (1) to (3) are further subdivided according to the order in which the winning is determined in the internal lottery. When these are distinguished, the big bonus (1) -A Big Bonus (1) -B, Big Bonus (1) -C, Big Bonus (2) -A, Big Bonus (2) -B, Big Bonus (2) -C, Big Bonus (3) -A, Big The bonus (3) -B and the big bonus (3) -C shall be called.

レギュラーボーナスは、小役ゲーム及び通常遊技状態において有効ラインのいずれかに「BAR−BAR−BAR」の組み合わせが揃ったときに入賞となる。レギュラーボーナス入賞すると、遊技状態が小役ゲームまたは通常遊技状態からレギュラーボーナスに移行する。レギュラーボーナスは、12ゲームを消化したとき、または8ゲーム入賞(役の種類は、いずれでも可)したとき、のいずれか早いほうで終了する。遊技状態がレギュラーボーナスにある間は、レギュラーボーナス中フラグがRAM41cに設定される。特に、小役ゲームにおいてレギュラーボーナス入賞すると、ビッグボーナス中にレギュラーボーナスが提供されることとなり、ビッグボーナス中フラグに併せてレギュラーボーナス中フラグもRAM41cに設定される。ビッグボーナス中のレギュラーボーナスで当該ビッグボーナス中において遊技者に払い出したメダルの総数が465枚に達したときは、ビッグボーナスとともに当該レギュラーボーナスも終了する。   The regular bonus is awarded when a combination of “BAR-BAR-BAR” is arranged on any of the active lines in the small role game and the normal gaming state. When the regular bonus is won, the gaming state shifts from the small role game or the normal gaming state to the regular bonus. The regular bonus ends when 12 games are consumed, or when 8 games are won (any kind of combination is possible), whichever comes first. While the game state is in the regular bonus, the regular bonus medium flag is set in the RAM 41c. In particular, when a regular bonus is won in the small role game, a regular bonus is provided during the big bonus, and the regular bonus medium flag is also set in the RAM 41c in addition to the big bonus medium flag. When the total number of medals paid out to the player in the big bonus reaches 465 with the regular bonus in the big bonus, the regular bonus is terminated together with the big bonus.

尚、通常遊技状態の「BAR−BAR−BAR」によるレギュラーボーナス、ビッグボーナスにおける小役ゲームの「BAR−BAR−BAR」によるレギュラーボーナスを区別する必要がある場合には、それぞれレギュラーボーナス(1)、レギュラーボーナス(2)と呼ぶものとする。また、前述したビッグボーナス(1)、ビッグボーナス(2)及びビッグボーナス(3)、レギュラーボーナス(1)及びレギュラーボーナス(2)をまてめて、単に「ボーナス」と呼ぶ場合があるものとする。   In addition, when it is necessary to distinguish between the regular bonus due to “BAR-BAR-BAR” in the normal gaming state and the regular bonus due to “BAR-BAR-BAR” in the small role game in the big bonus, the regular bonus (1) respectively. This is called regular bonus (2). In addition, the aforementioned big bonus (1), big bonus (2) and big bonus (3), regular bonus (1) and regular bonus (2) may be collectively referred to as “bonus”. To do.

JACINは、小役ゲームにおいて有効ラインのいずれかに「スイカ−JAC−JAC」の組み合わせが揃ったときに入賞となるが、小役ゲーム以外の遊技状態では、この組み合わせが揃ったとしてもJACIN入賞とならない。JACIN入賞すると、ビッグボーナス中に前述したレギュラーボーナスが提供されることとなり、ビッグボーナス中フラグに併せてレギュラーボーナス中フラグもメイン制御部41のRAMに設定される。ビッグボーナス中のレギュラーボーナスで当該ビッグボーナス中において遊技者に払い出したメダルの総数が465枚に達したときは、ビッグボーナスとともに当該レギュラーボーナスも終了する。   JACIN wins when a combination of “Watermelon-JAC-JAC” is available on any of the active lines in the small role game, but in a gaming state other than the small role game, even if this combination is available, JACIN wins. Not. When winning JACIN, the above-mentioned regular bonus is provided during the big bonus, and the regular bonus medium flag is also set in the RAM of the main control unit 41 in addition to the big bonus medium flag. When the total number of medals paid out to the player in the big bonus reaches 465 with the regular bonus in the big bonus, the regular bonus is terminated together with the big bonus.

以下、内部抽選について説明する。内部抽選は、上記した各役への入賞を許容するかどうかを、全てのリール2L、2C、2Rの表示結果が導出表示される以前に(実際には、スタートスイッチ7の検出時)、決定するものである。内部抽選では、まず、後述するように内部抽選用の乱数(0〜16383の整数)が取得される。そして、遊技状態に応じて定められた各役について、取得した内部抽選用の乱数と、遊技者が設定した賭数と、リセット/設定スイッチ38により設定された設定値に応じて定められた各役の判定値数に応じて行われる。本実施例においては、通常遊技状態において小役及び再遊技役と特別役の抽選の抽選とが個別に行われるので、内部抽選における当選は、排他的なものではなく、1ゲームにおいて小役と特別役とが同時に当選することがあり得る。   Hereinafter, the internal lottery will be described. The internal lottery decides whether or not the winning of each winning combination is allowed before the display results of all the reels 2L, 2C and 2R are derived and displayed (actually, when the start switch 7 is detected). To do. In the internal lottery, first, a random number for internal lottery (an integer from 0 to 16383) is acquired as described later. Then, for each combination determined according to the gaming state, the acquired internal lottery random number, the bet number set by the player, and the set value set by the reset / setting switch 38 It is performed according to the number of judgment values for the combination. In this embodiment, since the lottery of the small role, the re-playing role and the special role is performed separately in the normal gaming state, the winning in the internal lottery is not exclusive, Special roles may be won at the same time.

遊技状態に応じた役の参照は、レギュラーボーナス、ビッグボーナス中の小役ゲームにおいては、図6(a)に示した遊技状態別当選役テーブルに応じて行われ、通常遊技状態においては、図6(a)に示した遊技状態別当選役テーブル及び図6(c)に示す後述の特別役用の役別テーブルの双方に応じて行われる。   In the regular bonus and the small bonus game in the big bonus, the reference of the combination according to the gaming state is performed according to the winning combination table according to the gaming state shown in FIG. 6 (a). It is performed according to both the winning combination table according to gaming state shown in FIG. 6 (a) and the special role combination table described later shown in FIG. 6 (c).

遊技状態がレギュラーボーナス(ビッグボーナス中に提供された場合を含む)にあるときには、JAC、チェリー、スイカ、ベルが内部抽選の対象役として順に読み出され、遊技状態がビッグボーナス中の小役ゲームにあるときには、チェリー、スイカ、ベル、レギュラーボーナス(2)、JACINが内部抽選の対象役として順に読み出される。もっとも、前回以前のゲームでレギュラーボーナス当選フラグ(2)が設定され、当該フラグに基づく入賞が発生しないで持ち越されているときには、レギュラーボーナス(2)及びJACINは、内部抽選の対象役とならない。   When the gaming state is a regular bonus (including the case where it is provided during the big bonus), JAC, cherry, watermelon, and bell are sequentially read out as the internal lottery target roles, and the small state game in which the gaming state is in the big bonus , Cherry, watermelon, bell, regular bonus (2), and JACIN are sequentially read out as the internal lottery target roles. However, when the regular bonus winning flag (2) is set in the game before the previous time and the game is carried over without winning based on the flag, the regular bonus (2) and JACIN are not eligible for internal lottery.

通常遊技状態にあるときには、まず、小役及び再遊技役の抽選が行われ、その後、特別役の抽選が行われる。小役及び再遊技役の抽選では、遊技状態別当選役テーブルを参照し、通常遊技状態において対象となる小役及び再遊技役、すなわちチェリー、スイカ、ベル、リプレイが内部抽選の対象役として順に読み出される。   When in the normal gaming state, first, a lottery of a small combination and a re-playing combination is performed, and then a lottery of a special combination is performed. In the lottery for the small role and the re-playing role, refer to the winning role-specific winning table, and in the normal gaming state, the target small role and the re-playing role, i.e., cherry, watermelon, bell, and replay are sequentially selected as the internal drawing. Read out.

特別役の抽選では、遊技状態別当選役テーブル及び特別役用の役別テーブルを参照し、遊技状態別当選役テーブルに登録された通常遊技状態において対象となる特別役が、特別役用の役別テーブルに登録された順に読み出される。   In the lottery of special roles, refer to the winning status table for each gaming state and the special role table for the special role. It is read in the order registered in another table.

また、特別役の抽選においては、複数の特別役について当選が判定される間に、特別役のハズレか否かが判定されるようになっており、特別役用の役別テーブルには、特別役及び特別役のハズレがそれぞれ判定される順番に登録されている。このため、特別役の抽選においては、特別役用の役別テーブルに登録された順に特別役及び特別役のハズレが読み出されることとなる。   In addition, in the lottery for special roles, it is determined whether or not the special role is lost while winning is determined for a plurality of special roles. The roles and special roles are registered in the order in which they are judged. For this reason, in the special role lottery, the special combination and the special combination losing are read out in the order registered in the special-function-specific table.

図6(c)に示すように、特別役用の役別テーブルには、通常遊技状態において抽選対象となる特別役として、ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−B、ビッグボーナス(1)−C、ビッグボーナス(2)−C、ビッグボーナス(3)−C、レギュラーボーナス(1)が登録されているとともに、ビッグボーナス(3)−Aとビッグボーナスビッグボーナス(1)−Bの間、ビッグボーナス(3)−Bとビッグボーナス(1)−Cの間に、それぞれハズレ−A、ハズレ−Bが登録されているので、特別役の抽選では、ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ハズレ−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−B、ハズレ−B、ビッグボーナス(1)−C、ビッグボーナス(2)−C、ビッグボーナス(3)−C、レギュラーボーナス(1)の順に読み出されることとなる。   As shown in FIG. 6 (c), in the special role-specific table, the big bonus (1) -A, the big bonus (2) -A, and the big bonus are shown as special bonuses to be selected in the normal gaming state. (3) -A, big bonus (1) -B, big bonus (2) -B, big bonus (3) -B, big bonus (1) -C, big bonus (2) -C, big bonus (3 ) -C, regular bonus (1) is registered, and between big bonus (3) -A and big bonus big bonus (1) -B, big bonus (3) -B and big bonus (1)- Loss-A and Loss-B are registered between C, respectively, so in the special role drawing, big bonus (1) -A, big bonus (2) -A, big bonus (3) -A, Losing A, Big Bonus (1) -B, Big Bonus (2) -B, Big Bonus (3) -B, Loss-B, Big Bonus (1) -C, Big Bonus (2) -C, Big Bonus (3 ) -C and regular bonus (1).

もっとも、前回以前のゲームでレギュラーボーナス当選フラグ(1)、ビッグボーナス当選フラグ(1)、ビッグボーナス当選フラグ(2)またはビッグボーナス当選フラグ(3)が設定され、当該フラグに基づく入賞が発生しないで持ち越されているときには、レギュラーボーナス(1)及びビッグボーナス(1)〜(3)は、内部抽選の対象役とならないので特別役の抽選が行われることはない。   However, the regular bonus winning flag (1), the big bonus winning flag (1), the big bonus winning flag (2) or the big bonus winning flag (3) is set in the game before the previous time, and no winning based on the flag is generated. Since the regular bonus (1) and the big bonuses (1) to (3) are not subject to the internal lottery, the special bonus lottery is not performed.

内部抽選では、内部抽選の対象役について定められた判定値数を、内部抽選用の乱数に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定される。当選と判定されると、当該役の当選フラグがメイン制御部41のRAM41cに設定される。判定値数は、メイン制御部41のROMに予め格納された役別テーブルに登録されている判定値数の格納アドレスに従って読み出されるものとなる。   In the internal lottery, the number of determination values determined for the internal lottery target combination is sequentially added to the internal lottery random number, and when the addition result overflows, it is determined that the winning combination is won. When the winning is determined, the winning flag of the combination is set in the RAM 41c of the main control unit 41. The determination value number is read according to the storage address of the determination value number registered in the role-specific table stored in advance in the ROM of the main control unit 41.

また、特に通常遊技状態においては、まず通常遊技状態において対象となる小役及び再遊技役について定められた判定値数を、内部抽選用の乱数に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定され、当該役の当選フラグが設定される。   Also, especially in the normal gaming state, when the number of judgment values determined for the small role and the re-playing role that are the target in the normal gaming state is sequentially added to the random number for internal lottery, and the result of the addition overflows It is determined that the winning combination has been won, and the winning flag of the winning combination is set.

更に、内部抽選用乱数の加算の結果がオーバーフローしたか否かに関わらず、通常遊技状態において対象となる特別役について定められた判定値数(特別役のハズレに対応して定められた判定値数を含む)を、加算前の内部抽選用の乱数(最初に取得した乱数)に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定され、当該役の当選フラグが設定される(特別役のハズレに対応して定められた判定値数の加算結果がオーバーフローしたときはこの限りではない)。すなわち通常遊技状態においては、同一の内部抽選用の乱数に基づいて小役及び再遊技役の抽選及び特別役の抽選の双方が行われるようになっている。   Furthermore, regardless of whether or not the result of the addition of the random numbers for internal lottery overflowed, the number of judgment values determined for the special role that is the target in the normal gaming state (the judgment value that was determined in response to the special role lost) Is added to the random number for internal lottery (the first acquired random number) before addition, and when the result of addition overflows, it is determined that the winning combination is won, and the winning flag of the winning combination is determined. Is set (this is not the case when the result of adding the number of judgment values determined corresponding to the special role loses overflows). That is, in the normal gaming state, both the lottery for the small combination and the re-game combination and the lottery for the special combination are performed based on the same random number for internal lottery.

尚、前述のように、前回以前のゲームから前回以前のゲームでレギュラーボーナス当選フラグ(1)、ビッグボーナス当選フラグ(1)、ビッグボーナス当選フラグ(2)またはビッグボーナス当選フラグ(3)が持ち越されている状態であれば、特別役の抽選が行われることはない。   As described above, the regular bonus winning flag (1), the big bonus winning flag (1), the big bonus winning flag (2) or the big bonus winning flag (3) is carried over from the previous game to the previous game. If it is, the special role will not be drawn.

図6(b)は、小役及び再遊技役用の役別テーブルの例を示す図であり、図6(c)は、特別役(及びハズレ)用の役別テーブルの例を示す図である。判定値数は、その値が256以上のものとなるものもあり、1ワード分では記憶できないので、判定値数毎に2ワード分の記憶領域を用いて登録されるものとなる。   FIG. 6B is a diagram illustrating an example of a role-specific table for a small role and a re-playing role, and FIG. 6C is a diagram illustrating an example of a role-specific table for a special role (and lose). is there. The number of determination values may be 256 or more, and cannot be stored for one word. Therefore, each determination value is registered using a storage area for two words.

各役(及びハズレ)の判定値数は、ゲームにおいて遊技者が設定する賭数(BET)に対応して登録されている。同一の役であっても、レギュラーボーナスにおける当選確率が他の役と異なっている場合があるからである。また、各役(及びハズレ)の賭数に応じた判定値数は、設定値に関わらずに共通になっているものと、設定値に応じて異なっているものとがある。判定値数が設定値に関わらずに共通である場合には、共通フラグが設定される(値が「1」とされる)。   The number of determination values for each combination (and lose) is registered corresponding to the number of bets (BET) set by the player in the game. This is because even with the same combination, the winning probability in the regular bonus may differ from other combinations. In addition, the number of determination values corresponding to the number of bets for each combination (and lose) is common regardless of the set value, and is different depending on the set value. If the number of determination values is common regardless of the set value, a common flag is set (value is set to “1”).

小役及び再遊技役用の役別テーブルには、図6(b)に示すように、JAC、チェリー、スイカ、ベル、リプレイの判定値数の格納アドレスが参照される順番に登録されている。   In the role-specific table for the small role and the replaying role, as shown in FIG. 6B, the storage addresses of the JAC, cherry, watermelon, bell, and replay determination value numbers are registered in the order of reference. .

JACは、レギュラーボーナスでのみ内部抽選の対象となる役であり、レギュラーボーナスでの賭数1に対応する判定値数の格納アドレスが登録されている。この役の共通フラグは1であり、設定値に関わらず共通の判定値数の格納アドレスが登録されている。   The JAC is a role that is subject to internal lottery only with the regular bonus, and the storage address of the number of determination values corresponding to the bet number 1 with the regular bonus is registered. The common flag for this combination is 1, and a common storage address for the number of determination values is registered regardless of the set value.

チェリー、スイカ及びベルは、いずれの遊技状態でも内部抽選の対象となる役であり、レギュラーボーナスでの賭数1に対応する判定値数の格納アドレスと、通常遊技状態または小役ゲームでの賭数3に対応する判定値数の格納アドレスとが登録されている。チェリー及びスイカについては、共通フラグが1となっており、それぞれの賭数に対応して設定値に関わらず共通の判定値数の格納アドレスが登録されている。ベルについては、共通フラグが0となっており、それぞれの賭数に対応して設定値に応じて個別に判定値数の格納アドレスが登録されている。   Cherry, watermelon, and bell are the targets that are subject to internal lottery in any gaming state, and the storage address of the number of judgment values corresponding to the bet number 1 in the regular bonus and the betting in the normal gaming state or small role game A storage address of the number of determination values corresponding to Equation 3 is registered. For cherry and watermelon, the common flag is 1, and a storage address for the common number of determination values is registered corresponding to the number of bets regardless of the set value. For the bell, the common flag is 0, and the storage address of the number of determination values is individually registered according to the set value corresponding to each bet number.

リプレイは、通常遊技状態でのみ内部抽選の対象となる役であり、通常遊技状態での賭数3に対応する判定値数の格納アドレスが登録されている。この役の共通フラグは1であり、設定値に関わらず共通の判定値数の格納アドレスが登録されている。   Replay is a role that is subject to internal lottery only in the normal gaming state, and a storage address for the number of determination values corresponding to the bet number 3 in the normal gaming state is registered. The common flag for this combination is 1, and a common storage address for the number of determination values is registered regardless of the set value.

特別役(及びハズレ)用の役別テーブルには、図6(c)に示すように、ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ハズレ−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−B、ハズレ−B、ビッグボーナス(1)−C、ビッグボーナス(2)−C、ビッグボーナス(3)−C、レギュラーボーナス(1)、レギュラーボーナス(2)及びJACINの順番に各役の判定値数の格納アドレスが登録されている。   As shown in FIG. 6 (c), the special role (and lose) role-specific table includes a big bonus (1) -A, a big bonus (2) -A, a big bonus (3) -A, and a loser. A, Big Bonus (1) -B, Big Bonus (2) -B, Big Bonus (3) -B, Loss-B, Big Bonus (1) -C, Big Bonus (2) -C, Big Bonus (3 ) -C, regular bonus (1), regular bonus (2), and JACIN are stored in the order of the storage values for the number of judgment values for each combination.

ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ハズレ−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−Bは、通常遊技状態でのみ内部抽選の対象となる役であり、通常遊技状態での賭数3に対応する判定値数の格納アドレスがそれぞれ登録されている。これらの役については、共通フラグの値は1であり、設定値に関わらずに共通の判定値数の格納アドレスが登録されている。   Big Bonus (1) -A, Big Bonus (2) -A, Big Bonus (3) -A, Loss-A, Big Bonus (1) -B, Big Bonus (2) -B, Big Bonus (3)- B is a role that is an object of the internal lottery only in the normal gaming state, and the storage addresses of the number of determination values corresponding to the number 3 of bets in the normal gaming state are respectively registered. For these combinations, the value of the common flag is 1, and the storage address of the common determination value number is registered regardless of the set value.

ハズレ−B、ビッグボーナス(1)−C、ビッグボーナス(2)−C、ビッグボーナス(3)−C、レギュラーボーナス(1)は、通常遊技状態でのみ内部抽選の対象となる役であり、通常遊技状態での賭数3に対応する判定値数の格納アドレスがそれぞれ登録されている。これらの役については、共通フラグの値は0となっており、設定値に応じて個別に判定値数の格納アドレスが登録されている。   Loss-B, Big Bonus (1) -C, Big Bonus (2) -C, Big Bonus (3) -C, Regular Bonus (1) are roles that are subject to internal lottery only in the normal gaming state, The storage addresses for the number of determination values corresponding to the bet number 3 in the normal gaming state are registered. For these combinations, the value of the common flag is 0, and the storage address of the number of determination values is individually registered according to the set value.

レギュラーボーナス(2)及びJACINは、ビッグボーナス中の小役ゲームでのみ内部抽選の対象となる役であり、小役ゲームでの賭数3に対応する判定値数の格納アドレスが登録されている。この役の共通フラグの値は1であり、設定値に関わらずに共通の判定値数の格納アドレスが登録されている。   Regular bonus (2) and JACIN are internal lottery targets only in the small bonus game in the big bonus, and the storage address of the number of judgment values corresponding to the bet number 3 in the small bonus game is registered. . The value of the common flag for this role is 1, and a storage address for a common number of determination values is registered regardless of the set value.

また、役別テーブルには、各役に入賞したときに払い出されるメダルの払出枚数も登録されている。もっとも、入賞したときにメダルの払い出し対象となる役は、小役であるJAC、チェリー、スイカ及びベルだけである。チェリー、スイカ及びベルは、賭数が1のとき(レギュラーボーナス)でも3のとき(レギュラーボーナス以外の遊技状態)でも入賞が発生可能であるが、ベルについては、賭数が1であるとき、すなわち遊技状態がレギュラーボーナスにあるときには、それ以外の8枚よりも多い15枚のメダルが払い出されるものとなる。   In addition, the number of medals to be paid out when winning each winning combination is also registered in the role-specific table. However, only the JACs, cherries, watermelons, and bells, which are small roles, are the targets for paying out medals when winning a prize. Cherry, watermelon and bell can be awarded when the bet number is 1 (regular bonus) or 3 (game state other than the regular bonus), but for the bell, when the bet number is 1, That is, when the gaming state is a regular bonus, 15 medals that are more than the other 8 are paid out.

ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)、レギュラーボーナス(2)、及びJACINの入賞は、遊技状態の移行を伴うものであり、メダルの払い出し対象とはならない。リプレイでは、メダルの払い出しを伴わないが、次のゲームで賭数の設定に用いるメダルの投入が不要となるので実質的には3枚の払い出しと変わらない。また、当然ながら特別役のハズレについてはメダルの払い出し対象とはならない。   Big Bonus (1), Big Bonus (2), Big Bonus (3), Regular Bonus (1), Regular Bonus (2), and JACIN winnings are accompanied by a transition of the gaming state, and medals are paid out. It will not be. Replay does not involve the payout of medals. However, since it is not necessary to insert medals used for setting the number of bets in the next game, it is substantially the same as paying out 3 medals. Of course, losing special roles are not eligible for medal payout.

図7は、役別テーブルに登録されたアドレスに基づいて取得される判定値数の記憶領域を示す図である。この判定値数の記憶領域は、開発用の機種ではメイン制御部41のRAM41cに、量産機種ではメイン制御部41のROM41bに割り当てられたアドレス領域に設けられている。   FIG. 7 is a diagram illustrating a storage area for the number of determination values acquired based on addresses registered in the role-specific table. The storage area for the number of determination values is provided in the RAM 41c of the main control unit 41 in the development model, and in the address area allocated to the ROM 41b in the main control unit 41 in the mass production model.

例えばアドレスADD、ADD+36、ADD+36、ADD+38、ADD+40、ADD+42、ADD+44、ADD+46、ADD+48、ADD+110、ADD+112は、それぞれ内部抽選の対象役がJAC、リプレイ、ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ハズレ−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−B、レギュラーボーナス(2)、JACINであるときに設定値に関わらずに参照されるアドレスであり、設定値に関わらずに、それぞれ27、2245、3、3、3、260、3、3、3、32、4311が判定値数として取得される。   For example, the addresses ADD, ADD + 36, ADD + 36, ADD + 38, ADD + 40, ADD + 42, ADD + 44, ADD + 46, ADD + 48, ADD + 110, and ADD + 112 are subject to internal lottery in JAC, replay, big bonus (1) -A, big bonus (2)- Set when A, Big Bonus (3) -A, Loss-A, Big Bonus (1) -B, Big Bonus (2) -B, Big Bonus (3) -B, Regular Bonus (2), JACIN The addresses are referenced regardless of the value, and 27, 2245, 3, 3, 3, 260, 3, 3, 3, 32, and 4311 are acquired as the number of determination values, respectively, regardless of the set value.

ADD+98は、内部抽選の対象役がレギュラーボーナス(1)であって設定値が1のときに参照されるアドレスであり、このときには、ここに格納された値である31が判定値数として取得される。アドレスADD+100、ADD+102、ADD+104、ADD+106、ADD+108は、それぞれ内部抽選の対象役がレギュラーボーナス(1)であって設定値が2〜6のときに参照されるアドレスである。レギュラーボーナス(1)については、設定値に応じて個別に判定値数が記憶されているが、同一の判定値数が記憶されているので、いずれの設定値においてもレギュラーボーナス(1)の当選確率は同じとなっている。   ADD + 98 is an address that is referred to when the target character of the internal lottery is a regular bonus (1) and the set value is 1. At this time, 31 that is a value stored here is acquired as the number of determination values. The Addresses ADD + 100, ADD + 102, ADD + 104, ADD + 106, and ADD + 108 are addresses that are referenced when the internal lottery is a regular bonus (1) and the set value is 2-6. As for regular bonus (1), the number of judgment values is individually stored according to the set value, but since the same number of judgment values is stored, the winning of regular bonus (1) at any set value Probabilities are the same.

アドレスADD+50、ADD+52、ADD+54、ADD+56、ADD+58、ADD+60は、それぞれ内部抽選の対象役がハズレ−Bであって設定値が1〜6のときに参照されるアドレスである。アドレスADD+62、ADD+64、ADD+66、ADD+68、ADD+70、ADD+72は、それぞれ内部抽選の対象役がビッグボーナス(1)−Cであって設定値が1〜6のときに参照されるアドレスである。アドレスADD+74、ADD+76、ADD+78、ADD+80、ADD+82、ADD+84は、それぞれ内部抽選の対象役がビッグボーナス(2)−Cであって設定値が1〜6のときに参照されるアドレスである。アドレスADD+86、ADD+88、ADD+90、ADD+92、ADD+94、ADD+96は、それぞれ内部抽選の対象役がビッグボーナス(3)−Cであって設定値が1〜6のときに参照されるアドレスである。ハズレ−B、ビッグボーナス(1)−C、(2)−C、(3)−Cについては、設定値に応じて個別に判定値数が記憶され、しかも異なる判定値数が記憶されているので、設定値に応じてハズレ−B、ビッグボーナス(1)−C、(2)−C、(3)−Cの当選(特別役のハズレ)確率が異なることとなる。   Addresses ADD + 50, ADD + 52, ADD + 54, ADD + 56, ADD + 58, and ADD + 60 are addresses that are referred to when the target combination of the internal lottery is Lost-B and the set value is 1 to 6, respectively. Addresses ADD + 62, ADD + 64, ADD + 66, ADD + 68, ADD + 70, and ADD + 72 are addresses that are referenced when the internal lottery target role is the big bonus (1) -C and the set value is 1-6. Addresses ADD + 74, ADD + 76, ADD + 78, ADD + 80, ADD + 82, and ADD + 84 are addresses that are referenced when the internal lottery target role is the big bonus (2) -C and the set value is 1-6. Addresses ADD + 86, ADD + 88, ADD + 90, ADD + 92, ADD + 94, and ADD + 96 are addresses that are referenced when the internal lottery target is a big bonus (3) -C and the set value is 1-6. For lose-B, big bonus (1) -C, (2) -C, (3) -C, the number of determination values is stored individually according to the set value, and different numbers of determination values are stored. Therefore, the winning (special role losing) probabilities of the loss-B, big bonus (1) -C, (2) -C, and (3) -C will differ depending on the set value.

アドレスADD+2は、賭数が1のとき、すなわちレギュラーボーナスにおいて内部抽選の対象役がチェリーであるときに設定値に関わらずに参照されるアドレスである。アドレスADD+4は、賭数が3のとき、すなわち通常遊技状態または小役ゲームにおいて内部抽選の対象役がチェリーであるときに設定値に関わらず参照されるアドレスである。チェリーについての判定値数は、賭数に応じて登録されているが、同じ値が登録されているので、いずれの遊技状態においてもチェリーの当選確率は同じとなる。スイカについても、アドレスADD+6、ADD+8に同様にして判定値数が登録されている。   The address ADD + 2 is an address that is referred to regardless of the set value when the bet number is 1, that is, in the regular bonus, the target combination of the internal lottery is cherry. The address ADD + 4 is an address that is referred to regardless of the set value when the number of bets is 3, that is, in the normal gaming state or in the small role game, when the target character of the internal lottery is cherry. The number of determination values for cherry is registered according to the number of bets, but since the same value is registered, the winning probability of cherry is the same in any gaming state. For the watermelon, the number of determination values is registered in the same manner at addresses ADD + 6 and ADD + 8.

アドレスADD+10、ADD+12、ADD+14、ADD+16、ADD+18、ADD+20は、それぞれ賭数が1のとき、すなわちレギュラーボーナスにおいて内部抽選の対象役がベルであって設定値が1〜6のときに参照されるアドレスである。アドレスADD+10とADD+12、ADD+14とADD+16、ADD+18とADD+20には、それぞれ同一の値が登録されているので、レギュラーボーナス時においては、設定値1と設定値2、設定値3と設定値4、設定値5と設定値6とで、ベルの当選確率が同一となる。   Addresses ADD + 10, ADD + 12, ADD + 14, ADD + 16, ADD + 18, and ADD + 20 are addresses that are referenced when the bet number is 1, that is, when the target character of the internal lottery is a bell and the set value is 1 to 6 in the regular bonus. is there. Since the same value is registered in each of the addresses ADD + 10 and ADD + 12, ADD + 14 and ADD + 16, and ADD + 18 and ADD + 20, the set value 1 and the set value 2, the set value 3 and the set value 4, and the set value are set at the regular bonus time. With 5 and the set value 6, the winning probability of the bell is the same.

アドレスADD+22、ADD+24、ADD+26、ADD+28、ADD+30、ADD+32は、それぞれ賭数が3のとき、すなわち通常遊技状態または小役ゲームにおいて内部抽選の対象役がベルであって設定値が1〜6のときに参照されるアドレスである。アドレスADD+22、ADD+24、ADD+26、ADD+28、ADD+30、ADD+32には、互いに異なる値が登録されているので、通常遊技状態または小役ゲームにおいては、設定値に応じてベルの当選確率が異なることとなる。   Addresses ADD + 22, ADD + 24, ADD + 26, ADD + 28, ADD + 30, and ADD + 32 are each when the number of bets is 3, that is, when the target lot of the internal lottery is a bell and the set value is 1 to 6 in the normal game state or the small role game The address to be referenced. Since different values are registered in the addresses ADD + 22, ADD + 24, ADD + 26, ADD + 28, ADD + 30, and ADD + 32, the winning probability of the bell differs depending on the set value in the normal game state or the small role game.

図8(a)(b)、図9、図10(a)(b)は、内部抽選用の乱数の値及び各役の判定値数と、当選役との関係の例を示す図である。図8(a)(b)及び図9では通常遊技状態にあるときの、図10(a)では小役ゲームにあるときの、図10(b)ではレギュラーボーナスにあるときの例を示している。図8(a)(b)、図9、図10(a)(b)のいずれも、設定値が6の場合の例を示しており、また、図8(b)及び図9では、レギュラーボーナス当選フラグとビッグボーナス当選フラグのいずれも設定されてない場合の例を示している。   FIGS. 8A, 8B, 9, 10A, and 10B are diagrams showing examples of the relationship between the value of the random number for internal lottery and the number of determination values of each combination and the winning combination. . 8 (a), (b) and FIG. 9 show an example of a normal game state, FIG. 10 (a) shows a small role game, and FIG. 10 (b) shows an example of a regular bonus. Yes. FIGS. 8A, 8B, 9, and 10A, 10B show examples where the set value is 6, and FIGS. 8B and 9 are regular. An example in which neither a bonus winning flag nor a big bonus winning flag is set is shown.

通常遊技状態において内部抽選の対象役となる役は、レギュラーボーナス(1)、ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、チェリー、スイカ、ベル、リプレイであるが、前述のように通常遊技状態においては、同一の内部抽選用の乱数につき小役及び再遊技役の抽選と特別役の抽選とが別個に行われるので、ここでは、小役及び再遊技役の抽選における内部抽選用の乱数の値及び各役の判定値数と当選役との関係、特別役の抽選における内部抽選用の乱数の値及び各役の判定値数と当選役との関係、双方の抽選を合わせた結果による内部抽選用の乱数の値及び各役の判定値数と当選役との関係、についてそれぞれ説明する。   In the normal gaming state, the roles that are subject to the internal lottery are regular bonus (1), big bonus (1), big bonus (2), big bonus (3), cherry, watermelon, bell, and replay. In the normal gaming state as described above, the lottery for the small role and the replaying role and the lottery for the special role are performed separately for the same random number for the internal lottery. Random values for internal lottery and the number of judgment values for each role and the winning combination, random values for internal lottery in special lottery and the relationship between the number of judgment values for each role and the winning role, both lotteries The random number value for internal lottery and the relationship between the number of determination values for each combination and the winning combination will be described.

例えば、図8(a)に示すように、通常遊技状態における小役及び再遊技役の抽選において対象となる役は、チェリー、スイカ、ベル、リプレイであり、設定値6においては、それぞれの判定値数は、269、68、3582、2245となる。最初に小役及び再遊技役の抽選の対象役となるチェリーは、判定値数の31を加算することで加算結果がオーバーフローすることとなる16115〜16383が内部抽選用の乱数として取得されたときに当選となる。   For example, as shown in FIG. 8 (a), the winning roles in the lottery of the small role and the replaying role in the normal gaming state are cherry, watermelon, bell, and replay. The number of values is 269, 68, 3582, 2245. When the cherry that is the target of the lottery of the small combination and the re-playing combination is added as the random number for internal lottery 16115-16383, the addition result overflows by adding 31 judgment values Will be won.

次に小役及び再遊技役の抽選の対象役となるスイカは、チェリーの判定値数269とスイカの判定値数68とを合計した337を加算することで加算結果がオーバーフローすることとなる16047〜16114が内部抽選用の乱数として取得されたときに当選となる。同様に、ベルは、12465〜16046が内部抽選用の乱数として取得されたときに、リプレイは、10220〜12464が内部抽選用の乱数として取得されたときに、それぞれ当選と判定される。   Next, the watermelon that is the target of the lottery of the small combination and the re-playing combination adds 337 that is the sum of the determination value number 269 of cherry and the determination value 68 of watermelon, and the addition result overflows 16047 When ˜16114 is acquired as a random number for internal lottery, it is won. Similarly, when 12465 to 16046 are acquired as random numbers for internal lottery, the replay is determined to be winning when 10220 to 12464 are acquired as random numbers for internal lottery.

これらの判定値数に基づいて算出される小役及び再遊技役のおおよその当選確率は、チェリー、スイカ、ベル、リプレイのそれぞれについて、1/60.9、1/240.9、1/4.6、1/7.3となる。尚、0〜10219が内部抽選用の乱数として取得されたときには、全ての小役及び再遊技役にハズレとなる。   The approximate winning probabilities of the small role and the replaying role calculated based on the number of judgment values are 1 / 60.9, 1 / 240.9, 1/4 for cherry, watermelon, bell, and replay, respectively. .6, 1 / 7.3. In addition, when 0-10219 is acquired as a random number for internal lottery, all the small combinations and re-playing combinations are lost.

一方、図8(b)に示すように、通常遊技状態における特別役の抽選において対象となる役は、ビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−A、ハズレ−A、ビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−B、ハズレ−B、ビッグボーナス(1)−C、ビッグボーナス(2)−C、ビッグボーナス(3)−C、レギュラーボーナス(1)であり、設定値6においては、それぞれの判定値数は、3、3、3、260、3、3、3、5886、14、14、14、31となるので、16381〜16383、16047〜16380、16375〜16377、16115〜16674、16112〜16114、16109〜16111、16106〜16108、10220〜16105、10206〜10219、10192〜10205、10178〜10191、10147〜10777が内部抽選用の乱数として取得されたときに、当選(特別役のハズレ)と判定される。また、それぞれの役のおおよその当選確率は、1/5461.3、1/5461.3、1/5461.3、1/63.0、1/5461.3、1/5461.3、1/5461.3、1/2.8、1/1170.3、1/1170.3、1/1170.3、1/528.5となる。尚、0〜10146が内部抽選用の乱数として取得されたときには、全ての特別役にハズレとなる。   On the other hand, as shown in FIG. 8 (b), the winning combinations in the special winning lottery in the normal gaming state are big bonus (1) -A, big bonus (2) -A, big bonus (3) -A. , Loss-A, Big Bonus (1) -B, Big Bonus (2) -B, Big Bonus (3) -B, Loss-B, Big Bonus (1) -C, Big Bonus (2) -C, Big Bonus (3) -C, regular bonus (1). With the set value 6, the number of determination values is 3, 3, 3, 260, 3, 3, 3, 5886, 14, 14, 14, Therefore, 16381 to 16383, 16047 to 16380, 16375 to 16377, 16115 to 16674, 16112 to 16114, 16109 to 16111, 16106 to 16108, 10 When the 20~16105,10206~10219,10192~10205,10178~10191,10147~10777 has been acquired as a random number for the internal lottery, it is determined to win (loss of the special role). In addition, the approximate winning probabilities of the respective roles are 1 / 5461.3, 1 / 5461.3, 1 / 5461.3, 1 / 63.0, 1 / 5461.3, 1 / 5461.3, 1/546, 5461.3, 1 / 2.8, 1 / 11170.3, 1 / 11170.3, 1 / 11170.3, 1 / 528.5. When 0-10146 is acquired as a random number for internal lottery, all special roles are lost.

そして、小役及び再遊技役の抽選においてチェリーが当選と判定される内部抽選用の乱数の範囲(16115〜16383)と特別役の抽選においてビッグボーナス(1)−A、ビッグボーナス(2)−A、ビッグボーナス(3)−Aが当選と判定される内部抽選用の乱数の範囲(16381〜16383、16047〜16380、16375〜16377)は重複するので、これら重複する範囲の値が内部抽選用の乱数として取得されたときには、それぞれビッグボーナス(1)とチェリー、ビッグボーナス(2)とチェリー、ビッグボーナス(3)とチェリーが同時に当選したと判定される。同様に、小役及び再遊技役の抽選においてスイカが当選と判定される内部抽選用の乱数の範囲(16047〜16114)と特別役の抽選においてビッグボーナス(1)−B、ビッグボーナス(2)−B、ビッグボーナス(3)−Bが当選と判定される内部抽選用の乱数の範囲(16112〜16114、16109〜16111、16106〜16108)、はそれぞれ重複するので、これら重複する範囲の値が内部抽選用の乱数として取得されたときには、それぞれビッグボーナス(1)とスイカ、ビッグボーナス(2)とスイカ、ビッグボーナス(3)とスイカが同時に当選したと判定される。   Then, a random number range (16115 to 16383) for internal lottery in which cherries are determined to be won in the lottery of the small role and replaying role, and big bonus (1) -A, big bonus (2)- A, Big Bonus (3)-A random number range (16381 to 16383, 16047 to 16380, 16375 to 16377) for internal lottery in which A is determined to be winning overlaps, so the values in these overlapping ranges are for internal lottery Are obtained as the random numbers, it is determined that the big bonus (1) and cherry, the big bonus (2) and cherry, and the big bonus (3) and cherry are won simultaneously. Similarly, a random number range (16047 to 16114) for internal lottery in which watermelons are determined to be winning in the lottery of the small role and replaying role, and big bonus (1) -B and big bonus (2) in the lottery of special role -B, Big Bonus (3)-Since the range of random numbers for internal lottery (16112 to 16114, 16109 to 16111, and 16106 to 16108) in which B is determined to be won, respectively, the values of these overlapping ranges are When obtained as random numbers for internal lottery, it is determined that the big bonus (1) and watermelon, the big bonus (2) and watermelon, and the big bonus (3) and watermelon are won at the same time.

このため、通常遊技状態では、図9に示すように、16381〜16383、16047〜16380、16375〜16377が内部抽選用の乱数として取得されたときに、それぞれビッグボーナス(1)とチェリー、ビッグボーナス(2)とチェリー、ビッグボーナス(3)とチェリーが同時に当選したと判定され、16115〜16374が内部抽選用の乱数として取得されたときに、チェリーのみが単独で当選したと判定され、16112〜16114、16109〜16111、16106〜16108が内部抽選用の乱数として取得されたときに、それぞれビッグボーナス(1)とスイカ、ビッグボーナス(2)とスイカ、ビッグボーナス(3)とスイカが同時に当選したと判定され、16047〜16105が内部抽選用の乱数として取得されたときに、スイカのみが単独で当選したと判定され、12465〜16046が内部抽選用の乱数として取得されたときに、ベルのみが単独で当選したと判定され、10220〜12464が内部抽選用の乱数として取得されたときに、リプレイのみが単独で当選したと判定され、10206〜10219が内部抽選用の乱数として取得されたときに、ビッグボーナス(1)のみが単独で当選したと判定され、10192〜10205が内部抽選用の乱数として取得されたときに、ビッグボーナス(2)のみが単独で当選したと判定され、10178〜10191が内部抽選用の乱数として取得されたときに、ビッグボーナス(3)のみが単独で当選したと判定され、10147〜10177が内部抽選用の乱数として取得されたときに、レギュラーボーナス(1)のみが単独で当選したと判定されることとなる。そしてビッグボーナス(1)とチェリー、ビッグボーナス(2)とチェリー、ビッグボーナス(3)とチェリーが同時当選するおおよその確率はそれぞれ1/5461.3となり、チェリーが単独で当選するおおよその確率は1/60.3となり、ビッグボーナス(1)とスイカ、ビッグボーナス(2)とスイカ、ビッグボーナス(3)とスイカが同時当選するおおよその確率はそれぞれ1/5461.3となり、スイカが単独で当選するおおよその確率は1/277.7となり、ベル、リプレイ、ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)が単独で当選するおおよその確率はそれぞれ1/4.6、1/7.3、1/1170.3、1/1170.3、1/1170.3、1/528.5となる。尚、0〜10146が内部抽選用の乱数として取得されたときには、全ての役にハズレとなる。   Therefore, in the normal gaming state, as shown in FIG. 9, when 16381-16383, 16047-16380, 16375-16377 are acquired as random numbers for internal lottery, big bonus (1), cherry, big bonus, respectively (2) and cherry, big bonus (3) and cherry are determined to be won at the same time, and when 16115 to 16374 are acquired as random numbers for internal lottery, it is determined that only cherry is won alone, and 16112 to When 16114, 16109-16111, 16106-16108 were acquired as random numbers for internal lottery, Big Bonus (1) and Watermelon, Big Bonus (2) and Watermelon, Big Bonus (3) and Watermelon were won simultaneously. It is determined that 16047-16105 is a random for internal lottery It is determined that only the watermelon has been won alone, and when 12465 to 16046 is acquired as a random number for internal lottery, it is determined that only the bell has been won alone, and 10220 to 12464 are internal. When it was acquired as a random number for lottery, it was determined that only replay was won alone, and when 10206-10219 was acquired as a random number for internal lottery, only the big bonus (1) was won alone It is determined that when 10192 to 10205 are acquired as random numbers for internal lottery, it is determined that only the big bonus (2) has been won alone, and when 10178 to 10191 is acquired as random numbers for internal lottery, Only the big bonus (3) is determined to be won alone, and 10147 to 10177 are acquired as random numbers for internal lottery When it is, and only the regular bonus (1) is determined to have elected alone. And the approximate probability of winning both Big Bonus (1) and Cherry, Big Bonus (2) and Cherry, Big Bonus (3) and Cherry will be 1 / 5461.3 respectively, and the approximate probability that Cherry will win alone is The probabilities of winning the big bonus (1) and watermelon, the big bonus (2) and watermelon, and the big bonus (3) and watermelon are 1 / 5461.3 respectively. The approximate probability of winning will be 1 / 277.7, and the approximate probability that the bell, replay, big bonus (1), big bonus (2), big bonus (3), regular bonus (1) will win independently 1 / 4.6, 1 / 7.3, 1 / 11170.3, 1 / 11170.3, 1 / 11170.3, 1/528 5 to become. When 0-10146 is acquired as a random number for internal lottery, all combinations are lost.

また、通常遊技状態において、既にレギュラーボーナス当選フラグまたはビッグボーナス当選フラグのいずれかが設定されている場合、すなわちこれら当選フラグが前回以前のゲームにて設定され、持ち越されている場合には、小役及び再遊技役の抽選のみが行われるため、各役が当選と判定される乱数値及び各役の当選確率は、図8(a)に示すものとなる。   In the normal gaming state, if either the regular bonus winning flag or the big bonus winning flag is already set, that is, if these winning flags are set and carried over in the previous game, the small Since only the lottery and the re-playing role are drawn, the random number value determined for each winning combination and the winning probability of each winning combination are as shown in FIG.

また、図10(a)に示すように、小役ゲームでは、チェリー、スイカ、ベル、レギュラーボーナス(2)、JACINが内部抽選の対象役となり、それぞれの判定値数が269、68、3582、32、4311であるので、16115〜16383、16047〜16114、12465〜16046、12433〜12464、8122〜12432が内部抽選用の乱数として取得されたときに、当選と判定される。また、それぞれの役のおおよその当選確率は、1/60.9、1/240.9、1/4.6、1/512、1/3.8となる。尚、0〜8121が内部抽選用の乱数として取得されたときには、全ての役にハズレとなる。   In addition, as shown in FIG. 10A, in the small role game, cherry, watermelon, bell, regular bonus (2), and JACIN are subject to internal lottery, and the number of determination values is 269, 68, 3582, 32, 4311. Therefore, when 16115-16383, 16047-16114, 12465-16046, 12433-12464, and 8122-12432 are acquired as random numbers for internal lottery, it is determined that the winner is won. In addition, the approximate winning probabilities of each combination are 1 / 60.9, 1 / 240.9, 1 / 4.6, 1/512, and 1 / 3.8. When 0 to 8121 are acquired as random numbers for internal lottery, all combinations are lost.

また、図10(b)に示すように、レギュラーボーナスでは、JAC、チェリー、スイカ、ベルが内部抽選の対象役となり、それぞれの判定値数が27、269、68、15919であるので、16357〜16383、16088〜16356、16020〜16087、101〜16019が内部抽選用の乱数として取得されたときに、当選と判定される。また、それぞれの役のおおよその当選確率は、1/606.8、1/60.9、1/240.9、1/1.03となる。尚、0〜100が内部抽選用の乱数として取得されたときには、全ての役にハズレとなる。   Also, as shown in FIG. 10B, in the regular bonus, JAC, cherry, watermelon, and bell are subject to internal lottery, and the number of determination values is 27, 269, 68, 15919. When 16383, 16088 to 16356, 16020 to 16087, and 101 to 16019 are acquired as random numbers for internal lottery, it is determined that the winner is won. In addition, the approximate winning probabilities of each combination are 1 / 606.8, 1 / 60.9, 1 / 240.9, and 1 / 1.03. When 0 to 100 are acquired as random numbers for internal lottery, all combinations are lost.

次に、内部抽選用の乱数の取得について、図11を参照して詳しく説明する。内部抽選用の乱数は、ハードウェア乱数機能により乱数発生回路42から乱数を抽出し、これをCPU41aがソフトウェアによって加工することによって取得されるものとなる。尚、乱数発生回路42から抽出した、或いはこれを加工した乱数の最下位ビットを第0ビット、最上位ビットを第15ビットと呼ぶものとする。   Next, acquisition of random numbers for internal lottery will be described in detail with reference to FIG. The random numbers for the internal lottery are acquired by extracting random numbers from the random number generation circuit 42 by the hardware random number function and processing them by software by the CPU 41a. It is assumed that the least significant bit of the random number extracted from the random number generation circuit 42 or the processed random number is called the 0th bit, and the most significant bit is called the 15th bit.

図11(a)は、乱数発生回路42の構成を詳細に示すブロック図である。図示するように、乱数発生回路42は、パルス発生回路42aと、下位カウンタ42bと、上位カウンタ42cとから構成されている。下位カウンタ42b及び上位カウンタ42cは、いずれも8ビット(1バイト)のカウンタであり、下位カウンタ42bが第0ビット〜第7ビット、上位カウンタ42cが第8ビット〜第15ビットの合計で16ビットのデータ信号を出力する。   FIG. 11A is a block diagram showing the configuration of the random number generation circuit 42 in detail. As shown in the figure, the random number generation circuit 42 includes a pulse generation circuit 42a, a lower counter 42b, and an upper counter 42c. The lower counter 42b and the upper counter 42c are both 8-bit (1 byte) counters, the lower counter 42b is the 0th to 7th bits, and the upper counter 42c is a total of 16 bits from the 8th to 15th bits. The data signal is output.

パルス発生回路42aは、CPU41aの動作クロックの周波数よりも高く、その整数倍とはならない周波数(互いに素とすることが好ましい)でパルス信号を出力する。パルス発生回路42aの出力するパルス信号が下位カウンタ42bにクロック入力される。   The pulse generation circuit 42a outputs a pulse signal at a frequency that is higher than the frequency of the operation clock of the CPU 41a and is not an integral multiple thereof (preferably relatively prime). The pulse signal output from the pulse generation circuit 42a is clocked into the lower counter 42b.

下位カウンタ42bは、パルス発生回路42aからパルス信号が入力される度に第0ビットのデータ信号をHレベルとLレベルとで交互に反転させる。正論理を適用するものとすると、Hレベルの論理値が1でLレベルの論理値が0に対応する。負論理の場合は、論理値が1の場合をLレベル、論理値が0の場合をHレベルと読み替えれば良い。第0ビットのデータ信号のレベルがHレベルからLレベルに反転するとき、すなわち第0ビットのデータ信号の論理値が1から0に変化する度に第1ビットのデータ信号のレベルをHレベルとLレベルとで交互に反転させる。   The lower counter 42b alternately inverts the 0th bit data signal between the H level and the L level every time a pulse signal is input from the pulse generation circuit 42a. Assuming that positive logic is applied, a logical value of H level corresponds to 1 and a logical value of L level corresponds to 0. In the case of negative logic, a logic value of 1 may be read as L level, and a logic value of 0 may be read as H level. When the level of the 0th bit data signal is inverted from H level to L level, that is, whenever the logic value of the 0th bit data signal changes from 1 to 0, the level of the 1st bit data signal is changed to H level. Inverted alternately with L level.

同様に、第m−1ビットのデータ信号のレベルがHレベルからLレベルに反転するとき、すなわち第m−1ビットのデータ信号の論理値が1から0に変化する度に第mビットのデータ信号のレベルをHレベルとLレベルとで交互に反転させる。また、第7ビットのデータ信号のレベルがHレベルからすなわち第7ビットのデータ信号の論理値が1から0に変化する度に桁上げ信号を出力する。下位カウンタ42bの出力する桁上げ信号が上位カウンタ42cにクロック入力される。   Similarly, when the level of the (m−1) th bit data signal is inverted from the H level to the L level, that is, whenever the logic value of the (m−1) th bit data signal changes from 1 to 0, the mth bit data The signal level is alternately inverted between the H level and the L level. A carry signal is output every time the level of the seventh bit data signal changes from H level, that is, the logical value of the seventh bit data signal changes from 1 to 0. The carry signal output from the lower counter 42b is clocked into the upper counter 42c.

上位カウンタ42cは、下位カウンタ42bから桁上げ信号が入力される度に第8ビットのデータ信号をHレベルとLレベルとで交互に反転させる。第9ビットのデータ信号のレベルがHレベルからLレベルに反転する度に第9ビットのデータ信号のレベルをHレベルとLレベルとで交互に反転させる。同様に、第m−1ビットのデータ信号のレベルがHレベルからLレベルに反転する度に第mビットのデータ信号のレベルをHレベルとLレベルとで交互に反転させる。   The upper counter 42c alternately inverts the eighth bit data signal between the H level and the L level every time a carry signal is input from the lower counter 42b. Each time the level of the 9th bit data signal is inverted from H level to L level, the level of the 9th bit data signal is alternately inverted between H level and L level. Similarly, every time the level of the m−1th bit data signal is inverted from the H level to the L level, the level of the mth bit data signal is alternately inverted between the H level and the L level.

下位カウンタ42bのデータ信号を下位8ビットとし、上位カウンタ42cのデータ信号を上位8ビットとした16ビットのデータ信号の論理値は、パルス発生回路42aがパルス信号を出力する度に、0(0000h)→1(0001h)→2(0002h)→…→65535(FFFFh)と値が更新毎に連続するように更新され、最大値の65535(FFFFh)の次は初期値の0(0000h)へと値が循環して、乱数発生回路42から出力されるものとなる。   The logic value of a 16-bit data signal in which the data signal of the lower counter 42b is the lower 8 bits and the data signal of the upper counter 42c is the upper 8 bits is 0 (0000h) every time the pulse generation circuit 42a outputs the pulse signal. ) → 1 (0001h) → 2 (0002h) →... → 65535 (FFFFh) The values are updated so as to be continuous every update, and the maximum value 65535 (FFFFh) is next to the initial value 0 (0000h). The value circulates and is output from the random number generation circuit 42.

サンプリング回路43は、ラッチ回路から構成され、CPU41aからのサンプリング指令(スタートスイッチ7の操作時)に基づいて、乱数発生回路42からそのときに出力されている16ビットのデータ信号をラッチし、ラッチしたデータ信号を出力する。CPU41aは、I/Oポート41dを介してサンプリング回路43から入力されたデータ信号に対応した数値データを、乱数発生回路42が発生する乱数として抽出するものとなる。尚、以下では、乱数発生回路42から出力されるデータ信号は、その論理値に応じた乱数として説明するものとする。   The sampling circuit 43 includes a latch circuit, and latches and latches a 16-bit data signal output from the random number generation circuit 42 at that time based on a sampling command (when the start switch 7 is operated) from the CPU 41a. Output the data signal. The CPU 41a extracts numerical data corresponding to the data signal input from the sampling circuit 43 via the I / O port 41d as a random number generated by the random number generation circuit. In the following description, the data signal output from the random number generation circuit 42 is described as a random number corresponding to the logical value.

図11(b)は、乱数発生回路42から抽出した乱数をCPU41aがソフトウェアにより内部抽選用の乱数に加工するまでの説明図である。乱数発生回路42から抽出された乱数は、CPU41aが有する16ビットの汎用レジスタ41GRに格納されるものとなる。   FIG. 11B is an explanatory diagram until the CPU 41a processes the random number extracted from the random number generation circuit 42 into a random number for internal lottery by software. The random number extracted from the random number generation circuit 42 is stored in a 16-bit general-purpose register 41GR included in the CPU 41a.

乱数発生回路42から抽出された乱数が汎用レジスタ41GRに格納されると、CPU41aは、他の汎用レジスタまたはRAM41cの作業領域を用いて、汎用レジスタ41GRの下位バイト(下位カウンタ42bから抽出した値)と、上位バイトの値(上位カウンタ42cから抽出した値)とを入れ替える。   When the random number extracted from the random number generation circuit 42 is stored in the general-purpose register 41GR, the CPU 41a uses the other general-purpose register or the work area of the RAM 41c to lower-order the bytes of the general-purpose register 41GR (value extracted from the lower-order counter 42b). And the value of the upper byte (the value extracted from the upper counter 42c) are exchanged.

次に、CPU41aは、抽出された乱数に対して上位バイトと下位バイトとが入れ替えられた乱数の値を、8080hと論理和演算をする。CPU41aの処理ワードは1バイトなので、実際には上位バイトと下位バイトとについて順次論理和演算を行うものとなる。この論理和演算によって第15ビットと第7ビットは常に1となる。更に、CPU41aは、上位1バイト(第8ビット〜第15ビット)までを1ビットずつ下位にシフトし、これによって空いた第15ビットに1を挿入する。   Next, the CPU 41a performs an OR operation with the value 8080h of the random number in which the upper byte and the lower byte are replaced with respect to the extracted random number. Since the processing word of the CPU 41a is 1 byte, the logical sum operation is actually performed sequentially on the upper byte and the lower byte. By this OR operation, the 15th bit and the 7th bit are always 1. Furthermore, the CPU 41a shifts the upper 1 byte (8th bit to 15th bit) to the lower bit by bit, and inserts 1 into the empty 15th bit.

CPU41aは、このときに汎用レジスタ41GRに格納されている値を、内部抽選用の乱数として取得してRAM41cの所定の領域に記憶させ、これに各役の判定値数を順次加算していくものとなる。内部抽選用の乱数の第15ビットと第14ビットは常に1となるので、内部抽選用の乱数は、14ビット(16384)の大きさを有する乱数ということになり、実質的に0〜16383の値をとるものとなる。   The CPU 41a acquires the value stored in the general-purpose register 41GR at this time as a random number for internal lottery, stores it in a predetermined area of the RAM 41c, and sequentially adds the number of determination values of each combination to this It becomes. Since the 15th and 14th bits of the random number for internal lottery are always 1, the random number for internal lottery is a random number having a size of 14 bits (16384), which is substantially 0 to 16383. It takes a value.

尚、乱数発生回路42からの乱数の抽出から加工を終了するまでの間は、CPU41aに対する割り込みが禁止される。CPU41aに対して割り込みが発生することによって、当該割り込み処理ルーチンで汎用レジスタ41GRの内容が書き換えられてしまうのを防ぐためである。   Note that interrupts to the CPU 41a are prohibited from the extraction of random numbers from the random number generation circuit 42 to the end of processing. This is to prevent the contents of the general-purpose register 41GR from being rewritten in the interrupt processing routine when an interrupt is generated to the CPU 41a.

次に、リール2L、2C、2Rの図柄の配列と、停止制御とについて説明する。前述したように、リール2L、2C、2Rの回転は、ストップスイッチ8L、8C、8Rを操作したときから4コマ以内の引き込み範囲で停止される。停止すべき図柄は、当選フラグの設定状況に応じて選択されるものであり、各ゲームにおいて設定された有効ライン上に4コマの引き込み範囲で当選している役の図柄を揃えて停止させることができれば、これを揃えて停止させる。当選していない役の図柄は、4コマの引き込み範囲でハズシて停止させる。   Next, the arrangement of symbols on the reels 2L, 2C, and 2R and stop control will be described. As described above, the rotation of the reels 2L, 2C, and 2R is stopped within a drawing range within 4 frames from when the stop switches 8L, 8C, and 8R are operated. The symbols to be stopped are selected according to the setting status of the winning flag, and the symbols of the winning combination in the drawing range of 4 frames on the active line set in each game are stopped. If you can, stop them all together. Symbols that have not been won will be stopped within the 4-frame pull-in range.

ここで、図2に示すように、「スイカ」、「ベル」、「JAC」については、リール2L、2C、2Rのいずれについても5コマ以内の間隔で配置されており、4コマの引き込み範囲で必ず可変表示装置2の任意の位置に停止させることができる。つまり、スイカの小役、ベルの小役、リプレイ、JAC、JACINの当選フラグがそれぞれ設定されているときには、遊技者によるストップスイッチ8L、8C、8Rの操作タイミングに関わらずに、必ず当該役に入賞させることができる。   Here, as shown in FIG. 2, “watermelon”, “bell”, and “JAC” are arranged at intervals of 5 frames or less on each of the reels 2L, 2C, and 2R, and the drawing range of 4 frames is shown. Thus, the variable display device 2 can always be stopped at any position. That is, when the winning flags of watermelon, bell, replay, JAC, and JACIN are set, regardless of the operation timing of the stop switches 8L, 8C, and 8R by the player, the combination must be used. You can win a prize.

次に、メイン制御部41のRAM41cの初期化について説明する。メイン制御部41のRAM41cは、512バイトの格納領域を有しており、図12に示すように、各バイト毎に7E00(H)〜7FFF(H)のアドレスが割り当てられているとともに、重要ワーク、一般ワーク、特別ワーク、設定値ワーク、非保存ワーク、未使用領域、スタック領域に区分されている。   Next, initialization of the RAM 41c of the main control unit 41 will be described. The RAM 41c of the main control unit 41 has a 512-byte storage area. As shown in FIG. 12, addresses of 7E00 (H) to 7FFF (H) are assigned to each byte, as well as important work. , General work, special work, set value work, unsaved work, unused area, stack area.

重要ワークは、7E00(H)〜7E27(H)の40バイトの領域であり、各種表示器やLEDの表示用データ、I/Oポート41dの入出力データ、遊技時間の計時カウンタ等、ビッグボーナス終了時に初期化すると不都合があるデータが格納されるワークである。   The important work is an area of 40 bytes from 7E00 (H) to 7E27 (H), and it is a big bonus such as various display and LED display data, I / O port 41d input / output data, game time counter, etc. This work stores data that is inconvenient if it is initialized at the end.

一般ワークは、7E28(H)〜7E8E(H)、7EBA(H)〜7F04(H)の178バイトの領域であり、停止図柄データ、メダルの払出枚数、役の当選フラグ、ビッグボーナス中のメダル払出総数等、ビッグボーナス終了時に初期化可能なデータが格納されるワークである。   The general work is a 178-byte area of 7E28 (H) to 7E8E (H), 7EBA (H) to 7F04 (H). This work stores data that can be initialized at the end of the big bonus, such as the total number of payouts.

特別ワークは、7E8F(H)〜7EB5(H)の39バイトの領域であり、演出制御基板90へコマンドを送信するためのデータ、各種ソフトウェア乱数等、設定開始前にのみ初期化されるデータが格納されるワークである。   The special work is a 39-byte area from 7E8F (H) to 7EB5 (H), and data for transmitting commands to the effect control board 90, various software random numbers, etc., are initialized only before the start of setting. The work to be stored.

設定値ワークは、7EB6(H)の1バイトの領域であり、設定値が格納されるワークであり、設定開始前(設定変更モードへの移行前)の初期化において0が格納された後、1に補正され、設定終了時(設定変更モードへの終了時)に新たに設定された設定値が格納されることとなる。   The set value work is a 1-byte area of 7EB6 (H) and is a work in which the set value is stored. After 0 is stored in the initialization before the setting is started (before the transition to the setting change mode), It is corrected to 1, and the set value newly set at the end of the setting (at the end of the setting change mode) is stored.

非保存ワークは、7EB7(H)〜7EB9(H)の3バイトの領域であり、打止スイッチ36の状態を各種スイッチ類の状態を保持するワークであり、電源投入時にRAM41cのデータが破壊されているか否かに関わらず必ず値が設定されることとなる。   The unsaved work is a 3-byte area from 7EB7 (H) to 7EB9 (H), and is a work that maintains the state of various switches as the stop switch 36. When the power is turned on, the data in the RAM 41c is destroyed. The value is always set regardless of whether or not it is set.

未使用領域は、7F05(H)〜7FD1(H)の205バイトの領域であり、RAM41cの格納領域のうち使用していない領域であり、後述する複数の初期化条件のいずれか1つでも成立すれば初期化されることとなる。   The unused area is a 205-byte area from 7F05 (H) to 7FD1 (H) and is an unused area in the storage area of the RAM 41c, and any one of a plurality of initialization conditions to be described later is satisfied. Then it will be initialized.

スタック領域は、7FD2(H)〜7FFF(H)の45バイトの領域であり、このうち7FD2(H)〜スタックポインタ−1の領域は、スタック領域内の使用されていない未使用スタック領域であり、スタックポインタ〜7FFF(H)の領域は、CPU41aのレジスタから退避したデータが格納されている使用中スタック領域である。このうち未使用スタック領域は、未使用領域と同様に、後述する複数の初期化条件のいずれか1つでも成立すれば初期化されることとなるが、使用中スタック領域は、プログラムの続行のため、初期化されることはない。   The stack area is a 45-byte area from 7FD2 (H) to 7FFF (H), and the area from 7FD2 (H) to stack pointer-1 is an unused stack area in the stack area. The area of the stack pointer to 7FFF (H) is an in-use stack area in which data saved from the register of the CPU 41a is stored. Of these, the unused stack area is initialized if any one of a plurality of initialization conditions to be described later is satisfied, as in the case of the unused area. Therefore, it is not initialized.

本実施例においてメイン制御部41のCPU41aは、図13(a)に示すように、設定開始前(設定変更モードへの移行前)、ビッグボーナス終了時、電源投入時にRAM41cのデータが破壊されていないとき、1ゲーム終了時の4つからなる初期化条件が成立した際に、各初期化条件に応じて初期化される領域の異なる4種類の初期化を行う。   In this embodiment, as shown in FIG. 13A, the CPU 41a of the main control unit 41 destroys the data in the RAM 41c before starting the setting (before shifting to the setting change mode), at the end of the big bonus, and at the time of turning on the power. When there is not, when four initialization conditions at the end of one game are satisfied, four types of initializations with different areas initialized according to each initialization condition are performed.

初期化1は、電源投入時において設定キースイッチ37がONの状態であり、設定変更モードへ移行する場合において、その前に行う初期化であり、初期化1では、RAM41cの格納領域のうち、使用中スタック領域を除く全ての領域(未使用領域及び未使用スタック領域を含む)が初期化される。初期化2は、ビッグボーナス終了時に行う初期化であり、初期化2では、RAM41cの格納領域のうち、一般ワーク、未使用領域及び未使用スタック領域が初期化される。初期化3は、電源投入時において設定キースイッチ37がOFFの状態であり、かつRAM41cのデータが破壊されていない場合において行う初期化であり、初期化3では、非保存ワーク、未使用領域及び未使用スタック領域が初期化される。初期化4は、1ゲーム終了時に行う初期化であり、初期化4では、RAM41cの格納領域のうち、未使用領域及び未使用スタック領域が初期化される。   Initialization 1 is an initialization that is performed before the setting key switch 37 is turned on when the power is turned on and shifts to the setting change mode. Initialization 1 includes the storage area of the RAM 41c. All the areas (including the unused area and the unused stack area) except the in-use stack area are initialized. Initialization 2 is initialization performed at the end of the big bonus. In initialization 2, the general work, the unused area, and the unused stack area are initialized in the storage area of the RAM 41c. Initialization 3 is an initialization performed when the setting key switch 37 is in an OFF state when the power is turned on, and the data in the RAM 41c is not destroyed. In the initialization 3, the unsaved work, the unused area, Unused stack area is initialized. Initialization 4 is initialization performed at the end of one game. In initialization 4, an unused area and an unused stack area in the storage area of the RAM 41c are initialized.

ROM41bには、初期化1〜4に対応してそれぞれ初期化する領域の開始アドレスと初期化する領域のサイズを示す初期化サイズとが登録されており、CPU41aがRAM41cの初期化を行う際には、初期化テーブルを参照し、初期化条件に応じて初期化1〜4のいずれかに対応する開始アドレスと初期化サイズを取得し、開始アドレスにポインタを設定し、初期化サイズを設定する。また、初期化サイズが未使用スタック領域のサイズを含むものであれば、未使用スタック領域のサイズ(スタックポインタ−7FD2(H))を計算し、初期化サイズを設定する。そして、ポインタが設定された初期化アドレスから1バイトづつ該当するアドレスの領域を0クリアし、1バイトクリアする毎に初期化サイズを1減算するとともに、ポインタを1進める処理を、初期化サイズが0になるまで実行する。すなわちCPU41aがRAM41cを初期化する際には、初期化条件に応じた領域毎に初期化するのではなく、指定したアドレスから指定したサイズ分の領域を初期化することとなる。   In the ROM 41b, the start address of the area to be initialized and the initialization size indicating the size of the area to be initialized are registered corresponding to each of initializations 1 to 4, and when the CPU 41a initializes the RAM 41c. Refers to the initialization table, acquires the start address and initialization size corresponding to any of initializations 1 to 4 according to the initialization condition, sets a pointer to the start address, and sets the initialization size . If the initialization size includes the size of the unused stack area, the size of the unused stack area (stack pointer-7FD2 (H)) is calculated and the initialization size is set. Then, the area of the address corresponding to each byte from the initialization address where the pointer is set is cleared to 0, and each time the byte is cleared, the initialization size is decremented by 1 and the pointer is advanced by 1. Run until zero. That is, when the CPU 41a initializes the RAM 41c, it does not initialize each area according to the initialization condition, but initializes an area of a specified size from a specified address.

図13(b)は、初期化テーブルを示す図である。初期化テーブルには、前述のように初期化1〜4に対応して開始アドレス及び初期化サイズが登録されている。   FIG. 13B is a diagram showing an initialization table. In the initialization table, the start address and the initialization size are registered corresponding to the initializations 1 to 4 as described above.

初期化1には、開始アドレスとして7E00(H)、初期化サイズとして1D3(H)+M(未使用スタック領域のサイズ:(スタックポインタ−7FD2))バイトが登録されているので、初期化1では、7E00(H)から1D3(H)+Mバイト分の領域が初期化される。そして、図12に示すように、重要ワーク、一般ワーク、特別ワーク、設定値ワーク、非保存ワーク、一般ワーク、未使用領域、未使用スタック領域は、7E00(H)から連続するアドレス領域に割り当てられており、これらの領域のサイズを合計すると1D3(H)+Mバイトとなるので、初期化1において、7E00(H)から1D3(H)+Mバイト分が初期化されることで、重要ワーク、一般ワーク、特別ワーク、設定値ワーク、非保存ワーク、一般ワーク、未使用領域、未使用スタック領域の順番でこれらの各領域が初期化されることとなる。   In initialization 1, 7E00 (H) is registered as the start address, and 1D3 (H) + M (size of unused stack area: (stack pointer−7FD2)) bytes are registered as the initialization size. 7E00 (H) to 1D3 (H) + M bytes are initialized. Then, as shown in FIG. 12, important work, general work, special work, set value work, unsaved work, general work, unused area, and unused stack area are allocated to address areas that are continuous from 7E00 (H). The sum of the sizes of these areas is 1D3 (H) + M bytes. Therefore, in initialization 1, 7D00 (H) is initialized to 1D3 (H) + M bytes, so that These areas are initialized in the order of general work, special work, set value work, non-saved work, general work, unused area, and unused stack area.

初期化2には、2つの開始アドレス及び各アドレス別の初期化サイズが登録されている。これは、初期化2において初期化される一般ワークが離れた2つのアドレス領域に割り当てられているからである。初期化2には、最初に初期化する領域の開始アドレスとして7E28(H)、初期化サイズとして67(H)バイトが登録され、次に初期化する領域の開始アドレスとして7EB7(H)、初期化サイズとして118(H)+Mバイトがそれぞれ登録されているので、初期化2では、7E28(H)から67(H)バイト分の領域及び7EB7(H)から118(H)+Mバイト分の領域が初期化される。そして、7E28(H)〜7E8E(H)の一般ワークのサイズは67(H)バイトとなり、図12に示すように、残りの一般ワークの領域、未使用領域、未使用スタック領域は、7EB7(H)から連続するアドレス領域に割り当てられ、これらの領域のサイズを合計すると118(H)+Mバイトとなるので、初期化2において、7E28(H)から67(H)バイト分が初期化され、7EB7(H)から118(H)+Mバイト分が初期化されることで、一般ワーク、未使用領域、未使用スタック領域の順番でこれらの各領域が初期化されることとなる。   In initialization 2, two start addresses and initialization sizes for each address are registered. This is because the general work initialized in the initialization 2 is allocated to two separate address areas. In initialization 2, 7E28 (H) is registered as the start address of the area to be initialized first, 67 (H) bytes are registered as the initialization size, and 7EB7 (H) is set as the start address of the area to be initialized next. Since 118 (H) + M bytes are registered as the conversion size, in initialization 2, an area for 7E28 (H) to 67 (H) bytes and an area for 7EB7 (H) to 118 (H) + M bytes Is initialized. The size of general workpieces 7E28 (H) to 7E8E (H) is 67 (H) bytes. As shown in FIG. 12, the remaining general workpiece area, unused area, and unused stack area are 7EB7 ( H) are allocated to consecutive address areas, and the total size of these areas is 118 (H) + M bytes. Therefore, in initialization 2, 7E28 (H) to 67 (H) bytes are initialized, By initializing 7EB7 (H) to 118 (H) + M bytes, these areas are initialized in the order of general work, unused area, and unused stack area.

初期化3にも、2つの開始アドレス及び各アドレス別の初期化サイズが登録されている。これは、初期化3において初期化される非保存ワークと未使用領域及び未使用スタック領域とが離れた2つのアドレス領域に割り当てられているからである。初期化3には、最初に初期化する領域の開始アドレスとして7EB7(H)、初期化サイズとして3(H)バイトが登録され、次に初期化する領域の開始アドレスとして7F05(H)、初期化サイズとしてCD(H)+Mバイトがそれぞれ登録されているので、初期化3では、7EB7(H)から3(H)バイト分の領域及び7F05(H)からCD(H)+Mバイト分の領域が初期化される。そして、図12に示すように、非保存ワークは、7EB7(H)から3バイト分の領域であり、未使用領域、未使用スタック領域は、7F05(H)から連続するアドレス領域に割り当てられ、これらの領域のサイズを合計するとCD(H)+Mバイトとなるので、初期化3において、7EB7(H)から3(H)バイト分が初期化され、7F05(H)からCD(H)+Mバイト分が初期化されることで、非保存ワーク、未使用領域、未使用スタック領域の順番でこれらの各領域が初期化されることとなる。   Also in the initialization 3, two start addresses and initialization sizes for each address are registered. This is because the non-saved work initialized in the initialization 3 and the unused area and the unused stack area are allocated to two separate address areas. In initialization 3, 7EB7 (H) is registered as the start address of the area to be initialized first, 3 (H) bytes are registered as the initialization size, and 7F05 (H) is set as the start address of the area to be initialized next. Since CD (H) + M bytes are respectively registered as the conversion size, in initialization 3, an area from 7EB7 (H) to 3 (H) bytes and an area from 7F05 (H) to CD (H) + M bytes Is initialized. Then, as shown in FIG. 12, the unsaved work is an area for 3 bytes from 7EB7 (H), and the unused area and the unused stack area are allocated to address areas that are continuous from 7F05 (H). Since the total size of these areas is CD (H) + M bytes, in initialization 3, 7EB7 (H) to 3 (H) bytes are initialized, and 7F05 (H) to CD (H) + M bytes. When the minutes are initialized, these areas are initialized in the order of the non-saved work, the unused area, and the unused stack area.

初期化4には、開始アドレスとして7F05(H)、初期化サイズとしてCD(H)+Mバイトが登録されているので、初期化4では、7F05(H)からCD(H)+Mバイト分の領域が初期化される。そして、図12に示すように、未使用領域、未使用スタック領域は、7F05(H)から連続するアドレス領域に割り当てられており、これらの領域のサイズを合計するとCD(H)+Mバイトとなるので、初期化4において、7F05(H)からCD(H)+Mバイト分が初期化されることで、未使用領域、未使用スタック領域の順番でこれらの各領域が初期化されることとなる。   In initialization 4, 7F05 (H) is registered as the start address and CD (H) + M bytes are registered as the initialization size. Therefore, in initialization 4, an area from 7F05 (H) to CD (H) + M bytes is registered. Is initialized. As shown in FIG. 12, the unused area and the unused stack area are allocated to address areas that continue from 7F05 (H), and the total size of these areas is CD (H) + M bytes. Therefore, in initialization 4, the CD (H) + M bytes from 7F05 (H) are initialized, so that these areas are initialized in the order of the unused area and the unused stack area. .

また、初期化1〜4のうち初期化1、3については、CPU41aの起動後、割込が許可される前に行われる処理である。一方、初期化2、4については、割込が許可されている状態で行われる処理であるが、これら初期化2、4の実行中は、割込が禁止されるようになっている。すなわち初期化1〜4の実行中においては常に割込が禁止されるようになっている。   In addition, initializations 1 and 3 among initializations 1 to 4 are processes performed after the CPU 41a is started and before an interrupt is permitted. On the other hand, the initializations 2 and 4 are processes performed in a state where interrupts are permitted, but interrupts are prohibited during the execution of these initializations 2 and 4. That is, interrupts are always prohibited during the initializations 1-4.

次に、メイン制御部41のCPU41aが演出制御基板90に対してコマンドを送信する際の制御について説明する。   Next, control when the CPU 41a of the main control unit 41 transmits a command to the effect control board 90 will be described.

図14は、メイン制御部41から演出制御基板90に対して送信されるコマンドの一例を示す図である。   FIG. 14 is a diagram illustrating an example of a command transmitted from the main control unit 41 to the effect control board 90.

BETコマンドは、メダルの投入枚数、すなわち賭数の設定に使用されたメダル枚数を特定可能なコマンドであり、メダル投入時、1枚BETスイッチ5またはMAXBETスイッチ6が操作されて賭数が設定されたときに送信される。   The BET command is a command that can specify the number of medals inserted, that is, the number of medals used to set the bet number. When a medal is inserted, the one-BET switch 5 or the MAX BET switch 6 is operated to set the bet number. Sent when

内部当選コマンドは、内部当選フラグの当選状況、並びに成立した内部当選フラグの種類を特定可能なコマンドであり、スタートスイッチ7が操作されてゲームが開始したときに送信される。   The internal winning command is a command that can specify the winning status of the internal winning flag and the type of the internal winning flag that has been established, and is transmitted when the start switch 7 is operated to start the game.

リール回転開始コマンドは、リールの回転の開始を通知するコマンドであり、リール2L、2C、2Rの回転が開始されたときに送信される。   The reel rotation start command is a command for notifying the start of reel rotation, and is transmitted when rotation of the reels 2L, 2C, and 2R is started.

リール停止コマンドは、停止するリールが左リール、中リール、右リールのいずれかであるか、該当するリールに停止する図柄、を特定可能なコマンドであり、各リールの停止制御が行われる毎に送信される。   The reel stop command is a command that can specify whether the reel to be stopped is the left reel, the middle reel, or the right reel, or the symbol to stop on the corresponding reel, and every time the reel is controlled to stop. Sent.

入賞判定コマンドは、入賞の有無、並びに入賞の種類、入賞時のメダルの払出枚数を特定可能なコマンドであり、全リールが停止して入賞判定が行われた後に送信される。   The winning determination command is a command that can specify the presence / absence of winning, the type of winning, and the number of medals to be paid out at the time of winning, and is transmitted after all the reels are stopped and the winning determination is performed.

払出開始コマンドは、メダルの払出開始を通知するコマンドであり、入賞及びクレジットの精算によるメダルの払出が開始されたときに送信される。また、払出終了コマンドは、メダルの払出終了を通知するコマンドであり、入賞及びクレジットの精算によるメダルの払出が終了したときに送信される。   The payout start command is a command for notifying the start of payout of medals, and is transmitted when the payout of medals by winning and winning a credit is started. The payout end command is a command for notifying the end of payout of medals, and is transmitted when the payout of medals by winning and winning a credit is completed.

遊技状態コマンドは、次ゲームの遊技状態(通常遊技状態であるか、ビッグボーナス中であるか、レギュラーボーナス中であるか、等)を特定可能なコマンドであり、ゲームの終了時に送信される。   The gaming state command is a command that can specify the gaming state of the next game (whether it is a normal gaming state, a big bonus, a regular bonus, etc.), and is transmitted at the end of the game.

待機コマンドは、待機状態へ移行する旨を示すコマンドであり、1ゲーム終了後、賭数が設定されずに一定時間経過して待機状態に移行するときに送信される。   The standby command is a command indicating a transition to the standby state, and is transmitted when the transition to the standby state is made after a certain time has elapsed without setting the bet amount after the end of one game.

初期化コマンドは、遊技状態が初期化された旨を示すコマンドであり、設定終了時、すなわち設定変更モードの終了時に送信される。   The initialization command is a command indicating that the gaming state has been initialized, and is transmitted when the setting ends, that is, when the setting change mode ends.

これら各コマンドのうち初期化コマンドを除くコマンドは、後述するゲーム処理においてゲームの進行に応じて生成され、RAM41cの特別ワークに設けられたコマンドキューに一時格納され、前述したタイマ割込処理において送信される。尚、初期化コマンドは、設定変更モードの終了時にコマンドキューに一時格納され、前述したタイマ割込処理において送信される。   Of these commands, commands other than the initialization command are generated in accordance with the progress of the game in the game processing described later, temporarily stored in a command queue provided in the special work of the RAM 41c, and transmitted in the timer interrupt processing described above. Is done. The initialization command is temporarily stored in the command queue at the end of the setting change mode, and transmitted in the timer interrupt process described above.

図15は、前述したコマンドキューの構成を示す図である。コマンドキューには、最大で16個のコマンドを格納可能な領域が設けられており、複数のコマンドを蓄積できるようになっている。また、各コマンドを格納する領域には、各格納領域毎に領域番号を示す数値(0〜15)が対応付けて設定されている。更に、コマンドキューには、次に送信すべきコマンドが格納されている領域の領域番号を示す送信ポインタと次にコマンドを格納すべき領域の領域番号を示す格納ポインタが設定されている。送信ポインタは、コマンドキューに格納された未送信のコマンドが送信される毎に1加算され、格納ポインタは、コマンドを格納する際に1加算されるようになっており、未送信のコマンドが全て送信されたとき及び未送信のコマンドでコマンドキューの全ての領域が満タンとなったときに送信ポインタが示す領域番号と格納ポインタの領域番号とが同一の番号となる。尚、未送信のコマンドが格納されている場合には、未送信フラグがセットされるため、送信ポインタが示す領域番号と格納ポインタの領域番号とが同一の番号の場合に、未送信フラグがセットされていれば、コマンドキューが未送信のコマンドで満タンである旨が示され、未送信フラグがセットされていなければ未送信のコマンドが空である旨が示されるようになっている。   FIG. 15 is a diagram showing the configuration of the command queue described above. The command queue is provided with an area capable of storing a maximum of 16 commands so that a plurality of commands can be accumulated. In addition, in the area for storing each command, a numerical value (0 to 15) indicating an area number is set in association with each storage area. Further, a transmission pointer indicating the area number of the area where the command to be transmitted next is stored and a storage pointer indicating the area number of the area where the command is to be stored next are set in the command queue. The transmission pointer is incremented by 1 every time an unsent command stored in the command queue is transmitted, and the storage pointer is incremented by 1 when storing the command. The area number indicated by the transmission pointer and the area number of the storage pointer are the same number when transmitted and when all areas of the command queue are full due to an untransmitted command. If an unsent command is stored, the unsent flag is set. Therefore, if the area number indicated by the send pointer is the same as the area number of the stored pointer, the unsent flag is set. If it is, the command queue is shown to be full of unsent commands, and if the unsent flag is not set, it is shown that the unsent commands are empty.

本実施例においてCPU41aは、0.56msの間隔で割込3を発生させるとともに、割込3の発生によりタイマ割込処理を実行するので、タイマ割込処理は0.56ms毎に実行されることとなる。また、図16に示すように、タイマ割込処理では、タイマ割込1〜4が繰り返し行われるようになっており、これらタイマ割込1〜4に固有な処理が2.24msの間隔で行われることとなる。そして、コマンドキューに格納されたコマンドの送信を行うコマンド送信処理は、タイマ割込2で実行されるので、コマンド送信処理も2.24msの間隔で実行されることとなる。   In this embodiment, the CPU 41a generates an interrupt 3 at an interval of 0.56 ms, and executes a timer interrupt process when the interrupt 3 occurs, so that the timer interrupt process is executed every 0.56 ms. It becomes. Further, as shown in FIG. 16, in the timer interrupt process, timer interrupts 1 to 4 are repeatedly performed, and the processes unique to the timer interrupts 1 to 4 are performed at intervals of 2.24 ms. Will be. Since the command transmission process for transmitting the command stored in the command queue is executed by the timer interrupt 2, the command transmission process is also executed at an interval of 2.24 ms.

一方、サブ制御部91では、後に説明するがバッファしたコマンドを1.12msの間隔で実行するタイマ割込処理(サブ)において取得する。このため、CPU41aがタイマ割込処理を実行する毎、すなわち0.56msの間隔でコマンドの送信処理を行った場合には、サブ制御部91側でコマンドを正常に受信できない可能性がある。   On the other hand, as will be described later, the sub control unit 91 acquires the buffered command in the timer interrupt process (sub) in which the command is executed at intervals of 1.12 ms. For this reason, every time the CPU 41a executes the timer interrupt process, that is, when the command transmission process is performed at an interval of 0.56 ms, there is a possibility that the sub-control unit 91 cannot receive the command normally.

しかしながら、本実施例では、前述のようにCPU41aがタイマ割込処理4回につき1回の割合、すなわち2.24msの間隔でコマンド送信処理を実行することで、2つのコマンドが連続して送信される場合でも、最低2.24msの間隔をあけて送信されることとなり、サブ制御部91側でこれら連続して送信されるコマンドを確実に取得することができる。   However, in this embodiment, as described above, the CPU 41a executes the command transmission process at a rate of once every four timer interruption processes, that is, at an interval of 2.24 ms, so that two commands are transmitted continuously. Even in such a case, the commands are transmitted at intervals of at least 2.24 ms, and the commands transmitted continuously can be reliably acquired on the sub-control unit 91 side.

図17(a)(b)は、本実施例におけるコマンドの送信状況の一例を示すタイミングチャートである。   FIGS. 17A and 17B are timing charts showing an example of command transmission status in this embodiment.

本実施例では、図17(a)に示すように、ゲームの進行に応じて、または設定終了時にコマンドが生成され、コマンドキューに格納される。タイマ割込2内のコマンド送信処理においてコマンドキューに格納された未送信のコマンドが検知されると、遅延時間が設定され、設定した遅延時間が経過した時点で、コマンドキューに格納された未送信のコマンドが送信される。   In this embodiment, as shown in FIG. 17A, a command is generated according to the progress of the game or at the end of the setting and stored in the command queue. When an unsent command stored in the command queue is detected in the command transmission process in timer interrupt 2, a delay time is set, and when the set delay time elapses, the unsent command stored in the command queue Command is sent.

具体的には、コマンド送信処理においてコマンドキューに格納された未送信のコマンドを検知すると、0〜15の範囲に設定された遅延用乱数値を取得し、取得した値を補正した2〜17の範囲の値(L)をRAM41cの特別ワークに設けられた遅延カウンタに設定する。   Specifically, when an unsent command stored in the command queue is detected in the command transmission process, the random number for delay set in the range of 0 to 15 is acquired, and the acquired value is corrected to 2 to 17 The range value (L) is set in the delay counter provided in the special work of the RAM 41c.

この際、当該遅延カウンタ値(L)を設定したコマンド送信処理及びその後のタイマ割込2内において実行するコマンド送信処理において遅延カウンタ値を1ずつ減算していき、遅延カウンタ値が0となった時点で、コマンドキューに格納されているコマンドを送信する。   At this time, in the command transmission process in which the delay counter value (L) is set and the command transmission process executed in the timer interrupt 2 thereafter, the delay counter value is decremented by 1, and the delay counter value becomes 0. At that time, the command stored in the command queue is transmitted.

すなわち、コマンド送信処理において検知されたコマンドは、コマンド送信処理の実行間隔(2.24ms)の倍数に相当する時間、詳しくはその際取得した遅延カウンタの値(L)から1を減算した値(L−1)にコマンド送信処理の実行間隔(2.24ms)を乗じた時間{(L)は2〜17の値なので2.24〜35.84ms}が経過した後、送信されることとなる。   That is, the command detected in the command transmission process is a time corresponding to a multiple of the command transmission process execution interval (2.24 ms), more specifically, a value obtained by subtracting 1 from the delay counter value (L) acquired at that time ( (L-1) multiplied by the execution interval (2.24 ms) of command transmission processing {(L is a value of 2 to 17, so 2.24 to 35.84 ms} has passed, and then the transmission is performed. .

また、本実施例では、コマンドキューに複数のコマンドを格納可能な領域が設けられており、コマンドキューに格納されたコマンドの送信を待たずに、新たに生成したコマンドをコマンドキューの空き領域に格納することが可能とされている。すなわち複数のコマンドを蓄積できるようになっている。このため、コマンドの送信が遅延されることに伴ってゲームの進行が停止してしまうことを回避できる。尚、コマンドキューが未送信のコマンドで満タンの場合はこの限りでない。   Also, in this embodiment, an area capable of storing a plurality of commands is provided in the command queue, and a newly generated command is set in an empty area of the command queue without waiting for transmission of the command stored in the command queue. It is possible to store. That is, a plurality of commands can be accumulated. For this reason, it can be avoided that the progress of the game is stopped due to the delay of the command transmission. Note that this is not the case when the command queue is full of unsent commands.

また、コマンド格納処理では、コマンドキューに複数のコマンドを格納する際にこれらコマンドをその生成順に格納するとともに、コマンド送信処理ではコマンドキューに格納された順番でコマンドを送信するようになっている。すなわちコマンドキューに格納されたコマンドは、常に生成された順番で送信されるようになっている。   In the command storage process, when a plurality of commands are stored in the command queue, these commands are stored in the order of generation, and in the command transmission process, the commands are transmitted in the order stored in the command queue. That is, commands stored in the command queue are always transmitted in the order in which they are generated.

また、コマンドキューに未送信のコマンドが複数格納されている場合には、最初に生成されたコマンドを送信した後、次に実行するコマンド送信処理において改めてコマンドキューに未送信のコマンドが格納されているかを判定し、コマンドが格納されている場合には、その時点でそのコマンドの遅延時間(遅延カウンタ値)を設定し、その遅延時間が経過した時点で送信する。このため、複数のコマンドがコマンドキューに格納されている場合には、各々の送信間隔が最短(遅延カウンタの値として2が決定された場合)でも、図17(a)に示すように、4.48ms(2.24×2ms)の間隔をあけて送信されることとなる。言い換えれば、コマンドの送信後、4.48msが経過するまでは新たなコマンドの送信が禁止されるようになっている。   In addition, when a plurality of unsent commands are stored in the command queue, after the first generated command is transmitted, the unsent commands are stored in the command queue again in the command transmission process to be executed next. If the command is stored, the delay time (delay counter value) of the command is set at that time, and the command is transmitted when the delay time has elapsed. Therefore, when a plurality of commands are stored in the command queue, even if each transmission interval is the shortest (when 2 is determined as the delay counter value), as shown in FIG. .48 ms (2.24 × 2 ms) are transmitted at intervals. In other words, transmission of a new command is prohibited until 4.48 ms elapses after the command is transmitted.

本実施例のスロットマシン1では、リール2L、2C、2Rに配列された図柄数が21個とされているとともに、回転速度が750msで1回転(1分間で80回転)するように構成されており、各リール2L、2C、2Rが1図柄移動するのに要する時間は35.7ms(=750/21ms)となる。   In the slot machine 1 of the present embodiment, the number of symbols arranged on the reels 2L, 2C, and 2R is 21, and the rotation speed is 750 ms and the rotation is 1 rotation (80 rotations per minute). The time required for each reel 2L, 2C, 2R to move one symbol is 35.7 ms (= 750/21 ms).

また、演出制御基板90側で目押しの補助となるような演出が行われてしまうことを防止するためには、CPU41aが演出制御基板90にコマンドを送信するときに、遅延時間の最大値としてリール2L、2C、2Rが1図柄移動するのに要する時間以上の時間を設定する必要がある。すなわち本実施例では、遅延時間の最大値として35.7ms以上の時間を設定する必要がある。   Further, in order to prevent an effect that assists the presentation on the effect control board 90 side, when the CPU 41a transmits a command to the effect control board 90, the maximum delay time is set. It is necessary to set a time longer than the time required for the reels 2L, 2C, and 2R to move one symbol. That is, in this embodiment, it is necessary to set a time of 35.7 ms or more as the maximum delay time.

一方、演出制御基板90に搭載されたサブ制御部91による演出と、メイン制御部41による制御とのズレが大きくなって違和感が生じるのを防止するためには、コマンド送信処理における遅延時間の最大値をできるだけ短くすることが好ましい。すなわち本実施例の場合には、遅延時間の最大値が35.7ms以上の値で、かつ35.7msに可能な限り近い値に設定されることが好ましい。また、本実施例では、前述したようにコマンド送信処理における遅延時間がコマンド送信処理の実行間隔(2.24ms)の倍数に相当する時間のみ設定可能とされており、これら2.24msの倍数で35.7ms以上の値のうち最小の値は、2.24ms×16=35.84msとなることから、本実施例のスロットマシン1において最適な遅延時間の最大値は35.84msとなる。   On the other hand, in order to prevent a sense of discomfort caused by a large gap between the effect by the sub-control unit 91 mounted on the effect control board 90 and the control by the main control unit 41, the maximum delay time in the command transmission process It is preferable to make the value as short as possible. That is, in the case of the present embodiment, it is preferable that the maximum value of the delay time is set to 35.7 ms or more and as close as possible to 35.7 ms. In the present embodiment, as described above, the delay time in the command transmission process can be set only for a time corresponding to a multiple of the execution interval (2.24 ms) of the command transmission process. Since the minimum value among the values of 35.7 ms or more is 2.24 ms × 16 = 35.84 ms, the optimum maximum delay time is 35.84 ms in the slot machine 1 of the present embodiment.

このため、遅延カウンタの値(L)の上限値として17を設定すれば良く、このようにすれば遅延時間の最大値を、本実施例において目押しの補助となるような演出を防止するために最低限必要な遅延時間の最大値以上の値のうち最小の値とすることができる。   For this reason, it is only necessary to set 17 as the upper limit value of the delay counter value (L), and in this way, the maximum value of the delay time is prevented in order to prevent the effect of assisting in the present embodiment. It is possible to set the minimum value among the values that are equal to or greater than the maximum value of the minimum delay time required.

また、本実施例では、図17(b)に示すように、未送信のコマンドが検知された際に設定された遅延時間{2.24×(La−1)ms}が経過する前に停電が発生し、後述する電断割込処理が実行された場合には、当該電断割込処理においてコマンドキューに格納されたコマンド、送信ポインタ、格納ポインタの値、未送信フラグ、その時点の遅延カウンタの値La’がバックアップされるようになっている。そして、電断が復旧して割込禁止が解除された後、未送信のコマンドが残っている場合には、その時点で設定されている遅延カウンタの値La’が0となった時点で未送信のコマンドを送信する。すなわち電断復旧時には、電断時の遅延カウンタの値La’から減算が再開されるようになっており、電断復旧後、遅延時間{2.24×(La’−1)ms}が経過することで未送信のコマンドを送信するようになっている。   Further, in this embodiment, as shown in FIG. 17B, a power failure occurs before the delay time {2.24 × (La-1) ms} set when an untransmitted command is detected. When a power interruption interrupt process described later is executed, the command stored in the command queue, the transmission pointer, the value of the stored pointer, the untransmitted flag, and the delay at that point The counter value La ′ is backed up. If untransmitted commands remain after the interruption of power is restored and the interrupt prohibition is canceled, the delay counter value La ′ set at that time becomes zero. Send a send command. That is, at the time of restoration of power interruption, subtraction is resumed from the value La ′ of the delay counter at the time of power interruption, and the delay time {2.24 × (La′−1) ms} has elapsed after the restoration of power interruption. By doing so, an unsent command is sent.

次に、本実施例におけるメイン制御部41のCPU41aが実行する各種制御内容を、図18〜図35に基づいて以下に説明する。   Next, various control contents executed by the CPU 41a of the main control unit 41 in the present embodiment will be described below with reference to FIGS.

CPU41aは、リセット回路49からリセット信号が入力されると、図18のフローチャートに示す起動処理を行う。尚、リセット信号は、電源投入時及びメイン制御部41の動作が停滞した場合に出力される信号であるので、起動処理は、電源投入に伴うCPU41aの起動時及びCPU41aの不具合に伴う再起動時に行われる処理である。   When the reset signal is input from the reset circuit 49, the CPU 41a performs a startup process shown in the flowchart of FIG. Since the reset signal is a signal output when the power is turned on and when the operation of the main control unit 41 is stagnant, the activation process is performed when the CPU 41a is activated when the power is turned on and when the CPU 41a is activated due to a malfunction. This is a process to be performed.

起動処理では、まず、内蔵デバイスや周辺IC、割込モード、スタックポインタ等を初期化した後(Sa1)、入力ポートから電圧低下信号の検出データを取得し、電圧低下信号が入力されているか否か、すなわち電圧が安定しているか否かを判定し(Sa2)、電圧低下信号が入力されている場合には、いずれの処理も行わないループ処理に移行する。   In the start-up process, first, the built-in device, peripheral IC, interrupt mode, stack pointer, etc. are initialized (Sa1), then the voltage drop signal detection data is acquired from the input port, and whether or not the voltage drop signal is input. That is, it is determined whether or not the voltage is stable (Sa2), and when the voltage drop signal is input, the process proceeds to a loop process in which no process is performed.

Sa2のステップにおいて電圧低下信号が入力されていないと判定した場合には、Iレジスタ及びIYレジスタの値を初期化する(Sa3)。Iレジスタ及びIYレジスタの初期化により、Iレジスタには、割込発生時に参照する割込テーブルのアドレスが設定され、IYレジスタには、RAM41cの格納領域を参照する際の基準アドレスが設定される。これらの値は、固定値であり、起動時には常に初期化されることとなる。   If it is determined in step Sa2 that the voltage drop signal is not input, the values of the I register and IY register are initialized (Sa3). By the initialization of the I register and the IY register, the address of the interrupt table to be referred to when an interrupt occurs is set in the I register, and the reference address for referring to the storage area of the RAM 41c is set in the IY register. . These values are fixed values and are always initialized at startup.

次いで、RAM41cへのアクセスを許可し(Sa4)、設定キースイッチ37がONの状態か否かを判定する(Sa5)。Sa5のステップにおいて設定キースイッチ37がONの状態でなければ、RAM41cの全ての格納領域(未使用領域及び未使用スタック領域を含む)のRAMパリティを計算し(Sa6)、RAMパリティが0か否かを判定する(Sa7)。正常に電断割込処理が行われていれば、RAMパリティが0になるはずであり、Sa7のステップにおいてRAMパリティが0でなければ、RAM41cに格納されているデータが正常ではないので、図19に示すRAM異常エラー処理に移行する。   Next, access to the RAM 41c is permitted (Sa4), and it is determined whether or not the setting key switch 37 is in an ON state (Sa5). If the setting key switch 37 is not in the ON state in step Sa5, the RAM parity of all storage areas (including the unused area and the unused stack area) of the RAM 41c is calculated (Sa6). Is determined (Sa7). If the power interruption interrupt processing is normally performed, the RAM parity should be 0. If the RAM parity is not 0 in the step of Sa7, the data stored in the RAM 41c is not normal. The process proceeds to the RAM abnormality error process shown in FIG.

また、Sa7のステップにおいてRAMパリティが0であれば、更に破壊診断用データが正常か否かを判定する(Sa8)。正常に電断割込処理が行われていれば、破壊診断用データが設定されているはずであり、Sa8のステップにおいて破壊診断用データが正常でない場合(破壊診断用データが電断時に格納される5A(H)以外の場合)にも、RAM41cのデータが正常ではないので、図19に示すRAM異常エラー処理に移行する。   If the RAM parity is 0 in step Sa7, it is further determined whether or not the destructive diagnosis data is normal (Sa8). If power interruption interrupt processing is performed normally, the data for destruction diagnosis should be set. If the data for destruction diagnosis is not normal in step Sa8 (the data for destruction diagnosis is stored at the time of power interruption. In the case other than 5A (H), the data in the RAM 41c is not normal, and the routine proceeds to the RAM abnormality error processing shown in FIG.

RAM異常エラー処理では、図19に示すように、RAM異常エラーコードを遊技補助表示器12に表示した後(Sb1)、いずれの処理も行わないループ処理に移行する。   In the RAM abnormality error process, as shown in FIG. 19, after the RAM abnormality error code is displayed on the game auxiliary display 12 (Sb1), the process proceeds to a loop process in which no process is performed.

また、Sa8のステップにおいて破壊診断用データが正常であると判定した場合には、RAM41cのデータは正常であるので、RAM41cの非保存ワーク、未使用領域及び未使用スタック領域を初期化する初期化3を行った後(Sa9)、破壊診断用データをクリアする(Sa10)。次いで、各レジスタを電断前の状態に復帰し(Sa11)、割込を許可して(Sa12)、電断前の最後に実行していた処理に戻る。   If it is determined in step Sa8 that the destructive diagnosis data is normal, the data in the RAM 41c is normal. Therefore, initialization for initializing the non-saved work, the unused area, and the unused stack area in the RAM 41c is performed. After performing step 3 (Sa9), the destruction diagnosis data is cleared (Sa10). Next, each register is restored to the state before the power interruption (Sa11), the interrupt is permitted (Sa12), and the process executed at the end before the power interruption is returned to.

また、Sa5のステップにおいて設定キースイッチ37がONの状態であれば、RAM41cの格納領域のうち、使用中スタック領域を除く全ての格納領域を初期化する初期化1を実行した後(Sa13)、設定値ワークに格納されている値(この時点では0)を1に補正する(Sa14)。次いで、割込を許可して(Sa15)、図20に示す設定変更処理、すなわち設定変更モードに移行し(Sa16)、設定変更処理の終了後、ゲーム処理に移行する。   If the setting key switch 37 is in the ON state in step Sa5, after executing initialization 1 for initializing all storage areas in the storage area of the RAM 41c except for the used stack area (Sa13), The value stored in the set value work (0 at this time) is corrected to 1 (Sa14). Next, interruption is permitted (Sa15), and the setting change process shown in FIG. 20, that is, the setting change mode is entered (Sa16). After the setting change process is completed, the game process is entered.

設定変更処理では、図20に示すように、RAM41cの設定値ワークに格納されている設定値(設定変更処理に移行する前に設定値ワークの値は1に補正されているので、ここでは1である)を読み出す(Sb1)。   In the setting change process, as shown in FIG. 20, the setting value stored in the setting value work of the RAM 41c (the value of the setting value work is corrected to 1 before shifting to the setting changing process. Is read out (Sb1).

その後、リセット/設定スイッチ38とスタートスイッチ7の操作の検出待ちの状態となり(Sb2、Sb3)、Sb2のステップにおいてリセット/設定スイッチ38の操作が検出されると、Sb1のステップにおいて読み出した設定値に1を加算し(Sb4)、加算後の設定値が7であるか否か、すなわち設定可能な範囲を超えたか否かを判定し(Sb5)、加算後の設定値が7でなければ、再びSb2、Sb3のステップにおけるリセット/設定スイッチ38とスタートスイッチ7の操作の検出待ちの状態に戻り、Sb5のステップにおいて加算後の設定値が7であれば設定値を1に補正した後(Sb6)、再びSb2、Sb3のステップにおけるリセット/設定スイッチ38とスタートスイッチ7の操作の検出待ちの状態に戻る。   Thereafter, the operation enters a state of waiting for detection of the operation of the reset / setting switch 38 and the start switch 7 (Sb2, Sb3). When the operation of the reset / setting switch 38 is detected in the step Sb2, the set value read in the step Sb1. 1 is added (Sb4), and it is determined whether or not the set value after the addition is 7, that is, whether or not the settable range is exceeded (Sb5). If the set value after the addition is not 7, After returning to the state of waiting for detection of the operation of the reset / setting switch 38 and the start switch 7 in the steps Sb2 and Sb3 again, if the set value after addition is 7 in the step Sb5, the set value is corrected to 1 (Sb6 ), The process returns to the detection waiting state for the operation of the reset / setting switch 38 and the start switch 7 in the steps Sb2 and Sb3.

また、Sb3のステップにおいてスタートスイッチ7の操作が検出されると、その時点で選択されている変更後の設定値をRAM41cの設定値ワークに格納して、設定値を確定した後(Sb7)、設定キースイッチ37がOFFの状態となるまで待機する(Sb8)。そして、Sb8のステップにおいて設定キースイッチ37のOFFが判定されると、図18のフローチャートに復帰し、ゲーム処理に移行することとなる。   When the operation of the start switch 7 is detected in step Sb3, the changed set value selected at that time is stored in the set value work of the RAM 41c and the set value is confirmed (Sb7). Wait until the setting key switch 37 is turned off (Sb8). If it is determined in step Sb8 that the setting key switch 37 is OFF, the process returns to the flowchart of FIG. 18, and the process proceeds to the game process.

このように起動処理においては、設定キースイッチ37がONの状態ではない場合に、RAMパリティが0であるか否か、破壊診断用データが正常であるか否かを判定することでRAM41cに記憶されているデータが正常か否かを判定し、RAM41cのデータが正常でなければ、RAM異常エラー処理に移行する。RAM異常エラー処理では、RAM異常エラーコードを遊技補助表示器12に表示させた後、いずれの処理も行わないループ処理に移行するので、ゲームの進行が不能化される。そして、RAM41cのデータが正常でなければ、割込が許可されることがないので、一度RAM異常エラー処理に移行すると、設定キースイッチ37がONの状態で起動し、割込が許可されるまでは、電断しても電断割込処理は行われない。すなわち電断割込処理において新たにRAMパリティが0となるようにRAM調整用データが計算されて格納されることはなく、破壊診断用データが新たに設定されることもないので、CPU41aが再起動しても設定キースイッチ37がONの状態で起動した場合を除き、CPU41aを再起動させてもゲームを再開させることができないようになっている。   As described above, in the startup process, when the setting key switch 37 is not in the ON state, it is stored in the RAM 41c by determining whether or not the RAM parity is 0 and whether or not the destructive diagnosis data is normal. It is determined whether or not the stored data is normal. If the data in the RAM 41c is not normal, the process proceeds to a RAM abnormality error process. In the RAM abnormality error process, after the RAM abnormality error code is displayed on the game auxiliary display 12, the process proceeds to a loop process in which no process is performed, so that the progress of the game is disabled. If the data in the RAM 41c is not normal, the interrupt is not permitted. Therefore, once the process proceeds to the RAM abnormality error process, the setting key switch 37 is activated and the interrupt is permitted. Will not be interrupted even if it is interrupted. That is, the RAM adjustment data is not calculated and stored so that the RAM parity is newly set to 0 in the power interruption interrupt process, and the destruction diagnosis data is not newly set. Even if the game is started, the game cannot be resumed even if the CPU 41a is restarted except when the setting key switch 37 is turned on.

そして、RAM異常エラー状態に一度移行すると、設定キースイッチ37がONの状態で起動し、RAM41cの使用中スタック領域を除く全ての領域が初期化された後、設定変更処理が行われ、リセット/設定スイッチ38の操作により新たに設定値が選択・設定されるまで、ゲームの進行が不能な状態となる。すなわちRAM異常エラー状態に移行した状態では、リセット/設定スイッチ38の操作により新たに設定値が選択・設定されたことを条件に、ゲームの進行が不能な状態が解除され、ゲームを再開させることが可能となる。   Once the RAM abnormal error state is entered, the setting key switch 37 is activated and all areas except for the used stack area of the RAM 41c are initialized. The game cannot be progressed until a new set value is selected and set by operating the setting switch 38. In other words, in the state that has shifted to the RAM abnormal error state, the state where the game cannot be progressed is released and the game is resumed on condition that a new set value is selected and set by operating the reset / setting switch 38. Is possible.

図21は、CPU41aが実行するゲーム処理の制御内容を示すフローチャートである。   FIG. 21 is a flowchart showing the control contents of the game process executed by the CPU 41a.

ゲーム処理では、BET処理(Sd1)、内部抽選処理(Sd2)、リール回転処理(Sd3)、リール停止処理(Sd4)、入賞判定処理(Sd5)、払出処理(Sd6)、ゲーム終了時処理(Sd7)を順に実行し、ゲーム終了時処理が終了すると、再びBET処理に戻る。   In the game process, a BET process (Sd1), an internal lottery process (Sd2), a reel rotation process (Sd3), a reel stop process (Sd4), a winning determination process (Sd5), a payout process (Sd6), and a game end process (Sd7) ) Are executed in order, and when the game end process is completed, the process returns to the BET process again.

Sd1のステップにおけるBET処理では、賭数を設定可能な状態で待機し、所定数の賭数が設定され、スタートスイッチ7が操作された時点で賭数を確定する処理を実行する。また、前回のゲームでリプレイ入賞が発生した場合には、前回のゲームと同じ賭数を設定する。   In the BET process in the step of Sd1, the process waits in a state where the bet number can be set, sets a predetermined number of bets, and executes a process of determining the bet number when the start switch 7 is operated. Further, when a replay winning is generated in the previous game, the same bet number as in the previous game is set.

Sd2のステップにおける内部抽選処理では、Sd1のステップにおけるスタートスイッチ7の検出によるゲームスタートと同時に内部抽選用の乱数を抽出し、抽出した乱数の値に基づいて上記した各役への入賞を許容するかどうかを決定する処理を行う。この内部抽選処理では、それぞれの抽選結果に基づいて、RAM41cに当選フラグが設定される。   In the internal lottery process in step Sd2, a random number for internal lottery is extracted simultaneously with the start of the game by the detection of the start switch 7 in step Sd1, and the winning of each above-described combination is permitted based on the extracted random number value. Process to determine whether or not. In this internal lottery process, a winning flag is set in the RAM 41c based on the respective lottery results.

Sd3のステップにおけるリール回転処理では、各リール2L、2C、2Rを回転させる処理を実行する。このリール回転処理においては、全てのリール2L、2C、2Rが定速回転した時点でストップスイッチ8L、8C、8Rの操作を有効とする。   In the reel rotation process in step Sd3, a process of rotating each reel 2L, 2C, 2R is executed. In this reel rotation process, the operation of the stop switches 8L, 8C, 8R is validated when all the reels 2L, 2C, 2R rotate at a constant speed.

Sd4のステップにおけるリール停止処理では、遊技者によるストップスイッチ8L、8C、8Rの操作が検出され、各リール2L、2C、2Rの停止条件が成立したことに応じて対応するリール2L、2C、2Rの回転を停止させる処理を実行する。   In the reel stop process in the step of Sd4, the player's operation of the stop switches 8L, 8C, 8R is detected, and the corresponding reels 2L, 2C, 2R corresponding to the fact that the stop condition of each reel 2L, 2C, 2R is satisfied. Execute the process to stop the rotation.

Sd5のステップにおける入賞判定処理では、Sd4のステップにおいて全てのリール2L、2C、2Rの回転が停止したと判定した時点で、各リール2L、2C、2Rに導出された表示結果に応じて入賞が発生したか否かを判定する処理を実行する。   In the winning determination process in step Sd5, when it is determined in step Sd4 that the rotation of all the reels 2L, 2C, and 2R has been stopped, a winning is determined according to the display result derived for each reel 2L, 2C, and 2R. A process of determining whether or not it has occurred is executed.

Sd6のステップにおける払出処理では、Sd5のステップにおいて入賞の発生が判定された場合に、その入賞に応じた払出枚数に基づきクレジットの加算並びにメダルの払出等の処理を行う。   In the payout process in step Sd6, when it is determined in step Sd5 that a winning has occurred, processing such as addition of credits and payout of medals is performed based on the number of payouts according to the win.

Sd7のステップにおけるゲーム終了時処理では、次のゲームに備えて遊技状態を設定する処理を実行する。また、ゲーム終了時処理では、RAM41cの未使用領域及び未使用スタック領域を初期化する初期化4を行うとともに、特に、ビッグボーナス終了時においては、RAM41cの未使用領域及び未使用スタック領域に加えて一般ワークを初期化する初期化2を行う。   In the game end process in the step of Sd7, a process for setting a gaming state in preparation for the next game is executed. In addition, in the process at the end of the game, initialization 4 is performed to initialize the unused area and the unused stack area of the RAM 41c. In particular, at the end of the big bonus, in addition to the unused area and the unused stack area of the RAM 41c. Perform initialization 2 to initialize the general workpiece.

図22〜24は、CPU41aがSd2のステップにおいて実行する内部抽選処理の制御内容を示すフローチャートである。   22-24 is a flowchart which shows the control content of the internal lottery process which CPU41a performs in the step of Sd2.

内部抽選処理では、まず、詳細を後述する乱数取得処理を行う(Se1)。この乱数取得処理においては、乱数発生回路(図示略)が発生する乱数に基づいて、内部抽選用の乱数の値が取得されることとなる。   In the internal lottery process, first, a random number acquisition process whose details will be described later is performed (Se1). In this random number acquisition process, a random number value for internal lottery is acquired based on a random number generated by a random number generation circuit (not shown).

そして、RAMの設定値ワークに格納されている設定値を読み出し(Se2)、読み出した設定値が1〜6の範囲か否か、すなわち設定値ワークに格納されている設定値が適正な値か否かを判定し(Se3)、読み出した設定値が1〜6の範囲の値でなければ、図19に示すRAM異常エラー処理に移行する。   Then, the set value stored in the RAM set value work is read (Se2), and whether or not the read set value is in the range of 1 to 6, that is, the set value stored in the set value work is an appropriate value. If the read set value is not a value in the range of 1 to 6, the process proceeds to the RAM abnormality error process shown in FIG.

また、Se3のステップにおいて読み出した設定値が1〜6の範囲であれば、現在の遊技状態が通常遊技状態であるか否かを判定し(Se4)、通常遊技状態であれば、通常遊技状態に対応して、図6(a)に示す遊技状態別当選役テーブルに登録されている順番で小役及び再遊技役を読み出す(Se5)。Sd1のステップで設定されたBET数(賭数)を読み出し、当該役と読み出したBET数に対応する役について、図6(b)の小役及び再遊技役用の役別テーブルから共通フラグの設定状況を取得する(Se6)。この結果、当該役、当該BET数について共通フラグが設定されているかどうかを判定する(Se7)。   Further, if the set value read in the step of Se3 is in the range of 1 to 6, it is determined whether or not the current gaming state is the normal gaming state (Se4), and if it is the normal gaming state, the normal gaming state Correspondingly, a small combination and a re-playing combination are read out in the order registered in the winning combination table according to gaming state shown in FIG. 6A (Se5). The BET number (the number of bets) set in the step of Sd1 is read, and the common flag of the combination corresponding to the small combination and the re-playing combination in FIG. The setting status is acquired (Se6). As a result, it is determined whether or not a common flag is set for the combination and the BET number (Se7).

共通フラグが設定されていれば、当該役、当該BET数について図6(b)の小役及び再遊技役用の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se8)。そして、Se10の処理に進む。共通フラグが設定されていなければ、当該役、当該BET数について読み出した設定値に対応して小役及び再遊技役用の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se9)。そして、Se10の処理に進む。   If the common flag is set, the number of determination values stored at the address registered in the role-specific table for the small combination and replay combination in FIG. 6B is acquired for the combination and the number of BETs. (Se8). Then, the process proceeds to Se10. If the common flag is not set, the number of judgment values stored at the address registered in the role-specific table for the small combination and re-playing combination corresponding to the set value read for the combination and the BET number Obtain (Se9). Then, the process proceeds to Se10.

Se10のステップでは、Se8またはSe9のステップにおいて取得した判定値数を内部抽選用の乱数の値に加算し、加算の結果を新たな内部抽選用の乱数の値とする。ここで、判定値数を内部抽選用の乱数の値に加算したときにオーバーフローが生じたかどうかを判定する(Se11)。オーバーフローが生じた場合には、当該役の当選フラグをRAM41cに設定する(Se12)。そして、図23に示すSe14の処理に進む。   In the step of Se10, the number of determination values acquired in the step of Se8 or Se9 is added to the random number value for internal lottery, and the result of the addition is used as a new random number value for internal lottery. Here, it is determined whether or not an overflow has occurred when the number of determination values is added to the random number value for internal lottery (Se11). If an overflow occurs, the winning flag for the combination is set in the RAM 41c (Se12). Then, the process proceeds to Se14 shown in FIG.

Se11のステップにおいてオーバーフローが生じていない場合には、通常遊技状態について定められた小役及び再遊技役のうちで未だ処理対象としていない役があるかどうかを判定する(Se13)。未だ処理対象としていない役があれば、Se5の処理に戻り、通常遊技状態について定められた小役及び再遊技役から次の役を処理対象として処理を継続する。処理対象としていない役がなければ、図23に示すSe14の処理に進む。   If no overflow has occurred in the step of Se11, it is determined whether or not there is a combination that has not been processed yet among the small combination and re-playing combination defined for the normal gaming state (Se13). If there is a combination that has not yet been processed, the process returns to the process of Se5, and the processing continues with the next combination from the small combination and re-game combination determined for the normal gaming state as the processing target. If there is no combination not to be processed, the process proceeds to Se14 shown in FIG.

Se14のステップでは、前回以前のゲームでRAM41cにレギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定され、当該当選フラグに基づいて入賞することなく持ち越されているかどうかを判定する(Se14)。レギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定されていれば、内部抽選処理を終了して、図21のフローチャートに復帰する。また、レギュラーボーナス当選フラグもビッグボーナス当選フラグも設定されていなければ、内部抽選用の乱数を加算前の値、すなわちSe1の乱数取得処理において取得した値に戻す(Se15)。   In the step of Se14, it is determined whether the regular bonus winning flag or the big bonus winning flag is already set in the RAM 41c in the previous game or not, and it is carried over without winning based on the winning flag (Se14). If the regular bonus winning flag or the big bonus winning flag is already set, the internal lottery process is terminated and the process returns to the flowchart of FIG. If neither the regular bonus winning flag nor the big bonus winning flag is set, the random number for internal lottery is returned to the value before addition, that is, the value acquired in the random number acquisition process of Se1 (Se15).

次いで、図6(a)に示す遊技状態別当選役テーブル及び図6(c)に示す特別役用の役別テーブルを参照し、遊技状態別当選役テーブルに登録されている通常遊技状態の抽選対象となる特別役を、特別役用の役別テーブルに登録されている順番で読み出す(Se16)。この際、特別役のハズレが特別役用の役別テーブルに登録されている場合には、特別役のハズレについても登録されている順番で読み出す。更に、図6(c)の特別役用の役別テーブルから共通フラグの設定状況を取得する(Se17)。この結果、当該役について共通フラグが設定されているかどうかを判定する(Se18)。   Next, with reference to the winning combination table according to gaming state shown in FIG. 6 (a) and the special role combination table shown in FIG. 6 (c), lottery of the normal gaming state registered in the winning combination table according to gaming state The target special combination is read out in the order registered in the special combination table for the special combination (Se16). At this time, if the special role lose is registered in the special role-specific table, the special role loses are also read in the registered order. Furthermore, the setting state of the common flag is acquired from the role-specific table for special roles in FIG. 6C (Se17). As a result, it is determined whether a common flag is set for the combination (Se18).

共通フラグが設定されていれば、当該役について図6(c)の特別役用の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se19)。そして、Se21の処理に進む。共通フラグが設定されていなければ、当該役について読み出した設定値に対応して特別役用の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se20)。そして、Se21の処理に進む。   If the common flag is set, the number of determination values stored in the address registered in the special role-specific table of FIG. 6C for the role is acquired (Se19). Then, the process proceeds to Se21. If the common flag is not set, the number of determination values stored at the address registered in the special role-specific table corresponding to the set value read for the corresponding role is acquired (Se20). Then, the process proceeds to Se21.

Se21のステップでは、Se19またはSe20のステップにおいて取得した判定値数を内部抽選用の乱数の値に加算し、加算の結果を新たな内部抽選用の乱数の値とする。ここで、判定値数を内部抽選用の乱数の値に加算したときにオーバーフローが生じたかどうかを判定する(Se22)。オーバーフローが生じた場合には、当該役がハズレ−Aまたはハズレ−Bであるか否かを判定する(Se23)。当該役がハズレ−Aまたはハズレ−Bのいずれかであれば、内部抽選処理を終了して、図21のフローチャートに復帰する。また、当該役がハズレ−Aでもなく、ハズレ−Bでもなければ、当該役の当選フラグをRAM41cに設定する(Se24)。そして、内部抽選処理を終了して、図21のフローチャートに復帰する。   In the step of Se21, the number of determination values acquired in the step of Se19 or Se20 is added to the random number value for internal lottery, and the result of the addition is used as a new random number value for internal lottery. Here, it is determined whether or not an overflow has occurred when the number of determination values is added to the random number value for internal lottery (Se22). If an overflow has occurred, it is determined whether or not the combination is a loss A or a loss B (Se23). If the winning combination is either lose-A or lose-B, the internal lottery process is terminated and the process returns to the flowchart of FIG. If the winning combination is neither Loss A nor Losing B, the winning flag for the winning combination is set in the RAM 41c (Se24). Then, the internal lottery process is terminated, and the process returns to the flowchart of FIG.

Se22のステップにおいてオーバーフローが生じていない場合には、通常遊技状態について定められた特別役(特別役のハズレ含む)のうちで未だ処理対象としていない役があるかどうかを判定する(Se25)。未だ処理対象としていない役があれば、Se16の処理に戻り、通常遊技状態について定められた特別役(特別役のハズレ含む)から次の役を処理対象として処理を継続する。処理対象としていない役がなければ、内部抽選処理を終了して、図21のフローチャートに復帰する。   If no overflow has occurred in the step of Se22, it is determined whether or not there is a combination that has not been processed yet among the special combination (including the special combination lost) determined for the normal gaming state (Se25). If there is a combination that has not yet been processed, the process returns to the processing of Se16, and the processing continues with the next combination from the special combination (including the special combination lost) defined for the normal gaming state as the processing target. If there is no combination not to be processed, the internal lottery process is terminated and the process returns to the flowchart of FIG.

また、Se4のステップにおいて、現在の遊技状態が通常遊技状態でなければ、小役ゲームか否かを判定する(Se26)。小役ゲームであれば、小役ゲームに対応して、図6(a)の遊技状態別当選役テーブルに登録されている役を順番に読み出し(Se27)、Se29の処理に進む。Se26のステップにおいて小役ゲームでなければ、レギュラーボーナスであるので、レギュラーボーナスに対応して図6(a)の遊技状態別当選役テーブルに登録されている役を順番に読み出し(Se28)、Se29の処理に進む。   In the step of Se4, if the current gaming state is not the normal gaming state, it is determined whether or not it is a small role game (Se26). If it is a small role game, corresponding to the small role game, the roles registered in the winning state-specific winning combination table of FIG. 6A are sequentially read (Se27), and the process proceeds to Se29. If it is not a small role game in the step of Se26, it is a regular bonus. Therefore, in correspondence with the regular bonus, the roles registered in the winning combination table according to the gaming state in FIG. 6A are sequentially read (Se28), and Se29. Proceed to the process.

Se29のステップでは、Se27及びSe28のステップで読み出した役の種類がレギュラーボーナス(2)またはJACINであるかどうかを判定する。レギュラーボーナス(2)またはJACINである場合には、前回以前のゲームでRAM41cにレギュラーボーナス(2)当選フラグが既に設定され、当該当選フラグに基づいて入賞することなく持ち越されているかどうかを判定する(Se30)。読み出した役の種類がレギュラーボーナス(2)でもJACINでもなければ、そのままSe31の処理に進む。   In the step of Se29, it is determined whether or not the type of the combination read in the steps of Se27 and Se28 is regular bonus (2) or JACIN. If it is regular bonus (2) or JACIN, it is determined whether or not the regular bonus (2) winning flag has already been set in the RAM 41c in the previous game, and it has been carried over without winning based on the winning flag. (Se30). If the type of the read combination is neither regular bonus (2) nor JACIN, the process proceeds to Se31 as it is.

レギュラーボーナス(2)当選フラグが既に設定されていれば、内部抽選処理を終了して、図21のフローチャートに復帰する(レギュラーボーナス(2)及びJACINは、前述のように遊技状態別当選役テーブルにおいて小役よりも後に登録されているので、これで内部抽選処理が終了することとなるので)。読み出した役の種類がレギュラーボーナス(2)またはJACINであっても、レギュラーボーナス(2)当選フラグが設定されていなければ、Se31の処理に進む。   If the regular bonus (2) winning flag has already been set, the internal lottery process is terminated and the process returns to the flowchart of FIG. 21 (regular bonus (2) and JACIN are the winning combinations by gaming state as described above) In this case, the internal lottery process will be completed because it is registered after the small role. Even if the type of the read combination is regular bonus (2) or JACIN, if the regular bonus (2) winning flag is not set, the process proceeds to Se31.

Se31のステップでは、更にSd1のステップで設定されたBET数(賭数)を読み出し、当該役と読み出したBET数に対応する役について、図6(b)(c)の役別テーブルから共通フラグの設定状況を取得する。この結果、当該役、当該BET数について共通フラグが設定されているかどうかを判定する(Se32)。   In the step of Se31, the BET number (the number of bets) set in the step of Sd1 is further read, and the common flag from the combination table of FIGS. 6B and 6C for the combination and the combination corresponding to the read BET number is read. Get the setting status of. As a result, it is determined whether or not a common flag is set for the combination and the BET number (Se32).

共通フラグが設定されていれば、当該役、当該BET数について図6(b)(c)の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se33)。そして、Se35の処理に進む。共通フラグが設定されていなければ、当該役、当該BET数について読み出した設定値に対応して図6(b)(c)の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se34)。そして、Se35の処理に進む。   If the common flag is set, the determination value number stored in the address registered in the role-specific table of FIGS. 6B and 6C is acquired for the role and the BET number (Se33). Then, the process proceeds to Se35. If the common flag is not set, the number of determination values stored at the address registered in the role-specific table of FIGS. 6B and 6C corresponding to the setting value read for the role and the BET number Is acquired (Se34). Then, the process proceeds to Se35.

Se35のステップでは、Se33またはSe34のステップにおいて取得した判定値数を内部抽選用の乱数の値に加算し、加算の結果を新たな内部抽選用の乱数の値とする。ここで、判定値数を内部抽選用の乱数の値に加算したときにオーバーフローが生じたかどうかを判定する(Se36)。オーバーフローが生じた場合には、当該役の当選フラグをRAM41cに設定する(Se37)。そして、内部抽選処理を終了して、図21のフローチャートに復帰する。   In the step of Se35, the number of determination values acquired in the step of Se33 or Se34 is added to the random number value for internal lottery, and the result of addition is used as a new random number value for internal lottery. Here, it is determined whether or not an overflow has occurred when the number of determination values is added to the random number value for internal lottery (Se36). When an overflow occurs, the winning flag for the combination is set in the RAM 41c (Se37). Then, the internal lottery process is terminated, and the process returns to the flowchart of FIG.

Se36のステップにおいてオーバーフローが生じていない場合には、当該遊技状態について定められた役のうちで未だ処理対象としていない役があるかどうかを判定する(Se38)。未だ処理対象としていない役があれば、Se26の処理に戻り、当該遊技状態について定められた次の役を処理対象として処理を継続する。処理対象としていない役がなければ、内部抽選処理を終了して、図21のフローチャートに復帰する。   If no overflow has occurred in the step of Se36, it is determined whether or not there is a combination that has not been processed yet among the combinations determined for the gaming state (Se38). If there is a combination that has not yet been processed, the process returns to the processing of Se26, and the processing is continued with the next combination determined for the gaming state as the processing target. If there is no combination not to be processed, the internal lottery process is terminated and the process returns to the flowchart of FIG.

以上のように内部抽選処理においては、設定値ワークに格納されている設定値が適正な値であるか否かを確認し、設定値が適正な値でない場合には、前述したRAM異常エラー処理に移行し、起動時にRAM41cのデータが正常ではないと判定された場合と同様に、RAM異常エラー状態となり、ゲームの進行が不能化されるようになっている。   As described above, in the internal lottery process, it is confirmed whether or not the set value stored in the set value work is an appropriate value. If the set value is not an appropriate value, the above-described RAM abnormality error process is performed. As in the case where it is determined that the data in the RAM 41c is not normal at the time of startup, the RAM abnormal error state is entered and the progress of the game is disabled.

また、通常遊技状態においては、同一の内部抽選用の乱数につき小役及び再遊技役と特別役との抽選が別個に行われるようになっているため、通常遊技状態においては、当選となる乱数の範囲が重複する小役(本実施例では、チェリー及びスイカ)と特別役(本実施例では、ビッグボーナス(1)〜(3))とが同時に当選することがある。   Also, in the normal gaming state, since the random number for the same internal lottery is drawn separately for the small role and the re-playing role and the special role, the random number to be won in the normal gaming state A small combination (cherry and watermelon in this embodiment) and a special combination (in this embodiment, big bonuses (1) to (3)) may be won simultaneously.

次に、Se1のステップにおける乱数取得処理を図25のフローチャートに基づいて詳しく説明する。乱数取得処理では、まず、割込を禁止する(Sf1)。次に、サンプリング回路43にサンプリング指令を出力し、乱数発生回路42が発生している乱数をラッチさせ、ラッチさせた乱数の値をI/Oポート41dから入力して、これを抽出する。乱数発生回路42から抽出された乱数の値は、汎用レジスタ41GRに格納される(Sf2)。   Next, the random number acquisition process in the step of Se1 will be described in detail based on the flowchart of FIG. In the random number acquisition process, first, interrupts are prohibited (Sf1). Next, a sampling command is output to the sampling circuit 43, the random number generated by the random number generation circuit 42 is latched, and the value of the latched random number is input from the I / O port 41d and extracted. The random number value extracted from the random number generation circuit 42 is stored in the general-purpose register 41GR (Sf2).

次に、汎用レジスタ41GRに格納された乱数の下位バイトの値と上位バイトの値を、RAM41cの作業領域を用いて互いに入れ替える(Sf3)。次に、汎用レジスタ41GRに格納された乱数の値を8080hと論理和演算する(Sf4)。更に上位バイト(第15〜第8ビット)を1ビットずつ下位にシフトし、これによって空いた第15ビットに1を挿入する。このときに汎用レジスタ41GRに格納された値が内部抽選用の乱数として取得され、RAM41cの所定の領域に保存される(Sf5)。そして、Sf1のステップで禁止した割込を許可してから(Sf6)、乱数取得処理を終了して、図24のフローチャートに復帰する。   Next, the lower byte value and upper byte value of the random number stored in the general-purpose register 41GR are exchanged with each other using the work area of the RAM 41c (Sf3). Next, the value of the random number stored in the general-purpose register 41GR is ORed with 8080h (Sf4). Further, the upper byte (15th to 8th bits) is shifted downward by 1 bit, and 1 is inserted into the empty 15th bit. At this time, the value stored in the general-purpose register 41GR is acquired as a random number for internal lottery and stored in a predetermined area of the RAM 41c (Sf5). Then, after permitting the interrupt prohibited in the step of Sf1 (Sf6), the random number acquisition process is terminated and the process returns to the flowchart of FIG.

次に、CPU41aが初期化条件の成立に応じて実行する初期化1〜4の制御内容を図26〜図30のフローチャートに基づいて説明する。   Next, the control contents of initialization 1 to 4 executed by the CPU 41a in response to the establishment of the initialization condition will be described with reference to the flowcharts of FIGS.

図26は、CPU41aがSa13のステップ、すなわち設定変更モードへの移行前に実行する初期化1の制御内容を示すフローチャートである。   FIG. 26 is a flowchart showing the control contents of initialization 1 executed by the CPU 41a before the transition to the step of Sa13, ie, the setting change mode.

初期化1では、まず、ROM41bの初期化テーブルを参照し、初期化1に対応して登録されている開始アドレスと初期化サイズを読み出す(Sg1)。読み出した開始アドレス(7E00(H))にポインタをセットする(Sg2)。次いで、未使用スタック領域のサイズ(M=スタックポインタ−7FD2(H))を計算し(Sg3)、初期化する領域のバイト数(1DM(H)+M)をセットする(Sg4)。そして、Sg2でセットされた開始アドレスからSg4でセットされたバイト数にわたりデータをクリアするRAMクリア処理を実行し(Sg5)、RAMクリア処理が終了すると、初期化1を終了してもとの処理に復帰する。   In initialization 1, first, the initialization table of the ROM 41b is referred to, and the start address and initialization size registered corresponding to initialization 1 are read (Sg1). A pointer is set to the read start address (7E00 (H)) (Sg2). Next, the size of the unused stack area (M = stack pointer−7FD2 (H)) is calculated (Sg3), and the number of bytes (1DM (H) + M) of the area to be initialized is set (Sg4). Then, a RAM clear process for clearing data from the start address set in Sg2 to the number of bytes set in Sg4 is executed (Sg5). When the RAM clear process is completed, the initialization 1 is completed. Return to.

図27は、図26のSg5のステップにおいて実行するRAMクリア処理の制御内容を示すフローチャートである。   FIG. 27 is a flowchart showing the control contents of the RAM clear process executed in step Sg5 of FIG.

RAMクリア処理では、ポインタが示すアドレスが示す1バイトのデータを0クリアし(Sh1)、初期化バイト数(初期化する領域としてセットされたバイト数)を1減算する(Sh2)。次いで、減算後の初期化バイト数が0となったか否か、すなわち指定されたバイト数全ての初期化が終了したか否かを判定する(Sh3)。減算後の初期化バイト数が0でなければ、ポインタを1進めて(Sh4)、Sh1の処理に戻り、初期化バイト数が0となるまでSh1〜4の処理を繰り返し行う。そして、Sh3のステップにおいて減算後の初期化バイト数が0であれば、指定されたバイト数全ての初期化が終了したこととなるので、RAMクリア処理を終了し、もとの処理に復帰する。   In the RAM clear process, the 1-byte data indicated by the address indicated by the pointer is cleared to 0 (Sh1), and the initialization byte number (the number of bytes set as the area to be initialized) is decremented by 1 (Sh2). Next, it is determined whether or not the number of initialized bytes after subtraction has become 0, that is, whether or not the initialization of all the specified number of bytes has been completed (Sh3). If the number of initialized bytes after subtraction is not 0, the pointer is advanced by 1 (Sh4), the process returns to Sh1, and the processes of Sh1 to 4 are repeated until the number of initialized bytes becomes 0. If the initialization byte count after subtraction is 0 in the step of Sh3, the initialization of all the specified byte counts is completed, so the RAM clear process is terminated and the process returns to the original process. .

図28は、CPU41aがSd7のゲーム終了時処理においてビッグボーナス終了時に実行する初期化2の制御内容を示すフローチャートである。   FIG. 28 is a flowchart showing the control content of initialization 2 executed by the CPU 41a at the end of the big bonus in the game end processing of Sd7.

初期化2では、まず、割込を禁止した後(Si1)、ROM41bの初期化テーブルを参照し、初期化2に対応して登録されている開始アドレスと初期化サイズを読み出す(Si2)。初期化2には、2つの開始アドレス及びそれぞれに対応する初期化サイズが登録されているので、読み出した開始アドレスのうち最初に初期化する領域の開始アドレス(7E28(H))にポインタをセットし(Si3)、最初に初期化する領域のバイト数(67(H))をセットし(Si4)、Si3でセットされた開始アドレスからSi4でセットされたバイト数にわたりデータをクリアするRAMクリア処理(図27参照)を実行する(Si5)。RAMクリア処理が終了すると、読み出した開始アドレスのうち2番目に初期化する領域の開始アドレス(7EBA(H))にポインタをセットし(Si6)、未使用スタック領域のサイズ(M=スタックポインタ−7FD2(H))を計算し(Si7)、2番目に初期化する領域のバイト数(118(H)+M)をセットする(Si8)。そして、Si6でセットされた開始アドレスからSi8でセットされたバイト数にわたりデータをクリアするRAMクリア処理(図27参照)を実行し(Si9)、RAMクリア処理が終了すると、Si1のステップにおいて禁止していた割込を許可し(Si10)、初期化2を終了してもとの処理に復帰する。   In the initialization 2, first, interrupts are prohibited (Si1), and then the start address and the initialization size registered corresponding to the initialization 2 are read with reference to the initialization table of the ROM 41b (Si2). In initialization 2, since two start addresses and initialization sizes corresponding to the two start addresses are registered, a pointer is set at the start address (7E28 (H)) of the area to be initialized first among the read start addresses. (Si3), the number of bytes (67 (H)) of the area to be initialized first is set (Si4), and the RAM clear process for clearing data from the start address set in Si3 over the number of bytes set in Si4 (See FIG. 27) is executed (Si5). When the RAM clear process is completed, a pointer is set to the start address (7EBA (H)) of the second area to be initialized among the read start addresses (Si6), and the size of the unused stack area (M = stack pointer− 7FD2 (H)) is calculated (Si7), and the number of bytes (118 (H) + M) of the second area to be initialized is set (Si8). Then, a RAM clear process (see FIG. 27) for clearing data from the start address set in Si6 to the number of bytes set in Si8 is executed (Si9). When the RAM clear process is completed, it is prohibited in the Si1 step. The interrupt that has been made is permitted (Si10), and the process returns to the original process even after the initialization 2 is completed.

図29は、CPU41aがSa9のステップ、すなわち起動時にRAM41cのデータが正常である場合に実行する初期化3の制御内容を示すフローチャートである。   FIG. 29 is a flowchart showing the control contents of initialization 3 executed when the CPU 41a performs the step of Sa9, that is, when the data in the RAM 41c is normal at the time of activation.

初期化3では、まず、ROM41bの初期化テーブルを参照し、初期化3に対応して登録されている開始アドレスと初期化サイズを読み出す(Sj1)。初期化3には、2つの開始アドレス及びそれぞれに対応する初期化サイズが登録されているので、読み出した開始アドレスのうち最初に初期化する領域の開始アドレス(7EB7(H))にポインタをセットし(Sj2)、最初に初期化する領域のバイト数(3(H))をセットし(Sj3)、Sj2でセットされた開始アドレスからSj3でセットされたバイト数にわたりデータをクリアするRAMクリア処理(図27参照)を実行する(Sj4)。RAMクリア処理が終了すると、読み出した開始アドレスのうち2番目に初期化する領域の開始アドレス(7F05(H))にポインタをセットし(Sj5)、未使用スタック領域のサイズ(M=スタックポインタ−7FD2(H))を計算し(Sj6)、2番目に初期化する領域のバイト数(CD(H)+M)をセットする(Sj7)。そして、Sj5でセットされた開始アドレスからSj7でセットされたバイト数にわたりデータをクリアするRAMクリア処理(図27参照)を実行し(Sj8)、RAMクリア処理が終了すると、初期化3を終了してもとの処理に復帰する。   In initialization 3, first, the initialization table of the ROM 41b is referred to, and the start address and initialization size registered corresponding to initialization 3 are read (Sj1). Since two start addresses and initialization sizes corresponding to the two start addresses are registered in initialization 3, a pointer is set at the start address (7EB7 (H)) of the area to be initialized first among the read start addresses. (Sj2), the number of bytes (3 (H)) of the area to be initialized first is set (Sj3), and the RAM clear process for clearing data from the start address set in Sj2 over the number of bytes set in Sj3 (See FIG. 27) is executed (Sj4). When the RAM clear process is completed, a pointer is set to the start address (7F05 (H)) of the second area to be initialized among the read start addresses (Sj5), and the size of the unused stack area (M = stack pointer− 7FD2 (H)) is calculated (Sj6), and the number of bytes (CD (H) + M) of the second area to be initialized is set (Sj7). Then, a RAM clear process (see FIG. 27) for clearing data from the start address set in Sj5 to the number of bytes set in Sj7 is executed (Sj8). When the RAM clear process is completed, initialization 3 is ended. Return to the original process.

図30は、CPU41aがSd7のゲーム終了時処理において各ゲーム毎に実行する初期化4の制御内容を示すフローチャートである。   FIG. 30 is a flowchart showing the control contents of initialization 4 executed for each game by the CPU 41a in the game end process of Sd7.

初期化4では、まず、割込を禁止した後(Sk1)、ROM41bの初期化テーブルを参照し、初期化4に対応して登録されている開始アドレスと初期化サイズを読み出す(Sk2)。読み出した開始アドレス(7F05(H))にポインタをセットする(Sk3)。次いで、未使用スタック領域のサイズ(M=スタックポインタ−7FD2(H))を計算し(Sk4)、初期化する領域のバイト数(CD(H)+M)をセットする(Sk5)。そして、Sk3でセットされた開始アドレスからSk5でセットされたバイト数にわたりデータをクリアするRAMクリア処理(図27参照)を実行し(Sk6)、RAMクリア処理が終了すると、Sk1のステップにおいて禁止していた割込を許可し(Sk7)、初期化4を終了してもとの処理に復帰する。   In the initialization 4, first, interrupts are prohibited (Sk1), and then the start address and the initialization size registered corresponding to the initialization 4 are read with reference to the initialization table of the ROM 41b (Sk2). A pointer is set to the read start address (7F05 (H)) (Sk3). Next, the size of the unused stack area (M = stack pointer−7FD2 (H)) is calculated (Sk4), and the number of bytes (CD (H) + M) of the area to be initialized is set (Sk5). Then, a RAM clear process (see FIG. 27) for clearing data from the start address set in Sk3 over the number of bytes set in Sk5 is executed (Sk6). When the RAM clear process is completed, it is prohibited in the Sk1 step. The interrupt is permitted (Sk7), and the process returns to the original process even after the initialization 4 is completed.

図31及び図32は、CPU41aが割込3の発生に応じて、すなわち0.56msの間隔で設定変更処理やゲーム処理に割り込んで実行するタイマ割込処理の制御内容を示すフローチャートである。   FIGS. 31 and 32 are flowcharts showing the control contents of the timer interrupt process executed by the CPU 41a by interrupting the setting change process or the game process in response to the occurrence of the interrupt 3, that is, at an interval of 0.56 ms.

タイマ割込処理においては、まず、割込を禁止する(Sm1)。すなわち、タイマ割込処理の実行中に他の割込処理が実行されることを禁止する。そして、使用中のレジスタをスタック領域に退避する(Sm2)。   In the timer interrupt process, interrupts are first prohibited (Sm1). That is, the execution of another interrupt process during the execution of the timer interrupt process is prohibited. Then, the register in use is saved in the stack area (Sm2).

次いで、4種類のタイマ割込1〜4から当該タイマ割込処理において実行すべきタイマ割込を識別するための分岐用カウンタを1進める(Sm3)。Sm3のステップでは、分岐用カウンタ値が0〜2の場合に1が加算され、カウンタ値が3の場合に0に更新される。すなわち分岐用カウンタ値は、タイマ割込処理が実行される毎に、0→1→2→3→0・・・の順番でループする。   Next, the branch counter for identifying the timer interrupt to be executed in the timer interrupt process is advanced by 1 from the four types of timer interrupts 1 to 4 (Sm3). In step Sm3, 1 is added when the branch counter value is 0 to 2, and is updated to 0 when the counter value is 3. That is, the branch counter value loops in the order of 0 → 1 → 2 → 3 → 0... Each time the timer interrupt process is executed.

次いで、分岐用カウンタ値を参照して2または3か、すなわちタイマ割込3またはタイマ割込4かを判定し(Sm4)、タイマ割込3またはタイマ割込4ではない場合、すなわちタイマ割込1またはタイマ割込2の場合には、リールモータ32L、32C、32Rの始動時または定速回転中か否かを確認し、リールモータ32L、32C、32Rの始動時または定速回転中であれば、後述するSm8のモータステップ処理において変更した位相信号データや後述するSm23の最終停止処理において変更した位相信号データを出力するモータ位相信号出力処理を実行する(Sm5)。   Next, referring to the counter value for branching, it is determined whether it is 2 or 3, ie, timer interrupt 3 or timer interrupt 4 (Sm4), and if it is not timer interrupt 3 or timer interrupt 4, that is, timer interrupt In the case of 1 or timer interrupt 2, it is checked whether the reel motors 32L, 32C, 32R are started or whether they are rotating at a constant speed, and whether the reel motors 32L, 32C, 32R are started or are rotating at a constant speed. For example, the motor phase signal output process for outputting the phase signal data changed in the motor step process of Sm8 described later and the phase signal data changed in the final stop process of Sm23 described later is executed (Sm5).

次いで、分起用カウンタ値を参照して1か否か、すなわちタイマ割込2か否かを判定し(Sm6)、タイマ割込2ではない場合、すなわちタイマ割込1の場合には、リールモータ32L、32C、32Rの始動時のステップ時間間隔の制御を行うリール始動処理(Sm7)、リールモータ32L、32C、32Rの位相信号データの変更を行うモータステップ処理(Sm8)、リールモータ32L、32C、32Rの停止後、一定時間経過後に位相信号を1相励磁に変更するモータ位相信号スタンバイ処理(Sm9)を順次実行した後、Sm2においてスタック領域に退避したレジスタを復帰し(Sm20)、Sm1のステップにおいて禁止した割込を許可して(Sm21)、割込前の処理に戻る。   Next, it is determined whether or not it is 1 (ie, timer interrupt 2) by referring to the minute counter value (Sm6). If it is not timer interrupt 2 (ie, timer interrupt 1), the reel motor Reel start processing (Sm7) for controlling the step time interval when starting 32L, 32C, 32R, motor step processing (Sm8) for changing phase signal data of the reel motors 32L, 32C, 32R, reel motors 32L, 32C After the stop of 32R, the motor phase signal standby process (Sm9) for changing the phase signal to one-phase excitation after a certain time has been sequentially executed, and then the register saved in the stack area in Sm2 is restored (Sm20). The interrupt prohibited in the step is permitted (Sm21), and the process returns to the state before the interrupt.

また、Sm6のステップにおいてタイマ割込2の場合には、各種表示器をダイナミック点灯させるLEDダイナミック表示処理(Sm10)、各種LED等の点灯信号等のデータを出力ポートへ出力する制御信号等出力処理(Sm11)、各種ソフトウェア乱数を更新する乱数更新処理(Sm12)、各種時間カウンタを更新する時間カウンタ更新処理(Sm13)、コマンドキューに格納されたコマンドを演出制御基板90に対して送信するコマンド送信処理(Sm14)、外部出力信号を更新する外部出力信号更新処理(Sm15)を順次実行した後、Sm2においてスタック領域に退避したレジスタを復帰し(Sm20)、Sm1のステップにおいて禁止した割込を許可して(Sm21)、割込前の処理に戻る。   In the case of timer interrupt 2 in step Sm6, LED dynamic display processing for dynamically lighting various indicators (Sm10), control signal output processing for outputting data such as lighting signals of various LEDs to an output port, etc. (Sm11), random number update process for updating various software random numbers (Sm12), time counter update process for updating various time counters (Sm13), command transmission for transmitting commands stored in the command queue to the effect control board 90 After sequentially executing the process (Sm14) and the external output signal update process (Sm15) for updating the external output signal, the register saved in the stack area in Sm2 is restored (Sm20), and the interrupt prohibited in the step of Sm1 is permitted. Then (Sm21), the process returns to the state before the interruption.

また、Sm4のステップにおいてタイマ割込3またはタイマ割込4であれば、更に、分起用カウンタ値を参照して3か否か、すなわちタイマ割込4か否かを判定し(Sm16)、タイマ割込4でなければ、すなわちタイマ割込3であれば、入力ポートから各種スイッチ類の検出データを入力するポート入力処理(Sm17)、定速回転中のリール2L、2C、2Rの原点通過をチェックする原点通過時処理(Sm18)、各種スイッチ類の検出信号に基づいてこれら各種スイッチが検出条件を満たしているか否かを判定するスイッチ入力判定処理(Sm19)を順次実行した後、Sm2においてスタック領域に退避したレジスタを復帰し(Sm20)、Sm1のステップにおいて禁止した割込を許可して(Sm21)、割込前の処理に戻る。   If it is timer interrupt 3 or timer interrupt 4 in step Sm4, it is further determined whether it is 3 by referring to the counter value for wake-up, that is, timer interrupt 4 (Sm16). If it is not interrupt 4, that is, timer interrupt 3, port input processing (Sm17) for inputting detection data of various switches from the input port, passing the origin of reels 2L, 2C, 2R during constant speed rotation After the origin passing process (Sm18) to be checked and the switch input determination process (Sm19) for determining whether or not these various switches satisfy the detection condition based on the detection signals of the various switches, the stack is stacked in Sm2. The register saved in the area is restored (Sm20), the interrupt prohibited in the step of Sm1 is permitted (Sm21), and the process before the interruption is returned.

また、Sm17のステップにおいてタイマ割込4であれば、有効なストップスイッチ8L、8C、8Rの検出が判定されたときに、停止位置を決定し、何ステップ後に停止すれば良いかを算出する停止スイッチ処理(Sm22)、停止スイッチ処理で算出された停止までのステップ数をカウントして、停止する時期になったら2相励磁によるブレーキを開始する停止処理(Sm23)、停止処理においてブレーキを開始してから一定時間後に3相励磁とする最終停止処理(Sm24)を順次実行した後、Sm2においてスタック領域に退避したレジスタを復帰し(Sm20)、Sm1のステップにおいて禁止した割込を許可して(Sm21)、割込前の処理に戻る。   If the timer interrupt is 4 in the step of Sm17, the stop position is determined when the detection of the effective stop switches 8L, 8C, and 8R is determined, and the number of steps after which the stop is calculated is calculated. The number of steps until the stop calculated in the switch process (Sm22) and the stop switch process is counted, and when it is time to stop, the stop process (Sm23) starts the brake by the two-phase excitation, and the brake is started in the stop process After executing a final stop process (Sm24) for three-phase excitation after a certain period of time, the registers saved in the stack area in Sm2 are restored (Sm20), and the interrupts prohibited in the Sm1 step are permitted ( Sm21), the process returns to the state before the interruption.

図33は、CPU41aが遊技の進行に応じてコマンドを生成し、コマンドキューに格納する際に実行するコマンド格納処理の制御内容を示すフローチャートである。   FIG. 33 is a flowchart showing the control content of the command storage process executed when the CPU 41a generates a command according to the progress of the game and stores it in the command queue.

尚、CPU41aが送信するコマンドは、2バイトで構成され、1バイト目はMODE(コマンドの分類)を表し、2バイト目はEXT(コマンドの内容)を表す。また、本実施例で示すコマンドの形態は一例であって他のデータ形態を用いても良い。また、本実施例では、コマンドを2バイトの信号で構成しているが、これらコマンドを1バイトの信号または3バイト以上の信号で構成しても良い。   The command transmitted by the CPU 41a is composed of 2 bytes. The first byte represents MODE (command classification), and the second byte represents EXT (command content). Further, the form of the command shown in this embodiment is an example, and other data forms may be used. In this embodiment, the command is composed of a 2-byte signal, but these commands may be composed of a 1-byte signal or a 3-byte or more signal.

コマンド格納処理では、まず、送信すべきコマンドを構成するMODEとEXTを生成する(Sn1)。そして、生成したコマンドを格納ポインタが示す領域番号の領域、すなわちコマンドキューの空き領域に格納した後(Sn2)、格納ポインタが示す領域番号に1を加算する(Sn3)。尚、領域番号は0〜15の範囲の数値なので、格納ポインタが示す通し番号が15の場合に1を加算して16となったときには0に更新する。   In the command storing process, first, MODE and EXT composing a command to be transmitted are generated (Sn1). Then, after storing the generated command in the area of the area number indicated by the storage pointer, that is, in the empty area of the command queue (Sn2), 1 is added to the area number indicated by the storage pointer (Sn3). Since the area number is a numerical value in the range of 0 to 15, when the serial number indicated by the storage pointer is 15, 1 is added and updated to 0 when it becomes 16.

次いで、未送信フラグがセットされているか否かを確認し(Sn4)、未送信フラグがセットされていなければ未送信フラグをセットする(Sn5)。そして、格納ポインタが示す領域番号が送信ポインタが示す領域番号と一致したか否か、すなわち未送信のコマンドでコマンドキューの全ての領域が満タンとなったか否かを確認し、一致している場合には、コマンドキューに格納されている未送信のコマンドが送信されて格納ポインタが示す領域番号と送信ポインタが示す領域番号とが一致しなくなるまで待機し、格納ポインタが示す領域番号と送信ポインタが示す領域番号とが一致しなくなった時点、すなわちコマンドキューに空きができた時点でコマンド格納処理を終了する(Sn6)。   Next, it is confirmed whether or not the untransmitted flag is set (Sn4). If the untransmitted flag is not set, the untransmitted flag is set (Sn5). Then, it is checked whether the area number indicated by the storage pointer matches the area number indicated by the transmission pointer, that is, whether all areas of the command queue are filled with unsent commands. In this case, an unsent command stored in the command queue is transmitted, and waits until the area number indicated by the storage pointer does not match the area number indicated by the transmission pointer, and the area number indicated by the storage pointer and the transmission pointer are waited. The command storing process is terminated when the area number indicated by (2) no longer matches, that is, when the command queue becomes empty (Sn6).

図34は、CPU41aが前述したタイマ割込処理のタイマ割込2内において実行するコマンド送信処理の制御内容を示すフローチャートである。   FIG. 34 is a flowchart showing the control content of the command transmission process executed by the CPU 41a in the timer interrupt 2 of the timer interrupt process described above.

コマンド送信処理では、まず、コマンドの送信遅延時間を設定するための遅延カウンタが0より大きいか否か、すなわちコマンドキューに格納されたコマンドの送信待ちの状態であるか否かを判定する(Sp1)。   In the command transmission process, first, it is determined whether or not the delay counter for setting the transmission delay time of the command is greater than 0, that is, whether or not the command is waiting for transmission of the command stored in the command queue (Sp1). ).

Sp1において送信待ちの状態でない場合には、コマンドキューに未送信のコマンドが格納されている旨を示す前述の未送信フラグがセットされているか否かを判定する(Sp2)。Sp2において未送信フラグがセットされていない場合には、送信すべきコマンドが格納されていないので、コマンド送信処理を終了する。   If it is not waiting for transmission in Sp1, it is determined whether or not the above-mentioned untransmitted flag indicating that an untransmitted command is stored in the command queue is set (Sp2). If the untransmitted flag is not set in Sp2, the command to be transmitted is not stored because the command to be transmitted is not stored.

また、Sp2において未送信フラグがセットされている場合、すなわちコマンドキューに未送信のコマンドが格納されている場合には、乱数カウンタから0〜15の範囲でランダムに発生する乱数値を取得し(Sp3)、取得した乱数値に2を加算して2〜17の値に補正し、遅延カウンタに設定する(Sp4)。   Further, when the unsent flag is set in Sp2, that is, when an unsent command is stored in the command queue, a random number value randomly generated in the range of 0 to 15 is acquired from the random number counter ( Sp3), 2 is added to the obtained random number value to correct it to a value of 2 to 17, and set in the delay counter (Sp4).

次いで、遅延カウンタ値を1減算し(Sp5)、遅延カウンタ値が0より大きいか否か、すなわちコマンドキューの送信ポインタ値が示す領域に格納されたコマンドの送信遅延時間が経過したか否か、を判定し(Sp6)、遅延カウンタ値が0より大きい場合、すなわち送信遅延時間が経過していない場合には、コマンド送信処理を終了する。   Next, 1 is subtracted from the delay counter value (Sp5), whether or not the delay counter value is larger than 0, that is, whether or not the transmission delay time of the command stored in the area indicated by the transmission pointer value of the command queue has elapsed, (Sp6), and if the delay counter value is greater than 0, that is, if the transmission delay time has not elapsed, the command transmission process is terminated.

また、Sp6のステップにおいて遅延カウンタ値が0の場合、すなわち送信遅延時間が経過した場合には、コマンドキューの送信ポインタ値が示す領域に格納されたコマンドを演出制御基板90に対して送信する(Sp7〜Sp10)。詳しくは、まず、コマンドキューの送信ポインタ値が示す領域に格納されたコマンドを構成するMODEを出力し(Sp7)、コマンドを出力した旨をサブ制御部91に通知するためのストローブ信号を所定時間(本実施例では、10μs)出力する(Sp8)。そして、送信ポインタ値が示す領域に格納されたコマンドを構成するEXTを出力し(Sp9)、再度ストローブ信号を所定時間出力する(Sp10)。   If the delay counter value is 0 in the step Sp6, that is, if the transmission delay time has elapsed, the command stored in the area indicated by the transmission pointer value in the command queue is transmitted to the effect control board 90 ( Sp7-Sp10). Specifically, first, MODE composing the command stored in the area indicated by the transmission pointer value of the command queue is output (Sp7), and a strobe signal for notifying the sub-control unit 91 that the command has been output is output for a predetermined time. (In this embodiment, 10 μs) is output (Sp8). Then, EXT constituting the command stored in the area indicated by the transmission pointer value is output (Sp9), and the strobe signal is output again for a predetermined time (Sp10).

次いで、送信ポインタが示す領域番号に1を加算する(Sp11)。尚、領域番号は0〜15の範囲の数値なので、送信ポインタが示す領域番号が15の場合に1を加算して16となったときには0に更新する。   Next, 1 is added to the area number indicated by the transmission pointer (Sp11). Since the area number is a numerical value in the range of 0 to 15, when the area number indicated by the transmission pointer is 15, 1 is added and when it becomes 16, the area number is updated to 0.

次いで、送信ポインタが示す領域番号が格納ポインタが示す通し番号と一致したか否か、すなわちコマンドキューに送信すべきコマンドが格納されているか否かを確認し(Sp12)、一致している場合には、未送信フラグをクリアしてコマンド送信処理を終了する(Sp13)。   Next, it is confirmed whether or not the area number indicated by the transmission pointer matches the serial number indicated by the storage pointer, that is, whether or not the command to be transmitted is stored in the command queue (Sp12). Then, the non-transmission flag is cleared and the command transmission process is terminated (Sp13).

また、Sp1において遅延カウンタ値が0より大きい、すなわち送信待ちの状態であると判定した場合には、Sp5に移行し、送信遅延時間が経過した場合にはコマンドキューの送信ポインタ値が示す領域に格納されたコマンドを送信するとともに、未送信のコマンドが空になった場合には未送信フラグをクリアする等の処理を行い(Sp5〜Sp13)、コマンド送信処理を終了する。   If it is determined in Sp1 that the delay counter value is greater than 0, that is, it is in a transmission waiting state, the process proceeds to Sp5, and if the transmission delay time has elapsed, the command queue transmission pointer value indicates the area. The stored command is transmitted, and when an untransmitted command becomes empty, processing such as clearing an untransmitted flag is performed (Sp5 to Sp13), and the command transmission processing is terminated.

図35は、CPU41aが割込2の発生に応じて、すなわち電断検出回路48からの電圧低下信号が入力されたときに設定変更処理やゲーム処理に割り込んで実行する電断割込処理の制御内容を示すフローチャートである。   FIG. 35 shows control of power interruption interrupt processing executed by the CPU 41a interrupting and executing setting change processing or game processing in response to the occurrence of interrupt 2, that is, when a voltage drop signal from the power interruption detection circuit 48 is input. It is a flowchart which shows the content.

電断割込処理においては、まず、割込を禁止する(Sq1)。すなわち電断割込処理の開始にともなってその他の割込処理が実行されることを禁止する。次いで、使用している可能性がある全てのレジスタをスタック領域に退避する(Sq2)。尚、前述したIレジスタ及びIYレジスタの値は使用されているが、電源投入時の初期化に伴って常に同一の固定値が設定されるため、ここでは保存されない。   In the power interruption interruption process, first, interruption is prohibited (Sq1). That is, other interrupt processing is prohibited from being executed at the start of the power interruption interrupt processing. Next, all registers that may be in use are saved in the stack area (Sq2). Although the values of the I register and IY register described above are used, they are not stored here because the same fixed value is always set with the initialization at the time of power-on.

次いで、入力ポートから電圧低下信号の検出データを取得し、電圧低下信号が入力されているか否かを判定する(Sq3)。この際、電圧低下信号が入力されていなければ、Sq2においてスタック領域に退避したレジスタを復帰し(Sq4)、Sq1のステップにおいて禁止した割込を許可して(Sq5)、割込前の処理に戻る。   Next, the detection data of the voltage drop signal is acquired from the input port, and it is determined whether or not the voltage drop signal is input (Sq3). At this time, if the voltage drop signal is not input, the register saved in the stack area in Sq2 is restored (Sq4), the interrupt prohibited in the step of Sq1 is permitted (Sq5), and the process before the interrupt is performed. Return.

また、Sq3のステップにおいて電圧低下信号が入力されていれば、破壊診断用データ(本実施例では、5A(H))をセットして(Sq6)、全ての出力ポートを初期化する(Sq7)。次いでRAM41cの全ての格納領域(未使用領域及び未使用スタック領域を含む)の排他的論理和が0になるようにRAMパリティ調整用データを計算してセットし(Sq8)、RAM41cへのアクセスを禁止する(Sq9)。   If a voltage drop signal is input in step Sq3, destruction diagnosis data (5A (H) in this embodiment) is set (Sq6), and all output ports are initialized (Sq7). . Next, RAM parity adjustment data is calculated and set so that the exclusive OR of all storage areas (including unused areas and unused stack areas) of the RAM 41c becomes 0 (Sq8), and access to the RAM 41c is performed. It is prohibited (Sq9).

そして、電圧低下信号が入力されているか否かの判定(Sq10、尚、Sq10は、Sq3と同様の処理である)を除いて、何らの処理も行わないループ処理に入る。すなわち、そのまま電圧が低下すると内部的に動作停止状態になる。よって、電断時に確実にCPU41aは動作停止する。また、このループ処理において、電圧が回復し、電圧低下信号が入力されない状態となると、前述した起動処理が実行され、RAMパリティが0となり、かつ破壊診断用データが正常であれば、元の処理に復帰することとなる。   Then, except for the determination of whether or not the voltage drop signal is input (Sq10, where Sq10 is the same processing as Sq3), the processing enters a loop processing in which no processing is performed. That is, when the voltage decreases as it is, the operation is stopped internally. Therefore, the CPU 41a reliably stops operation when the power is interrupted. Further, in this loop processing, when the voltage recovers and the voltage drop signal is not input, the above-described startup processing is executed, and if the RAM parity is 0 and the destructive diagnosis data is normal, the original processing is performed. It will return to.

尚、本実施例では、RAM41cへのアクセスを禁止した後、電圧低下信号の出力状況を監視して、電圧低下信号が入力されなくなった場合に電圧の回復を判定し、起動処理へ移行するようになっているが、ループ処理において何らの処理も行わず、ループ処理が行われている間に、電圧が回復し、リセット回路49からリセット信号が入力されたことに基づいて、起動処理へ移行するようにしても良い。   In this embodiment, after the access to the RAM 41c is prohibited, the output state of the voltage drop signal is monitored, and when the voltage drop signal is not input, it is determined that the voltage is restored, and the process proceeds to the startup process. However, no processing is performed in the loop processing, and the voltage is recovered while the loop processing is being performed, and the process proceeds to the start-up processing based on the input of the reset signal from the reset circuit 49. You may make it do.

次に、演出制御基板90に搭載されたサブ制御部91のCPU91aが実行する各種制御内容を、図36〜図38のフローチャートに基づいて以下に説明する。   Next, various control contents executed by the CPU 91a of the sub-control unit 91 mounted on the effect control board 90 will be described based on the flowcharts of FIGS.

サブ制御部91は、リセット回路95からリセット信号が入力されると、図36に示す起動処理(サブ)を行う。   When the reset signal is input from the reset circuit 95, the sub control unit 91 performs the startup process (sub) shown in FIG.

起動処理(サブ)では、内蔵デバイスや周辺IC、割込モード、スタックポインタ等を初期化した後(Sr1)、RAM91cへのアクセスを許可する(Sr2)。そして、RAM91cの全ての格納領域のRAMパリティを計算し(Sr3)、RAMパリティが0か否かを判定する(Sr4)。RAM91cのデータが正常であれば、RAMパリティが0になるはずであり、Sr4のステップにおいてRAMパリティが0であれば、RAM91cに格納されているデータが正常であるので、各レジスタを復帰した後(Sr5)、割込を許可して(Sr7)、ループ処理に移行する。すなわち電断時の制御状態に復帰する。また、Sr4のステップにおいてRAMパリティが0でなければ、RAM91cに格納されているデータが正常ではないので、RAM91cを初期化した後(Sr6)、割込を許可して(Sr7)、ループ処理に移行する。   In the startup process (sub), the built-in device, peripheral IC, interrupt mode, stack pointer, etc. are initialized (Sr1), and then access to the RAM 91c is permitted (Sr2). Then, the RAM parity of all the storage areas of the RAM 91c is calculated (Sr3), and it is determined whether or not the RAM parity is 0 (Sr4). If the data in the RAM 91c is normal, the RAM parity should be 0. If the RAM parity is 0 in the Sr4 step, the data stored in the RAM 91c is normal. (Sr5), interrupt is permitted (Sr7), and the process proceeds to loop processing. That is, it returns to the control state at the time of power interruption. If the RAM parity is not 0 in step Sr4, the data stored in the RAM 91c is not normal. Therefore, after the RAM 91c is initialized (Sr6), interrupts are permitted (Sr7) and the loop processing is performed. Transition.

図37は、CPU91aが、遊技制御基板40から出力されたストローブ信号の検出に基づき他の処理に割り込んで実行するコマンド受信割込処理の制御内容を示すフローチャートである。尚、ストローブ信号は、コマンド送信時にサブ制御部91の割込端子に入力される信号である。   FIG. 37 is a flowchart showing the control content of the command reception interrupt process executed by the CPU 91a by interrupting and executing another process based on the detection of the strobe signal output from the game control board 40. The strobe signal is a signal input to the interrupt terminal of the sub-control unit 91 at the time of command transmission.

コマンド受信割込処理においては、まず、割込を禁止し(Ss1)、レジスタをRAM91cに退避する(Ss2)。そして、入力ポートからコマンド伝送ラインの検出データ、すなわち遊技制御基板40から出力されるMODEを取得するとともに(Ss3)、再度ストローブ信号が検出されるまで待機する(Ss4)。   In the command reception interrupt process, first, interrupts are prohibited (Ss1), and the register is saved in the RAM 91c (Ss2). Then, the command transmission line detection data from the input port, that is, the MODE output from the game control board 40 is acquired (Ss3), and the process waits until the strobe signal is detected again (Ss4).

次いで、再度ストローブ信号を検出すると、再び入力ポートからコマンド伝送ラインの検出データ、すなわち遊技制御基板40から出力されるEXTを取得する(Ss5)。そして、MODEとEXTから構成されるコマンドをRAM91cに設けられたバッファに格納する(Ss6)。そして、Ss2において退避したレジスタを復帰し(Ss7)、Ss1において禁止した割込を許可し(Ss8)、割込前の状態に戻る。   Next, when the strobe signal is detected again, the detection data of the command transmission line from the input port, that is, the EXT output from the game control board 40 is acquired again (Ss5). Then, a command composed of MODE and EXT is stored in a buffer provided in the RAM 91c (Ss6). Then, the saved register is restored in Ss2 (Ss7), the interrupt prohibited in Ss1 is permitted (Ss8), and the state before the interruption is restored.

図38は、CPU91aが内部クロックのカウントに基づいて1.12msの間隔で実行するタイマ割込処理(サブ)の制御内容を示すフローチャートである。   FIG. 38 is a flowchart showing the control contents of timer interrupt processing (sub) executed by the CPU 91a at intervals of 1.12 ms based on the count of the internal clock.

タイマ割込処理(サブ)においては、まず、バッファにコマンドが格納されているか否かを判定する(St1)。格納されていれば、バッファからコマンドを取得し(St2)、取得したコマンドが初期化コマンドであるか否かを判定する(St3)。そして取得したコマンドが初期化コマンドであれば、RAM91cを初期化した後(St7)、St8の処理に進む。   In the timer interrupt process (sub), first, it is determined whether or not a command is stored in the buffer (St1). If stored, the command is acquired from the buffer (St2), and it is determined whether or not the acquired command is an initialization command (St3). If the acquired command is an initialization command, the RAM 91c is initialized (St7), and then the process proceeds to St8.

また、St3において、取得したコマンドが初期化コマンドでないと判定された場合には、コマンドの内容に応じた演出用周辺機器の制御内容を設定する演出設定処理と(St4)、設定された制御内容に従って演出用周辺機器を制御する演出制御処理を行い(St5)、コマンドに応じた演出の制御を実行し、各種カウンタを更新するカウンタ更新処理を行った後(St6)、St8の処理に進む。   In addition, in St3, when it is determined that the acquired command is not an initialization command, an effect setting process for setting the control content of the peripheral device for effect according to the content of the command (St4), and the set control content Then, an effect control process for controlling the peripheral device for effects is performed (St5), an effect control according to the command is executed, a counter update process for updating various counters is performed (St6), and then the process proceeds to St8.

St8のステップでは、起動時にRAM91cにバックアップされているデータの内容が正常であるか否かを確認できるように、RAM91cの全ての格納領域の排他的論理和が0になるようにRAMパリティ調整用データを計算してセットし、タイマ割込処理(サブ)を終了する。すなわちCPU91aは、メイン制御部41のCPU41aのように電断検出時にRAMパリティ調整用データをセットするのではなく、定期的に実行されるタイマ割込処理(サブ)毎に、RAMパリティ調整用データをセットし、いつ電断しても、復旧時にRAM91cにバックアップされているデータの内容が正常であるか否かを判定できるようになっている。   In step St8, the RAM parity adjustment is performed so that the exclusive OR of all the storage areas of the RAM 91c becomes 0 so that it can be confirmed whether or not the content of the data backed up in the RAM 91c at the time of startup is normal. Data is calculated and set, and the timer interrupt process (sub) ends. That is, the CPU 91a does not set the RAM parity adjustment data when the power interruption is detected like the CPU 41a of the main control unit 41, but the RAM parity adjustment data for each timer interrupt process (sub) that is periodically executed. Even if the power is cut off, it is possible to determine whether or not the content of the data backed up in the RAM 91c at the time of recovery is normal.

次に停電時におけるメイン制御部41のCPU41a及びサブ制御部91のCPU91aの動作状況を図39のタイミングチャートに基づいて説明する。   Next, operation states of the CPU 41a of the main control unit 41 and the CPU 91a of the sub control unit 91 during a power failure will be described based on the timing chart of FIG.

まず、電断検出回路48は、+25Vの直流電圧(以下電源監視用電圧と称す)が+18V以下となったとき(ta1)に電圧低下信号をメイン制御部41に対して出力する。電圧低下信号が入力された際にCPU41aが設定変更処理やゲーム処理の実行中であればゲーム処理に割り込んで電断割込処理が実行される。また、タイマ割込処理の要求(割込3)と同時に電圧低下信号が入力された場合にはタイマ割込処理よりも電断割込処理を優先して電断割込処理が実行される。また、CPU41aがタイマ割込処理の実行中に電圧低下信号が入力された場合には実行中のタイマ割込処理が終了した時点で電断割込処理が実行される(ta2)。尚、本実施例では、タイマ割込処理に要する最大時間と電断割込処理に要する最大時間の合計よりも、電源監視用電圧が電圧低下信号が出力される+18VとなってからCPU41aを駆動させることが可能な電圧(+5V)(ta3)まで降下する時間の方が長いので、停電発生時にCPU41aがタイマ割込処理の実行中であっても電断割込処理を確実に行える時間が担保されるようになっている。   First, the power interruption detection circuit 48 outputs a voltage drop signal to the main control unit 41 when a + 25V DC voltage (hereinafter referred to as a power supply monitoring voltage) becomes + 18V or less (ta1). If the CPU 41a is executing a setting change process or a game process when the voltage drop signal is input, the CPU 41a interrupts the game process to execute the power interruption interrupt process. When a voltage drop signal is input simultaneously with the request for timer interrupt processing (interrupt 3), the power interruption interrupt processing is executed with priority over the power interruption interrupt processing over the timer interrupt processing. Further, when the voltage drop signal is input while the CPU 41a is executing the timer interrupt process, the power interruption interrupt process is executed when the timer interrupt process being executed is completed (ta2). In this embodiment, the CPU 41a is driven after the power monitoring voltage becomes + 18V at which the voltage drop signal is output, rather than the sum of the maximum time required for the timer interrupt process and the maximum time required for the power interruption interrupt process. Since the time to drop to the voltage (+ 5V) (ta3) that can be generated is longer, even when the CPU 41a is executing the timer interrupt process at the time of a power failure, it guarantees the time when the power interrupt process can be performed reliably It has come to be.

また、サブ制御部91の電源電圧(+5V(VCC))の元となる+12V(VCC)は、停電時においても電源基板100に搭載されたコンデンサ309によって電圧の降下が遅延されるようになっており、停電発生時にタイマ割込処理において送信されたコマンドをバッファし、かつバッファしたコマンドをその後のタイマ割込処理(サブ)において取得するのに十分な時間が経過するまで(ta4)、CPU91aを駆動させることが可能な電圧(+7V)が維持されるので、停電発生時に遊技制御基板40からコマンドをバッファした場合でも、当該コマンドを確実に取得し、RAM91cにバックアップされるデータとして反映させる時間が担保されるようになっている。尚、本実施例では、電源監視用電圧が+18V以下となった時点から20ms以上の時間が経過するまでCPU91aを駆動させることが可能な電圧が維持されるようになっているが、少なくともタイマ割込2の実行間隔(CPU91aがコマンドを確実に取得するのに十分な時間)の時間以上にわたり、CPU91aを駆動させることが可能な電圧を維持できれば良い。   Further, + 12V (VCC), which is the source of the power supply voltage (+5 V (VCC)) of the sub-control unit 91, is delayed in voltage drop by the capacitor 309 mounted on the power supply board 100 even during a power failure. The CPU 91a is buffered until a time sufficient for buffering the command transmitted in the timer interrupt process at the time of the power failure and acquiring the buffered command in the subsequent timer interrupt process (sub) (ta4). Since the voltage (+ 7V) that can be driven is maintained, even when the command is buffered from the game control board 40 at the time of a power failure, the time for reliably acquiring the command and reflecting it as data to be backed up in the RAM 91c It has come to be secured. In this embodiment, a voltage that can drive the CPU 91a is maintained until a time of 20 ms or more has elapsed from the time when the power monitoring voltage becomes +18 V or less. It is only necessary to maintain a voltage capable of driving the CPU 91a over a time equal to or longer than the execution interval of the CPU 2 (a time sufficient for the CPU 91a to reliably acquire a command).

以上説明したように、本実施例のスロットマシン1では、メイン制御部41のRAM41cにおける未使用領域が1ゲーム毎に初期化されるので、RAM41cの未使用領域を利用して不正プログラムを格納させても、当該不正プログラムが常駐してしまうことを防止できる。   As described above, in the slot machine 1 of the present embodiment, the unused area in the RAM 41c of the main control unit 41 is initialized for each game, so that the malicious program is stored using the unused area of the RAM 41c. However, it is possible to prevent the unauthorized program from being resident.

また、本実施例では、RAM41cにおける未使用領域に加えてスタック領域における未使用スタック領域も1ゲーム毎に初期化されるので、RAM41cにおいてその時点で使用されていない全ての領域が1ゲーム毎に初期化されることとなり、例え、RAM41cの未使用領域を利用せずに未使用スタック領域を利用して不正プログラムを格納させようとしても、当該不正プログラムが常駐してしまう余地を無くすことができるので、不正プログラムが常駐してしまうことを一層確実に防止できるとともに、例えば、未使用スタック領域に不正なデータ(不正プログラムが指定するアドレス等)を加え、データの復帰時にマイクロコンピュータを誤作動させることでレジスタを不正なものに書き換えてしまうことにより、本来のプログラムとは異なる動作を行わせてしまうような不正も防止できる。更に、未使用スタック領域に不正なデータが格納されることによって、本来であれば退避したデータを格納できるはずの領域が圧迫され、スタック領域がオーバーフローしてしまい、メイン制御部41を構成するマイクロコンピュータが暴走してしまう等の不具合も防止できる。   Further, in this embodiment, the unused stack area in the stack area is initialized for each game in addition to the unused area in the RAM 41c, so that all the unused areas in the RAM 41c at that time are stored for each game. For example, even if it is attempted to store an illegal program using an unused stack area without using an unused area of the RAM 41c, there is no room for the illegal program to reside. Therefore, it is possible to more reliably prevent the unauthorized program from being resident, and for example, to add unauthorized data (such as an address specified by the unauthorized program) to the unused stack area, causing the microcomputer to malfunction when the data is restored. By rewriting the register to an illegal one, the original program Fraud can be prevented that would carry out the operation different from the. Further, by storing illegal data in the unused stack area, an area where the saved data should be stored can be compressed, the stack area overflows, and the micro that configures the main control unit 41 is stored. Problems such as the computer running away can be prevented.

尚、本実施例では、ゲーム終了時にRAM41cの未使用領域及び未使用スタック領域を初期化する初期化4を毎ゲーム実行することで、RAM41cの未使用領域や未使用スタック領域を1ゲーム毎に初期化しているが、少なくとも1ゲーム毎に1回以上RAM41cの未使用領域及び/または未使用スタック領域が初期化されるものであれば、RAM41cの未使用領域及び/または未使用スタック領域の初期化を行うタイミングは、1ゲーム中のどのタイミングであっても良く、例えば、ゲーム開始時や1ゲーム毎に必ず実行される処理の実行時にRAM41cの未使用領域及び/または未使用スタック領域の初期化を行うものであっても良い。   In this embodiment, the initialization area 4 for initializing the unused area and the unused stack area of the RAM 41c is executed every game at the end of the game, so that the unused area and the unused stack area of the RAM 41c are changed for each game. If the unused area and / or the unused stack area of the RAM 41c is initialized at least once per game, but the unused area and / or the unused stack area of the RAM 41c is initialized. The timing for performing the conversion may be any timing during one game. For example, the unused area and / or the unused stack area of the RAM 41c may be initialized at the start of the game or when a process that is always executed for each game is executed. It may be one that performs the conversion.

また、設定開始前(設定変更モードへの移行前)、ビッグボーナス終了時、電源投入時にRAM41cのデータが破壊されていないとき、1ゲーム終了時の4つからなる初期化条件が成立した際に、各初期化条件に応じて初期化される領域の異なる4種類の初期化1〜4を行うとともに、これら4種類の初期化条件のうちどの条件が成立した場合でも、必ずRAM41cにおける未使用領域及びスタック領域における未使用スタック領域が初期化されるので、不正プログラムが常駐してしまうことを一層確実に防止できる。   Also, before the start of setting (before the transition to the setting change mode), at the end of the big bonus, when the data in the RAM 41c is not destroyed at the time of turning on the power, when the four initialization conditions at the end of one game are satisfied. In addition, four types of initializations 1 to 4 having different regions to be initialized are performed in accordance with each initialization condition, and an unused region in the RAM 41c is always used regardless of which of the four types of initialization conditions is satisfied. In addition, since the unused stack area in the stack area is initialized, it is possible to more reliably prevent the illegal program from being resident.

また、メイン制御部41のROM41bには、初期化1〜4に対応してそれぞれ初期化する領域の開始アドレスと初期化する領域のサイズを示す初期化サイズとが登録されており、CPU41aがRAM41cの初期化を行う際には、初期化テーブルを参照し、初期化条件に応じて初期化1〜4のいずれかに対応する開始アドレスと初期化サイズを取得し、開始アドレスにポインタを設定し、初期化サイズを設定する(初期化サイズが未使用スタック領域のサイズを含むものであれば、未使用スタック領域のサイズ(スタックポインタ−7FD2(H))を計算し、初期化サイズを設定する)。そして、ポインタが設定された初期化アドレスから1バイトづつ該当するアドレスの領域を0クリアし、1バイトクリアする毎に初期化サイズを1減算するとともに、ポインタを1進める処理を、初期化サイズが0になるまで実行する。すなわちCPU41aがRAM41cを初期化する際には、初期化条件に応じた領域毎に初期化するのではなく、指定したアドレスから指定したサイズ分の領域を初期化するようになっている。   The ROM 41b of the main control unit 41 registers the start address of the area to be initialized and the initialization size indicating the size of the area to be initialized, corresponding to the initializations 1 to 4, and the CPU 41a stores the RAM 41c. When initialization is performed, the initialization table is referred to, the start address and initialization size corresponding to any of initializations 1 to 4 are obtained according to the initialization condition, and a pointer is set to the start address. The initialization size is set (if the initialization size includes the size of the unused stack area, the size of the unused stack area (stack pointer-7FD2 (H)) is calculated and the initialization size is set. ). Then, the area of the address corresponding to each byte from the initialization address where the pointer is set is cleared to 0, and each time the byte is cleared, the initialization size is decremented by 1 and the pointer is advanced by 1. Run until zero. That is, when the CPU 41a initializes the RAM 41c, it does not initialize each area according to the initialization condition, but initializes an area of a specified size from a specified address.

このため、ROM41bの初期化テーブルに、初期化条件の種類に対応する開始アドレスとその際初期化される領域のサイズのみを設定しておくことで、初期化条件の種類に対応する初期化終了アドレスを個々に設定しておくことなく、初期化条件の種類に対応する領域を初期化することができるとともに、複数種類の初期化を共通の処理(RAM初期化処理)を用いて行えるので、複数種類の初期化を行うためのプログラム容量を削減できる。更に、RAM初期化処理においては、初期化サイズが0か否かを判定するのみで処理の終了を判定するので、現在初期化したバイトのアドレスと終了アドレスとの比較によって処理の終了を判定する場合に比較して、処理負荷を大幅に軽減できる。   Therefore, by setting only the start address corresponding to the type of initialization condition and the size of the area initialized at that time in the initialization table of the ROM 41b, the initialization end corresponding to the type of initialization condition is completed. The area corresponding to the type of initialization condition can be initialized without individually setting addresses, and multiple types of initialization can be performed using a common process (RAM initialization process). The capacity of the program for performing multiple types of initialization can be reduced. Further, in the RAM initialization process, the end of the process is determined only by determining whether or not the initialization size is 0. Therefore, the end of the process is determined by comparing the address of the currently initialized byte with the end address. Compared to the case, the processing load can be greatly reduced.

また、初期化1〜4の実行中においては常に割込が禁止されるようになっており、RAM41cに記憶されているデータを初期化している最中に電断検出回路48から電圧低下信号が入力されても、初期化が終了するまでは電断割込処理が実行されないので、例えば、初期化が完全に終了する前の段階で電断割込処理が行われることにより、初期化されるべきデータのうち初期化されたデータと初期化されていないデータとが混在してしまい、復旧時に電断前の制御状態へ正常に復帰させることができなくなってしまう等の不具合を防止できる。   Further, interrupts are always prohibited during the initializations 1 to 4, and a voltage drop signal is output from the power interruption detection circuit 48 while the data stored in the RAM 41c is being initialized. Even if it is input, the power interruption interrupt process is not executed until the initialization is completed. For example, the power interruption interrupt process is performed at a stage before the initialization is completely completed. It is possible to prevent problems such as initialization data and non-initialization data mixed among power data, and a normal return to the control state before power interruption cannot be performed at the time of recovery.

また、電断割込処理においてRAM41cの未使用領域及び未使用スタック領域を含む全てのデータに基づくRAMパリティが0となるようにRAMパリティ調整用データを計算し、格納するとともに、復旧時においてRAM41cにおける未使用領域及び未使用スタック領域を含む全ての領域に格納されているデータに基づいて計算したRAMパリティが0か否かを判定し、RAMパリティが0でなかった場合には、RAM異常エラー状態となり、設定キースイッチ37をONの状態で電源投入し、RAM41cの使用中スタック領域を除く全ての領域を初期化する初期化1が行われるまで、ゲームの進行が不可能となるので、電源投入時にRAM41cの未使用領域及び/または未使用スタック領域に不正プログラムが格納された場合でも、当該不正プログラムを発見して初期化することができる。   Further, in the power interruption processing, the RAM parity adjustment data is calculated and stored so that the RAM parity based on all data including the unused area and the unused stack area of the RAM 41c becomes 0, and at the time of recovery, the RAM 41c is restored. It is determined whether or not the RAM parity calculated based on the data stored in all the areas including the unused area and the unused stack area is 0. If the RAM parity is not 0, a RAM abnormal error Since the game is impossible until the initialization 1 for initializing all the areas except the used stack area of the RAM 41c is performed, the game is impossible. When an illegal program is stored in the unused area and / or unused stack area of the RAM 41c It can be initialized to discover the malware.

また、本実施例では、RAM41cに記憶されているデータに異常が生じた場合には、RAM異常エラー状態に制御され、ゲームの進行が不能化されるとともに、一度RAM異常エラー状態に制御されると、設定変更モードに移行し、設定変更操作に基づいて設定値を新たに選択・設定しなければ、ゲームの進行が不能化された状態が解除されない。すなわち、RAM41cに記憶されているデータに異常が生じても、スロットマシンにより自動的に設定された設定値ではなく、設定変更操作に基づいて選択・設定された設定値(一般的に、設定変更操作は遊技店の従業員により行われるので、遊技店側が選択した設定値である)に基づいてゲームが行われることが担保されるので、ゲームの公平性を図ることができる。   In the present embodiment, when an abnormality occurs in the data stored in the RAM 41c, the RAM is controlled to an error error state, the game is disabled, and the RAM error error state is once controlled. If the setting change mode is entered and a setting value is not newly selected / set based on the setting change operation, the state where the progress of the game is disabled is not released. That is, even if an abnormality occurs in the data stored in the RAM 41c, it is not the setting value automatically set by the slot machine, but the setting value selected and set based on the setting change operation (generally, the setting change Since the operation is performed by an employee of the amusement store, it is ensured that the game is performed based on the setting value selected by the amusement store side), so that the fairness of the game can be achieved.

また、本実施例では、内部抽選処理において入賞の発生を許容するか否かを決定する際に、RAM41cの設定値ワークに格納されている設定値が適正な値(1〜6の範囲の値)でなければ、デフォルトの設定値(例えば設定1)に基づく確率で入賞の発生を許容するか否かを決定するのではなく、この場合にもRAM異常エラー状態に制御され、ゲームの進行が不能化され、設定変更モードに移行し、設定変更操作に基づいて設定値を新たに選択・設定しなければ、ゲームの進行が不能化された状態が解除されない。すなわ内部抽選処理において入賞の発生を許容するか否かの決定を適正に行うことができない場合にも、設定変更操作に基づいて選択・設定された設定値に基づいてゲームが行われることが担保されるので、ゲームの公平性を図ることができる。   Further, in this embodiment, when determining whether or not winning is allowed in the internal lottery process, the set value stored in the set value work of the RAM 41c is an appropriate value (a value in the range of 1 to 6). If not, it is not determined whether or not the winning is allowed with the probability based on the default setting value (for example, setting 1), but in this case as well, it is controlled to the RAM abnormal error state, and the progress of the game is progressed. If the game is disabled, the mode is changed to the setting change mode, and the setting value is not newly selected / set based on the setting change operation, the state where the progress of the game is disabled is not released. In other words, even when it is not possible to properly determine whether or not winning is allowed in the internal lottery process, the game may be played based on the setting value selected and set based on the setting change operation. Since it is secured, the fairness of the game can be achieved.

また、RAM41cに記憶されたデータに異常が生じるのは、停電時やCPU41aが暴走する等、制御に不具合が生じて制御を続行できないときがほとんどである。このため本実施例では、これらの状態から復旧してCPU41aが起動するときにおいてのみデータが正常か否かの判定を行うようになっているので、RAM41cに記憶されたデータが正常か否かの判定をデータに異常が生じている可能性が高い状況においてのみ行うことができる。すなわちデータに異常が生じている可能性の低い状況では、当該判定を行わずに済み、CPU41aの負荷を軽減させることができる。   Further, the data stored in the RAM 41c is abnormal in most cases when the control cannot be continued due to a malfunction such as a power failure or the CPU 41a running out of control. For this reason, in this embodiment, since it is determined whether or not the data is normal only when the CPU 41a is activated after recovering from these states, it is determined whether or not the data stored in the RAM 41c is normal. The determination can be made only in a situation where there is a high possibility that an abnormality has occurred in the data. That is, in a situation where there is a low possibility that an abnormality has occurred in the data, it is not necessary to perform the determination, and the load on the CPU 41a can be reduced.

また、本実施例では、電断割込処理においてRAM41cの全てのデータに基づくRAMパリティが0となるようにRAMパリティ調整用データを計算し、格納するとともに、復旧時においてRAM41cにおける全ての領域に格納されているデータに基づいて計算したRAMパリティが0か否かを判定することで、RAM41cのデータが正常か否かを判定しているので、当該判定を正確にかつ簡便に行うことができる。   In the present embodiment, the RAM parity adjustment data is calculated and stored so that the RAM parity based on all the data in the RAM 41c becomes 0 in the power interruption processing, and is stored in all areas in the RAM 41c at the time of restoration. By determining whether or not the RAM parity calculated based on the stored data is 0, it is determined whether or not the data in the RAM 41c is normal. Therefore, the determination can be performed accurately and easily. .

また、本実施例では、電断割込処理において、RAMパリティ調整用データを計算する前にいずれかのビットが1となる破壊診断用データ(本実施例では、5A(H))を所定のアドレスに格納し、復旧時においては、RAMパリティが0か否かの判定に加えて、破壊診断用データが正常に格納されているか否かの判定を行い、RAMパリティが0であり、かつ破壊診断用データも正常であることを条件に、RAM41cのデータが正常であると判定する。RAM41cのデータが正常でなくても、全ての領域に00(H)が格納されている場合には、起動時のRAMパリティの判定により正常であると判定されてしまうが、停電時にいずれかのビットが1となる破壊診断用データを格納した後、RAMパリティ調整用データを計算し、格納しておくとともに、復旧時にRAMパリティの判定に加えて破壊診断用データのチェックも行うことで、例え、復旧時において全ての領域に00(H)が格納されていて、RAMパリティが正常と判定された場合にも、破壊診断用データが停電時に格納される値と一致しなくなり、異常と判定されるため、RAM41cの異常の判定を一層正確に行うことができる。   Further, in this embodiment, in the power interruption processing, before the RAM parity adjustment data is calculated, destructive diagnosis data (in this embodiment, 5A (H)) in which any bit is 1 is set to a predetermined value. At the time of recovery, in addition to determining whether or not the RAM parity is 0, it is also determined whether or not the data for destructive diagnosis is stored normally, and the RAM parity is 0 and the data is destroyed It is determined that the data in the RAM 41c is normal on the condition that the diagnostic data is also normal. Even if the data in the RAM 41c is not normal, if 00 (H) is stored in all the areas, it is determined as normal by the RAM parity determination at the time of startup. After storing the destructive diagnostic data with the bit set to 1, calculate and store the RAM parity adjustment data, and check the destructive diagnostic data in addition to determining the RAM parity at the time of recovery. Even when 00 (H) is stored in all areas at the time of recovery and the RAM parity is determined to be normal, the destruction diagnosis data does not match the value stored at the time of a power failure and is determined to be abnormal. Therefore, the abnormality of the RAM 41c can be determined more accurately.

また、本実施例では、RAM41cのデータに異常が生じて、ゲームの進行が不能化された場合には、ゲームの進行が不能化された状態を解除する条件となる設定値の変更操作が有効となる設定変更モード(設定変更処理)へ移行することに伴って、RAM41cの使用中スタック領域を除く全ての領域が初期化されるので、RAM41cのデータに異常が生じたことに伴うデータの初期化及び設定値の選択・設定に伴うデータの初期化を1度で行うことができ、無駄な処理を省くことができる。更に、CPU41aの起動時には、RAM41cのデータが正常か否かを判定する前に、設定キースイッチ37がONの状態であるか否かを判定し、その時点で設定キースイッチ37がONの状態であると判定した場合には、RAM41cのデータが正常か否かの判定は行わず、設定変更モードに移行し、新たに設定値が選択・設定されることとなり、この場合にも無駄な処理を省くことができる。   Further, in this embodiment, when an abnormality occurs in the data in the RAM 41c and the progress of the game is disabled, a setting value changing operation as a condition for canceling the disabled state of the game is effective. As a result of the transition to the setting change mode (setting change processing), all the areas except the used stack area of the RAM 41c are initialized, so that the initial data of the RAM 41c due to the occurrence of an abnormality And initialization of data associated with selection / setting of set values can be performed at once, and unnecessary processing can be omitted. Further, when the CPU 41a is activated, it is determined whether or not the setting key switch 37 is ON before determining whether the data in the RAM 41c is normal. At that time, the setting key switch 37 is ON. If it is determined that there is, the determination as to whether the data in the RAM 41c is normal is not performed, and the mode shifts to the setting change mode, where a new setting value is selected and set. It can be omitted.

尚、本実施例では、設定変更処理に移行する前に、RAM41cの使用中スタック領域を除く全ての領域を初期化する初期化1を行っているが、設定変更処理に移行することに伴って初期化1が行われれば良く、例えば、設定変更処理の終了後に行っても良いし、設定変更処理において設定値が確定した時点で行っても良い。尚、この場合には、確定した設定値が変更されてしまうと不都合が生じるので、初期化1においては、RAM41cの使用中スタック領域及び設定値ワークを除く全ての領域が初期化されることとなる。   In this embodiment, initialization 1 for initializing all areas except the used stack area of the RAM 41c is performed before shifting to the setting change process. However, along with the shift to the setting change process. Initialization 1 may be performed, for example, after the setting change process is completed, or may be performed when the setting value is confirmed in the setting change process. In this case, since the inconvenience arises when the determined set value is changed, in initialization 1, all areas except the used stack area and the set value work of the RAM 41c are initialized. Become.

また、本実施例では、一度RAM異常エラー状態に制御されると、設定変更処理が行われるまで、ゲームが不能動化されるようになっているが、RAM異常エラー状態となったときに、RAM41cの使用中スタック領域を除く全ての領域を初期化する初期化1を行うとともに、設定値を初期値(例えば、設定値1)に設定し、この状態でリセット操作がなされることで、ゲームを再開できるようにしても良い。   Further, in this embodiment, once controlled to the RAM abnormal error state, the game is disabled until the setting change process is performed. The initialization is performed to initialize all areas except the used stack area of the RAM 41c, and the setting value is set to an initial value (for example, the setting value 1). May be resumed.

また、本実施例では、内部抽選処理において入賞の発生を許容するか否かを決定する際に、RAM41cの設定値ワークに格納されている設定値が適正な値(1〜6の範囲の値)でなければ、この場合にもRAM異常エラー状態に制御されるようになっているが、RAM41cの設定値ワークに格納されている設定値が適正な値(1〜6の範囲の値)でない場合に、設定値の初期値(例えば、設定値1)に基づく確率で入賞の発生を許容するか否かを決定するようにしても良い。   Further, in this embodiment, when determining whether or not winning is allowed in the internal lottery process, the set value stored in the set value work of the RAM 41c is an appropriate value (a value in the range of 1 to 6). If not, the RAM abnormal error state is also controlled in this case, but the setting value stored in the setting value work of the RAM 41c is not an appropriate value (a value in the range of 1 to 6). In this case, it may be determined whether or not winning is allowed with a probability based on an initial value of the set value (for example, set value 1).

また、本実施例では、CPU41aが演出制御基板90に対して遊技の進行に応じたコマンドを送信し、演出制御基板90に搭載されたサブ制御部91は、遊技制御基板40から送信されたコマンドに基づいて演出の制御を行うようになっており、CPU41aは、コマンドを送信するのみで演出の制御を行う必要がないので、CPU41aの処理負荷を軽減できるうえに、演出を多彩なものにできる。   In this embodiment, the CPU 41a transmits a command corresponding to the progress of the game to the effect control board 90, and the sub-control unit 91 mounted on the effect control board 90 receives the command transmitted from the game control board 40. Since the CPU 41a does not need to control the presentation only by sending a command, the processing load on the CPU 41a can be reduced and the presentation can be made various. .

また、遊技制御基板40から演出制御基板90にコマンドが送信されるコマンド伝送ラインが、遊技制御基板40と演出制御基板90との間で演出中継基板80を介して接続されており、遊技制御基板40に演出制御基板90が直接接続される構成ではないので、コマンド伝送ラインからCPU41aに対して外部から不正な信号が入力され、遊技の制御に影響を与えられてしまうことを防止できる。   Further, a command transmission line for transmitting a command from the game control board 40 to the effect control board 90 is connected between the game control board 40 and the effect control board 90 via the effect relay board 80, and the game control board Since the production control board 90 is not directly connected to 40, it is possible to prevent an illegal signal from being input from the command transmission line to the CPU 41a from the outside and affecting the control of the game.

また、CPU41aは、コマンドを送信する際に、遅延カウンタの値をランダムに設定し、遅延カウンタ値が0となったときに当該コマンドを送信するようになっており、コマンドの送信タイミングが所定時間の範囲(2.24〜35.84ms)でランダムに変化するため、演出制御基板90側で遊技制御基板40から送信されたコマンドの受信タイミングに基づいて目押しの補助となるような演出が行われてしまうことを防止できる   The CPU 41a sets the value of the delay counter at random when transmitting the command, and transmits the command when the delay counter value becomes 0, and the transmission timing of the command is a predetermined time. In the range (2.24 to 35.84 ms), the effect control board 90 side performs an effect that assists the eye based on the reception timing of the command transmitted from the game control board 40. Can be prevented

尚、本実施例では、2.24〜35.84msの範囲でコマンドの送信タイミングが遅延されるようになっているが、少なくとも、その最大遅延時間がリール2L、2C、2Rの図柄が1図柄以上移動する時間を超えるものであれば良い。   In this embodiment, the command transmission timing is delayed in the range of 2.24 to 35.84 ms. At least the symbol of the reels 2L, 2C, and 2R has a maximum delay time of 1 symbol. Anything that exceeds the time required for movement is sufficient.

また、複数のコマンドが連続して送信される場合でも、これらコマンドは、生成された順番でRAM41cに設けられたコマンドキューに格納され、各々のコマンドがその生成順、すなわち本来コマンドが送信されるべき順番にて送信されるため、演出制御基板90側では、CPU41aの制御状態を正確な順番で把握して演出を行うことが可能であり、演出の順番に食い違いが生じることにより遊技者に違和感を与えてしまうことを防止できる。   Even when a plurality of commands are transmitted continuously, these commands are stored in the command queue provided in the RAM 41c in the order in which they are generated, and each command is transmitted in its generation order, that is, the command is originally transmitted. Since it is transmitted in the order of power, the production control board 90 side can perform the production by grasping the control state of the CPU 41a in the exact order, and the player feels uncomfortable due to a discrepancy in the production order. Can be prevented.

また、コマンドの送信を遅延させている状態、すなわちコマンドの送信待ちの状態で停電し、電断割込処理が行われた場合には、コマンドキューに格納されているコマンド、送信ポインタ、格納ポインタ、遅延カウンタ値の全てがRAM41cにバックアップされるとともに、復旧時においてはこれらRAM41cにバックアップされているコマンドキューに格納されているコマンド、送信ポインタ、格納ポインタ、遅延カウンタ値の状態でコマンドの送信制御が再開されるようになっており、コマンドの送信の送信待ちの状態で停電しても、復旧時には停電時のままの状態からコマンドの送信制御を再開できるので、CPU41aの制御を簡素化できる。   In addition, when a power failure occurs in a state where command transmission is delayed, that is, in a command transmission waiting state, and a power interruption interrupt process is performed, the command, transmission pointer, and storage pointer stored in the command queue All of the delay counter values are backed up in the RAM 41c, and at the time of recovery, command transmission control is performed in the state of the command, transmission pointer, storage pointer, and delay counter value stored in the command queue backed up in the RAM 41c. Thus, even if a power failure occurs while waiting for command transmission, the command transmission control can be resumed from the power failure state at the time of recovery, so that the control of the CPU 41a can be simplified.

尚、本実施例では、コマンドの送信コマンドの送信の送信待ちの状態で停電し、停電が復旧した際には、停電時のままの状態からコマンドの送信制御を再開するようになっているが、コマンドの送信コマンドの送信の送信待ちの状態で停電した際に、復旧後、遅延カウンタ値を新たに再設定し、送信待ちのコマンドを再設定された遅延カウンタ値に基づく遅延時間が経過したときに送信するようにしても良い。すなわち復旧時において送信待ちのコマンドが残っている場合には、復旧時において新たに設定した遅延時間が経過したときに当該コマンドを送信するようにしても良く、このようにすることで、復旧時にも確実にコマンドの送信タイミングを変化させることができる。   In this embodiment, when a power failure occurs while waiting for transmission of a command transmission command, and the power failure is restored, command transmission control is resumed from the state at the time of the power failure. When a power failure occurs while waiting for command transmission, the delay counter value is newly reset after the recovery, and the delay time based on the reset delay counter value has been reset. Sometimes it may be sent. In other words, if there is a command waiting to be transmitted at the time of recovery, the command may be transmitted when a newly set delay time elapses at the time of recovery. However, the command transmission timing can be changed reliably.

また、本実施例では、トリガー端子CLK/TRGに電圧低下信号が入力されることで、CPU41aが実行中の処理に割り込んで電断割込処理を実行するようになっているが、電断割込処理では、破壊診断用データを設定する処理やRAMパリティ調整用データを計算して設定する処理等、復旧時にRAM41cのデータが正常であるかを判定可能とするための処理や出力ポートの初期化等を行う前に、信号入力端子DATAに電圧低下信号が入力されているか否かを判定を行い、信号入力端子DATAにも電圧低下信号が入力されていれば、復旧時にRAM41cのデータが正常であるかを判定可能とするための処理や出力ポートの初期化等を行うのに対して、信号入力端子DATAに電圧低下信号が入力されていなければ、もとの処理に復帰するようになっている。   Further, in this embodiment, when the voltage drop signal is input to the trigger terminal CLK / TRG, the CPU 41a interrupts the process being executed and executes the power interruption process. In the process including the process for setting the data for destructive diagnosis and the process for calculating and setting the data for adjusting the RAM parity, the process for making it possible to determine whether the data in the RAM 41c is normal at the time of recovery or the initial setting of the output port Before performing the conversion, it is determined whether or not a voltage drop signal is input to the signal input terminal DATA. If the voltage drop signal is also input to the signal input terminal DATA, the data in the RAM 41c is normal at the time of recovery. If the voltage drop signal is not input to the signal input terminal DATA, the original processing is performed. It is adapted to return.

すなわち、メイン制御部41には、電圧低下信号が2系統の入力部に入力され、CPU41aは、一方の入力部に電圧低下信号が入力されて電断割込処理を実行しても、復旧時にRAM41cのデータが正常であるかを判定可能とするための処理や出力ポートの初期化等が実行される前に再度他方の入力部に電圧低下信号が入力されているか否かを判定し、他方の入力部にも電圧低下信号が入力されていて初めてこれらの処理が実行されるようになっており、電断を誤って検出した際に、誤って復旧時にRAM41cのデータが正常であるかを判定可能とするための処理や出力ポートの初期化等の処理が行われてしまうことが防止できるので、電断を誤って検出することに伴い、必要以上に長い間CPU41aの制御が中断されたり、必要以上に負荷がかかってしまうことを防止できる。   That is, the voltage drop signal is input to the two systems of the input unit to the main control unit 41, and the CPU 41a does not perform the power interruption interrupt process when the voltage drop signal is input to one of the input units. Before the process for enabling determination of whether the data in the RAM 41c is normal, the initialization of the output port, or the like is performed, it is determined again whether or not the voltage drop signal is input to the other input unit. These processes are executed only when a voltage drop signal is also input to the input section of this, and when power failure is detected by mistake, whether or not the data in the RAM 41c is normal at the time of recovery is detected. Since it is possible to prevent the process for enabling the determination and the process such as the initialization of the output port from being performed, the control of the CPU 41a may be interrupted for an unnecessarily long time due to erroneous detection of power interruption. More than necessary Possible to prevent the load is applied to.

また、本実施例では、電断検出回路48が監視する電圧と、電源基板100、遊技制御基板40及び演出制御基板90に接続された電気部品を駆動させるための電源電圧と、が別個に設けられた電圧生成回路にて生成されるようになっており、これら電気部品の駆動状況により下降し易い電源電圧に比較して安定した電圧が電断検出回路48により監視されるので、一時的な電圧降下に伴って電圧低下信号が出力され、電断割込処理が行われてしまう等の誤動作を防止できる。   In the present embodiment, the voltage monitored by the power interruption detection circuit 48 and the power supply voltage for driving the electrical components connected to the power supply board 100, the game control board 40, and the effect control board 90 are separately provided. Since a stable voltage is monitored by the power interruption detection circuit 48 as compared with the power supply voltage that tends to drop depending on the driving conditions of these electrical components, It is possible to prevent a malfunction such as a voltage drop signal being output along with the voltage drop and an electric interruption interrupt process being performed.

また、電断割込処理及びタイマ割込処理の実行中においては、他の割込が禁止されるようになっており、例えば、タイマ割込処理の実行中に電圧低下信号が入力された場合でも2重に割込が生じることがなく、CPU41aの処理負荷が増大してしまったりデータの整合性がとれなくなってしまうことを防止できる。特に、コマンドの送信中に電圧低下信号が入力されても、割込が生じて当該コマンドの送信が阻害されることがなく、CPU41aの駆動が停止する前に正常に送信を完了させることができる。   In addition, other interrupts are prohibited during power interruption interrupt processing and timer interrupt processing. For example, when a voltage drop signal is input during execution of timer interrupt processing. However, double interruptions do not occur, and it is possible to prevent the processing load of the CPU 41a from increasing and data consistency from being lost. In particular, even if a voltage drop signal is input during the transmission of a command, no interruption occurs and the transmission of the command is not hindered, and the transmission can be completed normally before the CPU 41a stops driving. .

また、電断割込処理の割込タイミングとタイマ割込処理の割込タイミングとが同時となった場合、すなわち割込2と割込3が同時に発生した場合には、割込2を優先し、電断割込処理を実行するとともに、タイマ割込処理の実行中に割込2が発生した場合には、当該タイマ割込処理の終了を待って電断割込処理を実行するようになっており、多重割込を防止しつつも極力早い段階で電断割込処理が行われるので、CPU41aの駆動が停止する前に電断割込処理を確実に行うことができる。   Also, if the interrupt timing for power interruption interrupt processing and the interrupt timing for timer interrupt processing are simultaneous, that is, if interrupt 2 and interrupt 3 occur simultaneously, priority is given to interrupt 2 In addition to executing the interruption interrupt process, if an interruption 2 occurs during the execution of the timer interruption process, the interruption interruption process is executed after the timer interruption process ends. Therefore, the power interruption interrupt process is performed as early as possible while preventing multiple interruptions, so that the power interruption interrupt process can be reliably performed before the driving of the CPU 41a is stopped.

また、CPU41aは、割込1〜4の4種類の割込を実行可能であり、このうち未使用に設定されている割込1、4が発生した場合には、もとの処理に即時復帰させる未使用割込処理を実行するようになっている。このため、未使用の割込1、4が発生したときでも、すぐに割込前の処理に復帰することとなるので、ノイズ等によって未使用の割込が発生してもCPU41aが暴走してしまうといった不具合を防止できる。   Further, the CPU 41a can execute four types of interrupts of interrupts 1 to 4, and when interrupts 1 and 4 that are set to unused are generated, the CPU 41a immediately returns to the original process. The unused interrupt processing to be executed is executed. For this reason, even if unused interrupts 1 and 4 occur, the process immediately returns to the process before the interrupt. Therefore, even if an unused interrupt occurs due to noise or the like, the CPU 41a runs out of control. It is possible to prevent such troubles.

また、本実施例では、サブ制御部91のCPU91aは、タイマ割込処理が実行される毎に、RAMパリティ調整用データを計算して設定するようになっている。すなわち復旧時にRAM91cにバックアップされているデータの内容が正常であるか否かを判定可能とするための処理を、遊技制御基板40から送信されるコマンドに依存せずに定期的に行うようになっており、コマンドを遅延して送信する場合でもコマンドの送信が遅延されることによってCPU91aがRAMパリティ調整用データを計算して設定する前に停止してしまうようなことがないので、復旧時においてCPU91aがRAM91cにバックアップされているデータが正常であるか否かを正確に判定することができる。   In this embodiment, the CPU 91a of the sub-control unit 91 calculates and sets the RAM parity adjustment data every time the timer interrupt process is executed. In other words, the process for making it possible to determine whether or not the content of the data backed up in the RAM 91c at the time of restoration is performed periodically without depending on the command transmitted from the game control board 40. Even when the command is transmitted with a delay, the CPU 91a does not stop before calculating and setting the RAM parity adjustment data due to the delayed transmission of the command. The CPU 91a can accurately determine whether the data backed up in the RAM 91c is normal.

また、本実施例では、CPU41aがコマンドを送信した後、最低でも4.48msの間、新たなコマンドの送信が禁止されるようになっており、サブ制御部91のCPU91aがコマンドを確実に受信し、かつ受信したコマンドをRAM91cにバックアップするための時間を担保できる。尚、本実施例では、新たなコマンドの送信が禁止される時間として4.48msを適用しているが、少なくともCPU91aがコマンドを受信し、かつ受信したコマンドをRAM91cにバックアップするのに十分な時間であれば、4.48msよりも短い時間(例えば、2.24ms)を適用しても良い。   In this embodiment, after the CPU 41a transmits a command, the transmission of a new command is prohibited for at least 4.48 ms, and the CPU 91a of the sub-control unit 91 receives the command reliably. In addition, the time for backing up the received command to the RAM 91c can be secured. In this embodiment, 4.48 ms is applied as a time during which transmission of a new command is prohibited, but at least a time sufficient for the CPU 91a to receive the command and to back up the received command to the RAM 91c. If so, a time shorter than 4.48 ms (eg, 2.24 ms) may be applied.

また、本実施例では、サブ制御部91の電源電圧{+5V(VCC)}の元となる+12V(VCC)が、停電時においても電源基板100に搭載されたコンデンサ309によって電圧の降下が遅延され、少なくとも停電時には、タイマ割込処理において送信されたコマンドをCPU91aが確実に受信するのに十分な時間(本実施例では20ms)が経過するまで、サブ制御部91のCPU91aを駆動させることが可能な電圧(+7V)が維持されるようになっており、コマンドの送信中に停電した場合でも、CPU91aは、停電時に送信されたコマンドを駆動が停止する前に確実に受信することができるとともに、CPU91aが受信したコマンドのバックアップがなされる間隔(タイマ割込処理(サブ)の実行間隔)よりも長く、CPU91aを駆動させることが可能な電圧(+7V)が維持されるので受信したコマンドをRAM91cに確実にバックアップすることもできる。   In this embodiment, +12 V (VCC), which is the source of the power supply voltage {+5 V (VCC)} of the sub-control unit 91, is delayed in voltage drop by the capacitor 309 mounted on the power supply board 100 even during a power failure. At least in the event of a power failure, the CPU 91a of the sub-control unit 91 can be driven until a sufficient time (20 ms in this embodiment) has passed for the CPU 91a to reliably receive the command transmitted in the timer interrupt process. Even if a power failure occurs during command transmission, the CPU 91a can reliably receive the command transmitted at the time of power failure before the drive stops, Longer than the interval at which the command received by the CPU 91a is backed up (timer interrupt processing (sub) execution interval), Since a voltage capable driving the PU91a (+ 7V) is maintained can be reliably back the received command to the RAM 91c.

また、本実施例のスロットマシン1では、入賞となる役の種類として、メダルの払い出しを伴う小役、次のゲームでの賭数にメダルを消費しないで済む再遊技役、遊技状態の移行を伴う特別役が定められている。特別役は、遊技状態の移行を伴うものであって、そのときの遊技状態に依存するので基本的な役とは言えない。スロットマシンの遊技性は、単にゲームを行うだけではなく、ゲームの結果により遊技者がメダルを獲得していくことにあるので、入賞によってメダルの払い出しを伴う小役が最も基本的な役であるということができる。ここで、小役の種類としては、JAC、チェリー、スイカ、ベルがあるが、レギュラーボーナスにおいて僅かな確率で当選するJACの他は、いずれの遊技状態においても入賞となる役の種類として定められている。このように基本となる小役を、いずれの遊技状態に制御されているときであっても入賞となる役として定めることで、遊技性が遊技者にとって分かり易いものとなる。   Further, in the slot machine 1 of the present embodiment, as a type of winning combination, a small role accompanied by paying out medals, a re-playing role that does not require consumption of medals for the number of bets in the next game, and a transition of the gaming state. A special role is provided. The special role is accompanied by a transition of the gaming state and depends on the gaming state at that time, so it cannot be said to be a basic role. The playability of slot machines is not just playing a game, but the player earns medals based on the game results, so the small role that involves paying out medals by winning a prize is the most basic role. It can be said. Here, there are JAC, cherry, watermelon, and bell as types of small roles, but in addition to JAC that wins with a small probability in the regular bonus, it is determined as the types of winning combinations in any gaming state. ing. In this way, by defining the basic small combination as a winning combination regardless of the gaming state, the gameability becomes easy for the player to understand.

通常遊技状態でビッグボーナス入賞すると、レギュラーボーナスへの移行を伴うJACINに比較的高い確率で当選する(取りこぼしがないので、入賞する)ビッグボーナスに遊技状態が移行される。ビッグボーナスは、消化ゲーム数に関わらず、当該ビッグボーナス中において遊技者に払い出したメダル数の総数が465枚に達すると終了するものとなっている。ここでビッグボーナス(小役ゲーム及びレギュラーボーナスを含む)中のゲームでは、リプレイが内部抽選の対象役として定められていないので、リプレイ入賞することがない。リプレイは、遊技者の手持ちのメダルを減らさないものであるがメダルの払い出しを伴わないので、ビッグボーナスの終了条件となる払い出しメダル数に影響しない。つまり、ビッグボーナス中にリプレイ入賞させても不必要にビッグボーナスのゲーム数を増やすだけのものとなってしまうので、リプレイをビッグボーナスにおける内部抽選の対象役として定めないことで、ビッグボーナスの遊技状態を無駄に長引かせることがなく、遊技を効率良く進めることができるようになる。   When a big bonus is won in the normal gaming state, the gaming state is shifted to a big bonus that wins JACIN with a transition to a regular bonus with a relatively high probability (winning because there is no missing). The big bonus is ended when the total number of medals paid out to the player in the big bonus reaches 465 regardless of the number of digest games. Here, in a game with a big bonus (including a small role game and a regular bonus), since replay is not defined as a target character for internal lottery, no replay is won. Replay does not reduce the number of medals held by the player, but does not accompany the payout of medals, and therefore does not affect the number of payout medals, which is a condition for ending the big bonus. In other words, even if you make a replay win during the big bonus, it will only increase the number of big bonus games unnecessarily, so by not defining the replay as a target for internal lottery in the big bonus, The game can be efficiently advanced without unnecessarily prolonging the state.

また、レギュラーボーナスの遊技状態では、小役(特にベル)に高い確率で当選し、非常に多くのメダルを獲得できるようになるので、これに対する遊技者の期待感は高い。このレギュラーボーナスには、小役ゲームでJACIN入賞したときに移行されるだけではなく、通常遊技状態でレギュラーボーナス入賞したときにも移行される。このため、通常遊技状態にあるときであっても、レギュラーボーナスに対する期待感を遊技者に与えることができるので、遊技の興趣を向上させることができる。更に、レギュラーボーナスにおいては、通常遊技状態や小役ゲームにおいても定められているチェリー、スイカ、ベルに加えて、JACも小役として定められている。これにより、レギュラーボーナスにおける遊技者の期待感を更に高めさせて、遊技の興趣を向上させることができる。   In addition, in the regular bonus game state, a small role (especially a bell) is won with a high probability and a large number of medals can be obtained, so the player has high expectations for this. This regular bonus is transferred not only when winning a JACIN in a small role game but also when winning a regular bonus in a normal gaming state. For this reason, even when the player is in the normal gaming state, the player can be given a sense of expectation for the regular bonus, so that the interest of the game can be improved. Furthermore, in the regular bonus, in addition to cherry, watermelon, and bell, which are defined in the normal gaming state and small role game, JAC is also defined as a small role. Thereby, the player's sense of expectation in the regular bonus can be further increased, and the interest of the game can be improved.

また、ビッグボーナスにおいて小役ゲームからレギュラーボーナスに遊技状態を移行させるためのJACINの表示態様は、「スイカ−JAC−JAC」の組み合わせにより構成され、他の役の表示態様として使用されていないものである。レギュラーボーナスにおいてチェリー、スイカ、ベルの小役に加えて入賞と判定されるJACの表示態様も、「ベル−JAC−JAC」の組み合わせにより構成され、他の役の表示態様として使用されていないものである。このため、リール2L、2C、2Rの表示結果として導出された表示態様と入賞となる役との関係が明確になり、遊技者にとっては遊技性が分かりやすいものとなる。   In addition, the display mode of JACIN for shifting the game state from the small role game to the regular bonus in the big bonus is configured by a combination of “watermelon-JAC-JAC” and is not used as a display mode of other roles. It is. In the regular bonus, in addition to cherry, watermelon, and bell small roles, the JAC display mode is also determined by a combination of “Bell-JAC-JAC” and is not used as a display mode for other roles. It is. For this reason, the relationship between the display mode derived as the display result of the reels 2L, 2C, and 2R and the winning combination is clarified, and the gameability becomes easy for the player to understand.

また、リール2L、2C、2Rの回転は、ストップスイッチ8L、8C、8Rの操作が検出されてから190ミリ秒の最大停止遅延時間の範囲で停止されることとなるが、この間に4コマを引き込むことができるので、停止すべき図柄は5コマの範囲から選ぶことができる。ここで、「スイカ」、「ベル」及び「JAC」の図柄は、リール2L、2C、2Rのいずれについても必ず5コマ以内の間隔で配置されているので、これらの図柄によって構成されるスイカ、ベル、リプレイ、JAC、及びJACINは、当選しているときには取りこぼしが生じない。特にレギュラーボーナス中のベルは、おおよそ1/1.03という非常に高い確率で当選することとなるが、これの取りこぼしが生じ得ないので、レギュラーボーナスでは遊技者が実質的には目押しをしなくても済むようになり、簡単に遊技を進められるようになる。   The rotation of the reels 2L, 2C, and 2R is stopped within the range of the maximum stop delay time of 190 milliseconds after the operation of the stop switches 8L, 8C, and 8R is detected. Since it can be pulled in, the symbol to be stopped can be selected from a range of 5 frames. Here, the symbols “watermelon”, “bell”, and “JAC” are always arranged at intervals of 5 frames or less for each of the reels 2L, 2C, and 2R. Bell, Replay, JAC, and JACIN will not miss out when they are elected. In particular, the bells in the regular bonus will be won with a very high probability of approximately 1 / 1.03, but this will not be missed, so the player will effectively hold on to the regular bonus. It becomes unnecessary, and it becomes possible to advance the game easily.

上記したように遊技状態毎に内部抽選の対象となる役の種類は、遊技状態別当選役テーブルに登録されているが、各役の当選確率を定める判定値数は、役別テーブルから参照されるアドレスに格納されている。役別テーブルには、各役の入賞が発生したときのメダル数も登録されている。   As described above, the types of winning combinations that are subject to internal lottery for each gaming state are registered in the winning combination table by gaming state, but the number of judgment values that determine the winning probability of each combination is referred to from the determining table. Stored in the address. In the role table, the number of medals when a winning of each role occurs is also registered.

役別テーブルにおいて、メダル数は賭数に応じて登録されており、チェリー、スイカ、ベルの入賞が発生したときには、賭数に応じてメダル数が設定される(もっとも、チェリー、スイカでは、結果的に同じメダル数が設定される)。ここで、レギュラーボーナスにおける賭数は1で固定されているが、レギュラーボーナス以外の遊技状態における賭数は3で固定されている。これにより、賭数に応じて払出数を取得するだけでも、遊技状態に応じて適切な数のメダルを払い出すことができる。また、メダル数を設定する際に遊技状態を判断する必要がないので、入賞判定処理における処理ステップが簡素化される。しかも、レギュラーボーナスに対応した賭数1の方が、賭数3のときよりもベルの入賞時におけるメダル数が多いので、レギュラーボーナスにおける遊技者の期待感を更に高めさせて、遊技の興趣を向上させることができる。   In the role-specific table, the number of medals is registered according to the number of wagers. When a winning of cherry, watermelon, or bell occurs, the number of medals is set according to the number of wagers (although for cherry and watermelon, the result is The same number of medals is set). Here, the bet number in the regular bonus is fixed at 1, but the bet number in the gaming state other than the regular bonus is fixed at 3. As a result, an appropriate number of medals can be paid out according to the gaming state simply by acquiring the payout number according to the number of bets. Further, since it is not necessary to determine the gaming state when setting the number of medals, the processing steps in the winning determination process are simplified. In addition, the number of bets 1 corresponding to the regular bonus has a higher number of medals at the time of winning the bell than the number 3 of bets, so the player's expectation in the regular bonus is further enhanced, and the interest of the game is enhanced. Can be improved.

役別テーブルにおいて、いずれの遊技状態においても入賞となる役として定められたチェリー、スイカ、及びベルについては、賭数毎に判定値数の格納先アドレスが登録されており、賭数に従って判定値数が取得されることとなる(もっとも、チェリー、スイカでは、結果的に同じ判定値数が取得される)。ここで、レギュラーボーナスにおける賭数は1で固定されているが、レギュラーボーナス以外の遊技状態における賭数は3で固定されている。これにより、賭数に応じて判定値数を取得するだけでも、遊技状態に応じた当選確率でチェリー、スイカ、及びベルの内部抽選を行うことができる。また、判定値数を取得する際に遊技状態を判断する必要がないので、内部抽選における処理ステップが簡素化される。しかも、レギュラーボーナスに対応した賭数1の方が、賭数3のときよりもベルの当選確率が高いので、レギュラーボーナスにおける遊技者の期待感を更に高めさせて、遊技の興趣を向上させることができる。   In the role-specific table, for cherry, watermelon, and bell defined as winning combinations in any gaming state, the storage address of the determination value number is registered for each bet number, and the determination value according to the bet number The number is acquired (although, in the case of cherry and watermelon, the same determination value number is acquired as a result). Here, the bet number in the regular bonus is fixed at 1, but the bet number in the gaming state other than the regular bonus is fixed at 3. Thereby, the internal lottery of cherry, watermelon, and bell can be performed with the winning probability corresponding to the gaming state only by acquiring the number of determination values according to the number of bets. In addition, since it is not necessary to determine the gaming state when acquiring the determination value number, the processing steps in the internal lottery are simplified. Moreover, since the bet number 1 corresponding to the regular bonus has a higher probability of winning the bell than when the bet number is 3, the player's expectation in the regular bonus is further increased, and the interest of the game is improved. Can do.

また、役別テーブルに登録されている各役の判定値数の格納先のアドレスは、設定値に応じて異なっている場合もあるが、設定値に関わらずに当選確率を同一とするものとした役については、設定値に関わらずに判定値数が共通化して格納されるものとなる。このように判定値数を共通化して格納することで、そのために必要な記憶容量が少なくて済むようになる。もっとも、役別テーブルにおいて、内部抽選の対象役と設定されている賭数とが同じで設定値に応じて参照される判定値数を格納したアドレスが異なっていても、異なるアドレスにおいて格納されている判定値数が同じである場合がある。   In addition, the storage address of the judgment value number of each combination registered in the combination table may differ depending on the set value, but the winning probability is the same regardless of the set value. For the winning combination, the number of determination values is stored in common regardless of the set value. By storing the number of determination values in common in this way, the storage capacity required for that is reduced. However, in the role-specific table, even if the target number of the internal lottery is the same as the set bet number and the address storing the number of judgment values referenced according to the set value is different, it is stored at a different address. In some cases, the number of determination values is the same.

一般に開発段階においては、少なくとも一部の役について設定値に応じて判定値数を調整しながら(すなわち、内部抽選の当選確率を調整しながら)、シミュレーションを行っていくものとしている。当初の判定値数として、設定値に応じて異なる判定値数を登録しておいたが、シミュレーションにより調整を行った結果として、設定値が異なる場合の判定値数が同一になる場合もある。当初の判定値数として、設定値に応じて同一の判定値数を登録しておいたが、シミュレーションの結果により当初から登録してあった判定値数がそのまま用いられる場合もある(シミュレーションの結果により当初とは異なる判定値数すなわち、設定値に応じて異なる判定値数となる場合もある)。そして、それぞれの場合におけるシミュレーションで適切な結果の得られた判定値数を、量産用の機種に設定する判定値数として選ぶものとしている。   In general, in the development stage, the simulation is performed while adjusting the number of determination values according to the set values for at least some of the combinations (that is, adjusting the winning probability of internal lottery). As the initial number of determination values, a different number of determination values is registered according to the set value. However, as a result of adjustment by simulation, the number of determination values when the set values are different may be the same. Although the same number of judgment values was registered as the initial number of judgment values according to the set value, the number of judgment values registered from the beginning may be used as it is depending on the result of simulation (result of simulation). The number of judgment values different from the initial value, that is, the number of judgment values may differ depending on the set value). Then, the number of determination values obtained with an appropriate result in the simulation in each case is selected as the number of determination values to be set for the mass production model.

ここで、シミュレーションにより調整された判定値数が結果として設定値に関わらずに同じになったとしても、その開発段階でのアドレス割り当てと同じアドレスの割り当てで判定値数をROM41bに記憶して、そのまま量産用の機種とすることができる。このため、量産用の機種において判定値数の格納方法を開発用の機種から変更する必要がなく、最初の設計段階から量産用の機種に移行するまでの開発を容易に行うことができるようになる。   Here, even if the number of determination values adjusted by the simulation is the same regardless of the set value, the number of determination values is stored in the ROM 41b with the same address assignment as that in the development stage. It can be used as a model for mass production. For this reason, it is not necessary to change the method for storing the number of judgment values in the model for mass production from the model for development, so that development from the initial design stage to the model for mass production can be easily performed. Become.

また、役別テーブルに登録されている各役の判定値数の格納先のアドレスは、賭数(1または3)に応じて異なっているが、例えば、チェリーやスイカのように異なるアドレスにおいて格納されている判定値数が同じである場合がある。   Further, the storage address of the judgment value number of each combination registered in the combination table is different depending on the number of bets (1 or 3), but is stored at different addresses such as cherry or watermelon, for example. In some cases, the same number of determination values is used.

開発用の機種においては、賭数に応じても判定値データを微妙に調整しながらシミュレーションを行っていくのが通常である(当初の判定値数を異なるものとしておく場合と、同じものとしておく場合とがあり得る)。ここで、シミュレーションにより調整された判定値数が結果として賭数に関わらずに同じになったとしても、その開発段階でのアドレス割り当てと同じアドレスの割り当てで判定値数をROM41bに記憶して、そのまま量産用の機種とすることができる。このため、量産用の機種において判定値数の格納方法を開発用の機種から変更する必要がなく、最初の設計段階から量産用の機種に移行するまでの開発を容易に行うことができるようになる。   In the development model, it is normal to perform simulation while finely adjusting the judgment value data according to the number of bets (the same as when the initial number of judgment values is different) There may be cases). Here, even if the number of decision values adjusted by the simulation becomes the same regardless of the number of bets, the number of decision values is stored in the ROM 41b with the same address assignment as the address assignment in the development stage. It can be used as a model for mass production. For this reason, it is not necessary to change the method for storing the number of judgment values in the model for mass production from the model for development, so that development from the initial design stage to the model for mass production can be easily performed. Become.

また、内部抽選は、取得した内部抽選用の乱数に、役別テーブルから参照された各役の判定値数を加算していき、その加算の結果がオーバーフローしたか否かによって、それぞれの役の当選の有無を判定するものとしている。このため、各役の判定値数をそのまま用いて内部抽選を行うことができる。尚、実際の当選判定を行う前に当選判定用テーブルを生成する場合にはループ処理が2回必要になるが、この実施の形態によれば、抽選処理におけるループ処理が1回で済むようになり、抽選処理全体での処理効率が高いものとなる。   In addition, the internal lottery adds the number of judgment values of each role referred from the role-specific table to the acquired random number for internal lottery, and depending on whether or not the result of the addition overflows, Judgment is made on whether or not there is a win. For this reason, an internal lottery can be performed using the number of determination values of each combination as it is. In addition, when generating the winning determination table before the actual winning determination is performed, the loop processing is required twice. However, according to this embodiment, the loop processing in the lottery processing may be performed only once. Thus, the processing efficiency in the entire lottery process is high.

また、通常遊技状態における内部抽選では、同一の内部抽選用の乱数に基づいて小役及び再遊技役の抽選と特別役の抽選とを別個に行うようになっている。そして、特別役の成立後、すなわち特別役の当選フラグが持ち越されている状態においては、小役及び再遊技役の抽選のみが行われることとなる。このため、特別役の成立前後において、小役及び再遊技役の抽選を共通化できるので、通常遊技状態における内部抽選を簡素化することができる。   Further, in the internal lottery in the normal gaming state, the lottery for the small combination and re-playing combination and the lottery for the special combination are separately performed based on the same random number for internal lottery. Then, after the special combination is established, that is, in a state where the special combination winning flag is carried over, only the small combination and the re-playing combination are drawn. For this reason, since the lottery of the small combination and the re-playing combination can be made common before and after the special combination is established, the internal lottery in the normal gaming state can be simplified.

また、通常遊技状態の内部抽選における特別役の抽選において参照する特別役用の役別テーブルには、特別役の判定値数として、小役の当選が判定される乱数の範囲と、特別役の当選が判定される乱数の範囲と、が重複する判定値数を格納したアドレスと、重複しない判定値数を格納したアドレスと、が登録されている。このため、通常遊技状態の内部抽選では、特別役の当選が判定される乱数の範囲が、小役の当選が判定される乱数の範囲と一部重複することとなり、特別役と小役の双方の当選が判定される範囲の値が内部抽選用の乱数として取得された場合には、特別役と小役が同時に当選することとなり、特別役の当選のみが判定される範囲の値が内部抽選用の乱数として取得された場合には、特別役のみが当選することとなる。これにより、ゲームの結果として小役入賞が発生した場合でも、小役よりも有利度の高い特別役の発生が許容されていることが否定されないので、このような状況においても特別役の発生に対する遊技者の期待感を持続させることができる。   In addition, in the special role combination table to be referred to in the special lottery in the internal lottery in the normal gaming state, the special role determination value number, the range of random numbers determined to win the small role, and the special role Registered are an address that stores the number of determination values that overlap each other, and an address that stores the number of determination values that do not overlap. For this reason, in the internal lottery in the normal gaming state, the range of random numbers determined to win the special role partially overlaps the range of random numbers determined to win the small role. If the value of the range that is determined to be won is acquired as a random number for internal lottery, the special role and the small role will be won at the same time, and the value of the range in which only the special role is determined is determined as the internal lottery If it is obtained as a random number for use, only the special role will be won. As a result, even if a small role winning is generated as a result of the game, it is not denied that the occurrence of a special role having a higher advantage than the small role is allowed. A player's expectation can be maintained.

また、乱数取得処理によって取得される内部抽選用の乱数は、サンプリング回路43により乱数発生回路42から抽出した乱数をそのまま使用するのではなく、ソフトウェアにより加工してから使用するものとしている。乱数発生回路42は、パルス発生回路42aのパルス信号の周波数で高速に更新して乱数を発生しているが、ソフトウェアにより加工した後の内部抽選用の乱数では、その加工によって更新の周期性が失われるものとなる。   The random number for internal lottery acquired by the random number acquisition process is not used as it is from the random number generation circuit 42 by the sampling circuit 43 but is used after being processed by software. The random number generation circuit 42 generates a random number by updating at a high speed at the frequency of the pulse signal of the pulse generation circuit 42a. However, in the random number for internal lottery after processing by software, the periodicity of the update is increased by the processing. It will be lost.

これに対して、内部抽選では各役に対応した判定値数を内部抽選用の乱数の値に順次加算していくことにより行うため、図8〜図10に示したように各役を当選とする内部抽選用の乱数の値は、固まってしまうこととなる。これに対して、ソフトウェアによる加工で内部抽選用の乱数の周期性を失わせ、その値をバラつかせることによって、遊技者による狙い打ちを可能な限り防ぐことができる。   On the other hand, in the internal lottery, since the number of determination values corresponding to each combination is sequentially added to the random value for internal lottery, each combination is determined to be a winning combination as shown in FIGS. The random number value for the internal lottery to be set will be hardened. On the other hand, it is possible to prevent the player from aiming as much as possible by losing the periodicity of the random numbers for internal lottery by processing by software and varying the values.

しかも、乱数発生回路42のカウンタ42b、42cの値を更新させるためにパルス発生回路42aが発生するパルス信号の周波数は、CPU41aの動作クロックの周波数よりも高く、整数倍ともなっていない。このため、乱数発生回路42が発生する乱数の更新が、CPU41aが行う処理と同期しにくくなる。しかも、パルス発生回路42aのパルス信号の周波数の方を高くすることで、乱数発生回路42が発生する乱数の更新速度を非常に速いものとすることができる。   Moreover, the frequency of the pulse signal generated by the pulse generation circuit 42a for updating the values of the counters 42b and 42c of the random number generation circuit 42 is higher than the frequency of the operation clock of the CPU 41a, and is not an integral multiple. For this reason, it becomes difficult for the update of the random number generated by the random number generation circuit 42 to be synchronized with the process performed by the CPU 41a. In addition, by increasing the frequency of the pulse signal of the pulse generation circuit 42a, the update speed of the random number generated by the random number generation circuit 42 can be made extremely fast.

一方、ソフトウェアによる乱数の加工は、サンプリング回路43により乱数発生回路42から抽出した乱数の上位バイトと下位バイトとを入れ替え、第15、第7ビットをマスクした後、上位バイトをビットシフトするだけで良い。従って、16ビット(実際にはマスクされて14ビット)という比較的大きな乱数であっても、周期性を失わせるために必要な加工の処理に要する負荷がそれほど大きくならず、容易に取得することができる。このように大きな乱数が取得できることで、内部抽選における確率設定を細かく行うことができるようになる。   On the other hand, the processing of random numbers by software is performed by replacing the upper byte and lower byte of the random number extracted from the random number generation circuit 42 by the sampling circuit 43, masking the 15th and 7th bits, and then bit-shifting the upper byte. good. Therefore, even for a relatively large random number of 16 bits (actually masked 14 bits), the load required for processing necessary to lose periodicity is not so large, and can be easily obtained. Can do. Since a large random number can be acquired in this way, the probability setting in the internal lottery can be finely performed.

以上、本発明の実施例を図面により説明してきたが、本発明はこの実施例に限定されるものではなく、本発明の主旨を逸脱しない範囲における変更や追加があっても本発明に含まれることは言うまでもない。   Although the embodiments of the present invention have been described with reference to the drawings, the present invention is not limited to these embodiments, and modifications and additions within the scope of the present invention are included in the present invention. Needless to say.

例えば、前記実施例では、判定値数記憶領域は、2バイトの領域を用いて、それぞれの場合における判定値数を記憶するものとしていた。もっとも、一般的なスロットマシンでは、ビッグボーナス、レギュラーボーナスといった役の判定値数は、いずれの遊技状況においても255を超えるものが設定されることはあり得ない。このように255を超える判定値数を設定する必要がないものについては、1バイトの領域だけを用いて、判定値数を記憶するものとしても良い。   For example, in the above-described embodiment, the determination value number storage area uses a 2-byte area to store the determination value number in each case. However, in a general slot machine, the number of determination values of a combination such as a big bonus and a regular bonus cannot be set to exceed 255 in any game situation. As described above, for those that do not need to set the number of determination values exceeding 255, the number of determination values may be stored using only a 1-byte area.

また、前記実施例では、判定値数が設定値に関わらず共通のものについて、その一部を設定値1〜6の全体に共通して記憶しているが、判定値数が設定値に関わらず共通のものについても、設定値1〜6のそれぞれに対して個別に記憶することもできる。また、判定値数が設定値に関わらず共通のものは、その全てを設定値1〜6の全体に共通して記憶するすることもできる。   Further, in the above-described embodiment, some of the determination values that are common regardless of the set value are stored in common for all of the set values 1 to 6, but the number of determination values is related to the set value. Even common items can be individually stored for each of the setting values 1 to 6. In addition, if the number of determination values is common regardless of the set value, all of them can be stored in common for all of the set values 1 to 6.

また、前記実施例では、判定値数が、設定値1〜6の全体に共通して記憶されているか、設定値1〜6のそれぞれに対して個別に記憶されているかであった。もっとも、設定値1〜6の全体に共通して判定値数が記憶されない(設定値についての共通フラグが設定されない)ものとして、例えば、設定値1〜3については判定値数が共通、設定値4〜6については判定値数が共通のものとすることもできる。賭数についての判定値数についても同様で、例えば賭数1と2については共通、賭数3では個別とすることもできる。   Moreover, in the said Example, it was whether it memorize | stored in common with the whole setting value 1-6, or it memorize | stored separately with respect to each of the setting values 1-6 in the said Example. However, it is assumed that the number of determination values is not stored in common for all of the setting values 1 to 6 (the common flag for the setting value is not set). About 4-6, the number of judgment values can also be made common. The same applies to the number of determination values for the bet number. For example, the bet numbers 1 and 2 may be common and the bet number 3 may be individual.

また、前記実施例では、同一の設定値における同一の役について賭数に応じて参照される判定値数が賭数(1または3)のそれぞれに対して異なるアドレスに格納されていた。すなわち同一の設定値における同一の役について賭数に応じて参照される判定値数が同じであっても個別に記憶されていたが、賭数に関わらず当選確率を同一とするものとした役について、判定値数の格納先のアドレスを共通化したり、設定値及び賭数に関わらず当選確率を同一とするものとした役について、判定値数の格納先のアドレスを共通化するようにしても良く、このように判定値数を共通化して格納することで、そのために必要な記憶容量が少なくて済むようになる。   In the above-described embodiment, the number of determination values referred to according to the number of bets for the same combination at the same set value is stored at a different address for each of the bets (1 or 3). That is, for the same combination at the same set value, even if the number of judgment values referred to according to the number of bets is the same, it is stored separately, but the combination with the same winning probability regardless of the number of bets For the role that makes the determination value number storage address common, or for the role that makes the winning probability the same regardless of the setting value and the number of bets, the address of the determination value number storage address is made common In this way, by storing the number of determination values in common, it is possible to reduce the storage capacity required for that purpose.

また、前記実施例では、設定値等に応じて取得した判定値数を内部抽選用の乱数の値に順次加算していたが、取得した判定値数を取得した内部抽選用の乱数の値から順次減算して、減算の結果を新たな内部抽選用の乱数の値とするものとしても良い。判定値数を内部抽選用の乱数の値から減算するときには、内部抽選用の乱数の第15ビットと第14ビットとを「0」として、減算の結果にオーバーフロー(ここでは、減算結果がマイナスとなること)が生じたかどうかを判定するものとすることができる。   In the embodiment, the number of determination values acquired according to the set value or the like is sequentially added to the random number value for internal lottery, but from the value of random number for internal lottery that acquired the acquired determination value number, Subtraction may be performed sequentially, and the result of the subtraction may be used as a new random value for internal lottery. When the number of determination values is subtracted from the random number value for internal lottery, the 15th and 14th bits of the random number for internal lottery are set to “0”, and the subtraction result overflows (here, the subtraction result is negative) It can be determined whether or not

また、前記実施例では、内部抽選において、取得した内部抽選用の乱数の値に遊技状況に応じた各役の判定値数を順次加算していき、加算結果がオーバーフローしたときに当該役を当選と判定するものとしていた。これに対して、遊技状況に応じた各役の判定値数に応じて、各役を当選と判定する判定値を定めた当選判定用テーブルをゲーム毎に作成し、取得した内部抽選用の乱数の値を各役の判定値と比較することで、内部抽選を行うものとしても良い。   In the embodiment, in the internal lottery, the number of determination values of each combination according to the game situation is sequentially added to the acquired random number for internal lottery, and when the addition result overflows, the winning combination is won. It was supposed to be judged. On the other hand, a winning determination table in which a determination value for determining each combination as winning is determined for each game in accordance with the number of determination values for each combination according to the game situation, and the internal random number for internal lottery acquired It is good also as what performs an internal lottery by comparing this value with the determination value of each combination.

また、前記実施例では、通常遊技状態及びビッグボーナス中の小役ゲームにおいて、賭数として3を設定することのみによりゲームを開始させることができた。これに対して、通常遊技状態及びビッグボーナス中の小役ゲームにおいても、賭数として1を設定してゲームを開始させることをできるようにしたり、更には賭数として2を設定してゲームを開始させることをできるようにしても良い。これにより、通常遊技状態及びビッグボーナス中の小役ゲームで賭数として1または2が設定されていたときには、賭数として3が設定されたときよりも内部抽選における小役の当選確率を低下させるともに、小役に入賞したときの払い出しメダル枚数を増加させることができる。例えば、通常遊技状態及びビッグボーナス中の小役ゲームで賭数として3が設定されたときには、ベルの当選確率を1/4.6、払出枚数を8枚とするが、賭数として1または2が設定されたときには、ベルの当選確率を1/240.9、払出枚数を15枚としても良い。更に賭数として1が設定されたときと2が設定されたときとで、ベルの当選確率及び払出枚数を変えても良い。   Further, in the above embodiment, the game can be started only by setting 3 as the bet number in the small role game in the normal gaming state and the big bonus. On the other hand, even in the small game in the normal gaming state and the big bonus, it is possible to start the game by setting 1 as the bet number, and further, by setting 2 as the bet number, You may be able to get started. As a result, when 1 or 2 is set as the bet number in the small game in the normal gaming state and the big bonus, the winning probability of the small role in the internal lottery is lower than when 3 is set as the bet number. In both cases, the number of medals to be paid out when winning a small role can be increased. For example, when 3 is set as the bet number in the small game in the normal gaming state and the big bonus, the winning probability of the bell is 1 / 4.6 and the payout number is 8, but the bet number is 1 or 2 Is set, the winning probability of the bell may be 1 / 240.9 and the payout number may be 15. Further, the winning probability of the bell and the number of payouts may be changed when 1 is set as the bet number and when 2 is set.

また、前記実施例では、通常遊技状態における内部抽選において、同一の内部抽選用の乱数について、小役及び再遊技役用の役別テーブルを参照する小役及び再遊技役の抽選と、特別役用の役別テーブルを参照する特別役の抽選と、を別個に行っており、特別役用の役別テーブルに、特別役の判定値数として、小役の当選が判定される乱数の範囲と、特別役の当選が判定される乱数の範囲と、が重複する判定値数を格納したアドレスを登録することにより、特別役と小役が同時に当選し得る構成としていたが、役別テーブルに、特別役のみに対応する判定値数の格納先のアドレス、特別役及び小役の双方に対応する判定値数の格納先のアドレス、小役のみに対応する判定値数の格納先アドレス、再遊技役のみに対応する判定値数の格納先アドレスをそれぞれ登録しておき、内部抽選において、取得した内部抽選用の乱数に、役別テーブルから参照された各役の判定値数を加算していき、特別役のみに対応する判定値数との加算結果がオーバーフローした場合には、特別役のみの当選を判定し、特別役及び小役の双方に対応する判定値数との加算結果がオーバーフローした場合には、特別役及び小役の双方の当選を判定し、小役または再遊技役のみに対応する判定値数との加算結果がオーバーフローした場合には、小役または再遊技役のみの当選を判定するようにすることで、特別役と小役が同時に当選し得る構成とすることもできる。   In the embodiment, in the internal lottery in the normal gaming state, for the same random number for internal lottery, the lottery of the small role and the replaying role referring to the role-specific table for the small role and the replaying role, and the special role The special role lottery that refers to the role-specific table is separately performed. By registering the address that stores the number of judgment values that overlap with the range of random numbers that are determined to win the special role, the special role and the small role can be won simultaneously. The storage address of the judgment value number corresponding only to the special role, the storage address of the judgment value number corresponding to both the special role and the small role, the storage address of the judgment value number corresponding only to the small role, replay Storage destination address for the number of judgment values corresponding to only the role In the internal lottery, the number of determination values for each combination referenced from the role-specific table is added to the acquired random number for internal lottery, and the number of determination values corresponding to the special combination only If the result of the addition of the item overflows, the winning of only the special role is determined. If the addition result with the number of judgment values corresponding to both the special role and the small role overflows, both the special role and the small role are determined. If the result of adding to the number of judgment values corresponding to only the small role or replaying role overflows, the special role can be determined by determining the winning of only the small role or replaying role. It can also be configured that the small role can be won simultaneously.

図40は、役別テーブルの変形例を示す図であり、図41は内部抽選処理の変形例を示すフローチャートである。   FIG. 40 is a diagram showing a modification of the role-specific table, and FIG. 41 is a flowchart showing a modification of the internal lottery process.

図40に示す役別テーブルには、ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)、レギュラーボーナス(2)、JACIN、JAC、チェリー、ビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、スイカ、ビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカ、ベル、リプレイの判定値数の格納アドレスが参照される順番に登録されている。   The role-specific table shown in FIG. 40 includes big bonus (1), big bonus (2), big bonus (3), regular bonus (1), regular bonus (2), JACIN, JAC, cherry, big bonus (1 ) + Cherry, Big Bonus (2) + Cherry, Big Bonus (3) + Cherry, Watermelon, Big Bonus (1) + Watermelon, Big Bonus (2) + Watermelon, Big Bonus (3) + Watermelon, Bell, Replay The storage addresses for the number of judgment values are registered in the order in which they are referenced.

各役の判定値数は、ゲームにおいて遊技者が設定する賭数(BET)に対応して登録されている。同一の役であっても、レギュラーボーナスにおける当選確率が他の役と異なっている場合があるからである。また、各役の賭数に応じた判定値数は、設定値に関わらずに共通になっているものと、設定値に応じて異なっているものとがある。判定値数が設定値に関わらずに共通である場合には、共通フラグが設定される(値が「1」とされる)。   The number of determination values for each combination is registered corresponding to the number of bets (BET) set by the player in the game. This is because even with the same combination, the winning probability in the regular bonus may differ from other combinations. In addition, the number of determination values according to the number of bets for each combination may be common regardless of the set value, or may be different depending on the set value. If the number of determination values is common regardless of the set value, a common flag is set (value is set to “1”).

ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)、レギュラーボーナス(1)、ビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、ビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカは、通常遊技状態でのみ内部抽選の対象となる役であり、通常遊技状態での賭数3に対応する判定値数の格納アドレスが登録されている。これらの役のうち、ビッグボーナス(1)、ビッグボーナス(2)及びビッグボーナス(3)、レギュラーボーナス(1)については、共通フラグの値が0となっており、設定値に応じて個別に判定値数の格納アドレスが登録されている。また、ビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、ビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカについては、共通フラグの値が1であり、設定値に関わらずに共通の判定値数の格納アドレスが登録されている。レギュラーボーナス(2)及びJACINは、ビッグボーナス中の小役ゲームでのみ内部抽選の対象となる役であり、小役ゲームでの賭数3に対応する判定値数の格納アドレスが登録されている。この役の共通フラグの値は1であり、設定値に関わらずに共通の判定値数の格納アドレスが登録されている。   Big Bonus (1), Big Bonus (2), Big Bonus (3), Regular Bonus (1), Big Bonus (1) + Cherry, Big Bonus (2) + Cherry, Big Bonus (3) + Cherry, Big Bonus (1) + Watermelon, Big Bonus (2) + Watermelon, Big Bonus (3) + Watermelon is a role subject to internal lottery only in the normal gaming state, and a determination corresponding to the bet number 3 in the normal gaming state The storage address for the number of values is registered. Among these roles, the value of the common flag is 0 for the big bonus (1), the big bonus (2), the big bonus (3), and the regular bonus (1). The storage address for the number of judgment values is registered. Big Bonus (1) + Cherry, Big Bonus (2) + Cherry, Big Bonus (3) + Cherry, Big Bonus (1) + Watermelon, Big Bonus (2) + Watermelon, Big Bonus (3) + Watermelon The common flag value is 1, and the storage address of the common number of judgment values is registered regardless of the set value. Regular bonus (2) and JACIN are internal lottery targets only in the small bonus game in the big bonus, and the storage address of the number of judgment values corresponding to the bet number 3 in the small bonus game is registered. . The value of the common flag for this role is 1, and a storage address for a common number of determination values is registered regardless of the set value.

JACは、レギュラーボーナスでのみ内部抽選の対象となる役であり、レギュラーボーナスでの賭数1に対応する判定値数の格納アドレスが登録されている。この役の共通フラグは1であり、設定値に関わらず共通の判定値数の格納アドレスが登録されている。リプレイは、通常遊技状態でのみ内部抽選の対象となる役であり、通常遊技状態での賭数3に対応する判定値数の格納アドレスが登録されている。この役の共通フラグは1であり、設定値に関わらず共通の判定値数の格納アドレスが登録されている。   The JAC is a role that is subject to internal lottery only with the regular bonus, and the storage address of the number of determination values corresponding to the bet number 1 with the regular bonus is registered. The common flag for this combination is 1, and a common storage address for the number of determination values is registered regardless of the set value. Replay is a role that is subject to internal lottery only in the normal gaming state, and a storage address for the number of determination values corresponding to the bet number 3 in the normal gaming state is registered. The common flag for this combination is 1, and a common storage address for the number of determination values is registered regardless of the set value.

チェリー、ベル、及びスイカは、いずれの遊技状態でも内部抽選の対象となる役であり、レギュラーボーナスでの賭数1に対応する判定値数の格納アドレスと、通常遊技状態または小役ゲームでの賭数3に対応する判定値数の格納アドレスとが登録されている。チェリー及びスイカについては、共通フラグが1となっており、それぞれの賭数に対応して設定値に関わらず共通の判定値数の格納アドレスが登録されている。ベルについては、共通フラグが0となっており、それぞれの賭数に対応して設定値に応じて個別に判定値数の格納アドレスが登録されている。   Cherry, bell, and watermelon are the targets for internal lottery in any gaming state, the storage address of the number of judgment values corresponding to the bet number 1 in the regular bonus, and in the normal gaming state or small role game A storage address of the number of determination values corresponding to the bet number 3 is registered. For cherry and watermelon, the common flag is 1, and a storage address for the common number of determination values is registered corresponding to the number of bets regardless of the set value. For the bell, the common flag is 0, and the storage address of the number of determination values is individually registered according to the set value corresponding to each bet number.

次に、図41に示すフローチャートに基づいて、CPU41aが実行する内部抽選処理の変形例を説明する。   Next, based on the flowchart shown in FIG. 41, the modified example of the internal lottery process which CPU41a performs is demonstrated.

この内部抽選処理では、乱数取得処理を行う(Se101)。この乱数取得処理においては、乱数発生回路42が発生する乱数に基づいて、内部抽選用の乱数の値が取得されることとなる。   In this internal lottery process, a random number acquisition process is performed (Se101). In this random number acquisition process, a random number value for internal lottery is acquired based on the random number generated by the random number generation circuit 42.

そして、RAMの設定値ワークに格納されている設定値を読み出し(Se102)、読み出した設定値が1〜6の範囲か否か、すなわち設定値ワークに格納されている設定値が適正な値か否かを判定し(Se103)、読み出した設定値が1〜6の範囲の値でなければ、図19に示すRAM異常エラー処理に移行する。   Then, the set value stored in the RAM set value work is read (Se102), and whether or not the read set value is in the range of 1 to 6, that is, the set value stored in the set value work is an appropriate value. If the read set value is not in the range of 1 to 6, the process proceeds to the RAM abnormality error process shown in FIG.

また、Se103のステップにおいて読み出した設定値が1〜6の範囲であれば、現在の遊技状態に対応して、図40の役別テーブルに登録されている役を順番に読み出す(Se104)。ここで読み出した役の種類がレギュラーボーナス(レギュラーボーナス(1)、レギュラーボーナス(2))、ビッグボーナス(ビッグボーナス(1)、ビッグボーナス(2)、ビッグボーナス(3)(+チェリー、+スイカは含まず))であるかどうかを判定する(Se105)。レギュラーボーナス、ビッグボーナスまたはJACINのいずれかである場合には、前回以前のゲームでRAM41cにレギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定され、当該当選フラグに基づいて入賞することなく持ち越されているかどうかを判定する(Se106)。読み出した役の種類がレギュラーボーナスでもレギュラーボーナスでもなければ、そのままSe107の処理に進む。   If the setting value read in the step of Se103 is in the range of 1 to 6, the combinations registered in the combination table of FIG. 40 corresponding to the current gaming state are sequentially read (Se104). The types of roles read here are regular bonus (regular bonus (1), regular bonus (2)), big bonus (big bonus (1), big bonus (2), big bonus (3) (+ cherry, + watermelon) Is not included))) (Se105). If it is one of the regular bonus, big bonus or JACIN, the regular bonus winning flag or big bonus winning flag is already set in the RAM 41c in the previous game, and it is carried over without winning based on the winning flag. It is determined whether or not (Se106). If the type of the read combination is neither a regular bonus nor a regular bonus, the process proceeds to Se107 as it is.

レギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定されていれば、Se104の処理に戻り、更に遊技状態別当選役テーブルに次に登録されている役を読み出すものとなる(レギュラーボーナス、ビッグボーナス及びJACINは、役別テーブルにおいて最初に登録されており、これで抽選処理が終了となることはないので)。読み出した役の種類がレギュラーボーナス、ビッグボーナスまたはJACINであっても、レギュラーボーナス当選フラグもビッグボーナス当選フラグも設定されていなければ、Se107の処理に進む。   If the regular bonus winning flag or the big bonus winning flag has already been set, the process returns to the processing of Se104, and further, the next registered role in the winning state-specific winning table is read (regular bonus, big bonus and JACIN is first registered in the role-specific table, and this does not end the lottery process). Even if the type of the read combination is regular bonus, big bonus or JACIN, if neither the regular bonus winning flag nor the big bonus winning flag is set, the process proceeds to Se107.

Se107では、更にSa2のステップで設定されたBET数を読み出し、当該役と読み出したBET数に対応する役について、図40の役別テーブルから共通フラグの設定状況を取得する。この結果、当該役、当該BET数について共通フラグが設定されているかどうかを判定する(Se108)。   In Se107, the number of BETs set in step Sa2 is further read, and the setting status of the common flag is acquired from the role-specific table of FIG. 40 for the role and the role corresponding to the read BET number. As a result, it is determined whether or not a common flag is set for the combination and the BET number (Se108).

共通フラグが設定されていれば、当該役、当該BET数について図40の役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se109)。そして、Se111の処理に進む。共通フラグが設定されていなければ、RAM41cに設定されている設定値を読み出し、当該役、当該BET数について読み出した設定値に対応して役別テーブルに登録されているアドレスに格納されている判定値数を取得する(Se110)。そして、Se111の処理に進む。   If the common flag is set, the number of determination values stored in the address registered in the role-specific table of FIG. 40 for the role and the BET number is acquired (Se109). Then, the process proceeds to Se111. If the common flag is not set, the setting value set in the RAM 41c is read, and the determination stored in the address registered in the role-specific table corresponding to the setting value read for the role and the BET number The number of values is acquired (Se110). Then, the process proceeds to Se111.

Se111のステップでは、Se109またはSe110のステップにおいて取得した判定値数を内部抽選用の乱数の値に加算し、加算の結果を新たな内部抽選用の乱数の値とする。ここで、判定値数を内部抽選用の乱数の値に加算したときにオーバーフローが生じたかどうかを判定する(Se112)。オーバーフローが生じた場合には、当該役がビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、またはビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカであるか否かを判定する(Se113)。当該役がビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、またはビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカでなければ、当該役の当選フラグをRAM41cに設定する(Se114)。そして、内部抽選処理を終了して、図12のフローチャートに復帰する。   In the step of Se111, the number of determination values acquired in the step of Se109 or Se110 is added to the random number value for internal lottery, and the result of the addition is used as a new random number value for internal lottery. Here, it is determined whether or not an overflow has occurred when the number of determination values is added to the random number value for internal lottery (Se112). If an overflow occurs, the winning combination is Big Bonus (1) + Cherry, Big Bonus (2) + Cherry, Big Bonus (3) + Cherry, or Big Bonus (1) + Watermelon, Big Bonus (2) + It is determined whether or not it is watermelon, big bonus (3) + watermelon (Se113). Big Bonus (1) + Cherry, Big Bonus (2) + Cherry, Big Bonus (3) + Cherry, or Big Bonus (1) + Watermelon, Big Bonus (2) + Watermelon, Big Bonus (3) + If it is not a watermelon, the winning flag of the combination is set in the RAM 41c (Se114). Then, the internal lottery process is terminated, and the process returns to the flowchart of FIG.

Se113のステップにおいて、当該役がビッグボーナス(1)+チェリー、ビッグボーナス(2)+チェリー、ビッグボーナス(3)+チェリー、またはビッグボーナス(1)+スイカ、ビッグボーナス(2)+スイカ、ビッグボーナス(3)+スイカであれば、前回以前のゲームでRAM41cにレギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定され、当該当選フラグに基づいて入賞することなく持ち越されているかどうかを判定する(Se115)。レギュラーボーナス当選フラグもビッグボーナス当選フラグも設定されていなければ、ビッグボーナス(1)〜(3)の該当する当選フラグ及びチェリーの当選フラグ、またはビッグボーナス(1)〜(3)の該当する当選フラグ及びスイカの当選フラグをそれぞれRAM41cに設定する(Se116)。そして、内部抽選処理を終了して、図12のフローチャートに復帰する。   In the step of Se113, the role is a big bonus (1) + cherry, big bonus (2) + cherry, big bonus (3) + cherry, or big bonus (1) + watermelon, big bonus (2) + watermelon, big If it is bonus (3) + watermelon, it is determined whether the regular bonus winning flag or the big bonus winning flag is already set in the RAM 41c in the previous game, and it is carried over without winning based on the winning flag ( Se115). If neither the regular bonus winning flag nor the big bonus winning flag is set, the winning flag corresponding to the big bonus (1) to (3) and the winning flag for cherry or the corresponding winning of the big bonus (1) to (3) A flag and a winning flag for watermelon are set in the RAM 41c (Se116). Then, the internal lottery process is terminated, and the process returns to the flowchart of FIG.

Se115のステップにおいてレギュラーボーナス当選フラグまたはビッグボーナス当選フラグが既に設定されていれば、チェリーの当選フラグまたはスイカの当選フラグをRAM41cに設定する(Se117)。そして、内部抽選処理を終了して、図12のフローチャートに復帰する。   If the regular bonus winning flag or the big bonus winning flag is already set in the step of Se115, the cherry winning flag or the watermelon winning flag is set in the RAM 41c (Se117). Then, the internal lottery process is terminated, and the process returns to the flowchart of FIG.

Se112のステップにおいてオーバーフローが生じていない場合には、当該遊技状態について定められた役のうちで未だ処理対象としていない役があるかどうかを判定する(Se118)。未だ処理対象としていない役があれば、Se104の処理に戻り、遊技状態別当選役テーブルに登録されている次の役を処理対象として処理を継続する。処理対象としていない役がなければ、内部抽選処理を終了して、図12のフローチャートに復帰する。   If no overflow has occurred in the step of Se112, it is determined whether there is a combination that has not yet been processed among the combinations determined for the gaming state (Se118). If there is a combination that has not yet been processed, the process returns to the process of Se104, and the process continues with the next combination registered in the winning combination table by gaming state as the processing target. If there is no combination not to be processed, the internal lottery process is terminated and the process returns to the flowchart of FIG.

上記のように、図40に示す役別テーブル及び図41に示す内部抽選処理を適用した変形例によれば、特別役のハズレに対応する判定値数を登録する必要がないので、ROM41bの容量を節約できるとともに、遊技状態に関わらず、内部抽選処理を共通化できるので、プログラムも簡素化することができる。   As described above, according to the modified example to which the role-specific table shown in FIG. 40 and the internal lottery process shown in FIG. 41 are applied, it is not necessary to register the number of determination values corresponding to the special role lose, so the capacity of the ROM 41b Can be saved, and the internal lottery process can be made common regardless of the gaming state, so that the program can be simplified.

また、前記実施例では、乱数発生回路42から抽出した乱数の上位バイト全体を下位バイトで置換し、下位バイト全体を上位バイトで置換するという入れ替えを行っていた。これに対して、乱数発生回路42から抽出した乱数のビットのうちの特定のビットのデータを他のビットのデータ(但し、マスクされる第7、第15ビット以外)で置換するだけであっても良い。また、乱数発生回路42から抽出した乱数の値を、そのまま内部抽選用の乱数として取得するものとしても良い。更に、上記の実施の形態とは異なる方法により内部抽選用の乱数に加工するものとしても良い。   In the above embodiment, the entire high-order byte of the random number extracted from the random number generation circuit 42 is replaced with the low-order byte, and the entire low-order byte is replaced with the high-order byte. On the other hand, the data of a specific bit among the random number bits extracted from the random number generation circuit 42 is simply replaced with data of other bits (however, other than the masked seventh and fifteenth bits). Also good. Alternatively, the random number value extracted from the random number generation circuit 42 may be directly acquired as a random number for internal lottery. Further, it may be processed into a random number for internal lottery by a method different from the above embodiment.

図42は、乱数発生回路42から抽出した乱数をCPU41aがソフトウェアにより内部抽選用の乱数に加工するまでの処理の第1の変形例の説明図である。この第1の変形例でも、乱数発生回路42から抽出された乱数は、CPU41aが有する16ビットの汎用レジスタ41GRに格納されるものとなる。   FIG. 42 is an explanatory diagram of a first modification of the processing until the CPU 41a processes the random number extracted from the random number generation circuit 42 into a random number for internal lottery by software. Also in the first modification, the random number extracted from the random number generation circuit 42 is stored in the 16-bit general-purpose register 41GR included in the CPU 41a.

乱数発生回路42から抽出された乱数が汎用レジスタ41GRに格納されると、CPU41aは、更に内部のリフレッシュレジスタ41Rの値を加工用の乱数として抽出する。CPU41aは、汎用レジスタ41GRの上位バイトの値(上位カウンタ42cから抽出した値)にリフレッシュレジスタ41Rから抽出した加工用の乱数を加算する。汎用レジスタ41GRの下位バイトの値(下位カウンタ42bから抽出した値)は、そのままにしておく。   When the random number extracted from the random number generation circuit 42 is stored in the general-purpose register 41GR, the CPU 41a further extracts the value of the internal refresh register 41R as a processing random number. The CPU 41a adds the processing random number extracted from the refresh register 41R to the value of the upper byte of the general-purpose register 41GR (the value extracted from the upper counter 42c). The value of the lower byte of the general register 41GR (the value extracted from the lower counter 42b) is left as it is.

次に、CPU41aは、汎用レジスタ41GRの値、すなわち上位バイトに加工用の乱数を加算した値を、8080hと論理和演算をする。更に、CPU41aは、上位1バイト(第8ビット〜第15ビット)までを1ビットずつ下位にシフトし、これによって空いた第15ビットに1を挿入する。CPU41aは、このときに汎用レジスタ41GRに格納されている値を内部抽選用の乱数として取得し、これに判定値数を順次加算していくものとなる。   Next, the CPU 41a performs an OR operation with the value of the general-purpose register 41GR, that is, a value obtained by adding a processing random number to the upper byte with 8080h. Furthermore, the CPU 41a shifts the upper 1 byte (8th bit to 15th bit) to the lower bit by bit, and inserts 1 into the empty 15th bit. The CPU 41a acquires the value stored in the general-purpose register 41GR at this time as a random number for internal lottery, and sequentially adds the number of determination values to this.

図43は、乱数発生回路42から抽出した乱数をCPU41aがソフトウェアにより内部抽選用の乱数に加工するまでの処理の第2の変形例の説明図である。この例でも、乱数発生回路42から抽出された乱数は、CPU41aが有する16ビットの汎用レジスタ41GRに格納されるものとなる。   FIG. 43 is an explanatory diagram of a second modification of the process until the CPU 41a processes the random number extracted from the random number generation circuit 42 into a random number for internal lottery by software. Also in this example, the random number extracted from the random number generation circuit 42 is stored in the 16-bit general-purpose register 41GR included in the CPU 41a.

乱数発生回路42から抽出された乱数が汎用レジスタ41GRに格納されると、CPU41aは、更に内部のリフレッシュレジスタ41Rの値を加工用の乱数として抽出する。CPU41aは、汎用レジスタ41GRの上位バイトの値(上位カウンタ42cから抽出した値)にリフレッシュレジスタ41Rから抽出した加工用の乱数を加算する。また、汎用レジスタ41GRの下位バイトの値(下位カウンタ42bから抽出した値)にもリフレッシュレジスタ41Rから抽出した加工用の乱数を加算する。   When the random number extracted from the random number generation circuit 42 is stored in the general-purpose register 41GR, the CPU 41a further extracts the value of the internal refresh register 41R as a processing random number. The CPU 41a adds the processing random number extracted from the refresh register 41R to the value of the upper byte of the general-purpose register 41GR (the value extracted from the upper counter 42c). The processing random number extracted from the refresh register 41R is also added to the lower byte value (the value extracted from the lower counter 42b) of the general-purpose register 41GR.

次に、CPU41aは、汎用レジスタ41GRの値、すなわち上位バイト及び下位バイトにそれぞれ加工用の乱数を加算した値を、8080hと論理和演算をする。更に、CPU41aは、上位1バイト(第8ビット〜第15ビット)までを1ビットずつ下位にシフトし、これによって空いた第15ビットに1を挿入する。CPU41aは、このときに汎用レジスタ41GRに格納されている値を内部抽選用の乱数として取得し、これに判定値数を順次加算していくものとなる。   Next, the CPU 41a performs a logical OR operation with the value of the general-purpose register 41GR, that is, the value obtained by adding the processing random numbers to the upper byte and the lower byte, respectively, with 8080h. Furthermore, the CPU 41a shifts the upper 1 byte (8th bit to 15th bit) to the lower bit by bit, and inserts 1 into the empty 15th bit. The CPU 41a acquires the value stored in the general-purpose register 41GR at this time as a random number for internal lottery, and sequentially adds the number of determination values to this.

以上説明した第1、第2の変形例では、リフレッシュレジスタ41Rの値を加工用の乱数として抽出し、これを乱数発生回路42から抽出した乱数の上位バイト(第2変形例では、更に下位バイト)に加算して、乱数の加工を行うものとしている。ここで適用した乱数の加工には、少なくとも加工用の乱数を上位バイトに加算する処理を含んでいる。これにより、内部抽選用の乱数のバラツキを大きくすることができ、遊技者による狙い打ちを可能な限り防ぐことができる。   In the first and second modified examples described above, the value of the refresh register 41R is extracted as a random number for processing, and this is extracted from the high-order byte of the random number extracted from the random number generation circuit 42 (in the second modified example, further lower byte) ) To process random numbers. The random number processing applied here includes at least processing for adding a processing random number to the upper byte. Thereby, the variation of the random numbers for internal lottery can be increased, and the player can prevent the aiming as much as possible.

また、加工用の乱数をリフレッシュレジスタ41Rから抽出するものとしたことで、加工用の乱数を生成する手段として特別な構成が必要ない。しかも、リフレッシュレジスタ41Rの値は、CPU41aの命令フェッチ毎に更新されるもので、その更新間隔は一定しないので、ランダム性の高い乱数を加工用の乱数として抽出することができる。そして、加工用の乱数のランダム性が高いことから、これを用いて生成される内部抽選用の乱数のランダム性も高くなる。   Further, since the processing random numbers are extracted from the refresh register 41R, no special configuration is required as means for generating the processing random numbers. Moreover, the value of the refresh register 41R is updated every time the CPU 41a fetches an instruction, and the update interval is not constant. Therefore, a random number with high randomness can be extracted as a processing random number. And since the randomness of the processing random number is high, the randomness of the random number for internal lottery generated using the random number is also high.

尚、上記第1、第2の変形例において、乱数発生回路42から抽出した乱数の上位バイト(及び下位バイト)にリフレッシュレジスタ41Rから抽出した値を加算していたが、リフレッシュレジスタ41R以外でハードウェアまたはソフトウェアにより周期的に更新される値を加算しても良い。また、リフレッシュレジスタ41Rから抽出した値(或いは、リフレッシュレジスタ41Rに代わるものの値)を加算するのではなく、減算や、論理和、論理積などの論理演算を行っても良い。   In the first and second modifications, the value extracted from the refresh register 41R is added to the upper byte (and the lower byte) of the random number extracted from the random number generation circuit 42. A value that is periodically updated by hardware or software may be added. Further, instead of adding a value extracted from the refresh register 41R (or a value replacing the refresh register 41R), a logical operation such as subtraction, logical sum, or logical product may be performed.

また、前記実施例で示した上位バイトと下位バイトとの入れ替えのようなビットの置換を、第1、第2の変形例に併用するものとしても良い。上記第1、第2の変形例においても、乱数発生回路42からの乱数の抽出から加工を終了するまでの間は、汎用レジスタ41GRの内容が書き換えられてしまうのを防ぐため、CPU41aに対する割り込みが禁止されるものとなる。   Further, bit replacement such as replacement of the upper byte and the lower byte shown in the above embodiment may be used in combination with the first and second modifications. Also in the first and second modified examples, the interrupt to the CPU 41a is prevented in order to prevent the contents of the general-purpose register 41GR from being rewritten between the extraction of the random number from the random number generation circuit 42 and the end of the processing. It will be prohibited.

また、第2の変形例においては、乱数発生回路42から抽出した乱数の上位バイトと下位バイトにそれぞれ加算する加工用の乱数を、リフレッシュレジスタ41Rから異なるタイミングで別々に抽出しても良い。上位バイトに加算する加工用の乱数を更新する手段と、下位バイトに加算する加工用の乱数を更新する手段とを別々に用意し、それぞれから上位バイト用、下位バイト用の加工用の乱数を抽出する手段を設けるものとしても良い。この場合において、上位バイト用の加工用の乱数を更新する手段と下位バイト用の加工用の乱数を更新する手段の一方をリフレッシュレジスタ41Rによって構成するものとすることができる。   Further, in the second modification, processing random numbers to be added to the upper and lower bytes of the random number extracted from the random number generation circuit 42 may be separately extracted from the refresh register 41R at different timings. Separately prepare the processing random number to be added to the upper byte and the processing random number to be updated to the lower byte. Means for extracting may be provided. In this case, one of the means for updating the processing random number for the upper byte and the means for updating the processing random number for the lower byte can be constituted by the refresh register 41R.

また、前記実施例では、乱数発生回路42が発生する乱数、すなわちハードウェア乱数機能により抽出した乱数をソフトウェアにより加工する場合に本発明を適用した場合について説明した。しかしながら、上記したソフトウェアによる乱数の加工は、ソフトウェアにより周期的に更新される乱数に適用しても良い。例えば、メイン制御部41を構成するマイクロコンピュータとは別の第2のマイクロコンピュータにおいてタイマ割り込みなどにより周期的に更新される乱数を、CPU41aが第2のマイクロコンピュータに指示を送って抽出させ、I/Oポート41dを介してCPU41aに入力して、汎用レジスタ41GRに格納するものとすることができる。第2のマイクロコンピュータの機能は、メイン制御部41を構成するマイクロコンピュータに含まれていても良い。この場合にも、加工後に取得される乱数の値をバラつかせることができるようになり、遊技者による狙い打ちの防止の効果を図ることができる。   In the above embodiment, the case where the present invention is applied to the case where the random number generated by the random number generation circuit 42, that is, the random number extracted by the hardware random number function is processed by software has been described. However, the random number processing by the software described above may be applied to random numbers that are periodically updated by software. For example, the CPU 41a sends an instruction to the second microcomputer to extract a random number periodically updated by a timer interrupt or the like in a second microcomputer different from the microcomputer constituting the main control unit 41, and I The data can be input to the CPU 41a via the / O port 41d and stored in the general-purpose register 41GR. The function of the second microcomputer may be included in the microcomputer that constitutes the main control unit 41. Also in this case, the random number value obtained after processing can be varied, and the effect of preventing the player from aiming can be achieved.

前記実施例において、CPU41aがRAM41cの初期化を行う際には、ROM41bの初期化テーブルを参照し、初期化条件に応じて初期化1〜4のいずれかに対応する開始アドレスと初期化サイズを取得し、開始アドレスにポインタを設定し、初期化サイズを設定するとともに、ポインタが設定された初期化アドレスから1バイトづつ該当するアドレスの領域を0クリアし、1バイトクリアする毎に初期化サイズを1減算するとともに、ポインタを1進める処理を、初期化サイズが0になるまで実行することで、初期化条件に応じたRAM41cの領域を初期化しているが、初期化1〜4において初期化される領域を連続するアドレス領域に設定するとともに、初期化テーブルには、初期化条件に応じて初期化1〜4のいずれかに対応する開始アドレスと、初期化1〜4の全てに共通する終了アドレスと、を登録しておき、CPU41aがRAM41cの初期化を行う際に、初期化テーブルを参照し、初期化条件に応じて初期化1〜4のいずれかに対応する開始アドレスを取得し、開始アドレスにポインタを設定するとともに、ポインタが設定された初期化アドレスから1バイトづつ該当するアドレスの領域を0クリアし、1バイトクリアする毎に、ポインタを進める処理を、初期化1〜4に共通の終了アドレスの領域がクリアされるまで実行することで、初期化条件に応じたRAM41cの領域を初期化するようにしても良い。   In the embodiment, when the CPU 41a initializes the RAM 41c, the initialization table of the ROM 41b is referred to, and the start address and initialization size corresponding to any of initializations 1 to 4 are determined according to the initialization conditions. Acquire, set the pointer to the start address, set the initialization size, clear the area of the corresponding address by 1 byte from the initialization address where the pointer was set, and initialize the size every time 1 byte is cleared 1 is subtracted and the process of advancing the pointer by 1 is executed until the initialization size becomes 0, so that the area of the RAM 41c corresponding to the initialization condition is initialized. The addressed area is set as a continuous address area, and the initialization table corresponds to one of initialization 1 to 4 depending on the initialization condition The start address and the end address common to all of initializations 1 to 4 are registered, and when the CPU 41a initializes the RAM 41c, the initialization table is referred to and the initialization address is initialized according to the initialization condition. The start address corresponding to any one of 1 to 4 is acquired, the pointer is set to the start address, and the area of the corresponding address is cleared to 0 by 1 byte from the initialization address to which the pointer is set, and 1 byte is cleared. Each time the pointer is advanced, the area of the RAM 41c corresponding to the initialization condition may be initialized by executing the process of advancing the pointer until the end address area common to the initializations 1 to 4 is cleared. .

尚、この場合、1バイトクリアする毎に、ポインタが示すアドレスが終了アドレスであるかを判定し、終了アドレスであれば初期化を終了させるようにしても良いが、まず、初期化テーブルから取得した開始アドレスから共通の終了アドレスまでの初期化バイト数を計算して設定し、開始アドレスから1バイトクリアする毎に初期化バイト数を1減算するとともに、ポインタを1進める処理を、初期化バイト数が0になるまで実行し、初期化バイト数が0となった時点で終了アドレスの領域がクリアされたと判定し、初期化を終了することが好ましい。これは、ポインタが示すアドレスと終了アドレスを1バイト毎に比較する処理を行うよりも、初期化バイト数が0か否かを判定する処理の方が処理効率が高いからである。   In this case, each time 1 byte is cleared, it is determined whether the address indicated by the pointer is the end address. If the address is the end address, the initialization may be terminated. The initialization byte number from the start address to the common end address is calculated and set, and every time 1 byte is cleared from the start address, the initialization byte number is decremented by 1 and the pointer is advanced by 1. It is preferable that the process is executed until the number reaches zero, and it is determined that the end address area has been cleared when the number of initialization bytes reaches zero, and the initialization is terminated. This is because the process of determining whether the number of initialization bytes is 0 is higher than the process of comparing the address indicated by the pointer and the end address for each byte.

図44(a)は、RAM41cの格納領域の変形例を示す図であり、図44(b)は、初期化テーブルの変形例を示す図であり、図45は、初期化1の変形例を示すフローチャートである。   44 (a) is a diagram showing a modification of the storage area of the RAM 41c, FIG. 44 (b) is a diagram showing a modification of the initialization table, and FIG. 45 is a modification of initialization 1. It is a flowchart to show.

図44(a)に示すように、この変形例においては、RAM41cの格納領域が7E00(H)から、設定値ワーク、特別ワーク、重要ワーク、非保存ワーク、一般ワーク、未使用領域、未使用スタック領域、使用中スタック領域の順番で割り当てられている。このため、初期化1、2、4のいずれを行った場合でも、初期化される領域が連続するアドレス領域となる。詳しくは、初期化1において初期化される領域は、使用中スタック領域を除く全ての領域、すなわち、設定値ワーク、特別ワーク、重要ワーク、非保存ワーク、一般ワーク、未使用領域、未使用スタック領域であり、これらの領域は、7E00(H)〜スタックポインタまでの連続するアドレス領域である。また、初期化2において初期化される領域は、一般ワーク、未使用領域、未使用スタック領域であり、これらの領域は、7E53(H)〜スタックポインタまでの連続するアドレス領域である。また、初期化4において初期化される領域は、未使用領域、未使用スタック領域であり、これらの領域は、7F05(H)〜スタックポインタまでの連続するアドレス領域である。尚、初期化2において一般ワーク、未使用領域、未使用スタック領域が初期化されるのに対して、初期化3では、非保存ワーク、未使用領域、未使用スタック領域が初期化されるので、初期化3において初期化される未使用領域及び未使用スタック領域は、連続するアドレス領域となるが、非保存ワークは連続しないアドレス領域となる。   As shown in FIG. 44 (a), in this modification, the storage area of the RAM 41c is 7E00 (H), the set value work, special work, important work, non-saved work, general work, unused area, unused The stack area is allocated in the order of the stack area in use. For this reason, even if any of initialization 1, 2, and 4 is performed, the area | region initialized is a continuous address area | region. Specifically, the areas initialized in the initialization 1 are all areas except the in-use stack area, that is, set value work, special work, important work, unsaved work, general work, unused area, unused stack. These areas are continuous address areas from 7E00 (H) to the stack pointer. The areas initialized in the initialization 2 are general work, unused area, and unused stack area, and these areas are continuous address areas from 7E53 (H) to the stack pointer. The areas initialized in the initialization 4 are an unused area and an unused stack area. These areas are continuous address areas from 7F05 (H) to the stack pointer. In initialization 2, general work, unused area, and unused stack area are initialized. In initialization 3, non-saved work, unused area, and unused stack area are initialized. The unused area and the unused stack area that are initialized in the initialization 3 are continuous address areas, but the non-saved work is a non-continuous address area.

図44(a)に示すように、この変形例において適用する初期化テーブルには、初期化1〜4に対応して開始アドレスが登録されているとともに、初期化1〜4に共通する終了アドレスが登録されている。また、初期化3については、非保存ワークが連続しないアドレス領域となるので、非保存ワークの開始アドレスに対応して初期化サイズが登録されている。   As shown in FIG. 44A, in the initialization table applied in this modification, start addresses are registered corresponding to initializations 1 to 4, and end addresses common to initializations 1 to 4 are included. Is registered. In addition, since the initialization 3 is an address area where non-saved work is not continuous, the initialization size is registered corresponding to the start address of the non-saved work.

次に、図45に示すフローチャートに基づいて、CPU41aが実行する初期化1の変形例を説明する。   Next, a modification of the initialization 1 executed by the CPU 41a will be described based on the flowchart shown in FIG.

この初期化1では、まず、ROM41bの初期化テーブルを参照し、初期化1に対応して登録されている開始アドレスを読み出す(Sg101)。そして、読み出した開始アドレス(7E00(H))にポインタをセットする(Sg102)。次いで、ROM41bの初期化テーブルを参照し、初期化1〜4に共通の終了アドレスを読み出す(Sg103)。そして、Sg101で読み出した開始アドレス(7E00(H))からSg103で読み出した終了アドレス(スタックポインタ)までのバイト数を計算し(Sg104)、計算したバイト数を初期化する領域のバイト数をセットする(Sg105)。そして、Sg102でセットされた開始アドレスからSg105でセットされたバイト数にわたりデータをクリアするRAMクリア処理を実行し(Sg106)、RAMクリア処理が終了すると、初期化1を終了してもとの処理に復帰する。   In this initialization 1, first, the initialization table of the ROM 41b is referred to, and the start address registered corresponding to the initialization 1 is read (Sg101). Then, a pointer is set to the read start address (7E00 (H)) (Sg102). Next, referring to the initialization table of the ROM 41b, the end address common to the initializations 1 to 4 is read (Sg103). Then, the number of bytes from the start address (7E00 (H)) read in Sg101 to the end address (stack pointer) read in Sg103 is calculated (Sg104), and the number of bytes in the area for initializing the calculated number of bytes is set. (Sg105). Then, a RAM clear process for clearing data from the start address set in Sg102 to the number of bytes set in Sg105 is executed (Sg106). When the RAM clear process is completed, the initialization 1 is completed. Return to.

また、初期化2、4の変形例は、図45に示す初期化1の変形例とほぼ同様の処理であり、初期化テーブルに登録されている初期化2または初期化4の開始アドレスを取得し、開始アドレスから共通の終了アドレスまでのバイト数を計算し、開始アドレスから計算したバイト数にわたりデータをクリアする処理を行う。また、初期化3の変形例では、まず、初期化テーブルに登録されている非保存ワークの開始アドレスと初期化サイズを取得し、開始アドレスから初期化サイズ分のバイト数にわたりデータをクリアした後、初期化テーブルに登録されている未使用領域及び未使用スタック領域の開始アドレスを取得し、開始アドレスから共通の終了アドレスまでのバイト数を計算し、開始アドレスから計算したバイト数にわたりデータをクリアする処理を行う。   The modified example of initializations 2 and 4 is substantially the same processing as the modified example of initialization 1 shown in FIG. 45, and the start address of initialization 2 or initialization 4 registered in the initialization table is acquired. Then, the number of bytes from the start address to the common end address is calculated, and the data is cleared over the calculated number of bytes from the start address. In the modification of initialization 3, first, the start address and initialization size of the non-saved work registered in the initialization table are acquired, and after the data is cleared from the start address over the number of bytes corresponding to the initialization size, Get the start address of the unused area and unused stack area registered in the initialization table, calculate the number of bytes from the start address to the common end address, and clear the data over the calculated number of bytes from the start address Perform the process.

上記のようなRAM41cの初期化の変形例によれば、複数の初期化条件について、初期化テーブルに対応する開始アドレスとこれら複数の初期化条件に共通の終了アドレスのみを設定しておくことで、複数の初期化条件に対応する終了アドレスを個々に設定しておくことなく、複数の初期化条件に対応する領域を初期化することができるので、複数種類の初期化を行うためのプログラム容量を削減できる。   According to the modification of the initialization of the RAM 41c as described above, for a plurality of initialization conditions, only the start address corresponding to the initialization table and the end address common to the plurality of initialization conditions are set. Because it is possible to initialize areas corresponding to multiple initialization conditions without individually setting end addresses corresponding to multiple initialization conditions, the program capacity for performing multiple types of initialization Can be reduced.

また、前記実施例では、電断割込処理においてRAM41cのRAMパリティが0となるようにRAMパリティ調整用データを格納し、復旧時においてRAM41cのRAMパリティが0か否かを判定することで、RAM41cのデータが正常か否かを判定しているが、もちろん電断割込処理においてRAM41cのRAMパリティが1となるようにRAMパリティ調整用データを格納し、復旧時においてRAM41cのRAMパリティが1か否かを判定することで、RAM41cのデータが正常か否かを判定するようにしても良い。更には、電断割込処理においてRAM41cの全ての領域のチェックサム(該当する領域に格納されているデータの排他的論理和)を計算し、特定の領域に格納するとともに、復旧時において、RAM41cのチェックサムが格納されている特定の領域を含む全ての領域のチェックサムを計算し、その結果が00(H)であればRAM41cのデータが正常であると判定し、00(H)でなければRAM41cのデータが異常であると判定するようにしても良い。   In the embodiment, the RAM parity adjustment data is stored so that the RAM parity of the RAM 41c becomes 0 in the power interruption processing, and it is determined whether or not the RAM parity of the RAM 41c is 0 at the time of restoration. Although it is determined whether or not the data in the RAM 41c is normal, of course, the RAM parity adjustment data is stored so that the RAM parity of the RAM 41c becomes 1 in the power interruption processing, and the RAM parity of the RAM 41c becomes 1 at the time of restoration. Whether or not the data in the RAM 41c is normal may be determined. Further, the checksum (exclusive OR of the data stored in the corresponding area) of all areas of the RAM 41c is calculated in the power interruption processing, and is stored in a specific area, and at the time of recovery, the RAM 41c is restored. The checksum of all the areas including the specific area where the checksum is stored is calculated. If the result is 00 (H), it is determined that the data in the RAM 41c is normal, and must be 00 (H). For example, it may be determined that the data in the RAM 41c is abnormal.

これは、電断割込処理において正常にチェックサムが格納されていれば、復旧時において特定の領域を除く領域のチェックサムと特定の領域に格納されているデータ(電断時に計算したチェックサム)が同じ値をとるはずであり、特定の領域を除く領域のチェックサムと特定の領域に格納されているデータが一致するのであれば、双方のデータの排他的論理和を計算するとその結果が00(H)となるので、RAM41cのチェックサムが格納されている特定の領域を含む全ての領域のチェックサムを計算した結果が00(H)であれば、RAM41cのデータが正常であると判定できるためである。   If the checksum is stored normally in the power interruption processing, the checksum of the area excluding the specific area and the data stored in the specific area (the checksum calculated at the time of power interruption) ) Should take the same value, and if the checksum of the area excluding the specific area matches the data stored in the specific area, the result of calculating the exclusive OR of both data is Since the result of calculating the checksum of all the areas including the specific area where the checksum of the RAM 41c is stored is 00 (H), it is determined that the data of the RAM 41c is normal. This is because it can.

尚、この場合にも、電断割込処理において、チェックサムを計算する前にいずれかのビットが1となる破壊診断用データ(例えば5A(H))を所定のアドレスに格納し、復旧時においては、チェックサムが00(H)か否かの判定に加えて、破壊診断用データが正常に格納されているか否かの判定を行い、チェックサムが00(H)であり、かつ破壊診断用データも正常であることを条件に、RAM41cのデータが正常であると判定することが好ましい。RAM41cのデータが正常でなくても、全ての領域に00(H)が格納されている場合には、起動時のチェックサムの判定により正常であると判定されてしまうが、停電時にいずれかのビットが1となる破壊診断用データを格納した後、チェックサムを計算し、特定の領域に格納しておくとともに、復旧時にチェックサムの判定に加えて破壊診断用データのチェックも行うことで、例え、復旧時において全ての領域に00(H)が格納されていて、チェックサムが00(H)となり正常と判定された場合にも、破壊診断用データが停電時に格納される値と一致しなくなり、異常と判定されるため、RAM41cの異常の判定を一層正確に行うことができる。   In this case as well, in the power interruption interrupt processing, before the checksum is calculated, the destructive diagnosis data (for example, 5A (H)) in which any bit is 1 is stored at a predetermined address, and at the time of restoration In addition to determining whether or not the checksum is 00 (H), it is also determined whether or not the data for destructive diagnosis is normally stored. The checksum is 00 (H) and the destructive diagnosis is performed. It is preferable to determine that the data in the RAM 41c is normal on the condition that the business data is also normal. Even if the data in the RAM 41c is not normal, if 00 (H) is stored in all areas, it will be determined to be normal by the checksum determination at the time of startup, After storing the destructive diagnostic data with the bit set to 1, calculate the checksum and store it in a specific area, and also check the destructive diagnostic data in addition to the checksum determination at the time of recovery, For example, even if 00 (H) is stored in all areas at the time of recovery and the checksum is 00 (H) and it is determined to be normal, the data for failure diagnosis matches the value stored at the time of power failure Therefore, the abnormality of the RAM 41c can be determined more accurately.

また、上記では、電断割込処理においてRAM41cのRAMパリティまたはチェックサムを計算し、RAM41cに格納するとともに、復旧時においてRAM41cの全ての領域に基づいて計算したRAMパリティが0であるか否か、またはRAM41cの全ての領域に基づいて計算したチェックサムが00(H)であるか否か、に基づいてRAM41cのデータが正常か否かを判定しているが、電断割込処理においてRAM41cのRAMパリティまたはチェックサムを計算し、特定の領域に格納するとともに、復旧時においてRAM41cの特定の領域を除くRAMパリティまたはチェックサムを計算し、特定の領域に格納されているRAMパリティまたはチェックサムとの比較結果が一致するか否かによってRAM41cのデータが正常か否かを判定するようにしても良い。尚、この場合にも上記と同様に、RAMパリティやチェックサムを計算する前にいずれかのビットが1となる破壊診断用データを所定のアドレスに格納し、復旧時においては、RAMパリティやチェックサムが一致するか否かの判定に加えて、破壊診断用データが正常に格納されているか否かの判定を行い、RAMパリティやチェックサムが一致し、かつ破壊診断用データも正常であることを条件に、RAM41cのデータが正常であると判定することが好ましい。   In the above, the RAM parity or checksum of the RAM 41c is calculated in the power interruption processing and stored in the RAM 41c, and whether or not the RAM parity calculated based on all areas of the RAM 41c at the time of restoration is 0. Or whether the data in the RAM 41c is normal based on whether or not the checksum calculated based on all the areas of the RAM 41c is 00 (H). RAM parity or checksum of the RAM 41c is calculated and stored in a specific area, and the RAM parity or checksum excluding the specific area of the RAM 41c is calculated at the time of recovery, and the RAM parity or checksum stored in the specific area is calculated. The data in the RAM 41c depends on whether the comparison result matches It may be determined whether normal or not. In this case as well, as described above, before the RAM parity or checksum is calculated, the destructive diagnosis data in which any bit is 1 is stored at a predetermined address. In addition to determining whether or not the sums match, it is determined whether or not the data for destructive diagnosis is stored normally, the RAM parity and checksum match, and the destructive diagnostic data is also normal. It is preferable to determine that the data in the RAM 41c is normal under the above conditions.

また、前記実施例では、メダル並びにクレジットを用いて賭数を設定するスロットマシンを用いているが、本発明はこれに限定されるものではなく、遊技球を用いて賭数を設定するスロットマシンや、クレジットのみを使用して賭数を設定する完全クレジット式のスロットマシンであっても良い。   In the embodiment, the slot machine for setting bets using medals and credits is used. However, the present invention is not limited to this, and the slot machine for setting bets using game balls. Alternatively, it may be a complete credit type slot machine that uses only credits to set the number of bets.

前記実施例における各要素は、本発明に対して以下のように対応している。   Each element in the embodiment corresponds to the present invention as follows.

本発明の請求項1に記載のスロットマシンは、
1ゲームに対して所定数(1または3)の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置(リール2L、2C、2R)の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシン1であって、
信号が入力されることにより外部割込(割込2)を発生させる割込入力端子(トリガー端子CLK/TRG)を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段(メイン制御部41)と、
前記メイン制御手段から送信された制御情報(コマンド)の受信に基づき演出の制御を行うサブ制御手段(サブ制御部91)と、
前記スロットマシンで用いられる所定の電力(+25V)の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているとき(+18V以下となったとき)に電断信号(電圧低下信号)を出力する電断検出手段(電断検出回路48)と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域(重要ワーク、一般ワーク、特別ワーク、設定値ワーク、非保存ワーク)と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段(RAM41c)と、
複数種類の初期化条件のうちいずれかの初期化条件(設定開始前、ビッグボーナス終了時、電源投入時でRAM41cが壊れていないとき、1ゲーム終了時)が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域(図13(a))を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎(1ゲーム終了毎)に初期化する初期化手段(CPU41aによるRAM41cの初期化)と、
予め定められた単位時間(0.56ms)毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段(CPU41aによるタイマ割込処理)と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理(ポート入力処理)を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段(CPU41aによるタイマ割込1〜4の選択)と、
前記電断信号(電圧低下信号)が前記割込入力端子(トリガー端子CLK/TRG)に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報(RAMパリティ調整用データ、破壊診断用データ)を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段(CPU41aによる電断割込処理)と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段(割込処理中の割込禁止)と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段(CPU41aによるゲーム処理)と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段(コマンドキュー)と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段(CPU41aによるコマンド格納処理)と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段(CPU41aによるコマンド送信処理)と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理(コマンド送信処理)を行い、かつ前記制御情報格納手段(コマンドキュー)に前記制御情報(コマンド)が複数格納されている場合に、該制御情報送信処理(コマンド送信処理)において前記制御情報格納手段(コマンドキュー)に格納されている複数の制御情報(コマンド)のうち最も早い時期に生成された制御情報(コマンド)のみを送信し、
前記メインデータ記憶手段(RAM41c)には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段(CPU41aによるRAM41cの初期化)は、2種類以上の初期化条件(設定開始前、ビッグボーナス終了時、1ゲーム終了時)の種類に対応して前記メインデータ記憶手段における初期化開始アドレス(開始アドレス)が設定されるとともに、該初期化条件に共通する初期化終了アドレス(終了アドレス)が設定された初期化領域設定手段(ROM41bの初期化テーブル(図44(b))を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから前記初期化終了アドレスまでの各アドレスが割り当てられた記憶領域を初期化する
ことを特徴としている。
本発明の請求項2に記載のスロットマシンは、
1ゲームに対して所定数(1または3)の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置(リール2L、2C、2R)の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシン1であって、
信号が入力されることにより外部割込(割込2)を発生させる割込入力端子(トリガー端子CLK/TRG)を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段(メイン制御部41)と、
前記メイン制御手段から送信された制御情報(コマンド)の受信に基づき演出の制御を行うサブ制御手段(サブ制御部91)と、
前記スロットマシンで用いられる所定の電力(+25V)の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているとき(+18V以下となったとき)に電断信号(電圧低下信号)を出力する電断検出手段(電断検出回路48)と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域(重要ワーク、一般ワーク、特別ワーク、設定値ワーク、非保存ワーク)と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段(RAM41c)と、
複数種類の初期化条件のうちいずれかの初期化条件(設定開始前、ビッグボーナス終了時、電源投入時でRAM41cが壊れていないとき、1ゲーム終了時)が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域(図13(a))を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎(1ゲーム終了毎)に初期化する初期化手段(CPU41aによるRAM41cの初期化)と、
予め定められた単位時間(0.56ms)毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段(CPU41aによるタイマ割込処理)と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理(ポート入力処理)を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段(CPU41aによるタイマ割込1〜4の選択)と、
前記電断信号(電圧低下信号)が前記割込入力端子(トリガー端子CLK/TRG)に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報(RAMパリティ調整用データ、破壊診断用データ)を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段(CPU41aによる電断割込処理)と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段(割込処理中の割込禁止)と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段(CPU41aによるゲーム処理)と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段(コマンドキュー)と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段(CPU41aによるコマンド格納処理)と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段(CPU41aによるコマンド送信処理)と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理(コマンド送信処理)を行い、かつ前記制御情報格納手段(コマンドキュー)に前記制御情報(コマンド)が複数格納されている場合に、該制御情報送信処理(コマンド送信処理)において前記制御情報格納手段(コマンドキュー)に格納されている複数の制御情報(コマンド)のうち最も早い時期に生成された制御情報(コマンド)のみを送信し、
前記メインデータ記憶手段(RAM41c)には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段(CPU41aによるRAM41cの初期化)は、初期化条件(設定開始前、ビッグボーナス終了時、電源投入時でRAM41cが壊れていないとき、1ゲーム終了時)の種類に対応して前記メインデータ記憶手段における初期化開始アドレス(開始アドレス)と該初期化開始アドレスに対して初期化される記憶領域のサイズ(初期化サイズ)が設定された初期化領域設定手段(ROM41bの初期化テーブル(図13(b))を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから該初期化開始アドレスに対して設定されたサイズの記憶領域を初期化する
ことを特徴としている。
The slot machine according to claim 1 of the present invention includes:
A game can be started by setting a predetermined number (1 or 3) of bets for one game, and a variable display device (reel 2L, 2C, 2R) is a slot machine 1 in which one game is ended by deriving and displaying a display result, and winning can be generated according to the display result of the variable display device,
Main control means (main control unit) configured by a microcomputer having an interrupt input terminal (trigger terminal CLK / TRG) for generating an external interrupt (interrupt 2) when a signal is input, and controlling a game 41),
Sub-control means (sub-control unit 91) for controlling the production based on reception of control information (command) transmitted from the main control means;
The state of a predetermined power (+ 25V) used in the slot machine is monitored, and a power interruption signal (voltage) when a power interruption condition related to the power supply being cut off is satisfied (when it becomes + 18V or less). Power interruption detection means (power interruption detection circuit 48) for outputting a lowering signal;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; Work area (important work, general work, special work, set value work, unsaved work) in which data for operating the microcomputer constituting the means is stored, and data can be temporarily stored A main data storage means (RAM 41c) to which at least a stack area and an unused area in which data for operation of the microcomputer constituting the main control means is not read and written are assigned;
When any one of a plurality of types of initialization conditions (before setting start, at the end of the big bonus, at the time of power-on, when the RAM 41c is not broken and at the end of one game), the main data storage is performed. Initializing an area (FIG. 13 (a)) determined in correspondence with the type of initialization condition established among the storage areas in the means, and other than the stack area in the storage area of the main data storage means Initialization means (initialization of the RAM 41c by the CPU 41a) for initializing the unused area every game (every game ends);
Timer interrupt process execution means (timer interrupt process by the CPU 41a) for interrupting a process being executed every predetermined unit time (0.56 ms) and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
The process executed in the timer interruption process is a process (port input process) for monitoring the input state of the operation detection means for detecting the player's operation and storing the input information indicating the input state in the main data storage means ) Including a process selection means (selection of timer interrupts 1 to 4 by the CPU 41a) that selects a process corresponding to the branch counter value as a process to be executed in the timer interrupt process.
The main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal (voltage drop signal) to the interrupt input terminal (trigger terminal CLK / TRG) Interruption during power interruption to save information (RAM parity adjustment data, destruction diagnosis data) necessary for returning the control state to the control state before the power supply is stopped in the storage area of the main data storage means Power interruption interrupt processing execution means for executing the processing (power interruption interrupt processing by the CPU 41a),
Multiple interrupt prohibition means (interrupt prohibition during interrupt processing) for prohibiting the other interrupt processing during execution of one of the timer interrupt processing or the interrupt processing at power interruption,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means (game processing by the CPU 41a),
A storage area allocated to the work area of the main data storage means, and a control information storage means (command queue) capable of storing a plurality of the control information;
Control information generation means (command storage processing by the CPU 41a) for generating the control information in accordance with the progress of the game in the basic processing and storing it in the control information storage means;
In the timer interrupt processing, control information transmission processing means (command transmission processing by the CPU 41a) for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means;
Including
The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
The control information transmission processing means performs the control information transmission processing (command transmission processing) only once when the branching counter value indicates a specific value in the timer interrupt processing, and the control information storage means ( When a plurality of control information (commands) are stored in the command queue), a plurality of control information (commands) stored in the control information storage means (command queue) in the control information transmission processing (command transmission processing) ) Only the control information (command) generated at the earliest time,
The main data storage means (RAM 41c) is assigned an address for specifying a storage area, and
The initialization means (initialization of the RAM 41c by the CPU 41a) is an initialization in the main data storage means corresponding to two or more kinds of initialization conditions (before setting, at the end of the big bonus, at the end of the game). An initialization area setting means (an initialization table (FIG. 44 (b)) in the ROM 41b) in which a start address (start address) is set and an initialization end address (end address) common to the initialization conditions is set. In addition, when the initialization condition is satisfied, each address from the initialization start address set in the initialization area setting means to the initialization end address corresponding to the type of the initialization condition is assigned. It is characterized by initializing the storage area.
A slot machine according to claim 2 of the present invention,
A game can be started by setting a predetermined number (1 or 3) of bets for one game, and a variable display device (reel 2L, 2C, 2R) is a slot machine 1 in which one game is ended by deriving and displaying a display result, and winning can be generated according to the display result of the variable display device,
Main control means (main control unit) configured by a microcomputer having an interrupt input terminal (trigger terminal CLK / TRG) for generating an external interrupt (interrupt 2) when a signal is input, and controlling a game 41),
Sub-control means (sub-control unit 91) for controlling the production based on reception of control information (command) transmitted from the main control means;
The state of a predetermined power (+ 25V) used in the slot machine is monitored, and a power interruption signal (voltage) when a power interruption condition related to the power supply being cut off is satisfied (when it becomes + 18V or less). Power interruption detection means (power interruption detection circuit 48) for outputting a lowering signal;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; Work area (important work, general work, special work, set value work, unsaved work) in which data for operating the microcomputer constituting the means is stored, and data can be temporarily stored A main data storage means (RAM 41c) to which at least a stack area and an unused area in which data for operation of the microcomputer constituting the main control means is not read and written are assigned;
When any one of a plurality of types of initialization conditions (before setting start, at the end of the big bonus, at the time of power-on, when the RAM 41c is not broken and at the end of one game), the main data storage is performed. Initializing an area (FIG. 13 (a)) determined in correspondence with the type of initialization condition established among the storage areas in the means, and other than the stack area in the storage area of the main data storage means Initialization means (initialization of the RAM 41c by the CPU 41a) for initializing the unused area every game (every game ends);
Timer interrupt process execution means (timer interrupt process by the CPU 41a) for interrupting a process being executed every predetermined unit time (0.56 ms) and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
The process executed in the timer interruption process is a process (port input process) for monitoring the input state of the operation detection means for detecting the player's operation and storing the input information indicating the input state in the main data storage means ) Including a process selection means (selection of timer interrupts 1 to 4 by the CPU 41a) that selects a process corresponding to the branch counter value as a process to be executed in the timer interrupt process.
The main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal (voltage drop signal) to the interrupt input terminal (trigger terminal CLK / TRG) Interruption during power interruption to save information (RAM parity adjustment data, destruction diagnosis data) necessary for returning the control state to the control state before the power supply is stopped in the storage area of the main data storage means Power interruption interrupt processing execution means for executing the processing (power interruption interrupt processing by the CPU 41a),
Multiple interrupt prohibition means (interrupt prohibition during interrupt processing) for prohibiting the other interrupt processing during execution of one of the timer interrupt processing or the interrupt processing at power interruption,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means (game processing by the CPU 41a),
A storage area allocated to the work area of the main data storage means, and a control information storage means (command queue) capable of storing a plurality of the control information;
Control information generation means (command storage processing by the CPU 41a) for generating the control information in accordance with the progress of the game in the basic processing and storing it in the control information storage means;
In the timer interrupt processing, control information transmission processing means (command transmission processing by the CPU 41a) for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means;
Including
The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
The control information transmission processing means performs the control information transmission processing (command transmission processing) only once when the branching counter value indicates a specific value in the timer interrupt processing, and the control information storage means ( When a plurality of control information (commands) are stored in the command queue), a plurality of control information (commands) stored in the control information storage means (command queue) in the control information transmission processing (command transmission processing) ) Only the control information (command) generated at the earliest time,
The main data storage means (RAM 41c) is assigned an address for specifying a storage area, and
The initialization means (initialization of the RAM 41c by the CPU 41a) corresponds to the type of initialization conditions (before starting setting, at the end of the big bonus, at the end of the game when the RAM 41c is not broken when the power is turned on). Initialization area setting means (initialization table of the ROM 41b) in which the initialization start address (start address) in the main data storage means and the size (initialization size) of the storage area initialized with respect to the initialization start address are set. (FIG. 13B), when the initialization condition is satisfied, the initialization start address is determined from the initialization start address set in the initialization area setting means corresponding to the type of the initialization condition. It is characterized by initializing a storage area of the size set for.

本発明が適用された実施例のスロットマシンの正面図である。It is a front view of the slot machine of the Example to which this invention was applied. リールの図柄配列を示す図である。It is a figure which shows the symbol arrangement | sequence of a reel. スロットマシンの構成を示すブロック図である。It is a block diagram which shows the structure of a slot machine. 電源基板の構成を説明するための回路図である。It is a circuit diagram for demonstrating the structure of a power supply board. (a)は、遊技制御基板におけるメイン制御部まわりの構成を説明するための回路図である。(b)は、演出制御基板におけるサブ制御部まわりの構成を説明するための回路図である。(A) is a circuit diagram for demonstrating the structure around the main control part in a game control board. (B) is a circuit diagram for explaining a configuration around a sub-control unit in the effect control board. (a)は、遊技状態別当選役テーブルを示す図である。(b)は、小役及び再遊技役用の役別テーブルを示す図である。(c)は、特別役用の役別テーブルを示す図である。(A) is a figure which shows the winning combination table according to gaming state. (B) is a figure which shows the classification table for a small combination and a re-game combination. (C) is a diagram showing a role-specific table for special roles. 役別テーブルに登録されたアドレスに基づいて取得される判定値数の記憶領域を示す図である。It is a figure which shows the memory area of the number of judgment values acquired based on the address registered into the table according to role. (a)(b)は、内部抽選用の乱数の値及び各役の判定値数と、当選役との関係の例を示す図である。(A) (b) is a figure which shows the example of the value of the random number for internal lottery, the determination value number of each combination, and a winning combination. 内部抽選用の乱数の値及び各役の判定値数と、当選役との関係の例を示す図である。It is a figure which shows the example of the value of the random number for internal lottery, the number of judgment values of each combination, and a winning combination. (a)(b)は、内部抽選用の乱数の値及び各役の判定値数と、当選役との関係の例を示す図である。(A) (b) is a figure which shows the example of the value of the random number for internal lottery, the determination value number of each combination, and a winning combination. (a)は乱数発生回路の構成を詳細に示すブロック図である。(b)は乱数発生回路から抽出した乱数をCPUがソフトウェアにより内部抽選用の乱数に加工するまでの説明図である。(A) is a block diagram showing in detail the configuration of a random number generation circuit. (B) is explanatory drawing until a CPU processes the random number extracted from the random number generation circuit into the random number for internal lottery by software. メイン制御部のRAMの格納領域の構成を示す図である。It is a figure which shows the structure of the storage area of RAM of a main control part. (a)は、メイン制御部のCPUが行う初期化1〜4において初期化される領域を示す図である。(b)は、メイン制御部のROMに格納された初期化テーブルを示す図である。(A) is a figure which shows the area | region initialized in initialization 1-4 performed by CPU of a main control part. (B) is a figure which shows the initialization table stored in ROM of the main control part. 遊技制御基板から演出制御基板に対して送信されるコマンドの一例を示す図である。It is a figure which shows an example of the command transmitted with respect to an effect control board from a game control board. メイン制御部のRAMに設定されるコマンドキューの構成を示す図である。It is a figure which shows the structure of the command queue set to RAM of a main control part. メイン制御部のCPUが行うタイマ割込処理の発生状況を示すタイミングチャートである。It is a timing chart which shows the generation situation of timer interruption processing which CPU of a main control part performs. (a)(b)は、メイン制御部のCPUによるコマンドの送信状況の一例を示すタイミングチャートである。(A) (b) is a timing chart which shows an example of the transmission condition of the command by CPU of a main control part. メイン制御部のCPUが起動時に実行する起動処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the starting process which CPU of a main control part performs at the time of starting. メイン制御部のCPUがRAM異常を判定したときに実行するRAM異常エラー処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the RAM abnormality error process performed when CPU of a main control part determines RAM abnormality. メイン制御部のCPUが起動処理において実行する設定変更処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the setting change process which CPU of a main control part performs in a starting process. メイン制御部のCPUが起動処理後に実行するゲーム処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the game process which CPU of a main control part performs after a starting process. メイン制御部のCPUがゲーム処理において実行する内部抽選処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the internal lottery process which CPU of a main control part performs in a game process. メイン制御部のCPUがゲーム処理において実行する内部抽選処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the internal lottery process which CPU of a main control part performs in a game process. メイン制御部のCPUがゲーム処理において実行する内部抽選処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the internal lottery process which CPU of a main control part performs in a game process. メイン制御部のCPUが内部抽選処理において実行する乱数取得処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the random number acquisition process which CPU of a main control part performs in an internal lottery process. メイン制御部のCPUが起動処理において実行する初期化1の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the initialization 1 which CPU of a main control part performs in a starting process. メイン制御部のCPUが初期化1〜4において実行するRAMクリア処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the RAM clear process which CPU of the main control part performs in initialization 1-4. メイン制御部のCPUがビッグボーナス終了時に実行する初期化2の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the initialization 2 which CPU of a main control part performs at the time of the end of a big bonus. メイン制御部のCPUが起動処理において実行する初期化3の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the initialization 3 which CPU of a main control part performs in a starting process. メイン制御部のCPUが1ゲーム終了毎に実行する初期化4の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the initialization 4 which CPU of a main control part performs whenever one game is complete | finished. メイン制御部のCPUが定期的に実行するタイマ割込処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the timer interruption process periodically performed by CPU of a main control part. メイン制御部のCPUが定期的に実行するタイマ割込処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the timer interruption process periodically performed by CPU of a main control part. メイン制御部のCPUがコマンドを生成し、コマンドキューに格納する際に実行するコマンド格納処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the command storage process performed when CPU of a main control part produces | generates a command and stores it in a command queue. メイン制御部のCPUがタイマ割込処理において実行するコマンド送信処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the command transmission process which CPU of a main control part performs in a timer interruption process. メイン制御部のCPUが、電断検出回路から電圧低下信号の入力されることによって実行する電断割込処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the interruption interruption process performed when CPU of a main control part inputs a voltage drop signal from an interruption detection circuit. サブ制御部のCPUが起動時に実行する起動処理(サブ)の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the starting process (sub) which CPU of a sub control part performs at the time of starting. サブ制御部のCPUが、遊技制御基板からストローブ(INT)信号が入力されることによって実行するコマンド受信割込処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the command reception interruption process performed when CPU of a sub-control part inputs a strobe (INT) signal from a game control board. サブ制御部のCPUが、定期的に実行するタイマ割込処理(サブ)の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the timer interruption process (sub) which CPU of a sub control part performs regularly. 停電時における各電圧の降下状況、メイン制御部及びサブ制御部のCPUの動作状況を示すタイミングチャートである。It is a timing chart which shows the fall state of each voltage at the time of a power failure, and the operation state of CPU of a main control part and a sub control part. 役別テーブルの変形例を示す図である。It is a figure which shows the modification of a table classified by role. メイン制御部のCPUが実行する内部抽選処理の変形例を示す図である。It is a figure which shows the modification of the internal lottery process which CPU of a main control part performs. 乱数発生回路から抽出した乱数をCPUがソフトウェアにより内部抽選用の乱数に加工するまでの処理の第1の変形例の説明図である。It is explanatory drawing of the 1st modification of a process until CPU processes the random number extracted from the random number generation circuit into the random number for internal lottery by software. 乱数発生回路から抽出した乱数をCPUがソフトウェアにより内部抽選用の乱数に加工するまでの処理の第2の変形例の説明図である。It is explanatory drawing of the 2nd modification of the process until CPU processes the random number extracted from the random number generation circuit into the random number for internal lottery by software. (a)は、メイン制御部におけるRAMの格納領域の変形例を示す図である。(b)は、初期化テーブルの変形例を示す図である。(A) is a figure which shows the modification of the storage area of RAM in a main control part. (B) is a figure which shows the modification of an initialization table. メイン制御部のCPUが実行する初期化1の変形例を示す図である。It is a figure which shows the modification of the initialization 1 which CPU of a main control part performs.

符号の説明Explanation of symbols

1 スロットマシン
2L、2C、2R リール
40 遊技制御基板
41 メイン制御部
41a CPU
41b ROM
41c RAM
42 乱数発生回路
43 サンプリング回路
48 電断検出回路
80 演出中継基板
90 演出制御基板
91 サブ制御部
91a CPU
91b ROM
91c RAM
1 slot machine 2L, 2C, 2R reel 40 game control board 41 main control unit 41a CPU
41b ROM
41c RAM
42 Random number generation circuit 43 Sampling circuit 48 Power interruption detection circuit 80 Production relay board 90 Production control board 91 Sub-control unit 91a CPU
91b ROM
91c RAM

Claims (2)

1ゲームに対して所定数の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシンであって、
信号が入力されることにより外部割込を発生させる割込入力端子を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段と、
前記メイン制御手段から送信された制御情報の受信に基づき演出の制御を行うサブ制御手段と、
前記スロットマシンで用いられる所定の電力の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているときに電断信号を出力する電断検出手段と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段と、
複数種類の初期化条件のうちいずれかの初期化条件が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎に初期化する初期化手段と、
予め定められた単位時間毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段と、
前記電断信号が前記割込入力端子に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理を行い、かつ前記制御情報格納手段に前記制御情報が複数格納されている場合に、該制御情報送信処理において前記制御情報格納手段に格納されている複数の制御情報のうち最も早い時期に生成された制御情報のみを送信し、
前記メインデータ記憶手段には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段は、2種類以上の初期化条件の種類に対応して前記メインデータ記憶手段における初期化開始アドレスが設定されるとともに、該初期化条件に共通する初期化終了アドレスが設定された初期化領域設定手段を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから前記初期化終了アドレスまでの各アドレスが割り当てられた記憶領域を初期化する
ことを特徴とするスロットマシン。
A game can be started by setting a predetermined number of bets for one game, and a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable can be derived and displayed. 1 is a slot machine in which one game is completed and a winning can be generated according to the display result of the variable display device,
A main control means for controlling a game, comprising a microcomputer having an interrupt input terminal for generating an external interrupt when a signal is input;
Sub-control means for controlling production based on reception of control information transmitted from the main control means;
A power interruption detection means for monitoring a state of a predetermined power used in the slot machine and outputting a power interruption signal when a power interruption condition relating to the interruption of power supply is established;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; A work area for storing data for operation of the microcomputer constituting the means, a stack area capable of temporarily storing data, and the microcomputer constituting the main control means for operation An unused area in which no data is read or written, and at least a main data storage means allocated;
When any initialization condition among a plurality of types of initialization conditions is established, an area defined corresponding to the type of initialization condition established among the storage areas in the main data storage means is initialized. And initialization means for initializing the unused area other than the stack area in the storage area of the main data storage means for each game;
Timer interrupt processing execution means for interrupting a process being executed every predetermined unit time and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
A plurality of types of processing executed in the timer interrupt processing, including processing for monitoring the input state of the operation detecting means for detecting the player's operation and storing the input information indicating the input state in the main data storage means A process selection means for selecting a process corresponding to the branch counter value as a process to be executed in the timer interrupt process,
Control before power supply stops the control state of the main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal to the interrupt input terminal Power interruption interruption processing execution means for executing power interruption interruption processing for storing information necessary for returning to the state in the storage area of the main data storage means ;
Multiple interrupt prohibiting means for prohibiting the other interrupt process during the execution of either the timer interrupt process or the power interruption interrupt process,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means to
Control information storage means that is a storage area assigned to the work area of the main data storage means and can store a plurality of the control information;
Control information generating means for generating the control information in accordance with the progress of the game in the basic processing and storing the control information in the control information storing means;
Control information transmission processing means for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means in the timer interrupt processing;
Including
The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
The control information transmission processing means performs the control information transmission processing only once when the branching counter value indicates a specific value in the timer interrupt processing, and the control information storage means includes a plurality of the control information. If stored, only the control information generated at the earliest time among the plurality of control information stored in the control information storage means in the control information transmission process,
The main data storage means is assigned an address for specifying a storage area,
The initialization means is set with an initialization start address in the main data storage means corresponding to two or more types of initialization conditions, and an initialization end address common to the initialization conditions is set. Including an initialization area setting means, and when the initialization condition is satisfied, from an initialization start address set in the initialization area setting means to the initialization end address corresponding to the type of the initialization condition A slot machine characterized by initializing a storage area to which each address is assigned.
1ゲームに対して所定数の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシンであって、
信号が入力されることにより外部割込を発生させる割込入力端子を有するマイクロコンピュータにて構成され、遊技の制御を行うメイン制御手段と、
前記メイン制御手段から送信された制御情報の受信に基づき演出の制御を行うサブ制御手段と、
前記スロットマシンで用いられる所定の電力の状態を監視し、電力供給が断たれたことに関わる電断条件が成立しているときに電断信号を出力する電断検出手段と、
を備え、
前記電断検出手段は、前記電断信号を前記メイン制御手段を構成するマイクロコンピュータの前記割込入力端子に出力し、
前記メイン制御手段は、
データを読み出し及び書き込み可能に記憶する記憶領域を有し、電力供給が停止しても該記憶領域に記憶されているデータを保持することが可能な記憶手段であり、前記記憶領域として前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが記憶されるワーク領域と、データを一時的に格納することが可能なスタック領域と、前記メイン制御手段を構成するマイクロコンピュータが動作を行うためのデータが読み出し及び書き込みが行われることのない未使用領域と、が少なくとも割り当てられたメインデータ記憶手段と、
複数種類の初期化条件のうちいずれかの初期化条件が成立したときに、前記メインデータ記憶手段における記憶領域のうち該成立した初期化条件の種類に対応して定められた領域を初期化するとともに、前記メインデータ記憶手段の記憶領域における前記スタック領域以外の前記未使用領域を1ゲーム毎に初期化する初期化手段と、
予め定められた単位時間毎に実行中の処理に割り込んでタイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理の実行に応じて、該タイマ割込処理において実行すべき処理を識別するための分岐用カウンタ値を更新する分岐用カウンタ更新手段と、
前記タイマ割込処理にて実行する処理を、遊技者の操作を検出する操作検出手段の入力状態を監視して該入力状態を示す入力情報を前記メインデータ記憶手段に記憶する処理を含む複数種類のうちから前記分岐用カウンタ値に対応する処理を、該タイマ割込処理にて実行する処理として選択する処理選択手段と、
前記電断信号が前記割込入力端子に入力されたことに基づく外部割込の発生に応じて、電力供給が開始されたときに前記メイン制御手段の制御状態を電力供給が停止する前の制御状態に復帰させるのに必要な情報を前記メインデータ記憶手段の記憶領域に保存する電断時割込処理を実行する電断時割込処理実行手段と、
前記タイマ割込処理または前記電断時割込処理のいずれか一方の割込処理の実行中に他方の割込処理を禁止する多重割込禁止手段と、
前記タイマ割込処理にて記憶した入力情報を読み出し、該読み出した入力情報に基づいて遊技の進行に応じた複数の制御状態を段階的に移行させることにより1ゲームの制御を行う基本処理を実行する基本処理実行手段と、
前記メインデータ記憶手段のワーク領域に割り当てられた記憶領域であり、複数の前記制御情報を格納可能な制御情報格納手段と、
前記基本処理において遊技の進行に応じて前記制御情報を生成し、前記制御情報格納手段に格納する制御情報生成手段と、
前記タイマ割込処理において、前記制御情報格納手段に格納されている制御情報を前記サブ制御手段に対して送信する制御情報送信処理を行う制御情報送信処理手段と、
を含み、
前記電断時割込処理実行手段は、前記タイマ割込処理の実行中において前記外部割込が発生したときに、該実行中のタイマ割込処理の終了を待って前記電断時割込処理を実行し、
前記制御情報送信処理手段は、前記タイマ割込処理において前記分岐用カウンタ値が特定の値を示すときに1回のみ前記制御情報送信処理を行い、かつ前記制御情報格納手段に前記制御情報が複数格納されている場合に、該制御情報送信処理において前記制御情報格納手段に格納されている複数の制御情報のうち最も早い時期に生成された制御情報のみを送信し、
前記メインデータ記憶手段には、記憶領域を特定するアドレスが割り当てられているとともに、
前記初期化手段は、初期化条件の種類に対応して前記メインデータ記憶手段における初期化開始アドレスと該初期化開始アドレスに対して初期化される記憶領域のサイズが設定された初期化領域設定手段を含み、前記初期化条件が成立したときに、該初期化条件の種類に対応して前記初期化領域設定手段に設定された初期化開始アドレスから該初期化開始アドレスに対して設定されたサイズの記憶領域を初期化する
ことを特徴とするスロットマシン。
A game can be started by setting a predetermined number of bets for one game, and a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable can be derived and displayed. 1 is a slot machine in which one game is completed and a winning can be generated according to the display result of the variable display device,
A main control means for controlling a game, comprising a microcomputer having an interrupt input terminal for generating an external interrupt when a signal is input;
Sub-control means for controlling production based on reception of control information transmitted from the main control means;
A power interruption detection means for monitoring a state of a predetermined power used in the slot machine and outputting a power interruption signal when a power interruption condition relating to the interruption of power supply is established;
With
The power interruption detection means outputs the power interruption signal to the interrupt input terminal of a microcomputer constituting the main control means,
The main control means includes
A storage means for storing data in a readable and writable manner and capable of holding data stored in the storage area even when power supply is stopped; A work area for storing data for operation of the microcomputer constituting the means, a stack area capable of temporarily storing data, and the microcomputer constituting the main control means for operation An unused area in which no data is read or written, and at least a main data storage means allocated;
When any initialization condition among a plurality of types of initialization conditions is established, an area defined corresponding to the type of initialization condition established among the storage areas in the main data storage means is initialized. And initialization means for initializing the unused area other than the stack area in the storage area of the main data storage means for each game;
Timer interrupt processing execution means for interrupting a process being executed every predetermined unit time and executing a timer interrupt process;
Branch counter updating means for updating a branch counter value for identifying a process to be executed in the timer interrupt process according to the execution of the timer interrupt process;
A plurality of types of processing executed in the timer interrupt processing, including processing for monitoring the input state of the operation detecting means for detecting the player's operation and storing the input information indicating the input state in the main data storage means A process selection means for selecting a process corresponding to the branch counter value as a process to be executed in the timer interrupt process,
Control before power supply stops the control state of the main control means when power supply is started in response to the occurrence of an external interrupt based on the input of the power interruption signal to the interrupt input terminal Power interruption interruption processing execution means for executing power interruption interruption processing for storing information necessary for returning to the state in the storage area of the main data storage means ;
Multiple interrupt prohibiting means for prohibiting the other interrupt process during the execution of either the timer interrupt process or the power interruption interrupt process,
The input information stored in the timer interrupt process is read, and a basic process for controlling one game is executed by gradually shifting a plurality of control states according to the progress of the game based on the read input information. Basic processing execution means to
Control information storage means that is a storage area assigned to the work area of the main data storage means and can store a plurality of the control information;
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Control information transmission processing means for performing control information transmission processing for transmitting control information stored in the control information storage means to the sub-control means in the timer interrupt processing;
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The power interruption interrupt processing execution means waits for completion of the timer interruption processing being executed when the external interruption occurs during execution of the timer interruption processing. Run
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The main data storage means is assigned an address for specifying a storage area,
The initialization means is an initialization area setting in which an initialization start address in the main data storage means and a size of a storage area to be initialized with respect to the initialization start address are set corresponding to the type of initialization condition Means for setting the initialization start address from the initialization start address set in the initialization area setting means corresponding to the type of the initialization condition when the initialization condition is satisfied. A slot machine characterized by initializing the size storage area.
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