JP4198801B2 - Circuit, system, and method for synchronization word detection in a bitstream communication device - Google Patents

Description

【００１３】
記憶レジスタ２４は入ってくるＴＤＭＡのビットストリームから取られた整数Ｌ個のビットのグループの表現を格納する。ここで任意の一時刻において、これらのビット・グループの全体が上記のビット・ウィンドウＷの形式での１つのウィンドウを提供する。特に、記憶レジスタ２４の中のビットは右側からシフト・インされ、そしてＣＣＲを完了したプリアンブル・プリフィックス・ビットの次のパケットの中のビットの表現でもある。この後の説明に対する決まりを提供するために、レジスタ２４の内部で、変数ｙ₁ 〜ｙ_L がビットを示すために使われることに留意されたい。これに関して、各エントリｙ₁ 〜ｙ_L はビットのグループを表すために意図されていることに留意されたい。ここで各変数ｙ（すなわち、ｙ₁ 、ｙ₂ など）に対するビット・グループは同じ整数個のビットを含むが、ＴＤＭＡのビットストリームを受信している受信機の解読動作に基づいて、１またはそれ以上の大きな数である可能性がある。このグループ指定に対する理由は、すぐ次に説明されるように、ＴＤＭＡのビットストリームの受信機が「ハード」または「ソフト」の決定のいずれに基づいているかどうかから発生する。
ＴＤＭＡの技術分野において、ＴＤＭＡのビットストリームはパルス成形を使って送信され、各送信されるビットはアナログの同期パルスによって送られることは知られている。通常、そのような同期パルスはかなりの振幅のピーク（バイナリの１または０のそれぞれに対して正または負のいずれか）を有しているが、その前後の振幅変動は比較的小さい。そのような各パルスを受信している受信機はそのアナログ信号をサンプルし、そのタイミング復元手段に基づいて、そのパルスのピークの期待される位置においてサンプルを測定する。さらに、この同じものがフィルタリングおよびアナログ−ディジタル変換を通じて整数Ｋ個のビットを出力する。したがって、たとえば、Ｋが８の場合、与えられる同期パルスは値が−１２８〜１２７の範囲にある８ビットの数によって表される。既知の「ソフト判定ベースの受信機」の場合、Ｋビットの各グループを処理し続け、それによって複雑性は増加するが、通常は精度も増加する。したがって、上で使われたビット・グループの決まりｙ_N に対して、ソフト判定ベースの受信機の中の各ビット・グループｙ_N はＫ個のビットを含む。これと対照的に、既知の「ハード判定ベースの受信機」の場合、Ｋビットの各グループを単独のビットに縮小する。たとえば、代表的な方式は０より大きいＫの値が入ってくるバイナリ１を表し、したがって、その受信機による追加の解析は１に等しいグループｙ_N の中の単独のビットを使って行われ、Ｋの値が０に等しいか、あるいはそれより小さい場合に、それは入ってくるバイナリ０を表すと信じられ、したがって、受信機による追加の解析はグループｙ_N の中の０に等しい単独のビットを使って実行される。
【００１４】
前の説明を前提として、本発明の実施形態はハード判定およびソフト判定の受信機の両方に対して等しく適用され、この分野の技術に熟達した人によって確かめられるような他のタイプの受信機にも実際に適用できることに留意されたい。いずれにしても、上記のように、いずれの方式に対してもビットのグループはｙ_N によって表され、そのグループのビット数は１またはそれ以上であることを理解されたい。それにもかかわらず、残りの説明および例を単純化するために（ただし本発明の適用範囲を制限せずに）、ハード判定ベースの受信機の方法が仮定され、それによってｙ_N の各値に対して単独のビットを提供する。その例を前提として、下記の説明は各ビット・グループが単独のビットだけを有しているケースとしてＬ個のビットを参照するが、前の説明からソフト判定ベースの受信機はＬ＊Ｋビットを考慮することになることを理解されたい。ｙ₁ 〜ｙ_L へ戻り、これらの添字の決まりを前提として、記憶レジスタ２４の中のビットが左へ一度シフトされるたびに、各添字がインクリメントされることに留意されたい。たとえば、最初のそのようなシフトの後、記憶レジスタ２４はビットｙ₂ 〜ｙ_L+1 を格納することになる。ここで、システム２０の動作を示す下記の式についての理解を容易にするためにこの点が作られている。ふたたび、記憶レジスタ２４の中のビットは記憶レジスタ２２に関して上で説明されたのと同じ意味での表現であることに留意されたい。言い換えれば、実際の「０」の論理ビットが−１によって表され、「１」の論理ビットが＋１によって表される置き換えが行われる。したがって、ふたたび例を示す方法によって、下記の表２はレジスタ２４の中に記憶されているビットの表現と同様に、ＣＣＲが完了した後に続く図４ａ〜ｃからの実際のビットの整数Ｌ個の数（すなわち、１６）を示している。
【表２】

【００１５】
システム２０は次の説明から理解されるように、乗算および比較の演算を実行するための十分な回路を含む計算回路２６をさらに含む。この分野の技術に熟達した人であれば、そのような機能、したがって、そのような回路は各種の回路によって実現できることを理解されたい。いずれにしても、レジスタ２２および２４の中に格納されているビット・シーケンスが与えられて計算回路１６の追加の機能によって次々の比較演算が可能となり、ここでビット・ウィンドウＷは各動作の間に定義され、そのような各演算に対するウィンドウはＬ個のビットを含む。そのような演算を使う２つの技法がすぐ次に説明される。
システム２０によって実行することができる第１の技法は、システム２０の比較に基づいてしきい値に達したときに同期化ワードを検出する。特に、この技法は次の式によって表すことができる。
【数１】

ここでまだ定義されていない変数は次の通りである。
＾ｍはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くｍ個の残りのプリアンブル・プリフィックスの予測値であり、ここで、０≦＾ｍ≦Ｍであり、
τは以下に説明されるように設定されるしきい値である。式中及び文中の＾ｍと
【外１】

は同一である。
式１の適用の詳細が下記の例の方法によって示される。しかし、このポイントにおいて、しきい値τに達するか、あるいはそれを超えるまで予備観測として式１が＾ｍの各値に対して繰り返されることに留意されたい。各繰返しは記憶レジスタ２４の中のビットにおける１ビット左へのシフトに対応し、すなわち、最も左のビットが記憶レジスタ２４からシフト・アウトされ、入ってくるＴＤＭＡのビットストリームの中の次のビットが記憶レジスタ２４の右端の位置へシフト・インされる。したがって、この動作はＣＣＲの動作を完了したビットに続くＴＤＭＡのビットストリームの中のビットにわたって左から右へビット・ウィンドウＷのシフトを実行する。これらの動作をさらに理解し易くするために、以下に説明される代わりの例が図６に示されている。
【００１６】
図６は、＾ｍの連続したインクリメントのための繰返し動作と同様に、問題としているビットの代わりの表示例を示している。図６のトップの行は図３および４ａの情報から、ＣＣＲを完了したプリアンブル・プリフィックス・ビットに続く実際のビットストリームを示している。したがって、この現在の例においては、プリアンブル・プリフィックスの最後の４つのビットの後に、１２ビットの同期化ワードが続いている。図６の中で下の方へ続けると、２番目の行は上で紹介された技法に従ってトップの行のビットの表現を示している。図６の中の残りの５個の行はそれぞれ図６のトップ行の値に沿って移動する際のビット・ウィンドウＷの動作の段階を提供している。これらの各段階について以下に説明される。図６の第３の行を見ると、式１の最初の解析、すなわち、＾ｍ＝０に対するウィンドウＷの位置を示している。＾ｍはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くＭ個の残りのプリアンブル・プリフィックス・ビットの予測値であることを思い出されたい。したがって、図６の第３の行の中のウィンドウの位置はＣＣＲを完了したビットの後に残りのプリアンブル・ビットはない（すなわち、＾ｍ＝０）の予測に基づいている。この場合、予測はＣＣＲを完了したビットの後の次のビットが同期化ワードの中の最初のビットであることである。式１の適用はこの予測の測度の導出として働く。詳しく言えば、この段階において、式１は下記の式１．１に示されているようになる。
【００１７】
【数２】

式１．１に従って、入ってくるビットストリームｙ
_i の各ビットの表現に、同期化ワードの中のすべてのＬ個のビットに対する同期化ワードの中の対応しているビット表現ｃ_i が乗算され、その結果が集計されてτに対して比較される。この乗算をさらに理解するために、図６の第３行の中のビット・ウィンドウＷの下で、図５の記憶レジスタ２２の中に表現によって格納されている同期化ワードが示されている。したがって、図６の第３行からｙ_i ｃ_i の各積は−１または＋１のいずれかの結果となることに留意されたい。さらに詳しく言えば、ｙ_i およびｃ_i の与えられたペアが同じであった場合、そのペアに対する積は＋１となり、一方、ｙ_i およびｃ_i の与えられたペアが異なっていた場合、そのペアに対する積は−１である。したがって、式１（あるいは現在の例においては１．１）は、実効的に、そのペアの積によって決定されるようにｙ_i とｃ_i のペアの各ビットの比較を実行する。さらに、これらの各積を集計することによって、最終結果が−Ｌと＋Ｌとの間になる。これに関して、各ｙ_i とｃ_i との間で比較的多数のマッチがあった場合、式１は＋Ｌに向かう傾向がある。逆に、各ｙ_i とｃ_i との間にミスマッチが比較的多数あった場合、式１は−Ｌに向かう傾向がある。したがって、結論として、式１の結果が大きければ大きいほど、ｙ_i 〜ｙ_L がｃ_i 〜ｃ_L にそれぞれマッチしている確率が大きい。ここで、τ＝Ｌ、したがって、τ＝１２であると仮定する。したがって、図６の第３行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式１．１が次の結果になることを確認することができる。
【数３】

したがって、０の結果はτ＝１２より小さい。さらに、式１．１の結果が小さいことは＾ｍ＝０の予測が不正確であったこと、すなわち、ＣＣＲを完了したビットに続く次のビットが同期化ワードの最初のビットではないと判定された。結果として、すぐ次に説明されるように、このプロセスは＾ｍの次の繰返しのために繰り返される。
【００１８】
図６の第４行を見ると、それは式１の第２の解析、すなわち、＾ｍ＝１に対するビット・ウィンドウＷの場所を示している。したがって、図６の第４行はＣＣＲを完了したビットの後に１つのプリアンブル・プリフィックス・ビットが存在するという予測に基づいて、言い換えれば、＾ｍ＝１の場合、１つの追加のプリアンブル・プリフィックス・ビットが存在すること、そしてその後の追加のビットが同期化ワードの中の最初のビットであることが予測されている。ふたたび式１を適用してこの予測の測度を導くと、次の式１．２に示されているようになる。
【数４】

式１．２の中のｙの添字から、この分野の技術に熟達した人であれば、記憶レジスタ２２および２４の中の値の比較解析のシフトの効果をここで理解するはずである。詳しく言えば、式１．２は記憶レジスタ２４の中のビットを左へシフトすることによって得られ、それによって最も左のビット（すなわち、ストリームの一番古いビット）が捨てられ、そして新しいビットが右からシフト・インされている。その後、レジスタ２２および２４の対応しているビットが乗算され、そしてその結果の積がふたたび集計されてτに対して比較される。したがって、図１．６の第４行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式１．２が得られることを確認することができる。
【数５】

ここでふたたび、結果の−２はτ＝１２より小さく、したがって、式１．２の値が低いという結果は＾ｍ＝１の予測が不正確であったことを示唆している。言い換えれば、同期化ワードに到着する前にプリアンブル・プリフィックスの中のビットが１つ残っていたという仮定は成立しなかったわけである。結果として、すぐ次に説明されるように、＾ｍの次の繰返しのためにふたたびそのプロセスが繰り返される。
図６の第５行および第６行を見ると、この分野の技術に熟達した人であれば、式１の第３および第４の解析、すなわち、＾ｍ＝２および＾ｍ＝３のそれぞれに対するビット・ウィンドウＷの場所をこれらの追加の行がどのように示すかを前の例から理解することができるはずである。したがって、第５行に対して式１は下記の式１．３のように示され、そして第６行に対して式１は以下の式１．４に示されるようになる。
【数６】

【００１９】
式１．３および１．４の中のｙの添字から、記憶レジスタ２４の中の異なるビットを含めるようにそのようなビット・ウィンドウＷがシフトされているか、そしてそれらが記憶レジスタ２２の中の対応しているビットに対してどのように比較されるかを理解することができるはずである。これに関して、式１．３および１．４は次のようになる。
【数７】

式１．３および１．４の両方に対して、対応している結果はτ＝１２より小さく、それによって＾ｍ＝２または＾ｍ＝３の予測は不正確であることが示されている。したがって、さらに別の繰返しとして、そのプロセスは以下に示されるように、＾ｍ＝４の値に対して繰り返され、現在の例に対する式１の解析が終了する。
図６の第７行を見ると、そのビット・ウィンドウＷの位置は＾ｍ＝４の段階を表している。この場合において式１の動作に到着する前に、ビット・ウィンドウＷの中の各ビットｙ_i がそれぞれ同期化ワードの対応している各ビットｃ_i とマッチしていること（第７行のトップとボトムのエントリを比較することによって分かるように）に留意されたい。ここで、数学的観点から、第７行に示されているようにビット・ウィンドウＷを配置するように式１を適用することによって次の式１．５が得られる。
【数８】

結果として、式１．５は次の値となる。
【数９】

第７行から予期されるように、ビット・ウィンドウＷの中の各エントリが同期化ワードの表現の対応しているビットにマッチしているので、式１．５はτ、すなわち、１２に等しい値となる。言い換えれば、＾ｍ＝４の予測が正しいことがここで判定される。したがって、ＣＣＲが完了した後の４つのビット（すなわち、＾ｍ＝４）がプリアンブル・プリフィックスの中に残っていたわけであり、その後、同期化ワードが見つかった。したがって、式１．５の繰返しが完了すると、従来の技術のプロセスは同期化ワードを識別している。結果として、そのワードの終りの場所を決定することができ、それによってＴＤＭＡパケットの残りの部分の始めと終りをさらに定義することができる。
【００２０】
同期化ワードを検出するための従来の技法が提示されたところで、τによって表されている式１のしきい値についてここで考えてみる。詳しく言えば、前の例はビット・ウィンドウＷが同期化ワードにマッチするビットを取り囲んでいるポイントにおいて式１が最大値に達することを示している。さらに、上記の例は式１の最大値の結果がＬ（すなわち、同期化ワードの中のビットの数）に等しいことを示している。言い換えれば、この最大のポイントにおいて、積ｙ_i ｃ_i がそれぞれ１に等しく、したがって、各Ｌの合計は必然的にＬに等しい。この結論を前提として、τがＬに設定され、同期化ワードが各状況において正確に検出される理想の状況に注目されたい。しかし、以下に説明されるように、現在の実際的な実装においては、そのような理想的な結果はノイズの効果によって妨げられる。
入ってくるＴＤＭＡのビットストリームの中に各ビットが受信されるとき、その振幅は追加のノイズ信号によって影響される可能性があることに留意されたい。結果としてこのノイズによってそのような各ビットのバイナリ値が誤って解釈される可能性がある。したがって、上記の表現の技法の場合において、ノイズの影響を受けたバイナリの０は−１ではなく＋１として誤って表される可能性がある。同様に、ノイズの影響を受けたバイナリ１は＋１ではなく、−１として誤って表現される可能性がある。そのような誤りの表現が発生した場合、式１の結果はＬには達しない。したがって、ノイズが加わると、同期化ワードを検出するための考慮事項の複雑性が増加する。このノイズの影響に対処するための１つの方法は、式１に関して上記のシステムを使う方法であるが、τをＬより或るレベルだけ低く設定し、したがって、その差がこのノイズの貢献を考慮することになる。しかし、τを減らすことによって、式１の方法の精度は減少する。このノイズの影響を補正するための他の方法も以下に提示される。そのような方法はよりよい結果を提供することができるが、各種の理由のために欠点も提供する。
【００２１】
上記のノイズの影響を補正するための１つの方法は送信機ＴＲの必要なパワーを増加することである。言い換えれば、伝送信号を増幅することによって、ノイズが同等程度のレベルにまで増幅されないと仮定して、受信された信号の信号対ノイズ比（「ＳＮＲ」）が減少する。そのような方法においては、理想的には送信される各ビットの振幅が追加されるノイズ信号の貢献に十分に打ち勝つレベルにまで上げられる。結果として、その信号の受信機は同期化ワード検出の間に入ってくる各ビットを正しく解釈する。したがって、入ってくる同期化ワードを検出するための機能の精度にかなりの確信を持ってτをＬに等しく、あるいはＬに近い値に設定することができる。この技法は式１の有効性をさらに高めることができるが、欠点も提供する。たとえば、各種の理由のためにパワーの条件が制限されることが多い。したがって、必要なパワーを上げることを要求する技法は許されない可能性がある。許されると考えられる場合であっても、そのような技法は効率的であるとは考えられない。たとえば、パワーを増加することによって設計における他の問題点に影響する可能性がある。この分野の技術に熟達した人によってさらに他の例が確認される。
上記のノイズの影響を補正するための別の方法は、しきい値τを消去するように式１を修正することである。この代わりの方法は式１の計算を繰り返し、すべての計算が完了した後、最大の結果を提供した式の繰返しに対してウィンドウＷの内部に同期化ワードが収まったことを判定する。数学的に言えば、この代替案は次の式２によって表される。
【数１０】

式２は０とＭとの間の＾ｍの各値に対して（すなわち、Ｍ＋１回の繰返しに対して）、各集計がｙ_(i+ ＾_m)ｃ_i のＬ個の積である集計が実行される。さらに、前に付いている「ｍａｘ」の指示はＭ＋１の集計のうちの最大の結果を提供する１つを選択することによって式２が解かれることを示すために含められている。式２についての一例が図６の表示をふたたび考慮することによって、そしてＭ＝４と仮定することによって評価される。その場合、この分野の技術に熟達した人であれば、式２をＭ＋１回繰り返すことによって式１．１〜１．５からの結果と同じ結果（すなわち、それぞれ０、−２、−４、４、および１２が得られることが理解される。次に、式２の最大化の態様は１２の結果が選択されることになる。すなわち、同期化ワードは＾ｍ＝４の値に対して検出されることになる。しかし、式２の実際の実装においてＭが４より大きくなる可能性があることに留意されたい。そのような場合、この分野の技術に熟達した人であれば、Ｍ＝４以降の式２の追加の繰返しによって１２より小さい結果が得られることが理解される。言い換えれば、そのような追加の繰返しがあっても、１２が依然として最大の結果であり、したがって、式２に関する最終の演算は最大の結果を出した＾ｍの値（すなわち、＾ｍ＝４）を選定することになる。
【００２２】
式２の方法は上記のノイズの影響を緩和する方法で同期化ワードを検出するが、或る種の欠点も提供することに留意されたい。たとえば、式２の方法は０〜Ｍの範囲全体にわたっての繰返しが必要である。対照的に、式１の方法はしきい値τに達したときに停止し、したがって、その結果がより早く得られることを思い出されたい。言い換えれば、式２の技法は決定に達する前に比較的長い遅延時間を必要とする。さらに、式２に対するすべての繰返しにわたって全体的な解析を実行するために、すべての繰返しにわたってその履歴をセーブするためのいくつかの技法がなければならず、最大の結果に対応している繰返しがその履歴から識別できるようにしなければならない。この履歴の条件は回路および処理の要求が増加する可能性があるので、或る状況においては欠点とみなされる可能性がある。
従来の技術の最終の方法として、マッセイ氏（Ｍｒ．Ｍａｓｓｅｙ）は同期化ワードを検出するための技法として次の式３を導いた。その式は上記の方法と同じスライディング・ビット・ウィンドウを利用するが、下記のようにノイズの影響をさらに補正する。
【数１１】

ここで、
ｙ、ｃ、およびＬは前の方法に対して定義されているのと同じであり、
σは入ってくるＴＤＭＡストリームの中の加算的なガウス雑音信号の正規化された分散である。直観的に、ＳＮＲが大きいほど、σの値は小さくなる。
【００２３】
式３は式１および２の方法に比べて改善された結果を提供することがこの技術の分野において示されてきた。しかし、それにも欠点がある。たとえば、分散の追加の値（すなわち、σ）およびその分散の影響が与えられた双曲余弦評価をさらに必要とする。したがって、実際問題として、この分散が求められなければならず、そして理想的にはＴＤＭＡの通信が発生するたびに絶えず更新されなければならない。したがって、当然、この分野の技術において知られているように、これらの要求のためにかなりの余分の複雑性を伴っている。上記の各種の考慮事項以外にこれらの欠点を前提として、本発明の発明者は、効率の面で上記の従来の技術を超えるか、あるいはほぼ等しい結果が得られ、そして同等か、あるいはより小さい効率の結果を達成する対応している従来の技術の技法に比較して複雑でない方法で実装することができる、改善された実施形態を以下に提供する。
従来の技術について詳細に説明したところで、説明は本発明の好適な実施形態に移る。これに関して、図７がシステム３０を示しており、このシステムも同期化ワードを検出するためにハードウェアとソフトウェアの組合せで実装されている。一見して、システム３０は或る種の点において従来の技術のシステム２０と同等であるように見えるかもしれない。しかし、このドキュメントの残りの部分では方法および結果の両方におけるかなりの違いを示す。システム３０を見ると、それは図１のシステム１０の各受信機ＲＣＶＲ１〜ＲＣＶＲＮの中に実装されるのが好ましく、それによってＴＤＭＡの通信を可能とし、そしてさらに詳しくは、ＴＤＭＡのバイナリ・ストリームの情報の中の同期化ワードを検出することができる。その装置および方法の詳細が以下に示される。さらに、それらの詳細からこの分野の技術に熟達した人であれば、システム３０はアプリケーション固有の集積回路（「ＡＳＩＣ」）、ディジタル信号プロセッサ（「ＤＳＰ」）などの集積回路を含めて、各種の回路を使って構築することができることを理解されたい。
システム３０は２つの記憶レジスタ３２および３４を含む。記憶レジスタ３２および３４は以下に説明されるバイナリ信号の表現を格納することができるハードウェアを表し、したがって、集積回路におけるメモリまたはレジスタ空間などの各種の回路の記憶装置を使って実装することができる。
【００２４】
記憶レジスタ３２は以下で理解されるように、入ってくるＴＤＭＡのビットストリームの中のビットに対して比較されるテスト・パターン・ベクトルＳの表現を格納する。ここでふたたび、このレジスタは表現を格納し、そしてこの表現という用語は前に導入されたようにバイナリの１および０のそれぞれを置き換えるように使われる、同じ＋１および−１のフォーマットを示すことが意図されていることに留意されたい。また、同期化ワードを検出するために、システム３０は記憶レジスタ３２の中のテスト・パターンを使ってＭ＋１回の比較を実行し、そのテスト・パターンはそれらの比較のたびに変化する。以下に説明されるように、各比較は記憶レジスタ３４の中に格納されている表現について行われる。したがって、上記の従来の技術の方法と同様に、これらの比較は０≦＾ｍ≦Ｍの段階に対応する。導入の方法によって、これらの繰り返される比較の最初のものの場合、テスト・パターン・ベクトルＳはベクトルＣと同じであり、すなわち、１〜Ｌのｉの各値に対してｓ_i ＝ｃ_i である。これに関して、図７において、記憶レジスタ３２はＬ個のビットを格納することに留意されたい。しかし、さらに、追加の繰返しに対して、テスト・パターン・ベクトルＳは変化し、同期化ワードのベクトルＣとは等しくない。ベクトルＳに対するこの調整は、本発明者によって発見された主要な改良点を表し、そして好適な実施形態と上記の従来の技術との間の重要な相違点を提供する。
【００２５】
ＣＣＲを完了するプリアンブル・プリフィックス・ビットが見つかった後、本発明の好適な実施形態の目標は同期化ワードを検出することである。しかし、この努力の中で、同期化ワード（すなわち、ベクトルＣ）が出て来る前にプリアンブル・プリフィックスの０からＭ個までの間のビットが残っている。これらのプリアンブル・プリフィックス・ビットを次の式４に示されているようなベクトルＢによって定義する。
【数１２】

プリアンブル・プリフィックス・ビットはシステムごとに或る既知の方法で交互に変化するビットのシーケンスであることを思い出されたい。しかし、本発明の発明者によって認識されているように、上記の従来の技術の技法は同期化ワードを検出するときにこれらのビットによって提供されているその既知の情報を捨てている。これと極めて対照的に、そして以下に詳しく説明されるように、このドキュメントにおいて定義される本発明の実施形態は、この情報を使って効率の良い、そして改善された同期化ワード検出を実現する。これに関して、そして記憶レジスタ３２の中に格納されているテスト・パターン・ベクトルＳの定義へ戻って、ベクトルＳはシステム３０によって実行される技法の次々の繰返しごとに変化するパターンとしてここでは定義される。特に、入ってくる同期化ワードを検出しているとき、ベクトルＳは各繰返しごとに同期化ワードのベクトルＣの一部分またはすべてのいずれかと連結されているベクトルＢの部分を含むように変更される。同期化ワード・ベクトルＣの一部分との連結がここで説明され、後者の連結の説明は後まで延ばされる。したがって、ここでは、Ｓに対する次々のベクトルはＳ⁰ 〜Ｓ^M （ここで、添字は単に１つのベクトルＳを別のベクトルＳと区別するためだけにあり、指数関数を示そうとしているわけではない）として定義される。詳しくはＳ⁰ 〜Ｓ^M は次の式５．１〜５．５によって定義される。
【数１３】

【００２６】
図７に示されているものと同様に、式５．１〜５．５が与えられて、この分野の技術に熟達した人であれば、＾ｍ＝０の比較に対して、記憶レジスタ３２は同期化ワード・ベクトルＣを格納することが分かるはずである。それ以降の各比較に対して、記憶レジスタ３２は同期化ワード・ベクトルＣの１つのビットを右側へシフト・アウトし、プリアンブル・プリフィックス・ベクトルＢの次のビットｂを左からシフト・インする。したがって、以下において理解されるように、そして従来の技術とは違って、本発明の実施形態においては同期化ワードを検出するために、ＣＣＲを完了したビットに続くプリアンブル・プリフィックス・ビットが使われる。
ここで記憶レジスタ３４に戻ると、このレジスタはＣＣＲを完了したプリアンブル・プリフィックス・ビットに続いて入って来ているＴＤＭＡのビットストリームからサンプルされたＬ個のビットの表現を格納している。先ず最初に、やはりここでもその格納されている情報は表現であり、バイナリの１および０に対してそれぞれ＋１および−１のフォーマットを実装していることを意味していることに留意されたい。第２に、これらのビットは上記の従来の技術の技法とは違ってシフトされない。したがって、１つのウィンドウが定義される範囲に対して、その左端のビットがＣＣＲを完了したビットの次のビットであるように定義され、完全な同期化ワードの検出の場合、そのビットおよびその右側のビットは不変のまま残っている。言い換えれば、従来の技術と違って、記憶レジスタ３４の中の左端のビットは左へシフトされず、そのレジスタからシフト・アウトされない。したがって、記憶レジスタの左端にはビットｙ₁ が示されており、そしてそれは従来の技術においてそうであったようにはシフトしない。記憶レジスタの右端にはビットｙ_L があり、それもシフトしない。記憶レジスタ３４の中のビットの数は後で説明される実施形態の場合はｙ_L を超えて増やされるが、後で説明される実施形態と同様に現在説明されている実施形態は両方とも記憶レジスタ３４の左へのビットのシフト・アウトはないことに留意されたい。
【００２７】
システム３０は次の説明から理解されるように、乗算および比較の演算を実行するための十分な回路を含む計算回路３６をさらに含む。ふたたび、この分野の技術に熟達した人であれば、そのような機能、したがって、そのような回路はＡＳＩＣまたはＤＳＰなどの各種の回路によって実現されることを理解されるはずである。いずれにしても、レジスタ３２および３４の中に格納されているビット・シーケンスが与えられて、計算回路３６の追加の機能によって次々の比較演算を実行することができ、記憶レジスタ３４の中のビットが各比較ごとに変化する記憶レジスタ３２の中のテスト・パターン・ベクトルＳに対して効果的に比較される。特に、この技法は次の式６によって記述することができる。
【数１４】

式６の適用の詳細が以下の例によって示される。ここで、式６は＾ｍのすべての値に対して繰り返され、そしてその解は結果が最大値を示す繰返しであることに留意されたい。最初の比較の後の各繰返しは記憶レジスタ３２の中のテスト・パターン・ベクトルＳの中のシフトに対応する。上記のベクトルＳが定義される方法を前提として、そのような各シフトは右側への１ビットのシフトであり、すなわち、同期化ワード・ベクトルＣの右端のビットが記憶レジスタ３２からシフト・アウトされ、一方、プリアンブル・プリフィックス・ベクトルＢの中の次のビットが記憶レジスタ３２の左端の位置にシフト・インされる。これらの動作をさらに理解し易くするために、以下に説明される代わりの図が図８に示されている。
図８は、システム３０を使って式６を実装するために＾ｍをインクリメントする次々のステップに対する次々の演算を示している。図８のトップの２つの行には図６と同じ情報があり、したがって、ＣＣＲの決定に続くビットストリームおよびその＋１または−１の表現をそれぞれ示している。図８の中の残りの７つの行は記憶レジスタ３２を通じてのベクトルＳのビットのシフトの段階を示している。これらの各段階について以下に説明される。
図８の第３の行を見ると、それは先ず記憶レジスタ３４の中の固定のビットと、その下に記憶レジスタ３２の中のテスト・パターン・ベクトルＳのビットが示されており、両方ともそれらが式６の最初（すなわち、＾ｍ＝０）の繰返しに対して存在するものである。＾ｍ＝０なので、この最初の段階はＣＣＲを完了したビットの後にはプリアンブル・ビットが残っていないことの予測に対応する。式６の適用はこの予測の測度を得るように働き、その結果が下の式６．１に示されているようになる。
【数１５】

【００２８】
式６．１によると、同期化ワードの長さＬ（たとえば、１２）に対して、入ってくるストリームｙ_i の各ビットの表現がテスト・パターン・ベクトルＳの中の対応しているビット表現ｓ_i が乗算されたものである。ここで＾ｍ＝０の場合、そのベクトルは同期化ワード・ベクトルＣと同じものである。したがって、図８の第３行に示されている実際の値が与えられて、この分野の技術に熟達した人であれば、式６．１に示されている結果を確認することができる。
式６はＭ＋１の結果にわたる最大値を求めるために繰り返されるので、図８の残りの表示（すなわち、行４〜９）はこれらの各段階を示している。現在の例の目的に対して、Ｍは６であると仮定され、それによって図８に示されている全体で７つの異なるシナリオが発生することに留意されたい。しかし、この例の値にもかかわらず、Ｍの値は、通常は同期化ワードの長さの半分以下に取られ、したがって、各種の考察に基づいて異なる可能性がある。いずれにしても、図８の行４〜９を見て、この分野の技術に熟達した人であれば、式６が＾ｍ＝１〜＾ｍ＝６に対して繰り返すことを確認することができる。さらに、そのような人はそのような演算の結果が次の表３に示されていることを確認することができる。
【表３】

【００２９】
表３の中の値を求めて、式６に対する解は最高の結果を示した＾ｍの値を識別することによって完了する。表３の結果が与えられて＾ｍ＝４に対応しているエントリがこの解を示しており、したがって、システム３０はＣＣＲを完了したプリアンブル・プリフィックス・ビットに続いて４つのプリアンブル・プリフィックス・ビットが受信された後に同期化ワードが受信されたことを判定する。
本発明の実施形態の１つの動作を示した所で、図９は、他の代替案に比較した場合のその動作の効率性を示しているグラフ４０を示している。詳しく言えば、グラフ４０はＤＥＣＴ標準の中にあるように、同期化ワードとプリアンブル・ビットとを使ってＴＤＭＡのビットストリームについての誤りの性能を評価するためにモンテカルロ・シミュレーションの結果を示している。グラフ４０を得るために使われた例は、次のように、１１１０１００１１０００１０１０１の１６ビット（すなわち、Ｌ＝１６）の同期化ワードを実装した。したがって、上記の−１／＋１の置き換え技法を使って、この同期化ワードに対する表現は次のシーケンス、すなわち、１、１、１、−１、１、−１、１、１、−１、−１、−１、−１、１、−１、１、−１のシーケンスが得られる。さらに、プリアンブル・プリフィックス・パターンは｛１、−１｝であり、実装されたＭの値はＭ＝８に対するものであった。これらのテスト基準が与えられて、グラフ４０の結果が以下に説明される。
グラフ４０の特定のプロットについて説明する前に、その軸にも留意されたい。グラフ４０の縦軸の値は同期化ワード誤りが発生した確率の対数である。グラフ４０の横軸の値は信号対ノイズ比（「ＳＮＲ」）ある。すなわち、Ｅｂは各ビットのエネルギーであり、ＮＯはその信号の中のノイズのエネルギーを表している。したがって、その比はパワー測定を表している。グラフ４０の特定の結果に注目して、プロット４２は上記の従来の式１によって特徴付けられる技法を使ったシミュレーションの結果を示している。グラフ４０のプロット４６は式３によって特徴付けられる従来の技術の上記のマッセイの基準の結果を示している。したがって、この分野の技術に熟達した人であれば、プロット４６の結果がプロット４２より改善されていること、すなわち、４ｄＢのＳＮＲにおいてマッセイの基準は同期化誤りの確率の対数値が約３．５低下していること（すなわち、−２．５から−６へ）が分かる。しかし、さらに、グラフ４０のプロット４４は図７および８に関して上で説明され、式６によって特徴付けられる本発明の実施形態の結果を示している。したがって、グラフ４０は本発明の実施形態がマッセイの方法と実質的に同じプロットを生じ、ここで本発明の実施形態はその方法においていくつかのプリアンブル・プリフィックス・ビットの解析を含んでいることによる利点を有することを示している。さらに、本発明の実施形態の結果は、マッセイの方法の場合に発生する各種の追加の複雑性（それらの複雑性については上で説明された）を伴わずに実現されている。したがって、総合の効率において、本発明の実施形態は各種の実際的な実装に対して遥かに良く適合していることを証明することができる。
【００３０】
上記のプロットの他に、グラフ４０は第４のプロット４８を含んでいることに留意されたい。これに関して、上記の本発明の実施形態によって示されたように、同期化ワードの検出においていくつかのプリアンブル・プリフィックス・ビットを利用する方法は、本発明の代わりの実施形態に対しても提供することに留意されたい。この場合においては、プロット４８は現在の発明の範囲内に考慮されるさらにもう１つの実施形態の結果を示している。この別の実施形態は既に提供された場合において、そして以下に提供されるような数学的な説明を通じてさらに評価することができる。それを説明する前に、先ず最初に、この別の実施形態はマッセイ（および他の従来の技術）の方法よりさらに改善された結果を提供することに留意されたい。実際、プロット４８をトレースすることによって、この分野の技術に熟達した人であれば、グラフ４０の中に示されている例の範囲全体にわたって約１ｄＢの改善が得られていることが分かる。したがって、この代替案は各種の場合において好ましい可能性がある。ただし、この代替案は次の説明から理解されるように複雑度が増加する。
【００３１】
次に示す発明の実施形態と上記の実施形態との間の相違点を紹介し、ベクトルＳ（入ってくるＴＤＭＡのビットストリームの比較のために使われるテスト・サンプル・パターンであることを思い出されたい）の代わりの定義を見る。詳しく言えば、式５．１〜５．５の導入に関連して同期化ワード・ベクトルＣの一部分またはすべてのいずれかと連結されているベクトルＢの一部を含めるように各繰返しごとにベクトルＳが変えられることを思い出されたい。前の説明ではその連結が同期化ワード・ベクトルの一部だけとの連結であることを示した。しかし、ここではＢの同じ部分（すなわち、ＣＣＲを完了したプリアンブル・プリフィックス・ビットに続くビットを同期化ワード・ベクトルＣの全体と連結することによって得られることに留意されたい。したがって、この代わりの実施形態の場合、ベクトルＳに対する次々のベクトルＳ⁰ 〜Ｓ^M は次の式６．１〜６．５によって定義される。
【数１６】

したがって、Ｓ
ⁱ は次元Ｌ＋ｉのベクトルであり、すなわち、各ベクトルＳは同期化ワードベクトルＣの表現全体を含み、そしてさらにプリアンブル・プリフィックス・ビットのうちのｉ個のビットを含む。この拡張された定義は、ＣＣＲが丁度完了した時点で、受信ユニットは次にＳ⁰ 〜Ｓ^M のうちのどれか１つを受信することになる可能性がある。Ｍは同期化ワードが検出可能であるビットの数として定義されているので、精度の面での最適の好ましい解は、ＣＣＲが完了したプリアンブル・プリフィックス・ビットに続いて同期化ワードがどこで整列されていたかを判定する前にＬ＋Ｍ個のデータ・サンプルを収集する。さらに、最初のＬ＋Ｍ個のサンプルに続いているビットはランダムであり、したがって、同期化ワードを検出するのには役に立たない。
【００３２】
Ｄⁱ が次の式７によって定義されるとする。
【数１７】

ここで、
Ｄは次元ｉのベクトルであり、ランダムなデータから構成されていて、Ｐ（ｄ_j ＝１）＝Ｐ（ｄ_j ＝０）＝１／２である。
Ａ＝（ａ₁ ，ａ₂ ，．．．，ａ_n ）であって、Ｂ＝（ｂ₁ ，ｂ₂ ，．．．，ｂ_m ）である場合、ベクトル（Ａ，Ｂ）はそれぞれの要素ごとの連結を表すとする。言い換えれば、（Ａ，Ｂ）＝（ａ₁ ，ａ₂ ，．．．ａ_n ，ｂ₁ ，ｂ₂ ，．．．，ｂ_m ）である。次に、受信機における最初のＬ＋Ｍ個の値は次の式８によって定義されるビット・サンプル・ベクトルＹ＝（ｙ₁ ，ｙ₂ ，．．．ｙ_L+M ）によって表される。
【数１８】

ここで、
ｍは同期化ワードの前のプリアンブル・プリフィックス・ビットの未知の数であり、
Ｎは加算的な白色ガウス雑音をモデル化する。すなわち、Ｎ＝（ｎ₁ ，ｎ₂ ，．．．ｎ_L+M ）；ｎ_i 〜ｎ（０，σ）、ここで、ｎ（０，σ）はガウスのランダム変数である。
ランダム・サンプル・ベクトルＹを受信したとき、その受信機の仕事は同期化ワードがどこにあるかを決定すること、すなわち、等価的にはｍを推定することである。最適の受信機は、先験的な確率
【外２】

が最大になるような
【外３】

がＹであると推定する。ｍが｛０，１，．．．，Ｍ）の範囲で一様であると仮定した場合、最適の受信機は
【外４】

を最大にする
【外５】

を等価的に拾う。これは、最尤法の基準と等価である。したがって、次の実施形態は次の式９を求める受信機の方法を提供する。
【数１９】

式８を眺め、次に式９を眺めると、それは次の式１０と同じである。
【数２０】

【００３３】
ランダム変数ｎ₁ ，ｎ₂ ，．．．ｎ_L+M は独立であるので、式１０は次の式１１のように書くことができる。
【数２１】

ここで、ｄ_j ^M-＾^m は＋１または−１のいずれかのランダム表現データ値であり、確率が等しく、次の式１２が得られる。
【数２２】

ｎは（Ｏ，σ）のガウスのランダム変数であるので、Ｐ（ｎ＝η）は次の式１３のガウス確率密度関数（η）である。
【数２３】

式１２を式１３の中に代入することによって、次の式１４が得られる。
【数２４】

同様に、（ｓ_i ＾^m ）² ＝１であることに留意して、次の式１５が得られる。
【数２５】

式１４および１５を式１１に代入することによって、次の式１６が得られる。
【数２６】

【００３４】
＾ｍには無関係な項を消去し、対数を取ると、式８の最尤法の基準は次のようになる。
【数２７】

Σ
_j=1 ^L+＾^m ｌｎ（ｃｏｓｈ（ｙ_j ／σ² ））は＾ｍには無関係であるので、それは結果を変えることなしに右辺での最大化から除くことができる。そしてそれによってこの好適な実施形態に対する最適の解は次の式１８に示されているようになる。
【数２８】

発明者による上記のプレゼンテーションを前提として、同期化ワードの検出のための最適の解の実施形態が本発明の適用範囲に従って式１８を実装するためにここで提示される。先に進む前に、そしてそのような実施形態の一例に対する紹介の方法によって、式１８の動作に関するいくつかの観察を注記する。先ず最初に、式１８の、式３によって示されているマッセイの式との対比に留意されたい。たとえば、式１８を実装している具体例はそのベクトルＳの定義によって、同期化ワードに先行している＾ｍの既知のプリアンブル・プリフィックス・ビットを考慮に入れる。他方、マッセイはそのプリアンブル・プリフィックス・ビットを無視する。別の例として、式１８を実装している１つの実施形態はＴＤＭＡのビットストリームからの受信されたＬ＋＾ｍ個の値との相関を実行する。対照的に、マッセイの基準は同期化ワードのＬ個のビットだけを考慮に入れ、入ってくるＴＤＭＡのビットストリームにまたがるスライディング・ウィンドウをさらに実装する。第２に、式１８と３との共通の態様に留意されたい。その中で両方の技法が非線形の双曲余弦要素を実装し、そしてそれぞれに対してこれは同期化ワードを取り囲んでいるランダム・データおよびノイズを考慮する正規化因子として見ることができる。
【００３５】
図１０は、図７を参照して以前の発明の具体例として供給されたシステム３０に対する小変更を表しているシステム３０ａを示しており、それは図９のグラフ４０のプロット４８によって示されている結果を得る。図１０において、図７において以前に使われた各参照識別子に対して文字「ａ」が追加されている。各識別子におけるこの変更は、図１０のアイテムが図７の中に示されているそれに対応しているアイテムから区別されるように行われているが、図１０のアイテムが或る点においては図７のアイテムと同等であるように認識されるようにするためにも行われている。システム３０ａと３０との同等の性質が与えられて、この分野の技術に熟達した人であれば、同期化ワードを検出するためにハードウェアとソフトウェアの組合せを含んでいる可能性がある各種の構成において、システム３０ａを実装することができることをふたたび評価するはずである。さらに、そのようなシステムは図１のシステム１０の各受信機ＲＣＶＲ１〜ＲＣＶＲＮの中に実装されることが好ましく、それによってＴＤＭＡの通信ができるようになり、詳しく言えば、ＴＤＭＡのバイナリ・ストリームの情報の中の同期化ワードの検出ができるようになる。
【００３６】
システム３０ａを見ると、入ってくるＴＤＭＡのバイナリ・ビットストリームの中のビットに対して比較するために使われるテスト・パターン・ベクトルＳの表現（すなわち、ビット当たりに＋１または−１）を格納するための記憶レジスタ３２ａを含む。記憶レジスタ３２ａに関して、先ず最初に本発明は同期化ワードの検出のための方法の一部としてＣＣＲに続くプリアンブル・プリフィックス・ビットを使って実装することにふたたび留意されたい。第２に、図７の記憶レジスタ３２は最初の比較に対して、同期化ワード・ベクトルＣの中のＬ個のビットのそれぞれを格納し、その最初の比較の後、次々の各比較はプリアンブル・プリフィックス・ビットの１つをそのレジスタの左へシフト・インする。したがって、同様に、記憶レジスタ３２ａはこの同じ関係で動作し、すなわち、同期化ワード・ベクトルＣが最初の比較に対して記憶レジスタ３２の中で左詰めになり、その後、次々の各比較に対して右へシフトし、一方プリアンブル・プリフィックス（すなわち、ベクトルＢ）から追加の１つのビットを左からシフト・インする。レジスタ３２ａと３２との間のこの共通性を前提として、この２つの間の違いにここで注目する。詳しく言えば、記憶レジスタ３２はそのレジスタの左側へベクトルＢをシフト・インするとき、そして同時並行的にそのレジスタの右端から同期化ワードのビットを１つシフト・アウトすることを思い出されたい。言い換えれば、記憶レジスタ３２は各比較に対してＬ個のビットだけを記憶している。それと対照的に、同期化ワード・ベクトルＣのＬ個の各ビットが記憶レジスタ３２ａの中で右へシフトされ、式１８のＬ＋Ｍ回のすべての繰返しに対してそのレジスタの中にとどまっていることに留意されたい。言い換えれば、最初の繰返し（すなわち、＾ｍ＝０）の場合、記憶レジスタ３２ａはＬ個のビットだけを格納し、そしてそれらは同期化ワード・ベクトルＣであるが、残りのＬ＋Ｍ回の繰返しまでの繰返しに対しては、プリアンブル・プリフィックスからの追加のビットが左から追加され、したがって、既に格納されているビットの終りに追加される。したがって、式１８の最後の繰返しの場合、記憶レジスタ３２ａはベクトルＳ^M を格納し、それは上記の式６．５において定義されているように、そのベクトルＣの右側に連結されているプリアンブル・プリフィックス・ビットのＭ個以外に、同期化ワード・ベクトルＣの全体を含む。
レジスタ３４ａを見て、このレジスタはレジスタ３４がＬ個のビットを格納するのに対して、レジスタ３４ａはＬ＋Ｍ個までのビットが格納できることに留意されたい。この追加のビットは上記のようにレジスタ３２ａの中に格納されているベクトルＳの拡張された定義に対してそれが比較される機能を前提として理解されるはずである。したがって、レジスタ３２ａと同様に、記憶レジスタ３４ａの中の実際のビットの数は、式１８の繰返しのそれぞれに対して変化する。たとえば、最初の繰返し（すなわち、＾ｍ＝０）に対して、記憶レジスタ３４ａは入ってくるＴＤＭＡのビットストリームのＬ個のビットだけを格納し、その左端のビットはＣＣＲが完了したプリアンブル・プリフィックス・ビットの次の最初のビットを表している。Ｌ＋Ｍ回の繰返しまでの残りの各繰返しに対して、入ってくるＴＤＭＡのビットストリームから追加のビットが、既に格納ビットの後尾に右から追加される。
【００３７】
最後にシステム３０ａに関して、システム３０ａは次の説明以外に、式１８から理解されるような乗算および比較の演算を実行するための十分な回路を含む計算回路３６ａを含むことに留意されたい。ふたたび、そのような機能、および、したがってそのような回路はＡＳＩＣ、ＤＳＰなどによって実現することができる。いずれにしても、レジスタ３２ａおよび３４ａの中に格納されているビット・シーケンスが与えられて、計算回路３６ａの追加の機能によって、それらのレジスタの値が次々の各比較に対して１ビットずつ増えるのを包含するための機能を含めて、記憶レジスタ３２ａおよび３４ａの中のビットを乗算して集計することによって次々の比較演算を行うことができる。さらに、計算回路３６ａは式１８に示されているσを含んでいる計算を実行するため、Ｌ＋Ｍ回の各繰返しの結果を格納するため、そしてそれらの結果から最大値を選択するための十分な記憶容量を備えていることが考えられる。このプロセスを完了する際、ここでも最大値は入ってくるＴＤＭＡのビットストリームの中の同期化ワードの検出を示す＾ｍの値に対応する。
図１１は、システム３０ａを使って式１８を実装するために＾ｍをインクリメントする次々のステップに対する次々の演算を示している。図１１のトップの２行は図８の同じ行と同じ情報を含み、したがって、ＣＣＲの決定の後の実際のビットストリームおよびその＋１および−１の表現をそれぞれ示している。しかし、さらに、以下に示される例を分かり易くするために、これらのトップの２行の中に同期化ワードに続くランダムな２つのデータ・ビットも示されていることに留意されたい。図１１の中の残りの７行は記憶レジスタ３２ａおよび３４ａの中へ追加のビットをシフトする段階を提供する。これらの各段階については以下に説明される。
【００３８】
図１１の第３行（トップから）を見ると、それは先ず最初に記憶レジスタ３４ａの中に固定のＬ＋Ｍ個のビットを示している。それらのビットの下には記憶レジスタ３２ａの中のベクトルＳからの対応しているテスト・パターン・ビットがある。したがって、この第３行は式１８の最初の繰返し（すなわち、＾ｍ＝０）に対して比較されるべきビットの場所を示している。ふたたび、＾ｍ＝０なので、この最初の段階は、ＣＣＲを完了したビットの後には残りのプリアンブル・ビットがないことの予測に対応している。式１８の適用はこの予測の測度を得るように働き、そして＾ｍ＝０として、次の式１８．１を計算することによって解くことができる。
【数２９】

式１８．１の最初の集計によって、記憶レジスタ３２ａおよび３４ａの中のＬ個の各ビットは互いに乗算され、その積が集計される。さらに、式１の第２の集計は第１の集計からの正規化を差し引き、その正規化は上で定義されたσ以外に記憶レジスタ３４ａの中の各ビットに基づいている。したがって、式１８．１はこれらの追加の値が与えられて解くことができ、その結果が以下にさらに詳しく分かるように、Ｌ＋Ｍ個のサンプルのすべてにわたってそれが最大値であるかどうかを後で判定する目的のために記憶される。
式１８はＬ＋Ｍ個の結果についての最大値を求めるために繰り返されるので、図１１の残りの部分（すなわち、行４〜９）はそれらの各段階を示している。現在の例の目的のために、Ｍがふたたび６であると仮定され、それによって合計７つの異なるシナリオが図１１の中に示されている。したがって、図１１の行４〜９を見ると、この分野の技術に熟達した人であれば、各行は＾ｍ＝０〜＾ｍ＝６の昇順の対応している段階を表していることが分かる。したがって、各段階において、追加のプリアンブル・プリフィックス・ビットがベクトルＳに対して付加され、それは記憶レジスタ３２ａの左へのシフト・インによって行われる。このシフトが発生すると、記憶レジスタ３２ａおよび３４ａの中のビットがふたたび式１８に従って乗算され、そしてその結果がσに関連している第２の集計によって補正される。この解析の締めくくりとして、式１８のＬ＋Ｍ回の各繰返しに対する結果が得られて格納されると、同期化ワードは記憶されている最大の値に対応する＾ｍの値（この例においては＾ｍ＝４である）を選択することによって検出される。
【００３９】
上記を前提として、この分野の技術に熟達した人であれば、図７のシステム３０および図１０のシステム３０ａは同期化ワードの検出のための代替の装置および方法を提供することが分かる。両方の代替案を調べた所で、この２つに関していくつかの観察をここで注記する。最初の観察として、図９のグラフ４０のプロット４４および４８に示されているように、両方の実施形態は従来の技術に比較してかなり良い結果を提供する。たとえば、両方の実施形態はプロット４２によって示されている従来の技術のしきい値技法を超えている。さらに、システム３０は従来の技術のマッセイのシステムの効率とほぼ等しく、システム３０ａはその従来の技術のシステムの効率を超えている。第２の観察として、システム３０はシステム３０ａによって達成されるものより複雑性の小さい方法を実効的に表している。この対比は上記の動作説明を比較することによって理解され、そしてまた式６と１８とを比較することによっても理解することができる。いずれの場合においてもこの分野の技術に熟達した人であれば、システム３０はシステム３０ａからの２つの変更によってその結果に達することが分かる。先ず最初に、システム３０ａに対する比較において、システム３０はテスト・パターン・ベクトルＳのビットを切り詰めてＬ個のビットだけが使われるようにしている。第２に、システム３０ａに対する比較において、システム３０はσを含んでいる追加の解析を実行しない。これらの観察を前提として、この分野の技術に熟達した人であれば、実装の考慮事項に基づいていずれかのシステム・タイプを選択することができる。言い換えれば、システム３０の方法によって達成される方法は受け入れ可能であり、したがって、システム３０ａの方法の追加の複雑性を必要とすることなしにそれを実装することができる。逆に、与えられたシステムの中に十分なハードウェアおよびソフトウェアがいずれも既に存在しているか、あるいは含めることが許される場合、そのようなシステムにおいてはシステム３０ａのパワーの要求の削減が実現される。
【００４０】
上記から、上記の実施形態は、たとえば、ＴＤＭＡのシステムなどのバイナリの通信システムにおいて同期化ワードを検出するための改善された装置および方法を提供することが理解できる。上記の各種の実施形態は本発明の内容の柔軟性をさらに示しており、これから、この分野の技術に熟達した人であれば、説明された原理の各種の変形版を実装することができる代わりの構成を評価することができるはずである。たとえば、上記の方法は乗算と加算との組合せにおいて＋１／−１のビット表現の技法を使ってビットごとの比較を実行するが、代わりにビットの各ペアが互いにマッチしているかどうかを判定するために比較される代わりの技法を使うこともできる。これに関して、従来の技術においてよく知られているように各種の論理演算（たとえば、ビットごとの論理ＡＮＤの真の結果の集計）を使うこともできる。本発明の柔軟性のもう１つの例として、図１のシステム１０はその実施形態を実装することができる場合において提示されているが、本発明の内容は数多くの他の通信環境にも実装することができる。これらの例および上記の他の例、またはこの分野の技術に熟達した人によって確かめられる例を前提として、本発明の実施形態が詳細に記述されてきたが、次の特許請求の範囲によって定義されている本発明の適用範囲から逸脱することなしに、上記の説明に対して各種の置き換え、修正または変更を行うことができることを理解されたい。
【００４１】
以上の説明に関し更に以下の項を開示する。
（１）通信システムであって、
ビットストリーム・パケットを受信するための回路であって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットに続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットに続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するための回路と、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分の受信に応答して搬送波およびクロックの復元の動作を完了するための回路と、
ビット・テスト・パターン・ベクトルとを前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路を含んでいる、前記ビットストリーム・パケットの内部の複数の同期化ワード・ビットの場所を判定するための回路とを含み、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルは両方とも前記何回かの各比較のたびに変化し、
前記比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続いている複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかについて、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そしてさらに前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
【００４２】
（２）第１項記載の通信システムにおいて、前記比較のうちの１つを除いた前記いくつかの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットの少なくとも１つの部分にマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
（３）第２項記載の通信システムにおいて、前記比較の除外されたものに対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするようになっている通信システム。
（４）第３項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とをさらに含む通信システム。
（５）第１項記載の通信システムにおいて、前記何回かの比較の少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そしてさらに前記同期化ワード・ビットのすべてにマッチしている複数のビットをさらに含む通信システム。
（６）第５項記載の通信システムにおいて、前記比較のうちの１つを除いた複数の比較のすべてに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットのすべてにマッチしている複数のビットをさらに含む通信システム。
（７）第６項記載の通信システムにおいて、前記比較のうちの除外されたものに対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするようになっている通信システム。
【００４３】
（８）第７項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とをさらに含む通信システム。
（９）第１項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、
前記何回かの各比較に対する精度の測度を提供するための回路と、
前記何回かの各比較に対する精度の前記測度を記憶するための回路とを含む通信システム。
（１０）第９項記載の通信システムにおいて、
前記ビット・テスト・パターン・ベクトルは第１の論理状態の各ビットに対して正の１によって、そして前記第１の論理状態とは異なる第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビットのサンプル・ベクトルは前記第１の論理状態の各ビットに対して正の１によって、そして前記第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビット・テスト・パターン・ベクトルと前記ビットのサンプル・ベクトルとの間の何回かの比較を実行するための回路が、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとのビットごとの乗算を実行するための回路と、
前記ビットごとの乗算のそれぞれの積を加算するための回路とを含む通信システム。
（１１）第１０項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、前記記憶された精度の測度の最大のものに対応している前記ビットストリーム・パケットの中の場所に前記同期化ワード・ビットがあることを判定するようになっている通信システム。
【００４４】
（１２）第９項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を判定するための前記回路が、前記記憶された精度の測度の最大のものに対応している前記ビットストリーム・パケットの中の場所に前記同期化ワード・ビットがあることを判定するようになっている通信システム。
（１３）第１項記載の通信システムにおいて、前記複数のプリアンブル・プリフィックス・ビットの前記第２の部分が、前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分のすぐ後に続くようになっている通信システム。（１４）第１項記載の通信システムにおいて、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を判定するための前記回路が、何回かの比較を実行するための前記回路を補正するための回路をさらに含み、前記補正回路は前記ビットストリーム・パケットの中の加算的ガウス雑音信号の正規化された分散に対して応答するようになっている通信システム。
（１５）第１項記載の通信システムにおいて、前記ビットストリーム・パケットが時分割多重アクセスのビットストリーム・パケットを含む通信システム。
（１６）第１項記載の通信システムにおいて、前記受信のための回路および前記判定のための回路が第１の受信機ユニットを形成し、そして前記システムは前記ビットストリーム・パケットを前記第１の受信機ユニットに対して送信するための送信機ユニットをさらに含む通信システム。
（１７）第１６項記載の通信システムにおいて、
前記ビットストリーム・パケットが、複数のビットストリーム・パケットの中の１つのパケットであり、
前記第１の受信機ユニットは前記複数のビットストリーム・パケットのそれぞれを受信し、
前記複数のビットストリーム・パケットに対して、判定のための前記回路が前記複数のビットストリーム・パケットの前記対応している１つの中の複数の同期化ワード・ビットの場所を判定するようになっている通信システム。
【００４５】
（１８）第１７項記載の通信システムにおいて、前記複数の各ビットストリーム・パケットに対して、前記比較を実行するための回路がテスト・パターン・ベクトルと前記ビットストリーム・パケットに対応している前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行するようになっていて、
前記複数の各ビットストリーム・パケットに対して、前記ビット・テスト・パターン・ベクトルおよび前記ビットのサンプル・ベクトルは両方とも、前記ビットストリーム・パケットに対応している前記何回かの各比較に対して変化し、
前記複数の各ビットストリーム・パケットに対して、前記ビットストリーム・パケットに対応している前記何回かの比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続いている前記複数のプリアンブル・プリフィックス・ビットの第２の部分を含むようになっていて、
前記複数の各ビットストリーム・パケットに対して、前記ビットストリーム・パケットに対応している前記何回かの比較のうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む通信システム。
（１９）第１７項記載の通信システムにおいて、
前記第１の受信機ユニットの他に複数の受信機ユニットをさらに含み、
前記複数の各ビットストリーム・パケットが前記第１の受信機ユニットまたは前記複数の受信機ユニットのうちの１つのいずれか異なるものに向けられている通信システム。
（２０）第１６項記載の通信システムにおいて、
前記ビットストリーム・パケットは前記第１の受信機ユニットを識別するためのコードをさらに含み、
前記コードが前記複数の同期化ワード・ビットの直後に続き、
前記複数のデータ・ビットが前記コードの直後に続くようになっている通信システム。
【００４６】
（２１）通信システムを動作させるための方法であって、
ビットストリーム・パケットを受信するステップであって、前記ビットストリーム・パケットが、
所定のビット・パターンを有している複数のプリアンブル・プリフィックス・ビットと、
前記複数のプリアンブル・プリフィックス・ビットの後に続く複数の同期化ワード・ビットと、
前記複数の同期化ワード・ビットの後に続く複数のデータ・ビットとを含むビットストリーム・パケットを受信するステップと、
前記複数のプリアンブル・プリフィックス・ビットの第１の部分を受信したことに応答して、搬送波およびクロックの復元動作を完了するステップと、
ビット・テスト・パターン・ベクトルと、前記ビットストリーム・パケットからのビットのサンプル・ベクトルとの間の何回かの比較を実行することによって、前記ビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するステップとを含み、
前記ビット・テスト・パターン・ベクトルおよび前記ビットのサンプル・ベクトルの両方が前記何回かの各比較のたびに変化し、
前記何回かの比較のうちの少なくとも１つに対して、前記ビットのサンプル・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分に続く前記複数のプリアンブル・プリフィックス・ビットの第２の部分を含み、
前記何回かの比較のうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルは前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む方法。
【００４７】
（２２）第２１項記載の方法において、前記実行のステップが、前記比較のうちの１つを除いた前記何回かの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットの少なくとも一部分にマッチしている１つまたはそれ以上のビットをさらに含む方法。
（２３）第２２項記載の方法において、前記実行のステップが、前記除かれた１つの比較に対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするように前記１つの比較を実行するステップからなる方法。
（２４）第２３項記載の方法において、前記何回かの比較を実行するステップのうちの少なくともいくつかに対して、前記ビット・テスト・パターン・ベクトルが前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして前記同期化ワード・ビットのすべてにマッチしているいくつかのビットをさらに含む方法。（２５）第２４項記載の方法において、前記実行のステップが、前記比較の１つを除いて前記何回かの比較のすべてに対して、前記ビット・テスト・パターン・ベクトルが、前記複数のプリアンブル・プリフィックス・ビットの前記所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、前記同期化ワード・ビットのすべてにマッチしているいくつかのビットをさらに含む方法。
（２６）第２５項記載の方法において、前記除外された比較に対して、前記ビット・テスト・パターン・ベクトルの中のビットが前記同期化ワード・ビットの中のビットにマッチするように１回の比較を実行するようになっている方法。
【００４８】
（２７）第２１項記載の方法において、
前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を決定するための前記ステップが、
前記何回かの各比較に対する精度の測度を提供するステップと、
前記何回かの各比較に対する精度の測度を記憶するステップとをさらに含む方法。
（２８）第２４項記載の方法において、
前記ビット・テスト・パターン・ベクトルは第１の論理状態の各ビットに対して正の１によって、そして前記第１の論理状態とは異なる第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビットのサンプル・ベクトルは前記第１の論理状態の各ビットに対して正の１によって、そして前記第２の論理状態の各ビットに対して負の１によって表されるようになっていて、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとの何回かの比較を実行する前記ステップが、
前記ビット・テスト・パターン・ベクトルと、前記ビットのサンプル・ベクトルとのビットごとの乗算を実行するステップと、
前記ビットごとの各乗算の積を加算するステップとからなる方法。
（２９）第２７項記載の方法において、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの場所を決定する前記ステップが、前記同期化ワード・ビットが、前記記憶されている精度の測度の最大のものに対応している前記ビットストリーム・パケット内の１つの位置にあると判定するようになっている方法。
（３０）第２１項記載の方法において、前記複数のプリアンブル・プリフィックス・ビットの前記第２の部分が、前記複数のプリアンブル・プリフィックス・ビットの前記第１の部分のすぐ次にあるようになっている方法。
（３１）第２１項記載の方法において、前記ビットストリーム・パケットの中の前記複数の同期化ワード・ビットの前記場所を決定するステップが、何回かの比較を実行するための前記回路を補正するステップをさらに含み、前記補正のステップは、前記ビットストリームのパケットの中の加算的なガウス雑音信号の正規化された分散に応答するようになっている方法。
【００４９】
（３２）第２１項記載の方法において、前記ビットストリーム・パケットが時分割多重アクセスのビットストリーム・パケットを含む方法。
（３３）ビットストリーム・パケット（Ｐ）を受信するための回路（ＲＣＶＲ１）を含んでいる通信システム（１０）。そのビットストリーム・パケットは少なくとも３つのグループのビットを含む。それらは（ｉ）所定のビット・パターンを有する複数のプリアンブル・プリフィックス・ビット；（ｉｉ）複数のプリアンブル・プリフィックス・ビットの次にある複数の同期化ワード・ビット；および（ｉｉｉ）複数の同期化ワード・ビットに続く複数のデータ・ビットである。このシステムは複数のプリアンブル・プリフィックス・ビットの第１の部分の受信に応答して、搬送波およびクロックの復元動作を完了するための回路をさらに含む。またさらに、このシステムはビットストリーム・パケットの中の複数の同期化ワード・ビットの場所を決定するための回路（３０）を含む。決定の回路はビット・テスト・パターン・ベクトル（３２）と、ビットストリーム・パケットからのビットのサンプル・ベクトル（３４）との間で何回かの比較を実行するための回路（３６）を含む。ビット・テスト・パターン・ベクトルおよびビットのサンプル・ベクトルは両方とも何回かの各比較に対して変化する。何回かの比較のうちの少なくとも１つに対して、ビットのサンプル・ベクトルは複数のプリアンブル・プリフィックス・ビットの第１の部分に続く複数のプリアンブル・プリフィックス・ビットの第２の部分を含む。さらに、何回かの比較の少なくともいくつかに対して、ビット・テスト・パターン・ベクトルは複数のプリアンブル・プリフィックス・ビットの所定のビット・パターンにマッチしている１つまたはそれ以上のビットを含み、そして同期化ワード・ビットにマッチしている１つまたはそれ以上のビットをさらに含む。
【図面の簡単な説明】
【図１】従来の技術および本発明の実施形態の両方を実装することができる構成の一例としての通信システムを示す。
【図２】時分割多重アクセス（「ＴＤＭＡ」）のビットストリームを示す。
【図３】図２のビットストリームの単独のパケットにおける情報の内訳けを示す。
【図４】ａは同期化ワードが続いているプリアンブル・プリフィックスの受信中に発生する、搬送波およびクロック復元（「ＣＣＲ」）の一例を示す。ｂは図４ｂのビットストリームの中のビット・ウィンドウを定義するための従来の技術を示しており、ビット・ウィンドウはＣＣＲを完了したプリアンブル・プリフィックス・ビットのすぐ後に示されている。ｃは図４ｂのビット・ウィンドウが、図４ｂの中に示されている場所から次の連続したビットへ進んだ後の図４ｂのビット・ウィンドウを示す。
【図５】入ってくるＴＤＭＡのビットストリームに沿ってシフトするビット・ウィンドウの中の対応しているビットに対する既知の同期化ワードの中のビットの比較のための従来のシステムを示す。
【図６】図５のシステムに従ってそのビット・ウィンドウの５つの連続したシフトの合計にわたって比較されるビットの一例を示す。
【図７】テスト・パターン・ベクトルを入ってくるビットストリームの中の対応しているビットに対して比較するための本発明の第１の実施形態を示しており、テスト・パターン・ベクトルは最初の比較のために同期化ワードだけを含み、そして次々の比較のために、そのテスト・パターン・ベクトルはプリアンブル・プリフィックスの１ビットを追加し、同期化ワードの１ビットを取り除く。
【図８】次々の合計７回の比較にわたって図７のシステムによって比較されるビットの一例を示す。
【図９】２つの従来の技術の方法と２つの本発明の実施形態との結果のグラフを示す。
【図１０】テスト・パターン・ベクトルの中の対応しているビットを、入ってくるビットストリームの中の対応しているビットに対して比較する本発明の第２の実施形態を示しており、そのテスト・パターン・ベクトルは最初の比較に対しては同期化ワードだけを含み、そして次々の各比較に対しては、テスト・パターン・ベクトルにはプリアンブル・プリフィックスのビットが追加される。
【図１１】７回の次々の比較にわたって図１０のシステムによって比較されるビットの一例を示す。
【符号の説明】
１０ 無線システム
２０ 同期化ワード検出システム
２２ 記憶レジスタ
２４ 記憶レジスタ
２６ 計算回路
３０ 同期化ワード検出システム
３２ 記憶レジスタ
３４ 記憶レジスタ
３６ 計算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to data communication, and more particularly to a circuit, system, and method for detection of a synchronization word in a bitstream communication device. Accordingly, in the case of a time division multiple access ("TDMA") device by way of example, its background and embodiments are described below.
[0002]
[Background Art and Problems to be Solved by the Invention]
TDMA bitstream systems are typically implemented in the case of wireless communications, and can also exist in other environments where it is desired to communicate a common bitstream to various receivers. In that case, each receiver can distinguish between information intended for itself and information intended for other receivers. In this regard, the TDMA bitstream includes packets of information, as will be described in detail later. Each information packet generally contains user data, which is preceded by a portion of the document called the synchronization word. The synchronization word is a bit pattern known to each receiver. Thus, the receiver can detect the synchronization word as the basis for defining the boundaries of other information in the packet. More specifically, the synchronization word is followed by the identifier of the receiver followed by the user data intended for the identified receiver following the identifier itself. As a result, by detecting the synchronization word, the receiver can know the boundary of the synchronization word itself. A typical system detects a synchronization word after receiving a portion of the synchronization word instead of the entire synchronization word. Thus, when a sufficient portion of the synchronization word is received and determined to be part of the synchronization word, the receiver then determines the end of the synchronization word, thereby causing the interior of the packet to The beginning and end of other information (ie the receiver identifier and user data) can be defined.
[0003]
Given the above, one skilled in the art will understand that accurate and efficient identification of synchronization words in TDMA communications is necessary. Failure to identify the synchronization word results in communication failure for the remainder of the information packet, so accuracy in the detection of the synchronization word is important. The efficiency in the detection of the synchronization word manifests itself in various ways. For example, one factor that affects the ability to detect synchronization words is based on the power of the transmitted signal. In this regard, the higher the power output, the greater the amplitude of the transmitted signal. Increasing the amplitude can be used to overcome noise in the signal, thereby improving the ability to correctly detect the synchronization word by the receiver. However, as is common in electronic circuit packaging, the condition of increasing power is often considered to be inefficient. Therefore, in terms of efficiency, it may be suggested or necessary to reduce the power output signal while still obtaining a satisfactory probability of correctly detecting the synchronization word. Another example of efficiency occurs at the timing of synchronization word detection. In particular, the amount of elapsed time that can be measured from the time the beginning of the synchronization word is received by the receiver and then the time between the receiver detecting the synchronization word from its incoming information. Note the amount of elapsed time that can be. If this elapsed time becomes too long, it can be considered as a delay time in the operation of the receiver. Such a delay time may also be taken into account when evaluating the efficiency of the receiver. As yet another example, some prior art systems have a high level of accuracy in detecting synchronization words, but do so by requiring special attributes of the signal known to the receiver. Is going. For example, one such system as described below has access to the signal-to-noise ratio (“SNR”) variance of the incoming signal to identify incoming synchronization words. Need. It is difficult to confirm the dispersion of the SNR and it may be complicated. Furthermore, even if the SNR variance is given, it may be required that the receiver has a high computing capability in order to detect incoming synchronization words. Thus, in some systems, these additional requirements may be considered inefficient in a given design or other criteria for that system.
In view of the above, it is necessary to address these shortcomings of the prior art. Accordingly, the following embodiments of the present invention take into account such drawbacks and provide improved circuits, systems, and methods for synchronization word detection, such as in a TDMA device.
[0004]
[Means for Solving the Problems]
In one embodiment, there is a communication system that includes circuitry for receiving bitstream packets. The bitstream packet includes at least three groups of bits. They are: (1) a plurality of preamble prefixes in a predetermined bit pattern; (2) a plurality of synchronization word bits following the plurality of preamble prefix bits; and (3) the plurality of synchronization words. A plurality of data bits following the bit. The system further includes circuitry for completing the carrier and clock recovery operations in response to receiving the first portion of the plurality of preamble prefix bits. Still further, the system includes circuitry for determining the location of a plurality of synchronization word bits within the bitstream packet. The circuitry for determination includes circuitry for performing several comparisons between the bit test pattern vector and a sample vector of bits from the bitstream packet. Both the bit test pattern vector and the bit sample vector change for each of several comparisons. For at least one of the several comparisons, the bit sample vector includes a second portion of a plurality of preamble prefix bits followed by a first portion of the plurality of preamble prefix bits. Further, for at least some comparisons, the bit test pattern vector includes one or more bits that match a predetermined bit pattern of a plurality of preamble prefix bits and is synchronized It further includes one or more bits that match the word bits. Other circuits, systems, and methods are also disclosed and claimed.
[0005]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the details of the preferred embodiment of the present invention, by presenting a more detailed introduction, FIGS. 1 through 3 illustrate various time division multiple access (“TDMA”) concepts in addition to the following. explain. As will be appreciated by those skilled in the art, these concepts relate to both the prior art, as well as the embodiments of the invention described below. As a background of further details, FIGS. 4a to 6 are provided after FIGS. 1 to 3, and according to the corresponding description, systems of various conventional technologies currently implemented in the cases as shown in FIGS. A basis for explaining is provided.
FIG. 1 shows a diagram of a wireless system, generally designated 10. The system 9 includes a transmitter TR in addition to the integer N receivers indicated as RCVR1 to RCVRN. The integer N is used to indicate a wireless system in which a wireless system such as system 10 can use various different numbers of receivers. System 10 is representative of systems that implement TDMA communications. Thus, system 10 is typically a type of radio system, such as that used in cellular radio and satellite systems. In any case, looking at the components of system 10, transmitter TR includes sufficient processing and communication hardware and software to transmit a TDMA bitstream, and each receiver RCVR1-RCVRN is a TDMA bitstream. Including sufficient processing and communication hardware and software to receive and correctly interpret. The hardware and software (eg, firmware) for both the transmitter TR and the receivers RCVR1 to RCVRN can be implemented using various circuits such as integrated circuits. Such an implementation is further evaluated assuming an understanding of the TDMA bitstream as detailed below.
[0006]
FIG. 2 shows a sequence of binary packets forming a TDMA bit stream communicated as a whole from the transmitter TR to the receivers RCVR1 to RCVRN. Each packet in this TDMA sequence is shown with a capital “P” and an additional subscript, from the leftmost packet to the rightmost packet, for reasons that will become apparent from the following description. The number starts from “1” and is incremented. The TDMA packet in FIG.₁~ G_XIt is further divided into groups of integer X shown in FIG. Further, each packet in one group corresponds to one of RCVR1 to RCVRN in FIG. To indicate this one-to-one correspondence, each packet is further labeled with a capital letter “R” followed by an integer identifying the same number as the receiver in FIG. 1 to which the packet is directed. It has been. For example, group G₁Packet P₁Is labeled R1, so it is a packet P₁Is intended to be communicated by the transmitter TR to provide data to the receiver RCVR1, as will be further understood later. Group G₁As another example, the packet PN is labeled RN and is therefore communicated from the transmitter TR to provide data to the receiver RCVRN.
Given the rules established so far, anyone skilled in the art can understand the term “time division multiple access”. Specifically, for a given period, such as is necessary to communicate with a single group of packets, that period is divided into slots (packets), meaning that multiple receivers are meant for a portion of that period. You can access each piece of information. In other words, for N receivers, each is assigned a slot during that period, and that slot is repeated for each group of successive packets transmitted by that receiver. Again by way of example, receiver RCVR1 is assigned the first slot in the time-shared sequence of FIG. 2, and the first packet in each group is directed to receiver RCVR1. As another example, the receiver RCVRN is assigned the Nth slot in the time division sequence, and the Nth packet in each group is directed to the receiver RCVRN. With the understanding of the division of time in this way, the same rule applies to the first group G for each packet in the TDMA sequence of FIG.₁First packet P of N packets of₁Xth group G starting from_XPacket P as the Nth packet in_XNIt should be further understood that it applies to end with.
[0007]
FIG. 3 shows P in FIG.₁~ P_XNThe breakdown of the various parts of the serial information implemented in each packet is shown. Since the representation of FIG. 3 can be applied to any of the packets of FIG. 2, the packet of FIG. 3 is generally only labeled P and does not include a subscript. As a problem of introduction from left to right in the figure, when looking at the packet P in FIG. 3, the packet P includes the following three parts. They are (1) preamble, (2) receiver identifier, and (3) user data. Each of these three parts is described below.
The preamble is sometimes referred to in this field as other methods, such as a header, but for the purposes of consistency, it is referred to as the preamble for the rest of the document. The preamble includes two pieces of binary information that are further described in FIG. The first (ie, left) portion of the preamble is a prefix and the second portion of the preamble is a synchronization word. Each of these parts will be described separately below.
The preamble prefix usually consists of an alternating bit sequence such that 1 is followed by 0 and then 1 as shown by the example in FIG. The preamble prefix may vary in length depending on the system, but is fixed for a given system, usually around 16-64 bits. The alternating pattern can also include more bits than a single bit, for example, an integer F 1 first group followed by an integer F 0 second group, followed by an integer. Note that there may be an F group of ones going on. The preamble prefix provides a means for carrier and clock recovery ("CCR"), as is well known in the art. In general, CCR is a timing acquisition procedure. In other words, each receiver receiving a TDMA bitstream first receives its preamble prefix at the beginning of one packet. Therefore, the receiver uses these initial bits to adjust its internal timing to ensure the correct boundary between consecutive bits in the preamble prefix. For example, this timing can be used to synchronize a phase lock loop or other equivalent circuit. In any case, by ascertaining the bit boundaries, the receiver has established a timing base so that successive bits following the preamble prefix are correctly distinguished from each other.
[0008]
The synchronization word is composed of a binary sequence that can be distinguished from the preamble prefix and can be further distinguished from the remaining bits of the packet as will be explained later. The length of the synchronization word can vary from system to system, but is fixed for a given system and is usually on the order of 16-80 bits. For example, the digital European Cordless Telephone (“DECT”) system implements a 16-bit synchronization word, while the MIL-STD-188-183 standard implements a 74-bit synchronization word. In any case, it should be noted that the synchronization word can be any set of bits that serve to distinguish itself from both the preamble prefix and the information that follows the synchronization word. Is implemented by the receiver with respect to the first part of the prefix bits, the synchronization word begins with a certain number of bits of zero or more and a separator defining the end of the sequence of prefix bits. Provided. Thus, and as will be seen later, each receiver in FIG. 1 operates to detect the synchronization word, and by doing so, it can be concluded that the preamble prefix is complete. By knowing the location of the last bit of the synchronization word (ie, its end), each receiver has its preamble completed by definition, and the remaining two parts of its packet (ie, the receiver's identifier) And user data) is known to be the next defined bit in the packet.Before proceeding, the preferred embodiment described below specifically detects the synchronization word. It should be further noted that the random pattern of bits is shown in FIG. This pattern is shown and will be used for the remainder of this document to illustrate aspects of this preferred embodiment for detecting synchronization words, but obviously other bit patterns may be used. Can be used for synchronization words.
[0009]
The receiver identifier of packet P in FIG. 3 performs a simple function indicated by its name. That is, it identifies to which receiver the particular packet is directed. By way of example and back to FIG.₁Is described in detail, it will indicate the receiver identifier that identified the receiver RCVR1. As another example, packet P_{N + 2}Is described in detail, it will indicate the receiver identifier that identified the receiver RCVR2. Note that the manner in which this identifier is encoded can be performed in various techniques. It should be understood that regardless of its implementation, each receiver can evaluate a receiver identifier for each packet in the TDMA bitstream. And by doing so, you are informed whether a given packet is directed to itself or to some other receiver.
The user data of packet P in FIG. 3 merely represents any type of data that can be transmitted using a serial data stream. Accordingly, such data may be representative of signal types that do not require full binary accuracy. Examples of these systems may include audio or video signals. On the other hand, user data can be an accurate binary representation such as digital characters, and a more complete measure is required for that data. In any case, when the receiver performs its CCR, it finds the location of the synchronization word, knows that it was identified in the receiver identifier of the packet, and the function and success of such data. The user data can be processed in a consistent manner.
[0010]
Having described the various parts of each TDMA, recall that it was previously introduced that the present invention is directed to the detection of synchronization words in each such packet. In this regard, and with the method introduced further, it should be noted that the format of the preamble suggests that the CCR function is completed at some point while the preamble prefix is received. However, there may be cases where additional preamble prefix bits are received after this point to ensure correct operation of the CCR. In other words, the number of preamble prefix bits is expected to be large enough so that CCR is completed before the beginning of the synchronization word comes out. Given this explanation, the receiver needs to know which bits of the incoming packet are still part of the latter part of the preamble prefix, or in other words, the location of the beginning of the synchronization word. It is necessary to know. To further illustrate these principles, FIG. 4a shows the bits of the preamble prefix from FIG. 3, followed by a synchronization word defining a vector C having an integer L bits. It is shown that it continues. Each bit is indicated by combining the letter “c” with a subscript indicating the location of that bit within the synchronization word. Recall that at some point while receiving the preamble prefix, the receiver will complete its CCR function. By way of example, FIG. 4a includes a legend identifying this bit. It assumes that the example CCR is completed after the 12th preamble prefix bit. Furthermore, for the remainder of this document, this type of preamble prefix bit is referred to as the preamble prefix bit that completed the CCR. Of course, it should be understood that the bit itself does not actually complete the CCR. Instead, the receiver receives this bit in addition to the preceding preamble prefix bit to complete the CCR. In either case, the next action by the receiver is to determine the beginning of the synchronization word. In other words, for the remaining incoming bit sequence, the receiver can determine how many additional bits of the incoming sequence are still preamble prefix bits even if the CCR is complete. Judgment must be made. For the remainder of this document, this variable number of bits is referred to as the “m” remaining preamble prefix bits. Furthermore, in the example of FIG. 4a, it is clear that m = 4. The technique for determining this number is the subject of this preferred embodiment, which will be described after additional introduction on TDMA and its prior art.
[0011]
FIG. 4b shows the same bitstream sequence as FIG. 4a, but further introduces the concept of bit window W as used by various conventional techniques for detecting synchronization words. Specifically, when CCR is complete, it is assumed that the beginning of the synchronization word comes out within a certain maximum number of bits. For the rest of the document, this maximum value is called the “M” bit. Given this assumption, it is common to perform up to M successive evaluations on a group of bits for the synchronization word detection technique. This is done by including L bits for each evaluation, thereby defining the length of the bit window W. For the first evaluation, the sequence of bits contained within window W is the next to the bit after completing the CCR, as indicated by the location of bit window W in FIG. Start with a bit. Thus, using one of the various techniques described below, the bits contained in bit window W are compared against a known synchronization word, and the bits in bit window W are synchronized to the synchronization word. A determination that reflects the likelihood (likelihood) of being is performed. Finally, for the sake of example, FIG. 4b shows a bit window W that spans 12 bits. That is, L = 12.
By way of further example, FIG. 4c again shows the same sequence as in FIGS. 4a and 4b, but in FIG. 4c the bit window W has been advanced by one in the sequence of bits. Given this shift, the prior art again determines the likelihood that the window contains a synchronization word. Given these figures, those skilled in the art will follow this technique until the applicable technique determines the position of the bit window W across the synchronization word according to the criteria of the technique. It should be understood that the bit window W continues to advance at. Since the bit window W is L bits wide (eg, L = 12), the window W may be advanced L times along the bitstream for full evaluation. However, the actual number advanced may vary based on additional techniques implemented to parse the bits within the window by several prior art techniques described immediately below.
[0012]
FIG. 5 illustrates a prior art system 20 that is implemented in a combination of hardware and software for detecting a synchronization word, further using the bit window technique described above. Accordingly, the system 20 is implemented in each of the RCVR1-RCVRN receivers of the system 10 of FIG. 1, thereby allowing TDMA communication and, more specifically, a synchronization word in the TDMA bitstream. Can be detected.
System 20 includes two stages of storage registers 22 and 24. Storage registers 22 and 24 represent hardware capable of storing the following binary signal representations. Thus, registers 22 and 24 can be implemented as storage devices for various circuits, such as a memory or register space in an integrated circuit. In any case, each of these registers will be described below.
Storage register 22 stores a representation of the synchronization word as is known for a given system. Thus, according to the convention of FIGS. 4a-c, the storage register 22 stores the storage bit c corresponding to successive bits of the synchronization word.₁~ C_LIs shown as Recall that L is defined as the length of the synchronization word (ie, the number of bits). Furthermore, it should be noted that the amount stored is a “representation” of the synchronization word. More specifically, and for computational reasons described below, the representation is stored in register 22 for each binary “0” in the synchronization word, while the value of −1 is stored in the synchronization word. For each binary “1”, a value of +1 is stored in the register 22. In this regard, Table 1 below shows the synchronization word from FIG. 3 as well as its representation as stored in register 22.
[Table 1]

[0013]
Storage register 24 stores a representation of a group of integer L bits taken from the incoming TDMA bitstream. Here, at any one time, all of these bit groups provide one window in the form of the bit window W described above. In particular, the bits in the storage register 24 are shifted in from the right and are also representations of the bits in the packet following the preamble prefix bits that have completed the CCR. To provide a rule for the following explanation, inside the register 24, the variable y₁~ Y_LNote that is used to indicate bits. In this regard, each entry y₁~ Y_LNote that is intended to represent a group of bits. Where each variable y (ie y₁, Y₂Etc.) includes the same integer number of bits, but can be one or more large numbers based on the decoding operation of the receiver receiving the TDMA bitstream. The reason for this group designation arises from whether the receiver of the TDMA bitstream is based on a “hard” or “soft” decision, as explained immediately below.
In the TDMA art, it is known that a TDMA bit stream is transmitted using pulse shaping and each transmitted bit is sent by an analog sync pulse. Typically, such sync pulses have significant amplitude peaks (either positive or negative for binary ones or zeros, respectively), but the amplitude variation before and after is relatively small. The receiver receiving each such pulse samples the analog signal and, based on the timing recovery means, measures the sample at the expected position of the peak of the pulse. In addition, the same outputs integer K bits through filtering and analog-to-digital conversion. Thus, for example, if K is 8, a given sync pulse is represented by an 8-bit number whose value is in the range of -128 to 127. In the case of the known “soft decision based receiver”, it continues to process each group of K bits, which increases complexity but usually also increases accuracy. Therefore, the bit group convention used above y_NFor each bit group y in the soft decision based receiver_NContains K bits. In contrast, the known “hard decision based receiver” reduces each group of K bits to a single bit. For example, a typical scheme represents a binary 1 that contains a value of K greater than 0, so that additional analysis by that receiver is a group y equal to 1._NIt is believed to represent an incoming binary 0 when the value of K is equal to or less than 0, and therefore additional analysis by the receiver is grouped. y_NIs performed using a single bit equal to 0 in
[0014]
Given the previous description, embodiments of the present invention apply equally to both hard decision and soft decision receivers, and to other types of receivers as verified by those skilled in the art. Note that is also applicable in practice. In any case, as noted above, the bit group for any scheme is y_NIt should be understood that the number of bits in the group is one or more. Nevertheless, to simplify the remaining description and examples (but without limiting the scope of the present invention), a hard decision based receiver method is assumed, whereby y_NProvide a single bit for each value of. Given that example, the following description refers to L bits as the case where each bit group has only a single bit, but from the previous description the soft decision based receiver has L * K bits Please understand that you will consider. y₁~ Y_LReturning to the remarks, it is noted that each subscript is incremented each time a bit in the storage register 24 is shifted once to the left, given the determination of these subscripts. For example, after the first such shift, the storage register 24 stores the bit y₂~ Y_{L + 1}Will be stored. Here, this point is made in order to facilitate understanding of the following equation showing the operation of the system 20. Again, note that the bits in storage register 24 are synonymous representations as described above with respect to storage register 22. In other words, a replacement is performed in which the actual “0” logical bit is represented by −1 and the “1” logical bit is represented by +1. Thus, again by way of example, Table 2 below shows an integer L number of actual bits from FIGS. 4a-c following the completion of CCR, as well as the representation of the bits stored in register 24. A number (ie, 16) is shown.
[Table 2]

[0015]
The system 20 further includes a computing circuit 26 that includes sufficient circuitry to perform multiplication and comparison operations, as will be understood from the following description. Those skilled in the art should understand that such a function, and thus such a circuit, can be realized by various circuits. In any case, given the bit sequence stored in the registers 22 and 24, the additional function of the calculation circuit 16 allows one after another comparison operation, where the bit window W is between each operation. And the window for each such operation contains L bits. Two techniques that use such operations are described immediately below.
A first technique that can be performed by system 20 detects a synchronization word when a threshold is reached based on a comparison of system 20. In particular, this technique can be represented by the following equation:
[Expression 1]

The variables not yet defined here are:
^ M is the predicted value of the remaining m preamble prefixes following the preamble prefix bits that have completed CCR, where 0≤ ^ m≤M;
τ is a threshold value set as described below. ^ M in expressions and sentences
[Outside 1]

Are the same.
Details of the application of Equation 1 are shown by the following example method. However, it should be noted that at this point, Equation 1 is repeated for each value of ^ m as a preliminary observation until the threshold τ is reached or exceeded. Each iteration corresponds to a left shift of one bit in the storage register 24, ie, the leftmost bit is shifted out of the storage register 24 and the next bit in the incoming TDMA bitstream Are shifted into the rightmost position of the storage register 24. Thus, this operation performs a shift of the bit window W from left to right over the bits in the TDMA bitstream following the bit that completed the CCR operation. To make these operations more understandable, an alternative example described below is shown in FIG.
[0016]
FIG. 6 shows a display example instead of the bit in question, as well as the repeated operation for successive increments of ^ m. The top row of FIG. 6 shows the actual bitstream following the preamble prefix bits that have completed CCR from the information of FIGS. 3 and 4a. Thus, in this current example, the last four bits of the preamble prefix are followed by a 12-bit synchronization word. Continuing downward in FIG. 6, the second row shows a representation of the bits in the top row according to the technique introduced above. The remaining five rows in FIG. 6 each provide a stage of operation of the bit window W as it moves along the value of the top row of FIG. Each of these steps is described below. Looking at the third row of FIG. 6, the first analysis of Equation 1, ie, the position of window W for ^ m = 0 is shown. Recall that ^ m is the predicted value of the M remaining preamble prefix bits following the preamble prefix bit that completed the CCR. Thus, the position of the window in the third row of FIG. 6 is based on a prediction that there are no remaining preamble bits after the bit that completed the CCR (ie, ^ m = 0). In this case, the prediction is that the next bit after the bit that completed the CCR is the first bit in the synchronization word. Application of Equation 1 serves as a derivation of this prediction measure. Specifically, at this stage, Equation 1 becomes as shown in Equation 1.1 below.
[0017]
[Expression 2]

Incoming bitstream y according to Equation 1.1
_iTo the corresponding bit representation c in the synchronization word for all L bits in the synchronization word_iAnd the results are aggregated and compared against τ. To further understand this multiplication, the synchronization word stored by representation in the storage register 22 of FIG. 5 is shown below the bit window W in the third row of FIG. Therefore, from the third line in FIG._ic_iNote that each product of results in either -1 or +1. More specifically, y_iAnd c_iIf the given pair of is the same, the product for that pair is +1, while y_iAnd c_iIf a given pair of is different, the product for that pair is -1. Thus, Equation 1 (or 1.1 in the current example) is effectively y as determined by the product of that pair._iAnd c_iPerform a comparison of each bit of the pair. Further, by adding up each of these products, the final result is between -L and + L. In this regard, each y_iAnd c_iIf there is a relatively large number of matches between and, Equation 1 tends to + L. Conversely, each y_iAnd c_iIf there are a relatively large number of mismatches between and, Equation 1 tends to -L. Therefore, in conclusion, the larger the result of Equation 1, the more y_i~ Y_LIs c_i~ C_LThere is a high probability of matching each. Here, it is assumed that τ = L, and therefore τ = 12. Thus, given the actual values shown in the third row of FIG. 6, one skilled in the art can confirm that Equation 1.1 yields the following result: .
[Equation 3]

Therefore, the result of 0 is less than τ = 12. Furthermore, the small result of Equation 1.1 is that the prediction of ^ m = 0 was incorrect, that is, the next bit following the bit that completed the CCR is not the first bit of the synchronization word It was done. As a result, this process is repeated for the next iteration of ^ m, as described immediately below.
[0018]
Looking at the fourth row of FIG. 6, it shows the location of the bit window W for the second analysis of Equation 1, ie, m = 1. Accordingly, the fourth row of FIG. 6 is based on the prediction that there is one preamble prefix bit after the bit that has completed CCR, in other words, if ^ = 1, one additional preamble prefix. It is expected that there will be bits, and that any additional bits after that will be the first bit in the synchronization word. Applying Equation 1 again to derive this measure of prediction, it is as shown in Equation 1.2 below.
[Expression 4]

From the subscript y in Equation 1.2, one skilled in the art should now understand the effect of shifting the comparative analysis of the values in the storage registers 22 and 24. Specifically, equation 1.2 is obtained by shifting the bits in the storage register 24 to the left so that the leftmost bit (ie, the oldest bit of the stream) is discarded and the new bit is Shifted in from the right. The corresponding bits in registers 22 and 24 are then multiplied, and the resulting product is again summed and compared against τ. Thus, given the actual values shown in the fourth row of FIG. 1.6, one skilled in the art can confirm that Equation 1.2 is obtained.
[Equation 5]

Here again, the result of -2 is less than τ = 12, so the low value of Equation 1.2 suggests that the prediction of ^ m = 1 was inaccurate. In other words, the assumption that one bit in the preamble prefix remained before arriving at the synchronization word did not hold. As a result, the process is repeated again for the next iteration of ^ m, as described immediately below.
Looking at lines 5 and 6 in FIG. 6, those skilled in the art are familiar with the third and fourth analyzes of Equation 1, ie, ^ m = 2 and ^ m = 3, respectively. It can be seen from the previous example how these additional lines indicate the location of the bit window W for. Thus, for the fifth row, Equation 1 is shown as Equation 1.3 below, and for the sixth row Equation 1 becomes as shown in Equation 1.4 below.
[Formula 6]

[0019]
From the subscript y in equations 1.3 and 1.4, whether such a bit window W has been shifted to include different bits in the storage register 24, and they are in the storage register 22 You should be able to understand how it is compared against the corresponding bits. In this regard, equations 1.3 and 1.4 are as follows:
[Expression 7]

For both equations 1.3 and 1.4, the corresponding result is smaller than τ = 12, indicating that the prediction of ^ m = 2 or ^ m = 3 is inaccurate . Thus, as yet another iteration, the process is repeated for the value of m = 4, as shown below, ending the analysis of Equation 1 for the current example.
Looking at the seventh row in FIG. 6, the position of the bit window W represents the stage of ^ m = 4. In this case, before arriving at the operation of Equation 1, each bit y in the bit window W_iEach bit c corresponding to the synchronization word_iNote that it matches (as can be seen by comparing the top and bottom entries in line 7). Here, from a mathematical point of view, the following formula 1.5 is obtained by applying the formula 1 to arrange the bit window W as shown in the seventh row.
[Equation 8]

As a result, Equation 1.5 has the following value:
[Equation 9]

As expected from line 7, since each entry in the bit window W matches a corresponding bit in the representation of the synchronization word, Equation 1.5 is equal to τ, ie 12, Value. In other words, it is determined here that the prediction of ^ m = 4 is correct. Therefore, the four bits (ie, ^ m = 4) after the CCR was completed remained in the preamble prefix, after which the synchronization word was found. Thus, when the iteration of Equation 1.5 is complete, the prior art process has identified the synchronization word. As a result, the end location of the word can be determined, thereby further defining the beginning and end of the remainder of the TDMA packet.
[0020]
Now that a conventional technique for detecting a synchronization word has been presented, consider now the threshold of Equation 1 represented by τ. Specifically, the previous example shows that Equation 1 reaches a maximum at the point where the bit window W surrounds the bits that match the synchronization word. Furthermore, the above example shows that the result of the maximum value of Equation 1 is equal to L (ie, the number of bits in the synchronization word). In other words, at this maximum point, the product y_ic_iAre each equal to 1, so the sum of each L is necessarily equal to L. Given this conclusion, note the ideal situation where τ is set to L and the synchronization word is accurately detected in each situation. However, as will be explained below, in current practical implementations such ideal results are hampered by the effects of noise.
Note that as each bit is received in the incoming TDMA bitstream, its amplitude may be affected by additional noise signals. As a result, this noise can cause the binary value of each such bit to be misinterpreted. Therefore, in the case of the above representation technique, the noise-affected binary 0 may be incorrectly represented as +1 instead of -1. Similarly, a binary 1 affected by noise may be erroneously represented as −1 instead of +1. If such an error representation occurs, the result of Equation 1 does not reach L. Thus, the addition of noise increases the complexity of considerations for detecting synchronization words. One way to deal with this noise effect is to use the system described above with respect to Equation 1, but set τ a certain level below L, so that the difference takes into account this noise contribution. Will do. However, by reducing τ, the accuracy of the method of Equation 1 is reduced. Other methods for correcting this noise effect are also presented below. Such a method can provide better results, but also provides drawbacks for various reasons.
[0021]
One way to correct for the above noise effects is to increase the required power of the transmitter TR. In other words, amplifying the transmission signal reduces the signal-to-noise ratio (“SNR”) of the received signal, assuming that noise is not amplified to a comparable level. In such a method, ideally the amplitude of each transmitted bit is raised to a level that sufficiently overcomes the contribution of the added noise signal. As a result, the receiver of that signal correctly interprets each incoming bit during synchronization word detection. Therefore, τ can be set equal to L or close to L with considerable confidence in the accuracy of the function for detecting incoming synchronization words. While this technique can further increase the effectiveness of Equation 1, it also provides drawbacks. For example, power conditions are often limited for various reasons. Therefore, techniques that require increasing the required power may not be allowed. Even if it is considered acceptable, such techniques are not considered efficient. For example, increasing power can affect other design issues. Still other examples are confirmed by those skilled in the art.
Another way to correct for the above noise effect is to modify Equation 1 to eliminate the threshold τ. This alternative method repeats the calculation of Equation 1 and, after all calculations are complete, determines that the synchronization word is within window W for the iteration of the equation that provided the maximum result. Mathematically speaking, this alternative is represented by Equation 2 below.
[Expression 10]

Equation 2 is for each value of ^ m between 0 and M (ie, for M + 1 iterations), where each aggregation is y_{(i +}^_m)c_iAggregation that is L products of is performed. In addition, the prefix “max” instruction is included to indicate that Equation 2 is solved by selecting the one of the M + 1 aggregates that provides the largest result. An example for Equation 2 is evaluated by considering the display of FIG. 6 again and assuming M = 4. In that case, a person skilled in the art will repeat the equation 2 M + 1 times to obtain the same result from equations 1.1-1.5 (ie 0, -2, -4, 4 respectively). , And 12. The maximization aspect of Equation 2 will then select 12 results, ie, the synchronization word is detected for a value of ^ m = 4. However, it should be noted that in an actual implementation of Equation 2, M may be greater than 4. In such a case, if you are proficient in this field of technology, then M = It will be appreciated that additional iterations of Equation 2 after 4 will yield a result less than 12. In other words, even with such additional iterations, 12 is still the maximum result, and thus Equation 2 The final operation on The issued ^ value of m (i.e., ^ m = 4) will be selected.
[0022]
It should be noted that the method of Equation 2 detects synchronized words in a way that mitigates the effects of the noise described above, but also provides certain drawbacks. For example, the method of Equation 2 requires iteration over the entire range of 0-M. In contrast, recall that the method of Equation 1 stops when the threshold τ is reached, and therefore the result is obtained faster. In other words, the technique of Equation 2 requires a relatively long delay time before reaching a decision. In addition, in order to perform the overall analysis over all iterations for Equation 2, there must be some technique for saving its history across all iterations, and the iteration corresponding to the maximum result is It must be identified from its history. This history condition can be considered a drawback in some situations, as circuit and processing requirements can increase.
As the final method of the prior art, Mr. Massey has derived Equation 3 as a technique for detecting the synchronization word: The equation uses the same sliding bit window as above, but further corrects for the effects of noise as follows.
[Expression 11]

here,
y, c, and L are the same as defined for the previous method;
σ is the normalized variance of the additive Gaussian noise signal in the incoming TDMA stream. Intuitively, the larger the SNR, the smaller the value of σ.
[0023]
It has been shown in the art that Equation 3 provides improved results compared to the methods of Equations 1 and 2. But it also has its drawbacks. For example, an additional value of variance (ie, σ) and a hyperbolic cosine estimate given the influence of that variance are further needed. Therefore, as a practical matter, this distribution must be sought and ideally it must be constantly updated each time TDMA communication occurs. Thus, of course, there is considerable extra complexity for these requirements, as is known in the art. Given these shortcomings other than the various considerations described above, the inventors of the present invention can achieve results that exceed or are approximately equal to the above prior art in terms of efficiency, and are equivalent or smaller. Provided below is an improved embodiment that can be implemented in a manner that is less complex compared to corresponding prior art techniques that achieve efficiency results.
Now that the prior art has been described in detail, the description moves to a preferred embodiment of the present invention. In this regard, FIG. 7 shows a system 30, which is also implemented with a combination of hardware and software to detect the synchronization word. At first glance, system 30 may appear to be equivalent to prior art system 20 in certain respects. However, the rest of this document shows considerable differences in both method and results. Looking at system 30, it is preferably implemented in each receiver RCVR1-RCVRN of system 10 of FIG. 1, thereby enabling TDMA communication, and more particularly, TDMA binary stream information. The synchronization word in can be detected. Details of the apparatus and method are given below. In addition, those skilled in the art from these details will find that the system 30 includes a variety of integrated circuits such as application specific integrated circuits ("ASIC"), digital signal processors ("DSP"), and the like. It should be understood that the circuit can be used to build.
System 30 includes two storage registers 32 and 34. Storage registers 32 and 34 represent hardware capable of storing the binary signal representations described below, and thus can be implemented using various circuit storage devices such as memory or register space in an integrated circuit. it can.
[0024]
Storage register 32 stores a representation of test pattern vector S that is compared against the bits in the incoming TDMA bitstream, as will be understood below. Again, this register stores the representation, and the term representation refers to the same +1 and -1 format used to replace each of the binary ones and zeros as introduced previously. Note that it is intended. Also, to detect the synchronization word, the system 30 performs M + 1 comparisons using the test pattern in the storage register 32, and the test pattern changes with each comparison. As described below, each comparison is made on the representation stored in the storage register 34. Therefore, similar to the prior art method described above, these comparisons correspond to 0 ≦ ^ m ≦ M stages. Depending on the method of introduction, for the first of these repeated comparisons, the test pattern vector S is the same as the vector C, i.e. s for each value of i from 1 to L._i= C_iIt is. In this regard, it should be noted that in FIG. 7, storage register 32 stores L bits. However, in addition, for additional iterations, the test pattern vector S changes and is not equal to the synchronization word vector C. This adjustment to the vector S represents a major improvement discovered by the inventor and provides an important difference between the preferred embodiment and the prior art described above.
[0025]
After the preamble prefix bits that complete the CCR are found, the goal of the preferred embodiment of the present invention is to detect the synchronization word. However, in this effort, there are between 0 and M bits of the preamble prefix before the synchronization word (ie, vector C) comes out. These preamble prefix bits are defined by a vector B as shown in Equation 4 below.
[Expression 12]

Recall that the preamble prefix bits are a sequence of bits that alternate in a known manner from system to system. However, as recognized by the inventor of the present invention, the above prior art techniques discard that known information provided by these bits when detecting a synchronization word. In sharp contrast, and as will be described in more detail below, the embodiments of the present invention defined in this document use this information to achieve efficient and improved synchronized word detection. . In this regard, and returning to the definition of the test pattern vector S stored in the storage register 32, the vector S is defined herein as a pattern that changes with each successive iteration of the technique performed by the system 30. The In particular, when detecting an incoming synchronization word, the vector S is modified to include a portion of vector B that is concatenated with either part or all of the vector C of synchronization words at each iteration. . The concatenation with a portion of the synchronization word vector C will now be described, and the description of the latter concatenation will be extended later. Therefore, here the next vector for S is S⁰~ S^M(Here, the subscript is merely to distinguish one vector S from another vector S, not to indicate an exponential function). S for details⁰~ S^MIs defined by the following equations 5.1-5.5.
[Formula 13]

[0026]
Similar to what is shown in FIG. 7, given equations 5.1-5.5, and a person skilled in the art, storage register 32 for a comparison of ^ m = 0. It can be seen that stores the synchronization word vector C. For each subsequent comparison, the storage register 32 shifts out one bit of the synchronization word vector C to the right and shifts in the next bit b of the preamble prefix vector B from the left. Thus, as will be understood below, and unlike the prior art, in the embodiments of the present invention, a preamble prefix bit following the bit that completed the CCR is used to detect the synchronization word. .
Returning now to the storage register 34, this register stores a representation of the L bits sampled from the incoming TDMA bitstream following the preamble prefix bits that completed the CCR. First of all, note that again, the stored information is a representation, meaning that it implements the +1 and -1 formats for binary ones and zeros, respectively. Second, these bits are not shifted, unlike the prior art techniques described above. Thus, for a range in which one window is defined, its leftmost bit is defined to be the next bit after completing the CCR, and in the case of a complete synchronization word detection, that bit and its right Bits remain unchanged. In other words, unlike the prior art, the leftmost bit in the storage register 34 is not shifted to the left and is not shifted out of that register. Therefore, the left end of the storage register has bit y₁Is shown, and it does not shift as it was in the prior art. Bit y at the right end of the storage register_LThere is no shift. The number of bits in the storage register 34 is y in the embodiment described later._LNote that both the presently described embodiments, as well as those described later, do not shift out bits to the left of the storage register 34.
[0027]
The system 30 further includes a calculation circuit 36 that includes sufficient circuitry to perform multiplication and comparison operations, as will be understood from the following description. Again, those skilled in the art should understand that such a function, and thus such a circuit, can be implemented by various circuits such as an ASIC or DSP. In any case, given the bit sequence stored in registers 32 and 34, additional functions of calculation circuit 36 can perform successive comparison operations, and the bits in storage register 34 Are effectively compared against the test pattern vector S in the storage register 32 which changes with each comparison. In particular, this technique can be described by Equation 6 below.
[Expression 14]

Details of the application of Equation 6 are shown by the following example. Note that Equation 6 is repeated for all values of ^ m, and the solution is the iteration where the result shows the maximum value. Each iteration after the first comparison corresponds to a shift in the test pattern vector S in the storage register 32. Given the manner in which the vector S is defined above, each such shift is a one bit shift to the right, ie, the rightmost bit of the synchronization word vector C is shifted out of the storage register 32. On the other hand, the next bit in the preamble prefix vector B is shifted into the leftmost position of the storage register 32. To make these operations easier to understand, an alternative diagram described below is shown in FIG.
FIG. 8 shows successive operations for successive steps to increment ^ m to implement Equation 6 using system 30. FIG. The top two rows of FIG. 8 have the same information as FIG. 6, and therefore show the bitstream following its CCR determination and its +1 or −1 representation, respectively. The remaining seven rows in FIG. 8 show the stage of shifting the bits of the vector S through the storage register 32. Each of these steps is described below.
Looking at the third row of FIG. 8, it shows first the fixed bits in the storage register 34, followed by the bits of the test pattern vector S in the storage register 32, both of which are Exists for the first iteration of equation 6 (ie, ^ m = 0). Since ^ m = 0, this first stage corresponds to the prediction that no preamble bits remain after the bits that have completed CCR. Application of Equation 6 serves to obtain a measure of this prediction, and the result is as shown in Equation 6.1 below.
[Expression 15]

[0028]
According to Equation 6.1, the incoming stream y for a synchronization word length L (eg, 12)_iIs a corresponding bit representation s in the test pattern vector S._iIs multiplied. Here, if ^ m = 0, the vector is the same as the synchronization word vector C. Therefore, given the actual values shown in the third row of FIG. 8, those skilled in the art can confirm the results shown in Equation 6.1.
Since Equation 6 is repeated to find the maximum over the M + 1 results, the remaining displays in FIG. 8 (ie, rows 4-9) show each of these stages. Note that for the purposes of the current example, M is assumed to be 6, which results in a total of seven different scenarios shown in FIG. However, despite the value of this example, the value of M is usually taken to be less than half of the length of the synchronization word and can therefore vary based on various considerations. In any case, looking at lines 4 to 9 in FIG. 8, a person skilled in the art can confirm that Equation 6 repeats for ^ m = 1 to ^ m = 6. it can. Furthermore, such a person can confirm that the result of such an operation is shown in Table 3 below.
[Table 3]

[0029]
Finding the values in Table 3, the solution to Equation 6 is completed by identifying the value of ^ m that gave the best results. The entry corresponding to ^ m = 4 given the results of Table 3 indicates this solution, so the system 30 has four preamble prefix bits following the preamble prefix bit that completed CCR. Is received after the synchronization word is received.
Having shown one operation of an embodiment of the present invention, FIG. 9 shows a graph 40 showing the efficiency of that operation when compared to other alternatives. Specifically, graph 40 shows the results of a Monte Carlo simulation to evaluate error performance for a TDMA bitstream using synchronization words and preamble bits, as in the DECT standard. . The example used to obtain the graph 40 implemented a 11101001100010101 16-bit (ie, L = 16) synchronization word as follows: Thus, using the -1 / + 1 replacement technique described above, the representation for this synchronization word is the following sequence: 1, 1, 1, -1, 1, -1, 1, 1, -1,- A sequence of 1, -1, -1, 1, -1, 1, -1 is obtained. Furthermore, the preamble prefix pattern was {1, -1}, and the value of M implemented was for M = 8. Given these test criteria, the results of graph 40 are described below.
Before describing a particular plot of graph 40, note its axis as well. The value on the vertical axis of the graph 40 is the logarithm of the probability that a synchronization word error has occurred. The value on the horizontal axis of the graph 40 is the signal to noise ratio (“SNR”). That is, Eb is the energy of each bit, and NO represents the energy of noise in the signal. The ratio thus represents a power measurement. Focusing on the particular results of graph 40, plot 42 shows the results of a simulation using the technique characterized by conventional Equation 1 above. Plot 46 of graph 40 shows the results of the above-mentioned Massey criteria of the prior art characterized by Equation 3. Thus, those skilled in the art will appreciate that the results of plot 46 are better than plot 42, ie, at 4 dB SNR, Massey's criterion is a logarithmic value of the probability of synchronization error of about 3. It can be seen that it has decreased by 5 (ie, from -2.5 to -6). However, plot 44 of graph 40 further illustrates the results of an embodiment of the present invention described above with respect to FIGS. Thus, graph 40 yields a plot in which embodiments of the present invention are substantially the same as Massey's method, where embodiments of the present invention include analysis of several preamble prefix bits in the method. It shows that it has advantages. Furthermore, the results of the embodiments of the present invention are realized without the various additional complexity that has occurred in the case of Massey's method (which were described above). Thus, in overall efficiency, it can be demonstrated that embodiments of the invention are much better suited for various practical implementations.
[0030]
Note that in addition to the above plot, graph 40 includes a fourth plot 48. In this regard, as demonstrated by the above-described embodiments of the present invention, a method that utilizes several preamble prefix bits in synchronization word detection is also provided for alternative embodiments of the present invention. Please note that. In this case, plot 48 shows the results of yet another embodiment that is considered within the scope of the present invention. This alternative embodiment can be further evaluated when provided, and through a mathematical explanation as provided below. Before describing it, it should first be noted that this alternative embodiment provides further improved results over the Massey (and other prior art) method. In fact, by tracing plot 48, one skilled in the art can see that an improvement of about 1 dB is achieved over the range of examples shown in graph 40. This alternative may therefore be preferred in various cases. However, this alternative increases in complexity as will be understood from the following description.
[0031]
Introducing the differences between the following embodiment of the invention and the above embodiment, it is recalled that the vector S (a test sample pattern used for comparison of incoming TDMA bitstreams) See the alternative definition of Specifically, the vector S at each iteration to include a portion of the vector B that is concatenated with either a portion or all of the synchronized word vector C in connection with the introduction of equations 5.1-5.5. I want to remember that can be changed. The previous description has shown that the concatenation is with only part of the synchronized word vector. However, it should be noted here that it is obtained by concatenating the same part of B (ie, the bit following the preamble prefix bit that completed the CCR with the entire synchronization word vector C. Therefore, this alternative In the case of the embodiment, the vector S one after the other for the vector S⁰~ S^MIs defined by the following equations 6.1-6.5.
[Expression 16]

Therefore, S
ⁱAre vectors of dimension L + i, i.e. each vector S contains the entire representation of the synchronized word vector C, and further contains i bits of the preamble prefix bits. This extended definition is the same as when the CCR is just completed,⁰~ S^MAny one of them may be received. Since M is defined as the number of bits that a synchronization word can be detected, the best preferred solution in terms of accuracy is where the synchronization word is aligned following the preamble prefix bit where the CCR is complete. Collect L + M data samples before determining if they were. Furthermore, the bits following the first L + M samples are random and are therefore useless for detecting a synchronization word.
[0032]
DⁱIs defined by the following Equation 7.
[Expression 17]

here,
D is a vector of dimension i, is composed of random data, and P (d_j= 1) = P (d_j= 0) = 1/2.
A = (a₁, A₂,. . . , A_n) And B = (b₁, B₂,. . . , B_m), The vector (A, B) represents the connection of each element. In other words, (A, B) = (a₁, A₂,. . . a_n, B₁, B₂,. . . , B_m). Next, the first L + M values at the receiver are the bit sample vectors Y = (y₁, Y₂,. . . y_{L + M}).
[Expression 18]

here,
m is an unknown number of preamble prefix bits before the synchronization word;
N models additive white Gaussian noise. That is, N = (n₁, N₂,. . . n_{L + M}; N_i˜n (0, σ), where n (0, σ) is a Gaussian random variable.
When a random sample vector Y is received, the receiver's job is to determine where the synchronization word is, ie equivalently to estimate m. Optimal receiver is a priori probability
[Outside 2]

Is like maximizing
[Outside 3]

Is assumed to be Y. m is {0, 1,. . . , M), the optimal receiver is
[Outside 4]

Maximize
[Outside 5]

Pick up equivalently. This is equivalent to the maximum likelihood criterion. Thus, the following embodiment provides a receiver method for determining
[Equation 19]

Looking at Equation 8 and then looking at Equation 9, it is the same as Equation 10 below.
[Expression 20]

[0033]
Random variable n₁, N₂,. . . n_{L + M}Since is independent, Equation 10 can be written as Equation 11 below.
[Expression 21]

Where d_j ^M-^^mAre random expression data values of either +1 or −1, and the probabilities are equal, and the following Expression 12 is obtained.
[Expression 22]

Since n is a Gaussian random variable of (O, σ), P (n = η) is a Gaussian probability density function (η) of the following Equation 13.
[Expression 23]

By substituting equation 12 into equation 13, the following equation 14 is obtained.
[Expression 24]

Similarly, (s_i^^m)²Note that = 1, the following equation 15 is obtained:
[Expression 25]

By substituting Equations 14 and 15 into Equation 11, the following Equation 16 is obtained.
[Equation 26]

[0034]
If a term unrelated to ^ m is deleted and the logarithm is taken, the criterion of the maximum likelihood method of Equation 8 is as follows.
[Expression 27]

Σ
_{j = 1} ^{L +}^^mln (cosh (y_j/ Σ²)) Is irrelevant to ^ m, so it can be removed from maximization on the right side without changing the result. And thereby the optimal solution for this preferred embodiment is as shown in equation 18 below.
[Expression 28]

Given the above presentation by the inventor, an optimal solution embodiment for synchronization word detection is presented here to implement Equation 18 according to the scope of the present invention. Before proceeding, and by way of introduction to an example of such an embodiment, some observations regarding the operation of Equation 18 are noted. First of all, note the comparison of Equation 18 with Massey's equation shown by Equation 3. For example, an implementation implementing Equation 18 takes into account the known preamble prefix bits of ^ m preceding the synchronization word, depending on the definition of the vector S. On the other hand, Massey ignores the preamble prefix bit. As another example, one embodiment implementing Equation 18 performs correlation with received L + ^ m values from a TDMA bitstream. In contrast, Massey's criteria takes into account only the L bits of the synchronization word and further implements a sliding window that spans the incoming TDMA bitstream. Second, note the common aspect of Equations 18 and 3. Among them, both techniques implement a non-linear hyperbolic cosine element, and for each this can be viewed as a normalization factor that takes into account random data and noise surrounding the synchronization word.
[0035]
FIG. 10 illustrates a system 30a that represents a minor change to the system 30 provided as an embodiment of the previous invention with reference to FIG. 7, which is illustrated by plot 48 in graph 40 of FIG. Get results. In FIG. 10, the letter “a” is added to each reference identifier previously used in FIG. This change in each identifier is made so that the item of FIG. 10 is distinguished from the corresponding item shown in FIG. 7, but in some respects the item of FIG. This is also done so that it can be recognized as equivalent to the item 7. Given the equivalent nature of systems 30a and 30, and those skilled in the art, there are various types of hardware and software combinations that may be included to detect synchronization words. In configuration, it should be appreciated again that the system 30a can be implemented. Furthermore, such a system is preferably implemented in each of the receivers RCVR1-RCVRN of the system 10 of FIG. 1, thereby enabling TDMA communication, and in particular, for a TDMA binary stream. It becomes possible to detect the synchronization word in the information.
[0036]
Looking at the system 30a, it stores a representation of the test pattern vector S that is used to compare against the bits in the incoming TDMA binary bitstream (ie, +1 or -1 per bit). Including a storage register 32a. With respect to the storage register 32a, it is first noted that the present invention is implemented using the preamble prefix bits following the CCR as part of the method for synchronization word detection. Second, the storage register 32 of FIG. 7 stores each of the L bits in the synchronization word vector C for the first comparison, after which each subsequent comparison is a preamble. • Shift in one of the prefix bits to the left of the register. Thus, similarly, the storage register 32a operates in this same relationship, that is, the synchronized word vector C is left-justified in the storage register 32 for the first comparison, and then for each successive comparison. Shift to the right, while shifting in one additional bit from the left from the preamble prefix (ie, vector B). Given the commonality between registers 32a and 32, the difference between the two is noted here. Specifically, recall that storage register 32 shifts in vector B to the left side of the register and simultaneously shifts out one bit of the synchronization word from the right end of the register. In other words, the storage register 32 stores only L bits for each comparison. In contrast, each of the L bits of the synchronization word vector C is shifted right in the storage register 32a and remains in that register for all L + M iterations of Equation 18. Please note that. In other words, for the first iteration (ie, ^ m = 0), the storage register 32a stores only L bits and they are the synchronization word vector C, but up to the remaining L + M iterations For the repetition of, additional bits from the preamble prefix are added from the left, and therefore added to the end of the already stored bits. Thus, for the last iteration of equation 18, storage register 32a stores vector S^MWhich contains the entire synchronized word vector C in addition to M of the preamble prefix bits concatenated to the right of the vector C, as defined in Equation 6.5 above. .
Looking at register 34a, note that register 34 stores L bits, whereas register 34a can store up to L + M bits. This additional bit should be understood on the assumption that it is compared to the extended definition of vector S stored in register 32a as described above. Thus, like register 32a, the actual number of bits in storage register 34a changes for each iteration of equation 18. For example, for the first iteration (ie, ^ m = 0), the storage register 34a stores only L bits of the incoming TDMA bitstream, the leftmost bit of which is the preamble prefix that the CCR has completed. Represents the first bit after the bit. For each remaining iteration up to L + M iterations, additional bits from the incoming TDMA bitstream are already added from the right to the tail of the stored bits.
[0037]
Finally, with respect to system 30a, it should be noted that system 30a includes a calculation circuit 36a that includes sufficient circuitry to perform multiplication and comparison operations as understood from Equation 18, in addition to the following description. Again, such a function, and thus such a circuit, can be realized by an ASIC, DSP, etc. In any case, given the bit sequence stored in registers 32a and 34a, the additional function of calculation circuit 36a increases the value of those registers by one bit for each successive comparison. Including the function for including the above, successive comparison operations can be performed by multiplying and summing the bits in the storage registers 32a and 34a. Further, the calculation circuit 36a is sufficient to perform the calculation involving σ shown in Equation 18, to store the results of each L + M iterations, and to select the maximum value from those results. It is possible to have a storage capacity. In completing this process, the maximum value again corresponds to the value of ^ m indicating the detection of a synchronization word in the incoming TDMA bitstream.
FIG. 11 shows successive operations for successive steps to increment ^ m to implement Equation 18 using system 30a. The top two lines of FIG. 11 contain the same information as the same lines of FIG. 8, and thus show the actual bitstream and its +1 and −1 representations after CCR determination, respectively. However, it should be further noted that two random data bits following the synchronization word are also shown in these top two rows for clarity of the example shown below. The remaining seven rows in FIG. 11 provide for shifting additional bits into storage registers 32a and 34a. Each of these steps is described below.
[0038]
Looking at the third row of FIG. 11 (from the top), it first shows a fixed L + M bits in the storage register 34a. Below these bits are the corresponding test pattern bits from vector S in storage register 32a. Thus, this third row shows the location of the bits to be compared for the first iteration of Equation 18 (ie, ^ m = 0). Again, since m = 0, this first stage corresponds to the prediction that there are no remaining preamble bits after the bit that completed the CCR. The application of Equation 18 serves to obtain a measure of this prediction and can be solved by calculating the following Equation 18.1, with m = 0.
[Expression 29]

Due to the initial summation of equation 18.1, each of the L bits in storage registers 32a and 34a is multiplied together and the product is summed. Further, the second aggregation of Equation 1 subtracts the normalization from the first aggregation, and the normalization is based on each bit in the storage register 34a in addition to σ defined above. Thus, Equation 18.1 can be solved given these additional values, and it will later be determined whether it is a maximum over all of the L + M samples, as will be seen in more detail below. Stored for decision purposes.
Since Equation 18 is repeated to find the maximum value for the L + M results, the remaining portions of FIG. 11 (ie, rows 4-9) show their respective stages. For the purposes of the current example, it is assumed that M is again 6 so that a total of 7 different scenarios are shown in FIG. Accordingly, looking at lines 4 to 9 in FIG. 11, if a person is proficient in the technology of this field, each line represents a corresponding stage in ascending order of ^ m = 0 to ^ m = 6. I understand. Thus, at each stage, an additional preamble prefix bit is added to the vector S, which is done by shifting the storage register 32a to the left. When this shift occurs, the bits in storage registers 32a and 34a are again multiplied according to equation 18 and the result is corrected by a second aggregation associated with σ. To conclude this analysis, once the result for each L + M iteration of Equation 18 is obtained and stored, the synchronization word is the value of ^ m (in this example ^ m corresponding to the maximum stored value). = 4).
[0039]
Given the above, those skilled in the art will recognize that the system 30 of FIG. 7 and the system 30a of FIG. 10 provide alternative apparatus and methods for the detection of synchronization words. Now that both alternatives have been examined, some observations regarding these two are noted here. As an initial observation, both embodiments provide much better results compared to the prior art, as shown in plots 44 and 48 of graph 40 of FIG. For example, both embodiments exceed the prior art threshold technique shown by plot 42. Furthermore, the system 30 is approximately equal to the efficiency of the prior art Massey system, and the system 30a exceeds the efficiency of the prior art system. As a second observation, system 30 effectively represents a less complex method than that achieved by system 30a. This contrast is understood by comparing the above operational descriptions and can also be understood by comparing equations 6 and 18. In any case, one skilled in the art will know that the system 30 reaches its result with two changes from the system 30a. First, in comparison to system 30a, system 30 truncates the bits of test pattern vector S so that only L bits are used. Second, in comparison to system 30a, system 30 does not perform additional analysis that includes σ. Given these observations, anyone skilled in the art can choose either system type based on implementation considerations. In other words, the method achieved by the method of system 30 is acceptable and can therefore be implemented without requiring the additional complexity of the method of system 30a. Conversely, if sufficient hardware and software are already present or allowed to be included in a given system, a reduction in the power requirements of system 30a is realized in such a system. The
[0040]
From the above, it can be seen that the above embodiments provide an improved apparatus and method for detecting synchronization words in a binary communication system such as, for example, a TDMA system. The various embodiments described above further illustrate the flexibility of the subject matter of the present invention, so that those skilled in the art can implement various variations of the described principles. It should be possible to evaluate the configuration of For example, the above method performs a bit-by-bit comparison using a +/- 1 bit representation technique in a combination of multiplication and addition, but instead determines whether each pair of bits matches each other. Alternative techniques can be used for comparison. In this regard, various logical operations (e.g., summing the true result of bitwise logical AND) can be used as is well known in the art. As another example of the flexibility of the present invention, the system 10 of FIG. 1 is presented where the embodiment can be implemented, but the subject matter of the present invention may also be implemented in many other communication environments. be able to. The embodiments of the present invention have been described in detail on the basis of these and other examples described above, or examples ascertained by one skilled in the art, but are defined by the following claims. It should be understood that various substitutions, modifications, or changes can be made to the above description without departing from the scope of the invention that is being described.
[0041]
  The following items are further disclosed regarding the above description.
  (1) A communication system,
  A circuit for receiving a bitstream packet, wherein the bitstream packet is
  A plurality of preamble prefix bits having a predetermined bit pattern;
  A plurality of synchronization word bits following the plurality of preamble prefix bits;
  A circuit for receiving a bitstream packet comprising a plurality of data bits following the plurality of synchronization word bits;
  The plurality ofPreamble prefix bitFirstA circuit for completing a carrier and clock recovery operation in response to receiving the portion;
  A plurality of bits inside the bitstream packet, including circuitry for performing several comparisons between a bit test pattern vector and a sample vector of bits from the bitstream packet Circuitry for determining the location of the synchronization word bits of
  The bit test pattern vector and the bit sample vector both change for each of the several comparisons,
  For at least one of the comparisons, a second portion of a plurality of preamble prefix bits wherein a sample vector of the bits follows the first portion of the plurality of preamble prefix bits. Including
  For at least some of the comparisons, the bit test pattern vector is one or more bits that match the predetermined bit pattern of the plurality of preamble prefix bits And further including one or more bits matching the synchronization word bits.
[0042]
(2) In the communication system according to item 1, for all of the several comparisons except for one of the comparisons, the bit test pattern vector includes the plurality of preamble prefix bits. A communication that includes one or more bits that match the predetermined bit pattern and further includes one or more bits that match at least one portion of the synchronization word bits system.
(3) In the communication system according to item 2, the bits in the bit test pattern vector match the bits in the synchronization word bits with respect to those excluded from the comparison. A communication system.
(4) In the communication system according to item 3, the circuit for determining a location of the plurality of synchronization word bits in the bitstream packet includes:
A circuit for providing a measure of accuracy for each of the number of comparisons;
And a circuit for storing said measure of accuracy for each of said number of comparisons.
(5) In the communication system according to claim 1, for at least some of the comparisons, the bit test pattern vector is a predetermined bit pattern of the plurality of preamble prefix bits. A communication system that includes one or more matching bits and further includes a plurality of bits that match all of the synchronization word bits.
(6) In the communication system according to item 5, for all of a plurality of comparisons excluding one of the comparisons, the bit test pattern vector includes the plurality of preamble prefix bits. A communication system that includes one or more bits that match a predetermined bit pattern and further includes a plurality of bits that match all of the synchronization word bits.
(7) In the communication system according to item 6, a bit in the bit test pattern vector matches a bit in the synchronization word bit with respect to the excluded one of the comparisons. A communication system that is supposed to.
[0043]
(8) In the communication system according to item 7, the circuit for determining the location of the plurality of synchronization word bits in the bitstream packet includes:
A circuit for providing a measure of accuracy for each of the number of comparisons;
And a circuit for storing said measure of accuracy for each of said number of comparisons.
(9) The communication system according to claim 1, wherein the circuit for determining the location of the plurality of synchronization word bits in the bitstream packet comprises:
A circuit for providing a measure of accuracy for each of the number of comparisons;
A communication system including a circuit for storing the measure of accuracy for each of the comparisons.
(10) In the communication system according to item 9,
The bit test pattern vector is a positive 1 for each bit of the first logic state and a negative 1 for each bit of a second logic state different from the first logic state. It is supposed to be represented
The sample vector of bits is represented by a positive 1 for each bit of the first logic state and by a negative 1 for each bit of the second logic state;
A circuit for performing several comparisons between the bit test pattern vector and the bit sample vector;
A circuit for performing a bit-by-bit multiplication of the bit test pattern vector and the sample vector of the bits;
And a circuit for adding each product of the bitwise multiplications.
(11) The communication system according to item 10, wherein the circuit for determining the location of the plurality of synchronization word bits in the bitstream packet is the largest of the stored accuracy measures. A communication system adapted to determine that the synchronization word bit is at a location in the bitstream packet corresponding to the.
[0044]
(12) The communication system according to item 9, wherein the circuit for determining the location of the plurality of synchronization word bits in the bitstream packet is the largest of the stored accuracy measures. A communication system adapted to determine that the synchronization word bit is at a location in the bitstream packet corresponding to the.
(13) In the communication system according to item 1, the second portion of the plurality of preamble prefix bits immediately follows the first portion of the plurality of preamble prefix bits. Communication system. (14) In the communication system according to item 1, the circuit for determining the location of the plurality of synchronization word bits in the bitstream packet is for performing several comparisons. A communication system further comprising a circuit for correcting the circuit, wherein the correction circuit is responsive to a normalized variance of an additive Gaussian noise signal in the bitstream packet.
(15) The communication system according to item 1, wherein the bit stream packet includes a bit stream packet for time division multiple access.
(16) In the communication system according to item 1, the circuit for reception and the circuit for determination form a first receiver unit, and the system transmits the bitstream packet to the first A communication system further comprising a transmitter unit for transmitting to a receiver unit.
(17) In the communication system according to item 16,
The bitstream packet is one of a plurality of bitstream packets;
The first receiver unit receives each of the plurality of bitstream packets;
For the plurality of bitstream packets, the circuit for determining determines the location of a plurality of synchronization word bits in the corresponding one of the plurality of bitstream packets. Communication system.
[0045]
(18) In the communication system according to item 17, a circuit for performing the comparison for each of the plurality of bitstream packets corresponds to a test pattern vector and the bitstream packet. It is designed to perform several comparisons between a sample vector of bits from a bitstream packet,
For each of the plurality of bitstream packets, the bit test pattern vector and the bit sample vector are both for each of the number of comparisons corresponding to the bitstream packet. Change,
For each of the plurality of bitstream packets, for at least one of the number of comparisons corresponding to the bitstream packet, a sample vector of the bits is the plurality of preambles Including a second portion of the plurality of preamble prefix bits following the first portion of the prefix bits;
For each of the plurality of bitstream packets, for at least some of the number of comparisons corresponding to the bitstream packet, the bit test pattern vector is the plurality of bitstream packets. A communication that includes one or more bits that match the predetermined bit pattern of preamble prefix bits and further includes one or more bits that match the synchronization word bits system.
(19) In the communication system according to item 17,
A plurality of receiver units in addition to the first receiver unit;
A communication system wherein each of the plurality of bitstream packets is directed to a different one of the first receiver unit or one of the plurality of receiver units.
(20) In the communication system according to item 16,
The bitstream packet further includes a code for identifying the first receiver unit;
The code immediately follows the plurality of synchronization word bits;
A communication system wherein the plurality of data bits follows immediately after the code.
[0046]
(21) A method for operating a communication system,
Receiving a bitstream packet, wherein the bitstream packet is
A plurality of preamble prefix bits having a predetermined bit pattern;
A plurality of synchronization word bits following the plurality of preamble prefix bits;
Receiving a bitstream packet comprising a plurality of data bits following the plurality of synchronization word bits;
Completing a carrier and clock recovery operation in response to receiving a first portion of the plurality of preamble prefix bits;
By performing several comparisons between a bit test pattern vector and a sample vector of bits from the bitstream packet, a plurality of synchronization words in the bitstream packet Determining the location of the bits,
Both the bit test pattern vector and the bit sample vector change for each of the several comparisons;
For at least one of the number of comparisons, a sample vector of bits is a second of the plurality of preamble prefix bits following the first portion of the plurality of preamble prefix bits. Part of
For at least some of the comparisons, the bit test pattern vector is one or more that match the predetermined bit pattern of the plurality of preamble prefix bits. And further comprising one or more bits matching the synchronization word bit.
[0047]
(22) The method according to item 21, wherein the step of performing the plurality of bit test pattern vectors for all of the several comparisons excluding one of the comparisons. One or more bits that match one or more bits that match the predetermined bit pattern of preamble prefix bits and that match at least a portion of the synchronization word bits A method further comprising:
(23) In the method of paragraph 22, the step of executing, for the one comparison removed, a bit in the bit test pattern vector is included in the synchronization word bit. A method comprising the step of performing said one comparison to match a bit.
24. The method of claim 23, wherein for at least some of the steps of performing the number of comparisons, the bit test pattern vector includes the plurality of preamble prefix bits. A method comprising one or more bits matching a predetermined bit pattern and further comprising a number of bits matching all of the synchronization word bits. (25) The method according to item 24, wherein the step of executing the step further comprises: for all of the comparisons except for one of the comparisons, the bit test pattern vector is the plurality of the plurality of comparisons. A method comprising one or more bits matching the predetermined bit pattern of preamble prefix bits and further comprising a number of bits matching all of the synchronization word bits.
26. The method of claim 25, wherein once for the excluded comparison, a bit in the bit test pattern vector matches a bit in the synchronization word bit. A method that is supposed to perform comparisons.
[0048]
(27) In the method according to item 21,
The step for determining the location of the plurality of synchronization word bits in the bitstream packet;
Providing a measure of accuracy for each of the number of comparisons;
Storing a measure of accuracy for each of the number of comparisons.
(28) In the method described in item 24,
The bit test pattern vector is a positive 1 for each bit of the first logic state and a negative 1 for each bit of a second logic state different from the first logic state. It is supposed to be represented
The sample vector of bits is represented by a positive 1 for each bit of the first logic state and by a negative 1 for each bit of the second logic state;
Performing the number of comparisons between the bit test pattern vector and the sample vector of bits;
Performing a bit-by-bit multiplication of the bit test pattern vector and a sample vector of the bits;
Adding the product of each multiplication for each bit.
29. The method of claim 27, wherein the step of determining the location of the plurality of synchronization word bits in the bitstream packet comprises the precision with which the synchronization word bits are stored. A method adapted to determine that a position in the bitstream packet corresponding to the largest measure of is in a position.
(30) In the method of paragraph 21, the second portion of the plurality of preamble prefix bits is immediately next to the first portion of the plurality of preamble prefix bits. How.
31. The method of claim 21, wherein the step of determining the location of the plurality of synchronization word bits in the bitstream packet corrects the circuit for performing several comparisons. And the step of correcting is responsive to a normalized variance of an additive Gaussian noise signal in the packets of the bitstream.
[0049]
(32) The method according to item 21, wherein the bitstream packet includes a time-division multiple access bitstream packet.
(33) A communication system (10) including a circuit (RCVR1) for receiving a bitstream packet (P). The bitstream packet includes at least three groups of bits. They are (i) a plurality of preamble prefix bits having a predetermined bit pattern; (ii) a plurality of synchronization word bits next to the plurality of preamble prefix bits; and (iii) a plurality of synchronizations A plurality of data bits following a word bit. The system further includes circuitry for completing a carrier and clock recovery operation in response to receiving the first portion of the plurality of preamble prefix bits. Still further, the system includes a circuit (30) for determining the location of a plurality of synchronization word bits in the bitstream packet. The decision circuit includes a circuit (36) for performing several comparisons between the bit test pattern vector (32) and a sample vector (34) of bits from the bitstream packet. . Both the bit test pattern vector and the bit sample vector change for each comparison several times. For at least one of the several comparisons, the bit sample vector includes a second portion of the plurality of preamble prefix bits following the first portion of the plurality of preamble prefix bits. In addition, for at least some of the comparisons, the bit test pattern vector includes one or more bits that match a predetermined bit pattern of a plurality of preamble prefix bits. And one or more bits that match the synchronization word bits.
[Brief description of the drawings]
FIG. 1 illustrates a communication system as an example of a configuration that can implement both prior art and embodiments of the present invention.
FIG. 2 shows a time division multiple access (“TDMA”) bitstream.
3 shows a breakdown of information in a single packet of the bitstream of FIG.
FIG. 4a shows an example of carrier and clock recovery (“CCR”) that occurs during reception of a preamble prefix followed by a synchronization word. b shows a conventional technique for defining a bit window in the bitstream of FIG. 4b, the bit window being shown immediately after the preamble prefix bits that have completed CCR. c shows the bit window of FIG. 4b after the bit window of FIG. 4b has advanced from the location shown in FIG. 4b to the next consecutive bit.
FIG. 5 illustrates a conventional system for comparison of bits in a known synchronization word against corresponding bits in a bit window that shifts along an incoming TDMA bitstream.
6 shows an example of bits compared over a sum of five consecutive shifts of that bit window according to the system of FIG.
FIG. 7 shows a first embodiment of the present invention for comparing a test pattern vector against corresponding bits in an incoming bitstream, where the test pattern vector is the first For comparison, only the synchronization word is included, and for successive comparisons, the test pattern vector adds one bit of the preamble prefix and removes one bit of the synchronization word.
FIG. 8 shows an example of bits that are compared by the system of FIG. 7 over a total of seven subsequent comparisons.
FIG. 9 shows a graph of the results of two prior art methods and two embodiments of the present invention.
FIG. 10 illustrates a second embodiment of the present invention that compares corresponding bits in a test pattern vector against corresponding bits in an incoming bitstream; The test pattern vector contains only the synchronization word for the first comparison, and for each successive comparison, a preamble prefix bit is added to the test pattern vector.
FIG. 11 shows an example of bits compared by the system of FIG. 10 over seven successive comparisons.
[Explanation of symbols]
10 Wireless system
20 Synchronized word detection system
22 Memory register
24 memory registers
26 Calculation circuit
30 Synchronized word detection system
32 memory registers
34 Memory register
36 Calculation circuit

Claims (2)

A communication system,
A circuit for receiving a bitstream packet, wherein the bitstream packet is
A plurality of preamble prefix bits having a predetermined bit pattern;
A plurality of synchronization word bits following the plurality of preamble prefix bits;
A circuit for receiving a bitstream packet comprising a plurality of data bits following the plurality of synchronization word bits;
A circuit for completing a carrier and clock recovery operation in response to receiving a first portion of the plurality of preamble prefix bits;
A plurality of bits inside the bitstream packet, including circuitry for performing several comparisons between a bit test pattern vector and a sample vector of bits from the bitstream packet Circuitry for determining the location of the synchronization word bits of
The bit test pattern vector and the bit sample vector both change for each of the several comparisons,
For at least one of the comparisons, a second portion of a plurality of preamble prefix bits wherein a sample vector of the bits follows the first portion of the plurality of preamble prefix bits. Including
For at least some of the comparisons, the bit test pattern vector is one or more bits that match the predetermined bit pattern of the plurality of preamble prefix bits And further including one or more bits matching the synchronization word bits. A method for operating a communication system, comprising:
Receiving a bitstream packet, wherein the bitstream packet is
A plurality of preamble prefix bits having a predetermined bit pattern;
A plurality of synchronization word bits following the plurality of preamble prefix bits;
Receiving a bitstream packet comprising a plurality of data bits following the plurality of synchronization word bits;
Completing a carrier and clock recovery operation in response to receiving a first portion of the plurality of preamble prefix bits;
By performing several comparisons between a bit test pattern vector and a sample vector of bits from the bitstream packet, a plurality of synchronization words in the bitstream packet Determining the location of the bits,
Both the bit test pattern vector and the bit sample vector change for each of the several comparisons;
For at least one of the number of comparisons, the bit sample vector is a second of the plurality of preamble prefix bits following the first portion of the plurality of preamble prefix bits. Part of
For at least some of the comparisons, the bit test pattern vector is one or more that match the predetermined bit pattern of the plurality of preamble prefix bits. And further comprising one or more bits matching the synchronization word bit.

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