JP4197285B2

JP4197285B2 - Memory controller

Info

Publication number: JP4197285B2
Application number: JP2003319746A
Authority: JP
Inventors: 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 2003-09-11
Filing date: 2003-09-11
Publication date: 2008-12-17
Anticipated expiration: 2023-09-11
Also published as: JP2005085216A

Description

本発明は、互いに異なるアクセス手順で制御されるメモリを制御可能なメモリコントローラに関し、特に、外部端子数を削減可能なメモリコントローラに関するものである。 The present invention relates to a memory controller that can control memories controlled by different access procedures, and more particularly to a memory controller that can reduce the number of external terminals.

従来から、例えば、図２に示すプロセッサシステム１０１のように、ＳＲＡＭ（Static RAM）１０２と、インターリーブされるＲＯＭ（Read Only Memory）１０３…とのように、アクセス手順が異なるメモリを混在させたシステムが広く用いられている。 2. Description of the Related Art Conventionally, for example, a processor system 101 shown in FIG. 2, for example, an SRAM (Static RAM) 102 and an interleaved ROM (Read Only Memory) 103... Is widely used.

また、図２に示すプロセッサシステム１０１では、ＭＰＵ（MicroProcessing Unit）１０４の負担を軽減するために、メモリコントローラ１０５が設けられており、当該メモリコントローラ１０５は、ＭＰＵ１０４からの指示に基づいて各メモリ１０２・１０３…を制御している。なお、図２では図示していないが、特に、ＤＲＡＭ（Dynamic Randam Acess Memory ）は、ＳＲＡＭ（Static RAM）と比較して、ＣＰＵのバス・インターフェースと大幅に異なる手順でアドレスを与えたり、周期的なリフレッシュを必要とするため、ＤＲＡＭを備えるプロセッサシステムでは、メモリコントローラが特に好適に用いられている。 In addition, in the processor system 101 shown in FIG. 2, a memory controller 105 is provided in order to reduce the burden on the MPU (MicroProcessing Unit) 104, and the memory controller 105 is configured based on an instruction from the MPU 104.・ 103 is controlled. Although not shown in FIG. 2, DRAM (Dynamic Randam Access Memory), in particular, gives addresses in a procedure significantly different from the CPU bus interface as compared with SRAM (Static RAM), or is cyclic. Therefore, a memory controller is particularly preferably used in a processor system including a DRAM.

さらに、図２に示すプロセッサシステム１０１では、インタリーブされるＲＯＭ１０３へのデータバスが、ＲＡＭ１０２用のデータバスと共用されており、メモリコントローラ１０５に必要な外部端子数が削減されている（後述の特許文献１参照）。
特開２０００−２６７９８６号公報（公開日：2000年９月２９日） Further, in the processor system 101 shown in FIG. 2, the data bus to the ROM 103 to be interleaved is shared with the data bus for the RAM 102, and the number of external terminals necessary for the memory controller 105 is reduced (patents described later). Reference 1).
JP 2000-267986 A (publication date: September 29, 2000)

しかしながら、上記従来の構成では、データ信号を伝送するための外部端子のみが共用されているため、メモリコントローラの外部端子数を充分に削減できたとは言い難く、特に、サイズや製造コストの削減が強く求められている分野では、より一層の外部端子数の削減が求められている。 However, in the above conventional configuration, only the external terminals for transmitting the data signal are shared, so it is difficult to say that the number of external terminals of the memory controller can be sufficiently reduced. In particular, the size and manufacturing cost can be reduced. In the field of strong demand, further reduction in the number of external terminals is required.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、何ら支障なく、互いに異なるアクセス手順で制御されるメモリを制御できるにも拘わらず、外部端子数の少ないメモリコントローラを実現することにある。 The present invention has been made in view of the above problems, and its purpose is to provide a memory controller having a small number of external terminals, although it is possible to control memories controlled by different access procedures without any trouble. It is to be realized.

本発明に係るメモリコントローラは、上記課題を解決するために、互いに異なるアクセス手順で制御されるメモリを、それぞれ制御するために設けられた複数のコントローラ部を有するメモリコントローラにおいて、以下の手段を講じたことを特徴としている。 In order to solve the above problems, a memory controller according to the present invention employs the following means in a memory controller having a plurality of controller units provided to control memories controlled by different access procedures. It is characterized by that.

すなわち、上記各コントローラ部が制御対象とする上記各メモリは、互いに異なるアドレス領域に割り当てられていると共に、アドレス信号および制御信号のうち少なくとも制御信号を伝送するために設けられたメモリの外部端子のうちの特定外部端子は、当該端子が入力端子の場合、選択信号が非選択を示している期間中に当該端子へ入力される信号がいずれの値であっても、当該メモリの記憶内容を変更しない端子であり、当該端子が出力端子の場合、選択信号が非選択を示している期間中に信号を出力しない端子である。また、上記メモリコントローラの外部端子のうち、上記メモリの特定外部端子と当該メモリを制御するコントローラ部の内部端子とを接続するための外部端子は、共用の外部端子として、上記複数のメモリの中の他のメモリを制御するコントローラ部の内部端子と当該メモリの特定外部端子と接続するための外部端子と共用されている。さらに、上記メモリコントローラは、アクセス元からのアドレス信号が、いずれのコントローラ部によって制御されているメモリへのアクセスを示しているかを判定するアドレスデコーダと、当該アドレスデコーダの指示に基づいて、上記各コントローラ部のうち、アクセス対象となるメモリを制御するコントローラ部を選択して、上記共用の外部端子へ接続するマルチプレクサとを備えている。 That is, each of the memories to be controlled by each of the controller units is assigned to a different address area, and at least one of the external terminals of the memory provided to transmit at least the control signal among the address signal and the control signal. If the specified external terminal is an input terminal, the stored content of the memory is changed regardless of the value of the signal input to the terminal during the period when the selection signal indicates non-selection. And a terminal that does not output a signal during a period in which the selection signal indicates non-selection. In addition, among the external terminals of the memory controller, an external terminal for connecting a specific external terminal of the memory and an internal terminal of the controller unit that controls the memory is a shared external terminal, and is used as a shared external terminal. It is shared with the internal terminal of the controller unit that controls the other memory and the external terminal for connecting to the specific external terminal of the memory. Furthermore, the memory controller includes: an address decoder that determines which address signal from the access source indicates access to a memory controlled by which controller unit; and each of the above-described memory controller based on an instruction of the address decoder. Among the controller units, a controller unit that controls a memory to be accessed is selected and provided with a multiplexer that is connected to the shared external terminal.

また、本発明に係るメモリコントローラは、上記構成に加えて、上記複数のコントローラ部には、クロック信号に同期して、対応するメモリを制御する同期型のコントローラ部と、対応するメモリを非同期に制御する非同期型のコントローラ部とが含まれており、上記マルチプレクサは、上記クロック信号に同期して、選択されているコントローラ部を切り換えることを特徴としている。 In addition to the above configuration, the memory controller according to the present invention includes a synchronous controller unit that controls a corresponding memory in synchronization with a clock signal, and a corresponding memory that is asynchronous with the plurality of controller units. And an asynchronous controller unit for controlling, and the multiplexer switches the selected controller unit in synchronization with the clock signal.

さらに、本発明に係るメモリコントローラは、上記構成に加えて、上記複数のコントローラ部には、アドレス信号を伝送するための外部端子の数が互いに異なるメモリを制御対象とするコントローラ部が含まれており、上記共用の外部端子の少なくとも１つは、アドレス信号を伝送するための特定外部端子と接続するためと、制御信号を伝送するための特定外部端子へ接続するためとの双方に共用されていることを特徴としている。 Furthermore, in the memory controller according to the present invention, in addition to the above-described configuration, the plurality of controller units include a controller unit that controls memories having different numbers of external terminals for transmitting address signals. And at least one of the shared external terminals is shared both for connection to a specific external terminal for transmitting an address signal and for connection to a specific external terminal for transmitting a control signal. It is characterized by being.

本発明に係るメモリコントローラは、以上のように、複数のコントローラ部と共用の外部端子とアドレスデコーダとマルチプレクサとを備えており、アクセス元から、あるメモリαへのアクセスを示すアドレス信号が出力されると、アドレスデコーダによって、当該アドレス信号が、いずれのコントローラ部によって制御されているメモリαへのアクセスを示しているかが判定され、マルチプレクサは、当該コントローラ部と共用の外部端子とを接続する。 As described above, the memory controller according to the present invention includes a plurality of controller units, shared external terminals, an address decoder, and a multiplexer, and an address signal indicating access to a certain memory α is output from the access source. Then, the address decoder determines which controller unit indicates the access to the memory α controlled by the address unit, and the multiplexer connects the controller unit and a shared external terminal.

これにより、上記コントローラ部の内部端子は、当該共用の外部端子を介して、アクセス対象となるメモリαの特定外部端子に接続され、当該コントローラ部は、何ら支障なく、アクセス対象となるメモリαを制御できる。 As a result, the internal terminal of the controller unit is connected to the specific external terminal of the memory α to be accessed via the shared external terminal, and the controller unit stores the memory α to be accessed without any trouble. Can be controlled.

ここで、上記共用の外部端子は、他のメモリβの特定外部端子にも接続されている。ところが、各メモリα・βは、互いに異なるメモリ領域に配されているため、上記メモリαがアクセス対象となっている場合、上記メモリβには、非選択を示す選択信号が入力されている。したがって、上記メモリβの特定外部端子が入力端子の場合、当該端子へ、メモリαへアクセスするためのアドレス信号や制御信号が入力されていたとしても、上記メモリβは、その記憶内容を保持し続けることができる。また、上記メモリβの特定外部端子が出力端子の場合、当該端子は、例えば、ハイインピーダンスに維持されるなどして、信号を出力しないので、上記共用の外部端子がメモリβの特定の外部端子に接続されていたとしても、上記コントローラ部は、何ら支障なく、当該外部端子を介して、メモリαの特定外部端子との間で信号を伝送できる。 Here, the shared external terminal is also connected to a specific external terminal of another memory β. However, since the memories α and β are arranged in different memory areas, when the memory α is an access target, a selection signal indicating non-selection is input to the memory β. Therefore, when the specific external terminal of the memory β is an input terminal, even if an address signal or a control signal for accessing the memory α is input to the terminal, the memory β retains the stored contents. You can continue. Further, when the specific external terminal of the memory β is an output terminal, the terminal does not output a signal, for example, maintained at a high impedance, so that the shared external terminal is a specific external terminal of the memory β. Even if the controller unit is connected to the memory α, the controller unit can transmit a signal to / from a specific external terminal of the memory α via the external terminal without any trouble.

一方、他のメモリβがアクセス対象になると、上記マルチプレクサは、当該メモリβを制御するコントローラ部と共用の外部端子とを接続するので、当該コントローラ部は、何ら支障なく、メモリβを制御できる。 On the other hand, when another memory β becomes an access target, the multiplexer connects the controller unit that controls the memory β and a common external terminal, so that the controller unit can control the memory β without any trouble.

上記構成では、メモリコントローラの外部端子のうち、アドレス信号および制御信号のうち少なくとも制御信号を伝送するために設けられたメモリの特定外部端子へ接続するための外部端子が、他のメモリの特定外部端子へ接続するための外部端子と共用されているにも拘わらず、上記マルチプレクサが、複数のコントローラ部の中から、アクセス対象となるメモリを制御するためのコントローラ部を選択して、共用の外部端子と接続することによって、各コントローラ部が、それぞれのメモリを何ら支障なく制御できる。この結果、これらの外部端子を共用しない構成と比較して、メモリコントローラに必要な外部端子数を大幅に削減できる。これにより、メモリコントローラのサイズおよび製造コストを削減できる。 In the above configuration, among the external terminals of the memory controller, the address signal and the external terminals for connection to a specific external terminal of the memory provided for transmitting at least control signals of the control signals, certain other memory external Despite being shared with the external terminal for connection to the terminal, the multiplexer selects the controller unit for controlling the memory to be accessed from the plurality of controller units, and uses the shared external By connecting to the terminal, each controller unit can control each memory without any trouble. As a result, the number of external terminals required for the memory controller can be greatly reduced as compared with a configuration in which these external terminals are not shared. This can reduce the size and manufacturing cost of the memory controller.

また、各メモリが選択されている期間中は、上記共用の外部端子を介して、それぞれを制御するコントローラ部とメモリとが接続されているので、各メモリの外部端子の数やアクセス手順を変更する必要がない。したがって、メモリコントローラの外部端子数が削減されているにも拘わらず、これまでのメモリを使用できる。 In addition, during the period when each memory is selected, the controller unit and the memory that control each memory are connected via the shared external terminals, so the number of external terminals and the access procedure of each memory are changed. There is no need to do. Therefore, the conventional memory can be used even though the number of external terminals of the memory controller is reduced.

なお、上記各メモリの特定外部端子には、入力端子のみが含まれていてもよいし、出力端子が含まれていてもよい。また、入力端子と出力端子との双方が含まれていてもよいし、特定外部端子が入出力端子を含んでいてもよい。 Note that the specific external terminal of each memory may include only the input terminal or may include the output terminal. Further, both the input terminal and the output terminal may be included, or the specific external terminal may include the input / output terminal.

また、以上のように、マルチプレクサがクロック信号に同期して選択されているコントローラ部を切り換える構成では、非同期型のメモリと同期型のメモリとを制御できるにも拘わらず、上記外部端子を共用しない構成に比べて、メモリコントローラの外部端子数を削減できる。したがって、両者を制御可能なメモリコントローラのサイズおよび製造コストを削減できる。 Further, as described above, in the configuration in which the multiplexer switches the selected controller unit in synchronization with the clock signal, the external terminal is not shared even though the asynchronous memory and the synchronous memory can be controlled. Compared to the configuration, the number of external terminals of the memory controller can be reduced. Therefore, the size and manufacturing cost of the memory controller capable of controlling both can be reduced.

さらに、以上のように、上記共用の外部端子の少なくとも１つが、アドレス信号伝送用と制御信号伝送用とに共用されている構成では、アドレス信号伝送用の外部端子を制御信号の伝送用にも使用できる。したがって、例えば、ＤＲＡＭ（Dynamic Randam Acess Memory ）とＳＲＡＭ（Static RAM）またはＦｌａｓｈＲＯＭとのように、アドレス信号の伝送に必要な外部端子数が互いに異なるメモリを制御する場合において、制御信号伝送用の外部端子のみを特定外部端子とする構成よりも、メモリコントローラの外部端子数を削減できる。 Furthermore, as described above, in a configuration in which at least one of the shared external terminals is shared for address signal transmission and control signal transmission, the external terminal for address signal transmission is also used for control signal transmission. Can be used. Therefore, for example, when controlling memories having different numbers of external terminals for transmitting address signals, such as DRAM (Dynamic Randam Access Memory) and SRAM (Static RAM) or Flash ROM, The number of external terminals of the memory controller can be reduced as compared with the configuration in which only the external terminals are specified external terminals.

本発明の一実施形態について図１に基づいて説明すると以下の通りである。すなわち、本実施形態に係るプロセッサシステム１は、図１に示すように、互いに異なる制御方法で制御される複数種類のメモリとしてのＳＤＲＡＭ（Synchronous DRAM）２およびＳＲＡＭ（Static RAM）３と、これら複数種類のメモリをそれぞれ制御するためのコントローラ部１１・１２を有するコントローラチップ（メモリコントローラ）４と、上記メモリ２・３へアクセスするＣＰＵ（Central Processing Unit ）５とを備えている。 An embodiment of the present invention will be described with reference to FIG. That is, as shown in FIG. 1, the processor system 1 according to the present embodiment includes an SDRAM (Synchronous DRAM) 2 and an SRAM (Static RAM) 3 as a plurality of types of memories controlled by different control methods. A controller chip (memory controller) 4 having controller units 11 and 12 for controlling each type of memory and a CPU (Central Processing Unit) 5 for accessing the memories 2 and 3 are provided.

本実施形態では、上記各コントローラ部１１・１２だけではなく、ＣＰＵ５も上記コントローラチップ４内に形成されており、上記プロセッサシステム１は、ＳＤＲＡＭ２・ＳＲＡＭ３と、コントローラチップ４とを接続するだけで、ＣＰＵ５がＳＤＲＡＭ２・ＳＲＡＭ３の双方へアクセスできるように構成されている。 In the present embodiment, not only the controller units 11 and 12 but also the CPU 5 is formed in the controller chip 4. The processor system 1 simply connects the SDRAM 2 and SRAM 3 to the controller chip 4. The CPU 5 is configured to be able to access both SDRAM2 and SRAM3.

さらに、本実施形態に係るコントローラチップ４では、上記両コントローラ部１１・１２と外部端子Ｐ４…との間に設けられたマルチプレクサ１３が、アクセス対象となるアドレスに応じて、上記両コントローラ部１１・１２の各端子と外部端子Ｐ４…との接続関係を変更することによって、上記ＳＤＲＡＭ２を制御するＤＲＡＭコントローラ部１１とＳＤＲＡＭ２との間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、上記ＳＲＡＭ３を制御するＳＲＡＭコントローラ部１２とＳＲＡＭ３との間を接続する外部端子と共用している。 Further, in the controller chip 4 according to the present embodiment, the multiplexer 13 provided between the controller units 11 and 12 and the external terminals P4. By changing the connection relationship between each of the 12 terminals and the external terminals P4..., Not only the terminal for data signal transmission among the external terminals connecting the SDRAM controller 11 and the SDRAM 2 for controlling the SDRAM 2 described above. A terminal that transmits part of the address signal and the control signal is also shared with the external terminal that connects the SRAM controller 12 that controls the SRAM 3 and the SRAM 3.

これにより、コントローラチップ４に接続されるメモリ（ＳＤＲＡＭ２およびＳＲＡＭ３）の端子および当該端子の使用方法が変更されていないにも拘わらず、上記各外部端子を共用しない場合と比較して、コントローラチップ４の外部端子数を削減できる。この結果、コントローラチップ４のサイズを縮小できると共に、コントローラチップ４とＳＤＲＡＭ２およびＳＲＡＭ３とを接続する際の手間を削減でき、プロセッサシステム１の製造コストを削減できる。 Thus, the controller chip 4 is compared with the case where the terminals of the memories (SDRAM2 and SRAM3) connected to the controller chip 4 and the usage of the terminals are not changed, but the external terminals are not shared. The number of external terminals can be reduced. As a result, the size of the controller chip 4 can be reduced, and the labor for connecting the controller chip 4 to the SDRAM 2 and the SRAM 3 can be reduced, and the manufacturing cost of the processor system 1 can be reduced.

また、外部端子数を削減できるので、集積回路のサイズが小さいにも拘わらず、外部端子を配置できるように、集積回路のサイズに合ったサイズよりも大きなパッケージを使用したり、外部端子を配置できるサイズのパッケージを使用するために、回路に必要なゲート数よりも大きなゲート数を持ち、より大きなパッケージのコントローラチップを使用したりする必要もなく、この点からも、プロセッサシステム１の製造コストを削減できる。 In addition, since the number of external terminals can be reduced, a package larger than the size suitable for the size of the integrated circuit can be used, or external terminals can be arranged so that the external terminals can be arranged even though the size of the integrated circuit is small. In order to use a package of a possible size, it is not necessary to have a larger number of gates than the number of gates required for the circuit and to use a controller chip of a larger package. Can be reduced.

より詳細に説明すると、本実施形態に係るＳＤＲＡＭ２は、クロック信号ＣＬＫを伝送するための端子Ｐ２_CLKと、当該ＳＤＲＡＭ２が選択されているか否かを示すチップセレクト信号ＣＳを伝送するための端子Ｐ２_CSとを備えている。さらに、チップセレクト信号ＣＳがアクティブを示している期間のみに使用される端子群として、データ信号の各ビットを伝送するための端子Ｐ２_DAT0〜Ｐ２_DAT15と、アドレス信号の各ビットを入力するための端子Ｐ２_ADR0〜Ｐ２_ADR12と、ＳＤＲＡＭ２の動作を指示する制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌを入力するための端子Ｐ２_RAS、Ｐ２_CASおよびＰ２_WEと、データビットのマスクを指示する制御信号ＤＱＭ０およびＤＱＭ１を入力するための端子Ｐ２_DQM0およびＰ２_DQM1とを備えている。 More particularly, SDRAM 2 according to the present embodiment, the clock signal and the terminal P2 _CLK for transmitting CLK, terminal P2 _CS for transmitting a chip select signal CS indicating whether or not the SDRAM 2 is selected And. Further, as a terminal group to be used only during a period when the chip select signal CS indicates the active, the terminal P2 _DAT0 ~P2 _DAT15 for transmitting each bit of the data signal, for inputting each bit of the address signal a terminal P2 _ADR0 ~P2 _ADR12, control signals RAS_L direct the operation of the SDRAM 2, and the terminal P2 _RAS, P2 _CAS and P2 _WE for inputting CAS_L and WE_L, control signals DQM0 and DQM1 instructing data bit mask Terminals P2 _DQM0 and P2 _DQM1 for input are provided.

なお、本明細書において、「チップセレクト信号ＣＳがアクティブを示している期間のみに、ＳＤＲＡＭ２などのメモリが、端子を使用する」という表現は、当該端子が入力端子の場合、「上記メモリが当該期間以外に当該端子へ入力された信号を無視する」ことを意味しており、出力端子の場合は、「当該端子に接続された信号線を他の信号が伝送されることを妨げないように、上記メモリが、上記期間以外の期間、例えば、当該端子をハイインピーダンスに保つなどして、当該端子から信号を出力しない」ことを意味している。また、本明細書では、制御信号のうち、ローアクティブな信号は、その名称の末尾に”＿Ｌ”を付している。さらに、本実施形態では、上記各端子Ｐ２_ADR0〜Ｐ２_ADR12・Ｐ２_DQM1・Ｐ２_DQM0・Ｐ２_RAS・Ｐ２_CAS・Ｐ２_WEが特許請求の範囲に記載の特定外部端子に対応している。 Note that in this specification, the expression “a memory such as the SDRAM 2 uses a terminal only during a period when the chip select signal CS indicates active” means that when the terminal is an input terminal, This means that the signal input to the terminal is ignored outside of the period. In the case of an output terminal, the signal line connected to the terminal is not prevented from transmitting other signals. This means that the memory does not output a signal from the terminal during a period other than the period, for example, by keeping the terminal in a high impedance state. In the present specification, among the control signals, low active signals have “_L” added to the end of their names. Furthermore, in the present embodiment, each terminal _{_{_{P2 ADR0 ~P2 ADR12 · P2 DQM1 ·}}} P2 DQM0 · P2 RAS · P2 CAS · P2 WE corresponds to a particular external terminal described in the appended claims.

上記ＳＤＲＡＭ２は、後述するＳＲＡＭ３とは異なり、アドレス信号の各ビットが、それぞれ上記端子Ｐ２_ADR0〜Ｐ２_ADR12を介して、ロウアドレスとカラムアドレスとに分けて印加されるように構成されており、上記チップセレクト端子Ｐ２_CSを介して、アクティブを示すチップセレクト信号ＣＳが印加されている期間中に、上記各制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌによって、データの読み取りが指示された場合、ＳＤＲＡＭ２は、上記アドレス端子Ｐ２_ADR0…を介して予め印加されていたロウアドレスに対応する記憶領域のうち、上記アドレス端子Ｐ２_ADR0…を介して印加されるカラムアドレスに対応する記憶領域に記憶されたデータを、上記データ端子Ｐ２_DAT0〜Ｐ２_DAT15を介して出力できる。 The SDRAM2, unlike described later SRAM 3, each bit of the address signal, respectively through the terminal P2 _ADR0 to P2 _ADR12, which is configured to be applied separately to a row address and a column address, the When reading of data is instructed by each of the control signals RAS_L, CAS_L, and WE_L during a period in which the chip select signal CS indicating active is applied via the chip select terminal P2 _CS , the SDRAM 2 of the storage area corresponding to the row address has been applied in advance through the terminal P2 _ADR0 ..., the data stored in the storage area corresponding to the column address is applied via address terminals P2 _ADR0 ..., the data It can be output through the terminal P2 _DAT0 ~P2 _DAT15.

また、上記各制御信号ＲＡＳ＿Ｌ、ＣＡＳ＿ＬおよびＷＥ＿Ｌによって、データの書き込みが指示された場合、ＳＤＲＡＭ２は、読み取り時と同様に予め印加されていたロウアドレスに対応する記憶領域のうち、上記アドレス端子Ｐ２_ADR0…を介して印加されるカラムアドレスに対応する記憶領域へ、上記データ端子Ｐ２_DAT0〜Ｐ２_DAT15を介して入力されたデータを書き込む。なお、本実施形態では、上記ＳＤＲＡＭ２の一例として、４Ｍワードの記憶容量のＳＤＲＡＭが用いられており、上記アドレス信号の各ビットＡ₀〜Ａ₂₁は、ロウアドレスＡ₀〜Ａ₁₂と、カラムアドレスＡ₁₃〜Ａ₂₁とに分けて印加されている。 When data writing is instructed by the control signals RAS_L, CAS_L, and WE_L, the SDRAM 2 stores the address terminal P2 _ADR0 in the storage area corresponding to the row address applied in advance as in the reading. ... to the storage area corresponding to the column address applied via the write data input via the data terminal P2 _DAT0 ~P2 _DAT15. In the present embodiment, an SDRAM having a storage capacity of 4 M words is used as an example of the SDRAM 2, and each bit A _{0 to} A ₂₁ of the address signal includes a row address A _{0 to} A ₁₂ and a column address. It is applied separately to A _{13 to} A ₂₁ .

さらに、非アクティブを示すチップセレクト信号ＣＳが上記チップセレクト端子Ｐ２_CSへ入力されている期間中、上記ＳＤＲＡＭ２は、上記各端子Ｐ２_ADR0〜Ｐ２_ADR12、Ｐ２_DAT0〜Ｐ２_DAT15、Ｐ２_RAS、Ｐ２_CAS、Ｐ２_WE、Ｐ２_DQM0およびＰ２_DQM1に印加される信号に拘わりなく、記憶内容を保持すると共に、端子Ｐ２_DAT0〜Ｐ２_DAT15をハイインピーダンスに保つことができる。なお、ＳＤＲＡＭ２は、データの読み書き動作だけではなく、チップセレクト信号がアクティブか否かを判定する動作も、上記クロック信号ＣＬＫに同期して行っている。 Furthermore, during the period when the chip select signal CS indicating the inactivity is input to the chip select terminal P2 _CS, said SDRAM2, said respective terminals _{_{_{P2 ADR0 ~P2 ADR12, P2 DAT0 ~P2}}} DAT15, P2 RAS, P2 CAS, P2 _WE, P2 _DQM0 and P2 _DQM1 regardless of the signal applied to, and holds the stored contents, it is possible to keep the terminal P2 _DAT0 ~P2 _DAT15 high impedance. The SDRAM 2 performs not only the data read / write operation but also the operation for determining whether or not the chip select signal is active in synchronization with the clock signal CLK.

一方、ＳＲＡＭ３は、当該ＳＲＡＭ３が選択されているか否かを示すチップセレクト信号ＣＳを伝送するための端子Ｐ３_CSと、チップセレクト信号ＣＳがアクティブを示している期間のみに使用される端子群として、アドレス信号の各ビットを入力するための端子Ｐ３_ADR0〜Ｐ３_ADR20、データ信号の各ビットを伝送するための端子Ｐ３_DAT0〜Ｐ３_DAT15、データを書き込むか読み取るかを指示する制御信号ＷＲ＿Ｌを入力するための端子Ｐ３_WR、並びに、データ出力を有効にするか否かを示す制御信号ＯＥ＿Ｌを入力するための端子Ｐ３_OEとを備えている。なお、この例では、端子Ｐ３_ADR0〜Ｐ３_ADR20・Ｐ３_WRが特許請求の範囲に記載の特定外部端子に対応している。 On the other hand, the SRAM 3 includes a terminal P3 _CS for transmitting a chip select signal CS indicating whether or not the SRAM 3 is selected, and a terminal group used only during a period in which the chip select signal CS indicates active. terminal P3 _ADR0 for inputting respective bits of the address signal to P3 _ADR20, terminal P3 _DAT0 ~P3 _DAT15 for transmitting each bit of the data signal, for inputting a control signal WR_L instructing whether to read or write data Terminal P3 _WR and a terminal P3 _OE for inputting a control signal OE_L indicating whether or not to enable data output. In this example, the terminal P3 _ADR0 ~P3 _ADR20 · P3 _WR corresponds to a particular external terminal described in the appended claims.

上記ＳＲＡＭ３は、上記ＳＤＲＡＭ２とは異なり、アドレス信号の各ビットが一括して与えられるように構成されており、上記チップセレクト端子Ｐ３_CSを介して、アクティブを示すチップセレクト信号ＣＳが印加されている期間中に、上記各制御信号ＷＲ＿Ｌによって、データの読み取りが指示された場合、ＳＲＡＭ３は、上記アドレス端子Ｐ３_ADR0…Ｐ３_ADR20を介して印加されるアドレスに対応する記憶領域に記憶されたデータを、上記データ端子Ｐ３_DAT0〜Ｐ３_DAT15を介して出力できる。 Unlike the SDRAM 2, the SRAM 3 is configured such that each bit of the address signal is applied in a lump, and a chip select signal CS indicating active is applied via the chip select terminal P3 _CS . during, by the respective control signals WR_L, if reading of data is instructed, SRAM 3 is the data stored in the storage area corresponding to the address applied via the address terminal P3 _ADR0 ... P3 _ADR20, It can be output via the data terminal P3 _DAT0 ~P3 _DAT15.

また、上記各制御信号ＷＲ＿Ｌによって、データの書き込みが指示された場合、ＳＲＡＭ３は、上記アドレス端子Ｐ３_ADR0…を介して印加されるアドレスに対応する記憶領域へ、上記データ端子Ｐ３_DAT0〜Ｐ３_DAT15を介して入力されたデータを書き込むことができる。なお、本実施形態では、ＳＲＡＭ３の一例として、２Ｍワードの記憶容量のＳＲＡＭが用いられており、上記アドレス信号の各ビットＡ₀〜Ａ₂₁は、アドレス端子Ｐ３_ADR0〜Ｐ３_ADR20を介し、一括して印加される。また、本実施形態では、上記端子Ｐ３_OEを接地するなどして、端子Ｐ３_OEが常時アクティブ状態に保たれている。 Also, by the respective control signals WR_L, if writing of data is instructed, SRAM 3 is the storage area corresponding to the address applied via the address terminal P3 _ADR0 ..., the data terminal P3 _DAT0 ~P3 _DAT15 Can be written. In the present embodiment, as an example of the SRAM 3, and SRAM is used for the storage capacity of 2M words, each bit A ₀ to A ₂₁ of the address signal, via the address terminal P3 _ADR0 ~P3 _ADR20, collectively Applied. Further, in the present embodiment, such as by grounding the terminal P3 _OE, terminal P3 _OE is kept constantly active.

さらに、非アクティブを示すチップセレクト信号ＣＳが上記チップセレクト端子Ｐ３_CSへ入力されている期間中、上記ＳＲＡＭ３は、上記各端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15、Ｐ３_WRおよびＰ３_OEに印加される信号に拘わりなく、記憶内容を保持すると共に、端子Ｐ３_DAT0〜Ｐ３_DAT15をハイインピーダンスに保つことができる。 Furthermore, during the period when the chip select signal CS indicating the inactivity is input to the chip select terminal P3 _CS, said SRAM3, said respective terminals P3 _ADR0 ~P3 _ADR20, P3 _DAT0 ~P3 to _DAT15, P3 _WR and P3 _OE irrespective of the applied signal, and holds the stored contents, it is possible to keep the terminal P3 _DAT0 ~P3 _DAT15 high impedance.

一方、本実施形態に係るコントローラチップ４は、ＳＲＡＭ３の各端子Ｐ３_CS、Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15およびＰ３_WRへ、それぞれ接続されている端子Ｐ４_CS3、Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_DAT0〜Ｐ４_DAT15およびＰ４_WRを備えている。 On the other hand, the controller chip 4 according to the present embodiment, the terminals of _{_{_{SRAM3 P3 CS, P3 ADR0 ~P3 ADR20}}} , P3 DAT0 ~P3 to _DAT15 and P3 _WR, terminal P4 _CS3 respectively connected, P4 _ADR0 ~P4 _ADR20, It is equipped with a P4 _DAT0 ~P4 _DAT15 and P4 _WR.

さらに、これらの端子群のうち、チップセレクト端子Ｐ３_CSが非アクティブの間中、ＳＲＡＭ３が使用しない端子に接続されている端子（端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_DAT0〜Ｐ３_DAT15およびＰ３_WRに接続されている端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_DAT0〜Ｐ４_DAT15およびＰ４_WR）は、チップセレクト端子Ｐ２_CSが非アクティブの間中、ＳＤＲＡＭ２が使用しない端子（端子Ｐ２_ADR0〜Ｐ２_ADR12、Ｐ２_DQM1、Ｐ２_DQM0、Ｐ２_RAS、Ｐ２_CAS、Ｐ２_DAT0〜Ｐ２_DAT15およびＰ２_WE）にも接続されている。また、コントローラチップ４には、これらの端子に加えて、ＳＤＲＡＭ２のみに接続される端子として、チップセレクト端子Ｐ２_CSおよびＰ２_CLKに接続された端子Ｐ４_CS2およびＰ４_CLKが設けられている。なお、この例では、端子Ｐ４_ADR0〜Ｐ４_ADR20・Ｐ４_WRが特許請求の範囲に記載の共用の外部端子に対応している。 Furthermore, connection of these terminals, during a chip select terminal P3 _CS is inactive, the SRAM3 the terminal connected to the pins not used (terminal _{_{_{P3 ADR0 ~P3 ADR20, P3 DAT0 ~P3}}} DAT15 and P3 _WR is in terminal _{_{_{P4 ADR0 ~P4 ADR20, P4 DAT0 ~P4}}} DAT15 and P4 _WR which) has been, during the chip select terminal P2 _CS is inactive, SDRAM 2 is not used pin (pin _{_{_{P2 ADR0 ~P2 ADR12, P2 DQM1,}}} P2 _{_{_{DQM0, P2 RAS, P2 CAS,}}} P2 DAT0 ~P2 DAT15 and P2 _WE) to be connected. In addition to these terminals, the controller chip 4 is provided with terminals P4 _CS2 and P4 _CLK connected to chip select terminals P2 _CS and P2 _CLK as terminals connected only to the SDRAM ₂ . In this example, the terminal P4 _ADR0 ~P4 _ADR20 · P4 _WR corresponds to the external terminals of the shared set forth in the appended claims.

上記外部端子のうち、双方に接続された外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15は、上述したマルチプレクサ１３を介して、ＳＲＡＭコントローラ部１２の内部端子Ｔ１２_ADR0〜Ｔ１２_ADR20、Ｔ１２_WRおよびＴ１２_DAT0〜Ｔ１２_DAT15に接続されており、マルチプレクサ１３がＳＲＡＭコントローラ部１２側を選択している間、ＳＲＡＭコントローラ部１２は、マルチプレクサ１３および各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15を介して、アドレス信号、制御信号ＷＲ＿Ｌおよびデータ信号を、ＳＲＡＭ３へ入力したり、外部端子Ｐ４_DAT0〜Ｐ４_DAT15およびマルチプレクサ１３を介して、ＳＲＡＭ３からのデータ信号を受け取ることができる。 Among the external terminals, the external terminal P4 _ADR0 ~P4 _ADR20 connected to both, P4 _WR and P4 _DAT0 ~P4 _DAT15 via the multiplexer 13 described above, the internal terminal T12 of the SRAM controller 12 _ADR0 ~T12 _ADR20, T12 is connected to the _WR and T12 _DAT0 ~T12 _DAT15, while the multiplexer 13 is selecting the SRAM controller unit 12 side, SRAM controller unit 12, the multiplexer 13 and the respective external terminals P4 _ADR0 ~P4 _ADR20, P4 _WR and through P4 _DAT0 ~P4 _DAT15, address signals, control signals WR_L and data signals, and inputs to the SRAM3, via the external terminal P4 _DAT0 ~P4 _DAT15 and multiplexer 13 may receive data signals from SRAM3 .

さらに、上記各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15は、上記マルチプレクサ１３を介して、ＤＲＡＭコントローラ部１１の内部端子Ｔ１１_ADR0〜Ｔ１１_ADR12、Ｔ１１_DQM1、Ｔ１１_DQM0、Ｔ１１_RAS、Ｔ１１_CAS、Ｔ１１_WEおよびＴ１１_DAT0〜Ｔ１１_DAT15にも接続されている。これにより、マルチプレクサ１３がＤＲＡＭコントローラ部１１側を選択している間、ＤＲＡＭコントローラ部１１は、マルチプレクサ１３と、外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とを介して、アドレス信号、制御信号ＤＱＭ１・ＤＱＭ１・ＲＡＳ＿Ｌ・ＣＡＳ＿Ｌ・ＷＥ＿Ｌおよびデータ信号を、ＳＤＲＡＭ２へ入力したり、外部端子Ｐ４_DAT0〜Ｐ４_DAT15およびマルチプレクサ１３を介して、ＳＤＲＡＭ２からのデータ信号を受け取ることができる。 Furthermore, each of the external terminals P4 _ADR0 ~P4 _ADR20, P4 _WR and P4 _DAT0 ~P4 _DAT15 via the multiplexer 13, an internal terminal T11 _ADR0 ~T11 _ADR12 of the DRAM controller section _{_{11, T11 DQM1, T11 DQM0,}} T11 RAS , it is also connected to the T11 _CAS, T11 _WE and T11 _DAT0 ~T11 _DAT15. Thus, while the multiplexer 13 selects the DRAM controller section 11 side, the DRAM controller 11, via a multiplexer 13, and an external terminal P4 _ADR0 ~P4 _ADR20, P4 _WR and P4 _DAT0 ~P4 _DAT15, address signal, a control signal DQM1 · DQM1 · RAS_L · CAS_L · WE_L and data signals, and inputs to the SDRAM 2, via the external terminal P4 _DAT0 ~P4 _DAT15 and multiplexer 13 can receive the data signal from the SDRAM 2.

また、ＳＤＲＡＭ２のみに接続された外部端子のうち、クロック端子Ｐ４_CLKは、ＤＲＡＭコントローラ部１１のクロック端子Ｔ１１_CLKに接続されており、マルチプレクサ１３がいずれを選択している場合であっても、クロック信号ＣＬＫをＳＤＲＡＭ２へ入力できる。 Of the external terminals connected only to the SDRAM 2, the clock terminal P4 _CLK is connected to the clock terminal T11 _CLK of the DRAM controller unit 11, and no matter what the multiplexer 13 selects, the clock terminal P4 _CLK The signal CLK can be input to the SDRAM 2.

さらに、本実施形態に係るコントローラチップ４は、ＣＰＵ５からのアドレス信号に基づいて、アクセス対象となるアドレスが、ＳＤＲＡＭ２に割り当てられたアドレス領域ＡＡ２に含まれているか否か、および、ＳＲＡＭ３に割り当てられたアドレス領域ＡＡ３に含まれているか否かを判定するアドレスデコーダ１４が設けられており、上記マルチプレクサ１３は、当該アドレスデコーダ１４が上記アドレス領域ＡＡ３に含まれていると判定している場合、ＳＲＡＭコントローラ部１２側を選択し、上記アドレス領域ＡＡ２に含まれていると判定している場合、ＤＲＡＭコントローラ部１１側を選択する。 Furthermore, the controller chip 4 according to the present embodiment determines whether or not the address to be accessed is included in the address area AA2 assigned to the SDRAM 2 based on the address signal from the CPU 5, and is assigned to the SRAM 3. If the address decoder 14 determines whether the address decoder 14 is included in the address area AA3, the multiplexer 13 determines that the address decoder 14 is included in the address area AA3. When the controller unit 12 side is selected and it is determined that it is included in the address area AA2, the DRAM controller unit 11 side is selected.

本実施形態では、アドレスデコーダ１４は、上記アドレス領域ＡＡ２に含まれているか否かを示す制御信号ＣＳ２＿Ｌおよびアドレス領域ＡＡ３に含まれているか否かを示す制御信号ＣＳ３＿Ｌを出力しており、上記両制御信号ＣＳ２＿ＬおよびＣＳ３＿Ｌは、それぞれ、上記外部端子Ｐ４_CS2またはＰ４_CS3を介して、ＳＤＲＡＭ２またはＳＲＡＭ３にそれぞれ接続されている。 In the present embodiment, the address decoder 14 outputs a control signal CS2_L indicating whether it is included in the address area AA2 and a control signal CS3_L indicating whether it is included in the address area AA3. control signals CS2_L and CS3_L, respectively, through the external terminal P4 _CS2 or P4 _CS3, are connected to SDRAM2 or SRAM 3.

また、上記マルチプレクサ１３は、上記制御信号の一方（例えば、ＣＳ３＿Ｌ）がアクティブの場合、当該制御信号に対応するメモリのコントローラ部（この場合は、ＳＲＡＭコントローラ部１２）を選択し、非アクティブの場合、他方のメモリのコントローラ部（この場合は、ＤＲＡＭコントローラ部１１）を選択している。 Further, when one of the control signals (for example, CS3_L) is active, the multiplexer 13 selects the controller unit (in this case, the SRAM controller unit 12) corresponding to the control signal, and is inactive. The controller unit of the other memory (in this case, the DRAM controller unit 11) is selected.

さらに、本実施形態では、メモリの一方（ＳＤＲＡＭ２）がクロック信号ＣＬＫに同期して動作する一方、他方（ＳＲＡＭ３）が非同期動作しているので、本実施形態に係るマルチプレクサ１３は、クロック信号ＣＬＫに同期して、両コントローラ部１１・１２を切り換えている。 Furthermore, in the present embodiment, one of the memories (SDRAM 2) operates in synchronization with the clock signal CLK, while the other (SRAM 3) operates asynchronously. Therefore, the multiplexer 13 according to the present embodiment is connected to the clock signal CLK. In synchronization, both controller sections 11 and 12 are switched.

上記構成では、ＣＰＵ５が、ＳＤＲＡＭ２へアクセスしようとして、両コントローラ部１１・１２およびアドレスデコーダ１４へ、ＳＤＲＡＭ２に割り当てられたアドレス領域ＡＡ２に含まれるアドレス信号を出力すると、アドレスデコーダ１４は、アクティブを示すチップセレクト信号ＣＳ２＿Ｌを、外部端子Ｐ４_CS2を介してＳＤＲＡＭ２へ出力する。また、アドレスデコーダ１４の出力がアドレス領域ＡＡ２へのアクセスを示しているので、マルチプレクサ１３は、共用されている各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とＤＲＡＭコントローラ部１１とを接続する。 In the above configuration, when the CPU 5 tries to access the SDRAM 2 and outputs the address signal included in the address area AA2 assigned to the SDRAM 2 to both the controller units 11 and 12 and the address decoder 14, the address decoder 14 indicates active. The chip select signal CS2_L is output to the SDRAM ₂ via the external terminal P4 _CS2 . Further, since the output of the address decoder 14 indicates the access to the address area AA2, the multiplexer 13, the external terminal P4 _ADR0 that are shared ~P4 _ADR20, P4 _WR and P4 _DAT0 ~P4 _DAT15 and DRAM controller 11 And connect.

これにより、ＤＲＡＭコントローラ部１１は、ＳＤＲＡＭ２を制御して、ＣＰＵ５から書き込みを指示されたアドレスのデータを指示されたように変更したり、ＣＰＵ５から読み取りを指示されたアドレスのデータを読み出して、当該データをＣＰＵ５へ伝えたりすることができる。 As a result, the DRAM controller unit 11 controls the SDRAM 2 to change the data at the address instructed to be written by the CPU 5 or to read out the data at the address instructed to be read from the CPU 5. Data can be transmitted to the CPU 5.

なお、この場合、アドレスデコーダ１４は、ＳＲＡＭ３には、外部端子Ｐ４_CS3を介して、非アクティブのチップセレクト信号ＣＳ３＿Ｌを印加している。したがって、ＳＲＡＭ３は、入力端子Ｐ３_ADR0〜Ｐ３_ADR20、Ｐ３_WRおよびＰ３_DAT0〜Ｐ４_DAT15が、上記各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15に接続され、ＤＲＡＭコントローラ部１１からの信号が印加されているにも拘わらず、記憶されているデータを保持し続けることができる。また、上記チップセレクト信号ＣＳ３＿Ｌが非アクティブなので、ＳＲＡＭ３の外部端子Ｐ３_DAT0〜Ｐ３_DAT15は、ハイインピーダンスに保たれている。したがって、これらの端子Ｐ３_DAT0〜Ｐ３_DAT15に接続されたコントローラチップ４の外部端子Ｐ４_DAT0〜Ｐ４_DAT15は、何ら支障なく、ＳＤＲＡＭ２との間でデータを伝送できる。 In this case, the address decoder 14 applies an inactive chip select signal CS3_L to the SRAM ₃ via the external terminal P4 _CS3 . Therefore, SRAM 3, the input terminal P3 _ADR0 ~P3 _ADR20, P3 _WR and P3 _DAT0 ~P4 _DAT15, are connected to the respective external terminals P4 _ADR0 ~P4 _ADR20, P4 _WR and P4 _DAT0 ~P4 _DAT15, the DRAM controller section 11 The stored data can continue to be held even though the signal is applied. Further, since the chip select signal CS3_L is inactive, the external terminal P3 _DAT0 ~P3 _DAT15 of SRAM3 is maintained at high impedance. Therefore, the external terminal P4 _DAT0 ~P4 _DAT15 of the connected controller chip 4 to the terminals P3 _DAT0 ~P3 _DAT15 is without any trouble, for data transmission between the SDRAM 2.

これとは逆に、ＣＰＵ５が、ＳＲＡＭ３へアクセスしようとして、両コントローラ部１１・１２およびアドレスデコーダ１４へ、ＳＲＡＭ３に割り当てられたアドレス領域ＡＡ３に含まれるアドレス信号を出力すると、アドレスデコーダ１４は、アクティブを示すチップセレクト信号ＣＳ３＿Ｌを、外部端子Ｐ４_CS3を介してＳＲＡＭ３へ出力する。また、アドレスデコーダ１４の出力がアドレス領域ＡＡ３へのアクセスを示しているので、マルチプレクサ１３は、共用されている各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRおよびＰ４_DAT0〜Ｐ４_DAT15とＳＲＡＭコントローラ部１２とを接続する。 On the contrary, when the CPU 5 tries to access the SRAM 3 and outputs the address signal included in the address area AA3 assigned to the SRAM 3 to both the controller units 11 and 12 and the address decoder 14, the address decoder 14 becomes active. Is output to the SRAM 3 via the external terminal P4 _CS3 . Further, since the output of the address decoder 14 indicates the access to the address area AA3, multiplexer 13, the external terminal P4 _ADR0 that are shared ~P4 _ADR20, P4 _WR and P4 _DAT0 ~P4 _DAT15 and SRAM controller 12 And connect.

これにより、ＳＲＡＭコントローラ部１２は、ＳＲＡＭ３を制御して、ＣＰＵ５から書き込みを指示されたアドレスのデータを指示されたように変更したり、ＣＰＵ５から読み取りを指示されたアドレスのデータを読み出して、当該データをＣＰＵ５へ伝えたりすることができる。なお、この場合も、ＳＤＲＡＭ２へ非アクティブのチップセレクト信号ＣＳ２＿Ｌが印加されているので、ＳＤＲＡＭ２は、外部端子Ｐ４_DAT0〜Ｐ４_DAT15を介するデータ伝送を妨げることがなく、しかも、記憶されているデータを保持できる。 As a result, the SRAM controller unit 12 controls the SRAM 3 to change the data at the address instructed to be written from the CPU 5 as instructed, or to read out the data at the address instructed to be read from the CPU 5 Data can be transmitted to the CPU 5. Also in this case, since the inactive chip select signal CS2_L is applied to the SDRAM 2, SDRAM 2 is not to interfere with data transmission via the external terminal P4 _DAT0 ~P4 _DAT15, moreover, the data stored Can hold.

このように、本実施形態に係るコントローラチップ４では、上記両コントローラ部１１・１２と外部端子Ｐ４…との間に設けられたマルチプレクサ１３が、アクセス対象となるアドレスに応じて、上記両コントローラ部１１・１２の各端子と外部端子Ｐ４…との接続関係を変更することによって、上記ＤＲＡＭコントローラ部１１とＳＤＲＡＭ２との間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、上記ＳＲＡＭコントローラ部１２とＳＲＡＭ３との間を接続する外部端子と共用している。 As described above, in the controller chip 4 according to the present embodiment, the multiplexer 13 provided between the controller units 11 and 12 and the external terminal P4. 11 and 12 and the external terminals P4... Are changed to change not only the data signal transmission terminals but also the address among the external terminals connecting the DRAM controller unit 11 and the SDRAM 2. A terminal for transmitting a part of the signal and the control signal is also shared with an external terminal for connecting between the SRAM controller unit 12 and the SRAM 3.

これにより、コントローラチップ４に接続されるメモリ（ＳＤＲＡＭ２およびＳＲＡＭ３）の端子および当該端子の使用方法が変更されていないにも拘わらず、上記各外部端子を共用しない場合と比較して、コントローラチップ４の外部端子数を削減できる。 Thus, the controller chip 4 is compared with the case where the terminals of the memories (SDRAM2 and SRAM3) connected to the controller chip 4 and the usage of the terminals are not changed, but the external terminals are not shared. The number of external terminals can be reduced.

例えば、図２のように、各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRを共用せず、データ端子Ｐ４_DAT0〜Ｐ４_DAT15のみを共用する構成では、ＳＤＲＡＭ２へのアドレス信号、制御信号ＣＳ２＿Ｌ・ＤＱＭ１・ＤＱＭ０・ＲＡＳ＿Ｌ・ＣＡＳ＿Ｌ・ＷＥ＿Ｌと、ＳＲＡＭ３へのアドレス信号、制御信号ＣＳ２＿Ｌ・ＷＲ＿Ｌとを伝送するために、４３個の外部端子が必要である。 For example, as shown in FIG. 2, not sharing the external terminal P4 _ADR0 ~P4 _ADR20, P4 _WR, in the configuration in which the shared data only terminal P4 _DAT0 ~P4 _DAT15, address signal to the SDRAM 2, the control signal CS2_L · DQM1 · In order to transmit DQM0, RAS_L, CAS_L, and WE_L, the address signal to the SRAM 3, and the control signals CS2_L and WR_L, 43 external terminals are required.

これに対して、図１の構成では、各外部端子Ｐ４_ADR0〜Ｐ４_ADR20、Ｐ４_WRが共用されている。したがって、これらの各信号を伝送するために必要な外部端子の数は、２５個と大幅に削減されている。 In contrast, in the configuration of FIG. 1, the external terminal P4 _ADR0 ~P4 _ADR20, P4 _WR is shared. Therefore, the number of external terminals necessary for transmitting each of these signals is greatly reduced to 25.

なお、本実施形態では、互いに異なる制御方法で制御される複数種類のメモリが、ＳＤＲＡＭ２およびＳＲＡＭ３である場合を例にして説明したが、これに限るものではない。例えば、ＳＲＡＭ３に代えて、ＦｌａｓｈＲＯＭを用いてもよいし、ＳＤＲＡＭ２に代えて、非同期のＤＲＡＭを設けてもよい。 In this embodiment, the case where the plurality of types of memories controlled by different control methods is the SDRAM 2 and the SRAM 3 has been described as an example, but the present invention is not limited to this. For example, a flash ROM may be used in place of the SRAM 3, or an asynchronous DRAM may be provided in place of the SDRAM 2.

いずれの場合であっても、コントローラチップ４が、互いに異なる制御方法で制御される複数種類のメモリを、それぞれ制御するためのコントローラ部と、これらのコントローラ部と外部端子との間に設けられたマルチプレクサとを備え、当該マルチプレクサが、アクセス対象となるアドレスに応じて、各コントローラ部の各端子と外部端子との接続関係を変更することによって、あるコントローラ部と、それによって制御されるメモリとの間を接続する外部端子のうち、データ信号伝送用の端子だけではなく、アドレス信号、および、制御信号の一部を伝送する端子も、他のコントローラ部と、それによって制御されるメモリとの間を接続する外部端子と共用する構成であれば、同様の効果が得られる。 In any case, the controller chip 4 is provided between a controller unit for controlling a plurality of types of memories controlled by different control methods, and between these controller units and external terminals. A multiplexer, and the multiplexer changes a connection relationship between each terminal of each controller unit and an external terminal in accordance with an address to be accessed, thereby allowing a certain controller unit and a memory controlled thereby to Out of the external terminals that connect each other, not only the terminals for data signal transmission, but also the terminals that transmit part of the address signal and control signal are connected between the other controller unit and the memory controlled thereby. The same effect can be obtained if the configuration is shared with the external terminal for connecting the.

また、上記では、ＣＰＵ５がコントローラチップ４に内蔵されている場合を例にして説明したが、ＣＰＵ５は、別体であってもよい。ただし、本実施形態のように、ＣＰＵ５がコントローラチップ４に内蔵されている場合は、ＣＰＵ５と各コントローラ部とを接続するための端子を外部に設ける必要がないため、さらに、外部端子数を削減できる。 In the above description, the CPU 5 is built in the controller chip 4 as an example. However, the CPU 5 may be a separate body. However, when the CPU 5 is built in the controller chip 4 as in the present embodiment, it is not necessary to provide a terminal for connecting the CPU 5 and each controller unit outside, so the number of external terminals is further reduced. it can.

さらに、本実施形態では、メモリへアクセスする回路がＣＰＵ５の場合を例にして説明したが、アドレス信号によってアクセス対象を特定できる回路であれば、例えば、ＤＭＡ（Direct Memory Access）コントローラなど、他の回路でも同様の効果が得られる。 Furthermore, in this embodiment, the case where the circuit that accesses the memory is the CPU 5 has been described as an example. However, other circuits such as a DMA (Direct Memory Access) controller may be used as long as the access target can be specified by an address signal. The same effect can be obtained with a circuit.

なお、上記では、各コントローラ部１１・１２とＣＰＵ５との間でデータ信号がやり取りされる場合を例にして説明したが、これに限るものではなく、ＣＰＵ５のデータ端子が、コントローラチップ４のデータ端子Ｐ４_DAT0〜Ｐ４_DAT15に直接接続されていてもよい。また、本実施形態では、コントローラチップ４のアドレスデコーダ１４がＳＤＲＡＭ２およびＳＲＡＭ３へのチップセレクト信号を出力する場合を例にして説明したが、これに限るものではない。コントローラチップ４とは別に設けられた、ＣＰＵ５などのアクセス元から出力されるアドレス信号やコントローラチップ４から常時出力されるアドレス信号に基づいて、コントローラチップ４の外部に設けられた回路が、アドレスデコーダ１４と同一内容のチップセレクト信号を生成できる場合は、アドレスデコーダ１４は、マルチプレクサ１３を切り換えるための信号のみを出力し、外部にチップセレクト信号を出力しなくてもよい。 In the above description, the case where data signals are exchanged between the controller units 11 and 12 and the CPU 5 has been described as an example. However, the present invention is not limited to this, and the data terminal of the CPU 5 is connected to the data of the controller chip 4. it may be directly connected to the terminal P4 _DAT0 ~P4 _DAT15. In this embodiment, the case where the address decoder 14 of the controller chip 4 outputs a chip select signal to the SDRAM 2 and the SRAM 3 has been described as an example. However, the present invention is not limited to this. A circuit provided outside the controller chip 4 based on an address signal output from an access source such as the CPU 5 or an address signal always output from the controller chip 4 provided separately from the controller chip 4 is an address decoder. In the case where a chip select signal having the same content as 14 can be generated, the address decoder 14 outputs only a signal for switching the multiplexer 13 and does not need to output a chip select signal to the outside.

ただし、本実施形態のように、コントローラチップ４のアドレスデコーダ１４がチップセレクト信号を出力する場合は、外部回路でチップセレクト信号を生成する場合よりも、プロセッサシステム１全体の回路規模を削減できる。また、外部回路で生成する場合と異なり、アドレス信号を出力するための外部端子が制御信号の出力にも使用される場合や、アドレス信号を出力するアクセス元の回路が、各メモリへアドレス信号を出力していない場合であっても、何ら支障なく、チップセレクト信号を出力できる。 However, when the address decoder 14 of the controller chip 4 outputs a chip select signal as in the present embodiment, the circuit scale of the entire processor system 1 can be reduced as compared with the case where the chip select signal is generated by an external circuit. In addition, unlike the case of generating by an external circuit, when an external terminal for outputting an address signal is also used for output of a control signal, or an access source circuit that outputs an address signal sends an address signal to each memory. Even if it is not output, the chip select signal can be output without any trouble.

また、上記では、各コントローラ部１１・１２が信号を出力する端子を共用する場合を例にして説明したが、これに限るものではない。各コントローラ部１１・１２へ信号を入力する端子であっても、以下のメモリの出力端子、すなわち、チップセレクト信号が非選択を示している期間は、メモリが信号を出力せず、当該出力端子に接続された信号線を介する他の素子の信号伝送を阻害しないように構成されている出力端子と接続するための端子であれば、他のコントローラ部用の外部端子と共用でき、コントローラチップ４の外部端子数を削減できる。 In the above description, the controller units 11 and 12 share a terminal for outputting a signal. However, the present invention is not limited to this. Even if it is a terminal which inputs a signal to each controller part 11 * 12, the output terminal of the following memories, that is, during a period when the chip select signal indicates non-selection, the memory does not output a signal and the output terminal As long as it is a terminal for connecting to an output terminal configured so as not to hinder signal transmission of other elements via a signal line connected to, the controller chip 4 can be shared with an external terminal for another controller unit. The number of external terminals can be reduced.

少ない外部端子数で、互いに異なる制御方法で制御される複数種類のメモリを制御できるので、サイズや製造コストの削減が求められる用途に好適に使用できる。 Since a plurality of types of memories controlled by different control methods can be controlled with a small number of external terminals, the present invention can be suitably used for applications that require reductions in size and manufacturing cost.

本発明の実施形態を示すものであり、プロセッサシステムの要部構成を示すブロック図である。1, showing an embodiment of the present invention, is a block diagram showing a main configuration of a processor system. FIG. 従来技術を示すものであり、プロセッサシステムの要部構成を示すブロック図である。It is a block diagram which shows a prior art and shows the principal part structure of a processor system.

Explanation of symbols

２ＳＤＲＡＭ（メモリ）
３ＳＲＡＭ（メモリ）
４コントローラチップ（メモリコントローラ）
１１ＤＲＡＭコントローラ部（コントローラ部）
１２ＳＲＡＭコントローラ部（コントローラ部）
１３マルチプレクサ
１４アドレスデコーダ
ＣＳ２＿Ｌ・ＣＳ３＿Ｌチップセレクト信号（選択信号）
Ｐ２_ADR0〜Ｐ２_ADR12 端子（特定外部端子）
Ｐ２_DQM1・Ｐ２_DQM0・Ｐ２_RAS・Ｐ２_CAS・Ｐ２_WE 端子（特定外部端子）
Ｐ３_ADR0〜Ｐ３_ADR20・Ｐ３_WR 端子（特定外部端子）
Ｐ４_ADR0〜Ｐ４_ADR20・Ｐ４_WR 端子（共用の外部端子） 2 SDRAM (memory)
3 SRAM (memory)
4 Controller chip (memory controller)
11 DRAM controller part (controller part)
12 SRAM controller part (controller part)
13 Multiplexer 14 Address decoder CS2_L / CS3_L Chip select signal (selection signal)
P2 _ADR0 ~P2 _ADR12 terminal (specific external terminals)
P2 _DQM1 / P2 _DQM0 / P2 _RAS / P2 _CAS / P2 _WE terminal (specific external terminal)
P3 _ADR0 ~P3 _ADR20 · P3 _WR terminal (specific external terminals)
P4 _ADR0 ~P4 _ADR20 · P4 _WR terminal (external terminal shared)

Claims

In a memory controller having a plurality of controller units provided to control memories controlled by different access procedures, respectively,
Each of the memories to be controlled by each of the controller units is assigned to different address areas, and at least one of the external terminals of the memory provided for transmitting the control signal among the address signal and the control signal. A specific external terminal is a terminal that does not change the stored content of the memory regardless of the value of the signal input to the terminal during the period when the selection signal indicates non-selection when the terminal is an input terminal. When the terminal is an output terminal, the selection signal is a terminal that does not output a signal during a period indicating non-selection,
Of the external terminals of the memory controller, an external terminal for connecting a specific external terminal of the memory and an internal terminal of the controller unit that controls the memory is used as a shared external terminal. It is shared with the internal terminal of the controller unit that controls the memory and the external terminal for connecting to the specific external terminal of the memory,
Further, an address decoder that determines which address signal from the access source indicates access to the memory controlled by which controller unit;
Based on an instruction from the address decoder, a controller unit that controls a memory to be accessed is selected from the controller units, and a multiplexer is connected to the shared external terminal .
The plurality of controller units include a synchronous controller unit that controls a corresponding memory in synchronization with a clock signal, and an asynchronous controller unit that controls the corresponding memory asynchronously,
The memory controller , wherein the multiplexer switches the selected controller unit in synchronization with the clock signal .

The plurality of controller units include a controller unit for controlling memories having different numbers of external terminals for transmitting address signals,
At least one of the shared external terminals is shared both for connection to a specific external terminal for transmitting an address signal and for connection to a specific external terminal for transmitting a control signal. claim 1 Symbol placement memory controller characterized.