JP4193311B2

JP4193311B2 - Communication system and receiving apparatus thereof

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Publication number: JP4193311B2
Application number: JP33679399A
Authority: JP
Inventors: 卓司前川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-11-26
Filing date: 1999-11-26
Publication date: 2008-12-10
Anticipated expiration: 2019-11-26
Also published as: JP2001156743A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＯＦＤＭ変調信号を用いた通信システム及びその受信装置、特に、同期信号を検出し、それをもとに信号復調のタイミングを高精度に制御可能な受信装置に関するものである。
【０００２】
【従来の技術】
ＯＦＤＭ変調信号を用いてパケット通信を行う無線通信システム、例えば、ワイアレス・ホームネットワークにおいて、送信側では、複数の情報データで構成されているフレームをデータ伝送の単位として送信する。各フレームに、ＯＦＤＭ変調の単位であるシンボルが複数含まれている。各フレームのなかに、伝送対象である情報データ及び制御信号の他に、受信側において受信信号を復調するタイミングを制御するための同期信号が挿入されている。受信装置では、受信されたフレーム毎に設けられている同期信号に基づいて、復調タイミングを制御することによって、信号復調タイミングの最適化をはかる。
【０００３】
【発明が解決しようとする課題】
ところで、上述した従来の通信システムでは、同期信号は各情報単位、例えば、各フレーム毎に１種類しかなかったため、受信装置において復調タイミングを生成する場合に、参照可能な同期タイミングが一つしかなかった。これは受信情報単位、或いは検出した同期信号をもとに復調する情報単位が小さいときには有効である。しかし、復調する情報単位が大きいとき、即ち、１種類の同期信号をもとに全受信情報を復調する場合、送受信装置の間のクロック信号誤差が累積することによって、各復調情報単位において受信データの後部での復調精度が、受信データの先頭部での復調精度より悪化し、各復調情報単位の後部における復調データの誤り率が増大するという不利益がある。
【０００４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数種類の同期信号を用いてＯＦＤＭ変調信号を送信することによって、同期検出精度の向上及び復調タイミングの最適化を実現できる通信システム及びその受信装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の通信システムは、送信データの属性に応じて、上記送信データを少なくとも第１と第２の二つのデータ領域に配置し、各データ領域において上記送信データを変調して送信シンボルを形成する送信データ処理手段、上記第１のデータ領域に第１の同期信号を挿入する第１の同期信号生成手段と、上記第２のデータ領域を少なくとも２つのサブ領域に分割し、各サブ領域毎に第２の同期信号を挿入する第２の同期信号生成手段とを含む送信装置と、受信信号から上記第１の同期信号を検出する第１の同期検出手段と、上記第１の同期検出手段によって検出された上記第１の同期信号に応じて、受信処理における基準クロック信号を生成する基準クロック生成手段と、上記受信信号から上記第２の同期信号を検出する第２の同期検出手段と、上記第２の同期検出手段によって検出された上記第２の同期信号に応じて、上記第２のデータ領域における各サブ領域の復調タイミングを制御する復調タイミング制御手段とを含む受信装置と、を有し、上記第１及び第２の同期信号は、所定のデータ系列をＯＦＤＭ変調した変調信号のうち、実数部または虚数部の信号に応じて生成される。
【０００６】
また、本発明の受信装置は、送信データの属性に応じて、少なくとも第１と第２の二つのデータ領域に配置された複数の送信データによって一つの伝送単位が形成され、上記各伝送単位に第１の同期信号が挿入され、上記第２のデータ領域において、複数の送信データからなる少なくとも２つのサブ領域それぞれに第２の同期信号が挿入される変調信号を受信する受信装置であって、受信信号から上記第１の同期信号を検出する第１の同期検出手段と、上記第１の同期検出手段によって検出された上記第１の同期信号に応じて、受信処理における基準クロック信号を生成する基準クロック生成手段と、上記受信信号から上記第２の同期信号を検出する第２の同期検出手段と、上記第２の同期検出手段によって検出された上記第２の同期信号に応じて、上記第２のデータ領域における各サブ領域の復調タイミングを制御する復調タイミング制御手段と、を有し、上記第１及び第２の同期信号は、所定のデータ系列をＯＦＤＭ変調した変調信号のうち、実数部の信号に応じて生成される。
【０００７】
また、本発明では、好適には、上記基準クロックをカウントし、上記第１の同期検出手段によって検出された上記第１の同期信号のタイミングに応じて、カウント値を制御するカウンタを有し、上記第２の同期検出手段は、上記カウンタのカウント値に応じて、上記第２の同期信号を検出するタイミングを粗調整する。
【０００８】
また、本発明では、好適には、上記第１及び第２の同期信号は、疑似乱数データ列、例えば、所定の符号長をもつＭ系列であり、上記第１の同期検出手段は、上記第１の同期信号と同じ疑似乱数データ列を用いて、上記受信信号との相互相関値を計算し、算出した上記相互相関値が予め設定されたしきい値との比較結果に応じて、上記第１の同期信号を検出し、上記第２の同期検出手段は、上記第２の同期信号と同じ疑似乱数データ列を用いて、上記受信信号との相互相関値を計算し、算出した上記相互相関値が予め設定されたしきい値との比較結果に応じて、上記第２の同期信号を検出する。
【０００９】
また、本発明では、好適には、上記同期信号は、所定の符号長をもつＭ系列、あるいはゴールド符号系列である。さらに、上記同期信号は、所定のデータ系列をＯＦＤＭ変調した変調信号に応じて生成され、または、当該ＯＦＤＭ変調した変調信号のうち、実数部若しくは虚数部の信号に応じて生成される。
【００１０】
また、本発明では、好適には、上記各伝送単位において、上記第２のデータ領域に続き、第３のデータ領域が設けられ、当該第３のデータ領域に第３の同期信号が挿入され、上記第３の同期信号を検出する第３の同期検出手段と、上記第３の同期検出手段によって検出された上記第３の同期信号に応じて、上記第３のデータ領域における復調のタイミングを制御する第２の復調タイミング制御手段とを有する。
【００１１】
また、本発明では、好適には、上記第３の同期信号は、上記第２の同期信号と同じ疑似乱数データ列によって構成されている。
【００１２】
さらに、本発明では、好適には、上記変調信号は、上記送信データをＯＦＤＭ変調された変調信号である。
【００１３】
【発明の実施の形態】
以下、本発明の通信システムを構成する送信装置及び受信装置の構成及び動作についてそれぞれ説明する。本発明の通信システムにおいて、送信装置によってＯＦＤＭ変調された送信データが、例えば、電波によって送信される。受信装置によって、受信された電波信号に基づき、ＯＦＤＭ復調し、送信データを再生する。送信装置によって、送信データを一定の長さをもつフレーム単位に区切って送信されるので、受信装置ではフレーム単位で受信データを復調して、送信データを再生する。
【００１４】
送信装置
図１は、本発明の通信システムを構成する送信装置のブロック図を示している。図示のように、この送信装置はフレーム同期信号生成回路１、制御情報生成回路２、パケット同期信号生成回路３、マッピング回路４−１，４−２、送信データ合成回路５、逆フーリエ変換回路（ＩＦＦＴ）６、帯域制限フィルタ７、Ｄ／Ａコンバータ８、送信回路９及びアンテナ１０によって構成されている。
【００１５】
フレーム同期信号生成回路１は、フレーム毎にフレーム同期符号Ｆ＿ＳＹＮＣを生成し、マッピング回路４−１に供給する。フレーム同期信号生成回路１は、所定のデータ系列を生成し、それを同期符号系列としてマッピング回路４−１に供給する。
受信装置では、フレーム毎に検出されるフレーム同期符号Ｆ＿ＳＹＮＣに応じて、フレーム同期の引き込みを行い、フレーム同期を保持する。
制御情報生成回路２は、通信システム内の端末及び資源管理情報によって構成された制御情報ＣＮＴを生成し、マッピング回路４−１に供給する。
【００１６】
マッピング回路４−１は、フレーム同期符号Ｆ＿ＳＹＮＣ及び制御情報ＣＮＴに応じて、予め設定されたディジタル変調方式に基づき信号点の配置を行う。ここで、ディジタル変調方式は、通常のディジタル通信などに用いられている変調方式であり、例えば、ＱＰＳＫ，ＤＱＰＳＫ，１６ＱＡＭ，６４ＱＡＭなどの何れかの変調方式または、これらの組み合わせである。マッピング回路４−１によって、制御情報が変調される。フレーム同期符号Ｆ＿ＳＹＮＣ及び変調された制御情報によって、各フレームにおけるマネジメント領域が形成される。
【００１７】
パケット同期信号生成回路３は、フレーム内の予約領域において、複数のシンボルからなるスロット単位にパケット同期符号Ｓ＿ＳＹＮＣまたはＡ＿ＳＹＮＣの何れかを生成し、マッピング回路４−２に供給する。ここで、パケット同期符号Ｓ＿ＳＹＮＣ及びＡ＿ＳＹＮＣは、フレーム同期符号Ｆ＿ＳＹＮＣと同じく、疑似乱数列、例えば、所定の符号長をもつＭ系列のデータによって構成される。なお、フレーム同期符号Ｆ＿ＳＹＮＣ、パケット同期符号Ｓ＿ＳＹＮＣ及びＡ＿ＳＹＮＣはそれぞれ異なる符号配列をもつＭ系列のデータである。また、パケット同期符号Ｓ＿ＳＹＮＣとＡ＿ＳＹＮＣは同じ符号配列をもつＭ系列であってもよい。
【００１８】
マッピング回路４−２は、パケット同期信号生成回路３によって生成されたパケット同期符号Ｓ＿ＳＹＮＣ、Ａ＿ＳＹＮＣ、送信データＳＤ１及びＳＤ２に応じて、予め設定されたディジタル変調方式に基づき信号点の配置を行う。送信データＳＤ１をスロット単位に区切り、各スロットの先頭に、パケット同期符号Ｓ＿ＳＹＮＣに応じて生成されたパケット同期信号を挿入する。所定数のスロット、例えば、２〜３スロットによって、フレームの予約領域の送信データを形成する。さらに、マッピング回路４−２は、送信データＳＤ２の先頭に、パケット同期信号生成回路３によって生成されたパケット同期符号Ａ＿ＳＹＮＣに応じて生成されるパケット同期信号を挿入して、非予約領域の送信データを形成する。
【００１９】
送信データ合成回路５は、マネジメント領域、予約領域及び非予約領域のデータを所定の順序に結合して、１フレームの送信データを形成する。
逆フーリエ変換回路６が、送信データ合成回路５によって生成された送信データを逆フーリエ変換する。逆フーリエ変換によって、ＯＦＤＭ変調が実行され、マネジメント領域において、制御情報に応じたシンボルが形成され、予約領域及び非予約領域それぞれにおいて、送信データに応じたシンボルが形成される。
【００２０】
帯域制限フィルタ７は、逆フーリエ変換された信号の所定の帯域、例えば、高域の周波数成分を制限し、Ｄ／Ａコンバータ７に供給する。帯域制限フィルタ７の制限帯域幅は、例えば、送信回路９の通過帯域幅に応じて設定される。
帯域制限フィルタ７によって帯域制限が行われたＯＦＤＭ変調信号がＤ／Ａコンバータ８によってアナログ信号に変換され、さらに送信回路９によって高周波帯域（ＲＦ）に変調され、増幅されたあと、アンテナ１０を介して空中に放射される。
【００２１】
なお、上述した送信装置において、フレーム同期信号生成回路１によって生成されるフレーム同期符号Ｆ＿ＳＹＮＣがＯＦＤＭ変調され、その変調信号が同期信号として送信される。この場合、ＯＦＤＭ変調信号の実数部または虚数部の何れかまたは実数部と虚数部両方を用いて、同期信号として送信することも可能である。
また、同期符号をＯＦＤＭ変調せずに、そのままＤ／Ａコンバータ８によってアナログ信号に変換し、同期信号として送信することもできる。図２は、このような送信装置の一構成例を示している。
【００２２】
図示のように、フレーム同期信号生成回路１ａによって生成されるフレーム同期符号Ｆ＿ＳＹＮＣは、ＩＦＦＴ回路６の出力データとともに選択回路１２に入力される。当該選択回路１２は、何れかデータ系列を選択して帯域制限フィルタ７に出力する。例えば、フレームの先頭にフレーム同期シンボルを送信する場合に、選択回路１２は、フレーム同期信号生成回路１ａによって生成されるフレーム同期符号Ｆ＿ＳＹＮＣを選択し、フレーム同期シンボルを送信した後、選択回路１２は、ＩＦＦＴ回路６によって出力される制御情報及びそれに続く送信データのＯＦＤＭ変調信号を選択して出力する。フレーム同期シンボルを送信する場合、フレーム同期信号生成回路１ａによって生成されるフレーム同期符号Ｆ＿ＳＹＮＣは、帯域制限フィルタ７によって帯域が制限され、送信回路の通過帯域幅以内に制限される符号系列がＤ／Ａコンバータ８に供給される。
【００２３】
フレーム同期信号生成回路１ａによって生成されるフレーム同期符号Ｆ＿ＳＹＮＣは、疑似乱数（ＰＮ）の符号系列、例えば、所定の符号長をもつＭ系列である。また、フレーム同期符号Ｆ＿ＳＹＮＣは、ゴールド符号系列によって構成することもできる。
【００２４】
図３は、上述した送信装置によって生成されるフレームの構造を示す図である。図示のように、各フレームは、それぞれマネジメント領域、予約領域及び非予約領域によって構成されている。
マネジメント領域の先頭には、フレーム同期シンボルが配置され、その後、例えば、通信システム内の端末及び資源管理情報によって形成された管理情報シンボルが続く。フレーム同期シンボルは、上述した送信装置におけるフレーム同期信号生成回路１によって生成されたフレーム同期符号Ｆ＿ＳＹＮＣに応じて生成される。ここで、フレーム同期符号Ｆ＿ＳＹＮＣは、所定の符号長をもつ疑似乱数列、例えば、符号長１５のＭ系列によって構成される。
【００２５】
ＯＦＤＭ変調信号における各シンボルは、有効シンボル期間とガードインターバル期間によって構成されている。ガードインターバル期間は、伝送路のマルチパスの影響を軽減するための信号期間であり、有効シンボル期間の信号波形を巡回して繰り返したものである。本実施形態においては、例えば、各シンボルは７２ビットのデータからなり、その内、６４ビットのデータは、有効シンボル期間に対応し、８ビットのデータは、ガードインターバル期間に対応する。
【００２６】
フレーム同期符号Ｆ＿ＳＹＮＣは、上述のように、符号長１５のＭ系列データであり、ＯＦＤＭ変調によって、同相成分のＩチャネルデータと直行成分のＱチャネルデータの２チャネルのデータがそれぞれ形成される。このため、マネジメント領域の先頭に配置されているフレーム同期シンボルには、フレーム同期符号Ｆ＿ＳＹＮＣのデータがＯＦＤＭ変調されたデータが含まれる。フレーム同期シンボルに続いて、制御情報ＣＮＴに応じて生成された制御情報シンボルが配置される。
【００２７】
予約領域は、複数のスロット、図３の例では、３つのスロットによって構成されている。各スロットは、ｍ（ｍは自然数、ｍ＞２）個のシンボルによって構成されている。各スロットの先頭に、パケット同期符号Ｓ＿ＳＹＮＣに応じて生成された同期シンボルが配置されている。上述したように、パケット同期符号Ｓ＿ＳＹＮＣは、フレーム同期信号と同じように、符号長１５のＭ系列によって構成れ、ただし、フレーム同期符号とは符号配列が異なる。各スロットの先頭に配置されている同期シンボルにおいて、７２ビットの内、１５ビットのパケット同期符号Ｓ＿ＳＹＮＣに応じて生成されたＩチャネルデータとＱチャネルデータが含まれる。各スロットにおいて、同期シンボルに続いて、送信データＳＤ１に応じて生成された送信データシンボルが配置される。
【００２８】
非予約領域の先頭において、パケット同期符号Ａ＿ＳＹＮＣに応じて生成された同期シンボルが配置され、それ以後は、送信データＳＤ２に応じて生成された送信データシンボルが続く。
【００２９】
上述したように、本実施形態の送信装置によって送信されたフレームにおいて、マネジメント領域の先頭にフレーム同期符号Ｆ＿ＳＹＮＣに応じたフレーム同期シンボルが配置され、予約領域の各スロット毎に、パケット同期符号Ｓ＿ＳＹＮＣに応じて生成したパケット同期シンボルが配置され、非予約領域の先頭にパケット同期符号Ａ＿ＳＹＮＣに応じて生成したパケット同期シンボルが配置されている。この配置に従って、受信装置は、フレーム同期シンボルに応じてフレーム同期信号を検出し、それに応じてフレーム同期を保持する。フレーム同期が安定した保持されている場合、予約領域の各スロットに配置されているパケット同期シンボルに応じて、パケット同期符号Ｓ＿ＳＹＮＣを検出して、スロット毎に同期を確保し、さらに、検出されたパケット同期符号Ｓ＿ＳＹＮＣに応じて、予約領域の送信データを復調するタイミングを制御する。非予約領域において、その先頭に配置されているパケット同期シンボルに応じて、パケット同期符号Ａ＿ＳＹＮＣを検出して、検出したパケット同期符号Ａ＿ＳＹＮＣに応じて、当該非予約領域のデータ復調のタイミングを制御する。
以下、本発明の通信システムにおける受信装置の構成及び動作について、図面を参照しつつ、さらに詳細に説明する。
【００３０】
受信装置
図４は本発明の通信システムを構成する受信装置の一構成例を示すブロック図である。
本実施形態の受信装置は、アンテナ１０、プリアンプ２０、周波数変換器３０、ＰＬＬ回路４０、Ａ／Ｄコンバータ５０、シリアル／パラレル変換器（Ｓ／Ｐ変換器）６０、フーリエ変換回路（ＦＦＴ）７０、パラレル／シリアル変換器（Ｐ／Ｓ変換器）８０、復調器９０、制御回路１００、フレーム同期検出回路１１０、初期同期回路及びＤＬＬ（Delay Locked Loop ）回路１２０、フレームカウンタ１３０、パケット同期検出回路１４０及び復調タイミング制御回路１５０によって構成されている。
【００３１】
以下、本実施形態の受信装置の各部分回路について説明する。
アンテナ１０は、送信側によって送信されたＯＦＤＭ変調信号を受信し、受信信号をプリアンプ２０に出力する。
プリアンプ２０は、アンテナ１０によって受信した高周波のＯＦＤＭ変調信号を増幅し、周波数変換器３０に供給する。
周波数変換器３０は、ＰＬＬ回路４０によって生成されたローカル発振信号に応じて、受信信号の高周波のキャリアを中間周波数帯域またはベースバンドに変換する。
ＰＬＬ回路４０は、プリアンプ２０によって増幅された信号に基づき、送信側で用いられたクロック信号と同じ周波数をもち、位相が同相するローカル発振信号を生成し、周波数変換回路３０に供給する。
【００３２】
Ａ／Ｄコンバータ５０は、周波数変換器３０によってベースバンドに変換された受信信号をディジタル信号に変換し、フレーム同期検出回路１１０、パケット同期検出回路１４０及びＳ／Ｐ変換器６０にそれぞれ出力する。
Ｓ／Ｐ変換器６０は、Ａ／Ｄコンバータ５０から得られたシリアルの変換データをパラレルデータに変換し、フーリエ変換回路７０に供給する。
フーリエ変換回路７０は、復調タイミング制御回路１５０によって設定されたＦＦＴ窓において、Ｓ／Ｐ変換器６０から得られた変換データに対してフーリエ変換を行い、ＯＦＤＭ変調されたデータを復調する。
【００３３】
Ｐ／Ｓ変換器８０は、フーリエ変換回路７０によって復調されたパラレルのデータをシリアルデータに変換し、復調器９０に供給する。
復調器９０は、Ｐ／Ｓ変換器８０から順次入力された再生データに対して、送信装置のマッピング回路で用いられた変調方式に応じた復調処理を行い、もとの情報データを再生する。ここで、例えば、送信側においてＤＱＰＳＫ変調によって情報データをマッピングする場合、復調器９０は、ＤＱＰＳＫ復調処理を行う。
【００３４】
制御回路１００は、復調器９０によって復調されたマネジメント領域の情報データを受けて、それに応じて所定の信号処理または演算を行う。例えば、受信した制御信号に応じて受信装置の各部分回路に対して、制御信号を出力し、受信装置全体の動作を制御する。
【００３５】
フレーム同期検出回路１１０は、Ａ／Ｄコンバータ５０から得られた変換データに応じて、マッチドフィルタ処理によって、フレーム同期信号を検出する。
初期同期回路及びＤＬＬ回路１２０は、フレーム同期検出回路１１０によって検出したフレーム同期信号に応じて、初期同期信号を生成し、さらにＤＬＬ回路を用いてフレーム同期タイミングの引き込みを行う。
【００３６】
フレームカウンタ１３０は、ＤＬＬ回路によってフレーム同期信号を十分に引き込んだ状態においてフレーム同期検出信号をトリガーとして、カウントアップを行う。その後、フレーム同期信号は安定して検出される。検出されたフレーム同期信号に応じて、フレームカウンタ１３０のカウント値がリセットされる。
【００３７】
パケット同期検出回路１４０は、フレーム同期が安定して保持されている場合、予約領域において、各スロットに配置されているパケット同期符号Ｓ＿ＳＹＮＣを検出し、非予約領域において、送信される情報シンボルの先頭に配置されているパケット同期符号Ａ＿ＳＹＮＣを検出する。
復調タイミング制御回路１５０は、パケット同期検出回路１４０によって検出したパケット同期符号Ｓ＿ＳＹＮＣまたはＡ＿ＳＹＮＣに応じて、フーリエ変換回路７０におけるＦＦＴ変換処理のタイミングを制御する。即ち、復調タイミング制御回路１５０は、ＦＦＴ窓を生成する。上述したように、フーリエ変換回路７０は、ＦＦＴ窓が開いている間に、Ｓ／Ｐ変換器６０から供給されたデータに対してフーリエ変換を行う。このため、ＦＦＴ窓のタイミングが最適に制御されているか否かによって、受信情報の復調精度が左右される。
【００３８】
疑似乱数列、例えば、Ｍ系列は、自己相関関数に鋭いピーク値をもつ特徴を有する。このため、フレーム同期及びパケット同期の検出は、同期符号のＭ系列データと受信データとの相互相関値を算出して、受信データに同期符号が含まれたとき、当該同期符号の受信タイミングに応じて、算出された相互相関値にピークが現れる。当該ピーク値の有無に応じて、フレーム同期またはパケット同期の捕捉を実現でき、さらに、相互相関値にピークの出現タイミングに応じて、フレーム同期またはパケット同期を保持し、安定化できる。
【００３９】
図４に示す受信装置において、フレーム同期検出回路１１０及びパケット同期検出回路１４０によって、上述したフレーム同期符号Ｆ＿ＳＹＮＣ及びパケット同期符号Ｓ＿ＳＹＮＣ，Ａ＿ＳＹＮＣと同様なＭ系列データを用いて、受信データとの相互相関値ＣＯＲＲを算出し、算出した相互相関値に応じて、同期信号が検出されたか否かを判断する。例えば、相互相関値ＣＯＲＲが予め設定したしきい値ＴＨを越えたとき、同期信号が検出されたと見なす。
【００４０】
図５〜８は、図４に示す受信装置における同期信号検出、フレーム同期保持、安定化、予約、非予約領域用パケット同期信号検出及び復調タイミング制御の手順を示すフローチャートである。以下、これらのフローチャート及び図４に示す構成図を参照しつつ、本発明の通信システムにおける受信装置の動作を説明する。なお、ここで、フレーム同期とは、フレーム同期符号Ｆ＿ＳＹＮＣを検出し、それに応じてフレーム同期を引き込み、フレーム同期を安定化させることを意味し、パケット同期とは、パケット同期符号Ｓ＿ＳＹＮＣまたはＡ＿ＳＹＮＣを検出して、それに応じてパケット同期を保持し、安定化することを意味する。上述したように、パケット同期符号Ｓ＿ＳＹＮＣとＡ＿ＳＹＮＣは同じＭ系列の符号であってもよい。即ち、予約領域と非予約領域において、同じパケット同期符号を用いることができる。
【００４１】
図５に示すように、同期信号検出は、フレーム同期処理（ステップＳ１）とパケット同期処理（ステップＳ２）の２つの処理によって構成されている。図６と図７は、それぞれステップＳ１とＳ２の処理を詳細に示している。
【００４２】
図６に示すように、フレーム同期処理において、まず、ステップＳ１１において、初期同期処理であるか否かを判断し、初期同期処理の場合、ステップＳ１２の処理が実行され、初期同期処理ではない場合、ステップＳ１４の処理が実行される。
ステップＳ１２において、初期同期信号捕捉処理が行われる。ここで、受信装置のフレーム同期検出回路１１０によって、フレーム同期符号Ｆ＿ＳＹＮＣと同じＭ系列データを用いて、受信データとの相互相関値ＣＯＲＲを計算する。相互相関値ＣＯＲＲが予め設定されたしきい値ＴＨを越えたとき、または、しきい値ＴＨを越えた相互相関値が複数得られた場合には、その中から最大の相互相関値を検出した時点で初期同期捕捉が成功したと見なす。
【００４３】
初期同期捕捉が成功した場合、初期同期回路及びＤＬＬ回路１２０によって、捕捉された初期同期信号を判断し、判断結果に応じて初期捕捉が再開されるか、またはフレーム同期の引き込みが行われる。
送信装置によって送信されたフレームは、一定の長さを有するので、フレーム同期信号がフレーム長を周期に、繰り返して送信される。このため、ステップＳ１３において、捕捉されたフレーム同期信号が周期性を有するか否かを判断し、周期性を有する場合、捕捉されたフレーム同期信号が正しいと判断し、ステップＳ１４の処理が実行される。一方、捕捉されたフレーム同期信号に周期性がない場合には、フレーム同期捕捉が誤りとして、ステップＳ１１に戻り、再度初期フレーム同期信号捕捉が行われる。
【００４４】
フレーム同期信号が正しく捕捉された場合、ステップＳ１４の処理が実行され、ＤＬＬ回路によって、フレーム同期の引き込みが行われる。ＤＬＬ回路において、捕捉されたフレーム同期信号のタイミングに応じて、遅延素子の遅延時間が制御され、それに応じて生成される基準クロック信号の周波数または位相が制御され、送信装置において用いられたクロック信号と同期の基準クロック信号が再生される。当該基準クロック信号が受信装置における時間の基準として、それぞれの部分回路に供給される。
【００４５】
フレーム同期引き込みと同時に、フレーム同期が安定するか否かが判断され、安定した場合、フレームカウンタがスタートする（ステップＳ１６）、安定していない場合、フレーム同期引き込みを継続して行われる。
【００４６】
上述したフレーム同期処理によって、フレーム同期が獲得できる。また、フレーム処理の結果、送信装置に使用されるクロック信号と同期の基準クロック信号が生成され、当該基準クロック信号によって、フレームカウンタがカウントする。各フレームにおいて、例えば、マネジメント領域に含まれている制御情報に応じて、マネジメント領域、予約領域及び非予約領域の長さを予め取得できるので、フレームカウンタのカウント値に基づいて、受信データがどの領域に属しているかを認識でき、これらの情報に基づき、パケット同期処理Ｓ２が行われ、受信信号の復調及びデータの再生が制御される。
【００４７】
図７は、パケット同期処理を示している。まず、受信データが予約領域に属しているか否かが判断され（ステップＳ２１）、予約領域に属している場合、ステップＳ２２の処理が実行され、予約領域に属していない場合、ステップＳ２６の処理が実行される。予約領域にある場合、ステップＳ２２において、フレームカウンタを参照して、パケット同期窓のタイミングが制御される。上述したように、予約領域において、複数のシンボルで構成されたスロット毎に同期シンボルが設けられる。マネジメント領域の情報データの中に、マネジメント領域のデータ長、要約領域における各スロットのシンボル数などの情報を示すデータが含まれている。このため、受信装置の制御回路１００は、受信されたマネジメント領域の情報データを復調することによって、要約領域における各スロット毎に設けられている同期シンボルの位置情報を知ることができる。この情報及びフレームカウンタ１３０のカウント値に応じて、予約領域における同期シンボルの出現するタイミングをほぼ予測できる。
【００４８】
通信路の伝送条件によって、同期シンボルが実際予測したタイミングよりずれることが起こりうる。例えば、通信路が無線で、送受信器内部の遅延、伝送路における伝播遅延などの影響によって、受信装置によってされる同期シンボルのタイミングが予測値より数クロック分、前後に揺らぐ現象が起こる。従って、フレームカウンタのカウント値を参照して予約領域における同期シンボルの検出タイミングを推定する場合、情報データより取得した同期シンボルのタイミングの前後数クロックの間、予約領域の同期シンボルをシーケンシャルに検出しなければならない。ここで、このシーケンシャル検出の間をパケット同期検出窓が開いていると定義する。
【００４９】
ステップＳ２３において、パケット同期検出窓が開いているか否かが判断され、パケット同期検出窓が開いている場合、次のステップＳ２４の処理が実行され、逆にパケット同期検出窓が開いていない場合、ステップＳ２２に戻り、フレームカウンタのカウント値を参照してパケット同期窓の設定が行われる。
このように、フレームカウンタのカウント値に応じて、予約領域の各スロットにおけるパケット同期信号のおよその出現タイミングを予測し、それに応じてパケット同期窓を開いてパケット同期信号を検出する処理は、パケット同期タイミングの粗調整という。パケット同期タイミングの粗調整によって、予約領域におけるパケット同期信号の出現タイミングにあわせてパケット同期窓が開かれ、当該パケット同期窓のなかにパケット同期タイミングを検出でき、それに応じて復調タイミングを高精度に制御できる。
【００５０】
ステップＳ２４において、復調タイミング制御が行われる。図８は、復調タイミング制御の処理手順を示している。
図８に示すように、まず、ステップＳ２０１において、現在指定されている領域にあるか否かが判断される。例えば、予約領域のパケット同期を行う場合、予約領域が終了し、非予約領域に入った場合、復調タイミング制御が終了する。指定された領域、ここでは、予約領域にあると判断された場合、ステップＳ２０２の処理が行われる。
【００５１】
ステップＳ２０２において、パケット同期信号が検出されたか否かが判断される。パケット同期信号が検出された場合、次のステップＳ２０３の処理が実行され、逆にパケット同期信号が検出されていない場合、ステップＳ２０１に戻る。パケット同期信号の検出は、受信装置にあるパケット同期信号検出回路１４０によって行われる。パケット同期信号検出回路１４０は、パケット同期符号Ｓ＿ＳＹＮＣまたはＡ＿ＳＹＮＣを用いて、Ａ／Ｄコンバータ５０から入力された受信データとの相互相関値ＣＯＲＲを計算する。算出した相互相関値ＣＯＲＲが予め設定されたしきい値ＴＨを越えた場合、パケット同期信号が検出されたと判断する。なお、同時にしきい値ＴＨを越えた相互相関値ＣＯＲＲが複数検出された場合、その中から最大の相互相関値を検出した時点で同期獲得と判断する。
【００５２】
パケット同期信号が検出した場合、ステップＳ２０３において、検出されたパケット同期信号のタイミング、即ち、相互相関値のピーク値が出現したタイミングに応じて、復調カウンタのカウント値ＤＣを調整する。復調カウンタのカウント値ＤＣに応じて、受信データをＯＦＤＭ復調するためのＦＦＴ処理の窓が設定される。即ち、復調カウンタのカウント値に応じて、ＦＦＴ窓を開くタイミングが制御される。このため、復調カウンタを高精度に制御することによって、ＯＦＤＭ復調の誤り率を低減できる。
【００５３】
次に、ステップＳ２０４において、復調カウンタのカウント値ＤＣに１を加算する。そして、ステップＳ２０５において、復調カウンタのカウント値ＤＣがデータブロックの先頭にあるか否かが判断され、当該判断の結果、カウント値ＤＣがデータブロックの先頭にある場合、ステップＳ２０６の処理が実行され、逆にカウント値ＤＣがデータブロックの先頭ではない場合、ステップＳ２０４に戻り、カウント値ＤＣに１が加算される。
【００５４】
ステップＳ２０６において、ブロック開始タイミング信号が発生される。そして、ステップＳ２０７において、さらに、復調カウンタのカウント値ＤＣに１が加算される。ステップＳ２０８において、加算されたカウント値ＤＣがＦＦＴ処理の開始タイミングに達したか否かが判断される。当該判断の結果、カウント値ＤＣがＦＦＴ処理の開始タイミングに達した場合、ステップＳ２０９の処理が実行され、ＦＦＴ処理の開始タイミングに達していない場合、ステップＳ２０７に戻り、復調カウンタのカウント値ＤＣに１が加算される。
【００５５】
ステップＳ２０９において、ＦＦＴ開始タイミング信号が発生される。ＦＦＴ開始タイミング信号がフーリエ変換回路７０に入力される。フーリエ変換回路７０は、ＦＦＴ開始タイミング信号に応じて、ＦＦＴ処理を開始する。即ち、ＦＦＴ開始タイミング信号によって、ＦＦＴ窓は開かれる。これに応じて、フーリエ変換回路７０は、所定のデータ長に対してＦＦＴ処理を行い、ＯＦＤＭ復調処理を行う。
【００５６】
ＦＦＴ開始タイミング信号が出力された後、指定領域が終了したか否かが判断される（ステップＳ２１０）。当該判断の結果、指定した領域が終了した場合、復調タイミング制御が終了し、一方、指定領域がまだ終了していない場合、ステップＳ２０１に戻り、次のパケット同期信号が検出され、それに応じて次回のＦＦＴ処理のタイミング制御が行われる。
【００５７】
上述した復調タイミング制御によって、予約領域におけるパケット同期処理が行われ、各スロット毎に挿入されているパケット同期信号が検出され、検出したパケット同期信号のタイミングに応じて復調カウンタが調整され、それに応じてＦＦＴ窓が開かれる。このため、予約領域において、スロット毎に挿入されているパケット同期信号に応じて、タイミング調整が行われ、復調タイミング、即ち、ＦＦＴ窓のタイミングを高精度に制御でき、ＯＦＤＭ復調におけるデータの誤り率を低く抑制することが可能である。
【００５８】
次に、非予約領域におけるタイミング制御について説明する。
図７に示すように、ステップＳ２４において、予約領域における復調タイミング制御が行われ、それに応じて予約領域の各伝送シンボルが復調され、情報データが再生される。
【００５９】
ステップＳ２５において、予約領域内にあるか否かが判断され、当該判断の結果、予約領域にある場合、ステップＳ２２に戻り、パケット同期窓の設定が行われる。一方、予約領域になく、即ち、予約領域が既に終了した場合、ステップＳ２６の処理が行われ、非予約領域における復調タイミングの制御が行われる。
【００６０】
ステップＳ２６における復調タイミング制御の処理は、上述した図８に示すタイミング処理と同じである。即ち、非予約領域において、各データブロックの先頭に設けられているパケット同期信号が検出され、検出したパケット同期信号のタイミングに応じて復調カウンタが調整され、復調カウンタのカウント値ＤＣに応じてＦＦＴ窓が開かれる。このため、非予約領域において、各データブロック毎に挿入されているパケット同期信号に応じて、タイミング調整が行われ、復調タイミング、即ち、ＦＦＴ窓のタイミングを高精度に制御でき、ＯＦＤＭ復調におけるデータの誤り率を低く抑制することが可能である。
【００６１】
そして、非予約領域が終了したか否かが判断され、当該判断の結果、非予約領域が終了した場合、パケット同期処理が完了する。一方、非予約領域が終了していない場合、ステップＳ２６に戻り、非予約領域において次のパケット同期信号が検出され、検出されたパケット同期信号のタイミングに応じて、次のデータブロックの復調処理が行われる。
【００６２】
上述したように、受信装置において、フレームカウンタのカウント値に応じて、予約領域において、パケット同期タイミングの粗調整が行われ、パケット同期窓においてスロットに設けられているパケット同期信号を高精度に検出できるので、予約領域において高精度の復調を実現できる。一方、非予約領域において、パケット同期信号の出現タイミングが予知できないので、パケット同期タイミングの粗調整を行わず、パケット同期信号を検出し、それに応じて復調タイミングが制御されるので、所望の復調精度で受信データを復調できる。
【００６３】
以上説明したように、本発明の通信システムにおいて、送信装置によってマネジメント領域、予約領域及び非予約領域からなる伝送フレームを送信単位として送信し、各フレームの先頭にフレーム同期信号を含むフレーム同期シンボルが配置され、予約領域の各スロット毎にパケット同期信号を含むパケット同期シンボルが配置され、非予約領域において送信シンボルの先頭にパケット同期信号を含むパケット同期シンボルが配置される。受信装置において、フレーム同期検出回路でフレーム同期信号を検出し、それに応じてフレーム同期を保持し、基準クロック信号生成し、フレームカウンタを制御する。パケット同期検出回路によって、フレームカウンタのカウント値に応じて予約領域の各スロット毎にあるパケット同期信号を検出し、それに応じて復調タイミング制御を行い、ＦＦＴ処理によってＯＦＤＭ復調し、受信データを再生し、非予約領域において、検出したパケット同期信号に応じて復調タイミング制御を行い、復調を行うので、予約領域においてパケット同期信号を高精度に検出でき、復調データの誤り率を低減できる。
【００６４】
【発明の効果】
以上説明したように、本発明の通信システム及びその受信装置によれば、フレーム同期信号に応じてフレーム同期を保持し、予約領域及び非予約領域において、受信情報単位、例えば、予約領域のスロット単位毎に設けられているパケット同期信号に応じて、復調タイミングを調整することができ、復調精度を向上でき、復調データの誤り率を低減できる。
また、フレーム同期信号に応じて制御されたフレームカウンタのカウント値及び既知の制御情報に基づき、予約領域において復調タイミングの粗調整を行った上、スロット毎に検出されたパケット同期信号に応じて復調タイミングを高精度に調整できる。また、非予約領域において、送信データブロックの先頭に設けられているパケット同期信号に応じて復調タイミングを調整できる。このため、異なる２種類以上の同期信号を用いることによって、フレーム同期を維持しながら、予約領域において復調タイミングを高精度に調整でき、復調データの誤り率を低減できる。
さらに、異なる２種類以上の同期信号を用いることによって、送受信装置の間にクロックずれが大きい場合において、復調タイミングの修正を受信情報単位毎に独立して行うことができ、復調精度の向上を実現でき、特に可変長の受信情報を復調する場合に、受信情報単位毎に復調タイミングを最適化させることができ、復調データの誤り率を低減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る通信システムの送信装置の一構成例を示すブロック図である。
【図２】本発明に係る通信システムの送信装置の他の構成例を示すブロック図である。
【図３】送信装置によって送信されるフレームの構成を示す図である。
【図４】本発明に係る通信システムの受信装置の一構成例を示すブロック図である。
【図５】フレーム同期信号及びパケット同期信号の検出手順を示すフローチャートである。
【図６】フレーム同期検出、保持及び安定化処理の手順を示すフローチャートである。
【図７】予約及び非予約領域におけるパケット同期信号検出の手順を示すフローチャートである。
【図８】復調タイミング制御の手順を示すフローチャートである。
【符号の説明】
１…フレーム同期信号生成回路、２…制御信号生成回路、３…パケット同期信号生成回路、４−１，４−２…マッピング回路、５…送信データ合成回路、６…逆フーリエ変換回路、７…帯域制限フィルタ、８…Ｄ／Ａコンバータ、９…送信回路、１０…アンテナ、１２…選択回路、２０…プリアンプ、３０…周波数変換器、４０…ＰＬＬ回路、５０…Ａ／Ｄコンバータ、６０…シリアル／パラレル変換器（Ｓ／Ｐ変換器）、７０…フーリエ変換回路（ＦＦＴ）、８０…パラレル／シリアル変換器（Ｐ／Ｓ変換器）、９０…復調器、１００…制御回路、１１０…フレーム同期検出回路、１２０…初期同期回路及びＤＬＬ回路、１３０…フレームカウンタ、１４０…パケット同期検出回路、１５０…復調タイミング制御回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a communication system using an OFDM modulated signal and a receiving apparatus thereof, and more particularly to a receiving apparatus capable of detecting a synchronization signal and controlling signal demodulation timing with high accuracy based on the detected synchronization signal.
[0002]
[Prior art]
In a wireless communication system that performs packet communication using an OFDM modulated signal, such as a wireless home network, a transmission side transmits a frame composed of a plurality of information data as a unit of data transmission. Each frame includes a plurality of symbols that are units of OFDM modulation. In each frame, in addition to the information data to be transmitted and the control signal, a synchronization signal for controlling the timing of demodulating the reception signal on the reception side is inserted. The receiving apparatus optimizes the signal demodulation timing by controlling the demodulation timing based on the synchronization signal provided for each received frame.
[0003]
[Problems to be solved by the invention]
By the way, in the conventional communication system described above, there is only one type of synchronization signal for each information unit, for example, for each frame. Therefore, when the demodulation timing is generated in the receiving apparatus, there is only one synchronization timing that can be referred to. It was. This is effective when the received information unit or the information unit demodulated based on the detected synchronization signal is small. However, when the information unit to be demodulated is large, that is, when all the received information is demodulated based on one type of synchronization signal, the received data in each demodulated information unit is accumulated by accumulating clock signal errors between the transmitting and receiving devices. There is a disadvantage that the demodulation accuracy at the rear part is worse than the demodulation accuracy at the head part of the received data, and the error rate of the demodulated data at the rear part of each demodulated information unit is increased.
[0004]
The present invention has been made in view of such circumstances, and an object of the present invention is to realize improvement in synchronization detection accuracy and optimization of demodulation timing by transmitting an OFDM modulation signal using a plurality of types of synchronization signals. To provide a communication system and a receiving apparatus thereof.
[0005]
[Means for Solving the Problems]
  In order to achieve the above object, the communication system of the present invention arranges the transmission data in at least the first and second data areas according to the attribute of the transmission data, and modulates the transmission data in each data area. Transmission data processing means for forming a transmission symbol, first synchronization signal generating means for inserting a first synchronization signal into the first data area, and dividing the second data area into at least two sub-areas A transmission device including second synchronization signal generation means for inserting a second synchronization signal for each sub-region, first synchronization detection means for detecting the first synchronization signal from the received signal, and In response to the first synchronization signal detected by the first synchronization detection means, reference clock generation means for generating a reference clock signal in reception processing, and the second synchronization signal is detected from the received signal. Second synchronization detection means for controlling and demodulation timing control means for controlling the demodulation timing of each sub-region in the second data area in accordance with the second synchronization signal detected by the second synchronization detection means A receiving device includingThe first and second synchronization signals are generated according to a signal of a real part or an imaginary part of a modulated signal obtained by OFDM-modulating a predetermined data sequence..
[0006]
  In the receiving apparatus of the present invention, one transmission unit is formed by a plurality of transmission data arranged in at least the first and second data areas according to the attribute of the transmission data, A receiving apparatus that receives a modulated signal in which a first synchronization signal is inserted and a second synchronization signal is inserted in each of at least two sub-regions composed of a plurality of transmission data in the second data region, First synchronization detection means for detecting the first synchronization signal from the reception signal, and generating a reference clock signal in reception processing according to the first synchronization signal detected by the first synchronization detection means Reference clock generation means, second synchronization detection means for detecting the second synchronization signal from the received signal, and the second synchronization signal detected by the second synchronization detection means And Flip, and demodulation timing control means for controlling demodulation timing of each sub-region in the second data areaAnd the first and second synchronization signals are generated according to a signal of a real part of a modulation signal obtained by OFDM-modulating a predetermined data sequence.
[0007]
In the present invention, it is preferable that the counter has a counter that counts the reference clock and controls a count value according to the timing of the first synchronization signal detected by the first synchronization detection unit. The second synchronization detection means roughly adjusts the timing for detecting the second synchronization signal in accordance with the count value of the counter.
[0008]
In the present invention, it is preferable that the first and second synchronization signals are pseudo-random data sequences, for example, M sequences having a predetermined code length, and the first synchronization detection means includes the first synchronization signal. The cross-correlation value with the received signal is calculated using the same pseudo-random data sequence as the one synchronization signal, and the calculated cross-correlation value is compared with a preset threshold value according to the comparison result. 1 synchronization signal is detected, and the second synchronization detection means calculates a cross-correlation value with the received signal using the same pseudo-random number data sequence as the second synchronization signal, and calculates the calculated cross-correlation The second synchronization signal is detected according to a comparison result with a threshold value set in advance.
[0009]
In the present invention, it is preferable that the synchronization signal is an M sequence having a predetermined code length or a Gold code sequence. Further, the synchronization signal is generated according to a modulation signal obtained by OFDM-modulating a predetermined data sequence, or is generated according to a signal of a real part or an imaginary part of the modulation signal subjected to OFDM modulation.
[0010]
In the present invention, preferably, in each of the transmission units, a third data area is provided following the second data area, and a third synchronization signal is inserted in the third data area. Third synchronization detection means for detecting the third synchronization signal, and control of demodulation timing in the third data area according to the third synchronization signal detected by the third synchronization detection means Second demodulation timing control means.
[0011]
In the present invention, it is preferable that the third synchronization signal is composed of the same pseudorandom number data string as that of the second synchronization signal.
[0012]
In the present invention, it is preferable that the modulated signal is a modulated signal obtained by OFDM-modulating the transmission data.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the configuration and operation of the transmission device and the reception device constituting the communication system of the present invention will be described. In the communication system of the present invention, transmission data that is OFDM-modulated by the transmission device is transmitted, for example, by radio waves. Based on the received radio signal, the receiving apparatus performs OFDM demodulation and reproduces transmission data. Since the transmission device divides the transmission data into frames having a certain length and transmits them, the reception device demodulates the reception data in units of frames and reproduces the transmission data.
[0014]
Transmitter
FIG. 1 shows a block diagram of a transmission apparatus constituting the communication system of the present invention. As shown in the figure, this transmission apparatus includes a frame synchronization signal generation circuit 1, a control information generation circuit 2, a packet synchronization signal generation circuit 3, mapping circuits 4-1 and 4-2, a transmission data synthesis circuit 5, an inverse Fourier transform circuit ( IFFT) 6, band limiting filter 7, D / A converter 8, transmission circuit 9, and antenna 10.
[0015]
The frame synchronization signal generation circuit 1 generates a frame synchronization code F_SYNC for each frame and supplies it to the mapping circuit 4-1. The frame synchronization signal generation circuit 1 generates a predetermined data sequence and supplies it as a synchronization code sequence to the mapping circuit 4-1.
In the receiving apparatus, the frame synchronization is pulled in according to the frame synchronization code F_SYNC detected for each frame, and the frame synchronization is maintained.
The control information generation circuit 2 generates control information CNT configured by terminals and resource management information in the communication system, and supplies the control information CNT to the mapping circuit 4-1.
[0016]
  The mapping circuit 4-1 uses the frame synchronization code F_SYNC.And control informationIn accordance with the information CNT, signal points are arranged based on a preset digital modulation method. Here, the digital modulation method is a modulation method used for normal digital communication or the like, for example, any one of QPSK, DQPSK, 16QAM, 64QAM, or a combination thereof. The control information is modulated by the mapping circuit 4-1. A management area in each frame is formed by the frame synchronization code F_SYNC and the modulated control information.
[0017]
The packet synchronization signal generation circuit 3 generates one of the packet synchronization codes S_SYNC and A_SYNC for each slot composed of a plurality of symbols in the reserved area in the frame, and supplies it to the mapping circuit 4-2. Here, the packet synchronization codes S_SYNC and A_SYNC are configured by a pseudo-random number sequence, for example, M-sequence data having a predetermined code length, like the frame synchronization code F_SYNC. The frame synchronization code F_SYNC, the packet synchronization code S_SYNC, and A_SYNC are M-sequence data having different code arrangements. Further, the packet synchronization codes S_SYNC and A_SYNC may be M sequences having the same code arrangement.
[0018]
The mapping circuit 4-2 arranges signal points based on a preset digital modulation scheme according to the packet synchronization codes S_SYNC, A_SYNC, transmission data SD1 and SD2 generated by the packet synchronization signal generation circuit 3. The transmission data SD1 is divided into slots, and a packet synchronization signal generated according to the packet synchronization code S_SYNC is inserted at the head of each slot. The transmission data of the reserved area of the frame is formed by a predetermined number of slots, for example, 2 to 3 slots. Further, the mapping circuit 4-2 inserts a packet synchronization signal generated according to the packet synchronization code A_SYNC generated by the packet synchronization signal generation circuit 3 at the head of the transmission data SD2, and transmits the transmission data in the non-reserved area. Form.
[0019]
The transmission data combining circuit 5 combines the data in the management area, reserved area, and non-reserved area in a predetermined order to form one frame of transmission data.
The inverse Fourier transform circuit 6 performs inverse Fourier transform on the transmission data generated by the transmission data synthesis circuit 5. OFDM modulation is performed by inverse Fourier transform, symbols corresponding to control information are formed in the management area, and symbols corresponding to transmission data are formed in each of the reserved area and the non-reserved area.
[0020]
The band limiting filter 7 limits a predetermined band, for example, a high frequency component, of the inverse Fourier transformed signal and supplies it to the D / A converter 7. The limited bandwidth of the band limiting filter 7 is set according to the pass bandwidth of the transmission circuit 9, for example.
The OFDM-modulated signal band-limited by the band-limiting filter 7 is converted into an analog signal by the D / A converter 8, further modulated and amplified to a high frequency band (RF) by the transmission circuit 9, and then passed through the antenna 10. Is emitted into the air.
[0021]
In the transmission apparatus described above, the frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1 is OFDM-modulated, and the modulated signal is transmitted as a synchronization signal. In this case, either the real part or the imaginary part of the OFDM modulated signal, or both the real part and the imaginary part can be used as the synchronization signal.
Further, the synchronization code can be directly converted into an analog signal by the D / A converter 8 without being OFDM-modulated and transmitted as a synchronization signal. FIG. 2 shows a configuration example of such a transmission apparatus.
[0022]
  As shown in the figure, the frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1 a is input to the selection circuit 12 together with the output data of the IFFT circuit 6. The selection circuit12Selects one of the data series and outputs it to the band limiting filter 7. For example, when transmitting a frame synchronization symbol at the head of a frame, the selection circuit 12 selects the frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1a, and after transmitting the frame synchronization symbol, the selection circuit 12 Then, the control information output by the IFFT circuit 6 and the subsequent OFDM modulation signal of transmission data are selected and output. When transmitting a frame synchronization symbol, the frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1a is band-limited by the band limiting filter 7, and a code sequence limited within the pass bandwidth of the transmission circuit is D / A is supplied to the A converter 8.
[0023]
The frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1a is a pseudo random number (PN) code sequence, for example, an M sequence having a predetermined code length. The frame synchronization code F_SYNC can also be configured by a Gold code sequence.
[0024]
FIG. 3 is a diagram illustrating a structure of a frame generated by the transmission apparatus described above. As shown in the figure, each frame is composed of a management area, a reserved area, and a non-reserved area.
A frame synchronization symbol is arranged at the head of the management area, and thereafter, for example, a management information symbol formed by a terminal and resource management information in the communication system follows. The frame synchronization symbol is generated according to the frame synchronization code F_SYNC generated by the frame synchronization signal generation circuit 1 in the transmission apparatus described above. Here, the frame synchronization code F_SYNC is configured by a pseudo random number sequence having a predetermined code length, for example, an M sequence having a code length of 15.
[0025]
Each symbol in the OFDM modulation signal is composed of an effective symbol period and a guard interval period. The guard interval period is a signal period for reducing the influence of multipath on the transmission path, and is a cyclic repetition of the signal waveform of the effective symbol period. In the present embodiment, for example, each symbol includes 72-bit data, of which 64-bit data corresponds to an effective symbol period, and 8-bit data corresponds to a guard interval period.
[0026]
As described above, the frame synchronization code F_SYNC is M-sequence data with a code length of 15, and two channels of data, i.e., in-phase component I channel data and orthogonal component Q channel data, are formed by OFDM modulation. For this reason, the frame synchronization symbol arranged at the head of the management area includes data obtained by OFDM-modulating the data of the frame synchronization code F_SYNC. Following the frame synchronization symbol, a control information symbol generated according to the control information CNT is arranged.
[0027]
The reserved area is composed of a plurality of slots, in the example of FIG. 3, three slots. Each slot is composed of m (m is a natural number, m> 2) symbols. A synchronization symbol generated according to the packet synchronization code S_SYNC is arranged at the head of each slot. As described above, the packet synchronization code S_SYNC is configured by an M-sequence having a code length of 15 as in the frame synchronization signal, but the code arrangement is different from that of the frame synchronization code. The synchronization symbol arranged at the head of each slot includes I channel data and Q channel data generated according to the packet synchronization code S_SYNC of 15 bits out of 72 bits. In each slot, a transmission data symbol generated according to transmission data SD1 is arranged following the synchronization symbol.
[0028]
A synchronization symbol generated according to the packet synchronization code A_SYNC is arranged at the head of the non-reserved area, and thereafter, a transmission data symbol generated according to the transmission data SD2 follows.
[0029]
As described above, in the frame transmitted by the transmission apparatus of this embodiment, the frame synchronization symbol corresponding to the frame synchronization code F_SYNC is arranged at the head of the management area, and the packet synchronization code S_SYNC is assigned to each slot of the reserved area. A packet synchronization symbol generated in accordance with the packet synchronization code A_SYNC is disposed at the head of the non-reserved area. According to this arrangement, the receiving apparatus detects the frame synchronization signal according to the frame synchronization symbol and holds the frame synchronization accordingly. When frame synchronization is stably maintained, the packet synchronization code S_SYNC is detected according to the packet synchronization symbol arranged in each slot of the reserved area, and synchronization is ensured for each slot. The timing for demodulating the transmission data in the reserved area is controlled according to the packet synchronization code S_SYNC. In the non-reserved area, the packet synchronization code A_SYNC is detected according to the packet synchronization symbol arranged at the head thereof, and the data demodulation timing of the non-reserved area is controlled according to the detected packet synchronization code A_SYNC. .
Hereinafter, the configuration and operation of the receiving apparatus in the communication system of the present invention will be described in more detail with reference to the drawings.
[0030]
  Receiver
  FIG. 4 is a block diagram showing an example of the configuration of a receiving apparatus constituting the communication system of the present invention.
  The receiving apparatus of this embodiment includes an antenna 10, a preamplifier 20, a frequency converter 30, a PLL circuit 40, an A / D converter 50, a serial / parallel converter (S / P converter) 60, and a Fourier transform circuit (FFT) 70. , Parallel / serial converter (P / S converter) 80, demodulator 90, control circuit 100, frame synchronization detection circuit 110, initial synchronization circuit and DLL (Delay Locked Loop) circuit 120, frame counter 130, packet synchronization detection circuit 140 and demodulation timing control circuit 150It is configured.
[0031]
Hereinafter, each partial circuit of the receiving apparatus of this embodiment will be described.
The antenna 10 receives the OFDM modulated signal transmitted by the transmission side, and outputs the received signal to the preamplifier 20.
The preamplifier 20 amplifies the high frequency OFDM modulated signal received by the antenna 10 and supplies the amplified signal to the frequency converter 30.
The frequency converter 30 converts the high-frequency carrier of the received signal into an intermediate frequency band or baseband in accordance with the local oscillation signal generated by the PLL circuit 40.
The PLL circuit 40 generates a local oscillation signal having the same frequency as the clock signal used on the transmission side based on the signal amplified by the preamplifier 20 and having the same phase, and supplies the local oscillation signal to the frequency conversion circuit 30.
[0032]
The A / D converter 50 converts the reception signal converted into the baseband by the frequency converter 30 into a digital signal and outputs the digital signal to the frame synchronization detection circuit 110, the packet synchronization detection circuit 140, and the S / P converter 60, respectively.
The S / P converter 60 converts the serial conversion data obtained from the A / D converter 50 into parallel data and supplies it to the Fourier transform circuit 70.
The Fourier transform circuit 70 performs Fourier transform on the transform data obtained from the S / P converter 60 in the FFT window set by the demodulation timing control circuit 150, and demodulates the OFDM modulated data.
[0033]
The P / S converter 80 converts the parallel data demodulated by the Fourier transform circuit 70 into serial data and supplies the serial data to the demodulator 90.
The demodulator 90 performs demodulation processing on the reproduction data sequentially input from the P / S converter 80 according to the modulation method used in the mapping circuit of the transmission device, and reproduces the original information data. Here, for example, when information data is mapped by DQPSK modulation on the transmission side, the demodulator 90 performs DQPSK demodulation processing.
[0034]
The control circuit 100 receives information data in the management area demodulated by the demodulator 90 and performs predetermined signal processing or calculation accordingly. For example, a control signal is output to each partial circuit of the receiving device according to the received control signal, and the operation of the entire receiving device is controlled.
[0035]
The frame synchronization detection circuit 110 detects a frame synchronization signal by matched filter processing according to the conversion data obtained from the A / D converter 50.
The initial synchronization circuit and DLL circuit 120 generates an initial synchronization signal in accordance with the frame synchronization signal detected by the frame synchronization detection circuit 110, and further pulls in the frame synchronization timing using the DLL circuit.
[0036]
The frame counter 130 counts up with the frame synchronization detection signal as a trigger in a state where the frame synchronization signal is sufficiently drawn by the DLL circuit. Thereafter, the frame synchronization signal is detected stably. The count value of the frame counter 130 is reset according to the detected frame synchronization signal.
[0037]
When the frame synchronization is stably maintained, the packet synchronization detection circuit 140 detects the packet synchronization code S_SYNC arranged in each slot in the reserved area, and starts the information symbol to be transmitted in the non-reserved area. The packet synchronization code A_SYNC arranged in is detected.
The demodulation timing control circuit 150 controls the timing of FFT conversion processing in the Fourier transform circuit 70 according to the packet synchronization code S_SYNC or A_SYNC detected by the packet synchronization detection circuit 140. That is, the demodulation timing control circuit 150 generates an FFT window. As described above, the Fourier transform circuit 70 performs a Fourier transform on the data supplied from the S / P converter 60 while the FFT window is open. For this reason, the demodulation accuracy of received information depends on whether the timing of the FFT window is optimally controlled.
[0038]
A pseudo-random number sequence, for example, an M sequence has a feature that has a sharp peak value in an autocorrelation function. For this reason, the detection of frame synchronization and packet synchronization is performed according to the reception timing of the synchronization code when the synchronization code is included in the received data by calculating the cross-correlation value between the M-sequence data of the synchronization code and the received data. Thus, a peak appears in the calculated cross-correlation value. Capture of frame synchronization or packet synchronization can be realized according to the presence or absence of the peak value, and further, frame synchronization or packet synchronization can be maintained and stabilized according to the appearance timing of the peak in the cross correlation value.
[0039]
In the receiving apparatus shown in FIG. 4, the frame synchronization detection circuit 110 and the packet synchronization detection circuit 140 use the M sequence data similar to the frame synchronization code F_SYNC and the packet synchronization codes S_SYNC and A_SYNC described above to cross-correlate with the reception data. A value CORR is calculated, and it is determined whether or not a synchronization signal is detected according to the calculated cross-correlation value. For example, when the cross-correlation value CORR exceeds a preset threshold value TH, it is considered that a synchronization signal has been detected.
[0040]
5 to 8 are flowcharts showing procedures of synchronization signal detection, frame synchronization holding, stabilization, reservation, non-reserved area packet synchronization signal detection and demodulation timing control in the receiving apparatus shown in FIG. The operation of the receiving apparatus in the communication system of the present invention will be described below with reference to these flowcharts and the configuration diagram shown in FIG. Here, the frame synchronization means that the frame synchronization code F_SYNC is detected, the frame synchronization is pulled in accordingly, and the frame synchronization is stabilized. The packet synchronization means that the packet synchronization code S_SYNC or A_SYNC is detected. This means that packet synchronization is maintained and stabilized accordingly. As described above, the packet synchronization codes S_SYNC and A_SYNC may be the same M-sequence code. That is, the same packet synchronization code can be used in the reserved area and the non-reserved area.
[0041]
As shown in FIG. 5, the synchronization signal detection is configured by two processes of a frame synchronization process (step S1) and a packet synchronization process (step S2). 6 and 7 show the details of the processing of steps S1 and S2, respectively.
[0042]
As shown in FIG. 6, in the frame synchronization process, first, in step S11, it is determined whether or not the process is an initial synchronization process. In the case of the initial synchronization process, the process of step S12 is executed and not the initial synchronization process. Step S14 is executed.
In step S12, an initial synchronization signal acquisition process is performed. Here, the cross-correlation value CORR with the received data is calculated by the frame synchronization detection circuit 110 of the receiving apparatus using the same M sequence data as the frame synchronization code F_SYNC. When the cross-correlation value CORR exceeds a preset threshold value TH or when a plurality of cross-correlation values exceeding the threshold value TH are obtained, the maximum cross-correlation value is detected from them. At this point, the initial synchronization acquisition is considered successful.
[0043]
When the initial synchronization acquisition is successful, the initial synchronization circuit and the DLL circuit 120 determine the acquired initial synchronization signal, and the initial acquisition is restarted or the frame synchronization is pulled in according to the determination result.
Since the frame transmitted by the transmission device has a certain length, the frame synchronization signal is transmitted repeatedly with the frame length as a period. Therefore, in step S13, it is determined whether or not the captured frame synchronization signal has periodicity. If the captured frame synchronization signal has periodicity, it is determined that the captured frame synchronization signal is correct, and the process of step S14 is executed. The On the other hand, if the captured frame synchronization signal has no periodicity, the frame synchronization acquisition is an error, and the process returns to step S11 and the initial frame synchronization signal is acquired again.
[0044]
When the frame synchronization signal is correctly captured, the process of step S14 is executed, and the frame circuit is pulled in by the DLL circuit. In the DLL circuit, the delay time of the delay element is controlled in accordance with the timing of the captured frame synchronization signal, and the frequency or phase of the reference clock signal generated in accordance with the delay time is controlled. And a synchronous reference clock signal are reproduced. The reference clock signal is supplied to each partial circuit as a time reference in the receiving apparatus.
[0045]
Simultaneously with the frame synchronization pull-in, it is determined whether or not the frame synchronization is stable. If stable, the frame counter starts (step S16). If not stable, the frame synchronization pull-in is continued.
[0046]
Frame synchronization can be acquired by the frame synchronization processing described above. As a result of the frame processing, a reference clock signal synchronized with the clock signal used in the transmission apparatus is generated, and the frame counter counts based on the reference clock signal. In each frame, for example, the lengths of the management area, reserved area, and non-reserved area can be acquired in advance according to the control information included in the management area, so which data is received based on the count value of the frame counter. Whether the data belongs to the area can be recognized, and based on these pieces of information, packet synchronization processing S2 is performed, and demodulation of the received signal and data reproduction are controlled.
[0047]
FIG. 7 shows packet synchronization processing. First, it is determined whether or not the received data belongs to the reserved area (step S21). If the received data belongs to the reserved area, the process of step S22 is executed. If the received data does not belong to the reserved area, the process of step S26 is executed. Executed. If it is in the reserved area, in step S22, the timing of the packet synchronization window is controlled with reference to the frame counter. As described above, a synchronization symbol is provided for each slot composed of a plurality of symbols in the reserved area. The management area information data includes data indicating information such as the data length of the management area and the number of symbols of each slot in the summary area. For this reason, the control circuit 100 of the receiving apparatus can know the position information of the synchronization symbol provided for each slot in the summary area by demodulating the received management area information data. According to this information and the count value of the frame counter 130, the timing at which the synchronization symbol appears in the reserved area can be almost predicted.
[0048]
  Depending on the transmission conditions of the communication path, the synchronization symbol may deviate from the actually predicted timing. For example, the communication path is wireless, and it is affected by delays in the transmitter / receiver and propagation delays in the transmission path.Therefore,There occurs a phenomenon in which the timing of the synchronization symbol performed by the receiving apparatus fluctuates around several clocks from the predicted value. Therefore, when estimating the detection timing of the synchronization symbol in the reserved area with reference to the count value of the frame counter, the synchronization symbol in the reserved area is detected sequentially for several clocks before and after the timing of the synchronization symbol acquired from the information data. There must be. Here, it is defined that the packet synchronization detection window is open during the sequential detection.
[0049]
In step S23, it is determined whether or not the packet synchronization detection window is open. If the packet synchronization detection window is open, the process of the next step S24 is executed. Conversely, if the packet synchronization detection window is not open, Returning to step S22, the packet synchronization window is set with reference to the count value of the frame counter.
In this way, the process of predicting the approximate appearance timing of the packet synchronization signal in each slot of the reserved area according to the count value of the frame counter and opening the packet synchronization window accordingly to detect the packet synchronization signal This is called coarse adjustment of synchronization timing. By roughly adjusting the packet synchronization timing, the packet synchronization window is opened according to the appearance timing of the packet synchronization signal in the reserved area, and the packet synchronization timing can be detected in the packet synchronization window, and the demodulation timing is accurately adjusted accordingly. Can be controlled.
[0050]
In step S24, demodulation timing control is performed. FIG. 8 shows a processing procedure for demodulation timing control.
As shown in FIG. 8, first, in step S201, it is determined whether or not the current area is designated. For example, when performing packet synchronization of the reserved area, the reserved area ends, and when it enters the non-reserved area, the demodulation timing control ends. If it is determined that it is in the designated area, here, the reserved area, the process of step S202 is performed.
[0051]
In step S202, it is determined whether a packet synchronization signal is detected. When the packet synchronization signal is detected, the process of the next step S203 is executed. Conversely, when the packet synchronization signal is not detected, the process returns to step S201. The packet synchronization signal is detected by the packet synchronization signal detection circuit 140 in the receiving apparatus. The packet synchronization signal detection circuit 140 calculates a cross-correlation value CORR with the reception data input from the A / D converter 50 using the packet synchronization code S_SYNC or A_SYNC. When the calculated cross-correlation value CORR exceeds a preset threshold value TH, it is determined that a packet synchronization signal has been detected. If a plurality of cross-correlation values CORR exceeding the threshold value TH are detected at the same time, it is determined that synchronization is acquired when the maximum cross-correlation value is detected.
[0052]
When a packet synchronization signal is detected, in step S203, the count value DC of the demodulation counter is adjusted according to the timing of the detected packet synchronization signal, that is, the timing at which the peak value of the cross-correlation value appears. An FFT processing window for OFDM-demodulating the received data is set according to the count value DC of the demodulation counter. That is, the timing for opening the FFT window is controlled according to the count value of the demodulation counter. For this reason, the error rate of OFDM demodulation can be reduced by controlling the demodulation counter with high accuracy.
[0053]
Next, in step S204, 1 is added to the count value DC of the demodulation counter. In step S205, it is determined whether or not the count value DC of the demodulation counter is at the head of the data block. As a result of the determination, if the count value DC is at the head of the data block, the process of step S206 is executed. On the contrary, if the count value DC is not the head of the data block, the process returns to step S204, and 1 is added to the count value DC.
[0054]
In step S206, a block start timing signal is generated. In step S207, 1 is further added to the count value DC of the demodulation counter. In step S208, it is determined whether or not the added count value DC has reached the FFT processing start timing. As a result of the determination, if the count value DC has reached the FFT process start timing, the process of step S209 is executed. If the FFT process start timing has not been reached, the process returns to step S207, and the count value DC of the demodulation counter is set. 1 is added.
[0055]
In step S209, an FFT start timing signal is generated. An FFT start timing signal is input to the Fourier transform circuit 70. The Fourier transform circuit 70 starts FFT processing in response to the FFT start timing signal. That is, the FFT window is opened by the FFT start timing signal. In response to this, the Fourier transform circuit 70 performs FFT processing on a predetermined data length and performs OFDM demodulation processing.
[0056]
After the FFT start timing signal is output, it is determined whether or not the designated area has ended (step S210). As a result of the determination, when the designated area is finished, the demodulation timing control is finished. On the other hand, when the designated area is not finished yet, the process returns to step S201, the next packet synchronization signal is detected, and the next time accordingly. The timing control of the FFT processing is performed.
[0057]
By the above-described demodulation timing control, the packet synchronization processing in the reserved area is performed, the packet synchronization signal inserted in each slot is detected, and the demodulation counter is adjusted according to the timing of the detected packet synchronization signal, and accordingly The FFT window is opened. Therefore, in the reserved area, timing adjustment is performed according to the packet synchronization signal inserted for each slot, the demodulation timing, that is, the timing of the FFT window can be controlled with high accuracy, and the data error rate in OFDM demodulation Can be suppressed low.
[0058]
Next, timing control in the non-reserved area will be described.
As shown in FIG. 7, in step S24, demodulation timing control in the reserved area is performed, and each transmission symbol in the reserved area is demodulated accordingly, and information data is reproduced.
[0059]
In step S25, it is determined whether or not it is in the reserved area. If the result of the determination is that it is in the reserved area, the process returns to step S22 to set the packet synchronization window. On the other hand, if it is not in the reserved area, that is, if the reserved area has already ended, the process of step S26 is performed, and the demodulation timing in the non-reserved area is controlled.
[0060]
The demodulation timing control process in step S26 is the same as the timing process shown in FIG. That is, in the non-reserved area, the packet synchronization signal provided at the head of each data block is detected, the demodulation counter is adjusted according to the timing of the detected packet synchronization signal, and FFT is performed according to the count value DC of the demodulation counter. A window is opened. For this reason, in the non-reserved area, timing adjustment is performed according to the packet synchronization signal inserted for each data block, and the demodulation timing, that is, the timing of the FFT window can be controlled with high accuracy. It is possible to suppress the error rate of.
[0061]
Then, it is determined whether or not the non-reserved area has ended. If the result of the determination is that the non-reserved area has ended, the packet synchronization process is completed. On the other hand, if the non-reserved area has not ended, the process returns to step S26, the next packet synchronization signal is detected in the non-reserved area, and the next data block is demodulated according to the timing of the detected packet synchronization signal. Done.
[0062]
As described above, in the receiving device, the packet synchronization timing is roughly adjusted in the reserved area according to the count value of the frame counter, and the packet synchronization signal provided in the slot is detected with high accuracy in the packet synchronization window. Therefore, it is possible to realize high-precision demodulation in the reserved area. On the other hand, since the appearance timing of the packet synchronization signal cannot be predicted in the non-reserved area, the packet synchronization signal is detected without performing coarse adjustment of the packet synchronization timing, and the demodulation timing is controlled accordingly. The received data can be demodulated.
[0063]
As described above, in the communication system of the present invention, the transmission apparatus transmits a transmission frame including a management area, a reservation area, and a non-reservation area as a transmission unit, and a frame synchronization symbol including a frame synchronization signal at the head of each frame. A packet synchronization symbol including a packet synchronization signal is disposed for each slot of the reserved area, and a packet synchronization symbol including a packet synchronization signal is disposed at the head of the transmission symbol in the non-reserved area. In the receiving apparatus, a frame synchronization signal is detected by a frame synchronization detection circuit, the frame synchronization is held accordingly, a reference clock signal is generated, and a frame counter is controlled. The packet synchronization detection circuit detects the packet synchronization signal for each slot in the reserved area according to the count value of the frame counter, performs demodulation timing control accordingly, and demodulates the OFDM by FFT processing to reproduce the received data Since the demodulation timing is controlled and demodulated in the non-reserved area according to the detected packet synchronization signal, the packet synchronization signal can be detected with high accuracy in the reserved area, and the error rate of the demodulated data can be reduced.
[0064]
【The invention's effect】
As described above, according to the communication system and the receiving apparatus of the present invention, the frame synchronization is held according to the frame synchronization signal, and in the reserved area and the non-reserved area, the received information unit, for example, the slot area of the reserved area The demodulation timing can be adjusted according to the packet synchronization signal provided for each, the demodulation accuracy can be improved, and the error rate of the demodulated data can be reduced.
Based on the count value of the frame counter controlled according to the frame synchronization signal and the known control information, the demodulation timing is roughly adjusted in the reserved area, and then demodulated according to the packet synchronization signal detected for each slot. The timing can be adjusted with high accuracy. Further, in the non-reserved area, the demodulation timing can be adjusted according to the packet synchronization signal provided at the head of the transmission data block. Therefore, by using two or more different synchronization signals, the demodulation timing can be adjusted with high accuracy in the reserved area while maintaining frame synchronization, and the error rate of the demodulated data can be reduced.
Furthermore, by using two or more different synchronization signals, the demodulation timing can be corrected independently for each received information unit when the clock deviation is large between the transmitting and receiving devices, and the demodulation accuracy is improved. In particular, when demodulating variable-length received information, the demodulation timing can be optimized for each received information unit, and the error rate of demodulated data can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a transmission device of a communication system according to the present invention.
FIG. 2 is a block diagram showing another configuration example of the transmission device of the communication system according to the present invention.
FIG. 3 is a diagram illustrating a configuration of a frame transmitted by a transmission apparatus.
FIG. 4 is a block diagram illustrating a configuration example of a receiving device of a communication system according to the present invention.
FIG. 5 is a flowchart showing a procedure for detecting a frame synchronization signal and a packet synchronization signal.
FIG. 6 is a flowchart showing a procedure of frame synchronization detection, holding, and stabilization processing.
FIG. 7 is a flowchart showing a procedure for detecting a packet synchronization signal in reserved and non-reserved areas.
FIG. 8 is a flowchart showing a procedure of demodulation timing control.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Frame synchronization signal generation circuit, 2 ... Control signal generation circuit, 3 ... Packet synchronization signal generation circuit, 4-1, 4-2 ... Mapping circuit, 5 ... Transmission data synthesis circuit, 6 ... Inverse Fourier transform circuit, 7 ... Band limiting filter, 8 ... D / A converter, 9 ... Transmission circuit, 10 ... Antenna, 12 ... Selection circuit, 20 ... Preamplifier, 30 ... Frequency converter, 40 ... PLL circuit, 50 ... A / D converter, 60 ... Serial / Parallel converter (S / P converter), 70 ... Fourier transform circuit (FFT), 80 ... Parallel / serial converter (P / S converter), 90 ... Demodulator, 100 ... Control circuit, 110 ... Frame synchronization Detection circuit, 120 ... initial synchronization circuit and DLL circuit, 130 ... frame counter, 140 ... packet synchronization detection circuit, 150 ... demodulation timing control circuit.

Claims

According to the attribute of the transmission data, the transmission data is arranged in at least the first and second data areas, and the transmission data processing means for modulating the transmission data in each data area to form a transmission symbol;
First synchronization signal generating means for inserting a first synchronization signal into the first data area;
A transmitter comprising: a second synchronization signal generating unit that divides the second data region into at least two subregions and inserts a second synchronization signal for each subregion;
Reference clock generation means for generating a reference clock signal in the reception processing in accordance with the first synchronization signal included in the reception signal;
And a demodulation timing control means for controlling the demodulation timing of each sub-region in the second data area according to the second synchronization signal included in the received signal ,
The communication system in which the first and second synchronization signals are generated according to a signal of a real part of a modulated signal obtained by OFDM-modulating a predetermined data sequence .

According to the attribute of the transmission data, the transmission data is arranged in at least the first and second data areas, and the transmission data processing means for modulating the transmission data in each data area to form a transmission symbol;
First synchronization signal generating means for inserting a first synchronization signal into the first data area;
A transmitter comprising: a second synchronization signal generating unit that divides the second data region into at least two subregions and inserts a second synchronization signal for each subregion;
Reference clock generation means for generating a reference clock signal in the reception processing in accordance with the first synchronization signal included in the reception signal;
And a demodulation timing control means for controlling the demodulation timing of each sub-region in the second data area according to the second synchronization signal included in the received signal ,
The communication system in which the first and second synchronization signals are generated according to an imaginary part signal of a modulated signal obtained by OFDM-modulating a predetermined data sequence .

According to the attribute of the transmission data, one transmission unit is formed by a plurality of transmission data arranged in at least the first and second data areas, and the first synchronization signal is inserted into each of the transmission units. In the second data area, the receiving apparatus receives a modulated signal in which a second synchronization signal is inserted in each of at least two sub-areas composed of a plurality of transmission data,
First synchronization detection means for detecting the first synchronization signal from the received signal;
Reference clock generation means for generating a reference clock signal in reception processing in accordance with the first synchronization signal detected by the first synchronization detection means;
Second synchronization detecting means for detecting the second synchronization signal from the received signal;
Demodulation timing control means for controlling the demodulation timing of each sub-area in the second data area according to the second synchronization signal detected by the second synchronization detection means ,
The first and second synchronization signals are generated according to a signal of a real part of a modulated signal obtained by OFDM-modulating a predetermined data sequence .

According to the attribute of the transmission data, one transmission unit is formed by a plurality of transmission data arranged in at least the first and second data areas, and the first synchronization signal is inserted into each of the transmission units. In the second data area, the receiving apparatus receives a modulated signal in which a second synchronization signal is inserted in each of at least two sub-areas composed of a plurality of transmission data,
First synchronization detection means for detecting the first synchronization signal from the received signal;
Reference clock generation means for generating a reference clock signal in reception processing in accordance with the first synchronization signal detected by the first synchronization detection means;
Second synchronization detecting means for detecting the second synchronization signal from the received signal;
Demodulation timing control means for controlling the demodulation timing of each sub-area in the second data area according to the second synchronization signal detected by the second synchronization detection means ,
The first and second synchronization signals are generated according to an imaginary part signal of a modulated signal obtained by OFDM-modulating a predetermined data sequence .

A counter that counts the reference clock and controls a count value according to the timing of the first synchronization signal detected by the first synchronization detection unit;
5. The receiving device according to claim 3, wherein the second synchronization detection unit roughly adjusts the timing of detecting the second synchronization signal according to the count value of the counter.

In each transmission unit, following the second data area, a third data area is provided, and a third synchronization signal is inserted into the third data area,
Third synchronization detecting means for detecting the third synchronization signal;
Depending on the third detected by the synchronization detecting means the above third synchronization signals, according to claim 3 or 4, wherein a second demodulation timing control means for controlling the timing of the demodulation in the third data region Receiver.