JP4156810B2

JP4156810B2 - ATM cell bandwidth control device

Info

Publication number: JP4156810B2
Application number: JP2001084305A
Authority: JP
Inventors: 学柴田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2008-09-24
Anticipated expiration: 2021-03-23
Also published as: JP2002290453A

Description

【０００１】
【発明の属する技術分野】
本発明はＡＴＭセル帯域制御装置に関し，特に移動体通信システムにおけるＡＴＭセル帯域制御装置に関する。
【０００２】
近年，マルチメディアの種々の情報をＡＴＭ（Asynchronous Transfer Mode) セルにより伝達するようになった。このＡＴＭセルによる伝送では, 無線または有線の伝送経路により, 予め決められた一定の帯域（時間当たりのデータ伝送速度）に収めることが要求されている。また，遅延時間についても同様に，一定内にすることが必要であり，リアルタイムに処理することが求められる機器により遅延時間が異なる。また，１つの機器で，複数の伝送路（チャンネル）を介する情報を扱うことが必要とされる場合や，優先セルの透過が要求される場合にＡＴＭセルの帯域制御が必要とされる。
【０００３】
【従来の技術】
従来のＡＴＭ装置では，有線通信において帯域制御を行う場合，各機器（交換装置，伝送装置，伝送路）において処理または伝送が可能な限界による帯域が上限として制御を行ったり，チャンネル毎に帯域を割り当てられていると，ある時間の区切りを設けて，その間に伝送するセルの数を算出して一定量（帯域に対応）以下となるようセルする方法が用いられている。また，従来，無線帯域のような複数のチャンネルが使用される場合，チャンネル毎に一定以下となるような制御は行われていなかった。
【０００４】
移動通信については，ＩＴＵ（International Telecommunication Union)によるＩＭＴ−２０００（International Mobile Telecommunication System-2000) としての勧告が行われ，無線の通信方式としてＷ−ＣＤＭＡ（Wide-band Code Division Multiple Access)方式が提案されている。
【０００５】
図１４はＷ−ＣＤＭＡシステムの構成図である。図中，８０は移動機と無線で通信を行う無線基地局（ノードＢと呼ばれる），８１は無線ネットワーク装置（ＲＮＳで表示：Radio Network System) ，８２は無線ネットワーク制御装置（ＲＮＣで表示:Radio Network Controller)，８３は固定ネットワーク側と無線ネットワーク側との間でのユーザ信号のプロトコル変換制御を行うマルチメディア信号処理装置（ＭＰＥで表示：Multimedia Processing Equipment)，８４は移動機間または固定網とのスイッチングを行う移動マルチメディア交換システム（ＭＭＳで表示：Mobile Multimedia Switching System) ，８５はシステムの監視，制御を行うオペレーションシステム（ＯＰＳ：Operation System) である。無線基地局８０は移動機（図示省略）と無線で通信を行い，複数の無線基地局８０は無線ネットワーク装置（ＲＮＳ）８１を構成する無線制御装置（ＲＮＣ）８２により制御される。無線制御装置（ＲＮＣ）８２は複数の無線基地局８０を介する移動機について発着信接続制御，終話制御，ダイバーシチハンドオーバ制御（同一移動機から複数の無線基地局を経由して送られてくる信号の選択合成処理や複数無線基地局への複製分配処理等）を行う。また，無線制御装置（ＲＮＣ）８２はＭＰＥ８３や，ＭＭＳ８４と接続して信号処理やスイッチングを行う。
【０００６】
図１５はＷ−ＣＤＭＡシステムのプロトコル構成である。無線インタフェースのプロトコル構成は，レイヤ１（物理層），レイヤ２（データリンク層），レイヤ３（ネットワーク層）とから成り，各レイヤ間には下位の層から上位の層に提供されるサービスと，それを提供するためのサービスアクセスポイント（Service Access Point: ＳＡＰ）が定義され，レイヤ３とレイヤ２の間のＳＡＰでは論理チャンネル(Logical Channel) が，レイヤ２とレイヤ１の間ではトランスポートチャンネル(Transport Channel) が定義されている。更に，レイヤ１とノード間の通信を行うチャンネルとして物理チャンネル（Physical Channel) が定義されている。
【０００７】
レイヤ２は無線リンクの制御を行う無線リンク制御（ＲＬＣ:Radio Link Control)と無線リソースの割当て制御などを行うメディアアクセス制御（ＭＡＣ：Medium Access Control)の２つの副層に分かれ，レイヤ３が呼設定の呼制御（ＣＣ：Call Control) とユーザ情報の伝達の制御に分かれ，ユーザ情報の伝達制御は更にレイヤ２を直接制御する無線リソース制御（ＲＲＣ：Radio Resource Control) と高位の制御を行う移動管理（ＭＭ:Mobility Management) とで構成される。
【０００８】
なお，上記論理チャンネルはＭＡＣとＲＬＣの間で使用され，トランスポートチャンネルはＭＡＣとレイヤ１の間で使用される。論理チャンネルとトランスポートチャンネルの間のコネクション（対応関係）は予め決められている。例えば，論理チャンネルのＢＣＣＨをトランスポートチャンネルのＢＣＨと接続し，論理チャンネルのＰＣＣＨをトランスポートチャンネルのＰＣＨと接続し，論理チャンネルのＣＣＣＨはトランスポートチャンネルのＲＡＣＨと接続し，論理チャンネルのＤＣＣＨをトランスポートチャンネルのＦＡＣＨと接続する。
【０００９】
図１６は無線制御装置（図１４のＲＮＣ８２）のブロック構成を示す。図中，８０，８２は上記図１４の同じ符号に対応し，８０は各無線基地局（ノードＢで表す），８２は無線制御装置（ＲＮＣ）である。無線制御装置（ＲＮＣ）８２内の８２０は複数の無線基地局８０や，ＭＰＥ８３，ＭＭＳ８４と接続された各伝送路を収容し，ＡＴＭスイッチ（８２１）の各ハイウェイとのインタフェースをとるインターフェース回路，８２１はハイウェイ相互でＡＴＭセルをスイッチングするＡＴＭスイッチ（ＳＷ），８２２は装置内の基準タイミングの生成などを行うクロック制御，セル複製，障害制御等を行う回路，８２３はダイバーシティハンドオーバ（ＤＨＴ）の回路や，無線回線のＭＡＣ層多重分離処理を行うＭＡＣ（Madium Access Control)多重分離回路（Ｍ−ＭＵＸで表示）を備える回路，８２４はＭＳ（移動機：Mobile Station) ，外部装置，及びオペレーションシステム（図１４のＯＰＳ８５）等に対し呼処理等の制御信号の信号終端を行う信号終端回路（ＳＵで表示），８２５はメモリやプロセッサを含む制御回路（ＣＯＮＴで表示）である。
【００１０】
回路８２３内の多重分離回路Ｍ−ＭＵＸは，各ノードＢを通って最終的には無線を介して移動機と通信されるデータの流れを制御する。その時に伝送されるデータの量（帯域）は無線を介するために予め決められた帯域内に納まるように制御される。具体的には，決められた帯域を，パイプとして想定すると，その中には必ず流さなければならない複数の制御信号があり，即時に流す必要があるページング（呼び出し）信号（論理チャンネルのＰＣＣＨ），ブロードキャスト（報知）信号（ＢＣＣＨ），及び個別の共通制御用の信号（論理チャンネルのＣＣＣＨ）などであり，パイプの余った帯域を使って時間的な制約が少ないユーザ（個別）の制御信号（論理チャンネルのＤＣＣＨ）や，個別トラフィック信号（論理チャンネルＤＴＣＨ）などが伝送される。多重分離回路Ｍ−ＭＵＸは，これらの各種の信号を，下り方向については各ノードＢに対して多重化し，上り方向については各ノードＢからの信号を分離する制御を行い，次の図１７によりその構成を説明する。
【００１１】
図１７は従来の多重分離回路の構成例を示す。図中，９０はＢノード（図１４の８０）や，ＭＰＥ（図１４の８２）またはＭＭＳ（図１４の８３）等からのＡＴＭセル（個別のトラフィック用の論理チャンネルＤＴＣＨ(Dedicated Traffic Channel) ，ＣＴＣＨ(Common Traffic Channel)の信号）が入力される受信部である。９１は制御のための回路（図１６の８２２，８２３など）からの命令により制御用のＡＴＭセル（制御用の論理チャンネルＢＣＣＨ(Broadcast Control Channel) ，ＰＣＣＨ(Paging Control Channel)，ＤＣＣＨ(Dedicated Control Channel) 等）を発生する生成部である。９２は受信部９０と制御用ＡＴＭセル生成部９１からのＡＴＭセルを格納するバッファ，９３は複数種の信号の中から予め設定された帯域内で制御チャンネルとトラフィックチャンネルを組合せて出力するための複数種のチャンネル信号の各種の組合せパターンが記載された送信リストパターン，９４は優先リスト，９５は選択制御部，９６は送信部である。
【００１２】
バッファ９２に格納された各種の複数のＡＴＭセルは，選択制御部９５において，全体として予め決められた帯域に納まるように選択して制御される。その場合，送信リストパターン９３と優先リスト９４を参照する。送信リストパターン９３は図１７に例を示すような構成を備えており，複数種のチャンネル，ＰＣＣＨ，ＢＣＣＨ，ＤＣＣＨ，ＤＴＣＨ等の各信号種別の中のどの種別のＡＴＭセル（個数を含む）をどのように組合せるかを表す各種のパターンのリストが設定されている。選択制御部９５はバッファ９２に格納されたＡＴＭセルの種別，個数と送信リストパターン９３とを参照し，制限された帯域に収まるような送信パターンを検出すると共に，複数種の信号の中のどれを優先するか優先リスト９４を見てバッファ９２から選択する。選択されたＡＴＭセルは，送信部９６からＢノード（または逆方向のＭＰＥや，ＭＭＳ）へ送信される。
【００１３】
【発明が解決しようとする課題】
上記した無線制御装置（ＲＮＣ）における多重分離回路Ｍ−ＭＵＸでは，バッファに格納された複数種の信号（チャンネル）のＡＴＭセルを予め決められたパターンの中の何れのパターンに適合するか判別し，予め決められた帯域（無線）の中で必須のチャンネルと個別のユーザのチャンネルのための帯域を割り当てなければならないが，決められたフレーム周期（１０ｍｓ）の中で多数のパターンからなる送信リストパターンとバッファに蓄積されたＡＴＭセルの組合せの状態とを照合する場合，膨大な組合せについてそれぞれ処理を行うための時間がかかり，マイクロオーダで一つの処理を行っても，遅延が生じてセルの廃棄が発生するという問題があった。
【００１４】
また，チャンネル毎の帯域制御が必要であるが，従来の技術ではセルの判別とチャンネル毎の演算が必要であり遅延時間が大きくなるために困難であった。
【００１５】
更に，優先チャンネルのセルを透過する制御も処理が複雑になり，リアルタイムで処理することは困難であった。また，単位時間（１フレームが１０ｍｓ）でセルを区切る場合においても，セルの組合せによっては端数が生じてしまい，帯域をフルに，または時間軸上で平均的に出力することが難しいという問題があった。更に，単一のチャンネルでは困難であるので，複数のチャンネルで同様の処理をさせるには回路規模の増大を招くことになる。
【００１６】
本発明は無線制御装置の多重分離の機構において，送信リストパターンを使用せずに帯域制御を実現することが可能なＡＴＭセル帯域制御装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理構成を示し，１はセル種別判定部，２はセル管理情報生成部，３はセル積み込み制御部，４はＦＩＦＯ形式で情報を格納保持するセル管理情報格納部，５はメモリ管理部，６はＡＴＭセルの本体を記憶するためのメモリ，７はセル管理情報格納部へのセル管理情報の格納と読み出しのタイミング制御のための信号を生成するタイミング生成部，８はセル管理情報の中のフラグを確認するフラグ確認部，９は時間管理部，１０はＡＴＭセル送出制御部である。
【００１８】
本発明は，同一帯域（同じ無線基地局の一つの移動機向け）に含まれる複数種別のＡＴＭセルがセル種別判定部１に順次入力されると，セル種別判定部１ではＡＴＭセルのヘッダ（５オクテット）の後のペイロード（４８オクテット）を識別して，その中の情報部分（伝送すべきデータ）と残りの空情報（ダミーデータ）から，情報部分の長さを識別しＡＴＭセル種別を判別する（ＡＴＭセル種別は情報部分の長さにより決まる）。すなわち，情報部分の長さが異なるＡＴＭセルを受け付けて情報部分の長さにより種別を判別し，セル管理情報生成部２はセル種別判定部１から判別した情報長（種別）を受け取ると，対応するセル管理情報を生成する。セル管理情報の原理を図２を用いて説明する。
【００１９】
図２はセル管理情報生成の原理説明図である。この例ではセル種別がｍ種の場合で，▲１▼は種別１，▲２▼は種別２，▲３▼は種別３，▲５▼は種別ｍでそれぞれ単一のセルの場合であり，▲４▼の種別４は２つのセルに分離した例である。各ＡＴＭセルは５８オクテット（Ｏｃｔ，１オクテットとは８ビット）から成り，先頭の５オクテットはヘッダで，続く４８オクテットはペイロードであるが，Ｗ−ＣＤＭＡの制御用のチャンネルでは全てが情報部分（伝送すべきデータ部分）ではなく，ＡＴＭセル種別（チャンネル種別）に対応して情報部分の長さが異なり，ペイロードの残りの部分には空き（empty)を表す情報（ダミー情報）が設定されている。▲１▼〜▲５▼に示す各種別のＡＴＭセルの情報部分の長さ（オクテット数）がα１〜αｍ（但し▲４▼の場合は複数のセルのトータル数α4-1 ＋α4-2)である。これらの長さについて公約数を求めて（書き込み，読み出しの速度に対応し，最大公約数である必要はない），Ｎが求められると，このＮに対する各ＡＴＭセル種別の情報部分の長さになるための倍数としてβ１〜βｍを得ることができる。
【００２０】
セル管理情報は，２つのビット列により構成され，一方のビット列は，そのビット数が倍数（β１〜βｍ等）と同じであり，特定のビット状態（例えば“１”）に設定して情報長を表現する。すなわち，セル管理情報の情報長は元のＡＴＭセルの情報部分の大きさの１／Ｎがそのままビットの長さとなる。他方のビット列は，ＡＴＭセルの区切りを表すフラグが先頭に設定されている。なお，長さを表すので，１ビットデータにフラグ指示用に１ビットでトータル２ビット長が最低条件である。具体的には，３種のＡＴＭセルの情報部分が，それぞれ，▲１▼が２０オクテット，▲２▼が３０オクテット，▲３▼が４０オクテットである場合，公約数として１０を用いると，▲１▼の情報長は２ビット，▲２▼の情報長は３ビット，▲３▼は４ビットで表すことができる。
【００２１】
各ＡＴＭセルのセル管理情報の中のフラグも情報長と同じビット数であるが，それぞれのフラグ（先頭の１ビット）がセットされ，上記▲４▼の例のように２つのＡＴＭセルにまたがる場合は，フラグは複数セル分付加し，フラグを付ける場所は，セルが平均的に出力されるよう設定する。また，複数のセルであっても，情報が分割され，２セル等複数のＡＴＭセルを出力しなければならないセルについては（例えば，ＤＴＣＨ等１ＡＴＭセルに収まり切れない情報を持つものに関して），セル管理情報も１つのものとして扱い送出指示のヘッダだけが，実ＡＴＭセルの個数分あることになる。
【００２２】
図１の説明に戻ると，セル管理情報生成部２では図２の原理により生成されたセル管理情報は２ビット幅を持つビット列に変換されてセル積み込み制御部３の制御によりセル管理情報格納部４に書き込まれる。なお，通常は入力されるセルについてはどの様な情報形態であるかは既知のものであるか上記の公約数Ｎは予め与えられ，その公約数により演算，またはテーブルを用意しておき，そのパターンに当てはまるセルについてセル管理情報を引き出すようにすることができる。セル管理情報格納部４の書き込みと同時に，対応するＡＴＭセル本体もセル積み込み制御部３によりメモリ管理部５に供給される。メモリ管理部５はそのＡＴＭセルをメモリ６に書き込む。メモリ６への書き込み位置はセル積み込み制御部３によるセル管理情報格納部４への格納位置に対応して順に書き込まれ，これにより出力に際してＡＴＭセルを容易に出力させることが可能となり，セル管理情報とリンクして管理することができる。但し，ＡＴＭセルが優先セル（一定時間内に必ず送出すべきセル）の場合は，セル積み込み制御部３の制御によりセル管理情報格納部４の中間位置に書き込まれると，メモリ管理部５はそのＡＴＭセルを対応する位置に書き込みを行う。また，セル管理情報格納部４へセル管理情報を書き込む時にフルの場合は，セル管理情報の積み込みが不能となるので，メモリ６へ書き込まれることなく廃棄される。
【００２３】
セル管理情報格納部４はＦＩＦＯ形式で動作するが，その深さは当該機器においてＡＴＭセルの送信（または受信）する周期として許容される時間と相関関係を持ち，許容される時間に対してセル管理情報の使用時に同一となるように設定される。このことから，遅延が当該機器に対して許容されない値になると，積み込み時に判別でき，そのまま廃棄処理が行われ，空きがある限り積み込みができ，複雑な演算なしに送出管理ができる。セル管理情報格納部４からデータを引き抜く速さは，ＡＴＭの情報部分の量をセル管理情報に変換した時の圧縮率（公約数Ｎに対応）により一義的に決定される。
【００２４】
セル管理情報格納部４から出力されるデータのうち，データの長さに相当するビットはそのまま順に１ビットずつ引き抜かれていき，時間調整機能を果たす時間管理部９に渡される。時間管理部９は情報長を表すビットを判別し空き状態（セルが無い状態）か否かを判別する。また，フラグ確認部８は，フラグを検出するとＡＴＭセル送出制御部１０に通知し，ＡＴＭセル送出制御部１０はフラグが出力された時点でこれに対応するＡＴＭセルをメモリ管理部５に対して読み出すよう制御して，メモリから対応するＡＴＭセルの本体を読み出して出力する。
【００２５】
図３は時間管理の動作原理を示す。ＡＴＭセルをセル管理情報格納部４に入力する場合，ＡＴＭセル積み込み制御部３で入力するセルが優先セルでないと，セル管理情報格納部４に入力しようとしている情報量（ビット長）以上の空きがあるか判別し，空きがあれば入力が行われ，空きがなければ廃棄され，メモリ６への書き込みまたは廃棄も同時に制御される。セル管理情報格納部４の出力条件は，タイミング生成部７により決まり，ここから出力されるタイミングは帯域制御の幅により決まり，時間管理部９により管理される。このタイミング生成部の速度により，ＡＴＭセルの送出する速さが決定されるため，実質的に伝送路に対する帯域が決まる。フラグ確認部８は，この例ではフラグが“１”であると，ＡＴＭセル送出制御部１０に対しＡＴＭセルの送出を実行させる。
【００２６】
図４は優先セルを含む時間管理の動作原理を示す。ＡＴＭセルを最も大きく遅延することができるセルを基準としてセル管理情報格納部４の深さ（容量）は決められ，最大遅延となるセルは先端部４ａから入力されるが，優先セルがある場合はそのセルに許される遅延時間に対応した途中（先端と出力端の間）の箇所４ｂからの入力となる。最大遅延の深さをＸとすると，次の式が成り立つ。
【００２７】
Ｘ＝最大遅延許可時間／（１セル／Ｎ）×タイミング周期
一方，優先セルの入力箇所４ｂまでの深さは次の式で表される。ここで，処理遅延とは，入力箇所にあったセルがさばけるまでに必要な時間を表し，予め入力ポインタの深さから引いておく。
｛（優先セル遅延許可時間）／（優先セル／Ｎ）｝−処理遅延
優先セルは，その入力箇所４ｂに空きがある場合はそこから優先セルを入力するが，優先セル以外のセルは先端部４ａからの入力となるため，優先セルより後になり出力が遅くなる。優先セルは強制的に中間に積まれるので，先端より入力されるセルがさばけなくなるとあふれ，この状態が廃棄条件となる。また，優先セルの入力箇所４ｂに先に積み込まれたセルが残っていた場合には，そのセルが処理されてから優先セルを積むことになる。
【００２８】
図５は複数チャンネル処理の原理構成を示す。図中，１ａは入力するＡＴＭセルの種別とノードＢのチャンネルを判定するセルチャンネル（セルＣＨ）判定部，２−１〜２−３はセル管理情報生成部，３ａはＡＴＭセル積み込み制御部，４−１〜４−３はセル管理情報格納部，５はメモリ管理部，６はメモリ，７ａは第１タイミング生成部，７ｂは第２タイミング生成部，８−１〜８−３はフラグ確認部，１０はＡＴＭセル送出制御部，１１はチャンネル情報を格納するＡＴＭ送出用積み上げ制御部である。なお，この構成における「チャンネル」とは，各ノードＢにより使用されるチャンネルを意味し，そのチャンネルの中にはノードＢと無線により通信を行う端末との間で送受信される各種無線チャンネルを含む。
【００２９】
ＡＴＭセルがセルチャンネル判定部１ａに入力すると，チャンネル１〜チャンネル３のそれぞれの帯域に対応するブロック（チャンネル対応のセル管理情報生成部２−１〜２−３をはじめとする各ブロック）の何れかに分けられ（各ＡＴＭセルにチャンネルを表す情報が含まれている），それぞれのブロック内で帯域制御を行う。各チャンネルのブロックに分けられたＡＴＭセルは，それぞれセル管理情報生成部２−１〜２−３においてセル種別（セル内の情報部の長さ）を識別し，上記図２に説明した方法で情報長とフラグが設定され，その内容はＡＴＭセル積み込み制御部３ａで対応するセル管理情報格納部４−１〜４−３に格納される。この時，メモリ管理部５によりＡＴＭセルの本体をメモリ６に記憶する。各チャンネルのセル管理情報格納部４−１〜４−３に積み込んだセル管理情報はタイミング生成部７のタイミングでシフト制御され，出力端からフラグの状態をフラグ確認部８−１〜８−３で判別し，フラグを検出すると，ＡＴＭ送出用積み上げ制御部１１にチャンネル番号を時分割多重で積み上げる。なお，この構成では，各セル管理情報格納部４−１〜４−３に書き込まれたセル管理情報の中の情報長を表すビット列は，出力端から出ても利用されない。
【００３０】
第１タイミング生成部７ａはＡＴＭの伝送路における最高速度でセルの送出を行うよう，ＡＴＭ送出用積み上げ制御部１１からチャンネル情報を抜き出し，順にＡＴＭセルの送出を行う。よってこの時点では帯域制御を意識することなく，その前段階で帯域制御は行われる。
【００３１】
図６はセル管理情報格納部による遅延時間算出の原理構成を示す。図中，３，４，７，８の各符号は上記図１と同じで，３はＡＴＭセル積み込み制御部，４はセル管理情報格納部，７はタイミング生成部，８はフラグ確認部を表す。９ａはポインタ格納部，９ｂは遅延時間演算部，９ｃは遅延時間通知部である。
【００３２】
遅延時間を算出する場合，セル管理情報格納部４内のデータが入力されている上限を示すポインタを格納するポインタ格納部９ａを設け，その値から現時点でのデータの残量を算出し，その残量の示すデータの送出時間を遅延時間演算部９ｂで演算する。遅延時間は周期×ポインタ値により求められる。この時，データの上限はポインタにより示されるため，セル管理情報格納部４については１ビット操作が可能となる。すなわちポインタの表す点より中間に入力させる優先セルの位置管理についても可能となり，回路的についても同時に帯域制御を行わなければならないチャンネルが増えた場合，ポインタの遅延時間演算部９ｂを共通使用し，セル管理情報格納部４のビット数を減少させることにより総合的に回路の減少を実現できる。演算により求めた遅延時間は遅延時間通知部９ｃにより上位装置に通知され，この機器の繁忙（負荷）状態を知らせることができる。
【００３３】
【発明の実施の形態】
図７，図８は実施例の構成（その１），（その２）である。この実施例には本発明により提案された新たな技術であるセル積み込み制御部（図１の３），セル管理情報格納部（図１の４），時間管理部（図１の９）を中心として示すが，ＡＴＭセル本体をメモリに格納し，出力する構成（図１のメモリ管理部５とメモリ６）は図示省略されている。
【００３４】
図７，図８において，１はセル種別判定部，２はセル管理情報生成部であり，３ａ〜３ｎ，３ｐはセル管理情報をセル管理情報格納部への書き込み（ライト）制御のための回路であり，９ｄ〜９ｉはセル管理情報格納部からの読み出し（リード）制御のための回路である。また，４ａ，４ｂはセル管理情報格納部４に対応し，４ａは最大遅延時間が許容される通常種別のセルのセル管理情報を格納する２ビット幅のＦＩＦＯ形式で書き込み読み出しを行うメインメモリであり，４ｂは優先種別（遅延時間を少ないことが要求される種別）のセルのセル管理情報を格納するメインメモリ４ａと同様の構成を備えるサブメモリである。
【００３５】
セル種別判定部１で入力するＡＴＭセルの情報長を識別してセル種別を判定する。この実施例では，セルの種別を４種とし，その中の２種のセル（種別１，種別２とする）が優先の種別で，残りの２種のセル（種別３，種別４とする）が普通の種別（最大遅延時間が許容される種別）とする。セル管理情報生成部２では，各セルの種別を判別すると，各セルの最大公約数により情報部分の長さ（オクテット数）を除算し，セル管理情報の中の情報長（ビット列）を決定する。ライト回数指示部３ａは加算器３ｅに対し，アドレスを生成するための加算指示を情報長（ビット列）に応じて順次発生すると共に，判定したセルの種別に応じてメインメモリ４ａ（普通種別）かサブメモリ４ｂ（優先種別）の何れかのライトポインタを駆動し，ライト（書き込み）動作を行う各回路にも情報長に応じたライト指示の回数が指定されることで，セル管理情報の２ビット幅（情報長とフラグのビット）で指定された各ビット列がライト指示の回数だけメモリにライトされる。ライトの際は，各メモリのライトアドレスを発生するための最大遅延ライト開始アドレス値を保持するレジスタ３ｂが使用され，このレジスタに示された値に従って特定のアドレスへ書き込みが行われる。このレジスタ３ｂはライト動作が行われると，書き込まれたデータ長相当の値が加算されて，次の書き込みのために保持される。
【００３６】
メインメモリ４ａ，サブメモリ４ｂは２ビット幅を１組として記憶するが，４ビット幅のものを用いても良く，また２ビット幅でなくて情報長とフラグを別のメモリとして独立して設けてもよい。
【００３７】
メインメモリ４ａはセル管理情報を積み込み，一定の速度（時間）で吐き出すことにより，出力するセルの時間管理を行う。このメモリに対して示されるポインタは読み出しを指示するリードポインタ，書き込み（現データの最上位を示すポインタ）及び，読み出しているポイントより優先セルが許可できる時間だけ遅延した位置に相当するポイント（中間監視ポイントという）を示すレジスタ３ｆが設けられている。また，サブメモリ４ｂには，読み出しのポイントと書き込みのポイントが用意されている。
【００３８】
書き込みの際は中間監視ポイントの中を読み出して確認し，この結果に応じて書き込むメモリを決め，書き込まれた側のアドレスは更新される。基本的にメインメモリが空いている場合はそこに書き込まれ，詳細な動作のフローは後述する図１１，図１２に示す。サブメモリに書き込みを行う場合，その中間監視アドレスの値が中間監視アドレス格納配列３ｆに保管され，古い順に並べられている。書き込み時には，中間監視ポイントだけでなく，最大遅延に基づく上限が決められており，上限値は最大遅延許可ステップ数に示されており，この値と現メモリリードポイントとの差分により決められる。ライトポイントがこの上限を越えた場合，書き込み動作は停止し，その時点の優先セルを除く通常セルは廃棄される。なお，優先セルはこれに関係なくサブメモリに書き込まれる。
【００３９】
中間監視ポイントは優先セルの遅延許容ステップ数とメモリリードポイントの差及び，サブメモリに入力されている，優先セルの数量を差し引いた値になっており，最大でも優先セルの遅延時間を守るように構成されている。この範囲がマイナスになる場合は，入力されるセルの許容量を越えるものとし，アラーム生成を行い，アラーム時においては入力セルの制限，通知を行う。
【００４０】
読み出しは，リードポインタの値が，中間監視アドレス格納配列と等しくない場合に，メインメモリ側から順に読まれることになる。中間監視アドレス格納値と等しくなった場合は，メインメモリが１つのセルの読み出し途中である場合を除いて，サブメモリを読みにゆく。サブメモリには優先セル情報があり，この情報を順に読み出し，空になった時点にメインメモリ側の読み出しに戻る。メインメモリのデータが１つのセルの読み出し途中である場合には，そのセルの読み出し完了後サブメモリ側に読み出しに行く。メインメモリが示すポインタは終了した位置を示しているので，サブ側から戻った時読み出しを開始できる。なお，中間監視ポイントに対して与えられる遅延許可は，このようにメイン側の途中で切替わりが発生することを考慮し，その分を差し引いておく値を設定してある。
【００４１】
次に図９，図１０は実施例の構成（図７）中のメモリ監視制御部の詳細構成（その１），（その２）を示す。図中，２，４ａ，４ｂは上記図７，図８の同一の符号の各部に対応し，説明を省略する。３００〜３１２はセル管理情報をメインメモリ４ａまたはサブメモリ４ｂへ書き込み（ライト）制御するための回路であり，９００〜９０９はメインメモリまたはサブメモリからセル管理情報の読み出し（リード）制御のための回路である。
【００４２】
セル種別判定部１で入力するＡＴＭセルの情報長を識別してセル種別を判定する。この構成では，ライト側回路としてレジスタ３００の中間監視アドレス値，レジスタ３０７の最大遅延ライト開始アドレス値，レジスタ３０８の優先セル時間管理メモリライトアドレス値，レジスタ３０２の最大遅延許容ライトアドレス値が用意されている。レジスタ３００の中間監視アドレスはメインメモリ側の優先セル挿入箇所の監視を行うためのアドレスを確保するレジスタであり，リードアドレスにより変化する。最大遅延許容ライトアドレスレジスタ３０２はメインメモリ側のセルの書き込み上限のアドレスを確保するレジスタであり，メインメモリ側の蓄積量により変化する。またこの値は最大遅延許容ライトアドレス値により上限を決められる。優先セル時間管理メモリライトアドレスのレジスタ３０８は，サブメモリ４ｂ側の優先セル書き込み上限値のアドレスを確保するレジスタで，サブメモリ４ｂ側の蓄積量により変化する。最大遅延許容ライトアドレス値のレジスタ３０２は，メインメモリ側の最大遅延が許容される優先セル挿入箇所の監視を行うためのアドレスを確保し，リードアドレス，サブメモリ側の蓄積量により変化する。
【００４３】
優先セルを挿入する箇所である中間部の監視があるが，このアドレスに書き込まれているデータを判別し，どのメモリのどのポイントに書き込まれるか決めるため，メインメモリリード部９０２とそのビット判定部９０３がある。ビット判定は，単純なゲートにより構成され，結果のビットがそのままメイン側メモリライトコントロール信号生成部９０９とサブ側メモリライトコントロール信号生成部９０６のイネーブル信号として使用される。ライト動作を行ったメモリ側のライトポインタ（最大遅延ライト開始アドレス値，優先セル時間管理メモリライトアドレス値）はセルの大きさ相当の値が加算され，レジスタに再び格納される。
【００４４】
最大遅延セルについてはメインメモリ側にライトする際，最大遅延許容ライトアドレス値とライトポイントの比較を行い，最大許容値が上回った場合に，メインメモリへの書き込みが行われ，逆の場合はセルの廃棄となる。
【００４５】
リード側ではレジスタ９０５のメインメモリリードアドレス値，レジスタ９０４の優先セル時間管理メモリ（サブメモリ）リードアドレス値が用意されている。メインメモリリードアドレス値は，メインメモリより定期的に読み出されるよう，リードポイントの位置を示しており，読み出される毎にインクリメントされる。優先セル時間管理メモリ（サブメモリ）アドレス値はリード対象がサブメモリへと移った時に，サブメモリ側の読み出しアドレスを管理しており，読み出す毎にインクリメントされる。
【００４６】
メイン側かサブ側のいずれかを判別するための機構として，それぞれのメモリより読み出した値を判別する回路があり，簡単なゲートで構成されている。この判定はライト側で優先セルを積まれた際，その積まれたポイントを保持している中間監視アドレス保持値とメイン側リードポイントが等しくなった場合に，判定動作を行い，それぞれのメモリコントロール機構への制御を行う。
【００４７】
図１１は実施例におけるメモリライト動作のフローチャートであり，主に上記図７，図８の構成において実行される（図９，図１０でも同様の動作となる）。
【００４８】
入力待ちの状態で，ＡＴＭセルが入力すると，種別が優先セルか否か判別し（図１１のＳ１），優先セルでなければ，サブメモリ（図７〜図１０の４ｂ）に積まれているデータ量＝サブメモリライトアドレス−サブメモリリードアドレスを求める（図１１のＳ２）。次に，通常セルの最大遅延許容値（ＭＡＸ設定値という）を求め（図１１のＳ３），積み込むポイント（ライトポインタ）がＭＡＸ設定値以下であるか判別し（同Ｓ４），以下でない場合は当該セルを廃棄し（同Ｓ５），以下の場合はメインメモリ４ａにセル管理情報を書き込み（同Ｓ６），メインメモリライトポインタをセルの情報部の長さに対応するビット数分だけ加算する（同Ｓ７）。
【００４９】
上記ステップＳ１において，優先セルであることが分かると，中間監視ポイントのメインメモリの値（２ビット幅の１組）を読み込み（図１１のＳ８），指定フラグ（指定された位置の２ビットを意味する）のビット状態を判別する（同Ｓ９）。フラグのビットが“００”であって「空」の場合は，メインメモリに「００」を書き込み（図１１のＳ６），メインメモリ側のポインタを更新する（同Ｓ７）。「空」でない場合は，サブメモリに積み込まれ，サブメモリポインタが更新される。すなわち，中間監視アドレス格納配列（図７，図８の３ｆ）に中間監視アドレス値（図７，図８のレジスタ３ｈに保持）を格納し（図１１のＳ１１），中間監視アドレス格納配列位置を＋１（次配列）し（同Ｓ１２），サブメモリに中間監視アドレス値（図７，図８のレジスタ３ｈ）より指定量をライトする（同Ｓ１３）。続いて，サブメモリのライトポイントをセル長（ビット列）だけ加算して更新する（図１１のＳ１４）。また，この時の中間監視ポイントは配列に保持され，リード時に古い順に読み出される。
【００５０】
このようなライト動作によれば，読み出しを意識することなく，セルの書き込み及び管理を行うことができ，優先セルを最適なポイントに挿入することが可能となる。また，メモリについても最小のビット幅で構成することができ，更にビット幅の大きなメモリでも有効に利用することができる。
【００５１】
図１２は実施例におけるメモリリード動作のフローチャートである。このフローチャートも主に上記図７，図８の構成で実行される（図９，図１０でも同様の動作となる）。
【００５２】
リードにおいては，一定周期を発生するクロックに応じて出力し，動作の起点はクロックのエッジとする。タイミング生成されて読み出し用メインメモリポインタが書き込みで保持された中間監視ポイントの配列に示された値と等しくなるかどうか判断する。すなわち，読み出しタイミングが生成されると（図１２のＳ１），中間監視アドレス格納配列保持アドレスからメインメモリリードポイントアドレスを減算することで，メインサブ切換え変数を求め（図１２のＳ２），メインサブ切換え変数が０であるか判別する（同Ｓ３）。０でなければ，優先セルの読み出し要求が無いとし，メインメモリより読み出しを行う。すなわち，メインメモリリードポイントのデータを読み込み（図１２のＳ４），読み込んだメインデータが“００”であるか判別する（同Ｓ５）。“００”でない場合，メイン側リードポイント＝リードポイント＋１とし（図１２のＳ６），次の読み出しタイミングの生成（同Ｓ１）を待つ。読み込んだデータが“００”で空きの場合は，ポインタをインクリメントせず，そのままの値として，新たなセルが書き込まるまでに同じポイントで待つ。
【００５３】
上記ステップＳ３において，メインサブ切換え変数が０の場合（中間監視アドレス保持配列に示された値とリードポインタが等しくなった場合），メインメモリリードポイントが示すデータを読み込み（図１２のＳ７），そのデータが“１０”であるか（１つのセル長のデータの途中であるか）の判別をする（同Ｓ８）。“１０”である場合は，そのままメインメモリ側を読み出し，メイン側リードポイントをインクリメント（＋１）する（図１２のＳ１３）。このセルが終了し，次のセルの先頭“０１”または次のセルが無い場合（“００”の時），サブメモリリードポイントが示すサブメモリのデータを読み込み（図１２のＳ９），そのデータが“００”（空きを表す）であるか判別する（同Ｓ１０）。“００”でない（データがある）場合は，サブ側リードポイントをインクリメント（＋１）し（同Ｓ１１），次のポイントのデータの読み出しを続ける。ステップＳ１０において，サブメモリからのデータが“００”である場合は，それまでのデータの読み出しが完了したので，中間監視アドレス格納配列保持アドレスをクリアし（図１２のＳ１２），次の配列へと制御を移しておく。
【００５４】
この動作によれば，読み出しのセルを狂わせることなく，正しく読み出すことができ，簡便な構成で確実な時間管理を行うことができる。
【００５５】
図１３は複数チャンネル処理を行う実施例の構成である。この構成は上記図５に示す複数チャンネルの原理構成を実現するための実施例である。なお，この実施例において「チャンネル」は
図中の１ａ，３ａ，４−１〜４−３，５，１０，１１は上記図５の同一符号の各部に対応し，１ａはセルチャンネル判定部，３ａはＡＴＭセル積み込み制御部，４−１〜４−３はセル管理情報格納部，５はメモリ管理部，１０はＡＴＭセル送出制御部，１１はチャンネル番号を並列に記憶するＦＩＦＯを備えるＡＴＭセル送出用積み上げ制御部である。２ａはセル管理情報生成部，７０は第１クロック回路（図５の７ａに対応），７１は第２クロック回路（図５の７ｂに対応）である。また，５０〜５７は複数チャンネルのセル管理情報の書き込み，読み出しを行うための各種の回路であり，５０−１〜５０−３はチャンネル番号積み込みイネーブル信号生成部，５１−１〜５１−３はチャンネル番号保存レジスタ，５２−１〜５２−３は各チャンネルイネーブル信号生成部，５３は複数のチャンネルイネーブル信号生成部５２−１〜５２−３を順番にイネーブルにするようループ制御を行うループカウンタ，５４−１〜５４−３は出力切換バッファ，５５ａはアンド回路，５５ｂはオア回路，５６は指定チャンネルメモリリード制御部，５７−１〜５７−３は各チャンネルに対応するセル管理情報を格納するメモリのリード制御部である。
【００５６】
上記図１３の動作を概説すると，上記図５に説明した原理により入力したＡＴＭセルは，チャンネルに対応するブロックに分けられ，セル管理情報格納部４−１〜４−３のそれぞれに格納され，ＡＴＭセル本体はメモリ管理部５によりメモリ６に記憶される。セル管理情報格納部４−１〜４−３からリード制御部５７−１〜５７−３の制御により読み出されたデータ（２ビット幅）は，そのデータ中にセルを送出するフラグを持っているかまたは空であるかを，チャンネル番号積み込みイネーブル信号生成部５０−１〜５０−３において判定され，フラグを持っているとチャンネル番号積み込みイネーブル信号を生成し，対応する各チャンネルイネーブル信号生成部５２−１〜５２−３が駆動される。
【００５７】
各チャンネルからの信号をＡＴＭセル送出用積み上げ制御部１１に入力する順序を決めるため，ループカウンタ５３により各チャンネル間を順に回しつづけ，該当するチャンネルが出力されるよう各チャンネルイネーブル信号生成部５２−１〜５２−３の一つから出力切換えバッファ用イネーブル信号が生成される。出力切換バッファ５４−１〜５４−３には，該当するチャンネルのセル本体の格納情報（各チャンネル番号保存レジスタ５１−１〜５１−３からのチャンネル番号）があり，この情報がＡＴＭセル送出用積み上げ制御部１１のＦＩＦＯへ積まれる。
【００５８】
ＡＴＭセル送出用積み上げ制御部１１のＦＩＦＯでは，出力速度に応じたクロックを発生する第２クロック回路７１により出力し，その結果は指定チャンネルメモリリード制御部５６へ送られ，ＡＴＭセル本体はメモリ管理部５の制御によりメモリ６から読み出され，ＡＴＭセル送出制御部１０から出力される。
【００５９】
この図１１に示す実施例によれば，各チャンネルからの出力制御が簡単な回路により構成することができ，カウンタによるループ状イネーブルタイミングを生成することにより，各チャンネルの送信輻輳状態を容易に回避することが可能となる。
【００６０】
（付記１）実データ長が異なる複数種類のＡＴＭセルを入力して所定の帯域となるよう制御を行うＡＴＭセル帯域制御装置において，入力するＡＴＭセルの種別を判別するセル種別判定部と，判定したセル種別に対応する実データ長を表す情報を含むセル管理情報を生成する手段と，前記セル管理情報をＦＩＦＯ形式で格納するセル管理情報格納部と，セル管理情報の格納と共にＡＴＭセル本体を格納するメモリとを備え，前記セル管理情報格納部のセル管理情報を帯域に対応する遅延時間内に出力端から取り出してセル管理情報の存在を確認する手段と，セル管理情報が存在するとその実データ長に相当する時間に前記メモリから前記セル管理情報に対応するＡＴＭセルの本体を読み出して送出するＡＴＭセル送出制御部とを備えることを特徴とするＡＴＭセル帯域制御装置。
【００６１】
（付記２）付記１において，前記セル管理情報格納部は，入力端と出力端の間に前記管理情報を割り込んで入力するための中間入力部を備え，前記セル種別判定部が，入力するＡＴＭセルが遅延時間が通常種別より短い優先種別であることを判定すると，発生したセル管理情報を前記セル管理情報生成部の前記中間入力部から格納すると共に前記メモリの対応する位置にＡＴＭセルを格納して，当該ＡＴＭセルを前記入力端から入力した時より短い遅延時間で出力することを特徴とするＡＴＭセル帯域制御装置。
【００６２】
（付記３）付記１において，前記セル管理情報は，ＡＴＭセルの実データ長に比例した個数のビットから成るビット列とセル管理情報の区切りを表すフラグを表すビット列とを含み，前記セル管理情報格納部の出力端から，セル管理情報のフラグを検出することによりセル管理情報の先頭を識別し，前記ビット列を用いて出力されるＡＴＭセルの時間管理を行うことを特徴とするＡＴＭセル帯域制御装置。
【００６３】
（付記４）付記１において，前記セル管理情報格納部を複数個設け，一方のセル管理情報格納部に遅延時間を通常の長さの通常種別のＡＴＭセルのセル管理情報を格納し，他方のセル管理情報格納部に遅延時間が通常種別より短い優先種別のＡＴＭセルのセル管理情報を格納し，優先種別のセル管理情報を優先して読み出すことを特徴とするＡＴＭセル帯域制御装置。
【００６４】
（付記５）付記１において，前記セル管理情報格納部に格納された情報量を測定することによりデータのトラヒック量及び廃棄数を得ることを特徴とするＡＴＭセル帯域制御装置。
【００６５】
（付記６）付記１乃至５の何れかに記載のＡＴＭ帯域制御域制御装置は，複数の無線基地局，移動交換機，信号処理装置等を収容してＡＴＭセルの多重分離を行う機構として設けたことを特徴とするＡＴＭセル帯域制御装置。
【００６６】
（付記７）実データ長が異なる複数種類のＡＴＭセルをそれぞれ入力する，複数の機器に対応した複数の帯域（チャンネル）を制御するＡＴＭセル帯域制御装置において，入力するＡＴＭセルのチャンネルを識別する手段と，各チャンネル別に入力するＡＴＭセルの種別を判別するセル種別判定部と，判定したセル種別に対応する実データ長を表す情報を含むセル管理情報をチャンネル別に格納するＦＩＦＯ形式で格納するセル管理情報格納部と，判定したチャンネル番号を格納する手段と，セル管理情報の格納と共にＡＴＭセル本体を格納するメモリとを備え，前記チャンネル対応のセル管理情報格納部から出力された各セル管理情報の内容を，時分割で順次検出すると，対応するチャンネル番号を順次ＦＩＦＯ形式で格納する格納部を設け，前記格納部から順次読み出したチャンネル番号から前記メモリから対応するＡＴＭセルを送出することを特徴とするＡＴＭセル帯域制御装置。
【００６７】
【発明の効果】
本発明によれば，通信機器内での遅延を最小限に留める必要があるＡＴＭセル（優先セル）と，パケットのような非リアルタイム性のセル（通常セル）について同一の構成で帯域制限，セル廃棄，遅延管理を行うことができ，且つセルの管理が複雑な回路や，ＣＰＵ等の演算回路を用いることなく可能となる。
【００６８】
更に，処理についてはリアルタイムで行われ，瞬間的に帯域を外れる事態が発生することがない。また，優先的に送出すべき優先セルについても，遅延無く送出することが可能であり，他セルが妨げになることが無くなる。
【００６９】
リアルタイムで時間の区切れが無いような構成が可能であるため，帯域を無駄なく使用することができ，無線等に用いるセルの帯域制限について有効となる。
【００７０】
また，セル廃棄やトラヒックの測定が容易であり，且つ遅延時間のモニタリングができるため，機器の輻輳状態の監視や，外部よりのセル入力停止等の基礎データの生成が確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】セル管理情報生成の原理説明図である。
【図３】時間管理の動作原理を示す図である。
【図４】優先セルを含む時間管理の動作原理を示す図である。
【図５】複数チャンネル処理の原理構成を示す図である。
【図６】セル管理情報格納部による遅延時間算出の原理構成を示す図である。
【図７】実施例の構成（その１）を示す図である。
【図８】実施例の構成（その２）を示す図である。
【図９】実施例の構成中のメモリ監視制御部の詳細構成（その１）を示す図である。
【図１０】実施例の構成中のメモリ監視制御部の詳細構成（その２）を示す図である。
【図１１】実施例におけるメモリライト動作のフローチャートを示す図である。
【図１２】実施例におけるメモリリード動作のフローチャートを示す図である。
【図１３】複数チャンネル処理を行う実施例の構成を示す図である。
【図１４】Ｗ−ＣＤＭＡシステムの構成図である。
【図１５】Ｗ−ＣＤＭＡシステムのプロトコル構成を示す図である。
【図１６】無線制御装置のブロック構成を示す図である。
【図１７】従来の多重分離回路の構成例を示す図である。
【符号の説明】
１セル種別判定部
２セル管理情報生成部
３セル積み込み制御部
４セル管理情報格納部
５メモリ管理部
６メモリ
７タイミング生成部
８フラグ確認部
９時間管理部
１０ＡＴＭセル送出制御部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an ATM cell band control device, and more particularly to an ATM cell band control device in a mobile communication system.
[0002]
In recent years, various multimedia information has been transmitted by ATM (Asynchronous Transfer Mode) cells. In this ATM cell transmission, it is required to be within a predetermined band (data transmission rate per hour) by a wireless or wired transmission path. Similarly, it is necessary to keep the delay time within a certain range, and the delay time differs depending on the device that is required to process in real time. In addition, when it is necessary to handle information via a plurality of transmission paths (channels) with a single device, or when it is required to transmit a priority cell, ATM cell bandwidth control is required.
[0003]
[Prior art]
In conventional ATM devices, when performing bandwidth control in wired communication, control is performed with the upper limit being the bandwidth that can be processed or transmitted in each device (switching device, transmission device, transmission path), or bandwidth is set for each channel. When assigned, a method is used in which a certain time interval is provided and the number of cells transmitted during that time is calculated so that the cell is equal to or less than a certain amount (corresponding to the band). Conventionally, when a plurality of channels such as a radio band are used, control is not performed so that each channel is below a certain level.
[0004]
For mobile communications, ITU (International Telecommunication Union) recommended as IMT-2000 (International Mobile Telecommunication System-2000), and W-CDMA (Wide-band Code Division Multiple Access) was proposed as a wireless communication method. Has been.
[0005]
FIG. 14 is a configuration diagram of the W-CDMA system. In the figure, 80 is a radio base station (referred to as Node B) that communicates with a mobile device by radio, 81 is a radio network device (indicated by RNS: Radio Network System), 82 is a radio network controller (indicated by RNC: Radio) (Network Controller), 83 is a multimedia signal processing device (MPE: Multimedia Processing Equipment) that performs protocol conversion control of user signals between the fixed network side and the wireless network side, and 84 is between the mobile devices or the fixed network. A mobile multimedia switching system (MMS: Mobile Multimedia Switching System) 85 is an operation system (OPS) that monitors and controls the system. The radio base station 80 communicates with a mobile device (not shown) by radio, and the plurality of radio base stations 80 are controlled by a radio network controller (RNC) 82 constituting a radio network device (RNS) 81. The radio network controller (RNC) 82 makes outgoing / incoming connection control, call termination control, and diversity handover control (signals sent from the same mobile station via a plurality of radio base stations) for a mobile station via a plurality of radio base stations 80. Selection / combination processing, replication distribution processing to a plurality of radio base stations, etc.). The radio control unit (RNC) 82 is connected to the MPE 83 and the MMS 84 to perform signal processing and switching.
[0006]
FIG. 15 shows the protocol configuration of the W-CDMA system. The protocol configuration of the radio interface consists of layer 1 (physical layer), layer 2 (data link layer), and layer 3 (network layer), and services provided from lower layers to higher layers between each layer , A service access point (SAP) is defined to provide it, a logical channel (Logical Channel) is used in the SAP between layer 3 and layer 2, and a transport channel is used between layer 2 and layer 1 (Transport Channel) is defined. Further, a physical channel is defined as a channel for performing communication between layer 1 and the node.
[0007]
Layer 2 is divided into two sub-layers: Radio Link Control (RLC) that controls radio links and Medium Access Control (MAC) that controls radio resource allocation. It is divided into setting call control (CC) and user information transmission control. User information transmission control is radio resource control (RRC) that directly controls layer 2 and high-level movement. Management (MM: Mobility Management).
[0008]
The logical channel is used between MAC and RLC, and the transport channel is used between MAC and layer 1. The connection (correspondence relationship) between the logical channel and the transport channel is determined in advance. For example, the logical channel BCCH is connected to the transport channel BCH, the logical channel PCCH is connected to the transport channel PCH, the logical channel CCCH is connected to the transport channel RACH, and the logical channel DCCH is transferred. Connect to port channel FACH.
[0009]
FIG. 16 shows a block configuration of the radio network controller (RNC 82 in FIG. 14). In the figure, 80 and 82 correspond to the same reference numerals in FIG. 14, 80 is each radio base station (represented by Node B), and 82 is a radio network controller (RNC). An interface circuit 820 in the radio network controller (RNC) 82 accommodates a plurality of radio base stations 80, transmission lines connected to the MPE 83 and the MMS 84, and interfaces with the highways of the ATM switch (821). Is an ATM switch (SW) for switching ATM cells between highways, 822 is a circuit for performing clock control, cell duplication, failure control, etc. for generating a reference timing in the apparatus, 823 is a circuit for diversity handover (DHT), , A circuit having a MAC (Madium Access Control) demultiplexing circuit (indicated by M-MUX) for performing MAC layer demultiplexing processing of a wireless line, 824 is an MS (Mobile Station), an external device, and an operation system (see FIG. 14 OPS 85), etc., to terminate the signal of the control signal for call processing, etc. (Expressed in SU) circuit, 825 is a control circuit including a memory and a processor (indicated by CONT).
[0010]
The demultiplexing circuit M-MUX in the circuit 823 controls the flow of data that passes through each node B and finally communicates with the mobile device via radio. The amount (band) of data transmitted at that time is controlled so as to be within a predetermined band for wireless communication. More specifically, assuming a predetermined bandwidth as a pipe, there are a plurality of control signals that must be flowed, and a paging (calling) signal (logical channel PCCH) that must be flowed immediately, Broadcast (broadcast) signals (BCCH), individual common control signals (logical channel CCCH), etc., and control signals (logical) for users (individuals) with less time constraints using the remaining bandwidth of the pipe Channel DCCH) and individual traffic signals (logical channel DTCH) are transmitted. The demultiplexing circuit M-MUX performs control to multiplex these various signals with respect to each node B in the down direction, and to demultiplex signals from each node B in the up direction. The configuration will be described.
[0011]
FIG. 17 shows a configuration example of a conventional demultiplexing circuit. In the figure, 90 is an ATM cell (dedicated traffic channel DTCH (Dedicated Traffic Channel) for individual traffic) from the B node (80 in FIG. 14), MPE (82 in FIG. 14) or MMS (83 in FIG. 14), etc. CTCH (Common Traffic Channel) signal) is input. 91 is a control ATM cell (control logical channel BCCH (Broadcast Control Channel), PCCH (Paging Control Channel), DCCH (Dedicated Control Channel) in response to a command from a control circuit (such as 822 and 823 in FIG. 16). ) Etc.) is generated. 92 is a buffer for storing ATM cells from the receiving unit 90 and the control ATM cell generating unit 91, and 93 is a combination for outputting a control channel and a traffic channel within a preset band from a plurality of types of signals. A transmission list pattern describing various combination patterns of a plurality of types of channel signals, 94 is a priority list, 95 is a selection control unit, and 96 is a transmission unit.
[0012]
The various ATM cells stored in the buffer 92 are selected and controlled by the selection control unit 95 so as to be within a predetermined band as a whole. In that case, the transmission list pattern 93 and the priority list 94 are referred to. The transmission list pattern 93 has a configuration as shown in FIG. 17, and which type of ATM cell (including the number) is included in each signal type, such as a plurality of types of channels, PCCH, BCCH, DCCH, and DTCH. A list of various patterns representing how to combine them is set. The selection control unit 95 refers to the type and number of ATM cells stored in the buffer 92 and the transmission list pattern 93 to detect a transmission pattern that fits in a limited band, and selects one of a plurality of types of signals. Is selected from the buffer 92 by looking at the priority list 94. The selected ATM cell is transmitted from the transmission unit 96 to the B node (or MPE or MMS in the reverse direction).
[0013]
[Problems to be solved by the invention]
In the demultiplexing circuit M-MUX in the above-described radio network controller (RNC), it is determined which of the predetermined patterns the ATM cells of a plurality of types of signals (channels) stored in the buffer are suitable. , A transmission list consisting of a number of patterns within a predetermined frame period (10 ms), in which a band for an essential channel and a channel for an individual user must be allocated within a predetermined band (wireless) When comparing the pattern and the state of the combination of ATM cells stored in the buffer, it takes time to process each of the huge combinations, and even if one process is performed in the micro order, a delay occurs and the cell There was a problem that disposal occurred.
[0014]
In addition, bandwidth control for each channel is required, but the conventional technique is difficult because it requires cell discrimination and computation for each channel, resulting in a large delay time.
[0015]
Furthermore, the control for transmitting through the cells of the priority channel is complicated, and it is difficult to process in real time. In addition, even when cells are divided in unit time (one frame is 10 ms), a fraction is generated depending on the combination of cells, and it is difficult to output the band completely or on the time axis on average. there were. Furthermore, since it is difficult with a single channel, an increase in circuit scale is required to perform the same processing with a plurality of channels.
[0016]
An object of the present invention is to provide an ATM cell bandwidth control device capable of realizing bandwidth control without using a transmission list pattern in a demultiplexing mechanism of a wireless control device.
[0017]
[Means for Solving the Problems]
FIG. 1 shows the principle configuration of the present invention, where 1 is a cell type determination unit, 2 is a cell management information generation unit, 3 is a cell loading control unit, 4 is a cell management information storage unit for storing and holding information in a FIFO format, 5 Is a memory management unit, 6 is a memory for storing the main body of the ATM cell, 7 is a timing generation unit that generates signals for timing control of storing and reading cell management information in the cell management information storage unit, and 8 is A flag confirmation unit for confirming a flag in the cell management information, 9 is a time management unit, and 10 is an ATM cell transmission control unit.
[0018]
In the present invention, when a plurality of types of ATM cells included in the same band (for one mobile station of the same radio base station) are sequentially input to the cell type determination unit 1, the cell type determination unit 1 uses the ATM cell header ( Identify the payload (48 octets) after 5 octets, identify the length of the information part from the information part (data to be transmitted) and the remaining empty information (dummy data), and set the ATM cell type. Discriminate (ATM cell type is determined by the length of the information part). That is, when an ATM cell having a different information part length is received and the type is determined based on the length of the information part, the cell management information generation unit 2 receives the determined information length (type) from the cell type determination unit 1 and Cell management information to be generated is generated. The principle of cell management information will be described with reference to FIG.
[0019]
FIG. 2 is a diagram for explaining the principle of cell management information generation. In this example, there are m types of cells, (1) is type 1, (2) is type 2, (3) is type 3, (5) is type m, and each is a single cell. Type 4 of (4) is an example of separation into two cells. Each ATM cell consists of 58 octets (Oct, 1 octet is 8 bits), the first 5 octets are the header, and the following 48 octets are the payload. However, in the W-CDMA control channel, all are information parts ( The length of the information part differs according to the ATM cell type (channel type), not the data part to be transmitted), and information (dummy information) indicating empty is set in the remaining part of the payload Yes. The length (number of octets) of the information part of each type of ATM cell shown in (1) to (5) is α1 to αm (in the case of (4), the total number of cells is α4-1 + α4-2). is there. For these lengths, the common divisor is obtained (corresponding to the speed of writing and reading, and need not be the greatest common divisor). When N is obtained, the length of the information part of each ATM cell type corresponding to N is calculated. Β1 to βm can be obtained as multiples for becoming.
[0020]
The cell management information is composed of two bit strings. One bit string has the same number of bits as a multiple (β1 to βm, etc.), and is set to a specific bit state (for example, “1”) to set the information length. Express. That is, as for the information length of the cell management information, 1 / N of the size of the information part of the original ATM cell becomes the bit length as it is. In the other bit string, a flag representing an ATM cell delimiter is set at the head. Since the length is indicated, the minimum condition is 1 bit for 1 bit data and 1 bit for flag indication, and a total of 2 bits. Specifically, if the information part of the three types of ATM cells is 1 for 20 octets, 2 for 30 octets, and 3 for 40 octets, and 10 is used as a common divisor, The information length 1 can be represented by 2 bits, the information length 2 can be represented by 3 bits, and the information length 3 can be represented by 4 bits.
[0021]
The flag in the cell management information of each ATM cell also has the same number of bits as the information length, but each flag (first 1 bit) is set and spans two ATM cells as in the example (4) above. In this case, a flag is added for a plurality of cells, and the place where the flag is set is set so that cells are output on average. In addition, even in the case of a plurality of cells, the information is divided and the cells that must output a plurality of ATM cells such as two cells (for example, those having information that cannot be stored in one ATM cell such as DTCH) Management information is also handled as one, and there are only the headers for sending instructions for the number of actual ATM cells.
[0022]
Returning to the description of FIG. 1, the cell management information generation unit 2 converts the cell management information generated based on the principle of FIG. 2 into a bit string having a 2-bit width, and controls the cell loading control unit 3 to control the cell management information storage unit. 4 is written. Normally, it is known what type of information is entered for the input cell. The above common divisor N is given in advance, and an operation or table is prepared based on the common divisor. Cell management information can be extracted for cells that fall within the pattern. Simultaneously with the writing of the cell management information storage unit 4, the corresponding ATM cell body is also supplied to the memory management unit 5 by the cell loading control unit 3. The memory management unit 5 writes the ATM cell into the memory 6. The write position in the memory 6 is written in order corresponding to the storage position in the cell management information storage section 4 by the cell loading control section 3, and this makes it possible to easily output ATM cells upon output. Can be linked and managed. However, if the ATM cell is a priority cell (a cell that must be transmitted within a certain period of time), the memory management unit 5 determines that the ATM cell is written to an intermediate position of the cell management information storage unit 4 under the control of the cell loading control unit 3. Write the ATM cell to the corresponding location. If the cell management information is full when it is written to the cell management information storage unit 4, the cell management information cannot be loaded and is discarded without being written to the memory 6.
[0023]
The cell management information storage unit 4 operates in the FIFO format, but its depth has a correlation with the time allowed for the transmission (or reception) of ATM cells in the device, and the cell is compared with the time allowed. It is set to be the same when using the management information. For this reason, if the delay becomes an unacceptable value for the device, it can be discriminated at the time of loading, can be discarded as it is, loaded as long as there is a space, and can be managed without complicated calculations. The speed at which data is extracted from the cell management information storage unit 4 is uniquely determined by the compression ratio (corresponding to the common divisor N) when the amount of the ATM information part is converted into cell management information.
[0024]
Of the data output from the cell management information storage unit 4, the bit corresponding to the length of the data is pulled out bit by bit as it is, and passed to the time management unit 9 which performs the time adjustment function. The time management unit 9 determines a bit indicating the information length and determines whether or not it is a vacant state (a state in which there is no cell). When the flag is detected, the flag confirmation unit 8 notifies the ATM cell transmission control unit 10, and when the flag is output, the ATM cell transmission control unit 10 sends the corresponding ATM cell to the memory management unit 5. The control is performed so that the main body of the corresponding ATM cell is read from the memory and output.
[0025]
FIG. 3 shows the operating principle of time management. When an ATM cell is input to the cell management information storage unit 4, if the cell input by the ATM cell loading control unit 3 is not a priority cell, a space larger than the amount of information (bit length) to be input to the cell management information storage unit 4 If there is a vacancy, an input is made. If there is no vacancy, it is discarded, and writing or discarding to the memory 6 is also controlled simultaneously. The output condition of the cell management information storage unit 4 is determined by the timing generation unit 7, and the timing output therefrom is determined by the bandwidth control width and is managed by the time management unit 9. Since the speed of the ATM cell is determined by the speed of the timing generation unit, the bandwidth for the transmission path is substantially determined. In this example, if the flag is “1”, the flag confirmation unit 8 causes the ATM cell transmission control unit 10 to execute ATM cell transmission.
[0026]
FIG. 4 shows the operating principle of time management including priority cells. When the depth (capacity) of the cell management information storage unit 4 is determined on the basis of the cell that can delay the ATM cell the most, the maximum delay cell is input from the front end 4a, but there is a priority cell. Is an input from the point 4b in the middle (between the leading end and the output end) corresponding to the delay time allowed for the cell. If the maximum delay depth is X, the following equation holds.
[0027]
X = maximum delay permission time / (1 cell / N) × timing period
On the other hand, the depth to the input location 4b of the priority cell is expressed by the following equation. Here, the processing delay represents the time required for the cell at the input location to be judged and is previously subtracted from the depth of the input pointer.
{(Priority cell delay allowed time) / (Priority cell / N)}-Processing delay
The priority cell inputs the priority cell from the input location 4b when there is a vacancy, but since the cells other than the priority cell are input from the front end 4a, the output is delayed after the priority cell. Since the priority cells are forcibly stacked in the middle, if the cell input from the front end is not judged, it overflows and this state becomes the discard condition. Further, if a cell previously loaded at the priority cell input location 4b remains, the priority cell is loaded after the cell is processed.
[0028]
FIG. 5 shows the principle configuration of the multiple channel processing. In the figure, 1a is a cell channel (cell CH) determination unit that determines the type of ATM cell to be input and the channel of the node B, 2-1 to 2-3 are cell management information generation units, 3a is an ATM cell loading control unit, 4-1 to 4-3 are cell management information storage units, 5 is a memory management unit, 6 is a memory, 7a is a first timing generation unit, 7b is a second timing generation unit, and 8-1 to 8-3 are flag confirmations. Reference numeral 10 denotes an ATM cell transmission control unit, and reference numeral 11 denotes an ATM transmission stacking control unit for storing channel information. The “channel” in this configuration means a channel used by each node B, and the channel includes various wireless channels transmitted and received between the node B and a terminal that communicates wirelessly. .
[0029]
When an ATM cell is input to the cell channel determination unit 1a, any of the blocks corresponding to the bands of the channels 1 to 3 (each block including the cell management information generation units 2-1 to 2-3 corresponding to the channel) (Information indicating a channel is included in each ATM cell), and band control is performed in each block. The ATM cells divided into blocks of each channel identify the cell type (length of the information part in the cell) in the cell management information generation units 2-1 to 2-3, respectively, and use the method described in FIG. The information length and flag are set, and the contents are stored in the corresponding cell management information storage units 4-1 to 4-3 by the ATM cell loading control unit 3a. At this time, the main body of the ATM cell is stored in the memory 6 by the memory management unit 5. The cell management information loaded in the cell management information storage units 4-1 to 4-3 of each channel is shift-controlled at the timing of the timing generation unit 7, and the flag states are changed from the output end to the flag confirmation units 8-1 to 8-3. When the flag is detected, channel numbers are stacked in the ATM transmission stack control unit 11 by time division multiplexing. In this configuration, the bit string indicating the information length in the cell management information written in each of the cell management information storage units 4-1 to 4-3 is not used even if it is output from the output terminal.
[0030]
The first timing generation unit 7a extracts channel information from the ATM transmission stack control unit 11 so as to transmit cells at the maximum speed in the ATM transmission path, and sequentially transmits ATM cells. Therefore, bandwidth control is performed at the previous stage without being conscious of bandwidth control at this time.
[0031]
FIG. 6 shows a principle configuration of delay time calculation by the cell management information storage unit. In the figure, the reference numerals 3, 4, 7, and 8 are the same as those in FIG. 1, 3 is an ATM cell loading control unit, 4 is a cell management information storage unit, 7 is a timing generation unit, and 8 is a flag confirmation unit. . 9a is a pointer storage unit, 9b is a delay time calculation unit, and 9c is a delay time notification unit.
[0032]
When calculating the delay time, a pointer storage unit 9a for storing a pointer indicating the upper limit to which data in the cell management information storage unit 4 is input is provided, and the current remaining amount of data is calculated from the value, The delay time calculator 9b calculates the transmission time of the data indicated by the remaining amount. The delay time is obtained by the period × pointer value. At this time, since the upper limit of data is indicated by a pointer, the cell management information storage unit 4 can be operated by 1 bit. In other words, it becomes possible to manage the position of the priority cell that is input in the middle of the point indicated by the pointer, and when the number of channels that need to be subjected to bandwidth control at the same time in terms of circuitry increases, the pointer delay time calculation unit 9b is commonly used, By reducing the number of bits of the cell management information storage unit 4, it is possible to comprehensively reduce the number of circuits. The delay time obtained by the calculation is notified to the host device by the delay time notification unit 9c, so that the busy (load) state of the device can be notified.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 7 and FIG. 8 show configurations (part 1) and (part 2) of the embodiment. This embodiment mainly includes a cell loading control unit (3 in FIG. 1), a cell management information storage unit (4 in FIG. 1), and a time management unit (9 in FIG. 1), which are new technologies proposed by the present invention. However, the structure (the memory management unit 5 and the memory 6 in FIG. 1) for storing and outputting the ATM cell main body in the memory is not shown.
[0034]
7 and 8, reference numeral 1 denotes a cell type determination unit, 2 denotes a cell management information generation unit, and 3a to 3n and 3p denote circuits for controlling writing (write) of the cell management information to the cell management information storage unit. 9d to 9i are circuits for controlling reading from the cell management information storage unit. Reference numerals 4a and 4b correspond to the cell management information storage unit 4, and 4a is a main memory for reading and writing in a 2-bit FIFO format for storing cell management information of a normal type cell in which the maximum delay time is allowed. And 4b is a sub memory having the same configuration as the main memory 4a for storing cell management information of cells of a priority type (a type that requires a small delay time).
[0035]
The cell type determination unit 1 determines the cell type by identifying the information length of the ATM cell input. In this embodiment, there are four types of cells, and two types of cells (type 1 and type 2) are priority types, and the remaining two types of cells (type 3 and type 4). Is a normal type (a type in which the maximum delay time is allowed). When the cell management information generation unit 2 determines the type of each cell, the length (number of octets) of the information part is divided by the greatest common divisor of each cell to determine the information length (bit string) in the cell management information. . The write count instruction unit 3a sequentially issues an add instruction for generating an address to the adder 3e in accordance with the information length (bit string), and determines whether the main memory 4a (ordinary type) is used in accordance with the determined cell type. Two bits of cell management information are specified by driving the write pointer of any of the sub-memory 4b (priority type) and specifying the number of write instructions according to the information length in each circuit that performs the write (write) operation. Each bit string designated by the width (information length and flag bit) is written to the memory by the number of times of write instruction. At the time of writing, a register 3b that holds the maximum delayed write start address value for generating the write address of each memory is used, and writing is performed to a specific address according to the value indicated in this register. When the write operation is performed, the register 3b is added with a value corresponding to the written data length and is held for the next writing.
[0036]
The main memory 4a and the sub memory 4b store a 2-bit width as a set. However, a 4-bit width memory may be used, and an information length and a flag are separately provided as separate memories instead of the 2-bit width. May be.
[0037]
The main memory 4a carries out time management of cells to be output by loading cell management information and discharging it at a constant speed (time). The pointers shown for this memory are read pointers for instructing reading, writing (pointers indicating the highest order of the current data), and points (intermediate points) corresponding to positions delayed by the time allowed for the priority cell from the point being read. A register 3f indicating a monitoring point) is provided. The sub memory 4b has a read point and a write point.
[0038]
At the time of writing, the intermediate monitoring point is read and confirmed, and the memory to be written is determined according to the result, and the address on the writing side is updated. Basically, if the main memory is free, it is written there, and the detailed operation flow is shown in FIGS. When writing to the sub memory, the value of the intermediate monitoring address is stored in the intermediate monitoring address storage array 3f and arranged in the oldest order. At the time of writing, not only the intermediate monitoring point but also the upper limit based on the maximum delay is determined. The upper limit value is shown in the maximum delay permission step number, and is determined by the difference between this value and the current memory read point. When the write point exceeds this upper limit, the write operation is stopped and normal cells other than the priority cell at that time are discarded. The priority cell is written into the sub memory regardless of this.
[0039]
The intermediate monitoring point is a value obtained by subtracting the number of priority cells entered in the sub memory and the difference between the number of priority cell delay allowable steps and the memory read point. It is configured. If this range is negative, the input cell capacity is exceeded, an alarm is generated, and the input cell is restricted and notified when an alarm occurs.
[0040]
Reading is performed in order from the main memory side when the value of the read pointer is not equal to the intermediate monitoring address storage array. When it becomes equal to the intermediate monitoring address storage value, the sub memory is read except when the main memory is in the middle of reading one cell. There is priority cell information in the sub memory, and this information is read in order, and when it becomes empty, it returns to reading on the main memory side. When the data in the main memory is in the middle of reading one cell, the reading goes to the sub memory side after the reading of the cell is completed. Since the pointer indicated by the main memory indicates the end position, reading can be started when returning from the sub side. The delay permission given to the intermediate monitoring point is set to a value to be subtracted in consideration of the occurrence of switching in the middle of the main side.
[0041]
Next, FIG. 9 and FIG. 10 show the detailed configuration (No. 1) and (No. 2) of the memory monitoring control unit in the configuration of the embodiment (FIG. 7). In the figure, 2, 4a and 4b correspond to the same reference numerals in FIG. 7 and FIG. Reference numerals 300 to 312 denote circuits for controlling the writing (writing) of cell management information to the main memory 4a or the sub memory 4b, and 900 to 909 are for controlling the reading (reading) of the cell management information from the main memory or the sub memory. Circuit.
[0042]
The cell type determination unit 1 determines the cell type by identifying the information length of the ATM cell input. In this configuration, an intermediate monitoring address value of the register 300, a maximum delay write start address value of the register 307, a priority cell time management memory write address value of the register 308, and a maximum delay allowable write address value of the register 302 are prepared as a write side circuit. ing. The intermediate monitoring address of the register 300 is a register that secures an address for monitoring the priority cell insertion location on the main memory side, and changes depending on the read address. The maximum delay allowable write address register 302 is a register for securing an upper limit write address of a cell on the main memory side, and changes depending on the accumulation amount on the main memory side. The upper limit of this value is determined by the maximum delay allowable write address value. The priority cell time management memory write address register 308 is a register for securing the address of the priority cell write upper limit value on the sub memory 4b side, and changes depending on the accumulation amount on the sub memory 4b side. The maximum delay allowable write address value register 302 secures an address for monitoring the priority cell insertion location where the maximum delay is allowed on the main memory side, and changes depending on the read address and the storage amount on the sub memory side.
[0043]
There is monitoring of the intermediate portion where the priority cell is inserted, but the main memory read unit 902 and its bit determination unit are used to determine the data written to this address and determine which point of which memory is written. 903. The bit determination is made up of a simple gate, and the resulting bit is used as an enable signal for the main memory write control signal generator 909 and the sub memory write control signal generator 906 as it is. A value corresponding to the cell size is added to the write pointer (maximum delayed write start address value, priority cell time management memory write address value) on the memory side that has performed the write operation, and is stored again in the register.
[0044]
When writing to the main memory side for the maximum delay cell, the maximum delay allowable write address value is compared with the write point, and if the maximum allowable value is exceeded, the main memory is written, and vice versa. Will be discarded.
[0045]
On the read side, a main memory read address value of the register 905 and a priority cell time management memory (sub memory) read address value of the register 904 are prepared. The main memory read address value indicates the position of the read point so that it is periodically read from the main memory, and is incremented each time it is read. The priority cell time management memory (sub memory) address value manages the read address on the sub memory side when the read target is transferred to the sub memory, and is incremented each time it is read.
[0046]
As a mechanism for discriminating between the main side and the sub side, there is a circuit for discriminating a value read from each memory, which is constituted by a simple gate. This determination is performed when priority cells are stacked on the write side, and the intermediate monitoring address holding value holding the stacked point is equal to the main read point. Control the mechanism.
[0047]
FIG. 11 is a flowchart of the memory write operation in the embodiment, which is mainly executed in the configuration of FIGS. 7 and 8 (the same operation is performed in FIGS. 9 and 10).
[0048]
When an ATM cell is input while waiting for input, it is determined whether or not the type is a priority cell (S1 in FIG. 11). If it is not a priority cell, it is loaded in the sub memory (4b in FIGS. 7 to 10). Data amount = sub memory write address−sub memory read address is obtained (S2 in FIG. 11). Next, the maximum delay allowable value (referred to as MAX setting value) of the normal cell is obtained (S3 in FIG. 11), and it is determined whether the loading point (write pointer) is less than or equal to the MAX setting value (S4). The cell is discarded (S5), and in the following cases, cell management information is written to the main memory 4a (S6), and the main memory write pointer is added by the number of bits corresponding to the length of the information portion of the cell ( (S7).
[0049]
If it is determined in step S1 that the cell is a priority cell, the value of the intermediate monitoring point main memory (a set of 2 bits wide) is read (S8 in FIG. 11), and the specified flag (2 bits at the specified position is set). (Meaning) is determined (S9). When the bit of the flag is “00” and “empty”, “00” is written into the main memory (S6 in FIG. 11), and the pointer on the main memory side is updated (S7). If it is not “empty”, it is loaded into the sub memory and the sub memory pointer is updated. That is, the intermediate monitoring address value (stored in the register 3h in FIGS. 7 and 8) is stored in the intermediate monitoring address storage array (3f in FIGS. 7 and 8) (S11 in FIG. 11), and the intermediate monitoring address storage array position is set. +1 (next array) (S12), and the specified amount is written to the sub-memory from the intermediate monitoring address value (register 3h in FIGS. 7 and 8) (S13). Subsequently, the sub memory write point is updated by adding the cell length (bit string) (S14 in FIG. 11). In addition, the intermediate monitoring points at this time are held in an array, and are read out in order from the oldest when reading.
[0050]
According to such a write operation, cells can be written and managed without being conscious of reading, and priority cells can be inserted at optimum points. Also, the memory can be configured with a minimum bit width, and even a memory with a larger bit width can be used effectively.
[0051]
FIG. 12 is a flowchart of the memory read operation in the embodiment. This flowchart is also mainly executed with the configuration shown in FIGS. 7 and 8 (the same operation is performed in FIGS. 9 and 10).
[0052]
In the read, output is performed according to a clock that generates a fixed period, and the starting point of the operation is the edge of the clock. It is determined whether or not the read main memory pointer generated at the timing is equal to the value indicated in the array of intermediate monitoring points held by writing. That is, when the read timing is generated (S1 in FIG. 12), the main sub switching variable is obtained by subtracting the main memory read point address from the intermediate monitoring address storage array holding address (S2 in FIG. 12). It is determined whether the switching variable is 0 (S3). If it is not 0, it is determined that there is no priority cell read request, and the main memory is read. That is, data at the main memory read point is read (S4 in FIG. 12), and it is determined whether the read main data is “00” (S5). If it is not “00”, the main-side lead point = lead point + 1 (S6 in FIG. 12), and the next read timing generation (S1) is awaited. If the read data is “00” and is empty, the pointer is not incremented, and the value is kept as it is, and the process waits at the same point until a new cell is written.
[0053]
In step S3, when the main / sub switching variable is 0 (when the value indicated in the intermediate monitoring address holding array is equal to the read pointer), the data indicated by the main memory read point is read (S7 in FIG. 12), It is determined whether the data is “10” (in the middle of data of one cell length) (S8). If "10", the main memory side is read as it is, and the main side read point is incremented (+1) (S13 in FIG. 12). When this cell ends and the next cell starts with "01" or there is no next cell (when "00"), the sub-memory data indicated by the sub-memory read point is read (S9 in FIG. 12), and the data Is “00” (represents a free space) (S10). If it is not “00” (there is data), the sub-side read point is incremented (+1) (S11), and the reading of the data at the next point is continued. If the data from the sub-memory is “00” in step S10, the data read up to that point is completed, so the intermediate monitoring address storage array holding address is cleared (S12 in FIG. 12), and the next array is displayed. And transfer control.
[0054]
According to this operation, it is possible to read correctly without upsetting the read cell, and it is possible to perform reliable time management with a simple configuration.
[0055]
FIG. 13 shows the configuration of an embodiment that performs multi-channel processing. This configuration is an embodiment for realizing the principle configuration of a plurality of channels shown in FIG. In this example, “channel” is
In the figure, 1a, 3a, 4-1 to 4-3, 5, 10, and 11 correspond to the same reference numerals in FIG. 5, 1a is a cell channel determination unit, 3a is an ATM cell loading control unit, 4- 1 to 4-3 is a cell management information storage unit, 5 is a memory management unit, 10 is an ATM cell transmission control unit, and 11 is an ATM cell transmission stacking control unit having a FIFO for storing channel numbers in parallel. 2a is a cell management information generation unit, 70 is a first clock circuit (corresponding to 7a in FIG. 5), and 71 is a second clock circuit (corresponding to 7b in FIG. 5). Reference numerals 50 to 57 denote various circuits for writing and reading the cell management information of a plurality of channels. Reference numerals 50-1 to 50-3 denote channel number loading enable signal generators, and 51-1 to 51-3 denote A channel number storage register, 52-1 to 52-3 are channel enable signal generators, 53 is a loop counter that performs loop control to sequentially enable a plurality of channel enable signal generators 52-1 to 52-3, 54-1 to 54-3 are output switching buffers, 55a is an AND circuit, 55b is an OR circuit, 56 is a designated channel memory read control unit, and 57-1 to 57-3 store cell management information corresponding to each channel. This is a memory read control unit.
[0056]
The operation of FIG. 13 will be outlined. The ATM cell input according to the principle described in FIG. 5 is divided into blocks corresponding to the channels and stored in the cell management information storage units 4-1 to 4-3. The ATM cell body is stored in the memory 6 by the memory management unit 5. The data (2-bit width) read from the cell management information storage units 4-1 to 4-3 under the control of the read control units 57-1 to 57-3 has a flag for sending a cell in the data. The channel number loading enable signal generation units 50-1 to 50-3 determine whether the channel number loading enable signal generation unit 50-1 or 50 is empty. If the channel number loading enable signal generation unit 50-1 has a flag, a channel number loading enable signal is generated. -1 to 52-3 are driven.
[0057]
In order to determine the order in which signals from each channel are input to the ATM cell transmission stack control unit 11, the channel counter signal is continuously output by the loop counter 53 so that the corresponding channel is output. An output switching buffer enable signal is generated from one of 1 to 52-3. In the output switching buffers 54-1 to 54-3, there is storage information (channel numbers from the respective channel number storage registers 51-1 to 51-3) of the corresponding channel cell body, and this information is used for sending ATM cells. It is loaded into the FIFO of the stacking control unit 11.
[0058]
In the FIFO of the ATM cell sending stack control unit 11, the second clock circuit 71 that generates a clock corresponding to the output speed outputs the result, and the result is sent to the designated channel memory read control unit 56, and the ATM cell body manages the memory. The data is read from the memory 6 under the control of the unit 5 and output from the ATM cell transmission control unit 10.
[0059]
According to the embodiment shown in FIG. 11, the output control from each channel can be configured with a simple circuit, and the loop congestion timing by the counter is generated to easily avoid the transmission congestion state of each channel. It becomes possible to do.
[0060]
(Supplementary note 1) In an ATM cell band control device that performs control so as to input a plurality of types of ATM cells having different actual data lengths to obtain a predetermined band, a cell type determination unit that determines the type of the ATM cell to be input, and a determination Means for generating cell management information including information representing the actual data length corresponding to the selected cell type, a cell management information storage unit for storing the cell management information in a FIFO format, and an ATM cell body together with storage of the cell management information A memory for storing the cell management information stored in the cell management information storage unit from the output terminal within a delay time corresponding to the bandwidth, and confirming the existence of the cell management information; An ATM cell transmission control unit that reads out and transmits the main body of the ATM cell corresponding to the cell management information from the memory at a time corresponding to a length. ATM cell bandwidth control device according to symptoms.
[0061]
(Supplementary Note 2) In Supplementary Note 1, the cell management information storage unit includes an intermediate input unit for interrupting and inputting the management information between the input terminal and the output terminal, and the cell type determination unit inputs the ATM When it is determined that the cell is a priority type whose delay time is shorter than the normal type, the generated cell management information is stored from the intermediate input unit of the cell management information generation unit, and an ATM cell is stored at a corresponding position in the memory Then, the ATM cell band control device outputs the ATM cell with a shorter delay time than when the ATM cell is input from the input terminal.
[0062]
(Supplementary note 3) In Supplementary note 1, the cell management information includes a bit string composed of a number of bits proportional to the actual data length of the ATM cell and a bit string representing a flag indicating a delimiter of the cell management information. An ATM cell bandwidth control device for identifying the head of cell management information by detecting a flag of cell management information from the output terminal of the unit, and performing time management of ATM cells output using the bit string .
[0063]
(Supplementary Note 4) In Supplementary Note 1, a plurality of the cell management information storage units are provided, and one cell management information storage unit stores the cell management information of a normal type ATM cell having a normal delay time. An ATM cell band control device, wherein cell management information of a priority type ATM cell whose delay time is shorter than a normal type is stored in a cell management information storage unit, and cell management information of a priority type is read preferentially.
[0064]
(Supplementary note 5) The ATM cell bandwidth control device according to supplementary note 1, wherein the amount of traffic and the number of discarded data are obtained by measuring the amount of information stored in the cell management information storage unit.
[0065]
(Supplementary note 6) The ATM bandwidth control area control device according to any one of Supplementary notes 1 to 5 is provided as a mechanism for demultiplexing ATM cells by accommodating a plurality of radio base stations, mobile exchanges, signal processing devices and the like. An ATM cell band control device characterized by the above.
[0066]
(Supplementary note 7) In an ATM cell band control device for controlling a plurality of bands (channels) corresponding to a plurality of devices respectively inputting a plurality of types of ATM cells having different actual data lengths, the channel of the input ATM cell is identified. Means, a cell type determining unit for determining the type of ATM cell input for each channel, and a cell for storing cell management information including information indicating an actual data length corresponding to the determined cell type in a FIFO format for storing by channel Each cell management information output from the cell management information storage unit corresponding to the channel, comprising: a management information storage unit; means for storing the determined channel number; and a memory for storing the ATM cell body together with the cell management information. When the contents of a channel are detected sequentially in a time-sharing manner, a storage unit is provided to store the corresponding channel numbers in the FIFO format. The ATM cell band control device, wherein the ATM cell band controller sends out the corresponding ATM cell from the memory from the channel number sequentially read from the storage unit.
[0067]
【The invention's effect】
According to the present invention, a band limiter, a cell having the same configuration is used for an ATM cell (priority cell) that needs to keep delay in communication equipment to a minimum and a non-real-time cell (normal cell) such as a packet. Discard and delay management can be performed, and cell management can be performed without using a complicated circuit or an arithmetic circuit such as a CPU.
[0068]
Furthermore, the processing is performed in real time, and there is no case where the band is instantaneously out of band. In addition, priority cells that should be transmitted preferentially can be transmitted without delay, and other cells are not hindered.
[0069]
Since it is possible to configure in such a way that there is no time division in real time, the bandwidth can be used without waste, which is effective for limiting the bandwidth of a cell used for wireless communication.
[0070]
In addition, since cell discard and traffic measurement are easy and delay time can be monitored, it is possible to reliably monitor the congestion state of devices and generate basic data such as cell input stop from outside.
[Brief description of the drawings]
FIG. 1 is a diagram showing a principle configuration of the present invention.
FIG. 2 is a diagram illustrating the principle of cell management information generation.
FIG. 3 is a diagram illustrating an operation principle of time management.
FIG. 4 is a diagram illustrating an operation principle of time management including a priority cell.
FIG. 5 is a diagram showing a principle configuration of multi-channel processing.
FIG. 6 is a diagram showing a principle configuration of delay time calculation by a cell management information storage unit;
FIG. 7 is a diagram illustrating a configuration (part 1) of the embodiment.
FIG. 8 is a diagram illustrating a configuration (part 2) of the embodiment.
FIG. 9 is a diagram illustrating a detailed configuration (part 1) of the memory monitoring control unit in the configuration of the embodiment;
FIG. 10 is a diagram illustrating a detailed configuration (part 2) of the memory monitoring control unit in the configuration of the embodiment;
FIG. 11 is a diagram illustrating a flowchart of a memory write operation in the embodiment.
FIG. 12 is a flowchart illustrating a memory read operation according to the embodiment.
FIG. 13 is a diagram illustrating a configuration of an embodiment that performs multi-channel processing;
FIG. 14 is a configuration diagram of a W-CDMA system.
FIG. 15 is a diagram illustrating a protocol configuration of a W-CDMA system.
FIG. 16 is a diagram illustrating a block configuration of a radio network controller.
FIG. 17 is a diagram illustrating a configuration example of a conventional demultiplexing circuit.
[Explanation of symbols]
1 Cell type determination unit
2 Cell management information generator
3 Cell loading control unit
4 Cell management information storage
5 Memory management department
6 memory
7 Timing generator
8 Flag check part
9 Time Management Department
10 ATM cell transmission controller

Claims

In an ATM cell band control device for controlling a predetermined band by inputting a plurality of types of ATM cells having different actual data lengths,
And the cell type determination unit that determines the type of ATM cells said input,
Means for generating cell management information including a first bit string composed of a number of bits proportional to the actual data length corresponding to the determined cell type;
A cell management information storage unit for storing the cell management information in a FIFO format;
A memory for storing the cell management information and the ATM cell body ;
Means for extracting the cell management information of the cell management information storage unit from the output end within a delay time corresponding to the band and confirming the existence of the cell management information;
An ATM cell transmission control unit that reads and transmits the main body of the ATM cell corresponding to the cell management information from the memory at the time of reading the first bit string included in the cell management information when cell management information exists. An ATM cell band control device characterized by the above.

In claim 1,
The cell management information storage unit includes an intermediate input unit for interrupting and inputting the cell management information between an input terminal and an output terminal,
When the cell type determination unit determines that the ATM cell to be input is a priority type whose delay time is shorter than the normal type, the generated cell management information is stored from the intermediate input unit of the cell management information storage unit, and An ATM cell bandwidth control apparatus, wherein an ATM cell is stored at a corresponding position in a memory, and the ATM cell is output with a shorter delay time than when the ATM cell is input from the input terminal.

In claim 1,
The cell management information further includes a second bit string that is a flag indicating a delimiter of the cell management information,
By detecting the second bit string from the output terminal of the cell management information storage unit, the beginning of the cell management information is identified, and time management of the ATM cell output using the first bit string is performed. A featured ATM cell band control device.

In claim 1,
A plurality of cell management information storage units are provided, one cell management information storage unit stores normal cell management information of normal type ATM cells, and the other cell management information storage unit stores delay time. Stores the cell management information of an ATM cell of a priority type shorter than the normal type, and reads the cell management information of the priority type preferentially.

In an ATM cell band control device for controlling a plurality of bands (channels) corresponding to a plurality of devices, respectively inputting a plurality of types of ATM cells having different actual data lengths,
Means for identifying the channel of the ATM cell to be input, a cell type determination unit for determining the type of ATM cell to be input for each channel, and cell management information including information indicating the actual data length corresponding to the determined cell type A cell management information storage unit for storing separately in a FIFO format, means for storing the determined channel number, and a memory for storing the ATM cell body together with the storage of the cell management information;
When the contents of each cell management information output from the cell-corresponding cell management information storage unit are sequentially detected in a time-sharing manner, a storage unit for sequentially storing the corresponding channel numbers in the FIFO format is provided and sequentially read from the storage unit An ATM cell band control device for transmitting a corresponding ATM cell from the memory based on a channel number.