JP4153811B2 - High breakdown voltage semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に係わり、特に電力制御用の静電誘導トランジスタや静電誘導サイリスタ、ダイオード等の高耐圧半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ワイドギャップ半導体材料である炭化珪素（以下、ＳｉＣと略す。）を用いた電力制御用の半導体素子は、従来のシリコンを用いた素子と比べて高速且つ低損失という優れた特徴を有し、実用化が待たれている。近年、ＳｉＣを用いた半導体素子、たとえばショットキーバリアダイオード、ＭＯＳＦＥＴ、静電誘導トランジスタ（以下、ＳＩＴと略す。）が数多く発表され、シリコンを用いた素子と比べて非常に特性が優れていることが確認されている。
【０００３】
以下、従来の典型的なＳＩＴの構造とその製造方法に関して説明する。ｎ-ドリフト層の片方の表面にはｎ+層（ソース）が形成され、その周囲にはｐ+層（ゲート）が形成されており、さらにｎ-ドリフト層の他方の表面にはｎ+層（ドレイン）が形成されている。ｎ+層（ソース）、ｐ+層（ゲート）、及びｎ+層（ドレイン）それぞれに対してソース電極、ゲート電極、ドレイン電極が設けられている。
【０００４】
このＳＩＴは、ソースとドレイン間に電流を流し、この電流をゲートのバイアスで制御する。ゲートに対して負のバイアスを加えると空乏層が広がり、電流が通過するチャネル幅を制御することにより電流値を変化させる仕組みになっている。即ち、ソースに対して正のバイアスをゲートに加えた場合、隣接するゲート間のチャネルにおける空乏層の広がりは小さくチャネル幅が広くなってオン状態となる。これに対して、ソースに対して負のバイアスをゲートに加えた場合は、隣接するゲート間のチャネルの幅全体にわたって空乏層が広がりオフ状態となる。
【０００５】
【発明が解決しようとする課題】
空乏層を広げて電流経路を制御し、かつ逆電圧が印加された際の耐圧を上げるためには、ゲート領域を深くチャネル幅を狭くする必要がある。一方、ＳＩＴの面積あたりのオン抵抗を下げるためには、素子領域に対してソース領域が占める割合を大きくする必要があり、ゲートとソース両方に微細加工が要求される。また、ＳｉＣでは不純物の拡散係数が小さいためにゲート領域を深くすることは非常に困難である。
【０００６】
これらの課題を解決するために、基板にトレンチを形成しこのトレンチの内部にゲートを形成した素子構造も提案されている（たとえば非特許文献１参照。）。この場合、ゲートをトレンチ内部に形成するためには、以下の高度なプロセス技術等を用いる。即ち、トレンチ内部を含む基板全面にトレンチ形状に沿って金属膜を形成した後、レジストを塗布し、さらにレジストをリフローさせてトレンチ内にのみ溜める。その後、トレンチ内にのみ溜まったレジストをマスクとして金属膜のエッチングを行い、トレンチの底部及び下側側面部にこれと接して選択的に金属膜を残してゲート電極を形成する。
【０００７】
しかしながら、上記の方法ではレジストをリフローさせた際、トレンチ外部にもレジストが残りやすいという問題がある。この場合、リフローにより生成したレジストのパターンをマスクとしてエッチングを行うと、トレンチ外部にも金属膜が残り、電気的短絡や素子表面の平坦性の劣化等が起こって製造歩留まりの悪化や素子の特性劣化が生じる問題があった。
【０００８】
一方、ＳＩＴのスイッチオフ特性に関しては、上記の如くトレンチの底部及び下側側面部にこれと接して金属膜を選択的に残してゲート電極を形成した素子では、チャネルの幅方向への空乏層の広がりが必ずしも十分とは言えず、スイッチオフ特性が十分でないという問題があった。かかる問題は、ジャンクションバリアショットキーダイオード（以下、ＪＢＳと略す。）のスイッチオフ特性についても同様に存在する。ＪＢＳは、ショットキー接合の周囲にｐ型半導体層を選択的に設け、このｐ型半導体層とｎ型高抵抗半導体層間のｐｎ接合からｎ型高抵抗半導体層中に空乏層を伸ばすことによりスイッチオフ特性を改善するものであるが、上記の如き方法で上記ｐ型半導体層に制御電極を形成した素子では、空乏層の広がりが十分とは言えずスイッチオフ特性が十分で無いという問題があった。
【０００９】
本発明は、上記実情に鑑みてなされたものであり、優れた素子特性を得ることができ製造歩留まりを改善することが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【非特許文献１】
Henning,J.P.; Przadka,A.; Melloch,M.R.; Cooper,J.A.,Jr.: IEEE Electron Device Letters, Volume: 21 Issue; 12, Dec. 2000, Page(s): 578-580.
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、本発明の第１の高耐圧半導体装置は、第１と第２の主面を有する第１導電型若しくは第２導電型のＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとをその表面領域に有し、前記ＳｉＣ基板より高い抵抗を有する第１導電型の高抵抗ＳｉＣ層、前記高抵抗ＳｉＣ層の不純物濃度よりも高い濃度で前記高抵抗ＳｉＣ層上に設けられ、前記複数の第１のトレンチ及び第２のトレンチの内の隣接するトレンチに各々が挟まれた第１導電型の複数の第１のＳｉＣ領域と、前記複数の第１のトレンチの各々の側壁及び底部、及び前記第２トレンチの前記第１のＳｉＣ領域側の側壁及び底部の一部に連続的に設けられ、前記第１のトレンチの底面角部及び前記第２のトレンチの前記第１のトレンチ側の底面角部において、前記高抵抗ＳｉＣ層に向かって膨らむように形成された第２導電型の第２のＳｉＣ領域と、前記複数の第１のトレンチの各々の前記側壁、及び前記第２トレンチの前記第１のＳｉＣ領域側の側壁の前記第２のＳｉＣ領域上に設けられた側壁絶縁膜と、前記複数の第１のトレンチの前記底部、及び前記第２トレンチの前記第１のＳｉＣ領域側の底部の一部の前記第２のＳｉＣ領域の表面領域に設けられ、前記第２のＳｉＣ領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第３のＳｉＣ領域と、前記複数の第１のトレンチに挟まれた前記複数の第１のＳｉＣ領域の各々の上面に形成された金属シリサイドよりなる第１の電極と、前記複数の第１及び第２のトレンチの各々を埋め込み、前記第３のＳｉＣ領域に接触する金属シリサイドよりなる第２の電極と、前記ＳｉＣ基板の前記第２の主面に形成された第３の電極とを具備することを特徴とする。
【００１２】
前記ＳｉＣ基板が前記第１導電型を有し、かつ前記高抵抗ＳｉＣ層の前記不純物濃度よりも高い不純物濃度を有する場合、前記高耐圧ＳｉＣ装置は、前記第１の電極をソース電極、前記第２の電極をゲート電極、前記第３の電極をドレイン電極とする静電誘導トランジスタである。
【００１３】
前記ＳｉＣ基板が前記第２導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をエミッタ電極、前記第２の電極をゲート電極、前記第３の電極をコレクタ電極とする静電誘導サイリスタである。
【００１４】
前記複数の第１の電極を取り囲む前記高耐圧半導体装置の終端領域に第３のトレンチを設け、前記第３のトレンチの底部に電界緩和構造を設けてもよい。
【００１５】
また、本発明の第２の高耐圧半導体装置は、第１と第２の主面を有する第１導電型のＳｉＣ基板と、前記ＳｉＣ基板の前記第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとを有し、前記ＳｉＣ基板よりも高い抵抗を有する第１導電型の高抵抗ＳｉＣ層と、前記複数の第１のトレンチ及び前記第２のトレンチの内の隣接するトレンチに挟まれた前記高抵抗ＳｉＣ層の表面領域上に形成され、前記高抵抗ＳｉＣ層の前記表面領域とショットキー接合をなす金属シリサイドよりなる第１の電極と、前記複数の第１のトレンチ、及び前記第２トレンチの前記第１のトレンチ側の側壁及び底部の一部に連続的に設けられ、前記第１のトレンチの底面角部及び前記第２のトレンチの前記第１のトレンチ側の底面角部において、前記高抵抗ＳｉＣ層に向かって膨らむように形成された第２導電型の第１のＳｉＣ領域と、前記複数の第１のトレンチの各々の前記側壁、及び前記第２のトレンチの前記第１のトレンチ側側壁の前記第１のＳｉＣ領域上に設けられた側壁絶縁膜と、前記複数の第１のトレンチの各々の前記底部、及び前記第２のトレンチの底部の前記第１のＳｉＣ領域の表面領域に設けられ、前記第１のＳｉＣ領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第２のＳｉＣ領域と、前記複数の第１のトレンチの各々及び前記第２のトレンチを埋め込んで前記第２のＳｉＣ領域に接触し、かつ前記第１の電極に接続された金属シリサイドよりなる制御電極と、前記ＳｉＣ基板の前記第２の主面に形成された第２の電極とを具備することを特徴とする。
【００１６】
前記複数の第１の電極を取り囲む前記高耐圧半導体装置の終端領域に第３のトレンチを設け、前記第３のトレンチの底部に電界緩和構造を設けてもよい。
【００１７】
また、本発明の第３の高耐圧半導体装置は、第１と第２の主面を有する第１導電型若しくは第２導電型のＳｉＣ基板と、前記ＳｉＣ基板の第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとを有し、前記ＳｉＣ基板よりも高い抵抗を有する第１導電型の高抵抗ＳｉＣ層と、前記高抵抗ＳｉＣ層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチ及び前記第２のトレンチの内の隣接するトレンチに各々が挟まれて前記高抵抗ＳｉＣ層の表面に形成された第２導電型の複数の第１のＳｉＣ領域と、前記高抵抗ＳｉＣ層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの各々の少なくとも底部と、前記第２のトレンチの前記第１のトレンチ側の底部に設けられた第１導電型の第２のＳｉＣ領域と、前記複数の第１のトレンチの各々の前記側壁、及び前記第２のトレンチの前記第１のトレンチ側の側壁上に設けられた側壁絶縁膜と、前記高抵抗ＳｉＣ層内に埋め込まれ、その上面の一部が前記第２のＳｉＣ領域の下面に接し、隣接する前記第１のＳｉＣ領域の下に水平に延在し、前記第１のＳｉＣ領域の下方部で終端すると共に、前記第２のトレンチに延在する部分は、前記第２のＳｉＣ領域の外側の前記第２のトレンチ内で終端する第２導電型の第３のＳｉＣ領域と、前記複数の第１のＳｉＣ領域の各々の上に形成された金属シリサイドよりなる第１の電極と、前記第１及び第２のトレンチ底部の前記第２のＳｉＣ領域上に形成された金属シリサイドよりなる第２の電極と、前記第２のＳｉＣ領域に形成されたコンタクトホールを通じて、前記第３のＳｉＣ領域上に接続される第３の電極と、前記ＳｉＣ基板の第２の主面に形成された第４の電極とを具備することを特徴とする。
【００１８】
前記ＳｉＣ基板が第１導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をゲート電極、前記第２の電極をソース電極、前記第４の電極をドレイン電極とする静電誘導トランジスタである。
【００１９】
前記ＳｉＣ基板が第２導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をゲート電極、前記第２の電極をエミッタ電極、前記第４の電極をコレクタ電極とする静電誘導サイリスタである。
【００２１】
また、本発明の第１の高耐圧装置の製造方法は、第１導電型のＳｉＣ基板の一方の面上に、この基板よりも高抵抗の第１導電型の高抵抗ＳｉＣ層を形成する第１の工程と、
前記第１の工程に引き続き、前記高抵抗ＳｉＣ層の表面にこの高抵抗ＳｉＣ層よりも低抵抗の第１導電型の第１のＳｉＣ層を形成する第２の工程と、前記第２の工程に引き続き、前記第１のＳｉＣ層の表面から前記高抵抗ＳｉＣ層にいたる複数の第１のトレンチとこれを取り囲む第１のトレンチより幅広の第２のトレンチを形成する第３の工程と、前記第３の工程に引き続き、前記第１のトレンチの側面及び底面、第２のトレンチの第１のトレンチ側の側面及び底面の一部に、前記底面角部において前記高抵抗ＳｉＣ層に向かって膨らむように第２導電型の第２のＳｉＣ層を多段イオン注入により形成する第４の工程と、
前記第４の工程に引き続き、前記第１及び第２のトレンチの側面の前記第２のＳｉＣ層に絶縁層パターンを形成する第５の工程と、前記第５の工程に引き続き、前記絶縁層パターンから露呈する前記第２のＳｉＣ層に前記第２のＳｉＣ層よりも低抵抗の第２導電型の第３のＳｉＣ層を形成する第６の工程と、前記第６の工程に引き続き、前記第３のＳｉＣ層を形成後、前記基板全面に金属膜を形成・加熱して、前記第１及び第２のトレンチに挟まれた第１のＳｉＣ層と前記第３のＳｉＣ層の表面に金属シリサイド層を形成する第７の工程と、前記第７の工程に引き続き、前記金属膜を選択的にエッチング除去し、前記第１のＳｉＣ層と前記第３のＳｉＣ層の表面に、前記金属シリサイド層からなるソース電極とゲート電極を設ける第８の工程と、前記第８の工程に引き続き、前記ＳｉＣ基板の他方の面にドレイン電極を形成する第９の工程とを具備することを特徴とする。
【００２２】
また、本発明の第２の高耐圧装置の製造方法は、第１導電型のＳｉＣ基板の一方の面上に、この基板よりも高抵抗の第１導電型の高抵抗ＳｉＣ層を形成する第１の工程と、前記第１の工程に引き続き、前記高抵抗ＳｉＣ層に複数の第１のトレンチとこれを取り囲む第１のトレンチより幅広の第２のトレンチを形成する第２の工程と、前記第２の工程に引き続き、前記第１のトレンチの側面及び底面、第２のトレンチの第１のトレンチ側の側面及び底面の一部に、前記底面角部において前記高抵抗ＳｉＣ層に向かって膨らむように第２導電型の第１のＳｉＣ層を多段イオン注入により形成する第３の工程と、前記第３の工程に引き続き、前記第１及び第２のトレンチの側面の前記第１のＳｉＣ層に絶縁層パターンを形成する第４の工程と、前記第４の工程に引き続き、前記絶縁層パターンから露呈する前記第１のＳｉＣ層に前記第１のＳｉＣ層よりも低抵抗の第２導電型の第２のＳｉＣ層を形成する第５の工程と、前記第５の工程に引き続き、前記第２のＳｉＣ層を形成後、前記基板全面に金属膜を形成・加熱して、前記第１及び第２のトレンチに挟まれた前記高抵抗ＳｉＣ層の表面と前記第２のＳｉＣ層の表面に金属シリサイド層を形成する第６の工程と、前記第６の工程に引き続き、前記金属膜を選択的にエッチング除去し、前記高抵抗ＳｉＣ層の表面とショットキー接合をなす第１の電極と、前記第２のＳｉＣ層の表面に前記金属シリサイド層からなり前記第１の電極と電気的に接続された制御電極を形成する第７の工程と、前記第７の工程に引き続き、前記ＳｉＣ基板の他方の面に第２の電極を形成する第８の工程とを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２４】
（第１の実施形態）
第１の実施形態は、高耐圧半導体装置（ＳＩＴ）に関する。
【００２５】
まず、本実施形態のＳＩＴにおける構造上の特徴とその効果について説明する。図１に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）２の一方の面には、高抵抗半導体層２よりも低抵抗の（不純物濃度が高い）ｎ型の第１の半導体領域（ＳｉＣ層）３ａがソース領域として選択的に設けられている。設計耐圧により高抵抗半導体層２の不純物濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3、厚さの範囲は５〜１００μｍである。ソース領域３ａの不純物濃度は例えば１×１０20ｃｍ-3である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００２６】
図１乃至図３に示すように、ソース領域３ａの周囲の高抵抗半導体層２にはトレンチ部５と５´が設けられており、トレンチ部５の幅はトレンチ部５´の幅よりも狭くなっている。トレンチ部５は素子領域のみに、トレンチ部５´は素子領域から終端領域にかけて形成されている。
【００２７】
図１に示されるように、トレンチ部５と５´はソース領域３ａの周囲における高抵抗半導体層２の部分を掘り込む形で設けられており、ソース領域３ａはトレンチ部５と５´に囲まれた複数の島状凸部の上面に設けられた構成となっている。トレンチ部５と５´の図．１の断面における幅はそれぞれ、例えば１μｍ、１００μｍであり、トレンチ部５と５´間の島状凸部の幅は例えば１μｍである。
【００２８】
トレンチ部５の側面５ａ及び５ｂにはゲート層としてｐ型の第２の半導体層（ＳｉＣ層）９が設けられている。側面５ａ及び５ｂを例として説明しているが、もちろんトレンチ部５の他の側面についても同様である。代表的にゲート層９の不純物濃度は例えば１×１０18ｃｍ-3である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００２９】
トレンチ部５’の片側側面及び底面の一部にもゲート層９が設けられている。このゲート層９はその底面角部が高抵抗半導体層２に向かって膨らむように形成されている。トレンチ部５と５’の底面のゲート層９の最大厚みは例えば０．３μｍ、トレンチ部５と５’の側面５ａと５ｂのゲート層９の最大厚みは例えば０．１μｍである。
【００３０】
また、トレンチ部５の側面５ａ及び５ｂのゲート層９には側壁絶縁膜１０ａ及び１０ｂが選択的に設けられており、これらの側壁絶縁膜１０ａ及び１０ｂは図Ｓ．２ and ３に示すように上記複数の島状凸部の外周を取り囲むように形成されている。トレンチ部５’の他方の側面５ｃにも側壁絶縁膜１０ｃが選択的に設けられており、図２及び図３に示すように側壁絶縁膜１０ｃは装置の外周部３ｂの内側に沿って形成されている。
【００３１】
さらにトレンチ部５の底面のゲート層９の部分には、選択的にｐ型の第３の半導体層（ＳｉＣ層）１２がゲートコンタクト層として設けられ、側壁絶縁膜（スペーサ層）１０ａ及び１０ｂの間に露呈している。
【００３２】
トレンチ部５’の底面のゲート層９にもゲートコンタクト層１２が設けられているが、このゲートコンタクト層１２は片側においてのみ側壁絶縁膜１０ｂと接する。ゲートコンタクト層１２の不純物濃度は例えば１×１０20ｃｍ-3である。ｐ型ドーパントとしては、例えばアルミニウムが用いられる。
【００３３】
一方、ｎ型の高抵抗半導体層２の他方の面にはドレイン層としてｎ型の第４の半導体層（ＳｉＣ層）１が設けられている。ドレイン層１の不純物濃度は例えば１×１０19ｃｍ-3である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００３４】
ソース層３ａ、ゲートコンタクト層１２、及びドレイン層１のそれぞれの表面には、ソース電極１４、ゲート電極１５、及びドレイン電極１６が設けられている。さらにソース電極１４、ゲート電極１５、及びドレイン電極１６にはそれぞれ、ソース電極引き出し配線１７、ゲート電極引き出し配線１８、及びドレイン電極引き出し配線１９が設けられている。
【００３５】
図３に示すようにソース電極引き出し配線１７は、広い面積の電極パッド部及びこの電極パッド部と各ソース電極１４との間を電気的に接続する複数のストライプ状の接続電極部から構成されており櫛歯状のパターンを有する。
【００３６】
同様にゲート電極引出し配線１８も、広い面積の電極パッド部及びこの電極パッド部とゲート電極１５との間を電気的に接続する複数のストライプ状の接続電極部から構成されており櫛歯状のパターンを有する。これらのソース電極引出し配線１７とゲート電極引出し配線１８とはお互いに噛み合う形で配線されている。
【００３７】
図１では摸式的に示される各電極のコンタクト構造を図４に示す。詳細には、トレンチ構造を含む全面に絶縁膜２０が形成され、この絶縁膜にソース電極１４、ゲート電極１５に通ずるコンタクトホールが設けられている。これらのコンタクトホールを埋め込むように、ソース電極１４及びゲート電極１５にそれぞれ接続するソース電極引出し配線１７及びゲート電極引出し配線１８が設けられている。
【００３８】
なお、図４では説明の便宜上、同じ断面図内にソース電極引出し配線１７及びゲート電極引出し配線１８を示しているが、これらは図面の紙面に垂直な方向にずれて設けられており、本来はゲート電極引出し配線１８のみがこの断面図に現れているものである。
【００３９】
また、図４には示していないが、絶縁膜２０表面をゲート電極引出し配線１８が延在しており、絶縁膜２０及びゲート電極引出し配線１８を被覆して層間絶縁膜がさらに形成されており、この層間絶縁膜の表面にまでソース電極引出し配線１７が引き出されて、この層間絶縁膜表面を延在する構成となっている。
【００４０】
次に、終端領域について説明する。図１乃至図３に示すように、トレンチ部５’の底面のゲート層９に外周にはこのゲート層９と接してリサーフ（RESURF）層７が設けられている。リサーフ層７の不純物濃度は例えば３×１０17ｃｍ-3であり深さは０．６μｍである。ただし、プロセス条件によりリサーフ層の構造の最適値は異なる。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００４１】
トレンチ部５’の側面５ｃに位置する側壁絶縁膜１０ｃとリサーフ層７間のトレンチ部５’底面には、高抵抗半導体層２の一部の表面が現れている。また、トレンチ部５’の外周の段差上面にはｎ型の半導体層３ｂが設けられている。ｎ型の半導体層３ｂの不純物濃度は例えば１×１０19ｃｍ-3であり、ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。以上の構成要素により終端構造が構成されている。
【００４２】
本実施形態の素子構造の特徴の一つは、ゲート電極引出し配線１８がトレンチ部５と５’内にその側面５ａと５ｂに側壁絶縁膜１０ａと１０ｂを介した状態で埋め込まれており、ゲートコンタクト層１２やゲート電極１５が、側壁絶縁膜１０ａと１０ｂから露呈するゲート層９の部分上に選択的に設けられている点である。即ち、ゲート電極引出し配線１８は、トレンチ部５と５’の側面５ａと５ｂのゲート層９には直接接することは無く、トレンチ部５と５’の底面のゲートコンタクト層１２に、ゲート電極１５のみを介してコンタクトしている。ゲートコンタクト層１２やゲート電極１５は、側壁絶縁膜１０ａと１０ｂに対して自己整合的に形成されているので、トレンチ部５と５’の底面の中心領域に正確に位置する。
【００４３】
かかる構成により、ゲート電極引出し配線１８を通じてトレンチ部５と５’の底面に対して選択的にゲート電位を印加することができ、トレンチ部５と５’の側面５ａと５ｂのゲート層９に対しては直接ゲート電位が印加されない。したがって、トレンチ部５と５’の底面の角部に隣接して位置するゲート層９部分に対してゲート電圧を優先的に印加することができ、このゲート層９部分に隣接する高抵抗半導体層２内の空乏層の延びを支配的なものとすることができる。このゲート層９部分は高抵抗半導体層２に向けて膨らんだ形状で形成されているため、この部分における空乏層の伸びを支配的に利用してスイッチオフを行うことにより、スイッチオフ特性を改善することが可能である。
【００４４】
また、本実施形態の素子構造の他の特徴は、トレンチ部５上端のソース層３ａとトレンチ部５の底面のゲートコンタクト層１２とが自己整合的に形成されていることである。そのため、電極形成時のマスクの合わせずれの影響がなく、トレンチ構造を露光機の限界まで微細に作ることが可能になり、微細化が容易である。
【００４５】
さらに、図４に示すように、ソース電極１４とゲート電極１５のそれぞれに対して、絶縁膜２０のコンタクトホールを通して上層のソース電極引出し配線１７及びゲート電極引出し配線１８を接続させるように構成されている。即ち、微細化した構造ではソース電極やゲート電極とコンタクトホールとの間で合わせ精度が要求されるが、図４に示すように側壁絶縁膜（スペーサ層）１０ａ及び１０ｂと絶縁膜２０との間でエッチング選択比がとれるように絶縁材料を選択することにより、コンタクトホールとソース電極やゲート電極との間の合わせ余裕を側壁絶縁膜１０ａ及び１０ｂの分だけ取れ、このため微細化をすることが容易になる。例えば、側壁絶縁膜１０ａ及び１０ｂの材料としてシリコン窒化物を、絶縁膜２０の材料としてシリコン酸化物を採用することができる。
【００４６】
このように素子構造の微細化を行うことができれば、各ソース層３ａとドレイン層１間のチャネルの幅を狭くすることができるので、オフ状態において空乏層がチャネル幅全体に広がりやすくなり、ＳＩＴ特有の困難さであったピンチオフ電圧が高くなってしまう点を改善できる。よって、素子のスイッチオフをより確実に行うことができ、素子の信頼性を大幅に向上させることが可能となる。
【００４７】
また、ソース層３ａ、ゲートコンタクト層１２のそれぞれの全体にソース電極１４とゲート電極１５をかぶせることができるので、コンタクト抵抗を下げることができ、デバイス通電時の抵抗（オン抵抗）を下げることができる。また、ゲート電極１５についてもスイッチング時に大量の電流を供給できるようになるので高速のスイッチングが可能になる。
【００４８】
さらにまた、本実施形態の装置によれば、図１乃至図３に示すように、トレンチ部５’の底面のゲート層９の外周にこのゲート層９と接してリサーフ層７が設けられているので、スイッチオフ時の素子の高耐圧化が可能である。特に、トレンチ部５’の底面にゲート層９とともにリサーフ層７を一緒に設けているので、ゲート層９表面とリサーフ層７表面とを同一平面内に位置させることができ、リサーフ層７による空乏層によりゲート層９の角部における電界集中を最大限に抑制することができ、高耐圧化に寄与する効果は大きい。
【００４９】
また、トレンチ部５’の側面５ｃに形成された側壁絶縁膜１０ｃにより、チャネルストッパ（ｎ型の半導体層３ｂ）上に形成される電極の位置ずれのマージンを増やせるという効果を得ることが可能である。
【００５０】
次に、本実施形態のＳＩＴ（図１）を製造する方法について、図５乃至図１２を参照して説明する。これらの図は図３のＩ−Ｉ線に沿った断面図に相当する。
【００５１】
まず、図５に示すように、ｎ型の高濃度基板（ＳｉＣ基板）１上にｎ型の高抵抗半導体層（ＳｉＣ層）２をエピタキシャル成長法により形成する。ｎ型の高濃度基板１はドレイン領域としてのｎ型の第４の半導体領域（ＳｉＣ層）１に相当する。さらに、高抵抗半導体層２の上に低抵抗のｎ型の第１の半導体層（ＳｉＣ層）３を形成する。このｎ型の第１の半導体層３はソース領域３ａとなるものである。第１の半導体層３は、高抵抗半導体層２にｎ型不純物をイオン注入するか、若しくは高抵抗半導体層２上にエピタキシャル成長を行うことにより形成する。
【００５２】
次に、図６に示すように、第１の半導体層３上にマスクパターン４を形成し、このマスクパターン４を用いてＲＩＥ（Reactive Ion Etching）を行うことにより、第１の半導体層３の表面から高抵抗半導体層２へ達するトレンチ部５と５’を形成する。トレンチ部５の幅はトレンチ部５’の幅よりも狭く形成される。
【００５３】
この場合、マスクパターン４の材料としてはエッチング耐性が大きい金属、例えばモリブデン、アルミニウム、タングステン、又はこれらの積層膜を用いることができ、エッチングガスとしてはＣＦ4、ＳＦ6などのフッ素系のガスを使用することができる。このエッチング工程の結果、第１の半導体層３はパターン加工されてソース領域３ａ及びｎ型の半導体領域３ｂが形成される。
【００５４】
次に、図７に示すように、トレンチ部５を覆いトレンチ部５’の底面の一部を露出するレジストパターン６を形成し、このレジストパターン６をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５’の底部の一部に選択的にリサーフ層７を形成する。
【００５５】
次に、図８に示すように、マスクパターン４を残しつつレジストパターン６を除去し、新たにレジストパターン８をｎ型の半導体層３ｂからリサーフ層７にかけて覆うように形成する。このレジストパターン８をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５の側面５ａと５ｂ及び底面に選択的にｐ型のゲート層９を形成するとともに、トレンチ部５’底面のリサーフ層７に隣接する部分及び側面部５ｂに選択的にゲート領域９を形成する。
【００５６】
この場合、ゲート領域９はなるべく濃い方がゲートの性能は良くなるが、ソース領域３ａ近傍で濃いゲート領域９が形成されるとソース−ゲート耐圧が低くなるので、イオン注入の角度とドーズ量と加速電圧を変えながら多段のイオン注入を行って、ソース領域３ａ近傍のドーピング量が小さくなるように調整することが望ましい。以上のイオン注入工程により、ゲート領域９はその底面角部が高抵抗半導体層２に向かって膨らむように形成される。
【００５７】
次に、図９に示すように、マスクパターン４を残しつつレジストパターン８を除去する。さらに、トレンチ部５、５’を含む全面にシリコン窒化物等からなる連続膜をＣＶＤ法等により形成し、この連続膜の全面を異方性エッチング（ＲＩＥ等）してトレンチ部５と５’の側面５ａ、５ｂ及び５ｃ各々に選択的に側壁絶縁膜１０ａ、１０ｂ、及び１０ｃをそれぞれ残置する。
【００５８】
その後、新たにレジストパターン１１をｎ型の半導体領域３ｂからリサーフ層７に隣接するゲート領域９にかけて覆うように形成する。このレジストパターン１１をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５と５’の底面に選択的にｐ型のゲートコンタクト領域１２を形成する。
【００５９】
次に、図１０に示すように、マスクパターン４及びレジストパターン１１を除去する。この工程で側壁絶縁膜１０ａ、１０ｂ、及び１０ｃの表面は後退し、側壁絶縁膜１０ａ、１０ｂ、及び１０ｃ各々の上端部はソース領域３ａ、ｎ型半導体領域３ｂ各々の上面にほぼ一致するようになる。さらに、例えば１６００℃の高温条件で、ソース領域３ａ、ｎ型半導体領域３ｂ、ゲート領域９、及びゲートコンタクト領域１２の活性化のためのアニールを行う。
【００６０】
その後、図示しないレジストマスクをｎ型の半導体領域３ｂからゲートコンタクト領域１２の周辺部にかけて覆うように形成し、このレジストマスク上を含む全面にＮｉ等からなる金属膜を形成する。さらに、上記レジストマスクを除去してリフトオフ法を行うことにより上記金属膜をパターニングして金属パターン１３を形成する。（図１０）。
【００６１】
その後、図１１に示すように、金属パターン１３のアニールを例えば１０００℃で行うことにより、ソース領域３ａ及びゲートコンタクト領域１２それぞれの表面においてシリサイド化反応を進行させて、それぞれの表面にニッケルシリサイド（例えば、Ｎｉ2Ｓｉ）層１４と１５を形成する。側壁絶縁膜１０ａと１０ｂ各々の表面ではシリサイド化反応は起こらず、この部分には金属パターン１３の一部が残置する。
【００６２】
さらに、図１２に示すように塩酸と過酸化水の混合液（ＳＣ２）等のエッチャントを用いて、残置した金属パターン１３を選択的にエッチング除去し、ソース領域３ａ及びゲートコンタクト領域１２各々の表面に選択的にニッケルシリサイド層１４と１５をそれぞれ残置する。ニッケルシリサイド層１４と１５はそれぞれソース電極１４及びゲート電極１５となる。なお、ｎ型半導体領域３ｂの表面にもニッケルシリサイド層を選択的に形成してこの部分のコンタクト抵抗を低下させることが可能である。この場合は、上記の工程においてｎ型半導体領域３ｂ上にも金属パターン１３を形成するようにすればよい。
【００６３】
次に、通常の配線工程を行うことにより、図１に示す本実施形態のＳＩＴが完成する。即ち、ドレイン領域１の表面にドレイン電極１６を形成し、さらにソース電極１４、ゲート電極１５、及びドレイン電極１６にはそれぞれ、ソース電極引出し配線１７、ゲート電極引出し配線１８、及びドレイン電極引出し配線１９を設けて、第１の実施形態のＳＩＴが完成する。
【００６４】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の断面図である。第１の実施形態（図１）の裏面のｎ+ 層をｐ+ 層に変えることにより、ＳＩ（static induction）サイリスタとすることができる。第１の実施形態と構成が類似しているので、同一部分には同一番号を付して、重複する説明を省略する。また、上面図は図２と同様となるので図示を省略する。
【００６５】
まず、本実施形態のＳＩサイリスタにおける構造上の特徴とその効果について説明する。図１３に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）２の一方の面（裏面）には、低抵抗のｐ+ 型半導体層１´がコレクタ層として設けられている。参照番号１６´はコレクタ電極、１９´はコレクタ電極引出し線である。
【００６６】
設計耐圧により高抵抗半導体層２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3、厚さの範囲は５〜１００μｍである。コレクタ層１´の不純物濃度はたとえば１×１０19ｃｍ-3である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【００６７】
参照番号１４´はエミッタ電極となり、１７´はエミッタ電極引出し線である。その他の素子構造は第１の実施形態と略同じである。例えば、終端構造（リサーフ層）７はｐ型の低濃度層であり、その不純物濃度は例えば３×１０17ｃｍ-3であり、深さは０．６μｍである。
【００６８】
第２の実施形態の特徴は、ゲート電極とエミッタ電極が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート電極が埋め込みｐ型層の上部にあるためにゲートコレクタ間の容量が小さく、高速動作が可能である。
【００６９】
また、上記のＳＩサイリスタ２０とＭＯＳＦＥＴ２１とで、図１４に示すカスコード（Cascode）接続と呼ばれる回路を形成すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。この回路においてオフ動作時には素子内に蓄積された正孔はゲート電極１８より吐き出されるが、ゲート電極はＧＮＤに接続されているためＭＯＳＦＥＴ２１の制御ゲートには流れこまない。従ってゲート電源の容量が小さくてすむ利点がある。
【００７０】
（第３の実施形態）
第３の実施形態の高耐圧半導体装置はＪＢＳ（Junction Barrier Schottky Diode）に関わる。
【００７１】
まず、本実施形態のＪＢＳにおける構造上の特徴とその効果について説明する。図１５に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）１０２の一方の面には、この高抵抗半導体層１０２とショットキー接合を形成するショットキー電極１１４が設けられている。１０３ａはショットキー接合領域である。設計耐圧により高抵抗半導体層１０２の不純物濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3であり、厚さの範囲は５〜５０μｍである。さらに伝導度変調を利用する場合には、１００μｍに至る厚さであっても良い。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。ショットキー電極１１４の材料としては例えばＴｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）が用いられる。
【００７２】
図１５及び図１６に示すように、ショットキー電極１１４の周囲の高抵抗半導体層１０２にはトレンチ部１０５と１０５’が設けられており、トレンチ部１０５の幅はトレンチ部１０５’の幅よりも狭くなっている。トレンチ部１０５は素子領域のみに、トレンチ部１０５’は素子領域から終端領域にかけて形成されている。図１６の上面図に示されるように、トレンチ部１０５と１０５’はショットキー接合領域１０３ａの周囲における高抵抗半導体層１０２の部分を堀り込む形で設けられており、ショットキー接合領域１０３ａはトレンチ部１０５と１０５’に囲まれた複数の島状凸部の上面に設けられた構成となっている。図１５に示されたトレンチ部１０５と１０５’の幅はそれぞれ、例えば１μｍ、１００μｍであり、トレンチ部１０５と１０５’間の島状凸部の幅は例えば２μｍである。
【００７３】
トレンチ部１０５の側面１０５ａ及び１０５ｂには制御電極層としてｐ型の第１の半導体領域（ＳｉＣ層）１０９が設けられている。第１の半導体領域１０９の不純物濃度は例えば１×１０18ｃｍ-3である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。トレンチ部１０５’の片側側面及び底面の一部にも第１の半導体領域１０９が設けられている。
【００７４】
これらの第１の半導体領域１０９はその底面角部が高抵抗半導体層１０２に向かって膨らむように形成されている。トレンチ部１０５と１０５’の底面の第１の半導体領域１０９の最大厚みは例えば０．３μｍ、トレンチ部１０５の側面１０５ａと１０５ｂの第１の半導体領域１０９の最大厚みは例えば０．１μｍである。
【００７５】
また、トレンチ部１０５の側面１０５ａ及び１０５ｂの第１の半導体領域１０９には、側壁絶縁膜１１０ａ及び１１０ｂが選択的に設けられている。これらの側壁絶縁膜１１０ａ及び１１０ｂは、図１６に示すように、上記複数の島状凸部の外周を取り囲むように形成されている。トレンチ部１０５’の他方の側面１０５ｃにも側壁絶縁膜１１０ｃが選択的に設けられており、図１６に示すように、側壁絶縁膜１１０ｃは装置の外周部１０３ｂの内側に沿って形成されている。
【００７６】
さらにトレンチ部１０５の底面の、側壁絶縁膜（スペーサ層）１１０ａ及び１１０ｂから露呈する第１の半導体領域１０９の部分に、選択的にｐ型の第２の半導体領域（ＳｉＣ層）１１２が、コンタクト領域として設けられている。
【００７７】
トレンチ部１０５’の底面の第１の半導体領域１０９にもコンタクト領域１１２が設けられているが、このコンタクト領域１１２は片側においてのみ側壁絶縁膜１１０ｂと接する。コンタクト領域１１２の不純物濃度は例えば１×１０20ｃｍ-3である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００７８】
一方、ｎ型の高抵抗半導体層１０２の他方の面にはカソード領域としてｎ型の第３の半導体領域（ＳｉＣ層）１０１が設けられている。カソード領域１０１の不純物濃度は例えば１×１０19ｃｍ-3である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００７９】
ショットキー接合領域１０３ａ、コンタクト領域１１２、及びカソード領域１０１のそれぞれの表面には、アノード電極（ショットキー電極）１１４、制御電極１１５、及びカソード電極１１６が設けられている。さらにアノード電極１１４及び制御電極１１５には両者を短絡するようにアノード電極引出し配線１１７が設けられ、カソード電極１１６にはカソード電極引出し配線１１９が設けられている。図１６に示すようにアノード電極引出し配線１１７は、比較的広い面積の制御電極１１５と各アノード電極１１４との間を電気的に接続する広い面積の接続電極部（周囲にハッチングを施した部分）として構成されている。
【００８０】
次に、終端領域について説明する。図１５及び図１６に示すように、トレンチ部１０５’の底面の第１の半導体領域１０９の外周にはこの第１の半導体領域１０９と接してリサーフ層１０７が設けられている。リサーフ層１０７の不純物濃度は例えば３×１０17ｃｍ-3であり、深さは０．６μｍである。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００８１】
トレンチ部１０５’の側面１０５ｃに位置する側壁絶縁膜１１０ｃとリサーフ層１０７間のトレンチ部１０５’底面には、高抵抗半導体層１０２の一部の表面が現れている。また、トレンチ部１０５’の外周の段差上面にはｎ型の半導体領域１０３ｂが設けられている。ｎ型の半導体領域１０３ｂの不純物濃度は例えば１×１０19ｃｍ-3であり、ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。以上の構成要素により終端構造が構成されている。
【００８２】
本実施形態の素子構造の特徴の一つは、アノード電極引出し配線１１７がトレンチ部１０５及び１０５’内に、その側面１０５ａ及び１０５ｂに側壁絶縁膜１１０ａ及び１１０ｂを介した状態で、埋め込まれており、コンタクト領域１１２や制御電極１１５が側壁絶縁膜１１０ａ及び１１０ｂから露呈する第１の半導体領域１０９の部分に選択的に設けられている点である。
【００８３】
即ち、アノード電極引出し配線１１７はトレンチ部１０５及び１０５’の側面１０５ａ及び１０５ｂの第１の半導体領域１０９には直接接することは無く、トレンチ部１０５及び１０５’の底面のコンタクト領域１１２に制御電極１１５のみを介してコンタクトしている。コンタクト層１１２や制御電極１１５は側壁絶縁膜１１０ａ及び１１０ｂに対して自己整合的に形成されているので、トレンチ部１０５及び１０５’の底面の中心領域に正確に位置する。
【００８４】
かかる構成により、アノード電極引出し配線１１７を通じてトレンチ部１０５及び１０５’の底面に対して選択的にアノード電位を印加することができ、トレンチ部１０５及び１０５’の側面１０５ａ、１０５ｂの第１の半導体領域１０９に対しては直接アノード電位が印加されない。
【００８５】
したがって、トレンチ部１０５及び１０５’の底面の角部に隣接して位置する第１の半導体領域１０９部分に対してアノード電圧を優先的に印加することができ、この第１の半導体領域１０９部分に隣接する高抵抗半導体層１０２内の空乏層の延びを支配的なものとすることができる。この第１の半導体領域１０９部分は高抵抗半導体層１０２に向けて膨らんだ形状で形成されているため、この部分における空乏層の伸びを支配的に利用してスイッチオフ時のリーク電流特性を改善することが可能である。
【００８６】
例えば、上記実施形態のＪＢＳにおいて、例えば１５００Ｖ耐圧の設計をした場合、従来のショットキーダイオードと比べて逆電圧印加時のリーク電流の大幅な低減が見込め、リーク電流とオン抵抗のトレードオフが改善される。これに対して、アノード電極引出し配線がトレンチ側面の第１の半導体領域に直接接触するタイプの従来のトレンチＪＢＳでは、上記条件と同じ条件で動作させた場合、リーク電流とオン抵抗のトレードオフの効果は小さい。
【００８７】
また、コンタクト領域１１２の全体に制御電極１１５をかぶせることができるので、コンタクト抵抗を下げることができ、スイッチング時に大量の電流を供給できるようになるので高速のスイッチングが可能になる。
【００８８】
さらにまた、本実施形態の半導体装置によれば、図１５及び図１６に示すように、トレンチ部１０５’の底面の第１の半導体領域１０９の外周にこの第１の半導体領域１０９と接してリサーフ層１０７が設けられているので、スイッチオフ時の素子の高耐圧化が可能である。
【００８９】
特に、トレンチ部１０５’の底面に第１の半導体領域１０９とともにリサーフ層１０７を一緒に設けているので、第１の半導体領域１０９表面とリサーフ層１０７表面とを同一平面内に位置させることができ、リサーフ層１０７による空乏層により第１の半導体領域１０９の角部における電界集中を最大限に制御することができ、高耐圧化に寄与する効果は大きい。
【００９０】
また、トレンチ部１０５’の側面１０５ｃに形成された側壁絶縁膜１１０ｃにより、チャネルストッパ（ｎ型の半導体領域１０３ｂ）上に形成される電極の位置ずれのマージンを増やせるという効果を得ることが可能である。
【００９１】
次に、本実施形態のＪＢＳを製造する方法について、図１７乃至図２４を参照して説明する。これらの断面図は図１６のＸＶ−ＸＶ線に沿った断面図に相当する。
【００９２】
まず、図１７に示すように、ｎ型の高濃度基板（ＳｉＣ基板）１０１上にｎ型の高抵抗半導体層（ＳｉＣ層）１０２をエピタキシャル成長法により形成する。ｎ型の高濃度基板１０１はカソード層としてのｎ型の第３の半導体領域（ＳｉＣ層）１０１に相当する。
【００９３】
次に、図１８に示すように、高抵抗半導体層１０２上にマスクパターン１０４を形成し、このマスクパターン１０４を用いてＲＩＥを行うことによりトレンチ部１０５及び１０５’を形成する。トレンチ部１０５の幅はトレンチ部１０５’の幅よりも狭く形成される。マスクパターン１０４の材料としてはエッチング耐性が大きい金属、例えばモリブデン、アルミニウム、タングステンを用いることができ、エッチングガスとしてはＣＦ4、ＳＦ6などのフッ素系のガスを使用することができる。このエッチング工程の結果、ショットキー接合領域１０３ａが形成される。
【００９４】
次に、図１９に示すように、トレンチ部１０５を覆いトレンチ部１０５’の底面の一部を露出するレジストパターン１０６を形成し、このレジストパターン１０６をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５’の底部の一部に選択的にリサーフ層１０７を形成する。
【００９５】
次に、図２０に示すように、マスクパターン１０４を残しつつレジストパターン１０６を除去し、新たにレジストパターン１０８を基板の最外周部からリサーフ層１０７にかけて覆うように形成する。このレジストパターン１０８をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５の側面１０５ａ及び１０５ｂ及び底面に選択的にｐ型の第１の半導体領域１０９を形成するとともに、トレンチ部１０５’底面のリサーフ層１０７に隣接する部分及び側面部１０５ｂに選択的に第１の半導体領域１０９を形成する。
【００９６】
この場合、第１の半導体領域１０９はなるべく濃い方がゲートの性能は良くなる。然しながら、ショットキー接合領域１０３ａ近傍で濃い第１の半導体領域１０９が形成されると耐圧が低くなる。それ故、イオン注入の角度とドーズ量と加速電圧を変えながら多段のイオン注入を行って、ショットキー接合領域１０３ａ近傍のドーピング量が小さくなるように調整することが望ましい。以上のイオン注入工程により、第１の半導体領域１０９はその底面角部が高抵抗半導体層１０２に向かって膨らむように形成される。
【００９７】
次に、図２０に示すように、マスクパターン１０４を残しつつレジストパターン１０８を除去する。さらに、トレンチ部１０５及び１０５’を含む全面にシリコン窒化物等からなる連続膜をＣＶＤ法等により形成し、この連続膜の全面を異方性エッチング（ＲＩＥ）等してトレンチ部１０５及び１０５’の側面１０５ａ、１０５ｂ及び１０５ｃ各々に選択的に側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃをそれぞれ残置する。
【００９８】
その後、新たにレジストパターン１１１を基板の最外周部からリサーフ層１０７に隣接する第１の半導体領域１０９にかけて覆うように形成する。このレジストパターン１１１をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５及び１０５’の底面に選択的にｐ型のコンタクト層１１２を形成する。
【００９９】
次に、図２２に示すように、マスクパターン１０４及びレジストパターン１１１を除去する。この工程で側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃの表面は後退し、側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃ各々の上端部はショットキー接合領域１０３ａ各々の上面にほぼ一致するようになる。
【０１００】
なお、必要に応じてマスクを用いたイオン注入によりｎ型半導体領域１０３ｂを基板の最外周部に設けても良い。このイオン注入はトレンチ構造を形成する前に終端領域に選択的に行っておくと良く、このようにすれば、マスク合わせ精度を考慮する必要が無い。さらに、例えば１６００℃の高温条件で、第１の半導体領域１０９、コンタクト領域１１２、及びｎ型半導体領域１０３ｂの活性化のためのアニールを行う。
【０１０１】
その後、図示しないレジストマスクをｎ型の半導体領域１０３ｂからコンタクト領域１１２の周辺部にかけて覆うように形成し、このレジストマスク上を含む全面にＮｉ等からなる金属膜を形成する。さらに、上記レジストマスクを除去してリフトオフ法を行うことにより上記金属膜をパターニングして金属パターン１１３を形成する（図２２）。
【０１０２】
その後、図２３に示すように、金属パターン１１３のアニールを例えば１０００℃で行うことにより、ショットキー接合領域１０３ａ及びコンタクト領域１１２それぞれの表面においてシリサイド化反応を進行させて、それぞれの表面にニッケルシリサイド（例えばＮｉ2Ｓｉ）層１１４及び１１５を形成する。このシリサイド化プロセスでは、ショットキー接合領域１０３ａとコンタクト領域１１２のそれぞれに１回のシリサイド化プロセスで、それぞれショットキーコンタクト電極（ニッケルシリサイド層１１４）及びオーミックコンタクト電極（ニッケルシリサイド層１１５）を形成することができる。
【０１０３】
一方、側壁絶縁膜１１０ａ及び１１０ｂ各々の表面ではシリサイド化反応は起こらず、この部分には金属パターン１１３の一部が残置する。さらに、図２４に示すように、塩酸及び過酸化水素の混合液（ＳＣ２）等のエッチャントを用いて、残置した金属パターン１１３を選択的にエッチング除去する。これにより、ショットキー接合領域１０３ａ及びコンタクト領域１１２各々の表面に選択的にニッケルシリサイド層１１４及び１１５をそれぞれ残置する。ニッケルシリサイド層１１４及び１１５はそれぞれアノード電極１１４及び制御電極１１５となる。
【０１０４】
なお、ｎ型半導体領域１０３ｂの表面にもニッケルシリサイド層を選択的に形成して、この部分のコンタクト抵抗を低下させることが可能である。この場合は、上記の工程において、ｎ型半導体領域１０３ｂ上にも金属パターン１１３を形成するようにすればよい。
【０１０５】
次に、通常の配線工程を行うことにより、カソード領域１０１の表面にカソード電極１１６を形成し、さらにアノード電極１１４及び制御電極１１５にアノード電極引出し配線１１７を設け、カソード電極１１６にカソード電極引出し配線１１９を設けて、図１５に示す本実施形態のＪＢＳが完成する。
【０１０６】
（第４の実施形態）
図２５は、本発明の第４の実施形態に係る高耐圧半導体装置（ＳＩＴ）の上面図である。図２５のＸＸＶＩ―ＸＸＶＩ線に沿った断面のうち、素子中央付近から終端領域にかけての部分断面図を図２６に示すが、終端領域を除き図１と同様の断面図となる。
【０１０７】
図２５に示されるように、ｎ型の高抵抗半導体層（ＳｉＣ層）２０２の一方の面には、複数のストライプ状のトレンチ部２０５がお互いに平行に配列されて形成されている。これらのトレンチ部２０５間の高抵抗半導体層２０２の表面にはこの高抵抗半導体層２０２よりも低抵抗のｎ型の第１の半導体領域（ＳｉＣ層）２０３ａがソース領域として設けられている。図２６に示されるトレンチ部２０５の幅及びトレンチ部２０５間のソース領域２０３ａの幅は、第１の実施形態と同様である。
【０１０８】
トレンチ部２０５各々の側面（２０５ａ及び２０５ｂ等）及び底面にはゲート領域としてｐ型の第２の半導体領域（ＳｉＣ層）２０９がそれぞれ設けられている。このゲート領域２０９はその底面角部が高抵抗半導体層２０２に向かって膨らむように形成されている。ゲート領域２０９の側面及び底面における最大厚みは第１の実施形態と同様である。
【０１０９】
また、トレンチ部２０５の側面２０５ａ及び２０５ｂのゲート層２０９には側壁絶縁膜（スペーサ層）２１０ａ及び２１０ｂが選択的に設けられている。さらにトレンチ部２０５の底面には、側壁絶縁膜２１０ａ及び２１０ｂから露呈するゲート領域２０９の部分に選択的にｐ型の第３の半導体領域（ＳｉＣ層）２１２がゲートコンタクト領域として設けられている。
【０１１０】
一方、図２６に示すように、ｎ型の高抵抗半導体層２０２の他方の面にはドレイン領域としてｎ型の第４の半導体領域（ＳｉＣ層）２０１が設けられている。
【０１１１】
ソース領域２０３ａ、ゲートコンタクト領域２１２、及びドレイン領域のそれぞれの表面には、ソース電極、ゲート電極、及びドレイン電極が設けられている。さらにこれらのソース電極、ゲート電極、及びドレイン電極にはそれぞれ、ソース電極引出し配線２１７、ゲート電極引出し配線２１８、及びドレイン電極引出し配線（図示せず）が設けられている。
【０１１２】
図２５に示すように、ソース電極引出し配線２１７は、広い面積の電極パッド部及びこの電極パッド部と各ソース電極との間を電気的に接続する複数のストライプ状の接続電極部から構成されており、櫛歯状のパターンを有する。同様にゲート電極引出し配線２１８も、広い面積の電極パッド部及びこの電極パッド部とゲート電極との間を電気的に接続する複数のストライプ状の接続電極部から構成されており、櫛歯状のパターンを有する。これらのソース電極引出し配線２１７とゲート電極引出し配線２１８とはお互いに噛み合う形で配置されている。かかる構造は図４に示したコンタクト構造によって実現することができる。
【０１１３】
なお、終端領域については図２５及び図２６に示すように、トレンチ構造を含む高抵抗半導体層２０２の表面領域にリサーフ層２０７が設けられており、基板の最外周部にｎ型の半導体領域２０３ｂが設けられている。リサーフ層２０７とｎ型の半導体領域２０３ｂとの間には高抵抗半導体層２０２の一部の表面が現れており、以上の構成要素により終端構造が構成されている。
【０１１４】
以上説明した本実施形態のＳＩＴによっても、第１の実施形態と同様の効果を得ることができる他、終端領域形成がより容易であるという効果も得ることができる。
【０１１５】
なお、第４の実施形態は第１の実施形態の変形例として説明したが、第４の実施形態の終端構造は第２乃及び第３の実施形態の高耐圧半導体装置の終端部にも適用することができる。
【０１１６】
（第５の実施形態）
図２７は、本発明の第５の実施形態に係る高耐圧半導体装置（ＳＩＴ）の摸式的な部分断面図である。
【０１１７】
第５の実施形態のＳＩＴが第１の実施形態のＳＩＴと異なる点は、ゲート層（ｐ+ 層）３０９が凸部上に形成され、ソース層３０３ａが溝の底部に形成されることである。このため、上面図は第１の実施形態の図２と同様になるので、図２を援用することにして省略する。
【０１１８】
ゲート層３０９はｐ+ 型埋め込み層３２０とで、チャネルを絞る。この場合、チャネルはｎ+ 型ソース層３０３ａから、隣接するｐ+ 型埋め込み層３２０の間を通って、ｎ+ 型ドレイン層３０１に達する経路で形成される。ゲート層３０９とソース層３０３ａとの間に逆バイアスが印加されると、ゲート層３０９から伸びた空乏層は上記のチャンネルを絞ることになる。
【０１１９】
本実施形態のＳＩＴの構造上の特徴とその効果について、より詳細に説明する。図２７に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）３０２の一方の面（裏面）には低抵抗のｎ+ 型半導体層３０１がドレイン層として設けられている。３１６はドレイン電極（第４の電極）で、３１９はドレイン引出し配線である。
【０１２０】
設計耐圧により高抵抗半導体層３０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3，厚さの範囲は５〜１００μｍである。ドレイン層の不純物濃度はたとえば２×１０19ｃｍ-3である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１２１】
ｎ型の高抵抗半導体層３０２のもう一つの面（表面）にはソース層３０３ａ（ソース電極（第２の電極）３１４）と短絡される高濃度p+ 型埋め込み層３２０が部分的に形成され、終端領域においては終端構造（リサーフ層）３０７とつながっている。このp+ 型埋め込み層３２０の不純物濃度は例えば２×１０18ｃｍ-3である。（第３の）電極３１５とp+ 型埋め込み層３２０の接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０20ｃｍ-3以上高濃度のｐ++型層が形成される。中央領域のp+ 型埋め込み層３２０には、図示は省略されているが、ソース層３０３ａに開口を設け、高濃度層のコンタクト等を介してソース引出し線１７が接続されている。
【０１２２】
p+ 型埋め込み層３２０の上部の凸部には、ゲート（第１の）電極３２１と接触する高濃度p+ 型ゲート層３０９が形成される。ゲート層３０９の不純物濃度は例えば２×１０18ｃｍ-3である。このゲート層３０９下のｎ型層の濃度は例えば２×１０16ｃｍ-3である。ゲート電極３２１と直接接触するゲート層３０９の部分にはオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層（不図示）が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１２３】
ソース層３０１ａの濃度は例えば２×１０19ｃｍ-3であり、ソース電極３１４との接触部分はオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層（不図示）が形成される。
【０１２４】
終端構造（リサーフ層）３０７はｐ- 型の低濃度層であり、その不純物濃度はたとえば３×１０17ｃｍ-3であり、深さは０．６μｍである。
【０１２５】
本実施形態の特徴はゲート電極３２１とソース電極３１４が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート電極３２１が高濃度p+ 型埋め込み層３２０の上部にあるためにゲートドレイン間の容量が小さく、高速動作が可能である。また図１４に示すカスコード接続の回路において、素子２０の代わりに図２７の素子３００をコレクタ電極側にドレイン電極を接続し、エミッタ電極側にソース電極を接続して使用すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１２６】
（第６の実施形態）
第６の実施形態の高耐圧半導体装置は、図２８に示すように、第５の実施形態（図２７）の裏面の半導体層３０１をｎ型からｐ型に変えて、ＳＩサイリスタとしたものである。上面図は図２と同様になるので省略する。
【０１２７】
まず、本実施形態のＳＩサイリスタにおける構造上の特徴とその効果について説明する。図２８に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）３０２の一方の面（裏面）には低抵抗ｐ+ 型半導体層３０１´がコレクタ層として設けられている。３１６はコレクタ電極（第４の電極）、１９´はコレクタ電極引出し線である。
【０１２８】
設計耐圧により高抵抗半導体層３０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3，厚さの範囲は５〜１００μｍである。コレクタ層３０１´の不純物濃度はたとえば１×１０19ｃｍ-3である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１２９】
高抵抗半導体層３０２のもう一つの面（表面）にはエミッタ層３０３ａと短絡される高濃度p+ 型埋め込み層３２０が部分的に形成され、終端部においては終端構造（リサーフ層）３０７とつながっている。このp+ 型埋め込み層３２０の不純物濃度は例えば２×１０18ｃｍ-3である。p+ 型埋め込み層３２０と（第３の）電極３１５との接触部分には、オーミックコンタクトを形成するため、さらに例えば１×１０20ｃｍ-3以上の高濃度のｐ++型層が形成される。中央部のp+ 型埋め込み層３２０には、図示は省略されているが、ソース層３０３ａに開口を設け、高濃度層のコンタクト等を介してエミッタ引出し線１７´が接続されている。
【０１３０】
p+ 型埋め込み層３２０の上部の凸部には、ゲート電極（第１の電極）３２１と接触する高濃度p+ 型ゲート層３０９が形成される。ゲート層３０９の不純物濃度は例えば２×１０18ｃｍ-3である。このゲート層３０９下のｎ型層の濃度はたとえば２×１０16ｃｍ-3である。ゲート電極３２１と直接接触するゲート層３０９の部分にはオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層（不図示）が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１３１】
エミッタ層３０１ａの濃度は例えば２×１０19ｃｍ-3であり、エミッタ電極（第２の電極）３１４との接触部分はオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層（不図示）が形成される。
【０１３２】
終端構造（リサーフ層）３０７はｐ- 型の低濃度層であり、その不純物濃度はたとえば３×１０17ｃｍ-3であり、深さは０．６μｍである。
【０１３３】
本実施形態の特徴はゲート電極とエミッタ電極が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート層３０９がp+ 型埋め込み層３２０の上部にあるために、ゲートコレクタ間の容量が小さく、高速動作が可能である。また図１４に示すカスコード接続の回路において、素子２０の代わりに図２８の素子を使用すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１３４】
（第７の実施形態）
図２９は第７の実施形態に係る高耐圧半導体装置（ＭＯＳＦＥＴ）の部分断面図である。本実施形態のＭＯＳＦＥＴは第５の実施形態のＳＩＴと類似な埋め込み層構造を有しており、このＳＩＴと同一基板上に容易に形成することができる。
【０１３５】
まず、本実施形態の高耐圧半導体スイッチング素子における構造上の特徴とその効果について説明する。図２９に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）４０２の一方の面（裏面）には低抵抗のn+ 型半導体層４０１がドレイン層として設けられている。参照番号４１６はドレイン電極、１９はドレイン電極引出し線である。
【０１３６】
設計耐圧により高抵抗半導体層４０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3，厚さの範囲は５〜１００μｍである。ドレイン層４０１の不純物濃度は、例えば１×１０19ｃｍ-3である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【０１３７】
ｎ型の高抵抗半導体層４０２のもう一つの面（表面）にはソース層４０３（ソース電極４１４）と短絡される高濃度p+ 型埋め込み層４２０が部分的に形成され、終端部においては終端構造（リサーフ層）４０７とつながっている。このp+型埋め込み層４２０の不純物濃度は例えば２×１０18ｃｍ-3である。p+ 型埋め込み層４２０と電極４１５との接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０20ｃｍ-3以上の高濃度のｐ++型層が形成される。中央部のp+ 型埋め込み層４２０には、図示は省略されているが、ソース層４０３に開口を設け、高濃度層のコンタクト等を介してソース引出し線１７が接続されている。
【０１３８】
p+ 型埋め込み層４２０の上部には、上記のｎ型ソース層４０３に隣接して低濃度p- 型層が形成されている。低濃度ｐ- 型層の上部には例えばポリシリコンによるゲート電極４０９が絶縁的に形成されている。ゲート電極４０９のソース層４０３と反対側にはｎ型層４３０が形成され、隣接するp+ 型埋め込み層４２０間のｎ型領域４３１とつながっている。
【０１３９】
このｎ型領域４３１の上部には高濃度ｐ+ 型層４２３が形成され、短絡電極４２５により、隣接するｎ+ 型層４２２と短絡されている。ゲート電極４０９の上部電極４２１とソース電極４１４および短絡電極４２５は、側壁絶縁膜４１０を利用して自己整合的に形成される。
【０１４０】
ゲート電極４０９下のｐ- 型層の濃度は、例えば１×１０17ｃｍ-3である。高濃度ｐ+ 型層４２３の不純物濃度は例えば２×１０18ｃｍ-3であるが、短絡電極４２５と直接接触する部分にはオーミックコンタクトを形成するために、１×１０20ｃｍ-3以上の高濃度層が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１４１】
ｎ型ソース層４０３の濃度は例えば２×１０19ｃｍ-3であり、ソース層４０３とソース電極４１４との接触部分はオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層が形成される。
【０１４２】
ゲート電極４０９のドレイン側のｎ型層４３０の濃度は例えば２×１０16ｃｍ-3であるが、短絡電極４２５が接触する部分のｎ+ 型層４２２の濃度は１×１０20ｃｍ-3以上の高濃度層が形成される。終端構造４０７はｐ- 型の低濃度層であり、その不純物濃度は例えば３×１０17ｃｍ-3であり、深さは０．６μｍである。
【０１４３】
本実施形態の特徴はゲート電極４２１とソース電極４１４が自己整合的に形成され、またＭＯＳゲートによりスイッチングの制御がなされる点である。自己整合プロセスによりマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。ＭＯＳゲートにより制御がなされるため、外部回路を形成することなく通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１４４】
また、逆電圧印加時に電圧はＭＯＳＦＥＴ部分ではなく、p+ 型埋め込み層４２０とｎ- 型高抵抗半導体層４０２で形成されるｐｎ接合に印加されるため、ＭＯＳＦＥＴ部分の耐圧を下げてＭＯＳＦＥＴの抵抗を下げることができる。単体のＳｉＣ−ＭＯＳＦＥＴではＭＯＳＦＥＴ部分の抵抗が高いが、この構造をとることにより低抵抗で高耐圧の素子を実現できる。
【０１４５】
より詳細には、ＭＯＳＦＥＴがオフの時（例えば、ゲート電圧、ソース電圧が０Ｖ，ドレイン電圧が１０００Ｖ）、リーク電流がドレイン電極よりｎ型層あるいは領域４０１、４０２、４３１、４３０を経由してソース電極側に流れる。このとき、ｎ型領域４３１、４３０において電圧降下が生じ、０Ｖであるp+ 型埋め込み層４２０との間に逆バイアスが印加される。これにより、p+ 型埋め込み層４２０より空乏層が延び、ｐ＋層４２３側の空乏層まで達してリーク電流の経路をピンチオフする。このため、ドレイン・ソース間に印加された高電圧は上記のｐｎ接合に印加され、ＭＯＳＦＥＴ部分は高電圧から保護されることになる。
【０１４６】
（第８の実施形態）
第８の実施形態の高耐圧半導体装置は、図３０に示すように、第７の実施形態（図２９）の裏面の半導体層４０１をｎ型からｐ型に変えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）としたものである。
【０１４７】
まず、本実施形態の高耐圧半導体スイッチング素子における構造上の特徴とその効果について説明する。図２９に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）４０２の一方の面（裏面）には低抵抗ｐ- 型半導体層４０１´がコレクタ層として設けられている。参照番号４１６はコレクタ電極、１９´はコレクタ電極引出し線である。
【０１４８】
設計耐圧により高抵抗半導体層４０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０14〜１×１０16ｃｍ-3、厚さの範囲は５〜１００μｍである。コレクタ層４０１´の不純物濃度はたとえば１×１０19ｃｍ-3である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１４９】
ｎ型の高抵抗半導体層４０２のもう一つの面（表面）にはエミッタ層４０３（エミッタ電極４１４）と短絡される高濃度p+ 型埋め込み層４２０が部分的に形成され、終端部においては終端構造（リサーフ層）４０７とつながっている。このp+ 型埋め込み層４２０の不純物濃度は例えば２×１０18ｃｍ-3である。p+ 型埋め込み層４２０と電極４１５との接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０20ｃｍ-3以上の高濃度のｐ++型層が形成される。中央部のp+ 型埋め込み層４２０には、図示は省略されているが、エミッタ層４０３に開口を設け、高濃度層のコンタクト等を介してエミッタ引出し線１７´が接続されている。
【０１５０】
p+ 型埋め込み層４２０の上部には、上記のｎ型ソース層４０３に隣接して低濃度p- 型層が形成されている。低濃度ｐ- 型層の上部には例えばポリシリコンによるゲート電極４０９が絶縁的に形成されている。ゲート電極４０９のソース層４０３と反対側にはｎ型層４３０が形成され、隣接するp+ 型埋め込み層４２０間のｎ型領域４３１とつながっている。
【０１５１】
このｎ型領域４３１の上部には高濃度ｐ+ 型層４２３が形成され、短絡電極４２５により、隣接するｎ+ 型層４２２と短絡されている。ゲート電極４０９の上部電極４２１とエミッタ電極４１４および短絡電極４２５は、側壁絶縁膜４１０を利用して自己整合的に形成される。
【０１５２】
ゲート電極４０９下のｐ- 型層の濃度は、例えば１×１０17ｃｍ-3である。高濃度ｐ+ 型層４２３の不純物濃度は例えば２×１０18ｃｍ-3であるが、短絡電極４２５と直接接触する部分にはオーミックコンタクトを形成するために、１×１０20ｃｍ-3以上の高濃度層が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１５３】
ｎ型エミッタ層４０３の濃度は例えば２×１０19ｃｍ-3であり、エミッタ層４０３とエミッタ電極４１４との接触部分はオーミックコンタクトを形成するために１×１０20ｃｍ-3以上の高濃度層が形成される。
【０１５４】
ゲート電極４０９のコレクタ側のｎ型層４３０の濃度は例えば２×１０16ｃｍ-3であるが、短絡電極４２５が接触する部分のｎ+ 型層４２２の濃度は１×１０20ｃｍ-3以上の高濃度層が形成される。終端構造４０７はｐ- 型の低濃度層であり、その不純物濃度は例えば３×１０17ｃｍ-3であり、深さは０．６μｍである。
【０１５５】
本実施形態の特徴は、ゲート電極とエミッタ電極が自己整合的に形成され、またＭＯＳゲートによりスイッチングの制御がなされる点である。自己整合プロセスによりマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。ＭＯＳゲートにより制御がなされるため、外部回路を形成することなく通常のＩＧＢＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１５６】
また逆電圧印加時に電圧はＭＯＳＦＥＴ部分ではなく、p+ 型埋め込み層４２０とｎ- 型高抵抗半導体層４０２で形成されるｐｎ接合に印加されるため、ＭＯＳＦＥＴ部分の耐圧を下げてＭＯＳＦＥＴの抵抗を下げることができる。単体のＳｉＣ−ＩＧＢＴではＭＯＳＦＥＴ部分の抵抗が高いが、この構造をとることにより低抵抗で高耐圧の素子を実現できる。
【０１５７】
より詳細には、ＭＯＳＦＥＴがオフの時（例えば、ゲート電圧、ソース電圧が０Ｖ，ドレイン電圧が１０００Ｖ）、リーク電流がコレクタ電極よりｎ型層あるいは領域４０１、４０２、４３１、４３０を経由してエミッタ電極側に流れる。このとき、ｎ型領域４３１、４３０において電圧降下が生じ、０Ｖであるp+ 型埋め込み層４２０との間に逆バイアスが印加される。これにより、p+ 型埋め込み層４２０より空乏層が延び、ｐ＋層４２３側の空乏層まで達してリーク電流の経路をピンチオフする。このため、コレクタ・エミッタ間に印加された高電圧は上記のｐｎ接合に印加され、ＭＯＳＦＥＴ部分は高電圧から保護されることになる。
【０１５８】
なお、上記各実施形態では半導体層としてＳｉＣ層を例に挙げて説明したが、ＳｉＣの結晶形には多くの多形が存在し、４Ｈ−ＳｉＣと呼ばれる結晶形を用いることが望ましい。その他、３Ｃ−ＳｉＣと呼ばれる結晶形を用いても良い、さらには２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣと呼ばれる結晶形を用いてもよい。また、素子形成には通常（０００１）面と呼ばれる面を用いるが、（１１２−０）などの他の結晶方位面を用いることも可能である。さらに本発明は、特に半導体層としてＳｉＣ層を用いる場合に効果が多大であるが、その他の半導体、例えば他のＩＶ族半導体（Ｓｉ、ＳｉＧｅ等）やＩＩＩ−Ｖ族半導体（ＧａＡｓ、ＧａＮ等）に対しても適用することができる。また、導電型のｐｎを逆にしても良い。
【０１５９】
また、上記実施形態では終端構造としてリサーフ層を用いたが、その他の終端構造、例えばガードリング構造を用いることも可能である。また、ＳｉＣの場合、オーミックコンタクトをとるための金属層としては、上記実施形態以外にコバルト、アルミニウムが挙げられ、ショットキーコンタクトをとるための金属層としては上記実施形態以外にニッケル、モリブデン、ニッケルシリサイド、コバルト、コバルトシリサイド、金が挙げられる。
【０１６０】
さらにまた、上記実施形態では一導電型不純物を高濃度に含む基板上に高抵抗半導体層を設けたが、これに限られず、高抵抗半導体基板の一表面に一導電型不純物を高濃度に含む半導体層をイオン注入やエピタキシャル成長により形成することも可能である。
【０１６１】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１６２】
【発明の効果】
本発明によれば、スイッチオフ特性に優れた低オン抵抗の高耐圧半導体素子を高い歩留まりで提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る高耐圧半導体装置（ＳＩＴ）の摸式的かつ部分的な断面図である。
【図２】 本発明の第１の実施形態に係る高耐圧半導体装置の電極を除いた上面図である。
【図３】 本発明の第１の実施形態に係る高耐圧半導体装置の電極を含む上面図であり、図１は図３のＩ−Ｉ線に沿った断面で、素子中央付近から終端領域にかけての部分断面図に相当する。
【図４】 第１の実施形態の半導体装置のコンタクト構造を示す摸式的な断面図であり、図３のＩ−Ｉ線に沿った断面に相当する。
【図５】 第１の実施形態にかかる高耐圧半導体装置（ＳＩＴ）の製造工程の一段階を断面図である。
【図６】 図５に続く段階を示す断面図である。
【図７】 図６に続く段階を示す断面図である。
【図８】 図７に続く段階を示す断面図である。
【図９】 図８に続く段階を示す断面図である。
【図１０】 図９に続く段階を示す断面図である。
【図１１】 図１０に続く段階を示す断面図である。
【図１２】 図１１に続く段階を示す断面図である。
【図１３】 第２の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の摸式的な部分断面図である。
【図１４】 第２の実施形態に係る高耐圧半導体装置を使用したカスコード接続のスイッチ回路の回路図である。
【図１５】 第３の実施形態に係る高耐圧半導体装置（ＪＢＳ）の模式的な部分断面図である。
【図１６】 第３の実施形態に係る高耐圧半導体装置の上面図であり、図１５は図１６のＸＶ−ＸＶ線に沿った断面において、素子中央付近から終端領域にかけての部分断面図に相当する。
【図１７】 第３の実施形態に係る高耐圧半導体装置の製造方法の一段階を示す断面図である。
【図１８】 図１７の次の段階を示す断面図である。
【図１９】 図１８の次の段階を示す断面図である。
【図２０】 図１９の次の段階を示す断面図である。
【図２１】 図２０の次の段階を示す断面図である。
【図２２】 図２１の次の段階を示す断面図である。
【図２３】 図２２の次の段階を示す断面図である。
【図２４】 図２３の次の段階を示す断面図である。
【図２５】 第４の実施形態に係る高耐圧半導体装置（ＳＩＴ）の構成を示す上面図である。
【図２６】 図２５のＸＸＶＩ−ＸＸＶＩ線に沿った断面において、素子中央付近から終端部にかけての部分断面図である。
【図２７】 第５の実施形態に係る高耐圧半導体装置（ＳＩＴ）の構成を示す摸式的な部分断面図である。
【図２８】 第６の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の構成を示す摸式的な部分断面図である。
【図２９】 第７の実施形態に係る高耐圧半導体装置（ＭＯＳＦＥＴ）の構成を示す摸式的な部分断面図である。
【図３０】 第８の実施形態に係る高耐圧半導体装置（ＩＧＢＴ）の構成を示す摸式的な部分断面図である。
【符号の説明】
１…ドレイン層
２…ｎ型の高抵抗半導体層
３ａ…ｎ型の第１の半導体層
３ｂ…ｎ型の半導体層
４…マスクパターン
５、５´…トレンチ
５ａ，５ｂ，５ｃ…トレンチ部の側面
６…レジストパターン
７…リサーフ層
８…レジストパターン
９…ｐ型の第２の半導体層（ゲート層）
１０ａ，１０ｂ，１０ｃ…側壁絶縁膜
１１…レジストパターン
１２…ゲートコンタクト層
１３…金属パターン
１４…ソース電極
１５…ゲート電極
１６…ドレイン電極
１７…ソース引出し電極配線
１８…ゲート引出し電極配線
１９…ドレイン引出し電極配線
２０…絶縁膜
２１…ＭＯＳＦＥＴ
２２…制御ゲート
２３…ＳＩサイリスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high voltage semiconductor device, and more particularly, to a high voltage semiconductor device such as an electrostatic induction transistor, an electrostatic induction thyristor, and a diode for power control, and a method for manufacturing the same.
[0002]
[Prior art]
Semiconductor devices for power control using silicon carbide (hereinafter abbreviated as SiC), which is a wide gap semiconductor material, have excellent characteristics such as high speed and low loss compared to conventional silicon elements, and are practical. It is awaited. In recent years, many semiconductor devices using SiC, such as Schottky barrier diodes, MOSFETs, and electrostatic induction transistors (hereinafter abbreviated as SIT), have been announced and have extremely superior characteristics compared to devices using silicon. Has been confirmed.
[0003]
Hereinafter, a conventional typical SIT structure and a manufacturing method thereof will be described. n - N on the surface of one of the drift layers + A layer (source) is formed around the p + A layer (gate) is formed, and n - N on the other surface of the drift layer + A layer (drain) is formed. n + Layer (source), p + Layer (gate), and n + A source electrode, a gate electrode, and a drain electrode are provided for each layer (drain).
[0004]
In this SIT, a current is passed between a source and a drain, and this current is controlled by a gate bias. When a negative bias is applied to the gate, the depletion layer expands, and the current value is changed by controlling the channel width through which the current passes. That is, when a positive bias with respect to the source is applied to the gate, the depletion layer spreads in the channel between the adjacent gates and the channel width is widened to be turned on. On the other hand, when a negative bias with respect to the source is applied to the gate, the depletion layer spreads over the entire width of the channel between the adjacent gates, and is turned off.
[0005]
[Problems to be solved by the invention]
In order to control the current path by expanding the depletion layer and increase the breakdown voltage when a reverse voltage is applied, it is necessary to deepen the gate region and narrow the channel width. On the other hand, in order to reduce the on-resistance per SIT area, it is necessary to increase the ratio of the source region to the element region, and fine processing is required for both the gate and the source. Further, since the diffusion coefficient of impurities is small in SiC, it is very difficult to deepen the gate region.
[0006]
In order to solve these problems, an element structure in which a trench is formed in a substrate and a gate is formed inside the trench has been proposed (for example, see Non-Patent Document 1). In this case, in order to form the gate inside the trench, the following advanced process technology or the like is used. That is, after a metal film is formed along the trench shape on the entire surface of the substrate including the inside of the trench, a resist is applied, and the resist is reflowed to be accumulated only in the trench. Thereafter, the metal film is etched using the resist accumulated only in the trench as a mask, and a gate electrode is formed by selectively leaving the metal film in contact with the bottom and lower side surfaces of the trench.
[0007]
However, the above method has a problem that when the resist is reflowed, the resist is likely to remain outside the trench. In this case, if etching is performed using a resist pattern generated by reflow as a mask, a metal film remains outside the trench, resulting in an electrical short circuit or deterioration in flatness of the element surface, resulting in deterioration in manufacturing yield and element characteristics. There was a problem of deterioration.
[0008]
On the other hand, regarding the switch-off characteristics of the SIT, in the element in which the gate electrode is formed by selectively leaving the metal film in contact with the bottom and lower side surfaces of the trench as described above, the depletion layer in the channel width direction is formed. However, there is a problem that the switch-off characteristic is not sufficient. Such a problem also exists in the switch-off characteristic of a junction barrier Schottky diode (hereinafter abbreviated as JBS). JBS selectively provides a p-type semiconductor layer around a Schottky junction and switches a depletion layer from the pn junction between the p-type semiconductor layer and the n-type high-resistance semiconductor layer into the n-type high-resistance semiconductor layer. Although this improves the off-characteristics, the device in which the control electrode is formed on the p-type semiconductor layer by the above-described method has a problem that the depletion layer does not spread sufficiently and the switch-off characteristics are not sufficient. It was.
[0009]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a high voltage semiconductor device capable of obtaining excellent element characteristics and improving the manufacturing yield, and a manufacturing method thereof.
[0010]
[Non-Patent Document 1]
Henning, JP; Przadka, A .; Melloch, MR; Cooper, JA, Jr .: IEEE Electron Device Letters, Volume: 21 Issue; 12, Dec. 2000, Page (s): 578-580.
[0011]
[Means for Solving the Problems]
In order to solve the above-described problem, a first high-voltage semiconductor device according to the present invention includes a first conductivity type or second conductivity type SiC substrate having first and second main surfaces, and the SiC substrate. A plurality of elongated planar first trenches formed on the first main surface and provided in parallel with each other; the plurality of first trenches communicated at both longitudinal ends thereof; and the plurality of first trenches A high-conductivity SiC layer of the first conductivity type that surrounds one trench from the outside, has a second trench wider than the first trench in its surface region, and has a higher resistance than the SiC substrate; A plurality of first conductivity type provided on the high-resistance SiC layer at a concentration higher than the impurity concentration of the SiC layer and sandwiched between adjacent trenches among the plurality of first trenches and second trenches. The first SiC region of the A plurality of first trenches, each of which is continuously provided on a side wall and a bottom portion of the first trench, and on a side wall and a bottom portion of the second trench on the first SiC region side, and a bottom corner portion of the first trench; A second SiC region of a second conductivity type formed so as to swell toward the high-resistance SiC layer at a corner of the bottom surface of the second trench on the first trench side; A sidewall insulating film provided on the second SiC region of the sidewall of each of the trenches and a sidewall of the second trench on the first SiC region side; and the bottoms of the plurality of first trenches; And a second trench having a higher impurity concentration than the impurity concentration of the second SiC region, provided in a surface region of the second SiC region at a part of the bottom of the second trench on the first SiC region side. Conductive third SiC region If, which is formed on the upper surface of each of the plurality of first of the plurality of first SiC region sandwiched between the trenches Made of metal silicide A first electrode and each of the plurality of first and second trenches are embedded and contacted with the third SiC region Made of metal silicide A second electrode and a third electrode formed on the second main surface of the SiC substrate are provided.
[0012]
Above SiC substrate Having the first conductivity type and the high resistance SiC The high breakdown voltage when having an impurity concentration higher than the impurity concentration of the layer SiC The device is an electrostatic induction transistor in which the first electrode is a source electrode, the second electrode is a gate electrode, and the third electrode is a drain electrode.
[0013]
Above SiC substrate When the semiconductor device has the second conductivity type, the high withstand voltage semiconductor device is an electrostatic induction thyristor in which the first electrode is an emitter electrode, the second electrode is a gate electrode, and the third electrode is a collector electrode. is there.
[0014]
A third trench may be provided in a termination region of the high voltage semiconductor device surrounding the plurality of first electrodes, and an electric field relaxation structure may be provided at the bottom of the third trench.
[0015]
A second high voltage semiconductor device of the present invention is formed on a first conductivity type SiC substrate having first and second main surfaces, and on the first main surface of the SiC substrate, and in parallel with each other. A plurality of elongated planar-shaped first trenches provided, the plurality of first trenches communicate with each other at both longitudinal ends thereof, and the plurality of first trenches are surrounded from the outside, A first conductivity type high-resistance SiC layer having a second trench wider than the trench and having a higher resistance than the SiC substrate; and adjacent to the plurality of first trenches and the second trenches Formed on a surface region of the high-resistance SiC layer sandwiched between trenches to form a Schottky junction with the surface region of the high-resistance SiC layer Made of metal silicide A first electrode, a plurality of first trenches, and a plurality of first trenches, and a side wall and a part of the bottom of the second trench on the first trench side. A first SiC region of a second conductivity type formed so as to swell toward the high-resistance SiC layer at a corner of the bottom surface of the second trench on the first trench side; A sidewall insulating film provided on the first SiC region of the sidewall of each trench and the first trench side sidewall of the second trench; and the bottom of each of the plurality of first trenches And a second SiC region of a second conductivity type provided in a surface region of the first SiC region at the bottom of the second trench and having an impurity concentration higher than the impurity concentration of the first SiC region; The plurality of first trenches Each and embed the second trench in contact with the second SiC region and connected to said first electrode Made of metal silicide A control electrode and a second electrode formed on the second main surface of the SiC substrate are provided.
[0016]
A third trench may be provided in a termination region of the high voltage semiconductor device surrounding the plurality of first electrodes, and an electric field relaxation structure may be provided at the bottom of the third trench.
[0017]
A third high voltage semiconductor device of the present invention is formed on a first or second conductivity type SiC substrate having first and second main surfaces, and on the first main surface of the SiC substrate. A plurality of elongated planar first trenches provided in parallel to each other, and the plurality of first trenches communicated at both longitudinal ends thereof, and the plurality of first trenches are surrounded from the outside, A first conductive type high-resistance SiC layer having a second trench wider than the first trench and having a higher resistance than the SiC substrate; and an impurity concentration greater than an impurity concentration of the high-resistance SiC layer And a plurality of first conductivity type first electrodes formed on the surface of the high resistance SiC layer, each being sandwiched between adjacent trenches among the plurality of first trenches and the second trenches. The SiC region and the high-resistance SiC layer. An impurity concentration higher than a pure concentration, and a first conductivity type first provided at least at the bottom of each of the plurality of first trenches and at the bottom of the second trench on the first trench side. 2 SiC regions, the side walls of each of the plurality of first trenches, and the side wall insulating film provided on the side wall of the second trench on the first trench side, and in the high resistance SiC layer A part of the upper surface thereof is in contact with the lower surface of the second SiC region, extends horizontally below the adjacent first SiC region, and terminates at a lower portion of the first SiC region. In addition, a portion extending to the second trench includes a third SiC region of a second conductivity type that terminates in the second trench outside the second SiC region, and the plurality of the first trenches. Formed on each of the SiC regions Made of metal silicide Formed on the first SiC and the second SiC region at the bottom of the first and second trenches Made of metal silicide A second electrode, a third electrode connected to the third SiC region through a contact hole formed in the second SiC region, and a second main surface of the SiC substrate are formed. And a fourth electrode.
[0018]
Above SiC substrate When the semiconductor device has the first conductivity type, the high breakdown voltage semiconductor device is an electrostatic induction transistor in which the first electrode is a gate electrode, the second electrode is a source electrode, and the fourth electrode is a drain electrode. .
[0019]
When the SiC substrate has the second conductivity type, the high breakdown voltage semiconductor device uses the first electrode as a gate electrode, the second electrode as an emitter electrode, and the fourth electrode as a collector electrode. It is a thyristor.
[0021]
According to the first method of manufacturing a high voltage device of the present invention, a first conductive type high resistance SiC layer having a higher resistance than the substrate is formed on one surface of the first conductive type SiC substrate. First Process,
Following the first step, A first conductivity type first SiC layer having a lower resistance than the high resistance SiC layer is formed on the surface of the high resistance SiC layer. Second Process, Following the second step, A plurality of first trenches extending from the surface of the first SiC layer to the high resistance SiC layer and a second trench wider than the first trench surrounding the first trench are formed. Third Process, Following the third step, The second conductivity type of the first trench has a side surface and a bottom surface, and part of the side surface and the bottom surface of the second trench on the first trench side so as to bulge toward the high-resistance SiC layer at the corner of the bottom surface. A second SiC layer is formed by multistage ion implantation. 4th Process,
Following the fourth step, An insulating layer pattern is formed on the second SiC layer on the side surfaces of the first and second trenches. 5th Process, Following the fifth step, A second conductivity type third SiC layer having a lower resistance than that of the second SiC layer is formed on the second SiC layer exposed from the insulating layer pattern. 6th Process, Following the sixth step, After forming the third SiC layer, a metal film is formed and heated on the entire surface of the substrate, and the first SiC layer and the third SiC layer sandwiched between the first and second trenches are formed on the surfaces of the first SiC layer and the third SiC layer. Form a metal silicide layer 7th Process, Following the seventh step, The metal film is selectively removed by etching, and a source electrode and a gate electrode made of the metal silicide layer are provided on the surfaces of the first SiC layer and the third SiC layer. 8th Process, Following the eighth step, Forming a drain electrode on the other surface of the SiC substrate; 9th And a process.
[0022]
In the second high breakdown voltage device manufacturing method of the present invention, a first conductive type high resistance SiC layer having a higher resistance than the substrate is formed on one surface of the first conductive type SiC substrate. First Process, Following the first step, A plurality of first trenches and a second trench wider than the first trench surrounding the first trenches are formed in the high resistance SiC layer. Second Process, Following the second step, The second conductivity type of the first trench has a side surface and a bottom surface, and part of the side surface and the bottom surface of the second trench on the first trench side so as to bulge toward the high-resistance SiC layer at the corner of the bottom surface. The first SiC layer is formed by multistage ion implantation. Third Process, Following the third step, An insulating layer pattern is formed on the first SiC layer on the side surfaces of the first and second trenches. 4th Process, Following the fourth step, A second conductivity type second SiC layer having a lower resistance than the first SiC layer is formed on the first SiC layer exposed from the insulating layer pattern. 5th Process, Following the fifth step, After forming the second SiC layer, a metal film is formed and heated on the entire surface of the substrate, and the surface of the high resistance SiC layer sandwiched between the first and second trenches and the second SiC layer are formed. Form a metal silicide layer on the surface 6th Process, Following the sixth step, The metal film is selectively etched away to form a first electrode that forms a Schottky junction with the surface of the high-resistance SiC layer, and the metal silicide layer is formed on the surface of the second SiC layer. A control electrode electrically connected to the 7th Process, Following the seventh step, Forming a second electrode on the other surface of the SiC substrate; 8th And a process.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0024]
(First embodiment)
The first embodiment relates to a high voltage semiconductor device (SIT).
[0025]
First, structural features and effects in the SIT of this embodiment will be described. As shown in FIG. 1, an n-type first semiconductor region having a lower resistance (higher impurity concentration) than that of the high-resistance semiconductor layer 2 is provided on one surface of the n-type high-resistance semiconductor layer (SiC layer) 2. (SiC layer) 3a is selectively provided as a source region. The impurity concentration and thickness of the high-resistance semiconductor layer 2 are determined by the design breakdown voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the source region 3a is, for example, 1 × 10 20 cm -3 It is. As the n-type dopant, for example, nitrogen, phosphorus, or arsenic is used.
[0026]
As shown in FIGS. 1 to 3, the high resistance semiconductor layer 2 around the source region 3a is provided with trench portions 5 and 5 ', and the width of the trench portion 5 is narrower than the width of the trench portion 5'. It has become. The trench portion 5 is formed only in the element region, and the trench portion 5 ′ is formed from the element region to the termination region.
[0027]
As shown in FIG. 1, the trench portions 5 and 5 ′ are provided so as to dig a portion of the high resistance semiconductor layer 2 around the source region 3 a, and the source region 3 a is surrounded by the trench portions 5 and 5 ′. The structure is provided on the upper surface of the plurality of island-shaped convex portions. Diagram of trench portions 5 and 5 '. The width in the cross section of 1 is, for example, 1 μm and 100 μm, respectively, and the width of the island-shaped convex portion between the trench portions 5 and 5 ′ is, for example, 1 μm.
[0028]
A p-type second semiconductor layer (SiC layer) 9 is provided as a gate layer on the side surfaces 5 a and 5 b of the trench portion 5. Although the side surfaces 5a and 5b have been described as examples, the same applies to the other side surfaces of the trench portion 5. Typically, the impurity concentration of the gate layer 9 is, for example, 1 × 10. 18 cm -3 It is. As the p-type dopant, for example, aluminum or boron is used.
[0029]
A gate layer 9 is also provided on one side surface and a part of the bottom surface of the trench portion 5 ′. The gate layer 9 is formed such that the bottom corners of the gate layer 9 swell toward the high resistance semiconductor layer 2. The maximum thickness of the gate layer 9 on the bottom surfaces of the trench portions 5 and 5 ′ is, for example, 0.3 μm, and the maximum thickness of the gate layer 9 on the side surfaces 5a and 5b of the trench portions 5 and 5 ′ is, for example, 0.1 μm.
[0030]
Side wall insulating films 10a and 10b are selectively provided on the gate layer 9 on the side surfaces 5a and 5b of the trench portion 5, and these side wall insulating films 10a and 10b are shown in FIG. As shown to 2 and 3, it forms so that the outer periphery of the said several island-shaped convex part may be surrounded. A side wall insulating film 10c is also selectively provided on the other side surface 5c of the trench portion 5 '. As shown in FIGS. 2 and 3, the side wall insulating film 10c is formed along the inside of the outer peripheral portion 3b of the device. ing.
[0031]
Further, a p-type third semiconductor layer (SiC layer) 12 is selectively provided as a gate contact layer on the gate layer 9 portion on the bottom surface of the trench portion 5, and the side wall insulating films (spacer layers) 10a and 10b are formed. It is exposed in between.
[0032]
Although the gate contact layer 12 is also provided on the gate layer 9 on the bottom surface of the trench portion 5 ′, the gate contact layer 12 is in contact with the sidewall insulating film 10b only on one side. The impurity concentration of the gate contact layer 12 is, for example, 1 × 10 20 cm -3 It is. For example, aluminum is used as the p-type dopant.
[0033]
On the other hand, an n-type fourth semiconductor layer (SiC layer) 1 is provided as the drain layer on the other surface of the n-type high-resistance semiconductor layer 2. The impurity concentration of the drain layer 1 is, for example, 1 × 10 19 cm -3 It is. As the n-type dopant, for example, nitrogen, phosphorus, or arsenic is used.
[0034]
A source electrode 14, a gate electrode 15, and a drain electrode 16 are provided on the respective surfaces of the source layer 3 a, the gate contact layer 12, and the drain layer 1. Further, the source electrode 14, the gate electrode 15, and the drain electrode 16 are provided with a source electrode lead wiring 17, a gate electrode lead wiring 18, and a drain electrode lead wiring 19, respectively.
[0035]
As shown in FIG. 3, the source electrode lead-out wiring 17 is composed of an electrode pad portion having a large area and a plurality of striped connection electrode portions that electrically connect the electrode pad portion and each source electrode 14. It has a comb-like pattern.
[0036]
Similarly, the gate electrode lead-out wiring 18 is composed of an electrode pad portion having a large area and a plurality of striped connection electrode portions that electrically connect the electrode pad portion and the gate electrode 15, and has a comb-like shape. Has a pattern. The source electrode lead wiring 17 and the gate electrode lead wiring 18 are wired so as to mesh with each other.
[0037]
FIG. 4 shows a contact structure of each electrode schematically shown in FIG. Specifically, the insulating film 20 is formed on the entire surface including the trench structure, and contact holes that communicate with the source electrode 14 and the gate electrode 15 are provided in the insulating film. A source electrode lead-out wiring 17 and a gate electrode lead-out wiring 18 connected to the source electrode 14 and the gate electrode 15, respectively, are provided so as to fill these contact holes.
[0038]
In FIG. 4, for convenience of explanation, the source electrode lead wiring 17 and the gate electrode lead wiring 18 are shown in the same cross-sectional view, but these are provided so as to be shifted in a direction perpendicular to the drawing sheet. Only the gate electrode lead-out wiring 18 appears in this sectional view.
[0039]
Although not shown in FIG. 4, the gate electrode lead-out wiring 18 extends on the surface of the insulating film 20, and an interlayer insulating film is further formed to cover the insulating film 20 and the gate electrode lead-out wiring 18. The source electrode lead-out wiring 17 is led out to the surface of the interlayer insulating film, and the surface of the interlayer insulating film is extended.
[0040]
Next, the termination region will be described. As shown in FIGS. 1 to 3, a RESURF layer 7 is provided on the outer periphery of the gate layer 9 on the bottom surface of the trench portion 5 ′ in contact with the gate layer 9. The impurity concentration of the RESURF layer 7 is, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm. However, the optimum value of the structure of the RESURF layer varies depending on the process conditions. As the p-type dopant, for example, aluminum or boron is used.
[0041]
A part of the surface of the high resistance semiconductor layer 2 appears on the bottom surface of the trench portion 5 ′ between the sidewall insulating film 10 c located on the side surface 5 c of the trench portion 5 ′ and the RESURF layer 7. An n-type semiconductor layer 3b is provided on the upper surface of the step on the outer periphery of the trench portion 5 ′. The impurity concentration of the n-type semiconductor layer 3b is, for example, 1 × 10 19 cm -3 As the n-type dopant, for example, nitrogen, phosphorus, and arsenic are used. The termination structure is constituted by the above components.
[0042]
One of the features of the element structure of the present embodiment is that the gate electrode lead-out wiring 18 is embedded in the trench portions 5 and 5 ′ on the side surfaces 5a and 5b with the side wall insulating films 10a and 10b interposed therebetween, The contact layer 12 and the gate electrode 15 are selectively provided on the portion of the gate layer 9 exposed from the sidewall insulating films 10a and 10b. That is, the gate electrode lead-out wiring 18 does not directly contact the gate layer 9 on the side surfaces 5a and 5b of the trench portions 5 and 5 ′, and the gate electrode 15 is connected to the gate contact layer 12 on the bottom surfaces of the trench portions 5 and 5 ′. Only contact through. Since the gate contact layer 12 and the gate electrode 15 are formed in a self-aligned manner with respect to the sidewall insulating films 10a and 10b, the gate contact layer 12 and the gate electrode 15 are accurately positioned in the center region of the bottom surfaces of the trench portions 5 and 5 ′.
[0043]
With this configuration, a gate potential can be selectively applied to the bottom surfaces of the trench portions 5 and 5 ′ through the gate electrode lead-out wiring 18, and the gate layers 9 on the side surfaces 5a and 5b of the trench portions 5 and 5 ′ can be applied. In this case, the gate potential is not directly applied. Accordingly, a gate voltage can be preferentially applied to the gate layer 9 portion located adjacent to the corners of the bottom surfaces of the trench portions 5 and 5 ′, and the high resistance semiconductor layer adjacent to the gate layer 9 portion. The extension of the depletion layer in 2 can be made dominant. Since the gate layer 9 is formed in a shape that swells toward the high-resistance semiconductor layer 2, the switch-off characteristics are improved by performing the switch-off mainly using the extension of the depletion layer in this part. Is possible.
[0044]
Another feature of the element structure of the present embodiment is that the source layer 3a at the upper end of the trench 5 and the gate contact layer 12 at the bottom of the trench 5 are formed in a self-aligned manner. Therefore, there is no influence of misalignment of the mask at the time of electrode formation, and it becomes possible to make the trench structure as fine as the limit of the exposure machine, and the miniaturization is easy.
[0045]
Further, as shown in FIG. 4, the source electrode lead wiring 17 and the gate electrode lead wiring 18 in the upper layer are connected to the source electrode 14 and the gate electrode 15 through the contact holes of the insulating film 20. Yes. That is, in the miniaturized structure, alignment accuracy is required between the source electrode or gate electrode and the contact hole. However, as shown in FIG. 4, the distance between the sidewall insulating films (spacer layers) 10a and 10b and the insulating film 20 is increased. By selecting the insulating material so that the etching selection ratio can be obtained, the margin of alignment between the contact hole and the source electrode and the gate electrode can be obtained by the side wall insulating films 10a and 10b. It becomes easy. For example, silicon nitride can be used as the material of the sidewall insulating films 10a and 10b, and silicon oxide can be used as the material of the insulating film 20.
[0046]
If the element structure can be miniaturized in this way, the channel width between each source layer 3a and the drain layer 1 can be narrowed, so that the depletion layer easily spreads over the entire channel width in the off-state. It is possible to improve the point that the pinch-off voltage, which is a peculiar difficulty, becomes high. Therefore, the element can be switched off more reliably, and the reliability of the element can be greatly improved.
[0047]
Further, since the source electrode 14 and the gate electrode 15 can be covered over the entire source layer 3a and the gate contact layer 12, the contact resistance can be lowered, and the resistance (on-resistance) when the device is energized can be lowered. it can. Further, since a large amount of current can be supplied to the gate electrode 15 at the time of switching, high-speed switching is possible.
[0048]
Furthermore, according to the apparatus of the present embodiment, as shown in FIGS. 1 to 3, the RESURF layer 7 is provided on the outer periphery of the gate layer 9 on the bottom surface of the trench portion 5 ′ in contact with the gate layer 9. Therefore, it is possible to increase the breakdown voltage of the element when the switch is turned off. In particular, since the RESURF layer 7 is provided together with the gate layer 9 on the bottom surface of the trench portion 5 ′, the surface of the gate layer 9 and the surface of the RESURF layer 7 can be located in the same plane. The layer can suppress the electric field concentration at the corner of the gate layer 9 to the maximum, and the effect of contributing to the high breakdown voltage is great.
[0049]
In addition, the sidewall insulating film 10c formed on the side surface 5c of the trench portion 5 ′ can provide an effect of increasing the margin of positional deviation of the electrode formed on the channel stopper (n-type semiconductor layer 3b). is there.
[0050]
Next, a method for manufacturing the SIT (FIG. 1) of this embodiment will be described with reference to FIGS. These drawings correspond to cross-sectional views taken along the line II of FIG.
[0051]
First, as shown in FIG. 5, an n-type high-resistance semiconductor layer (SiC layer) 2 is formed on an n-type high-concentration substrate (SiC substrate) 1 by an epitaxial growth method. The n-type high concentration substrate 1 corresponds to an n-type fourth semiconductor region (SiC layer) 1 as a drain region. Further, a low-resistance n-type first semiconductor layer (SiC layer) 3 is formed on the high-resistance semiconductor layer 2. The n-type first semiconductor layer 3 becomes the source region 3a. The first semiconductor layer 3 is formed by ion-implanting n-type impurities into the high resistance semiconductor layer 2 or performing epitaxial growth on the high resistance semiconductor layer 2.
[0052]
Next, as shown in FIG. 6, a mask pattern 4 is formed on the first semiconductor layer 3, and RIE (Reactive Ion Etching) is performed using the mask pattern 4, thereby forming the first semiconductor layer 3. Trench portions 5 and 5 'reaching the high resistance semiconductor layer 2 from the surface are formed. The width of the trench portion 5 is formed narrower than the width of the trench portion 5 ′.
[0053]
In this case, the mask pattern 4 can be made of a metal having high etching resistance, such as molybdenum, aluminum, tungsten, or a laminated film thereof, and the etching gas can be CF. Four , SF 6 Fluorine-based gas such as can be used. As a result of this etching step, the first semiconductor layer 3 is patterned to form a source region 3a and an n-type semiconductor region 3b.
[0054]
Next, as shown in FIG. 7, a resist pattern 6 that covers the trench portion 5 and exposes a part of the bottom surface of the trench portion 5 ′ is formed, and ion implantation of p-type impurities is performed using the resist pattern 6 as a mask. By this ion implantation, the RESURF layer 7 is selectively formed on a part of the bottom of the trench 5 ′.
[0055]
Next, as shown in FIG. 8, the resist pattern 6 is removed while leaving the mask pattern 4, and a new resist pattern 8 is formed so as to cover the n-type semiconductor layer 3 b and the RESURF layer 7. Using this resist pattern 8 as a mask, p-type impurity ions are implanted. By this ion implantation, the p-type gate layer 9 is selectively formed on the side surfaces 5a and 5b and the bottom surface of the trench portion 5, and the portion adjacent to the RESURF layer 7 on the bottom surface of the trench portion 5 ′ and the side surface portion 5b are selectively formed. A gate region 9 is formed.
[0056]
In this case, if the gate region 9 is as dense as possible, the gate performance is improved. However, if the dense gate region 9 is formed in the vicinity of the source region 3a, the source-gate breakdown voltage is lowered. It is desirable to adjust so that the doping amount in the vicinity of the source region 3a is reduced by performing multistage ion implantation while changing the acceleration voltage. Through the ion implantation process described above, the gate region 9 is formed such that the corner of the bottom surface swells toward the high resistance semiconductor layer 2.
[0057]
Next, as shown in FIG. 9, the resist pattern 8 is removed while leaving the mask pattern 4. Further, a continuous film made of silicon nitride or the like is formed on the entire surface including the trench portions 5 and 5 ′ by a CVD method or the like, and the entire surface of the continuous film is anisotropically etched (RIE or the like) to perform the trench portions 5 and 5 ′. Side wall insulating films 10a, 10b, and 10c are selectively left on the side surfaces 5a, 5b, and 5c, respectively.
[0058]
Thereafter, a new resist pattern 11 is formed so as to cover from the n-type semiconductor region 3 b to the gate region 9 adjacent to the RESURF layer 7. Using this resist pattern 11 as a mask, p-type impurity ions are implanted. By this ion implantation, a p-type gate contact region 12 is selectively formed on the bottom surfaces of the trench portions 5 and 5 ′.
[0059]
Next, as shown in FIG. 10, the mask pattern 4 and the resist pattern 11 are removed. In this step, the surfaces of the sidewall insulating films 10a, 10b, and 10c are receded so that the upper end portions of the sidewall insulating films 10a, 10b, and 10c substantially coincide with the upper surfaces of the source region 3a and the n-type semiconductor region 3b, respectively. Become. Furthermore, annealing for activating the source region 3a, the n-type semiconductor region 3b, the gate region 9, and the gate contact region 12 is performed under a high temperature condition of 1600 ° C., for example.
[0060]
Thereafter, a resist mask (not shown) is formed so as to cover from the n-type semiconductor region 3b to the periphery of the gate contact region 12, and a metal film made of Ni or the like is formed on the entire surface including the resist mask. Further, the metal mask 13 is formed by patterning the metal film by removing the resist mask and performing a lift-off method. (FIG. 10).
[0061]
Thereafter, as shown in FIG. 11, annealing of the metal pattern 13 is performed at 1000 ° C., for example, to cause silicidation reaction to proceed on the surfaces of the source region 3a and the gate contact region 12, respectively. For example, Ni 2 Si) layers 14 and 15 are formed. The silicidation reaction does not occur on the surfaces of the sidewall insulating films 10a and 10b, and a part of the metal pattern 13 remains in this portion.
[0062]
Further, as shown in FIG. 12, the remaining metal pattern 13 is selectively removed by etching using an etchant such as a mixture of hydrochloric acid and peroxide water (SC2), and the surfaces of the source region 3a and the gate contact region 12 are respectively removed. The nickel silicide layers 14 and 15 are left selectively. The nickel silicide layers 14 and 15 become the source electrode 14 and the gate electrode 15, respectively. It is possible to selectively form a nickel silicide layer also on the surface of the n-type semiconductor region 3b to reduce the contact resistance of this portion. In this case, the metal pattern 13 may be formed also on the n-type semiconductor region 3b in the above process.
[0063]
Next, the SIT of this embodiment shown in FIG. 1 is completed by performing a normal wiring process. That is, the drain electrode 16 is formed on the surface of the drain region 1, and the source electrode 14, the gate electrode 15, and the drain electrode 16 are respectively provided with the source electrode lead wiring 17, the gate electrode lead wiring 18, and the drain electrode lead wiring 19. The SIT of the first embodiment is completed.
[0064]
(Second Embodiment)
FIG. 13 is a cross-sectional view of a high voltage semiconductor device (SI thyristor) according to the second embodiment of the present invention. N on the back surface of the first embodiment (FIG. 1) + P layer + By changing to a layer, an SI (static induction) thyristor can be obtained. Since the configuration is similar to that of the first embodiment, the same parts are denoted by the same reference numerals, and redundant description is omitted. Also, the top view is the same as FIG.
[0065]
First, structural features and effects of the SI thyristor of the present embodiment will be described. As shown in FIG. 13, a low resistance p is formed on one surface (back surface) of the n-type high resistance semiconductor layer (SiC layer) 2. + A type semiconductor layer 1 ′ is provided as a collector layer. Reference numeral 16 'denotes a collector electrode, and 19' denotes a collector electrode lead line.
[0066]
The concentration and thickness of the high-resistance semiconductor layer 2 are determined by the design breakdown voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the collector layer 1 ′ is, for example, 1 × 10 19 cm -3 It is. For example, nitrogen, phosphorus, or arsenic is used as the n-type dopant.
[0067]
Reference numeral 14 'is an emitter electrode, and 17' is an emitter electrode lead line. Other element structures are substantially the same as those in the first embodiment. For example, the termination structure (Resurf layer) 7 is a p-type low concentration layer, and its impurity concentration is, for example, 3 × 10. 17 cm -3 And the depth is 0.6 μm.
[0068]
A feature of the second embodiment is that the gate electrode and the emitter electrode are formed in a self-aligned manner. Therefore, an invalid area for allowing mask displacement is unnecessary, and an increase in resistance value per area caused by the invalid area can be suppressed. Further, since the gate electrode is above the buried p-type layer, the capacitance between the gate and collector is small, and high speed operation is possible.
[0069]
Further, if the above-described SI thyristor 20 and MOSFET 21 form a circuit called a cascode connection shown in FIG. 14, it can be operated from the outside as a normally-off switching element similar to a normal MOSFET. In this circuit, holes accumulated in the element are discharged from the gate electrode 18 during the off operation, but do not flow into the control gate of the MOSFET 21 because the gate electrode is connected to GND. Therefore, there is an advantage that the capacity of the gate power supply can be reduced.
[0070]
(Third embodiment)
The high breakdown voltage semiconductor device according to the third embodiment relates to a JBS (Junction Barrier Schottky Diode).
[0071]
First, the structural features and effects of the JBS of this embodiment will be described. As shown in FIG. 15, a Schottky electrode 114 that forms a Schottky junction with the high-resistance semiconductor layer 102 is provided on one surface of the n-type high-resistance semiconductor layer (SiC layer) 102. Reference numeral 103a denotes a Schottky junction region. The impurity concentration and thickness of the high-resistance semiconductor layer 102 are determined by the design breakdown voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 50 μm. Further, when conductivity modulation is used, the thickness may reach 100 μm. As the n-type dopant, for example, nitrogen, phosphorus, or arsenic is used. As a material of the Schottky electrode 114, for example, Ti (titanium), Ni (nickel), or Mo (molybdenum) is used.
[0072]
As shown in FIGS. 15 and 16, the high resistance semiconductor layer 102 around the Schottky electrode 114 is provided with trench portions 105 and 105 ′, and the width of the trench portion 105 is larger than the width of the trench portion 105 ′. It is narrower. The trench portion 105 is formed only in the element region, and the trench portion 105 ′ is formed from the element region to the termination region. As shown in the top view of FIG. 16, the trench portions 105 and 105 ′ are provided by digging a portion of the high-resistance semiconductor layer 102 around the Schottky junction region 103a, and the Schottky junction region 103a is The structure is provided on the upper surfaces of a plurality of island-shaped convex portions surrounded by the trench portions 105 and 105 ′. The widths of the trench portions 105 and 105 ′ shown in FIG. 15 are, for example, 1 μm and 100 μm, respectively, and the width of the island-shaped protrusion between the trench portions 105 and 105 ′ is, for example, 2 μm.
[0073]
A p-type first semiconductor region (SiC layer) 109 is provided on the side surfaces 105a and 105b of the trench portion 105 as a control electrode layer. The impurity concentration of the first semiconductor region 109 is, for example, 1 × 10 18 cm -3 It is. As the p-type dopant, for example, aluminum or boron is used. A first semiconductor region 109 is also provided on one side surface and a part of the bottom surface of the trench portion 105 ′.
[0074]
These first semiconductor regions 109 are formed so that the bottom corners of the first semiconductor region 109 swell toward the high resistance semiconductor layer 102. The maximum thickness of the first semiconductor region 109 on the bottom surfaces of the trench portions 105 and 105 ′ is, for example, 0.3 μm, and the maximum thickness of the first semiconductor region 109 on the side surfaces 105a and 105b of the trench portion 105 is, for example, 0.1 μm.
[0075]
Side wall insulating films 110a and 110b are selectively provided in the first semiconductor regions 109 on the side surfaces 105a and 105b of the trench portion 105. These sidewall insulating films 110a and 110b are formed so as to surround the outer periphery of the plurality of island-shaped convex portions as shown in FIG. A sidewall insulating film 110c is selectively provided also on the other side surface 105c of the trench portion 105 ′, and as shown in FIG. 16, the sidewall insulating film 110c is formed along the inside of the outer peripheral portion 103b of the device. .
[0076]
Further, a p-type second semiconductor region (SiC layer) 112 is selectively contacted with a portion of the first semiconductor region 109 exposed from the sidewall insulating films (spacer layers) 110a and 110b on the bottom surface of the trench portion 105. It is provided as a region.
[0077]
The contact region 112 is also provided in the first semiconductor region 109 on the bottom surface of the trench portion 105 ′. The contact region 112 is in contact with the sidewall insulating film 110b only on one side. The impurity concentration of the contact region 112 is, for example, 1 × 10 20 cm -3 It is. As the p-type dopant, for example, aluminum or boron is used.
[0078]
On the other hand, an n-type third semiconductor region (SiC layer) 101 is provided as a cathode region on the other surface of the n-type high-resistance semiconductor layer 102. The impurity concentration of the cathode region 101 is, for example, 1 × 10 19 cm -3 It is. As the n-type dopant, for example, nitrogen, phosphorus, or arsenic is used.
[0079]
An anode electrode (Schottky electrode) 114, a control electrode 115, and a cathode electrode 116 are provided on the surfaces of the Schottky junction region 103a, the contact region 112, and the cathode region 101, respectively. Further, the anode electrode 114 and the control electrode 115 are provided with an anode electrode lead wire 117 so as to short-circuit both of them, and the cathode electrode 116 is provided with a cathode electrode lead wire 119. As shown in FIG. 16, the anode electrode lead-out wiring 117 is a connection electrode portion having a large area that electrically connects between the control electrode 115 having a relatively large area and each anode electrode 114 (a portion hatched around). It is configured as.
[0080]
Next, the termination region will be described. As shown in FIGS. 15 and 16, a RESURF layer 107 is provided on the outer periphery of the first semiconductor region 109 on the bottom surface of the trench portion 105 ′ in contact with the first semiconductor region 109. The impurity concentration of the RESURF layer 107 is, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm. As the p-type dopant, for example, aluminum or boron is used.
[0081]
A part of the surface of the high-resistance semiconductor layer 102 appears on the bottom surface of the trench portion 105 ′ between the sidewall insulating film 110 c located on the side surface 105 c of the trench portion 105 ′ and the RESURF layer 107. An n-type semiconductor region 103b is provided on the upper surface of the step on the outer periphery of the trench portion 105 ′. The impurity concentration of the n-type semiconductor region 103b is, for example, 1 × 10 19 cm -3 As the n-type dopant, for example, nitrogen, phosphorus, and arsenic are used. The termination structure is constituted by the above components.
[0082]
One of the features of the element structure of the present embodiment is that the anode electrode lead-out wiring 117 is embedded in the trench portions 105 and 105 ′ with the side surfaces 105a and 105b interposed through the side wall insulating films 110a and 110b. The contact region 112 and the control electrode 115 are selectively provided in the portion of the first semiconductor region 109 exposed from the sidewall insulating films 110a and 110b.
[0083]
That is, the anode electrode lead-out wiring 117 does not directly contact the first semiconductor region 109 on the side surfaces 105a and 105b of the trench portions 105 and 105 ′, and the control electrode 115 is formed on the contact region 112 on the bottom surface of the trench portions 105 and 105 ′. Only contact through. Since the contact layer 112 and the control electrode 115 are formed in a self-aligned manner with respect to the side wall insulating films 110a and 110b, the contact layer 112 and the control electrode 115 are accurately positioned in the center region of the bottom surfaces of the trench portions 105 and 105 ′.
[0084]
With this configuration, an anode potential can be selectively applied to the bottom surfaces of the trench portions 105 and 105 ′ through the anode electrode lead-out wiring 117, and the first semiconductor regions on the side surfaces 105a and 105b of the trench portions 105 and 105 ′. No anode potential is directly applied to 109.
[0085]
Therefore, an anode voltage can be preferentially applied to the first semiconductor region 109 portion located adjacent to the corners of the bottom surfaces of the trench portions 105 and 105 ′, and the first semiconductor region 109 portion can be applied to the first semiconductor region 109 portion. The extension of the depletion layer in the adjacent high-resistance semiconductor layer 102 can be made dominant. Since the first semiconductor region 109 is formed in a shape that swells toward the high-resistance semiconductor layer 102, leakage current characteristics at the time of switching off are improved by dominantly using the extension of the depletion layer in this portion. Is possible.
[0086]
For example, in the JBS of the above embodiment, for example, when a 1500 V withstand voltage is designed, the leakage current when applying a reverse voltage can be greatly reduced as compared with a conventional Schottky diode, and the trade-off between leakage current and on-resistance is improved. Is done. On the other hand, in the conventional trench JBS of the type in which the anode electrode lead-out wiring is in direct contact with the first semiconductor region on the side surface of the trench, when operated under the same conditions as described above, the leakage current and the on-resistance are traded off. The effect is small.
[0087]
Further, since the control electrode 115 can be covered over the entire contact region 112, the contact resistance can be lowered, and a large amount of current can be supplied during switching, so that high-speed switching is possible.
[0088]
Furthermore, according to the semiconductor device of this embodiment, as shown in FIGS. 15 and 16, the RESURF is in contact with the outer periphery of the first semiconductor region 109 on the bottom surface of the trench portion 105 ′ in contact with the first semiconductor region 109. Since the layer 107 is provided, it is possible to increase the breakdown voltage of the element when the switch is turned off.
[0089]
In particular, since the RESURF layer 107 is provided together with the first semiconductor region 109 on the bottom surface of the trench portion 105 ′, the surface of the first semiconductor region 109 and the surface of the RESURF layer 107 can be located in the same plane. The depletion layer formed by the RESURF layer 107 can control the electric field concentration at the corners of the first semiconductor region 109 to the maximum, and the effect of contributing to high breakdown voltage is great.
[0090]
In addition, the sidewall insulating film 110c formed on the side surface 105c of the trench portion 105 ′ can provide an effect of increasing the margin of displacement of the electrode formed on the channel stopper (n-type semiconductor region 103b). is there.
[0091]
Next, a method for manufacturing the JBS of this embodiment will be described with reference to FIGS. These cross-sectional views correspond to cross-sectional views taken along the line XV-XV in FIG.
[0092]
First, as shown in FIG. 17, an n-type high-resistance semiconductor layer (SiC layer) 102 is formed on an n-type high-concentration substrate (SiC substrate) 101 by an epitaxial growth method. The n-type high concentration substrate 101 corresponds to the n-type third semiconductor region (SiC layer) 101 as a cathode layer.
[0093]
Next, as shown in FIG. 18, a mask pattern 104 is formed on the high-resistance semiconductor layer 102, and RIE is performed using the mask pattern 104 to form trench portions 105 and 105 ′. The width of the trench portion 105 is formed narrower than the width of the trench portion 105 ′. The mask pattern 104 can be made of a metal having high etching resistance, such as molybdenum, aluminum, or tungsten, and the etching gas can be CF. Four , SF 6 Fluorine-based gas such as can be used. As a result of this etching process, a Schottky junction region 103a is formed.
[0094]
Next, as shown in FIG. 19, a resist pattern 106 that covers the trench portion 105 and exposes a part of the bottom surface of the trench portion 105 ′ is formed, and ion implantation of p-type impurities is performed using the resist pattern 106 as a mask. By this ion implantation, the RESURF layer 107 is selectively formed on a part of the bottom of the trench portion 105 ′.
[0095]
Next, as shown in FIG. 20, the resist pattern 106 is removed while leaving the mask pattern 104, and a new resist pattern 108 is formed so as to cover the resurf layer 107 from the outermost peripheral portion of the substrate. Using this resist pattern 108 as a mask, ion implantation of p-type impurities is performed. By this ion implantation, the p-type first semiconductor region 109 is selectively formed on the side surfaces 105a and 105b and the bottom surface of the trench portion 105, and at the portion adjacent to the RESURF layer 107 on the bottom surface of the trench portion 105 ′ and the side surface portion 105b. A first semiconductor region 109 is selectively formed.
[0096]
In this case, the darker the first semiconductor region 109, the better the gate performance. However, when the dark first semiconductor region 109 is formed in the vicinity of the Schottky junction region 103a, the breakdown voltage is lowered. Therefore, it is desirable to adjust so that the doping amount in the vicinity of the Schottky junction region 103a is reduced by performing multi-stage ion implantation while changing the ion implantation angle, dose, and acceleration voltage. Through the ion implantation process described above, the first semiconductor region 109 is formed so that the bottom corner of the first semiconductor region 109 swells toward the high-resistance semiconductor layer 102.
[0097]
Next, as shown in FIG. 20, the resist pattern 108 is removed while leaving the mask pattern 104. Further, a continuous film made of silicon nitride or the like is formed on the entire surface including the trench portions 105 and 105 ′ by a CVD method or the like, and the entire surface of the continuous film is subjected to anisotropic etching (RIE) or the like to perform the trench portions 105 and 105 ′. Side wall insulating films 110a, 110b, and 110c are selectively left on the side surfaces 105a, 105b, and 105c, respectively.
[0098]
Thereafter, a resist pattern 111 is newly formed so as to cover from the outermost peripheral portion of the substrate to the first semiconductor region 109 adjacent to the RESURF layer 107. Using this resist pattern 111 as a mask, p-type impurity ions are implanted. By this ion implantation, a p-type contact layer 112 is selectively formed on the bottom surfaces of the trench portions 105 and 105 ′.
[0099]
Next, as shown in FIG. 22, the mask pattern 104 and the resist pattern 111 are removed. In this step, the surfaces of the side wall insulating films 110a, 110b, and 110c recede, and the upper end portions of the side wall insulating films 110a, 110b, and 110c substantially coincide with the upper surfaces of the Schottky junction regions 103a.
[0100]
If necessary, the n-type semiconductor region 103b may be provided on the outermost peripheral portion of the substrate by ion implantation using a mask. This ion implantation may be performed selectively in the termination region before forming the trench structure. In this way, it is not necessary to consider the mask alignment accuracy. Furthermore, annealing for activating the first semiconductor region 109, the contact region 112, and the n-type semiconductor region 103b is performed under a high temperature condition of 1600 ° C., for example.
[0101]
Thereafter, a resist mask (not shown) is formed so as to cover from the n-type semiconductor region 103b to the peripheral portion of the contact region 112, and a metal film made of Ni or the like is formed on the entire surface including the resist mask. Further, by removing the resist mask and performing a lift-off method, the metal film is patterned to form a metal pattern 113 (FIG. 22).
[0102]
Thereafter, as shown in FIG. 23, the metal pattern 113 is annealed at, for example, 1000 ° C. to cause silicidation reaction to proceed on the surfaces of the Schottky junction region 103a and the contact region 112, and nickel silicide is formed on each surface. (For example, Ni 2 Si) layers 114 and 115 are formed. In this silicidation process, a Schottky contact electrode (nickel silicide layer 114) and an ohmic contact electrode (nickel silicide layer 115) are formed in each of the Schottky junction region 103a and the contact region 112 by a single silicidation process. be able to.
[0103]
On the other hand, the silicidation reaction does not occur on the surfaces of the sidewall insulating films 110a and 110b, and a part of the metal pattern 113 remains in this portion. Further, as shown in FIG. 24, the remaining metal pattern 113 is selectively removed by etching using an etchant such as a mixed solution (SC2) of hydrochloric acid and hydrogen peroxide. Thus, nickel silicide layers 114 and 115 are selectively left on the surfaces of the Schottky junction region 103a and the contact region 112, respectively. The nickel silicide layers 114 and 115 become the anode electrode 114 and the control electrode 115, respectively.
[0104]
It is possible to selectively form a nickel silicide layer also on the surface of the n-type semiconductor region 103b to reduce the contact resistance of this portion. In this case, the metal pattern 113 may be formed also on the n-type semiconductor region 103b in the above process.
[0105]
Next, by performing a normal wiring process, the cathode electrode 116 is formed on the surface of the cathode region 101, the anode electrode lead wiring 117 is provided on the anode electrode 114 and the control electrode 115, and the cathode electrode lead wiring is provided on the cathode electrode 116. 119 is provided to complete the JBS of this embodiment shown in FIG.
[0106]
(Fourth embodiment)
FIG. 25 is a top view of a high voltage semiconductor device (SIT) according to the fourth embodiment of the present invention. FIG. 26 shows a partial cross-sectional view from the vicinity of the center of the element to the termination region in the cross-section along the line XXVI-XXVI in FIG. 25. The cross-sectional view is the same as FIG. 1 except for the termination region.
[0107]
As shown in FIG. 25, a plurality of stripe-shaped trench portions 205 are formed in parallel with each other on one surface of an n-type high-resistance semiconductor layer (SiC layer) 202. An n-type first semiconductor region (SiC layer) 203 a having a lower resistance than that of the high resistance semiconductor layer 202 is provided as a source region on the surface of the high resistance semiconductor layer 202 between the trench portions 205. The width of the trench portion 205 and the width of the source region 203a between the trench portions 205 shown in FIG. 26 are the same as those in the first embodiment.
[0108]
A p-type second semiconductor region (SiC layer) 209 is provided as a gate region on the side surface (205a, 205b, etc.) and the bottom surface of each trench portion 205, respectively. The gate region 209 is formed such that the bottom corner thereof swells toward the high resistance semiconductor layer 202. The maximum thickness on the side surface and the bottom surface of the gate region 209 is the same as that in the first embodiment.
[0109]
Side wall insulating films (spacer layers) 210a and 210b are selectively provided on the gate layer 209 on the side surfaces 205a and 205b of the trench portion 205. Further, a p-type third semiconductor region (SiC layer) 212 is selectively provided as a gate contact region on the bottom surface of the trench portion 205 in the portion of the gate region 209 exposed from the sidewall insulating films 210a and 210b.
[0110]
On the other hand, as shown in FIG. 26, an n-type fourth semiconductor region (SiC layer) 201 is provided as a drain region on the other surface of the n-type high-resistance semiconductor layer 202.
[0111]
A source electrode, a gate electrode, and a drain electrode are provided on the surfaces of the source region 203a, the gate contact region 212, and the drain region, respectively. Further, a source electrode lead wiring 217, a gate electrode lead wiring 218, and a drain electrode lead wiring (not shown) are provided on the source electrode, the gate electrode, and the drain electrode, respectively.
[0112]
As shown in FIG. 25, the source electrode lead-out wiring 217 is composed of an electrode pad portion having a large area and a plurality of striped connection electrode portions that electrically connect the electrode pad portion and each source electrode. And has a comb-like pattern. Similarly, the gate electrode lead-out wiring 218 is also composed of an electrode pad portion having a large area and a plurality of striped connection electrode portions that electrically connect the electrode pad portion and the gate electrode. Has a pattern. These source electrode lead-out wiring 217 and gate electrode lead-out wiring 218 are arranged so as to mesh with each other. Such a structure can be realized by the contact structure shown in FIG.
[0113]
As for the termination region, as shown in FIGS. 25 and 26, a RESURF layer 207 is provided on the surface region of the high-resistance semiconductor layer 202 including the trench structure, and the n-type semiconductor region 203b is provided on the outermost peripheral portion of the substrate. Is provided. A part of the surface of the high-resistance semiconductor layer 202 appears between the RESURF layer 207 and the n-type semiconductor region 203b, and the termination structure is configured by the above components.
[0114]
According to the SIT of the present embodiment described above, the same effect as that of the first embodiment can be obtained, and the effect that the termination region can be formed more easily can be obtained.
[0115]
Although the fourth embodiment has been described as a modification of the first embodiment, the termination structure of the fourth embodiment is also applied to the termination portions of the high voltage semiconductor devices of the second and third embodiments. can do.
[0116]
(Fifth embodiment)
FIG. 27 is a schematic partial cross-sectional view of a high voltage semiconductor device (SIT) according to the fifth embodiment of the present invention.
[0117]
The SIT of the fifth embodiment differs from the SIT of the first embodiment in that the gate layer (p + Layer) 309 is formed on the convex portion, and the source layer 303a is formed on the bottom of the groove. For this reason, since a top view becomes the same as FIG. 2 of 1st Embodiment, it abbreviate | omits and uses FIG.
[0118]
The gate layer 309 is p + The channel is narrowed by the mold buried layer 320. In this case, the channel is n + Type p source layer 303a, adjacent p + N between the mold buried layers 320 and n + A path reaching the type drain layer 301 is formed. When a reverse bias is applied between the gate layer 309 and the source layer 303a, the depletion layer extending from the gate layer 309 narrows the channel.
[0119]
The structural features and effects of the SIT of this embodiment will be described in more detail. As shown in FIG. 27, the n-type high-resistance semiconductor layer (SiC layer) 302 has a low resistance n on one surface (back surface). + A type semiconductor layer 301 is provided as a drain layer. Reference numeral 316 denotes a drain electrode (fourth electrode), and 319 denotes a drain lead wiring.
[0120]
The concentration and thickness of the high-resistance semiconductor layer 302 are determined by the design breakdown voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the drain layer is, for example, 2 × 10 19 cm -3 It is. For example, nitrogen, phosphorus, or arsenic is used as the n-type dopant.
[0121]
Another surface (front surface) of the n-type high-resistance semiconductor layer 302 is a high-concentration p that is short-circuited with the source layer 303a (source electrode (second electrode) 314). + The mold embedding layer 320 is partially formed, and is connected to a termination structure (Resurf layer) 307 in the termination region. This p + The impurity concentration of the mold buried layer 320 is, for example, 2 × 10 18 cm -3 It is. (Third) electrode 315 and p + In order to form an ohmic contact at the contact portion of the mold buried layer 320, for example, 1 × 10 20 cm -3 High concentration p ++ A mold layer is formed. P in the middle region + Although not shown in the figure, the mold buried layer 320 is provided with an opening in the source layer 303a, and the source lead line 17 is connected through a contact or the like of the high concentration layer.
[0122]
p + The convex portion on the upper side of the mold buried layer 320 has a high concentration p in contact with the gate (first) electrode 321. + A mold gate layer 309 is formed. The impurity concentration of the gate layer 309 is, for example, 2 × 10 18 cm -3 It is. The concentration of the n-type layer under the gate layer 309 is, for example, 2 × 10 16 cm -3 It is. In order to form an ohmic contact in the portion of the gate layer 309 that is in direct contact with the gate electrode 321, 1 × 10 20 cm -3 The above high concentration layer (not shown) is formed. As the p-type dopant, for example, Al or boron (B) is used.
[0123]
The concentration of the source layer 301a is 2 × 10, for example. 19 cm -3 The contact portion with the source electrode 314 is 1 × 10 in order to form an ohmic contact 20 cm -3 The above high concentration layer (not shown) is formed.
[0124]
Termination structure (Resurf layer) 307 is p - The low concentration layer of the mold has an impurity concentration of, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm.
[0125]
A feature of this embodiment is that the gate electrode 321 and the source electrode 314 are formed in a self-aligning manner. Therefore, an invalid area for allowing mask displacement is unnecessary, and an increase in resistance value per area caused by the invalid area can be suppressed. Also, the gate electrode 321 has a high concentration p. + Since it is above the mold buried layer 320, the capacitance between the gate and drain is small, and high-speed operation is possible. In addition, in the cascode-connected circuit shown in FIG. 14, if the device 300 of FIG. 27 is used instead of the device 20 with the drain electrode connected to the collector electrode side and the source electrode connected to the emitter electrode side, it is normal from the outside. It can be operated as a normally-off switching element similar to the MOSFET of FIG.
[0126]
(Sixth embodiment)
As shown in FIG. 28, the high voltage semiconductor device of the sixth embodiment is an SI thyristor by changing the semiconductor layer 301 on the back surface of the fifth embodiment (FIG. 27) from n-type to p-type. is there. The top view is the same as FIG.
[0127]
First, structural features and effects of the SI thyristor of the present embodiment will be described. As shown in FIG. 28, one surface (back surface) of the n-type high-resistance semiconductor layer (SiC layer) 302 has a low resistance p. + A type semiconductor layer 301 ′ is provided as a collector layer. Reference numeral 316 denotes a collector electrode (fourth electrode), and 19 'denotes a collector electrode lead line.
[0128]
The concentration and thickness of the high-resistance semiconductor layer 302 are determined by the design breakdown voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the collector layer 301 ′ is, for example, 1 × 10 19 cm -3 It is. For example, nitrogen, phosphorus, or arsenic is used as the n-type dopant.
[0129]
Another surface (front surface) of the high-resistance semiconductor layer 302 is a high-concentration p that is short-circuited with the emitter layer 303a. + The mold embedding layer 320 is partially formed, and is connected to a termination structure (Resurf layer) 307 at the termination portion. This p + The impurity concentration of the mold buried layer 320 is, for example, 2 × 10 18 cm -3 It is. In order to form an ohmic contact at the contact portion between the p + type buried layer 320 and the (third) electrode 315, for example, 1 × 10 20 cm -3 High concentration of p ++ A mold layer is formed. P in the center + Although not shown in the figure, the mold buried layer 320 is provided with an opening in the source layer 303a, and an emitter lead line 17 'is connected through a contact or the like of the high concentration layer.
[0130]
A high concentration p in contact with the gate electrode (first electrode) 321 is formed on the convex portion above the p + type buried layer 320. + A mold gate layer 309 is formed. The impurity concentration of the gate layer 309 is, for example, 2 × 10 18 cm -3 It is. The concentration of the n-type layer under the gate layer 309 is 2 × 10, for example. 16 cm -3 It is. In order to form an ohmic contact in the portion of the gate layer 309 that is in direct contact with the gate electrode 321, 1 × 10 20 cm -3 The above high concentration layer (not shown) is formed. As the p-type dopant, for example, Al or boron (B) is used.
[0131]
The concentration of the emitter layer 301a is, for example, 2 × 10 19 cm -3 The contact portion with the emitter electrode (second electrode) 314 is 1 × 10 in order to form an ohmic contact. 20 cm -3 The above high concentration layer (not shown) is formed.
[0132]
Termination structure (Resurf layer) 307 is p - The low concentration layer of the mold has an impurity concentration of, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm.
[0133]
The feature of this embodiment is that the gate electrode and the emitter electrode are formed in a self-aligning manner. Therefore, an invalid area for allowing mask displacement is unnecessary, and an increase in resistance value per area caused by the invalid area can be suppressed. The gate layer 309 is p + Since it is above the mold buried layer 320, the capacitance between the gate and collector is small, and high-speed operation is possible. In the cascode-connected circuit shown in FIG. 14, if the element of FIG. 28 is used instead of the element 20, it can be externally operated as a normally-off switching element similar to a normal MOSFET.
[0134]
(Seventh embodiment)
FIG. 29 is a partial cross-sectional view of a high voltage semiconductor device (MOSFET) according to the seventh embodiment. The MOSFET of this embodiment has a buried layer structure similar to that of the SIT of the fifth embodiment, and can be easily formed on the same substrate as this SIT.
[0135]
First, structural features and effects of the high breakdown voltage semiconductor switching element of this embodiment will be described. As shown in FIG. 29, the n-type high resistance semiconductor layer (SiC layer) 402 has a low resistance n on one surface (back surface). + A type semiconductor layer 401 is provided as a drain layer. Reference numeral 416 is a drain electrode, and 19 is a drain electrode lead line.
[0136]
The concentration and thickness of the high-resistance semiconductor layer 402 are determined by the design withstand voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the drain layer 401 is, for example, 1 × 10 19 cm -3 It is. As the n-type dopant, for example, nitrogen, phosphorus, or arsenic is used.
[0137]
Another surface (front surface) of the n-type high-resistance semiconductor layer 402 is a high-concentration p that is short-circuited with the source layer 403 (source electrode 414). + A mold embedding layer 420 is partially formed, and is connected to a termination structure (Resurf layer) 407 at a termination portion. This p + The impurity concentration of the mold buried layer 420 is, for example, 2 × 10 18 cm -3 It is. p + In order to form an ohmic contact at the contact portion between the mold embedding layer 420 and the electrode 415, for example, 1 × 10 20 cm -3 High concentration of p ++ A mold layer is formed. P in the center + Although not shown, the mold buried layer 420 is provided with an opening in the source layer 403, and the source lead line 17 is connected through a contact or the like of the high concentration layer.
[0138]
p + The upper portion of the buried type layer 420 is adjacent to the n-type source layer 403 and has a low concentration p. - A mold layer is formed. Low concentration p - A gate electrode 409 made of polysilicon, for example, is formed insulatively on the mold layer. An n-type layer 430 is formed on the opposite side of the gate electrode 409 from the source layer 403, and adjacent p + The n-type region 431 between the mold buried layers 420 is connected.
[0139]
A high concentration p is formed above the n-type region 431. + A mold layer 423 is formed, and adjacent to n by a short-circuit electrode 425 + Shorted to the mold layer 422. The upper electrode 421, the source electrode 414, and the short-circuit electrode 425 of the gate electrode 409 are formed in a self-aligned manner using the sidewall insulating film 410.
[0140]
P under the gate electrode 409 - The concentration of the mold layer is, for example, 1 × 10 17 cm -3 It is. High concentration p + The impurity concentration of the mold layer 423 is, for example, 2 × 10 18 cm -3 However, in order to form an ohmic contact in the portion in direct contact with the short-circuit electrode 425, 1 × 10 20 cm -3 The above high concentration layer is formed. As the p-type dopant, for example, Al or boron (B) is used.
[0141]
The concentration of the n-type source layer 403 is, for example, 2 × 10 19 cm -3 The contact portion between the source layer 403 and the source electrode 414 is 1 × 10 in order to form an ohmic contact. 20 cm -3 The above high concentration layer is formed.
[0142]
The concentration of the n-type layer 430 on the drain side of the gate electrode 409 is 2 × 10, for example. 16 cm -3 N of the portion where the short-circuit electrode 425 contacts + The concentration of the mold layer 422 is 1 × 10 20 cm -3 The above high concentration layer is formed. Termination structure 407 is p - The low concentration layer of the mold has an impurity concentration of, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm.
[0143]
The feature of this embodiment is that the gate electrode 421 and the source electrode 414 are formed in a self-aligned manner, and switching is controlled by a MOS gate. The self-alignment process eliminates the need for an invalid region for allowing mask displacement, and can suppress an increase in resistance value per area caused by the invalid region. Since it is controlled by the MOS gate, it can be operated as a normally-off switching element similar to a normal MOSFET without forming an external circuit.
[0144]
Also, when reverse voltage is applied, the voltage is not the MOSFET part, but p + Mold buried layer 420 and n - Since it is applied to the pn junction formed by the type high-resistance semiconductor layer 402, the breakdown voltage of the MOSFET portion can be lowered and the resistance of the MOSFET can be lowered. A single SiC-MOSFET has a high resistance in the MOSFET portion. By adopting this structure, a low-resistance and high-breakdown-voltage element can be realized.
[0145]
More specifically, when the MOSFET is off (for example, the gate voltage, the source voltage is 0 V, and the drain voltage is 1000 V), the leakage current flows from the drain electrode to the source via the n-type layer or region 401, 402, 431, 430. Flows to the electrode side. At this time, a voltage drop occurs in the n-type regions 431 and 430, and p is 0V. + A reverse bias is applied between the mold embedding layer 420. This allows p + The depletion layer extends from the mold buried layer 420, reaches the depletion layer on the p + layer 423 side, and pinches off the leakage current path. For this reason, the high voltage applied between the drain and the source is applied to the pn junction, and the MOSFET portion is protected from the high voltage.
[0146]
(Eighth embodiment)
As shown in FIG. 30, the high withstand voltage semiconductor device of the eighth embodiment changes the semiconductor layer 401 on the back surface of the seventh embodiment (FIG. 29) from an n-type to a p-type, thereby providing an IGBT (Insulated Gate Bipolar Transistor). ).
[0147]
First, structural features and effects of the high breakdown voltage semiconductor switching element of this embodiment will be described. As shown in FIG. 29, one surface (back surface) of the n-type high resistance semiconductor layer (SiC layer) 402 has a low resistance p. - A type semiconductor layer 401 ′ is provided as a collector layer. Reference numeral 416 is a collector electrode, and 19 'is a collector electrode lead line.
[0148]
The concentration and thickness of the high-resistance semiconductor layer 402 are determined by the design withstand voltage. For example, the impurity concentration range is 1 × 10. 14 ~ 1x10 16 cm -3 The thickness range is 5 to 100 μm. The impurity concentration of the collector layer 401 ′ is 1 × 10, for example. 19 cm -3 It is. For example, nitrogen, phosphorus, or arsenic is used as the n-type dopant.
[0149]
Another surface (front surface) of the n-type high-resistance semiconductor layer 402 is a high-concentration p that is short-circuited with the emitter layer 403 (emitter electrode 414). + A mold embedding layer 420 is partially formed, and is connected to a termination structure (Resurf layer) 407 at a termination portion. This p + The impurity concentration of the mold buried layer 420 is, for example, 2 × 10 18 cm -3 It is. p + In order to form an ohmic contact at the contact portion between the mold embedding layer 420 and the electrode 415, for example, 1 × 10 20 cm -3 High concentration of p ++ A mold layer is formed. P in the center + Although not shown in the figure, the mold buried layer 420 is provided with an opening in the emitter layer 403 and connected to the emitter lead-out line 17 ′ through a contact or the like of the high concentration layer.
[0150]
p + The upper portion of the buried type layer 420 is adjacent to the n-type source layer 403 and has a low concentration p. - A mold layer is formed. Low concentration p - A gate electrode 409 made of polysilicon, for example, is formed insulatively on the mold layer. An n-type layer 430 is formed on the opposite side of the gate electrode 409 from the source layer 403, and adjacent p + The n-type region 431 between the mold buried layers 420 is connected.
[0151]
A high concentration p is formed above the n-type region 431. + A mold layer 423 is formed, and adjacent to n by a short-circuit electrode 425 + Shorted to the mold layer 422. The upper electrode 421, the emitter electrode 414, and the short-circuit electrode 425 of the gate electrode 409 are formed in a self-aligned manner using the sidewall insulating film 410.
[0152]
P under the gate electrode 409 - The concentration of the mold layer is, for example, 1 × 10 17 cm -3 It is. High concentration p + The impurity concentration of the mold layer 423 is, for example, 2 × 10 18 cm -3 However, in order to form an ohmic contact in the portion in direct contact with the short-circuit electrode 425, 1 × 10 20 cm -3 The above high concentration layer is formed. As the p-type dopant, for example, Al or boron (B) is used.
[0153]
The concentration of the n-type emitter layer 403 is, for example, 2 × 10 19 cm -3 The contact portion between the emitter layer 403 and the emitter electrode 414 is 1 × 10 in order to form an ohmic contact. 20 cm -3 The above high concentration layer is formed.
[0154]
The concentration of the n-type layer 430 on the collector side of the gate electrode 409 is 2 × 10, for example. 16 cm -3 N of the portion where the short-circuit electrode 425 contacts + The concentration of the mold layer 422 is 1 × 10 20 cm -3 The above high concentration layer is formed. Termination structure 407 is p - The low concentration layer of the mold has an impurity concentration of, for example, 3 × 10 17 cm -3 And the depth is 0.6 μm.
[0155]
The feature of this embodiment is that the gate electrode and the emitter electrode are formed in a self-aligned manner, and switching is controlled by the MOS gate. The self-alignment process eliminates the need for an invalid region for allowing mask displacement, and can suppress an increase in resistance value per area caused by the invalid region. Since it is controlled by the MOS gate, it can be operated as a normally-off switching element similar to a normal IGBT without forming an external circuit.
[0156]
When applying reverse voltage, the voltage is not the MOSFET part, but p + Mold buried layer 420 and n - Since it is applied to the pn junction formed by the type high-resistance semiconductor layer 402, the breakdown voltage of the MOSFET portion can be lowered and the resistance of the MOSFET can be lowered. A single SiC-IGBT has a high resistance in the MOSFET portion. By adopting this structure, a low-resistance and high-breakdown-voltage element can be realized.
[0157]
More specifically, when the MOSFET is off (for example, the gate voltage, the source voltage is 0 V, and the drain voltage is 1000 V), the leakage current is emitted from the collector electrode through the n-type layer or region 401, 402, 431, 430 to the emitter. Flows to the electrode side. At this time, a voltage drop occurs in the n-type regions 431 and 430, and p is 0V. + A reverse bias is applied between the mold embedding layer 420. This allows p + The depletion layer extends from the mold buried layer 420, reaches the depletion layer on the p + layer 423 side, and pinches off the leakage current path. For this reason, the high voltage applied between the collector and the emitter is applied to the pn junction, and the MOSFET portion is protected from the high voltage.
[0158]
In each of the embodiments described above, the SiC layer is described as an example of the semiconductor layer. However, there are many polymorphs of the SiC crystal form, and it is desirable to use a crystal form called 4H—SiC. In addition, a crystal form called 3C—SiC may be used, and a crystal form called 2H—SiC or 6H—SiC may be used. In addition, although a plane called a (0001) plane is usually used for element formation, other crystal orientation planes such as (112-0) can also be used. Further, the present invention has a great effect particularly when a SiC layer is used as a semiconductor layer, but other semiconductors such as other group IV semiconductors (Si, SiGe, etc.) and group III-V semiconductors (GaAs, GaN, etc.). It can also be applied to. The conductivity type pn may be reversed.
[0159]
In the above embodiment, the RESURF layer is used as the termination structure, but other termination structures such as a guard ring structure may be used. In addition, in the case of SiC, the metal layer for making ohmic contact includes cobalt and aluminum in addition to the above embodiment, and the metal layer for taking Schottky contact is nickel, molybdenum, nickel other than the above embodiment. Examples include silicide, cobalt, cobalt silicide, and gold.
[0160]
Furthermore, in the above embodiment, the high resistance semiconductor layer is provided on the substrate containing one conductivity type impurity at a high concentration. However, the present invention is not limited to this, and one surface conductivity impurity is contained at a high concentration on one surface of the high resistance semiconductor substrate. It is also possible to form the semiconductor layer by ion implantation or epitaxial growth.
[0161]
In addition, various modifications can be made without departing from the spirit of the present invention.
[0162]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, the high voltage | pressure-resistant semiconductor element of the low on-resistance excellent in the switch-off characteristic can be provided with a high yield.
[Brief description of the drawings]
FIG. 1 is a schematic and partial cross-sectional view of a high voltage semiconductor device (SIT) according to a first embodiment of the present invention.
FIG. 2 is a top view of the high voltage semiconductor device according to the first embodiment of the present invention excluding electrodes.
3 is a top view including an electrode of the high voltage semiconductor device according to the first embodiment of the present invention, and FIG. 1 is a cross section taken along line II in FIG. It corresponds to a partial cross-sectional view.
4 is a schematic cross-sectional view showing a contact structure of the semiconductor device according to the first embodiment, and corresponds to a cross section taken along line II in FIG. 3;
FIG. 5 is a cross-sectional view of a stage in the manufacturing process of the high voltage semiconductor device (SIT) according to the first embodiment.
6 is a cross-sectional view showing a stage following FIG. 5. FIG.
7 is a cross-sectional view showing a stage following FIG. 6. FIG.
FIG. 8 is a cross-sectional view showing a stage following FIG.
9 is a cross-sectional view showing a stage following FIG. 8. FIG.
10 is a cross-sectional view showing a stage following FIG. 9. FIG.
FIG. 11 is a cross-sectional view showing a stage following FIG. 10;
12 is a cross-sectional view showing a stage following FIG. 11. FIG.
FIG. 13 is a schematic partial cross-sectional view of a high voltage semiconductor device (SI thyristor) according to a second embodiment.
FIG. 14 is a circuit diagram of a cascode-connected switch circuit using a high voltage semiconductor device according to a second embodiment.
FIG. 15 is a schematic partial cross-sectional view of a high voltage semiconductor device (JBS) according to a third embodiment.
16 is a top view of the high voltage semiconductor device according to the third embodiment, and FIG. 15 corresponds to a partial cross-sectional view from the vicinity of the center of the element to the termination region in the cross section taken along line XV-XV in FIG. 16; To do.
FIG. 17 is a cross-sectional view showing a step in the method for manufacturing a high voltage semiconductor device according to the third embodiment.
FIG. 18 is a cross-sectional view showing the next stage of FIG. 17;
FIG. 19 is a cross-sectional view showing the next stage of FIG. 18;
20 is a cross-sectional view showing the next stage of FIG. 19. FIG.
FIG. 21 is a cross-sectional view showing the next stage of FIG. 20;
22 is a cross-sectional view showing the next stage of FIG. 21. FIG.
FIG. 23 is a cross-sectional view showing the next stage of FIG. 22;
24 is a cross-sectional view showing the next stage of FIG. 23. FIG.
FIG. 25 is a top view showing a configuration of a high voltage semiconductor device (SIT) according to a fourth embodiment.
26 is a partial cross-sectional view from the vicinity of the center of the element to the terminal end in the cross section taken along line XXVI-XXVI in FIG.
FIG. 27 is a schematic partial cross-sectional view showing a configuration of a high voltage semiconductor device (SIT) according to a fifth embodiment.
FIG. 28 is a schematic partial cross-sectional view showing a configuration of a high voltage semiconductor device (SI thyristor) according to a sixth embodiment.
FIG. 29 is a schematic partial cross-sectional view showing a configuration of a high voltage semiconductor device (MOSFET) according to a seventh embodiment.
FIG. 30 is a schematic partial cross-sectional view showing a configuration of a high voltage semiconductor device (IGBT) according to an eighth embodiment.
[Explanation of symbols]
1 ... Drain layer
2 ... n-type high resistance semiconductor layer
3a: n-type first semiconductor layer
3b ... n-type semiconductor layer
4 ... Mask pattern
5, 5 '... trench
5a, 5b, 5c ... Side surfaces of the trench portion
6 ... resist pattern
7 ... RESURF layer
8 ... resist pattern
9: p-type second semiconductor layer (gate layer)
10a, 10b, 10c ... sidewall insulating film
11 ... resist pattern
12 ... Gate contact layer
13 ... Metal pattern
14 ... Source electrode
15 ... Gate electrode
16 ... Drain electrode
17 ... Source extraction electrode wiring
18 ... Gate extraction electrode wiring
19 ... Drain lead electrode wiring
20 ... Insulating film
21 ... MOSFET
22 ... Control gate
23 ... SI Thyristor

Claims (10)

第１と第２の主面を有する第１導電型若しくは第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板の前記第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとをその表面領域に有し、前記ＳｉＣ基板より高い抵抗を有する第１導電型の高抵抗ＳｉＣ層と、
前記高抵抗ＳｉＣ層の不純物濃度よりも高い濃度で前記高抵抗ＳｉＣ層上に設けられ、前記複数の第１のトレンチ及び第２のトレンチの内の隣接するトレンチに各々が挟まれた第１導電型の複数の第１のＳｉＣ領域と、
前記複数の第１のトレンチの各々の側壁及び底部、及び前記第２トレンチの前記第１のＳｉＣ領域側の側壁及び底部の一部に連続的に設けられ、前記第１のトレンチの底面角部及び前記第２のトレンチの前記第１のトレンチ側の底面角部において、前記高抵抗ＳｉＣ層に向かって膨らむように形成された第２導電型の第２のＳｉＣ領域と、
前記複数の第１のトレンチの各々の前記側壁、及び前記第２トレンチの前記第１のＳｉＣ領域側の側壁の前記第２のＳｉＣ領域上に設けられた側壁絶縁膜と、
前記複数の第１のトレンチの前記底部、及び前記第２トレンチの前記第１のＳｉＣ領域側の底部の一部の前記第２のＳｉＣ領域の表面領域に設けられ、前記第２のＳｉＣ領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第３のＳｉＣ領域と、
前記複数の第１のトレンチに挟まれた前記複数の第１のＳｉＣ領域の各々の上面に形成された金属シリサイド層よりなる第１の電極と、
前記複数の第１及び第２のトレンチの各々を埋め込み、前記第３のＳｉＣ領域に接触する金属シリサイド層よりなる第２の電極と、
前記ＳｉＣ基板の前記第２の主面に形成された第３の電極と、
を具備することを特徴とする高耐圧半導体装置。A first conductivity type or second conductivity type SiC substrate having first and second main surfaces;
A plurality of elongated planar first trenches formed on the first main surface of the SiC substrate and provided in parallel with each other, and the plurality of first trenches communicated at both longitudinal ends thereof; The first conductive type high-resistance SiC having a resistance higher than that of the SiC substrate, surrounding the plurality of first trenches from the outside, having a second trench wider than the first trench in a surface region thereof. Layers,
First conductivity provided on the high-resistance SiC layer at a concentration higher than the impurity concentration of the high-resistance SiC layer and sandwiched between adjacent trenches among the plurality of first trenches and second trenches. A plurality of first SiC regions of the mold;
The side walls and bottom of each of the plurality of first trenches and the bottom corners of the first trench provided continuously on a part of the side walls and bottom of the second trench on the first SiC region side. And a second SiC region of the second conductivity type formed so as to bulge toward the high-resistance SiC layer at the bottom corner of the second trench on the first trench side,
A sidewall insulating film provided on the second SiC region of the sidewall of each of the plurality of first trenches and the sidewall of the second trench on the first SiC region side;
Provided in a surface region of the second SiC region at the bottom of the plurality of first trenches and a part of the bottom of the second trench on the first SiC region side; A third SiC region of the second conductivity type having an impurity concentration higher than the impurity concentration;
A first electrode comprising a metal silicide layer formed on the upper surface of each of the plurality of first SiC regions sandwiched between the plurality of first trenches;
A second electrode made of a metal silicide layer filling each of the plurality of first and second trenches and in contact with the third SiC region;
A third electrode formed on the second main surface of the SiC substrate;
A high breakdown voltage semiconductor device comprising: 前記第３のＳｉＣ領域は、前記複数の第１のトレンチの各々の前記側壁に形成された前記側壁絶縁膜から露呈するように、前記複数の第１のトレンチの各々の前記底部と前記第２トレンチの前記第１のＳｉＣ領域側の前記底部の一部の前記第２のＳｉＣ領域上に形成されていることを特徴とする請求項１に記載の高耐圧半導体装置。  The third SiC region is exposed from the sidewall insulating film formed on the sidewall of each of the plurality of first trenches, and the bottom portion of each of the plurality of first trenches and the second The high breakdown voltage semiconductor device according to claim 1, wherein the high breakdown voltage semiconductor device is formed on the second SiC region at a part of the bottom portion of the trench on the first SiC region side. 第１と第２の主面を有する第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板の前記第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとを有し、前記ＳｉＣ基板よりも高い抵抗を有する第１導電型の高抵抗ＳｉＣ層と、
前記複数の第１のトレンチ及び前記第２のトレンチの内の隣接するトレンチに挟まれた前記高抵抗ＳｉＣ層の表面領域上に形成され、前記高抵抗ＳｉＣ層の前記表面領域とショットキー接合をなす金属シリサイド層よりなる第１の電極と、
前記複数の第１のトレンチ、及び前記第２トレンチの前記第１のトレンチ側の側壁及び底部の一部に連続的に設けられ、前記第１のトレンチの底面角部及び前記第２のトレンチの前記第１のトレンチ側の底面角部において、前記高抵抗ＳｉＣ層に向かって膨らむように形成された第２導電型の第１のＳｉＣ領域と、
前記複数の第１のトレンチの各々の前記側壁、及び前記第２のトレンチの前記第１のトレンチ側側壁の前記第１のＳｉＣ領域上に設けられた側壁絶縁膜と、
前記複数の第１のトレンチの各々の前記底部、及び前記第２のトレンチの底部の前記第１のＳｉＣ領域の表面領域に設けられ、前記第１のＳｉＣ領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第２のＳｉＣ領域と、
前記複数の第１のトレンチの各々及び前記第２のトレンチを埋め込んで前記第２のＳｉＣ領域に接触し、かつ前記第１の電極に接続された金属シリサイド層よりなる制御電極と、
前記ＳｉＣ基板の前記第２の主面に形成された第２の電極と、
を具備することを特徴とする高耐圧半導体装置。A first conductivity type SiC substrate having first and second main surfaces;
A plurality of elongated planar first trenches formed on the first main surface of the SiC substrate and provided in parallel with each other, and the plurality of first trenches communicated at both longitudinal ends thereof; And a high-resistance SiC layer of a first conductivity type that surrounds the plurality of first trenches from the outside, has a second trench wider than the first trench, and has a higher resistance than the SiC substrate;
Formed on a surface region of the high-resistance SiC layer sandwiched between adjacent ones of the plurality of first trenches and the second trench, and a Schottky junction with the surface region of the high-resistance SiC layer A first electrode comprising a metal silicide layer formed;
The plurality of first trenches and the second trenches are continuously provided on a part of the side wall and the bottom part on the first trench side, and the bottom corners of the first trenches and the second trenches are provided. A first SiC region of a second conductivity type formed so as to swell toward the high-resistance SiC layer at a bottom corner on the first trench side;
A sidewall insulating film provided on the first SiC region of the sidewall of each of the plurality of first trenches and the first trench side sidewall of the second trench;
Provided in the surface region of the first SiC region at the bottom of each of the plurality of first trenches and the bottom of the second trench, and having an impurity concentration higher than the impurity concentration of the first SiC region. A second conductivity type second SiC region having;
A control electrode comprising a metal silicide layer embedded in each of the plurality of first trenches and the second trench to contact the second SiC region and connected to the first electrode;
A second electrode formed on the second main surface of the SiC substrate;
A high breakdown voltage semiconductor device comprising: 前記第１の電極のショットキー接合の部分は前記複数の第１のトレンチ及び前記第２のトレンチの前記第１のトレンチ側の側面により囲まれていることを特徴とする請求項３に記載の高耐圧半導体装置。According to claim 3, wherein the portion of the Schottky junction of the first electrode is surrounded by said first trench side surface of said plurality of first trenches and said second trench High voltage semiconductor device. 前記第２のＳｉＣ領域は、前記複数の第１のトレンチの各々の前記側壁に形成された前記側壁絶縁膜から露呈するように、前記複数の第１のトレンチの各々の前記底部に形成されるとともに、前記第２のトレンチの底部の一部に形成されていることを特徴とする請求項３に記載の高耐圧半導体装置。The second SiC region is formed at the bottom of each of the plurality of first trenches so as to be exposed from the sidewall insulating film formed on the sidewall of each of the plurality of first trenches. The high breakdown voltage semiconductor device according to claim 3 , wherein the high breakdown voltage semiconductor device is formed at a part of a bottom portion of the second trench. 第１と第２の主面を有する第１導電型若しくは第２導電型のＳｉＣ基板と、
前記ＳｉＣ基板の第１の主面に形成され、互いに並列に設けられた細長平面形状の複数の第１のトレンチと、前記複数の第１のトレンチをその長手方向の両端部において連通し、かつ前記複数の第１のトレンチを外側より囲み、前記第１のトレンチより幅広の第２のトレンチとを有し、前記ＳｉＣ基板よりも高い抵抗を有する第１導電型の高抵抗ＳｉＣ層と、
前記高抵抗ＳｉＣ層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチ及び前記第２のトレンチの内の隣接するトレンチに各々が挟まれて前記高抵抗ＳｉＣ層の表面に形成された第２導電型の複数の第１のＳｉＣ領域と、
前記高抵抗ＳｉＣ層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの各々の少なくとも底部と、前記第２のトレンチの前記第１のトレンチ側の底部に設けられた第１導電型の第２のＳｉＣ領域と、
前記複数の第１のトレンチの各々の前記側壁、及び前記第２のトレンチの前記第１のトレンチ側の側壁上に設けられた側壁絶縁膜と、
前記高抵抗ＳｉＣ層内に埋め込まれ、その上面の一部が前記第２のＳｉＣ領域の下面に接し、隣接する前記第１のＳｉＣ領域の下に水平に延在し、前記第１のＳｉＣ領域の下方部で終端すると共に、前記第２のトレンチに延在する部分は、前記第２のＳｉＣ領域の外側の前記第２のトレンチ内で終端する第２導電型の第３のＳｉＣ領域と、
前記複数の第１のＳｉＣ領域の各々の上に形成された金属シリサイド層よりなる第１の電極と、
前記第１及び第２のトレンチ底部の前記第２のＳｉＣ領域上に形成された金属シリサイド層よりなる第２の電極と、
前記第２のＳｉＣ領域に形成されたコンタクトホールを通じて、前記第３のＳｉＣ領域上に接続される第３の電極と、
前記ＳｉＣ基板の第２の主面に形成された第４の電極と、
を具備することを特徴とする高耐圧半導体装置。A first conductivity type or second conductivity type SiC substrate having first and second main surfaces;
A plurality of elongated planar-shaped first trenches formed on the first main surface of the SiC substrate and provided in parallel with each other, and the plurality of first trenches communicated at both longitudinal ends thereof; and A first conductivity type high-resistance SiC layer that surrounds the plurality of first trenches from the outside, has a second trench wider than the first trench, and has a higher resistance than the SiC substrate;
The high-resistance SiC layer has an impurity concentration higher than that of the high-resistance SiC layer, and is sandwiched between adjacent trenches among the plurality of first trenches and the second trench, and is formed on the surface of the high-resistance SiC layer. A plurality of first SiC regions of the second conductivity type formed;
The high-resistance SiC layer has an impurity concentration higher than that of the high-resistance SiC layer, and is provided at least at the bottom of each of the plurality of first trenches and at the bottom of the second trench on the first trench side. A second SiC region of one conductivity type;
A sidewall insulating film provided on the sidewall of each of the plurality of first trenches and the sidewall of the second trench on the first trench side;
The first SiC region is embedded in the high-resistance SiC layer, a part of the upper surface thereof is in contact with the lower surface of the second SiC region, and extends horizontally under the adjacent first SiC region. And a portion extending to the second trench has a second conductivity type third SiC region terminating in the second trench outside the second SiC region;
A first electrode comprising a metal silicide layer formed on each of the plurality of first SiC regions;
A second electrode comprising a metal silicide layer formed on the second SiC region at the bottom of the first and second trenches;
A third electrode connected to the third SiC region through a contact hole formed in the second SiC region;
A fourth electrode formed on the second main surface of the SiC substrate;
A high breakdown voltage semiconductor device comprising: 前記ＳｉＣ基板が第１導電型の場合はＳＩＴを構成し、前記ＳｉＣ基板が第２導電型の場合はＳＩサイリスタを構成する請求項１または６に記載の高耐圧半導体装置。  7. The high voltage semiconductor device according to claim 1, wherein when the SiC substrate is of a first conductivity type, an SIT is formed, and when the SiC substrate is of a second conductivity type, an SI thyristor is formed. 前記第１の電極を取り囲む前記高耐圧装置の終端領域に電界緩和層が設けられていることを特徴とする請求項１、３、６のいずれかに記載された高耐圧半導体装置。High-voltage semiconductor device according to claim 1, 3, 6, characterized in that the electric field relaxation layer is provided in the end region of the high voltage apparatus which surrounds the first electrode. 第１導電型のＳｉＣ基板の一方の面上に、この基板よりも高抵抗の第１導電型の高抵抗ＳｉＣ層を形成する第１の工程と、
前記第１の工程に引き続き、前記高抵抗ＳｉＣ層の表面にこの高抵抗ＳｉＣ層よりも低抵抗の第１導電型の第１のＳｉＣ層を形成する第２の工程と、
前記第２の工程に引き続き、前記第１のＳｉＣ層の表面から前記高抵抗ＳｉＣ層にいたる複数の第１のトレンチとこれを取り囲む第１のトレンチより幅広の第２のトレンチを形成する第３の工程と、
前記第３の工程に引き続き、前記第１のトレンチの側面及び底面、第２のトレンチの第１のトレンチ側の側面及び底面の一部に、前記底面角部において前記高抵抗ＳｉＣ層に向かって膨らむように第２導電型の第２のＳｉＣ層を多段イオン注入により形成する第４の工程と、
前記第４の工程に引き続き、前記第１及び第２のトレンチの側面の前記第２のＳｉＣ層に絶縁層パターンを形成する第５の工程と、
前記第５の工程に引き続き、前記絶縁層パターンから露呈する前記第２のＳｉＣ層に前記第２のＳｉＣ層よりも低抵抗の第２導電型の第３のＳｉＣ層を形成する第６の工程と、
前記第６の工程に引き続き、前記第３のＳｉＣ層を形成後、前記基板全面に金属膜を形成・加熱して、前記第１及び第２のトレンチに挟まれた第１のＳｉＣ層と前記第３のＳｉＣ層の表面に金属シリサイド層を形成する第７の工程と、
前記第７の工程に引き続き、前記金属膜を選択的にエッチング除去し、前記第１のＳｉＣ層と前記第３のＳｉＣ層の表面に、前記金属シリサイド層からなるソース電極とゲート電極を設ける第８の工程と、
前記第８の工程に引き続き、前記ＳｉＣ基板の他方の面にドレイン電極を形成する第９の工程と、
を具備することを特徴とする高耐圧半導体装置の製造方法。On one surface of the SiC substrate of a first conductivity type, a first step of forming a high-resistance SiC layer of the first conductivity type high-resistance than the substrate,
Subsequent to the first step, a second step of forming a first conductivity type first SiC layer having a lower resistance than the high resistance SiC layer on the surface of the high resistance SiC layer;
Subsequent to the second step, a plurality of first trenches extending from the surface of the first SiC layer to the high-resistance SiC layer and a second trench wider than the first trench surrounding the first trench are formed . And the process of
Subsequent to the third step, the side surface and the bottom surface of the first trench, the side surface and the bottom surface of the second trench on the first trench side, toward the high resistance SiC layer at the bottom corner portion. A fourth step of forming the second conductivity type second SiC layer so as to swell by multi-stage ion implantation;
Subsequent to the fourth step, a fifth step of forming an insulating layer pattern on the second SiC layer on the side surfaces of the first and second trenches;
Subsequent to the fifth step, a sixth step of forming a third conductivity type third SiC layer having a lower resistance than that of the second SiC layer on the second SiC layer exposed from the insulating layer pattern. When,
Subsequent to the sixth step, after forming the third SiC layer, a metal film is formed and heated on the entire surface of the substrate, and the first SiC layer sandwiched between the first and second trenches and the A seventh step of forming a metal silicide layer on the surface of the third SiC layer;
Subsequent to the seventh step, the metal film is selectively removed by etching, and a source electrode and a gate electrode made of the metal silicide layer are provided on the surfaces of the first SiC layer and the third SiC layer . 8 processes,
Subsequent to the eighth step, a ninth step of forming a drain electrode on the other surface of the SiC substrate;
A method of manufacturing a high voltage semiconductor device, comprising: 第１導電型のＳｉＣ基板の一方の面上に、この基板よりも高抵抗の第１導電型の高抵抗ＳｉＣ層を形成する第１の工程と、
前記第１の工程に引き続き、前記高抵抗ＳｉＣ層に複数の第１のトレンチとこれを取り囲む第１のトレンチより幅広の第２のトレンチを形成する第２の工程と、
前記第２の工程に引き続き、前記第１のトレンチの側面及び底面、第２のトレンチの第１のトレンチ側の側面及び底面の一部に、前記底面角部において前記高抵抗ＳｉＣ層に向かって膨らむように第２導電型の第１のＳｉＣ層を多段イオン注入により形成する第３の工程と、
前記第３の工程に引き続き、前記第１及び第２のトレンチの側面の前記第１のＳｉＣ層に絶縁層パターンを形成する第４の工程と、
前記第４の工程に引き続き、前記絶縁層パターンから露呈する前記第１のＳｉＣ層に前記第１のＳｉＣ層よりも低抵抗の第２導電型の第２のＳｉＣ層を形成する第５の工程と、
前記第５の工程に引き続き、前記第２のＳｉＣ層を形成後、前記基板全面に金属膜を形成・加熱して、前記第１及び第２のトレンチに挟まれた前記高抵抗ＳｉＣ層の表面と前記第２のＳｉＣ層の表面に金属シリサイド層を形成する第６の工程と、
前記第６の工程に引き続き、前記金属膜を選択的にエッチング除去し、前記高抵抗ＳｉＣ層の表面とショットキー接合をなす第１の電極と、前記第２のＳｉＣ層の表面に前記金属シリサイド層からなり前記第１の電極と電気的に接続された制御電極を形成する第７の工程と、
前記第７の工程に引き続き、前記ＳｉＣ基板の他方の面に第２の電極を形成する第８の工程と、
を具備することを特徴とする高耐圧半導体装置の製造方法。On one surface of the SiC substrate of a first conductivity type, a first step of forming a high-resistance SiC layer of the first conductivity type high-resistance than the substrate,
Subsequent to the first step, a second step of forming a plurality of first trenches and a second trench wider than the first trench surrounding the first trench in the high-resistance SiC layer;
Continuing on from the second step, the side surface and bottom surface of the first trench, the side surface and bottom surface of the second trench on the first trench side, toward the high resistance SiC layer at the corner of the bottom surface. A third step of forming the first conductivity type first SiC layer so as to swell by multi-stage ion implantation;
Subsequent to the third step, a fourth step of forming an insulating layer pattern on the first SiC layer on the side surfaces of the first and second trenches;
Subsequent to the fourth step, a fifth step of forming a second conductivity type second SiC layer having a lower resistance than the first SiC layer on the first SiC layer exposed from the insulating layer pattern. When,
Following the fifth step, after forming the second SiC layer, a metal film is formed and heated on the entire surface of the substrate, and the surface of the high-resistance SiC layer sandwiched between the first and second trenches And a sixth step of forming a metal silicide layer on the surface of the second SiC layer;
Subsequent to the sixth step, the metal film is selectively etched away, the first electrode forming a Schottky junction with the surface of the high-resistance SiC layer, and the metal silicide on the surface of the second SiC layer. A seventh step of forming a control electrode comprising a layer and electrically connected to the first electrode;
Subsequent to the seventh step, an eighth step of forming a second electrode on the other surface of the SiC substrate;
A method of manufacturing a high voltage semiconductor device , comprising:
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