JP4153678B2 - Mask data generation method, exposure mask creation method, and pattern formation method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体分野におけるマスクデータ生成方法、露光マスク作成方法およびパターン形成方法に関する。
【0002】
【従来の技術】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法0.18μmサイズの半導体素子が量産されている。このような半導体素子の微細化は、マスクプロセス技術、光リソグラフィ技術、およびエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
【0003】
パターンサイズが十分大きい時代には、ウェハ上に形成したいLSIパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンをウェハ上に形成できた。
【0004】
しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない問題が生じてきた。
【0005】
特に微細加工を達成するために最も重要なリソグラフィおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンレイアウト環境が、そのパターンの寸法精度に大きく影響する。
【0006】
そこで、これらの影響を低減させるために、加工後の寸法が所望パターンに形成されるように、予め設計パターンに補助パターンを付加する光近接効果補正(OPC:Optical Proximity Correction)またはプロセス近接効果補正(PPC:Process proximity Correction)技術などが特開平09−319067等で報告されている。
【0007】
しかしながら、このようなOPC/PPC(今後これらをPPCと呼ぶ。)には、以下のような問題がある。PPCにより高精度な補正を行うためには、設計パターンに多くの細かい補助パターンを付加する必要がある。一方で、細かい補助パターンが多数存在すると、設計データ量の増大、マスク作成時間の増大が問題となる。すなわち、従来技術では、補正精度の向上と補正時間の短縮化との両立は困難であるという問題があった。
【0008】
また、設計データには、プロセスで形成することが非常に困難な微細パターンから、比較的緩いパターンまで様々なパターンが存在する。これらのパターンを高精度に補正する際には、そのパターンのウェハ上での仕上がり寸法を正確に予測することが重要である。ところが、微細化と共に、仕上がり寸法の予測に必要な計算が複雑になっており、その結果として計算時間の増大、さらには補正時間の増大の問題が顕在化してきている。これも補正精度の向上と補正時間の短縮化との両立を困難にしている理由となっている。
【0009】
【発明が解決しようとする課題】
上述の如く、従来技術では、例えばPPCにより高精度な補正を行うときに多数の補助パターンが必要となり、マスク作成時間が増大するため、補正精度の向上と補正時間の短縮化との両立が困難であるという問題があった。
【0010】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、補正精度の向上と補正時間の短縮化との両立を可能とするマスクデータ生成方法、露光マスク作成方法およびパターン形成方法を提供することにある。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係るマスクデータ生成方法は、露光マスクに係る設計データを補正対象となる複数のデータ群に分ける工程と、各データ群にそれぞれパターンの補正後の形状に影響を及ぼす補正パラメータを割り当てる工程であって、前記補正パラメータは補正に使用する最小補正グリッドを含む前記工程と、各データ群をそれに割り当てられた補正パラメータを用いて補正し、複数の補正パターン群を形成する工程と、前記複数の補正パターン群を合成する工程とを有し、前記複数のデータ群に分ける工程は、MEFの値に基づいた分類により行われ、前記複数の補正パターン群を形成する工程は、前記MEFの値に対応した最小補正グリッドを含む補正パラメータによる補正により行われることを特徴とする。
【0012】
本発明によれば、従来のように設計データで規定される複数のデータ群を1つの共通の補正パラメータで補正するのではなく、各データ群に適切な補正パラメータで補正することにより、補正精度の向上と補正時間の短縮化との両立を図れるようになる。
【0013】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【0014】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0015】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の製造方法の流れを示す図である。具体的には、マスクデータ生成からパターン形成方法までの工程を示している。
【0016】
まず、露光マスクの設計データを用意する(ステップS1)。上記設計データは周知の方法によって設計されたものである。
【0017】
次に、設計データで規定される複数のパターンを、例えば寸法、レイアウトまたは形状に基づいて、複数のレイヤー(データ群)に振り分ける(ステップS2)。具体的には、設計データ中のパターン線幅や、パターンと隣接するスペース幅(L/S)、もしくはパターン形状などに応じて振り分けられる。これらのレイヤーは、ステップS1において予め設計データで既に異なるレイヤーで設計されていたものでも良いし、あるいはデザインルールチェッカー(DRC)を用いて、必要なパターン形状部のみを抽出して、抽出されたパターンのみを異なるレイヤーに変更しても良い。また、階層構造を有する設計データであれば、設計データのセル名称に基づいて、複数のレイヤーを振り分けても良い。
【0018】
次に、振り分けた複数のレイヤーをそれぞれレイヤー1,2,…nのように定義し、識別する(ステップS3)。
【0019】
次に、各レイヤー1,2,…nに対して、それぞれ適切な補正パラメータ1,2,…nを割り当てる(ステップS4)。本発明において、補正パラメータとは、パターンの補正後の形状に影響を及ぼす可能性のあるすべてのパラメータを意味している。
【0020】
具体的には、補正に使用する最小グリッド(形状が長方形の補助パターンの短辺の最小寸法)や、補正に使用する補正最小段差の高さ(形状が長方形の補助パターンの長辺の寸法)や、補正値算出に用いる光学モデルや、補正に使用するプロセス予測モデルなどがある。プロセスで形成することが非常に困難な微細パターンの場合には例えばプロセス予測モデルを使用し、比較的緩いパターンの場合には例えば最小グリッドを選択する。
【0021】
また、適切な補正パラメータとは、設計データに対して忠実な仕上がりパターンを得るためには有効な補正パラメータであって、このような補正パラメータが複数ある場合にはその作成に時間がかからないもの、言い換えれば補正後のデータ量が少なくなるものを意味している。
【0022】
次に、補正パラメータ1,2,…nに基づいて、各レイヤー1,2,…nをそれぞれ補正し、補正レイヤー1,2,…nを取得する(ステップS5)。
【0023】
このとき、上述したように各レイヤー1,2,…n毎に適切な補正パラメータ1,2,…nを割り当てているので、補正レイヤー1,2,…nは必要な補正精度を有し、かつ従来よりもデータ量が少ないものとなる。データ量が少ないのでその作成には余分な時間をかけずに済む。これは補正時間の短縮化に繋がる。
【0024】
次に、補正レイヤー1,2,…nを合成し、露光マスクの作成に必要なマスクデータを取得する(ステップS6)。補正レイヤー1,2,…nは従来よりもデータ量が少ないので、上記マスクデータの量も従来よりも少ない。
【0025】
次に、上記マスクデータを露光装置で使用可能なデータ形式に変換し、該露光装置で使用可能なマスクデータ(露光マスクデータ)を取得する(ステップS7)。
【0026】
次に、上記露光マスクデータを露光装置に入力し、周知の方法に従ってマスク基板(ガラス基板/遮光膜)の遮光膜を加工し、露光マスクを作成する(ステップS8)。このとき、上記露光マスクデータの量は従来よりも少ないので、マスク描画時間は従来よりも短くて済む。これは補正時間の短縮化に繋がる。
【0027】
最後に、上記露光マスクを用いてフォトレジストパターンを周知の方法(露光プロセス、現像プロセス)に従って作成し、このフォトレジストパターンをマスクにして上記フォトレジストパターンの下地をエッチングし、該下地に所望のパターンを形成する(ステップS9)。上記下地は、例えば絶縁膜、金属膜、半導体膜、これらの三つの膜のうちの少なくとも2つ以上の積層膜、または半導体基板である。
【0028】
以上述べたように、本実施形態によれば、補正を行うパターンの形状等に応じて異なるレイヤーに分類して、それぞれのレイヤーを適切な補正パラメータで補正することにより、補正精度の向上と補正時間の短縮化との両立を図れるマスクデータ生成方法、露光マスク作成方法およびパターン形成方法を実現できるようになる。具体的には、従来の1/10の補正時間で必要な補正精度を確保できることを確認した。
【0029】
(第2の実施形態)
次に本発明のより具体的な実施形態について説明する。ここでは、図2(a)に示すL/Sパターン1(パターン密度が高いレイアウト)、図2(b)に示す孤立パターン2(パターン密度が低いレイアウト)を作成する場合について説明する。すなわち、形成したいパターンの周辺に配置された他のパターンレイアウト環境(パターン密度の度合い)が、そのパターンの寸法精度に大きく影響するパターンの作成について説明する。
【0030】
本実施形態の場合、図2(a)に対応したレイヤーと、図2(b)に対応したレイヤーとの二つに振り分ける。したがって、補正パラメータおよび補正レイヤーもそれぞれ2つとなる。
【0031】
補正時に付加する補助パターンの最小寸法単位を2.5nm/edge(ウェハ上寸法換算)であるとすると、パターン1,2のエッジはともに最小2.5nm/edgeの補正単位で補正される。
【0032】
一方で、マスク寸法が1nm/edge変動したときのウェハ上での仕上がり寸法変動量(MEF:Mask Enhanced Factor)は、パターン1,2で異なる値となる。
【0033】
上記値は露光条件などにより変動するが、通常用いられる露光条件では、L/Sパターン1では約2となり、孤立パターン2では約1となり、L/Sパターン1が孤立パターン2より2倍程度大きい値となる。
【0034】
したがって、パターン1,2ともに最小2.5nm/edgeの補正単位でパターンを補正して露光マスクを作成する場合(従来方法)、ウェハ上での仕上がり寸法は、L/Sパターン1では2.5×2=5nm/edge、孤立パターン2では2.5×1=2.5nm/edgeより細かく補正することは不可能である。
【0035】
しかし、L/Sパターン1は、ゲート層、メタル層のメモリセル部などの非常に厳しい寸法制御が必要な個所で用いられるパターンであり、ウェハ上での仕上がり寸法を5nm/edgeより細かく補正しないと、要求される寸法精度を達成することが困難となる場合がある。
【0036】
そのため、L/Sパターン1は、より細かい補正グリッドで補正する必要がある。一方、より細かい補正グリッドを使用すると、補正後のデータ量が膨大になり、マスク描画時間も増大する恐れがある。
【0037】
そこで、本実施形態では、まずMEFの大きいパターンであるL/Sパターン1およびMEFの小さいパターンである孤立パターン2をデザインルールチェッカー(DRC)でそれぞれ異なるレイヤーに分類した(レイヤー振り分け)。
【0038】
そして、L/Sパターン1に対応したレイヤー(第1のレイヤー)は補正グリッドを2.5nm/edgeより細かい1.25nm/edgeの最小補正グリッドで補正し、第1の補正レイヤーを作成し、一方孤立パターン2に対応したレイヤー(第2のレイヤー)は通常の2.5nm/edgeの最小補正グリッドで補正し、第2のレイヤーを作成した。
【0039】
その後、第1のレイヤーと第2のレイヤとを合成し、露光マスクデータを取得し、露光マスクを作成し、そしてパターン1,2をウェハ上に形成した。
【0040】
その結果、L/Sパターン1、孤立パターン2でそれぞれ要求される寸法精度を有する露光マスクを得ることができ、またデータ量、マスク描画時間の増大を最小に抑えることが可能となった。また、ウェハ上での仕上がり寸法を測定したところ、L/Sパターン1および孤立パターン2に対してそれぞれ必要な寸法精度で補正できることが確認できた。
【0041】
ここでは、L/Sパターン1および孤立パターン2の二つのパターンの補正について説明したが、L/Sパターン1とそれ以外のMEFの大きいパターンを同じレイヤーにして一緒に補正し、孤立パターン2とそれ以外のMEFの小さいパターンを同じレイヤーにして一緒に補正しても良い。このようにすることによって、プロセスで形成することが非常に困難な微細パターンから、比較的緩いパターンまで様々なパターンが存在する場合でも、補正精度の向上と補正時間の短縮化との両立を図れるようになる。
【0042】
(第3の実施形態)
ここでは、ラインパターンを作成する場合について説明する。本実施形態の場合、ラインパターンの端部に対応したレイヤーと、ラインパターンの端部以外の部分に対応したレイヤーとの二つに振り分ける。したがって、補正パラメータおよび補正レイヤーもそれぞれ2つとなる。
【0043】
通常、ある露光条件を用いて、ラインパターンのライン幅が所望通りに仕上がるように露光量を決定すると、図3に示すように、ウェハ上に形成したラインパターン(実ラインパターン)3の端部(ライン端部)は、設計データに対応したラインパターン(設計ラインパターン)4の端部よりも短くなる。以下、このような最終的な仕上り寸法が、設計パターン通りよりも短くなることをショートニング(shortening)という。
【0044】
このような実ラインパターン3におけるショートニングを補正するためには、ある露光量でのライン幅が所望通りに仕上がる条件下でライン端部でのショートニング量を正確に予測することが必要となる。
【0045】
しかし、様々なパターンで、このようにライン幅の仕上がり寸法とライン端部の仕上がり寸法(ショートニング量)とを同じプロセス予測モデルで正確に予測することは一般的に困難で、これを実現するためには非常に複雑かつ計算時間を要するプロセス予測モデルが必要となる。これは補正時間の増大を繋がる。
【0046】
一方、ライン幅およびライン端の仕上がり寸法をそれぞれ別々のプロセス予測モデル(プロセスパラメータ)で予測することは、比較的容易であり、計算に要する時間も比較的短い。
【0047】
そこで、本実施形態では、ライン端部のみをDRCで抽出し、その抽出部分を第1のレイヤーとし、そのほかの部分を第2のレイヤーとする。そして、第1および第2のレイヤーに対してそれぞれ異なるプロセス予測モデルで仕上がり寸法を予測し、その予測値に基づいて補正値を算出し、この補正値を用いて第1のレイヤーに対する第1の補正レイヤー、第2のレイヤーに対する第2の補正レイヤーを作成した。
【0048】
その後、第1のレイヤーと第2のレイヤとを合成し、露光マスクデータを取得し、露光マスクを作成し、そして実ラインパターン3を形成した。
【0049】
その結果、ウェハ上でライン幅、ライン端でそれぞれ要求される寸法精度を達成でき、またデータ量、マスク描画時間の増大を最小に抑えることが可能となった。
【0050】
以上、本発明の第1〜第3の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、第2の実施形態では、補正パラメータとして補正最小グリッドを選び、これをレイヤー毎に変える例を示したが、補正最小グリッドと共に、データ量、マスク描画時間に影響のある補正最小段差の高さ、または補正の行われる最大線幅なども同時に選んでも良い。すなわち、複数のタイプの補正パラメータを用いても良い。
【0051】
また、第3の実施形態では、プロセス予測モデルをレイヤー毎に変える例を示したが、プロセス予測モデルのみならず、光学像計算の手法(例えば、空間像計算、空間像計算に下地からの反射光も考慮した計算、および現像モデルを含む計算等)を分類された後のレイヤーに対してのみ適用して、補正時間と補正精度とのバランスをさらに適切に調整することもできる。
【0052】
さらに、本発明において使用可能な露光装置(露光方法)は、光を用いた露光装置(露光方法)には限定されず、例えば電子線や、X線露光を用いた露光装置(露光方法)なども使用可能である。
【0053】
さらにまた、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0054】
【発明の効果】
以上詳説したように本発明によれば、補正精度の向上と補正時間の短縮化との両立を図れるマスクデータ生成方法、露光マスク作成方法およびパターン形成方法を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法の流れを示す図
【図2】L/Sパターンおよび孤立パターンを示す平面図
【図3】設計データに対応したラインパターンおよびウェハ上に形成したラインパターンを示す平面図
【符号の説明】
1…L/Sパターン
2…孤立パターン
3…ウェハ上に形成したラインパターン
4…設計データに対応したラインパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a mask data generation method, an exposure mask generation method, and a pattern formation method in the semiconductor field.
[0002]
[Prior art]
Recent progress in semiconductor manufacturing technology is very remarkable, and semiconductor devices having a minimum processing dimension of 0.18 μm are mass-produced. Such miniaturization of semiconductor elements has been realized by rapid progress of fine pattern formation techniques such as a mask process technique, an optical lithography technique, and an etching technique.
[0003]
When the pattern size is sufficiently large, the planar shape of the LSI pattern to be formed on the wafer is directly drawn as a design pattern, a mask pattern that is faithful to the design pattern is created, and the mask pattern is transferred onto the wafer by the projection optical system. Then, by etching the base, a pattern almost as designed can be formed on the wafer.
[0004]
However, as pattern miniaturization progresses, it has become difficult to faithfully form a pattern in each process, and a problem has arisen that the final finished dimension does not match the design pattern.
[0005]
In particular, in the lithography and etching processes that are most important for achieving microfabrication, other pattern layout environments arranged around the pattern to be formed greatly affect the dimensional accuracy of the pattern.
[0006]
Therefore, in order to reduce these effects, optical proximity correction (OPC) or process proximity effect correction that adds an auxiliary pattern to the design pattern in advance so that the dimension after processing is formed into a desired pattern. (PPC: Process proximity Correction) technology and the like are reported in Japanese Patent Laid-Open No. 09-319067.
[0007]
However, such OPC / PPC (hereinafter referred to as PPC) has the following problems. In order to perform highly accurate correction by PPC, it is necessary to add many fine auxiliary patterns to the design pattern. On the other hand, if there are many fine auxiliary patterns, an increase in the amount of design data and an increase in the mask creation time become problems. That is, the conventional technique has a problem that it is difficult to achieve both improvement in correction accuracy and reduction in correction time.
[0008]
The design data includes various patterns ranging from a fine pattern that is very difficult to form by a process to a relatively loose pattern. When correcting these patterns with high accuracy, it is important to accurately predict the finished dimensions of the pattern on the wafer. However, with the miniaturization, the calculation necessary for predicting the finished dimensions has become complicated, and as a result, the problem of increase in calculation time and further increase in correction time has become apparent. This is also the reason why it is difficult to achieve both improvement in correction accuracy and reduction in correction time.
[0009]
[Problems to be solved by the invention]
As described above, in the conventional technology, for example, a large number of auxiliary patterns are required when performing high-precision correction by PPC, and the mask creation time increases, so it is difficult to achieve both improvement in correction accuracy and reduction in correction time. There was a problem of being.
[0010]
The present invention has been made in consideration of the above circumstances, and the object of the present invention is to provide a mask data generation method, an exposure mask generation method, and a pattern that enable both improvement in correction accuracy and reduction in correction time. It is to provide a forming method.
[0011]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows. That is, in order to achieve the above object, a mask data generation method according to the present invention includes a step of dividing design data related to an exposure mask into a plurality of data groups to be corrected, and a pattern after correction for each data group . Assigning correction parameters affecting the shape , wherein the correction parameters include a minimum correction grid used for correction , and each data group is corrected using the correction parameters assigned thereto, and a plurality of corrections are performed. possess a step of forming a pattern group, and a step of synthesizing the plurality of correction pattern groups, the step of dividing said plurality of data groups is carried out by classification based on the value of MEF, the plurality of correction pattern group the step of forming the can, and characterized in that performed by correction by the correction parameters including the minimum correction grid corresponding to the value of the MEF That.
[0012]
According to the present invention, the correction accuracy is not corrected by correcting a plurality of data groups defined by design data with one common correction parameter, but with correction parameters appropriate for each data group. It is possible to achieve both improvement of the correction and shortening of the correction time.
[0013]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0015]
(First embodiment)
FIG. 1 is a diagram showing a flow of a manufacturing method of a semiconductor device according to the first embodiment of the present invention. Specifically, steps from mask data generation to a pattern formation method are shown.
[0016]
First, exposure mask design data is prepared (step S1). The design data is designed by a known method.
[0017]
Next, the plurality of patterns defined by the design data are distributed to a plurality of layers (data group) based on, for example, dimensions, layout, or shape (step S2). Specifically, the distribution is made according to the pattern line width in the design data, the space width (L / S) adjacent to the pattern, or the pattern shape. These layers may be those that have already been designed with different layers in advance in the design data in step S1, or extracted by extracting only the necessary pattern shapes using a design rule checker (DRC). Only the pattern may be changed to a different layer. Further, if the design data has a hierarchical structure, a plurality of layers may be distributed based on the cell name of the design data.
[0018]
Next, a plurality of distributed layers are defined and identified as layers 1, 2,... N, respectively (step S3).
[0019]
Next, appropriate correction parameters 1, 2,... N are assigned to the respective layers 1, 2,... N (step S4). In the present invention, the correction parameter means all parameters that may affect the shape after correction of the pattern.
[0020]
Specifically, the minimum grid used for correction (minimum dimension of the short side of the auxiliary pattern having a rectangular shape) and the height of the minimum correction step used for correction (the dimension of the long side of the auxiliary pattern having a rectangular shape) And an optical model used for correction value calculation and a process prediction model used for correction. In the case of a fine pattern that is very difficult to form by a process, for example, a process prediction model is used, and in the case of a relatively loose pattern, for example, a minimum grid is selected.
[0021]
Further, the appropriate correction parameter is an effective correction parameter for obtaining a finished pattern faithful to the design data, and when there are a plurality of such correction parameters , it does not take time to create them. In other words, it means that the amount of data after correction is reduced.
[0022]
Next, based on the correction parameters 1, 2,... N , each layer 1, 2,... N is corrected, and the correction layers 1, 2,.
[0023]
At this time, as described above, since the appropriate correction parameters 1, 2,... N are assigned to each layer 1, 2,... N, the correction layers 1, 2,. In addition, the amount of data is smaller than in the past. Since the amount of data is small, it does not take extra time to create it. This leads to shortening of the correction time.
[0024]
Next, the correction layers 1, 2,... N are combined to obtain mask data necessary for creating an exposure mask (step S6). Since the correction layers 1, 2,... N have a smaller amount of data than in the prior art, the amount of mask data is also smaller than in the prior art.
[0025]
Next, the mask data is converted into a data format that can be used by the exposure apparatus, and mask data (exposure mask data) that can be used by the exposure apparatus is acquired (step S7).
[0026]
Next, the exposure mask data is input to the exposure apparatus, the light shielding film of the mask substrate (glass substrate / light shielding film) is processed according to a known method, and an exposure mask is created (step S8). At this time, since the amount of the exposure mask data is smaller than the conventional one, the mask drawing time can be shorter than the conventional one. This leads to shortening of the correction time.
[0027]
Finally, a photoresist pattern is prepared using the exposure mask according to a known method (exposure process, development process), and the photoresist pattern base is etched using the photoresist pattern as a mask. A pattern is formed (step S9). The base is, for example, an insulating film, a metal film, a semiconductor film, at least two laminated films of these three films, or a semiconductor substrate.
[0028]
As described above, according to the present embodiment, by classifying different layers according to the shape of the pattern to be corrected, etc., and correcting each layer with appropriate correction parameters, the correction accuracy can be improved and corrected. It becomes possible to realize a mask data generation method, an exposure mask generation method, and a pattern formation method that can achieve a reduction in time. Specifically, it was confirmed that the necessary correction accuracy could be ensured with a conventional correction time of 1/10.
[0029]
(Second Embodiment)
Next, more specific embodiments of the present invention will be described. Here, a case will be described in which the L / S pattern 1 (layout with high pattern density) shown in FIG. 2A and the isolated pattern 2 (layout with low pattern density) shown in FIG. 2B are created. That is, description will be given of creation of a pattern in which another pattern layout environment (degree of pattern density) arranged around the pattern to be formed greatly affects the dimensional accuracy of the pattern.
[0030]
In the case of the present embodiment, it is divided into two layers: a layer corresponding to FIG. 2A and a layer corresponding to FIG. Accordingly, there are two correction parameters and two correction layers.
[0031]
If the minimum dimension unit of the auxiliary pattern added at the time of correction is 2.5 nm / edge (on-wafer dimension conversion), the edges of the patterns 1 and 2 are both corrected with a correction unit of 2.5 nm / edge.
[0032]
On the other hand, the finished dimension fluctuation amount (MEF: Mask Enhanced Factor) on the wafer when the mask dimension fluctuates by 1 nm / edge differs between the patterns 1 and 2.
[0033]
Although the above values vary depending on the exposure conditions, etc., under the normally used exposure conditions, the L / S pattern 1 is about 2, the isolated pattern 2 is about 1, and the L / S pattern 1 is about twice as large as the isolated pattern 2. Value.
[0034]
Therefore, when the exposure mask is prepared by correcting the pattern with a correction unit of minimum 2.5 nm / edge for both the patterns 1 and 2 (conventional method), the finished dimension on the wafer is 2.5 for the L / S pattern 1. In the case of × 2 = 5 nm / edge and the isolated pattern 2, it is impossible to correct more finely than 2.5 × 1 = 2.5 nm / edge.
[0035]
However, the L / S pattern 1 is a pattern that is used in places where strict dimensional control is required, such as a memory cell portion of a gate layer and a metal layer, and the finished dimension on the wafer is not corrected more finely than 5 nm / edge. In some cases, it may be difficult to achieve the required dimensional accuracy.
[0036]
Therefore, the L / S pattern 1 needs to be corrected with a finer correction grid. On the other hand, if a finer correction grid is used, the amount of data after correction becomes enormous and the mask drawing time may increase.
[0037]
Therefore, in this embodiment, first, the L / S pattern 1 having a large MEF and the isolated pattern 2 having a small MEF are classified into different layers by the design rule checker (DRC) (layer distribution).
[0038]
The layer corresponding to the L / S pattern 1 (first layer) corrects the correction grid with a minimum correction grid of 1.25 nm / edge smaller than 2.5 nm / edge, and creates a first correction layer, On the other hand, the layer corresponding to the isolated pattern 2 (second layer) was corrected with a normal minimum correction grid of 2.5 nm / edge to create a second layer.
[0039]
Thereafter, the first layer and the second layer were synthesized, exposure mask data was acquired, an exposure mask was created, and patterns 1 and 2 were formed on the wafer.
[0040]
As a result, an exposure mask having dimensional accuracy required for each of the L / S pattern 1 and the isolated pattern 2 can be obtained, and an increase in data amount and mask drawing time can be minimized. Further, when the finished dimensions on the wafer were measured, it was confirmed that the L / S pattern 1 and the isolated pattern 2 could be corrected with the required dimensional accuracy.
[0041]
Here, the correction of the two patterns of the L / S pattern 1 and the isolated pattern 2 has been described, but the L / S pattern 1 and the other MEF large pattern are corrected together in the same layer, and the isolated pattern 2 and Other small MEF patterns may be corrected together by using the same layer. This makes it possible to achieve both improvement in correction accuracy and reduction in correction time even when there are various patterns ranging from a very difficult pattern to be formed to a relatively loose pattern. It becomes like this.
[0042]
(Third embodiment)
Here, a case where a line pattern is created will be described. In the case of this embodiment, a layer corresponding to the end of the line pattern and a layer corresponding to a portion other than the end of the line pattern are allocated. Accordingly, there are two correction parameters and two correction layers.
[0043]
Normally, when the exposure amount is determined so that the line width of the line pattern is finished as desired using a certain exposure condition, as shown in FIG. 3, the end portion of the line pattern (actual line pattern) 3 formed on the wafer. The (line end) is shorter than the end of the line pattern (design line pattern) 4 corresponding to the design data. Hereinafter, such a final finished dimension being shorter than the design pattern is referred to as shortening.
[0044]
In order to correct the shortening in the actual line pattern 3, it is necessary to accurately predict the amount of shortening at the line end under the condition that the line width at a certain exposure amount is finished as desired.
[0045]
However, it is generally difficult to accurately predict the finished width of the line width and the finished dimension of the line end (shortening amount) with the same process prediction model in various patterns. Requires a very complex and time-consuming process prediction model. This leads to an increase in correction time.
[0046]
On the other hand, it is relatively easy to predict the line width and the finished size of the line end with separate process prediction models (process parameters), and the time required for calculation is also relatively short.
[0047]
Therefore, in the present embodiment, only the end of the line is extracted by DRC, the extracted part is set as the first layer, and the other part is set as the second layer. Then, a finished dimension is predicted for each of the first and second layers using different process prediction models, a correction value is calculated based on the predicted value, and the first value for the first layer is calculated using the correction value. A correction layer and a second correction layer for the second layer were created.
[0048]
Thereafter, the first layer and the second layer were synthesized, exposure mask data was acquired, an exposure mask was created, and an actual line pattern 3 was formed.
[0049]
As a result, it is possible to achieve the required dimensional accuracy at the line width and the line end on the wafer, and to minimize the increase in data amount and mask drawing time.
[0050]
The first to third embodiments of the present invention have been described above, but the present invention is not limited to these embodiments. For example, in the second embodiment, the correction minimum grid is selected as the correction parameter, and this is changed for each layer. Alternatively, the maximum line width to be corrected may be selected at the same time. That is, a plurality of types of correction parameters may be used.
[0051]
In the third embodiment, the process prediction model is changed for each layer. However, not only the process prediction model but also an optical image calculation method (for example, aerial image calculation, reflection from the ground for aerial image calculation). It is also possible to apply the calculation considering the light and the calculation including the development model only to the layer after the classification to further appropriately adjust the balance between the correction time and the correction accuracy.
[0052]
Furthermore, the exposure apparatus (exposure method) that can be used in the present invention is not limited to the exposure apparatus (exposure method) using light, and for example, an exposure apparatus (exposure method) using electron beam, X-ray exposure, or the like. Can also be used.
[0053]
Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, if the problem described in the column of the problem to be solved by the invention can be solved, the configuration in which this constituent requirement is deleted Can be extracted as an invention. In addition, various modifications can be made without departing from the scope of the present invention.
[0054]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to realize a mask data generation method, an exposure mask generation method, and a pattern formation method that can achieve both improvement in correction accuracy and reduction in correction time.
[Brief description of the drawings]
FIG. 1 is a diagram showing a flow of a semiconductor device manufacturing method according to a first embodiment of the present invention. FIG. 2 is a plan view showing L / S patterns and isolated patterns. FIG. 3 is a line pattern corresponding to design data. And plan view showing line pattern formed on wafer [description of symbols]
DESCRIPTION OF SYMBOLS 1 ... L / S pattern 2 ... Isolated pattern 3 ...
Claims (3)
各データ群にそれぞれパターンの補正後の形状に影響を及ぼす補正パラメータを割り当てる工程であって、前記補正パラメータは補正に使用する最小補正グリッドを含む前記工程と、
各データ群をそれに割り当てられた補正パラメータを用いて補正し、複数の補正パターン群を形成する工程と、
前記複数の補正パターン群を合成する工程と
を有し、前記複数のデータ群に分ける工程は、MEFの値に基づいた分類により行われ、前記複数の補正パターン群を形成する工程は、前記MEFの値に対応した最小補正グリッドを含む補正パラメータによる補正により行われることを特徴とするマスクデータ生成方法。Dividing the design data related to the exposure mask into a plurality of data groups to be corrected ;
Assigning correction parameters that affect the shape after correction of the pattern to each data group , wherein the correction parameters include a minimum correction grid used for correction ;
Correcting each data group using a correction parameter assigned thereto, and forming a plurality of correction pattern groups;
Possess a step of synthesizing the plurality of correction pattern groups, the step of dividing said plurality of data groups is carried out by classification based on the value of the MEF, forming the plurality of correction pattern groups, the MEF A mask data generation method, which is performed by correction using a correction parameter including a minimum correction grid corresponding to the value of .
前記マスクデータに基づいて、マスク基板上にパターンを形成する工程と
を有することを特徴とする露光マスク作成方法。Obtaining mask data of an exposure mask using the mask data generating method according to claim 1 ;
And a step of forming a pattern on a mask substrate based on the mask data.
前記レジストパターンをマスクにして該レジストパターンの下地をエッチングする工程と
を有することを特徴とするパターン形成方法。Forming a resist pattern using an exposure mask created using the exposure mask creating method according to claim 2 ;
And a step of etching the underlayer of the resist pattern using the resist pattern as a mask.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145253A JP4153678B2 (en) | 2001-05-15 | 2001-05-15 | Mask data generation method, exposure mask creation method, and pattern formation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145253A JP4153678B2 (en) | 2001-05-15 | 2001-05-15 | Mask data generation method, exposure mask creation method, and pattern formation method |
Publications (2)
Publication Number | Publication Date |
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JP2002341514A JP2002341514A (en) | 2002-11-27 |
JP4153678B2 true JP4153678B2 (en) | 2008-09-24 |
Family
ID=18991100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001145253A Expired - Fee Related JP4153678B2 (en) | 2001-05-15 | 2001-05-15 | Mask data generation method, exposure mask creation method, and pattern formation method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4153678B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101213489B (en) | 2005-04-26 | 2015-05-13 | 瑞萨电子株式会社 | Semiconductor device and its manufacturing method, semiconductor manufacturing mask, and optical proximity processing method |
JP5395340B2 (en) * | 2007-08-06 | 2014-01-22 | 株式会社東芝 | Process model creation method, process model creation program, and pattern correction method |
JP2009099044A (en) * | 2007-10-18 | 2009-05-07 | Toshiba Corp | Method for creating pattern data, method for creating design layout and method for verifying pattern data |
IL194967A0 (en) * | 2008-10-28 | 2009-08-03 | Orbotech Ltd | Producing electrical circuit patterns using multi-population transformation |
-
2001
- 2001-05-15 JP JP2001145253A patent/JP4153678B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2002341514A (en) | 2002-11-27 |
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