JP4147865B2

JP4147865B2 - Semiconductor integrated circuit

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Publication number: JP4147865B2
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Inventors: 善造小田
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Filing date: 2002-08-22
Publication date: 2008-09-10
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Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルを有する従来の半導体集積回路の構成について、図１１を参照しながら説明する。図１１には、この半導体集積回路に含まれる複数のメモリセルの内の４個のメモリセル７１〜７４が図示されており、各メモリセルは、対をなすビットラインＢＬ４１とＢＬ４１バーに接続されている。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、対をなすビットラインＢＬ４１とＢＬ４１バーを介して、センスアンプ８２によって読み出すことができる。
図１１に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【０００３】
図１２に、図１１の半導体集積回路に含まれているメモリセルの回路図を示す。図１２に示すように、このメモリセルは、反転回路ＩＮＶ４１及びＩＮＶ４２と、ＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４２とを含んでいる。反転回路ＩＮＶ４１は、入力が第１のストアノードＮ４１に接続されており、出力が第２のストアノードＮ４２に接続されている。また、反転回路ＩＮＶ４２は、入力が第２のストアノードＮ４２に接続されており、出力が第１のストアノードＮ４１に接続されている。
【０００４】
トランジスタＱＮ４１のソース〜ドレイン経路は、第１のストアノードＮ４１とビットラインＢＬ４１との間に接続されている。トランジスタＱＮ４２のソース〜ドレイン経路は、第２のストアノードＮ４２とビットラインＢＬ４１バーとの間に接続されている。トランジスタＱＮ４１及びＱＮ４２のゲートは、ワードラインＷＬ４１に接続されている。
このように構成されたメモリセルにおいては、第１のストアノードＮ４１がローレベルとなり第２のストアノードＮ４２がハイレベルとなる第１の状態と、第１のストアノードＮ４１がハイレベルとなり第２のストアノードＮ４２がローレベルとなる第２の状態との内の一方を記憶することができる。
このメモリセルにおいては、トランジスタＱＮ４１及びＱＮ４２がポート（書込み／読出しポート）を構成している。
【０００５】
図１３に、図１１の半導体集積回路に含まれているセンスアンプの回路図を示す。図１３に示すように、このセンスアンプは、差動増幅回路であり、ＰチャネルＭＯＳトランジスタＱＰ５１〜ＱＰ５４と、ＮチャネルＭＯＳトランジスタＱＮ５１〜ＱＮ５３とを含んでいる。トランジスタＱＰ５１及びＱＰ５２、並びに、トランジスタＱＰ５３及びＱＰ５４は、それぞれ並列接続されており、トランジスタＱＰ５１〜ＱＰ５４のソースは、高電位側の電源電位Ｖ_DDに接続されている。トランジスタＱＰ５２のゲートは、トランジスタＱＰ５３及びＱＰ５４のドレインに接続されており、トランジスタＱＰ５３のゲートは、トランジスタＱＰ５１及びＱＰ５２のドレインに接続されている。
トランジスタＱＰ５１及びＱＰ５４のゲートには、プリチャージ回路８１がビットラインＢＬ４１及びＢＬ４１バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。
【０００６】
トランジスタＱＮ５１のドレインは、トランジスタＱＰ５１及びＱＰ５２のドレインに接続されており、トランジスタＱＮ５１のゲートは、ビットラインＢＬ４１に接続されており、トランジスタＱＮ５１のソースは、トランジスタＱＮ５３のドレインに接続されている。
トランジスタＱＮ５２のドレインは、トランジスタＱＰ５３及びＱＰ５４のドレインに接続されており、トランジスタＱＮ５２のゲートは、ビットラインＢＬ４１バーに接続されており、トランジスタＱＮ５２のソースは、トランジスタＱＮ５３のドレインに接続されている。
【０００７】
トランジスタＱＮ５３のソース〜ドレイン経路は、トランジスタＱＮ５１及びＱＮ５２のソースと低電位側の電源電位Ｖ_SS（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ５３のゲートには、ハイレベルとなったときにセンスアンプ回路８２をオンにするＳＡＯＮ信号が入力される。
センスアンプ８２においては、トランジスタＱＰ５１のドレイン、トランジスタＱＰ５２のドレイン、又は、トランジスタＱＮ５１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ５３のドレイン、トランジスタＱＰ５４のドレイン、又は、トランジスタＱＮ５２のドレインのレベルが第２の出力信号となる。
【０００８】
図１２を参照しながら、メモリセルへのデータの書込み動作について説明する。
データの書込みにおいては、ワードラインＷＬ４１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ４１上にハイレベルの信号が供給され、ビットラインＢＬ４１バー上にローレベルの信号が供給される。ワードラインＷＬ４１上にハイレベルの信号が供給されることにより、トランジスタＱＮ４１とＱＮ４２がオン状態となる。これにより、ストアノードＮ４１は、ビットラインＢＬ４１上と同一のハイレベルとなり、ストアノードＮ４２は、ビットラインＢＬ４１バー上と同一のローレベルとなる。反転回路ＩＮＶ４１とＩＮＶ４２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
【０００９】
次に、図１１〜図１３を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路８１が、ビットラインＢＬ４１及びＢＬ４１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ８２内のトランジスタＱＰ５１及びＱＰ５４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ８２内のトランジスタＱＮ５３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ５１及びＱＰ５４はオン状態となり、トランジスタＱＰ５２及びＱＰ５３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ５３はオフ状態となる。
【００１０】
プリチャージ回路８１によるビットラインＢＬ４１及びＢＬ４１バーのプリチャージが終了した後、ワードラインＷＬ４１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ４１及びＱＮ４２がオン状態となる。これにより、ビットラインＢＬ４１がストアノードＮ４１のレベルと同一となり、ビットラインＢＬ４１バーがストアノードＮ４２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ８２内のトランジスタＱＰ５１及びＱＰ５４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ８２内のトランジスタＱＮ５３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ５１及びＱＰ５４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ５３はオン状態となる。
【００１１】
ここで、ビットラインＢＬ４１の電位がビットラインＢＬ４１バーの電位より低い場合には、トランジスタＱＮ５１はオフ状態となり、トランジスタＱＮ５２はオン状態となる。これにより、センスアンプ８２の第１の出力信号はハイレベルとなり、第２の出力信号はローレベルとなる。
一方、ビットラインＢＬ４１の電位がビットラインＢＬ４１バーの電位より高い場合には、トランジスタＱＮ５１はオン状態となり、トランジスタＱＮ５２はオフ状態となる。これにより、センスアンプ８２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００１２】
このように、センスアンプ８２を用いてビットライＢＬ４１及びＢＬ４１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００１３】
このような従来の半導体集積回路においては、（ｉ）メモリセルにデータを書き込むときに、ローレベルの信号を強く駆動する必要があること、（ｉｉ）メモリセルからデータを読み出すときに、わずかな電位差を読み取る必要があること、等の理由から、メモリセル１列当たり２本のビットラインが必要であった。そのため、チップ面積が大きくなり、コストが高くなってしまっていた。
【００１４】
ところで、日本国特許出願公開（特開）平１０−２７５４７６号公報（以下、「文献１」という）には、それぞれがビット線を含む複数のセル列と、セル列のビット線と切替え可能に接続された入力ポートと、制御ポートと、及び出力ポートとを含む列マルチプレクサと、列マルチプレクサの制御ポートと接続され、列マルチプレクサを制御することにより受取った列アドレスに基づき、予め定められた数のセル列のビット線を選ぶ列デコーダと、列マルチプレクサの出力ポートと接続され、プリチャージ信号を受取ると、列マルチプレクサを通して選択されたセル列のビット線をプリチャージする１次プリチャージ素子と、セル列及び１次プリチャージ素子と接続され、プリチャージ信号を生成して選択されたセル列のビット線のプリチャージ中に、セル列のビット線からセル列を絶縁するタイミング手段と、からなることを特徴とするランダムアクセスメモリが記載されている。
しかしながら、文献１に掲載されたランダムアクセスメモリは、ビット線の数を減少させるものではない。
【００１５】
また、特開平９−２９７９９３号公報（以下、「文献２」という）には、それぞれが少なくとも１つの読出しポートを持つマトリクス状に配設された複数のメモリセルで構成されるメモリセル・アレイと、複数のメモリセルのうち、同一行のメモリセルに共通接続されたワード線と、複数のメモリセルのうち、同一行にあるｎ（ｎ≧２）列のメモリセルに共通接続されたビット線とを備え、同一行にありかつビット線を共有するｎ個のメモリセルのアクセストランジスタの電流駆動能力が、１：２：・・・：２n-1 の関係に設定されたことを特徴とするメモリ回路が記載されている。
文献２に掲載されたメモリ回路は、ビット線の数を減少させるものである。しかしながら、文献２に掲載されたメモリ回路においては、センスアンプが、ビット線上に現れ得る２ⁿ通りの信号レベルを識別可能である必要があり、センスアンプの構成が非常に複雑となる。
【００１６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることを目的する。
【００１７】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、Ｌ行Ｍ列（Ｌ、Ｍは、自然数）のマトリクス状に配置された（Ｌ×Ｍ）個のメモリセルであって、各々がＮ個（Ｎは、自然数）のポートを有する（Ｌ×Ｍ）個のメモリセルと、各列のメモリセルのＮ個のポートにそれぞれ接続された（Ｍ×Ｎ）本のビットラインと、各列のメモリセルの内の１つを選択するためのＬ本のワードラインと、（Ｍ×Ｎ）本のビットラインを介して各列のメモリセルに接続され、Ｌ本のワードラインの内１つによって選択されたメモリセルに記憶されているデータを読み出す（Ｍ×Ｎ）個の読出し回路と、を具備し、読出し回路が、ソースが第２の電源電位に接続され、ドレインが読出し回路の第１の出力端となっており、ゲートに（Ｍ×Ｎ）本のビットラインの内１つのプリチャージが行われている間にローレベルとなる第１の信号が入力される第１のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ドレインが第１のＰチャネルトランジスタのドレインに接続された第２のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ゲートが第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、読出し回路の第２の出力端となっているドレインが第２のＰチャネルトランジスタのゲート及び第３のトランジスタのドレインに接続され、ゲートに第１の信号が入力される第４のＰチャネルトランジスタと、ドレインが第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートが第２のＰチャネルトランジスタのゲート、第３のＰチャネルトランジスタのドレイン、及び、第４のＰチャネルトランジスタのドレインに接続された第１のＮチャネルトランジスタと、ドレインが第２のＰチャネルトランジスタのゲート、第３及び第４のＰチャネルトランジスタのドレイン、及び、第１のＮチャネルトランジスタのゲートに接続され、ゲートが（Ｍ×Ｎ）本のビットラインの内１つに接続された第２のＮチャネルトランジスタと、ドレインが第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタと、を具備する。
【００１８】
ここで、メモリセルが、入力が第１のストアノードに接続され、出力が第２のストアノードに接続された第１の反転回路と、入力が第２のストアノードに接続され、出力が第１のストアノードに接続された第２の反転回路と、ソース〜ドレイン経路が第１のストアノードと第１の電源電位との間に接続された第１のトランジスタと、ソース〜ドレイン経路が第２のストアノードと（Ｍ×Ｎ）本のビットラインの内１つとの間に接続され、ゲートがＬ本のワードラインの内１つに接続された第２〜第（Ｎ＋１）のトランジスタとを具備するようにしても良い。
【００２０】
また、本発明の第２の観点に係る半導体集積回路は、Ｌ行Ｍ列（Ｌ、Ｍは、自然数）のマトリクス状に配置された（Ｌ×Ｍ）個のメモリセルであって、各々がＮ個（Ｎは、自然数）のポートを有する（Ｌ×Ｍ）個のメモリセルと、各列のメモリセルのＮ個のポートにそれぞれ接続された（Ｍ×Ｎ）本のビットラインと、各列のメモリセルの内の１つを選択するためのＬ本のワードラインと、（Ｍ×Ｎ）本のビットラインを介して各列のメモリセルに接続され、Ｌ本のワードラインの内１つによって選択されたメモリセルに記憶されているデータを読み出す（Ｍ×Ｎ）個の読出し回路と、所定の電位を生成して出力する電位生成回路と、を具備し、読出し回路が、電位生成回路が出力する電位と（Ｍ×Ｎ）本のビットラインの内１つの電位との電位差を増幅して出力し、電位生成回路が、（Ｍ×Ｎ）本のビットラインの内１つのプリチャージが行われている間にローレベルとなる第１の信号を反転して出力する反転回路と、ソースが第２の電源電位に接続され、ドレインが電位生成回路の出力端であり、ゲートに第１の信号が入力される第５のＰチャネルトランジスタと、第５のＰチャネルトランジスタのドレインと反転回路の出力との間に接続されたキャパシタと、を具備する。
【００２１】
また、読出し回路が、ソースが第２の電源電位に接続され、ドレインが読出し回路の第１の出力端となっており、ゲートに第１の信号が入力される第１のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ドレインが第１のＰチャネルトランジスタのドレインに接続された第２のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、ゲートが第１及び第２のＰチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、ソースが第２の電源電位に接続され、読出し回路の第２の出力端となっているドレインが第２のＰチャネルトランジスタのゲート及び第３のトランジスタのドレインに接続され、ゲートに第１の信号が入力される第４のＰチャネルトランジスタと、ドレインが第１及び第２のＰチャネルトランジスタのドレインに接続され、ゲートに電位生成回路が出力する電位が入力される第１のＮチャネルトランジスタと、ドレインが第２のＰチャネルトランジスタのゲート、第３及び第４のＰチャネルトランジスタのドレインに接続され、ゲートが（Ｍ×Ｎ）本のビットラインの内１つに接続された第２のＮチャネルトランジスタと、ドレインが第１及び第２のＮチャネルトランジスタのソースに接続され、ソースが第１の電源電位に接続され、ゲートに読出し回路を動作させるときにハイレベルとなる第２の信号が入力される第３のＮチャネルトランジスタとを具備するようにしても良い。
【００２３】
さらに、電位生成回路が、（Ｍ×Ｎ）本のビットラインのプリチャージ電位よりも０．１〜０．２Ｖ低い電位を出力することとしても良い。
また、電位生成回路の出力端又は読出し回路の入力端と第１の電源電位との間に接続された第２のキャパシタを更に具備するようにしても良い。
【００２４】
以上のように構成した本発明に係る半導体集積回路によれば、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることが可能である。
【００２５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図１には、任意の１列における４個のメモリセル１〜４が示されている。各メモリセルは、ビットラインＢＬ１バーに接続されている。また、この半導体集積回路は、メモリセル１〜４にデータを書き込むための書込み回路１０と、ビットラインＢＬ１バーのプリチャージを行うプリチャージ回路１１と、メモリセル１〜４からデータを読み出すためのセンスアンプ１２とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、ビットラインＢＬ１バーを介して、センスアンプ１２によって読み出すことができる。
図１に示す半導体集積回路において、同一の列における複数のメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【００２６】
図２に、図１の半導体集積回路に含まれているメモリセルの回路図を示す。図２に示すように、このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２７】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１と低電位側の電源電位Ｖ_SS（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ１のゲートには、Ｒ信号が入力される。
トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬ１バーとの間に接続されている。トランジスタＱＮ２のゲートは、ワードラインＷＬ１に接続されている。
このメモリセルにおいては、トランジスタＱＮ２がポート（書込み／読出しポート）を構成している。
【００２８】
このように構成されたメモリセルにおいては、第１のストアノードＮ１がローレベルとなり第２のストアノードＮ２がハイレベルとなる第１の状態と、第１のストアノードＮ１がハイレベルとなり第２のストアノードＮ２がローレベルとなる第２の状態との内の一方を記憶することができる。
【００２９】
図３に、図１の半導体集積回路に含まれているセンスアンプの回路図を示す。図３に示すように、このセンスアンプは、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１４と、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１３とを含んでいる。トランジスタＱＰ１１及びＱＰ１２、並びに、トランジスタＱＰ１３及びＱＰ１４は、それぞれ並列接続されており、トランジスタＱＰ１１〜ＱＰ１４のソースは、高電位側の電源電位Ｖ_DDに接続されている。トランジスタＱＰ１２のゲートは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＰ１３のゲートは、トランジスタＱＰ１１及びＱＰ１２のドレインに接続されている。
トランジスタＱＰ１１及びＱＰ１４のゲートには、プリチャージ回路１１がビットラインＢＬ１バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。
【００３０】
トランジスタＱＮ１１のドレインは、トランジスタＱＰ１１及びＱＰ１２のドレインに接続されており、トランジスタＱＮ１１のゲートは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＮ１１のソースは、トランジスタＱＮ１３のドレインに接続されている。
トランジスタＱＮ１２のドレインは、トランジスタＱＰ１３及びＱＰ１４のドレインに接続されており、トランジスタＱＮ１２のゲートは、ビットラインＢＬ１バーに接続されており、トランジスタＱＮ１２のソースは、トランジスタＱＮ１３のドレインに接続されている。
【００３１】
トランジスタＱＮ１３のソース〜ドレイン経路は、トランジスタＱＮ１１及びＱＮ１２のソースと低電位側の電源電位Ｖ_SS（ここでは接地電位）との間に接続されている。トランジスタＱＮ１３のゲートには、ハイレベルとなったときにセンスアンプ回路１２をオン状態にするＳＡＯＮ信号が入力される。
センスアンプ１２においては、トランジスタＱＰ１１のドレイン、トランジスタＱＰ１２のドレイン、又は、トランジスタＱＮ１１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ１３のドレイン、トランジスタＱＰ１４のドレイン、又は、トランジスタＱＮ１２のドレインのレベルが第２の出力信号となる。
【００３２】
図２を参照しながら、メモリセルへのデータの書込み動作について説明する。
データの書込みにおいては、ワードラインＷＬ１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ１バー上にローレベルの信号が供給される。ワードラインＷＬ１上にハイレベルの信号が供給されることにより、トランジスタＱＮ２がオン状態となる。これにより、ストアノードＮ２は、ビットラインＢＬ１バー上と同一のローレベルとなり、ストアノードＮ１は、ハイレベルとなり、メモリセルは、第２の状態となる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
また、トランジスタＱＮ１のゲートにハイレベルのリセット信号が入力されると、トランジスタＱＮ１がオン状態となる。これにより、ストアノードＮ１は、ローレベルとなり、ストアノードＮ２は、ハイレベルとなり、メモリセルは、第１の状態となる。
【００３３】
次に、図１〜図３を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセルからのデータの読出し動作においては、まず、プリチャージ回路１１が、ビットラインＢＬ１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がトランジスタＱＮ１３のゲートに入力されると、トランジスタＱＰ１１及びＱＰ１４はオン状態となり、トランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ１３はオフ状態となる。
【００３４】
プリチャージ回路１１によるビットラインＢＬ１バーのプリチャージが終了した後、ワードラインＷＬ１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２がオン状態となる。これにより、ビットラインＢＬ１バーがストアノードＮ２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ１３はオン状態となる。
【００３５】
ここで、ビットラインＢＬ１バーがハイレベル、すなわちストアノードＮ２がハイレベルの場合には、トランジスタＱＮ１２はオン状態となり、トランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ１２の第２の出力信号はローレベルとなる。
また、トランジスタＱＮ１１はオフ状態となり、トランジスタＱＰ１２はオン状態となり、トランジスタＱＰ１３はオフ状態となる。これにより、トランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はハイレベルとなる。
【００３６】
一方、ビットラインＢＬ１バーがローレベル、すなわちストアノードＮ２がローレベルの場合には、トランジスタＱＮ１２はオフ状態となる。また、トランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、トランジスタＱＮ１１はオン状態となり、トランジスタＱＮ１１のドレインはローレベルとなる。これにより、トランジスタＱＰ１３はオン状態となり、トランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００３７】
このように、センスアンプ１２を用いてビットラインＢＬ１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００３８】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ１２の回路構成を簡易にしながら、メモリセル１列当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００３９】
次に、本発明の第２の実施形態について説明する。図４に、本発明の第２の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図４には、任意の１列における４個のメモリセル２１〜２４が示されている。各メモリセルは、ビットラインＢＬ１１バー及びＢＬ１２バーに接続されている。また、この半導体集積回路は、メモリセル２１〜２４にデータを書き込むための書込み回路１０と、ビットラインＢＬ１１バー及びＢＬ１２バーのプリチャージをそれぞれ行うプリチャージ回路１１及び３１と、メモリセル２１〜２４からデータを読み出すためのセンスアンプ１２及び３２とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、記憶された情報は、ビットラインＢＬ１１バー、又は、ビットラインＢＬ１２バーを介して、センスアンプ１２又は３２によって読み出すことができる。
【００４０】
図４に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインＢＬ１１バーを介してのメモリセル２１へのデータの書込みと、ビットラインＢＬ１２バーを介してのメモリセル２２からのデータの読出しとを同時に行うことは可能である。
【００４１】
図５に、図４の半導体集積回路に含まれているメモリセルの回路図を示す。図５に示すように、このメモリセルは、反転回路ＩＮＶ２１及びＩＮＶ２２と、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３とを含んでいる。反転回路ＩＮＶ２１は、入力が第１のストアノードＮ２１に接続されており、出力が第２のストアノードＮ２２に接続されている。また、反転回路ＩＮＶ２２は、入力が第２のストアノードＮ２２に接続されており、出力が第１のストアノードＮ２１に接続されている。
【００４２】
トランジスタＱＮ２１のソース〜ドレイン経路は、第１のストアノードＮ２１と低電位側の電源電位Ｖ_SS（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ２１のゲートには、Ｒ信号が入力される。
トランジスタＱＮ２２のソース〜ドレイン経路は、第２のストアノードＮ２２とビットラインＢＬ１１バーとの間に接続されている。トランジスタＱＮ２２のゲートは、ワードラインＷＬ１１に接続されている。
【００４３】
トランジスタＱＮ２３のソース〜ドレイン経路は、第２のストアノードＮ２２とビットラインＢＬ１２バーとの間に接続されている。トランジスタＱＮ２３のゲートは、ワードラインＷＬ１２に接続されている。
このメモリセルにおいては、トランジスタＱＮ２２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＮ２３が第２のポート（読出し専用ポート）を構成している。
【００４４】
このように構成されたメモリセルにおいては、第１のストアノードＮ２１がローレベルとなり第２のストアノードＮ２２がハイレベルとなる第１の状態と、第１のストアノードＮ２１がハイレベルとなり第２のストアノードＮ２２がローレベルとなる第２の状態との内の一方を記憶することができる。
なお、図４の半導体集積回路に含まれているセンスアンプ３２の回路構成は、図３に示すセンスアンプ１２の回路構成と同様である。
【００４５】
図５を参照しながら、メモリセルへのデータの書込み動作について説明する。データの書込みにおいては、ワードラインＷＬ１１上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬ１１バー上にローレベルの信号が供給される。ワードラインＷＬ１１上にハイレベルの信号が供給されることにより、トランジスタＱＮ２２がオン状態となる。これにより、ストアノードＮ２２は、ビットラインＢＬ１１バー上と同一のローレベルとなり、ストアノードＮ２１は、ハイレベルとなり、メモリセルは、第２の状態となる。反転回路ＩＮＶ２１とＩＮＶ２２がこの状態を維持することにより、メモリセルに１ビットのデータが記憶される。
また、トランジスタＱＮ２１のゲートにハイレベルのリセット信号が入力されると、トランジスタＱＮ２１がオン状態となる。これにより、ストアノードＮ２１は、ローレベルとなり、ストアノードＮ２２は、ハイレベルとなり、メモリセルは、第１の状態となる。
【００４６】
次に、図４及び図５を参照しながら、メモリセルからのデータの読出し動作について説明する。
書込み／読出しポートを介してデータの読出しを行う際には、まず、プリチャージ回路１１が、ビットラインＢＬ１１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４はオン状態となり、センスアンプ１２内のトランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＮ１３はオフ状態となる。
【００４７】
プリチャージ回路１１によるビットラインＢＬ１１バーのプリチャージが終了した後、ワードラインＷＬ１１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２２がオン状態となる。これにより、ビットラインＢＬ１１バーがストアノードＮ２２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ１２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ１２内のトランジスタＱＮ１３はオン状態となる。
【００４８】
ここで、ビットラインＢＬ１１バーがハイレベル、すなわちストアノードＮ２２がハイレベルの場合には、センスアンプ１２内のトランジスタＱＮ１２はオン状態となり、センスアンプ１２内のトランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ１２の第２の出力信号はローレベルとなる。
また、センスアンプ１２内のトランジスタＱＮ１１はオフ状態となり、センスアンプ１２内のトランジスタＱＰ１２はオン状態となり、センスアンプ１２内のトランジスタＱＰ１３はオフ状態となる。これにより、センスアンプ１２内のトランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はハイレベルとなる。
【００４９】
一方、ビットラインＢＬ１１バーがローレベル、すなわちストアノードＮ２２がローレベルの場合には、センスアンプ１２内のトランジスタＱＮ１２はオフ状態となる。また、センスアンプ１２内のトランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、センスアンプ１２内のトランジスタＱＮ１１はオン状態となり、センスアンプ１２内のトランジスタＱＮ１１のドレインはローレベルとなる。これにより、センスアンプ１２内のトランジスタＱＰ１３はオン状態となり、センスアンプ１２内のトランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ１２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００５０】
このように、センスアンプ１２を用いてビットラインＢＬ１１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが書込み／読出しポートを介して読み出される。
【００５１】
一方、読出し専用ポートを用いてデータの読出しを行う際には、まず、プリチャージ回路３１が、ビットラインＢＬ１２バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号がセンスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ３２内のトランジスタＱＮ１３のゲートに入力される。ローレベルのＰＣバー信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４はオン状態となり、センスアンプ３２内のトランジスタＱＰ１２及びＱＰ１３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＮ１３はオフ状態となる。
【００５２】
プリチャージ回路３１によるビットラインＢＬ１２バーのプリチャージが終了した後、ワードラインＷＬ１２にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２３がオン状態となる。これにより、ビットラインＢＬ１２バーがストアノードＮ２２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号がセンスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ３２内のトランジスタＱＮ１３のゲートに入力される。ハイレベルのＰＣバー信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＰ１１及びＱＰ１４はオフ状態となる。また、ハイレベルのＳＡＯＮ信号がゲートに入力されると、センスアンプ３２内のトランジスタＱＮ１３はオン状態となる。
【００５３】
ここで、ビットラインＢＬ１２バーがハイレベル、すなわちストアノードＮ２２がハイレベルの場合には、センスアンプ３２内のトランジスタＱＮ１２はオン状態となり、センスアンプ３２内のトランジスタＱＮ１２のドレインはローレベルとなる。これにより、センスアンプ３２の第２の出力信号はローレベルとなる。
また、センスアンプ３２内のトランジスタＱＮ１１はオフ状態となり、センスアンプ３２内のトランジスタＱＰ１２はオン状態となり、センスアンプ３２内のトランジスタＱＰ１３はオフ状態となる。これにより、センスアンプ３２内のトランジスタＱＰ１２のドレインはハイレベルとなる。従って、センスアンプ３２の第１の出力信号はハイレベルとなる。
【００５４】
一方、ビットラインＢＬ１２バーがローレベル、すなわちストアノードＮ３２がローレベルの場合には、センスアンプ３２内のトランジスタＱＮ１２はオフ状態となる。また、センスアンプ３２内のトランジスタＱＮ１１のゲートは、残存する電荷によってハイレベルとなり、センスアンプ３２内のトランジスタＱＮ１１はオン状態となり、センスアンプ３２内のトランジスタＱＮ１１のドレインはローレベルとなる。これにより、センスアンプ３２内のトランジスタＱＰ１３はオン状態となり、センスアンプ３２内のトランジスタＱＰ１３のドレインはハイレベルとなる。従って、センスアンプ３２の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００５５】
このように、センスアンプ３２を用いてビットラインＢＬ１２バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読出し専用ポートを介して読み出される。
【００５６】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ１２及び３２の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００５７】
次に、本発明の第３の実施形態について説明する。図６に、本発明の第３の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図６には、任意の２列における８個のメモリセル１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１が示されている。メモリセル１１０、１２０、１３０、１４０は、ビットラインＢＬ２１バーに接続されており、メモリセル１１１、１２１、１３１、１４１は、ビットラインＢＬ２２バーに接続されている。また、この半導体集積回路は、メモリセル１１０、１２０、１３０、１４０にデータを書き込むための書込み回路２１０と、ビットラインＢＬ２１バーのプリチャージを行うプリチャージ回路２２０と、メモリセル１１０、１２０、１３０、１４０からデータを読み出すためのセンスアンプ２３０と、メモリセル１１１、１２１、１３１、１４１にデータを書き込むための書込み回路２１１と、ビットラインＢＬ２２バーのプリチャージを行うプリチャージ回路２２１と、メモリセル１１１、１２１、１３１、１４１からデータを読み出すためのセンスアンプ２３１と、センスアンプ２３０、２３１に所定の基準電位を出力する電位生成回路２００とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、メモリセル１１０、１２０、１３０、１４０に記憶された情報は、ビットラインＢＬ２１バーを介して、センスアンプ２３０によって読み出すことができ、メモリセル１１１、１２１、１３１、１４１に記憶された情報は、ビットラインＢＬ２２バーを介して、センスアンプ２３１によって読み出すことができる。なお、メモリセル１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１の構成は、図２に示すメモリセルの構成と同様である。
図６に示す半導体集積回路において、同一の列における複数のメモリセルに対して同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。
【００５８】
図７に、図６の半導体集積回路に含まれている電位生成回路の回路図を示す。図７に示すように、この電位生成回路は、ＰチャネルＭＯＳトランジスタＱＰ３５と、キャパシタＣ３１と、反転回路ＩＮＶ３１とを含んでいる。
電位生成回路２００内のトランジスタＱＰ３５のソースは、高電位側の電源電位Ｖ_DDに接続され、ドレインは、キャパシタＣ３１の一端に接続されている。トランジスタＱＰ３５のゲートには、プリチャージ回路２２０がビットラインＢＬ２１バーのプリチャージを行っている間又はプリチャージ回路２２１がビットラインＢＬ２２バーのプリチャージを行っている間にローレベルとなるＰＣバー信号が入力される。ＰＣバー信号は反転回路ＩＮＶ３１にも入力され、反転回路ＩＮＶ３１の出力はキャパシタＣ３１の他端に接続されている。
電位生成回路２００は、トランジスタＱＰ３５のドレイン及びキャパシタＣ３１の一端の電位Ｖ_REFを出力電位としてセンスアンプ２３０、２３１に出力する。
【００５９】
図８に、図６の半導体集積回路に含まれているセンスアンプ２３０の回路図を示す。図８に示すように、センスアンプ２３０は、ＰチャネルＭＯＳトランジスタＱＰ３１〜ＱＰ３４と、ＮチャネルＭＯＳトランジスタＱＮ３１〜ＱＮ３３とを含んでいる。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３２、並びに、トランジスタＱＰ３３及びＱＰ３４は、それぞれ並列接続されており、トランジスタＱＰ３１〜ＱＰ３４のソースは、高電位側の電源電位Ｖ_DDに接続されている。トランジスタＱＰ３２のゲートは、トランジスタＱＰ３３及びＱＰ３４のドレインに接続されており、トランジスタＱＰ３３のゲートは、トランジスタＱＰ３１及びＱＰ３２のドレインに接続されている。
トランジスタＱＰ３１及びＱＰ３４のゲートには、ＰＣバー信号が入力される。
【００６０】
トランジスタＱＮ３１のドレインは、トランジスタＱＰ３１及びＱＰ３２のドレインに接続されており、トランジスタＱＮ３１のゲートには、電位生成回路２００の出力電位Ｖ_REFが入力される。トランジスタＱＮ３１のソースは、トランジスタＱＮ３３のドレインに接続されている。
トランジスタＱＮ３２のドレインは、トランジスタＱＰ３３及びＱＰ３４のドレインに接続されており、トランジスタＱＮ３２のゲートは、ビットラインＢＬ２１バーに接続されており、トランジスタＱＮ３２のソースは、トランジスタＱＮ３３のドレインに接続されている。
【００６１】
トランジスタＱＮ３３のソース〜ドレイン経路は、トランジスタＱＮ３１及びＱＮ３２のソースと低電位側の電源電位Ｖ_SS（ここでは接地電位とする）との間に接続されている。トランジスタＱＮ３３のゲートには、ハイレベルとなったときにセンスアンプ２３０をオン状態にするＳＡＯＮ信号が入力される。
センスアンプ２３０においては、トランジスタＱＰ３１のドレイン、トランジスタＱＰ３２のドレイン、又は、トランジスタＱＮ３１のドレインのレベルが第１の出力信号となり、トランジスタＱＰ３３のドレイン、トランジスタＱＰ３４のドレイン、又は、トランジスタＱＮ３２のドレインのレベルが第２の出力信号となる。
なお、センスアンプ２３１の回路構成も、図８に示すセンスアンプ２３０の回路構成と同様である。
【００６２】
次に、図６〜図８を参照しながら、メモリセルからのデータの読出し動作について説明する。
メモリセル１１０、１２０、１３０、１４０からのデータの読出し動作においては、まず、プリチャージ回路２２０が、ビットラインＢＬ２１バーのプリチャージを行う。このとき、ローレベルのＰＣバー信号が電位生成回路２００内のトランジスタＱＰ３５及び反転回路３１、並びに、センスアンプ２３０内のトランジスタＱＰ３１、ＱＰ３４、及び、ＱＰ３５のゲートに入力されるとともに、ローレベルのＳＡＯＮ信号がセンスアンプ２３０内のトランジスタＱＮ３３のゲートに入力される。
【００６３】
電位生成回路２００内のトランジスタＱＰ３５のゲートにローレベルのＰＣバー信号がゲートに入力されると、トランジスタＱＰ３５はオン状態となる。また、反転回路ＩＮＶ３１は、ハイレベルの信号を出力する。従って、電位生成回路２００の出力電位Ｖ_REFは、ハイレベルとなる。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３４のゲートにローレベルのＰＣバー信号が入力されると、トランジスタＱＰ３１及びＱＰ３４はオン状態となり、トランジスタＱＰ３２及びＱＰ３３はオフ状態となる。また、ローレベルのＳＡＯＮ信号がゲートに入力されると、トランジスタＱＮ３３はオフ状態となる。
【００６４】
プリチャージ回路２２０によるビットラインＢＬ２１バーのプリチャージが終了した後、ワードラインＷＬ１にハイレベルの信号が供給され、メモリセル内のトランジスタＱＮ２がオン状態となる。これにより、ビットラインＢＬ２１バーがストアノードＮ２のレベルと同一となる。一方、このとき、ハイレベルのＰＣバー信号が電位生成回路２００内のトランジスタＱＰ３５及び反転回路３１、並びに、センスアンプ２３０内のトランジスタＱＰ３１、ＱＰ３４、及び、ＱＰ３５のゲートに入力されるとともに、ハイレベルのＳＡＯＮ信号がセンスアンプ２３０内のトランジスタＱＮ３３のゲートに入力される。
【００６５】
電位生成回路２００内のトランジスタＱＰ３５のゲートにハイレベルのＰＣバー信号が入力されると、トランジスタＱＰ３５はオフ状態となる。また、反転回路ＩＮＶ３１は、ローレベルの信号を出力する。このとき、電位生成回路２００の出力電位Ｖ_REFは、キャパシタＣ３１の静電容量によって定まる所定の中間電位となる。本実施形態においては、キャパシタＣ３１の静電容量は、出力電位Ｖ_REFがビットラインＢＬ２１バーのプリチャージ電位より０．１〜０．２Ｖ程度低い電位となるように設定されている。
センスアンプ２３０内のトランジスタＱＰ３１及びＱＰ３４のゲートにハイレベルのＰＣバー信号が入力されると、トランジスタＱＰ３１及びＱＰ３４はオフ状態となる。また、差動増幅部５４内のトランジスタＱＮ３３のゲートにハイレベルのＳＡＯＮ信号が入力されると、トランジスタＱＮ３３はオン状態となる。
【００６６】
ここで、ビットラインＢＬ２１バーの電位が電位生成回路２００の出力電位Ｖ_REFより高い場合には、トランジスタＱＮ３２はオン状態となり、トランジスタＱＮ３２のドレインはローレベルとなる。これにより、センスアンプ２３０の第２の出力信号はローレベルとなる。
また、トランジスタＱＮ３１はオフ状態となり、トランジスタＱＰ３２はオン状態となり、トランジスタＱＰ３３はオフ状態となる。これにより、トランジスタＱＰ３２のドレインはハイレベルとなる。従って、センスアンプ２３０の第１の出力信号はハイレベルとなる。
【００６７】
一方、ビットラインＢＬ２１バーがローレベル、すなわちストアノードＮ２がローレベルの場合には、トランジスタＱＮ３２はオフ状態となる。また、トランジスタＱＮ３１はオン状態となり、トランジスタＱＮ３１のドレインはローレベルとなる。これにより、トランジスタＱＰ３３はオン状態となり、トランジスタＱＰ３３のドレインはハイレベルとなる。従って、センスアンプ２３０の第１の出力信号はローレベルとなり、第２の出力信号はハイレベルとなる。
【００６８】
このように、センスアンプ２３０を用いてビットラインＢＬ２１バーのレベルを検出することにより、メモリセルに記憶されている１ビットのデータが読み出される。
【００６９】
以上説明したように、本実施形態に係る半導体集積回路によれば、センスアンプ２３０、２３１の回路構成を簡易にしながら、メモリセル１列当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
また、本実施形態に係る半導体集積回路によれば、電位生成回路２００がキャパシタＣ３１の静電容量によって定まる所定の電位Ｖ_REFを出力し、センスアンプ２３０、２３１が電位Ｖ_REFとビットラインＢＬ２１バーの電位差に応じて信号を出力するので、動作可能な電源電圧（Ｖ_DD−Ｖ_SS）の範囲を第１の実施形態に係る半導体集積回路よりも広くすることができる。
【００７０】
なお、図９に示すように、電位生成回路２００の出力端、及び、センスアンプ２３０、２３１の入力端と低電位側の電源電位Ｖ_SSとの間にキャパシタＣ３２を接続することにより、電位Ｖ_REFをより安定させることができる。
【００７１】
次に、本発明の第４の実施形態について説明する。図１０に、本発明の第４の実施形態に係る半導体集積回路の一部を示す。この半導体集積回路は、マトリクス状に配置された複数のＳＲＡＭセルによって構成されるメモリセルアレイを含んでいる。図１０には、任意の２列における８個のメモリセル３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１が示されている。メモリセル３１０、３２０、３３０、３４０は、ビットラインＢＬ３１バー及びＢＬ３２バーに接続されており、メモリセル３１１、３２１、３３１、３４１は、ビットラインＢＬ３３バー及びＢＬ３４バーに接続されている。また、この半導体集積回路は、メモリセル３１０、３２０、３３０、３４０にデータを書き込むための書込み回路４１０と、ビットラインＢＬ３１バー及びＢＬ３２バーのプリチャージをそれぞれ行うプリチャージ回路４２０及び４２１と、メモリセル３１０、３２０、３３０、３４０からデータを読み出すためのセンスアンプ４３０及び４３１と、メモリセル３１１、３２１、３３１、３４１にデータを書き込むための書込み回路４１１と、ビットラインＢＬ３３バー及びＢＬ３４バーのプリチャージをそれぞれ行うプリチャージ回路４２２及び４２３と、メモリセル３１１、３２１、３３１、３４１からデータを読み出すためのセンスアンプ４３２及び４３３とを含んでいる。１つのメモリセルには１ビット相当の情報を記憶することができ、メモリセル３１０、３２０、３３０、３４０に記憶された情報は、ビットラインＢＬ３１バー、又は、ビットラインＢＬ３２バーを介して、センスアンプ４３０又は４３１によって読み出すことができ、メモリセル３１１、３２１、３３１、３４１に記憶された情報は、ビットラインＢＬ３３バー、又は、ビットラインＢＬ３４バーを介して、センスアンプ４３２又は４３３によって読み出すことができる。
【００７２】
図１０に示す半導体集積回路において、同一のアドレスのメモリセルに対しては同時にデータの読出し／書込みを行なうことができないように周辺回路が構成されている。一方、ビットラインＢＬ３１バーを介してのメモリセル３１０へのデータの書込みと、ビットラインＢＬ３２バーを介してのメモリセル３２０からのデータの読出しとを同時に行うことは可能である。
本実施形態におけるメモリセル３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１の回路構成は、図５に示すメモリセルの回路構成と同様であり、センスアンプ４３０〜４３３の回路構成は、図８に示すセンスアンプ２３０の回路構成と同様である。
【００７３】
本実施形態に係る半導体集積回路によれば、センスアンプ４３０〜４３３の回路構成を簡易にしながら、メモリセルのポート当たりのビットラインの本数を１本とすることができるので、チップ面積を小さくすることができ、コストを低減することができる。
【００７４】
【発明の効果】
以上述べた様に、本発明によれば、メモリセルを含む半導体集積回路において、読出し回路の回路構成を簡易にしながら、ビットラインの数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図２】図１のメモリセルの回路構成を示す図である。
【図３】図１のセンスアンプの回路構成を示す図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図５】図４のメモリセルの回路構成を示す図である。
【図６】本発明の第３の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図７】図６の電位生成回路の回路構成を示す図である。
【図８】図６のセンスアンプの回路構成を示す図である。
【図９】本発明の第３の実施形態に係る半導体集積回路の変形例の構成を示す図である。
【図１０】本発明の第４の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図１１】従来の半導体集積回路の一部の構成を示す図である。
【図１２】図１１のメモリセルの回路構成を示す図である。
【図１３】図１１のセンスアンプの回路構成を示す図である。
【符号の説明】
１〜４、２１〜２４、７１〜７４、１１０、１１１、１２０、１２１、１３０、１３１、１４０、１４１、３１０、３１１、３２０、３２１、３３０、３３１、３４０、３４１メモリセル
１０、８０、２１０、２１１、４１０、４１１書込み回路
１１、３１、８１、２２０、２２１、４２０〜４２３プリチャージ回路
１２、３２、５２、６２、８２、２３０、２３１、４３０〜４３３センスアンプ
２００電位生成回路
ＢＬ１バー、ＢＬ１１バー、ＢＬ１２バー、ＢＬ２１バー、ＢＬ２２バー、ＢＬ３１バー、ＢＬ３２バー、ＢＬ３３バー、ＢＬ３４バー、ＢＬ４１、ＢＬ４１バービットライン
Ｃ３１、Ｃ３２キャパシタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ４１、ＩＮＶ４２反転回路
ＱＮ１、ＱＮ２、ＱＮ１１〜ＱＮ１３、ＱＮ２１〜ＱＮ２３、ＱＮ３１〜ＱＮ３３、ＱＮ４１、ＱＮ４２、ＱＮ５１〜ＱＮ５３Ｎチャネルトランジスタ
ＱＰ１１〜ＱＰ１４、ＱＰ３１〜ＱＰ３５、ＱＰ５１〜ＱＰ５４Ｐチャネルトランジスタ
ＷＬ１、ＷＬ１１、ＷＬ１２、ＷＬ４１ワードライン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit including a memory cell.
[0002]
[Prior art]
A configuration of a conventional semiconductor integrated circuit having SRAM cells will be described with reference to FIG. FIG. 11 shows four memory cells 71 to 74 among a plurality of memory cells included in the semiconductor integrated circuit, and each memory cell is connected to a pair of bit lines BL41 and BL41 bar. ing. Information corresponding to one bit can be stored in one memory cell, and the stored information can be read out by the sense amplifier 82 via the bit lines BL41 and BL41 bar which make a pair.
In the semiconductor integrated circuit shown in FIG. 11, peripheral circuits are configured so that data cannot be read / written simultaneously with respect to a plurality of memory cells in the same column.
[0003]
FIG. 12 shows a circuit diagram of a memory cell included in the semiconductor integrated circuit of FIG. As shown in FIG. 12, this memory cell includes inversion circuits INV41 and INV42 and N-channel MOS transistors QN41 and QN42. The inverting circuit INV41 has an input connected to the first store node N41 and an output connected to the second store node N42. The inversion circuit INV42 has an input connected to the second store node N42 and an output connected to the first store node N41.
[0004]
The source-drain path of the transistor QN41 is connected between the first store node N41 and the bit line BL41. The source-drain path of the transistor QN42 is connected between the second store node N42 and the bit line BL41 bar. The gates of the transistors QN41 and QN42 are connected to the word line WL41.
In the memory cell thus configured, the first state in which the first store node N41 becomes low level and the second store node N42 becomes high level, and the first store node N41 becomes high level and the second One of the second states in which the store node N42 is at the low level can be stored.
In this memory cell, transistors QN41 and QN42 constitute a port (write / read port).
[0005]
FIG. 13 shows a circuit diagram of a sense amplifier included in the semiconductor integrated circuit of FIG. As shown in FIG. 13, this sense amplifier is a differential amplifier circuit, and includes P channel MOS transistors QP51 to QP54 and N channel MOS transistors QN51 to QN53. The transistors QP51 and QP52 and the transistors QP53 and QP54 are connected in parallel, and the sources of the transistors QP51 to QP54 are the power supply potential V on the high potential side._DDIt is connected to the. The gate of the transistor QP52 is connected to the drains of the transistors QP53 and QP54, and the gate of the transistor QP53 is connected to the drains of the transistors QP51 and QP52.
A PC bar signal that is at a low level is inputted to the gates of the transistors QP51 and QP54 while the precharge circuit 81 precharges the bit lines BL41 and BL41 bar.
[0006]
The drain of the transistor QN51 is connected to the drains of the transistors QP51 and QP52, the gate of the transistor QN51 is connected to the bit line BL41, and the source of the transistor QN51 is connected to the drain of the transistor QN53.
The drain of the transistor QN52 is connected to the drains of the transistors QP53 and QP54, the gate of the transistor QN52 is connected to the bit line BL41 bar, and the source of the transistor QN52 is connected to the drain of the transistor QN53.
[0007]
The source-drain path of the transistor QN53 is connected to the sources of the transistors QN51 and QN52 and the power supply potential V on the low potential side._SS(In this case, ground potential). A SAON signal for turning on the sense amplifier circuit 82 when the level is high is input to the gate of the transistor QN53.
In the sense amplifier 82, the level of the drain of the transistor QP51, the drain of the transistor QP52, or the drain of the transistor QN51 becomes the first output signal, and the level of the drain of the transistor QP53, the drain of the transistor QP54, or the drain of the transistor QN52 Becomes the second output signal.
[0008]
With reference to FIG. 12, the data write operation to the memory cell will be described.
In writing data, a high level signal is supplied to the word line WL41, and a high level signal is supplied to the bit line BL41, for example, and a low level signal is supplied to the bit line BL41 bar. . When a high level signal is supplied onto the word line WL41, the transistors QN41 and QN42 are turned on. As a result, the store node N41 has the same high level as that on the bit line BL41, and the store node N42 has the same low level as that on the bit line BL41 bar. When the inverting circuits INV41 and INV42 maintain this state, 1-bit data is stored in the memory cell.
[0009]
Next, a data read operation from the memory cell will be described with reference to FIGS.
In the operation of reading data from the memory cell, first, the precharge circuit 81 precharges the bit lines BL41 and BL41 bar. At this time, the low-level PC bar signal is input to the gates of the transistors QP51 and QP54 in the sense amplifier 82, and the low-level SAON signal is input to the gate of the transistor QN53 in the sense amplifier 82. When a low-level PC bar signal is input to the gate, the transistors QP51 and QP54 are turned on, and the transistors QP52 and QP53 are turned off. Further, when a low-level SAON signal is input to the gate, the transistor QN53 is turned off.
[0010]
After the precharge of the bit lines BL41 and BL41 bar by the precharge circuit 81 is completed, a high level signal is supplied to the word line WL41, and the transistors QN41 and QN42 in the memory cell are turned on. As a result, the bit line BL41 becomes the same as the level of the store node N41, and the bit line BL41 bar becomes the same as the level of the store node N42. On the other hand, at this time, a high-level PC bar signal is input to the gates of the transistors QP51 and QP54 in the sense amplifier 82, and a high-level SAON signal is input to the gate of the transistor QN53 in the sense amplifier 82. When a high level PC bar signal is input to the gate, the transistors QP51 and QP54 are turned off. When a high level SAON signal is input to the gate, the transistor QN53 is turned on.
[0011]
Here, when the potential of the bit line BL41 is lower than the potential of the bit line BL41 bar, the transistor QN51 is turned off and the transistor QN52 is turned on. As a result, the first output signal of the sense amplifier 82 is at a high level, and the second output signal is at a low level.
On the other hand, when the potential of the bit line BL41 is higher than the potential of the bit line BL41 bar, the transistor QN51 is turned on and the transistor QN52 is turned off. As a result, the first output signal of the sense amplifier 82 becomes low level, and the second output signal becomes high level.
[0012]
Thus, by detecting the levels of the bit lines BL41 and BL41 bar using the sense amplifier 82, 1-bit data stored in the memory cell is read.
[0013]
In such a conventional semiconductor integrated circuit, (i) it is necessary to strongly drive a low-level signal when writing data to the memory cell, and (ii) a slight amount when reading data from the memory cell. Two bit lines are required for each column of memory cells because the potential difference needs to be read. For this reason, the chip area is increased and the cost is increased.
[0014]
By the way, in Japanese Patent Application Publication (JP-A) No. 10-275476 (hereinafter referred to as “Document 1”), a plurality of cell columns each including a bit line and a bit line of the cell column can be switched. A column multiplexer including a connected input port, a control port, and an output port; a column multiplexer connected to the control port of the column multiplexer and based on a column address received by controlling the column multiplexer; A column decoder for selecting a bit line of a cell column; a primary precharge element connected to an output port of the column multiplexer; and receiving a precharge signal; and precharging a bit line of a selected cell column through the column multiplexer; A bit line pre-chart of a cell column selected by generating a pre-charge signal connected to the column and the primary pre-charge element. During di-, random access memory, wherein the timing means for insulating the cell column from the bit line of the cell row, in that it consists is described.
However, the random access memory described in Document 1 does not reduce the number of bit lines.
[0015]
Japanese Patent Laid-Open No. 9-297993 (hereinafter referred to as “Document 2”) describes a memory cell array composed of a plurality of memory cells, each of which is arranged in a matrix having at least one read port. A word line commonly connected to memory cells in the same row among the plurality of memory cells, and a bit line commonly connected to memory cells in n (n ≧ 2) columns in the same row among the plurality of memory cells. And the current drive capability of the access transistors of n memory cells in the same row and sharing a bit line is set to a relationship of 1: 2:...: 2n−1. A memory circuit is described.
The memory circuit described in Document 2 is intended to reduce the number of bit lines. However, in the memory circuit described in Document 2, the sense amplifier can appear on the bit line.ⁿIt is necessary to be able to identify the street signal level, and the configuration of the sense amplifier becomes very complicated.
[0016]
[Problems to be solved by the invention]
Therefore, in view of the above points, an object of the present invention is to reduce the number of bit lines while simplifying the circuit configuration of a read circuit in a semiconductor integrated circuit including memory cells.
[0017]
[Means for Solving the Problems]
  In order to solve the above problems, the present inventionThe first point of viewThe semiconductor integrated circuit according to (1) includes (L × M) memory cells arranged in a matrix of L rows and M columns (L and M are natural numbers), each of which is N (N is a natural number). (L × M) memory cells having ports, (M × N) bit lines connected to the N ports of the memory cells in each column, and one of the memory cells in each column Are connected to memory cells in each column via L word lines and (M × N) bit lines for selectingL booksWord lineOne ofAnd (M × N) read circuits for reading data stored in the memory cell selected byIn the readout circuit, the source is connected to the second power supply potential, the drain is the first output terminal of the readout circuit, and one precharge of (M × N) bit lines is applied to the gate. A first P-channel transistor to which a first signal that is at a low level during input is input, a source is connected to the second power supply potential, and a drain is connected to the drain of the first P-channel transistor. A second P-channel transistor, a third P-channel transistor having a source connected to the second power supply potential, a gate connected to the drains of the first and second P-channel transistors, and a source second The drain connected to the power supply potential and serving as the second output terminal of the readout circuit is connected to the gate of the second P-channel transistor and the drain of the third transistor, And a drain connected to the drains of the first and second P-channel transistors, a gate connected to the gate of the second P-channel transistor, and a third P-channel. A drain of the transistor and a first N-channel transistor connected to a drain of the fourth P-channel transistor; a drain of the second P-channel transistor; a drain of the third and fourth P-channel transistors; , A second N-channel transistor connected to the gate of the first N-channel transistor, the gate being connected to one of the (M × N) bit lines, and the drains being the first and second N-channel When connected to the source of the transistor, the source is connected to the first power supply potential, and the readout circuit is operated at the gate A third N-channel transistor having a second signal at the high level is inputted to,It comprises.
[0018]
  Here, the memory cell includes a first inverting circuit having an input connected to the first store node and an output connected to the second store node, an input connected to the second store node, and an output connected to the first store node. A second inversion circuit connected to the first store node, a first transistor having a source-drain path connected between the first store node and the first power supply potential, and a source-drain path being the first With two store nodes(M × N) booksBit lineOne ofAnd the gate is connected betweenL booksWord lineOne ofThe second to (N + 1) th transistors may be connected to each other.
[0020]
  Also,A semiconductor integrated circuit according to a second aspect of the present invention includes (L × M) memory cells arranged in a matrix of L rows and M columns (L and M are natural numbers), each of which is N (L × M) memory cells having (N is a natural number) ports, (M × N) bit lines connected to the N ports of the memory cells in each column, L word lines for selecting one of the memory cells and (M × N) bit lines are connected to the memory cells in each column via one of the L word lines. (M × N) read circuits for reading data stored in the selected memory cell;A potential generation circuit for generating and outputting a predetermined potential;TheThe readout circuit has a potential output from the potential generation circuit;(M × N) booksBit lineOne ofAmplified potential difference from the potential of the outputThe potential generation circuit inverts and outputs the first signal that is at a low level while one of the (M × N) bit lines is being precharged, and the source is the first A fifth P-channel transistor connected to the power source potential of 2, a drain being the output terminal of the potential generation circuit, and a first signal being input to the gate; a drain of the fifth P-channel transistor; and an output of the inverting circuit And a capacitor connected between the two.
[0021]
  In the reading circuit, the source is connected to the second power supply potential, the drain is the first output terminal of the reading circuit, and the gateSecondA first P-channel transistor to which a signal of 1 is input, a source connected to a second power supply potential, and a drain to the first P-channel transistorThe drain ofA second P-channel transistor connected to the third P-channel transistor, a source connected to the second power supply potential, a gate connected to the drains of the first and second P-channel transistors, and a source connected to The drain connected to the second power supply potential and serving as the second output terminal of the reading circuit is connected to the gate of the second P-channel transistor and the drain of the third transistor, and the first signal is input to the gate. The fourth P-channel transistor and the drain are connected to the drains of the first and second P-channel transistors, and the potential is generated at the gate.circuitThe first N-channel transistor to which the potential output from the N-channel transistor is input, the drain is the gate of the second P-channel transistor, the drains of the third and fourth P-channel transistorsToConnected and gate(M × N) booksBit lineOne ofA second N-channel transistor connected to the drain, a drain connected to the sources of the first and second N-channel transistors, a source connected to the first power supply potential, and a high when operating the readout circuit at the gate And a third N-channel transistor to which a second signal of a level is input.
[0023]
  Furthermore, the potential generation circuit(M × N) booksA potential lower by 0.1 to 0.2 V than the precharge potential of the bit line may be output.
  Further, a second capacitor connected between the output terminal of the potential generation circuit or the input terminal of the reading circuit and the first power supply potential may be further provided.
[0024]
According to the semiconductor integrated circuit of the present invention configured as described above, it is possible to reduce the number of bit lines while simplifying the circuit configuration of the readout circuit.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 shows a part of a semiconductor integrated circuit according to the first embodiment of the present invention. This semiconductor integrated circuit includes a memory cell array including a plurality of SRAM cells arranged in a matrix. FIG. 1 shows four memory cells 1 to 4 in an arbitrary column. Each memory cell is connected to the bit line BL1 bar. The semiconductor integrated circuit also includes a write circuit 10 for writing data to the memory cells 1 to 4, a precharge circuit 11 for precharging the bit line BL1 bar, and a data read from the memory cells 1 to 4. Sense amplifier 12 is included. One memory cell can store information corresponding to 1 bit, and the stored information can be read by the sense amplifier 12 through the bit line BL1 bar.
In the semiconductor integrated circuit shown in FIG. 1, peripheral circuits are configured so that data cannot be read / written simultaneously with respect to a plurality of memory cells in the same column.
[0026]
FIG. 2 shows a circuit diagram of a memory cell included in the semiconductor integrated circuit of FIG. As shown in FIG. 2, the memory cell includes inversion circuits INV1 and INV2 and N channel MOS transistors QN1 and QN2. The inverting circuit INV1 has an input connected to the first store node N1 and an output connected to the second store node N2. The inverting circuit INV2 has an input connected to the second store node N2 and an output connected to the first store node N1.
[0027]
The source-drain path of the transistor QN1 is connected to the first store node N1 and the power supply potential V on the low potential side_SS(In this case, ground potential). The R signal is input to the gate of the transistor QN1.
The source-drain path of the transistor QN2 is connected between the second store node N2 and the bit line BL1 bar. The gate of the transistor QN2 is connected to the word line WL1.
In this memory cell, transistor QN2 constitutes a port (write / read port).
[0028]
In the memory cell configured in this way, the first state in which the first store node N1 becomes low level and the second store node N2 becomes high level, and the first store node N1 becomes high level and the second One of the second states in which the store node N2 becomes the low level can be stored.
[0029]
FIG. 3 is a circuit diagram of a sense amplifier included in the semiconductor integrated circuit of FIG. As shown in FIG. 3, this sense amplifier includes P channel MOS transistors QP11 to QP14 and N channel MOS transistors QN11 to QN13. The transistors QP11 and QP12 and the transistors QP13 and QP14 are connected in parallel. The sources of the transistors QP11 to QP14 are the power supply potential V on the high potential side._DDIt is connected to the. The gate of the transistor QP12 is connected to the drains of the transistors QP13 and QP14, and the gate of the transistor QP13 is connected to the drains of the transistors QP11 and QP12.
A PC bar signal that goes to a low level while the precharge circuit 11 precharges the bit line BL1 bar is input to the gates of the transistors QP11 and QP14.
[0030]
The drain of the transistor QN11 is connected to the drains of the transistors QP11 and QP12, the gate of the transistor QN11 is connected to the drains of the transistors QP13 and QP14, and the source of the transistor QN11 is connected to the drain of the transistor QN13. Yes.
The drain of the transistor QN12 is connected to the drains of the transistors QP13 and QP14, the gate of the transistor QN12 is connected to the bit line BL1 bar, and the source of the transistor QN12 is connected to the drain of the transistor QN13.
[0031]
The source-drain path of the transistor QN13 is connected to the source of the transistors QN11 and QN12 and the power source potential V_SS(Here, ground potential). A SAON signal for turning on the sense amplifier circuit 12 when the level is high is input to the gate of the transistor QN13.
In the sense amplifier 12, the level of the drain of the transistor QP11, the drain of the transistor QP12, or the drain of the transistor QN11 becomes the first output signal, and the level of the drain of the transistor QP13, the drain of the transistor QP14, or the drain of the transistor QN12 Becomes the second output signal.
[0032]
The data write operation to the memory cell will be described with reference to FIG.
In writing data, a high level signal is supplied onto the word line WL1, and a low level signal is supplied onto the bit line BL1 bar, for example. When the high level signal is supplied onto the word line WL1, the transistor QN2 is turned on. As a result, the store node N2 becomes the same low level as that on the bit line BL1 bar, the store node N1 becomes the high level, and the memory cell enters the second state. When the inversion circuits INV1 and INV2 maintain this state, 1-bit data is stored in the memory cell.
When a high level reset signal is input to the gate of the transistor QN1, the transistor QN1 is turned on. As a result, the store node N1 becomes low level, the store node N2 becomes high level, and the memory cell enters the first state.
[0033]
Next, a data read operation from the memory cell will be described with reference to FIGS.
In the operation of reading data from the memory cell, first, the precharge circuit 11 precharges the bit line BL1 bar. At this time, a low-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 12, and a low-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 12. When a low-level PC bar signal is input to the gate of the transistor QN13, the transistors QP11 and QP14 are turned on, and the transistors QP12 and QP13 are turned off. Further, when a low-level SAON signal is input to the gate, the transistor QN13 is turned off.
[0034]
After the precharge of the bit line BL1 bar by the precharge circuit 11 is completed, a high level signal is supplied to the word line WL1, and the transistor QN2 in the memory cell is turned on. As a result, the bit line BL1 bar becomes the same as the level of the store node N2. On the other hand, at this time, a high-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 12, and a high-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 12. When the high-level PC bar signal is input to the gate, the transistors QP11 and QP14 are turned off. Further, when a high-level SAON signal is input to the gate, the transistor QN13 is turned on.
[0035]
Here, when the bit line BL1 bar is at a high level, that is, when the store node N2 is at a high level, the transistor QN12 is turned on, and the drain of the transistor QN12 is at a low level. As a result, the second output signal of the sense amplifier 12 becomes low level.
Further, the transistor QN11 is turned off, the transistor QP12 is turned on, and the transistor QP13 is turned off. As a result, the drain of the transistor QP12 is at a high level. Accordingly, the first output signal of the sense amplifier 12 is at a high level.
[0036]
On the other hand, when the bit line BL1 bar is at a low level, that is, when the store node N2 is at a low level, the transistor QN12 is turned off. Further, the gate of the transistor QN11 becomes high level due to the remaining charge, the transistor QN11 is turned on, and the drain of the transistor QN11 becomes low level. As a result, the transistor QP13 is turned on, and the drain of the transistor QP13 is at a high level. Accordingly, the first output signal of the sense amplifier 12 is at a low level, and the second output signal is at a high level.
[0037]
In this manner, by detecting the level of the bit line BL1 bar using the sense amplifier 12, 1-bit data stored in the memory cell is read.
[0038]
As described above, according to the semiconductor integrated circuit according to the present embodiment, the number of bit lines per column of memory cells can be reduced to 1 while simplifying the circuit configuration of the sense amplifier 12. The area can be reduced and the cost can be reduced.
[0039]
Next, a second embodiment of the present invention will be described. FIG. 4 shows a part of a semiconductor integrated circuit according to the second embodiment of the present invention. This semiconductor integrated circuit includes a memory cell array including a plurality of SRAM cells arranged in a matrix. FIG. 4 shows four memory cells 21 to 24 in an arbitrary column. Each memory cell is connected to the bit lines BL11 bar and BL12 bar. The semiconductor integrated circuit also includes a write circuit 10 for writing data to the memory cells 21 to 24, precharge circuits 11 and 31 for precharging the bit lines BL11 bar and BL12 bar, and memory cells 21 to 24, respectively. Sense amplifiers 12 and 32 for reading data from. Information corresponding to 1 bit can be stored in one memory cell, and the stored information can be read by the sense amplifier 12 or 32 via the bit line BL11 bar or the bit line BL12 bar.
[0040]
In the semiconductor integrated circuit shown in FIG. 4, a peripheral circuit is configured so that data cannot be read / written simultaneously with respect to memory cells having the same address. On the other hand, it is possible to simultaneously write data to the memory cell 21 via the bit line BL11 bar and read data from the memory cell 22 via the bit line BL12 bar.
[0041]
FIG. 5 shows a circuit diagram of a memory cell included in the semiconductor integrated circuit of FIG. As shown in FIG. 5, this memory cell includes inversion circuits INV21 and INV22 and N-channel MOS transistors QN21 to QN23. The inverting circuit INV21 has an input connected to the first store node N21 and an output connected to the second store node N22. The inverting circuit INV22 has an input connected to the second store node N22 and an output connected to the first store node N21.
[0042]
The source-drain path of the transistor QN21 is connected to the first store node N21 and the power supply potential V on the low potential side._SS(In this case, ground potential). The R signal is input to the gate of transistor QN21.
The source-drain path of the transistor QN22 is connected between the second store node N22 and the bit line BL11 bar. The gate of the transistor QN22 is connected to the word line WL11.
[0043]
The source-drain path of the transistor QN23 is connected between the second store node N22 and the bit line BL12 bar. The gate of the transistor QN23 is connected to the word line WL12.
In this memory cell, the transistor QN22 constitutes a first port (write / read port), and the transistor QN23 constitutes a second port (read-only port).
[0044]
In the memory cell configured in this way, the first state in which the first store node N21 becomes low level and the second store node N22 becomes high level, and the first store node N21 becomes high level and the second state. One of the second states in which the store node N22 is at the low level can be stored.
The circuit configuration of the sense amplifier 32 included in the semiconductor integrated circuit of FIG. 4 is the same as the circuit configuration of the sense amplifier 12 shown in FIG.
[0045]
The data write operation to the memory cell will be described with reference to FIG. In writing data, a high level signal is supplied onto the word line WL11 and, for example, a low level signal is supplied onto the bit line BL11 bar. By supplying a high level signal to the word line WL11, the transistor QN22 is turned on. As a result, the store node N22 is at the same low level as that on the bit line BL11 bar, the store node N21 is at the high level, and the memory cell is in the second state. When the inversion circuits INV21 and INV22 maintain this state, 1-bit data is stored in the memory cell.
Further, when a high level reset signal is input to the gate of the transistor QN21, the transistor QN21 is turned on. As a result, the store node N21 is at a low level, the store node N22 is at a high level, and the memory cell is in the first state.
[0046]
Next, a data read operation from the memory cell will be described with reference to FIGS.
When reading data through the write / read port, first, the precharge circuit 11 precharges the bit line BL11 bar. At this time, a low-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 12, and a low-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 12. When the low-level PC bar signal is input to the gate, the transistors QP11 and QP14 in the sense amplifier 12 are turned on, and the transistors QP12 and QP13 in the sense amplifier 12 are turned off. When a low-level SAON signal is input to the gate, the transistor QN13 in the sense amplifier 12 is turned off.
[0047]
After the precharge of the bit line BL11 bar by the precharge circuit 11 is completed, a high level signal is supplied to the word line WL11, and the transistor QN22 in the memory cell is turned on. As a result, the bit line BL11 bar becomes the same as the level of the store node N22. On the other hand, at this time, a high-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 12, and a high-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 12. When a high-level PC bar signal is input to the gate, the transistors QP11 and QP14 in the sense amplifier 12 are turned off. When a high level SAON signal is input to the gate, the transistor QN13 in the sense amplifier 12 is turned on.
[0048]
Here, when the bit line BL11 bar is at a high level, that is, when the store node N22 is at a high level, the transistor QN12 in the sense amplifier 12 is turned on, and the drain of the transistor QN12 in the sense amplifier 12 is at a low level. As a result, the second output signal of the sense amplifier 12 becomes low level.
Further, the transistor QN11 in the sense amplifier 12 is turned off, the transistor QP12 in the sense amplifier 12 is turned on, and the transistor QP13 in the sense amplifier 12 is turned off. As a result, the drain of the transistor QP12 in the sense amplifier 12 becomes high level. Accordingly, the first output signal of the sense amplifier 12 is at a high level.
[0049]
On the other hand, when the bit line BL11 bar is at a low level, that is, when the store node N22 is at a low level, the transistor QN12 in the sense amplifier 12 is turned off. Further, the gate of the transistor QN11 in the sense amplifier 12 becomes high level due to the remaining charge, the transistor QN11 in the sense amplifier 12 is turned on, and the drain of the transistor QN11 in the sense amplifier 12 becomes low level. As a result, the transistor QP13 in the sense amplifier 12 is turned on, and the drain of the transistor QP13 in the sense amplifier 12 is at a high level. Accordingly, the first output signal of the sense amplifier 12 is at a low level, and the second output signal is at a high level.
[0050]
Thus, by detecting the level of the bit line BL11 bar using the sense amplifier 12, 1-bit data stored in the memory cell is read out through the write / read port.
[0051]
On the other hand, when data is read using the read-only port, first, the precharge circuit 31 precharges the bit line BL12 bar. At this time, the low-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 32, and the low-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 32. When the low-level PC bar signal is input to the gate, the transistors QP11 and QP14 in the sense amplifier 32 are turned on, and the transistors QP12 and QP13 in the sense amplifier 32 are turned off. When a low level SAON signal is input to the gate, the transistor QN13 in the sense amplifier 32 is turned off.
[0052]
After the precharge circuit 31 finishes precharging the bit line BL12 bar, a high level signal is supplied to the word line WL12, and the transistor QN23 in the memory cell is turned on. As a result, the bit line BL12 bar becomes the same as the level of the store node N22. On the other hand, at this time, a high-level PC bar signal is input to the gates of the transistors QP11 and QP14 in the sense amplifier 32, and a high-level SAON signal is input to the gate of the transistor QN13 in the sense amplifier 32. When the high-level PC bar signal is input to the gate, the transistors QP11 and QP14 in the sense amplifier 32 are turned off. When a high level SAON signal is input to the gate, the transistor QN13 in the sense amplifier 32 is turned on.
[0053]
Here, when the bit line BL12 bar is at high level, that is, when the store node N22 is at high level, the transistor QN12 in the sense amplifier 32 is turned on, and the drain of the transistor QN12 in the sense amplifier 32 is at low level. As a result, the second output signal of the sense amplifier 32 becomes low level.
Further, the transistor QN11 in the sense amplifier 32 is turned off, the transistor QP12 in the sense amplifier 32 is turned on, and the transistor QP13 in the sense amplifier 32 is turned off. As a result, the drain of the transistor QP12 in the sense amplifier 32 becomes high level. Therefore, the first output signal of the sense amplifier 32 is at a high level.
[0054]
On the other hand, when the bit line BL12 bar is at a low level, that is, when the store node N32 is at a low level, the transistor QN12 in the sense amplifier 32 is turned off. Further, the gate of the transistor QN11 in the sense amplifier 32 becomes high level due to the remaining charge, the transistor QN11 in the sense amplifier 32 is turned on, and the drain of the transistor QN11 in the sense amplifier 32 becomes low level. As a result, the transistor QP13 in the sense amplifier 32 is turned on, and the drain of the transistor QP13 in the sense amplifier 32 is at a high level. Therefore, the first output signal of the sense amplifier 32 is at a low level, and the second output signal is at a high level.
[0055]
In this way, by detecting the level of the bit line BL12 bar using the sense amplifier 32, 1-bit data stored in the memory cell is read through the read-only port.
[0056]
As described above, according to the semiconductor integrated circuit according to the present embodiment, the number of bit lines per port of the memory cell can be reduced to 1 while simplifying the circuit configuration of the sense amplifiers 12 and 32. The chip area can be reduced and the cost can be reduced.
[0057]
Next, a third embodiment of the present invention will be described. FIG. 6 shows a part of a semiconductor integrated circuit according to the third embodiment of the present invention. This semiconductor integrated circuit includes a memory cell array including a plurality of SRAM cells arranged in a matrix. FIG. 6 shows eight memory cells 110, 111, 120, 121, 130, 131, 140, 141 in two arbitrary columns. The memory cells 110, 120, 130, and 140 are connected to the bit line BL21 bar, and the memory cells 111, 121, 131, and 141 are connected to the bit line BL22 bar. In addition, this semiconductor integrated circuit includes a write circuit 210 for writing data to the memory cells 110, 120, 130, 140, a precharge circuit 220 for precharging the bit line BL21 bar, and memory cells 110, 120, 130. , 140 for reading data, a write circuit 211 for writing data to the memory cells 111, 121, 131, 141, a precharge circuit 221 for precharging the bit line BL22 bar, and a memory cell A sense amplifier 231 for reading data from 111, 121, 131, and 141, and a potential generation circuit 200 that outputs a predetermined reference potential to the sense amplifiers 230 and 231 are included. One memory cell can store information corresponding to 1 bit, and the information stored in the memory cells 110, 120, 130, and 140 can be read by the sense amplifier 230 via the bit line BL21 bar. The information stored in the memory cells 111, 121, 131, 141 can be read out by the sense amplifier 231 through the bit line BL22 bar. Note that the configuration of the memory cells 110, 111, 120, 121, 130, 131, 140, and 141 is the same as that of the memory cell shown in FIG.
In the semiconductor integrated circuit shown in FIG. 6, the peripheral circuit is configured so that data cannot be read / written simultaneously with respect to a plurality of memory cells in the same column.
[0058]
FIG. 7 is a circuit diagram of a potential generation circuit included in the semiconductor integrated circuit of FIG. As shown in FIG. 7, the potential generation circuit includes a P-channel MOS transistor QP35, a capacitor C31, and an inverting circuit INV31.
The source of the transistor QP35 in the potential generation circuit 200 is the power supply potential V on the high potential side._DDThe drain is connected to one end of the capacitor C31. A PC bar signal that is at a low level is applied to the gate of the transistor QP35 while the precharge circuit 220 precharges the bit line BL21 bar or while the precharge circuit 221 precharges the bit line BL22 bar. Is entered. The PC bar signal is also input to the inverting circuit INV31, and the output of the inverting circuit INV31 is connected to the other end of the capacitor C31.
The potential generation circuit 200 includes a potential V at the drain of the transistor QP35 and one end of the capacitor C31._REFIs output to the sense amplifiers 230 and 231 as an output potential.
[0059]
FIG. 8 is a circuit diagram of the sense amplifier 230 included in the semiconductor integrated circuit of FIG. As shown in FIG. 8, sense amplifier 230 includes P channel MOS transistors QP31-QP34 and N channel MOS transistors QN31-QN33.
The transistors QP31 and QP32 and the transistors QP33 and QP34 in the sense amplifier 230 are connected in parallel, and the sources of the transistors QP31 to QP34 are the power supply potential V on the high potential side._DDIt is connected to the. The gate of the transistor QP32 is connected to the drains of the transistors QP33 and QP34, and the gate of the transistor QP33 is connected to the drains of the transistors QP31 and QP32.
A PC bar signal is input to the gates of the transistors QP31 and QP34.
[0060]
The drain of the transistor QN31 is connected to the drains of the transistors QP31 and QP32, and the gate of the transistor QN31 is connected to the output potential V of the potential generation circuit 200._REFIs entered. The source of the transistor QN31 is connected to the drain of the transistor QN33.
The drain of the transistor QN32 is connected to the drains of the transistors QP33 and QP34, the gate of the transistor QN32 is connected to the bit line BL21 bar, and the source of the transistor QN32 is connected to the drain of the transistor QN33.
[0061]
The source-drain path of the transistor QN33 is connected to the sources of the transistors QN31 and QN32 and the power supply potential V on the low potential side._SS(In this case, ground potential). A SAON signal for turning on the sense amplifier 230 when the level is high is input to the gate of the transistor QN33.
In the sense amplifier 230, the level of the drain of the transistor QP31, the drain of the transistor QP32, or the drain of the transistor QN31 becomes the first output signal, and the level of the drain of the transistor QP33, the drain of the transistor QP34, or the drain of the transistor QN32 Becomes the second output signal.
Note that the circuit configuration of the sense amplifier 231 is the same as that of the sense amplifier 230 shown in FIG.
[0062]
Next, a data read operation from the memory cell will be described with reference to FIGS.
In the operation of reading data from the memory cells 110, 120, 130, and 140, first, the precharge circuit 220 precharges the bit line BL21 bar. At this time, the low-level PC bar signal is input to the transistors QP35 and inverting circuit 31 in the potential generation circuit 200 and the gates of the transistors QP31, QP34, and QP35 in the sense amplifier 230, and the low-level SAON The signal is input to the gate of transistor QN33 in sense amplifier 230.
[0063]
When a low-level PC bar signal is input to the gate of the transistor QP35 in the potential generation circuit 200, the transistor QP35 is turned on. Further, the inverting circuit INV31 outputs a high level signal. Therefore, the output potential V of the potential generating circuit 200 is_REFBecomes high level.
When a low-level PC bar signal is input to the gates of the transistors QP31 and QP34 in the sense amplifier 230, the transistors QP31 and QP34 are turned on, and the transistors QP32 and QP33 are turned off. Further, when a low-level SAON signal is input to the gate, the transistor QN33 is turned off.
[0064]
After the precharge of the bit line BL21 bar by the precharge circuit 220 is completed, a high level signal is supplied to the word line WL1, and the transistor QN2 in the memory cell is turned on. As a result, the bit line BL21 bar becomes the same as the level of the store node N2. On the other hand, at this time, a high-level PC bar signal is input to the transistors QP35 and inverting circuit 31 in the potential generation circuit 200 and the gates of the transistors QP31, QP34, and QP35 in the sense amplifier 230, The SAON signal is input to the gate of the transistor QN33 in the sense amplifier 230.
[0065]
When a high-level PC bar signal is input to the gate of the transistor QP35 in the potential generation circuit 200, the transistor QP35 is turned off. Further, the inverting circuit INV31 outputs a low level signal. At this time, the output potential V of the potential generation circuit 200_REFIs a predetermined intermediate potential determined by the capacitance of the capacitor C31. In the present embodiment, the capacitance of the capacitor C31 is the output potential V_REFIs set to be about 0.1 to 0.2 V lower than the precharge potential of the bit line BL21 bar.
When a high-level PC bar signal is input to the gates of the transistors QP31 and QP34 in the sense amplifier 230, the transistors QP31 and QP34 are turned off. Further, when a high-level SAON signal is input to the gate of the transistor QN33 in the differential amplifier 54, the transistor QN33 is turned on.
[0066]
Here, the potential of the bit line BL21 bar is the output potential V of the potential generation circuit 200._REFIf it is higher, the transistor QN32 is turned on, and the drain of the transistor QN32 is at a low level. As a result, the second output signal of the sense amplifier 230 is at a low level.
Further, the transistor QN31 is turned off, the transistor QP32 is turned on, and the transistor QP33 is turned off. As a result, the drain of the transistor QP32 is at a high level. Accordingly, the first output signal of the sense amplifier 230 is at a high level.
[0067]
On the other hand, when the bit line BL21 bar is at a low level, that is, when the store node N2 is at a low level, the transistor QN32 is turned off. Further, the transistor QN31 is turned on, and the drain of the transistor QN31 is at a low level. As a result, the transistor QP33 is turned on, and the drain of the transistor QP33 is at a high level. Accordingly, the first output signal of the sense amplifier 230 is at a low level, and the second output signal is at a high level.
[0068]
Thus, by detecting the level of the bit line BL21 bar using the sense amplifier 230, 1-bit data stored in the memory cell is read.
[0069]
As described above, according to the semiconductor integrated circuit of this embodiment, the number of bit lines per column of memory cells can be reduced to 1 while simplifying the circuit configuration of the sense amplifiers 230 and 231. The chip area can be reduced and the cost can be reduced.
Further, according to the semiconductor integrated circuit according to the present embodiment, the potential generating circuit 200 has the predetermined potential V determined by the capacitance of the capacitor C31._REF, And the sense amplifiers 230 and 231_REFSince the signal is output according to the potential difference between the bit line BL21 and the bit line BL21 bar, the operable power supply voltage (V_DD-V_SS) Can be made wider than that of the semiconductor integrated circuit according to the first embodiment.
[0070]
As shown in FIG. 9, the output terminal of the potential generation circuit 200 and the input terminals of the sense amplifiers 230 and 231 and the power supply potential V on the low potential side._SSIs connected to the capacitor C32 to establish a potential V_REFCan be made more stable.
[0071]
Next, a fourth embodiment of the present invention will be described. FIG. 10 shows a part of a semiconductor integrated circuit according to the fourth embodiment of the present invention. This semiconductor integrated circuit includes a memory cell array including a plurality of SRAM cells arranged in a matrix. FIG. 10 shows eight memory cells 310, 311, 320, 321, 330, 331, 340, and 341 in arbitrary two columns. The memory cells 310, 320, 330, and 340 are connected to the bit lines BL31 bar and BL32 bar, and the memory cells 311, 321, 331, and 341 are connected to the bit lines BL33 bar and BL34 bar. The semiconductor integrated circuit also includes a write circuit 410 for writing data to the memory cells 310, 320, 330, and 340, precharge circuits 420 and 421 for precharging the bit lines BL31 and BL32, respectively, and a memory Sense amplifiers 430 and 431 for reading data from the cells 310, 320, 330, and 340, a write circuit 411 for writing data to the memory cells 311, 321, 331, and 341, and bit lines BL33 and BL34 Precharge circuits 422 and 423 for performing charging, and sense amplifiers 432 and 433 for reading data from the memory cells 311, 321, 331, and 341 are included. Information corresponding to 1 bit can be stored in one memory cell, and the information stored in the memory cells 310, 320, 330, and 340 is sensed via the bit line BL31 bar or the bit line BL32 bar. The information stored in the memory cells 311, 321, 331, and 341 can be read by the amplifier 430 or 431, and can be read by the sense amplifier 432 or 433 via the bit line BL 33 bar or the bit line BL 34 bar. it can.
[0072]
In the semiconductor integrated circuit shown in FIG. 10, the peripheral circuit is configured so that data cannot be read / written simultaneously with respect to memory cells having the same address. On the other hand, it is possible to simultaneously write data into the memory cell 310 via the bit line BL31 bar and read data from the memory cell 320 via the bit line BL32 bar.
The circuit configuration of the memory cells 310, 311, 320, 321, 330, 331, 340, and 341 in this embodiment is the same as the circuit configuration of the memory cell shown in FIG. The circuit configuration is the same as that of the sense amplifier 230 shown in FIG.
[0073]
According to the semiconductor integrated circuit according to the present embodiment, the number of bit lines per port of the memory cell can be reduced to 1 while simplifying the circuit configuration of the sense amplifiers 430 to 433, thereby reducing the chip area. And cost can be reduced.
[0074]
【The invention's effect】
As described above, according to the present invention, in a semiconductor integrated circuit including memory cells, the number of bit lines can be reduced while simplifying the circuit configuration of the readout circuit.
[Brief description of the drawings]
FIG. 1 is a diagram showing a partial configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration of the memory cell of FIG. 1;
FIG. 3 is a diagram illustrating a circuit configuration of the sense amplifier of FIG. 1;
FIG. 4 is a diagram showing a partial configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a circuit configuration of the memory cell of FIG. 4;
FIG. 6 is a diagram showing a partial configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
7 is a diagram showing a circuit configuration of the potential generation circuit of FIG. 6;
8 is a diagram showing a circuit configuration of the sense amplifier of FIG. 6;
FIG. 9 is a diagram showing a configuration of a modified example of the semiconductor integrated circuit according to the third embodiment of the present invention.
FIG. 10 is a diagram showing a partial configuration of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 11 is a diagram showing a partial configuration of a conventional semiconductor integrated circuit.
12 is a diagram showing a circuit configuration of the memory cell of FIG. 11;
13 is a diagram showing a circuit configuration of the sense amplifier of FIG. 11. FIG.
[Explanation of symbols]
1-4, 21-24, 71-74, 110, 111, 120, 121, 130, 131, 140, 141, 310, 311, 320, 321, 330, 331, 340, 341 Memory cells
10, 80, 210, 211, 410, 411 Write circuit
11, 31, 81, 220, 221 and 420 to 423 precharge circuit
12, 32, 52, 62, 82, 230, 231, 430 to 433 sense amplifier
200 Potential generation circuit
BL1 bar, BL11 bar, BL12 bar, BL21 bar, BL22 bar, BL31 bar, BL32 bar, BL33 bar, BL34 bar, BL41, BL41 bar Bit line
C31 and C32 capacitors
INV1, INV2, INV21, INV22, INV31, INV41, INV42 Inversion circuit
QN1, QN2, QN11 to QN13, QN21 to QN23, QN31 to QN33, QN41, QN42, QN51 to QN53 N-channel transistors
QP11 to QP14, QP31 to QP35, QP51 to QP54 P-channel transistors
WL1, WL11, WL12, WL41 Word line

Claims

(L × M) memory cells arranged in a matrix of L rows and M columns (L and M are natural numbers), each having N (N is a natural number) ports. M) memory cells;
(M × N) bit lines respectively connected to the N ports of the memory cells in each column;
L word lines for selecting one of the memory cells in each column;
Connected to the memory cells of each column via the (M × N) bit lines, and reads data stored in the memory cell selected by one of the L word lines (M × N). ) Readout circuits;
Equipped with,
The readout circuit comprises:
The source is connected to the second power supply potential, the drain is the first output terminal of the readout circuit, and one of the (M × N) bit lines is precharged to the gate. A first P-channel transistor to which a first signal having a low level is input,
A second P-channel transistor having a source connected to the second power supply potential and a drain connected to the drain of the first P-channel transistor;
A third P-channel transistor having a source connected to the second power supply potential and a gate connected to the drains of the first and second P-channel transistors;
The source is connected to the second power supply potential, and the drain serving as the second output terminal of the readout circuit is connected to the gate of the second P-channel transistor and the drain of the third transistor, A fourth P-channel transistor to which the first signal is input;
The drain is connected to the drains of the first and second P-channel transistors, the gate is the gate of the second P-channel transistor, the drain of the third P-channel transistor, and the fourth P-channel transistor. A first N-channel transistor connected to the drain;
The drain is connected to the gate of the second P-channel transistor, the drain of the third and fourth P-channel transistors, and the gate of the first N-channel transistor, and the gate is the (M × N) gates. A second N-channel transistor connected to one of the bit lines;
The drain is connected to the sources of the first and second N-channel transistors, the source is connected to the first power supply potential, and the gate receives a second signal that is at a high level when operating the readout circuit. And a third N-channel transistor .

The memory cell is
A first inverting circuit having an input connected to the first store node and an output connected to the second store node;
A second inverting circuit having an input connected to the second store node and an output connected to the first store node;
A first transistor connected between the source-drain paths of the first store node and the first power supply potential,
Source ~ drain path connected between one of said second store node the (M × N) of bit lines,
Second to (N + 1) -th transistors whose gates are connected to one of the L word lines;
The semiconductor integrated circuit according to claim 1, further comprising:

(L × M) memory cells arranged in a matrix of L rows and M columns (L and M are natural numbers), each having N (N is a natural number) ports. M) memory cells;
(M × N) bit lines respectively connected to the N ports of the memory cells in each column;
L word lines for selecting one of the memory cells in each column;
Connected to the memory cells of each column via the (M × N) bit lines, and reads data stored in the memory cell selected by one of the L word lines (M × N). ) Readout circuits;
A potential generation circuit that generates and outputs a predetermined potential ;
Equipped with,
The read circuit, and a potential difference to amplify the output of one of the potentials of the potential output the potential generation circuit is the (M × N) of bit lines,
The potential generating circuit is
An inverting circuit that inverts and outputs a first signal that is at a low level while one of the (M × N) bit lines is being precharged;
A fifth P-channel transistor in which a source is connected to a second power supply potential, a drain is an output terminal of the potential generation circuit, and the first signal is input to a gate; and a fifth P-channel transistor A capacitor connected between the drain and the output of the inverting circuit;
A semiconductor integrated circuit comprising:

The readout circuit comprises:
Source connected to said second power supply potential, the drain has a first output terminal of the readout circuit, a first P-channel transistor prior Symbol first signal is inputted to the gate,
Source connected to said second power supply potential, and a second P-channel transistor having a drain connected to a drain of said first P-channel transistor,
Source connected to said second power supply potential, and a third P-channel transistor whose gate is connected to the drain of said first and second P-channel transistor,
Source connected to said second power supply potential, a drain which is the second output of the readout circuit is connected to the drain and the gate of said third transistor of said second P-channel transistor, the gate A fourth P-channel transistor to which the first signal is input;
A first N-channel transistor having a drain connected to the drains of the first and second P-channel transistors and a gate to which the potential output from the potential generation circuit is input;
Drain and a gate of said second P-channel transistor, is connected to the drain of said third and fourth P-channel transistor, a gate connected to one of the (M × N) of bit lines Two N-channel transistors;
The drain is connected to the sources of the first and second N-channel transistors, the source is connected to the first power supply potential, and the gate receives a second signal that is at a high level when operating the readout circuit. The semiconductor integrated circuit according to claim 3 , further comprising: a third N-channel transistor.

The potential generation circuit, wherein the (M × N) semiconductor integrated circuit according to claim 3, wherein outputting the 0.1~0.2V potential lower than the precharge potential of the bit line.

The semiconductor according to any one of claims 3-5 further connected second capacitor comprises between said first power supply potential and the input terminal of the output end or the reading circuit of the voltage generating circuit Integrated circuit.