JP4109270B2 - CDMA signal analyzer - Google Patents

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Description

本発明は入力された被測定信号であるＣＤＭＡ信号の各拡散ファクターの各チャネルにおける信号を解析するＣＤＭＡ信号解析装置に関する。   The present invention relates to a CDMA signal analyzing apparatus for analyzing a signal in each channel of each spreading factor of a CDMA signal that is an input signal under measurement.

第３世代の移動通信システムにおける無線通信方式の一つとして、Ｗ―ＣＤＭＡ（Wideband Code Division Multiple Access 広帯域符号分割多元接続）が提唱されている。この通信方式を用いる場合、基地局と移動局（携帯電話）との間で送受される信号内には、Ｗ―ＣＤＭＡの通信規格（３ＧＰＰ）に従って送受信される多数のデータが多重化されて組込まれている。   As one of the wireless communication systems in the third generation mobile communication system, W-CDMA (Wideband Code Division Multiple Access) has been proposed. When this communication method is used, a large number of data transmitted and received according to the W-CDMA communication standard (3GPP) are multiplexed and incorporated in a signal transmitted and received between a base station and a mobile station (mobile phone). It is.

図１７に、Ｗ―ＣＤＭＡにおける送信側の各チャネルの送信データＤ０〜Ｄｎの多重化手法を示す。各送信データＤ０〜Ｄｎは、変調部１で例えばＱＰＳＫ等の変調方式で位相変調され、拡散部２においてそれぞれ異なる拡散コード（直交可変拡散符号）ｗ０〜ｗｎでコード拡散されたのち、加算器３で加算された後、スクランブル回路４にてスクランブルコードが乗算され、ＳＣＨ付加部５でＳＣＨ（Synchronization Channel 同期チャネル）が付加されて、３．８４ＭHzのチップ（chip）データとして高周波回路（ＲＦ）６で高周波信号に変換されてアンテナ７から電波出力される。   FIG. 17 shows a multiplexing method of transmission data D0 to Dn of each channel on the transmission side in W-CDMA. The transmission data D0 to Dn are phase-modulated by the modulation unit 1 using a modulation scheme such as QPSK, for example, and spread by the spreading unit 2 using different spreading codes (orthogonal variable spreading codes) w0 to wn. Is added by the scramble circuit 4 and is then multiplied by a scramble code, and an SCH (Synchronization Channel synchronization channel) is added by the SCH addition unit 5 to provide a high frequency circuit (RF) 6 as 3.84 MHz chip data. Is converted into a high-frequency signal and output from the antenna 7 as a radio wave.

次に、拡散部２において各送信データＤ０〜Ｄｎを拡散する拡散コードの構成を図１８を用いて説明する。このＣＤＭＡ方式の拡散コードは図示するようにツリー構造に構成されており、拡散コード８の拡散コード長４、８、１６、３２、６４、１２８、２５６、５１２に応じてそれぞれ拡散ファクター（Spreading Factor）９（ＳＦ４、ＳＦ８、ＳＦ１６、ＳＦ３２、ＳＦ６４、ＳＦ１２８、ＳＦ２５６、ＳＦ５１２）が定義されている。なお、図１８においては、ＳＦ３２〜ＳＦ５１２の各拡散ファクター９は省略されている。   Next, the configuration of a spreading code for spreading the transmission data D0 to Dn in the spreading unit 2 will be described with reference to FIG. The spreading code of the CDMA system is configured in a tree structure as shown in the figure, and the spreading code (Spreading Factor) is set according to the spreading code lengths 4, 8, 16, 32, 64, 128, 256, 512 of the spreading code 8, respectively. ) 9 (SF4, SF8, SF16, SF32, SF64, SF128, SF256, SF512) is defined. In FIG. 18, each diffusion factor 9 of SF32 to SF512 is omitted.

それぞれの拡散ファクター９には、所属する拡散コード８の拡散コード長分の拡散コード８が割付られている。例えば、拡散ファクターＳＦ９には、チャネルＣＨ０〜ＣＨ７のそれぞれ符号長を８で構成する合計８個の拡散コード８が一定法則に従って割付られている。   Each spreading factor 9 is assigned a spreading code 8 corresponding to the spreading code length of the spreading code 8 to which it belongs. For example, a total of eight spreading codes 8 each having a code length of 8 for channels CH0 to CH7 are assigned to the spreading factor SF9 according to a certain rule.

Ｗ―ＣＤＭＡにおいて送信側から出力されるデータの伝送速度は固定（３．８４Ｍcpsであり、１フレーム長（時間）も固定（１０ｍｓ）であるので、この１フレームに含まれるチップデータ数も一定（＝３８４００）である。したがって、送信側において、送信すべきデータの数と、データ（情報）の種類（英数データ、音声、画像ｅｔｃ）によって、採用する拡散コード８の符号長（拡散ファクター９）を選択設定する。   In W-CDMA, the transmission rate of data output from the transmission side is fixed (3.84 Mcps, and the length (time) of one frame is also fixed (10 ms). Therefore, the number of chip data included in one frame is also constant ( Therefore, on the transmission side, the code length (spreading factor 9) of the spread code 8 to be adopted depends on the number of data to be transmitted and the type of data (information) (alphanumeric data, sound, image etc). ) Is selected and set.

この場合、選択された拡散コード８から分岐した（枝分かれした）下位の拡散ファクター９に所属する全部の拡散コード８、及び選択された拡散コード８の上位の系列の各拡散コード８は選択禁止となる。これは、自己の拡散コード８と自己から枝分かれした下位の拡散ファクター９の拡散コード８又は自己の上位の系列の拡散コード８とが同時に選択されると、逆拡散した場合に、どの拡散コード８で拡散された送信データであるかの区別が付かないからである。   In this case, all the spreading codes 8 belonging to the lower spreading factor 9 branched (branched) from the selected spreading code 8 and each spreading code 8 of the higher sequence of the selected spreading code 8 are prohibited from being selected. Become. This is because when the spreading code 8 of the lower spreading factor 9 branched from itself or the spreading code 8 of the higher sequence of the self is selected at the same time, which spreading code 8 is despread. This is because it is not possible to distinguish whether the transmission data is spread by the.

したがって、このツリー構造に構成された拡散コード群における拡散部２に採用可能な拡散コード８の最大数は５１２となる。   Therefore, the maximum number of spreading codes 8 that can be adopted by the spreading unit 2 in the spreading code group configured in this tree structure is 512.

Ｗ―ＣＤＭＡにおける送信側の各送信データＤ０〜Ｄｎは、変調部１にて、ＱＰＳＫ（Quadrature phase shift keying ４位相偏移変調）の変調方式で変調されている。さらに、近年、このＷ―ＣＤＭＡを基礎として、パケット通信速度を上昇させた第３．５世代の移動通信システム（３．５Ｇ）のＨＳＤＰＡ（High Speed Downlink Packet Access）の規格が検討されている。このＨＳＤＰＡにおいては、各送信データＤ０〜ＤｎはＱＰＳＫの他に１６ＱＡＭ（Quadrature amplitude modulation）の変調方式が採用可能である。   Each transmission data D0 to Dn on the transmission side in W-CDMA is modulated by a modulation unit 1 using a modulation scheme of QPSK (Quadrature phase shift keying four phase shift keying). Further, in recent years, a standard of HSDPA (High Speed Downlink Packet Access) of the 3.5th generation mobile communication system (3.5G) that has increased the packet communication speed based on the W-CDMA has been studied. In this HSDPA, each transmission data D0 to Dn can adopt a modulation method of 16QAM (Quadrature amplitude modulation) in addition to QPSK.

図１９に、基地局（送信側）から各携帯端末に送信される下りのＷ―ＣＤＭＡ信号（被測定信号ａ）の伝送フォーマットを有する。例えば１０ｍｓの時間幅（チップ数＝３８４００）を有する１フレームは１５個のスロット１０で構成されている。   FIG. 19 shows a transmission format of a downlink W-CDMA signal (measured signal a) transmitted from the base station (transmission side) to each mobile terminal. For example, one frame having a time width of 10 ms (number of chips = 38400) is composed of 15 slots 10.

１０ｍｓ／１５＝０．６６７ｍｓの時間幅（チップ数＝３８４００／１５＝２５６０）を有する各スロット１０内には、このスロット１０の長さ一杯に、コード拡散化されかつスクランブル化された送信（チャネル）データ１２と、スロット１０の先頭位置に送信（チャネル）データ１２に加算されたＰ−ＳＣＨとＳ―ＳＣＨとからなるＳＣＨ１１とが設けられている。なお、Ｐ−ＳＣＨはスロット１０の同期に用いられる。一方、Ｓ−ＳＣＨはスクランブルコード（Scrambling Code）の同定にも使用される。   Within each slot 10 having a time width of 10 ms / 15 = 0.667 ms (number of chips = 38400/15 = 2560), a code spread and scrambled transmission (channel ) The data 12 and the SCH 11 including the P-SCH and the S-SCH added to the transmission (channel) data 12 are provided at the head position of the slot 10. The P-SCH is used for slot 10 synchronization. On the other hand, S-SCH is also used for identification of a scramble code.

したがって、このようなＷ―ＣＤＭＡの無線通信方式を採用した移動通信システムおける基地局から各移動局（携帯電話）へ送信される電波のＷ―ＣＤＭＡ信号が上述した規格を満たしていることを試験する必要がある。   Therefore, it is tested that the W-CDMA signal of the radio wave transmitted from the base station to each mobile station (mobile phone) in the mobile communication system adopting such a W-CDMA wireless communication system satisfies the above-mentioned standard. There is a need to.

このＷ―ＣＤＭＡ信号の信号品質の１つとして「ビット誤り」がある。各移動局（携帯電話）で受信したＷ―ＣＤＭＡ信号には、図１７に示す基地局の各部１〜６において発生する雑音等に起因してビット誤り（Bit Error）が生じるとともに、基地局から各移動局へ電波伝送期間中に雑音等に起因してビット誤りが生じる。   One of the signal qualities of this W-CDMA signal is “bit error”. In the W-CDMA signal received by each mobile station (mobile phone), a bit error (Bit Error) occurs due to noise generated in each unit 1 to 6 of the base station shown in FIG. Bit errors occur due to noise or the like during radio wave transmission to each mobile station.

この「ビット誤り」を定量的に評価する手法を説明する。基地局から既知の各送信データＤ０〜Ｄｎを組込んだ例えばＷ―ＣＤＭＡ信号からなる試験用の信号を送信する。試験装置でこの信号（被測定信号）を受信して、この被測定信号を復調して、元の各チャネルの各送信データＤ０〜Ｄｎに対応する各受信データＲ０〜Ｒｎを得る。各受信データＲ０〜Ｒｎと各送信データＤ０〜Ｄｎとを比較することによって、この各受信データＲ０〜Ｒｎに含まれるビット誤りを検出する。そして、例えば、１０００個等の基準データ数に対するビット誤り数の割合を「ビット誤り率」と定義している。   A method for quantitatively evaluating this “bit error” will be described. A test signal composed of, for example, a W-CDMA signal incorporating each transmission data D0 to Dn known from the base station is transmitted. The test apparatus receives this signal (signal under measurement) and demodulates the signal under measurement to obtain reception data R0 to Rn corresponding to the transmission data D0 to Dn of the original channels. By comparing each received data R0 to Rn with each transmitted data D0 to Dn, a bit error included in each received data R0 to Rn is detected. For example, the ratio of the number of bit errors to the number of reference data such as 1000 is defined as “bit error rate”.

なお、特許文献１には、入力したＣＤＭＡ信号を復調して、復調後のデータ信号のビット誤り率（ＢＥＲ）をほほ実時間で測定する技術が開示されている。
特開２００４−９６２６３号公報 Patent Document 1 discloses a technique for demodulating an input CDMA signal and measuring the bit error rate (BER) of the demodulated data signal in almost real time.
JP 2004-96263 A

しかしながら、Ｗ―ＣＤＭＡ信号の各フレームには、図１９に示すように、複数のスロット１０が組込まれ、各スロット１０内には、このスロット１０の長さ一杯に配置された送信データ１２と、スロット１０の先頭位置に送信データ１２に加算されたＳＣＨ１１とが設けられている。   However, as shown in FIG. 19, a plurality of slots 10 are incorporated in each frame of the W-CDMA signal, and in each slot 10, transmission data 12 arranged to the full length of the slot 10, The SCH 11 added to the transmission data 12 is provided at the head position of the slot 10.

すなわち、Ｗ―ＣＤＭＡ信号においては、１スロット１０内において時間経過に伴って信号構成が変化する。時間経過に伴って信号構成が変化することは、時間経過に伴ってこのＷ―ＣＤＭＡ信号の作成に関与する回路部材が変化する。各回路部材毎にビット誤り発生に対する影響度が異なると考えられる。   That is, in the W-CDMA signal, the signal configuration changes with time in one slot 10. When the signal configuration changes with time, the circuit members involved in the creation of the W-CDMA signal change with time. It is considered that the degree of influence on the occurrence of bit errors is different for each circuit member.

したがって、Ｗ―ＣＤＭＡ信号において、各フレーム内の各時間位置におけるビット誤り率やビット誤り数は一様でないと推定できる。しかしながら、上述した従来の「ビット誤り率」の測定手法においては、Ｗ―ＣＤＭＡ信号の全時間領域に亘って、ビット誤りは均一に生じると見なして、「ビット誤り率」を算出しているので、たとえ、フレーム内の特定時間位置にビット誤りが多発したとしても、この現象を確認できない。   Therefore, in the W-CDMA signal, it can be estimated that the bit error rate and the number of bit errors at each time position in each frame are not uniform. However, in the conventional “bit error rate” measurement method described above, the bit error rate is calculated by assuming that bit errors occur uniformly over the entire time domain of the W-CDMA signal. Even if bit errors frequently occur at specific time positions in the frame, this phenomenon cannot be confirmed.

したがって、大きな「ビット誤り率」が測定されたとしても、このビット誤りの発生原因の究明を効率的に実施できない問題がある。   Therefore, even if a large “bit error rate” is measured, there is a problem that the cause of the bit error cannot be investigated efficiently.

本発明はこのような事情に鑑みてなされたものであり、ＣＤＭＡ信号の１フレームや１スロット内の各時間位置におけるビット誤り数やビット誤り率等のビット誤り値を求めることによって、たとえ、フレーム内やスロット内の特定時間位置にビット誤りが多発したとしても、この現象を確実に確認でき、大きなビット誤りの発生原因の究明を効率的に実施できるＣＤＭＡ信号解析装置を提供することを目的とする。   The present invention has been made in view of such circumstances. By obtaining bit error values such as the number of bit errors and the bit error rate at each time position in one frame or one slot of a CDMA signal, It is an object of the present invention to provide a CDMA signal analyzing apparatus that can confirm this phenomenon even when bit errors frequently occur in a specific time position within a slot or slot, and can efficiently investigate the cause of occurrence of a large bit error. To do.

本発明は、入力された被測定信号である１フレームが複数スロットで構成されたＣＤＭＡ信号の各拡散ファクターの各チャネルにおける信号を解析するＣＤＭＡ信号解析装置に適用される。   The present invention is applied to a CDMA signal analyzing apparatus for analyzing a signal in each channel of each spreading factor of a CDMA signal in which one frame as an input signal to be measured is composed of a plurality of slots.

そして、上記課題を解消するために、本発明のＣＤＭＡ信号解析装置においては、入力された被測定信号からフレーム同期がとれたチップデータを作成し、作成したチップデータをチャネル毎の拡散ファクターに対応する拡散コードで逆拡散して各チャネルのシンボルデータとして出力する入力処理部と、この入力処理部から順次出力される各チャネルのシンボルデータにおける１フレーム分の各チャネルのシンボルデータを順次記憶していく１フレームシンボルデータメモリと、この１フレームシンボルデータメモリから読出した１フレーム分の各チャネルのシンボルデータを用いて、各チャネルのシンボルデータのビット誤りを順次検出していくビット誤り検出部と、このビット誤り検出部から順次出力される１フレーム分のビット誤りを用いて、各チャネルのビット誤り値をスロット単位で順次算出していくビット誤り値算出部と、このビット誤り値算出部で算出された１フレーム分の時系列的なスロット単位のビット誤り値をビット誤り値特性として表示器にグラフィック表示するビット誤り値特性表示手段と、ビット誤り検出部でビット誤り検出されたシンボルデータのコンスタレーションのシンボル点の種別を、各フレームにおけるスロット単位で集計するビット誤りシンボル点集計手段と、このビット誤りシンボル点集計手段で集計されたビット誤りシンボル点の各種別の数を、ビット誤り値特性の各スロットのビット誤り値の内訳としてグラフィック表示するビット誤り種別表示手段とを備えている。
なお、コンスタレーションのシンボル点の種別は、コンスタレーションのＩＱ座標における前記シンボル点の座標原点からの距離の種別であることが望ましい。 In order to solve the above problems, in the CDMA signal analyzing apparatus of the present invention, chip data with frame synchronization is created from the input signal to be measured, and the created chip data corresponds to the spreading factor for each channel. An input processing unit that performs despreading with a spreading code that is output as symbol data of each channel, and sequentially stores symbol data of each channel for one frame in the symbol data of each channel sequentially output from this input processing unit. A bit error detection unit that sequentially detects a bit error of the symbol data of each channel using the symbol data of each channel for one frame read from the one frame symbol data memory; Bit error for one frame sequentially output from this bit error detector A bit error value calculation unit that sequentially calculates a bit error value of each channel in units of slots, and a bit error value in units of time series for one frame calculated by the bit error value calculation unit. Bit error value characteristic display means for graphic display on the display as bit error value characteristics, and a bit that aggregates the types of symbol points of the constellation of symbol data detected by the bit error detection unit in units of slots in each frame Bit error type display that graphically displays error symbol point totaling means and the number of bit error symbol points totaled by the bit error symbol point totaling means as a breakdown of bit error values of each slot of the bit error value characteristics Means .
The type of symbol point of the constellation is preferably the type of distance from the coordinate origin of the symbol point in the IQ coordinate of the constellation.

このように構成されたＣＤＭＡ信号解析装置においては、各チャネルのシンボルデータのビット誤りがビット誤り検出部で順次検出されていき、各チャネルのビット誤り率やビット誤り数等のビット誤り値がスロット単位で順次算出されていく。そして、１フレーム分の時系列的なスロット単位のビット誤り値がビット誤り値特性として表示器にグラフィック表示される。   In the CDMA signal analyzing apparatus configured as described above, the bit error of the symbol data of each channel is sequentially detected by the bit error detecting unit, and the bit error value such as the bit error rate and the number of bit errors of each channel is displayed in the slot. It is calculated sequentially in units. Then, a bit error value in a time-series slot unit for one frame is graphically displayed on the display as a bit error value characteristic.

したがって、このＣＤＭＡ信号解析装置の操作者は、表示器にグラフィック表示されたビット誤り値特性を観察するのみで、１フレーム内の例えば１５個のスロットのなかで何番目のスロットにビット誤りが多発しているかが把握できる。   Therefore, the operator of this CDMA signal analyzing apparatus only observes the bit error value characteristic graphically displayed on the display unit, and bit errors frequently occur in which slot among, for example, 15 slots in one frame. You can see if you are doing.

さらに、ビット誤り検出されたシンボルデータのコンスタレーションのシンボル点の種別が各フレームを構成する各スロット単位で集計される。したがって、ビット誤り値特性の各スロットのビット誤り値が増加した場合においては、コンスタレーションのどの種別のシンボル点のビット誤り数が多いかを検証できる。その結果、ビット誤りの要因解析を基地局側の変調器の構成まで立ち入ることが可能である。 Further, the types of symbol points of the constellation of symbol data in which bit errors are detected are totaled for each slot constituting each frame. Therefore, when the bit error value of each slot of the bit error value characteristic increases, it can be verified which type of symbol point of the constellation has a large number of bit errors. As a result, it is possible to go into bit error factor analysis up to the configuration of the modulator on the base station side.

また、別の発明のＣＤＭＡ信号解析装置においては、入力された被測定信号からフレーム同期がとれたチップデータを作成し、作成したチップデータをチャネル毎の拡散ファクターに対応する拡散コードで逆拡散して各チャネルのシンボルデータとして出力する入力処理部と、この入力処理部から順次出力される各チャネルのシンボルデータにおける１フレーム分の各チャネルのシンボルデータを順次記憶していく１フレームシンボルデータメモリと、この１フレームシンボルデータメモリから読出した１フレーム分の各チャネルのシンボルデータを用いて、各チャネルのシンボルデータのビット誤りを順次検出していくビット誤り検出部と、このビット誤り検出部から順次出力される１フレーム分のビット誤りを用いて、各スロットを構成する複数シンボルデータにおけるビット誤り値をシンボルデータ単位で順次算出していくビット誤り値算出部と、このビット誤り値算出部で算出された１スロット分の時系列的なシンボルデータ単位のビット誤り値をビット誤り値特性として表示器にグラフィック表示するビット誤り値特性表示手段と、ビット誤り検出部でビット誤り検出されたシンボルデータのコンスタレーションのシンボル点の種別を、各スロットを構成する複数シンボルデータにおけるシンボルデータ単位で集計するビット誤りシンボル点集計手段と、このビット誤りシンボル点集計手段で集計されたビット誤りシンボル点の各種別の数を、ビット誤り値特性の各シンボルデータのビット誤り値の内訳としてグラフィック表示するビット誤り種別表示手段とを備えている。 In a CDMA signal analyzing apparatus according to another invention, chip data with frame synchronization is created from an input signal under measurement, and the created chip data is despread with a spreading code corresponding to a spreading factor for each channel. An input processing unit that outputs the data as symbol data of each channel, and a 1-frame symbol data memory that sequentially stores symbol data of each channel for one frame in the symbol data of each channel sequentially output from the input processing unit; A bit error detector that sequentially detects bit errors of symbol data of each channel using the symbol data of each channel for one frame read from the one frame symbol data memory, and sequentially from the bit error detector Configure each slot using the bit error of one frame that is output A bit error value calculation unit that sequentially calculates a bit error value in a plurality of symbol data in symbol data units, and a bit error value in a time-series symbol data unit for one slot calculated by the bit error value calculation unit A bit error value characteristic display means for graphically displaying as a bit error value characteristic on the display, and a plurality of symbol data constituting each slot indicating the type of symbol point of the constellation of the symbol data detected by the bit error detection unit. Bit error symbol point totaling means for summing up in symbol data units in each of the above, and the number of bit error symbol points totaled by the bit error symbol point totaling means for the bit error value of each symbol data of the bit error value characteristic have a bit error type display means for graphically displaying the breakdown .

このように構成されたＣＤＭＡ信号解析装置においては、表示器に、１スロット分の時系列的なシンボルデータ単位のビット誤り数やビット誤り率等のビット誤り値のビット誤り値特性がグラフィック表示される。したがって、このＣＤＭＡ信号解析装置の操作者は、表示器にグラフィック表示されたビット誤り値特性を観察するのみで、１スロット内の複数のシンボルデータのなかで何番目のシンボルデータにビット誤りが多発しているかが把握できる。   In the CDMA signal analyzing apparatus configured as described above, the bit error value characteristics of the bit error value such as the number of bit errors and the bit error rate in a time-series symbol data unit for one slot are graphically displayed on the display. The Therefore, the operator of this CDMA signal analyzing apparatus only observes the bit error value characteristic graphically displayed on the display, and the bit error frequently occurs in which symbol data among a plurality of symbol data in one slot. You can see if you are doing.

例えば、図１９に示す先頭位置に送信（チャネル）データに加算されたＳＣＨが設けられているスロットにおいては、１スロット内の先頭位置に存在する各シンボルデータにビット誤りが多発すると推定できる。   For example, in the slot provided with the SCH added to transmission (channel) data at the head position shown in FIG. 19, it can be estimated that bit errors frequently occur in each symbol data existing at the head position in one slot.

また、前述した各発明における各スロット単位のビット誤り値のビット誤り値特性の代わりに、各シンボルデータ単位のビット誤り値のビット誤り値特性を求めることによって、前述した各スロット単位のビット誤り値を採用した前述した各発明とほぼ同じ作用効果が得られる。   Further, instead of the bit error value characteristic of the bit error value of each slot unit in each of the aforementioned inventions, the bit error value characteristic of each slot unit is obtained by obtaining the bit error value characteristic of the bit error value of each symbol data unit. It is possible to obtain substantially the same operational effects as those of the above-described inventions employing the above.

本発明においては、ＣＤＭＡ信号の１フレームや１スロット内の各時間位置におけるビット誤り数やビット誤り率等のビット誤り値を求めて、表示器にビット誤り数特性やビット誤り率特性としてグラフィック表示している。   In the present invention, a bit error value such as the number of bit errors and the bit error rate at each time position in one frame or one slot of a CDMA signal is obtained and graphically displayed as a bit error number characteristic or a bit error rate characteristic on a display. is doing.

したがって、たとえ、フレーム内やスロット内の特定時間位置にビット誤りが多発したとしても、この現象を確実に確認でき、大きなビット誤りの発生原因の究明を効率的に実施できる。   Therefore, even if a bit error frequently occurs at a specific time position in a frame or slot, this phenomenon can be confirmed with certainty, and the cause of the large bit error can be investigated efficiently.

以下、本発明の一実施形態を図面を用いて説明する。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図１は本発明の一実施形態に係るＣＤＭＡ信号解析装置の概略構成を示すブロック図である。   FIG. 1 is a block diagram showing a schematic configuration of a CDMA signal analyzing apparatus according to an embodiment of the present invention.

この実施形態のＣＤＭＡ信号解析装置には、基地局から出力されたＨＳＤＰＡの通信方式を採用した被測定信号ａが入力される。このＨＳＤＰＡの通信方式を採用した被測定信号ａは、図１７で説明したように、各チャネルの送信データＤ０〜Ｄｎが各変調部１でＱＰＳＫ又は１６ＱＡＭの変調方式で変調され、各拡散部２において、それぞれ図１８で示した規格を有する各拡散コード８でコード拡散されて、加算器３で加算され、スクランブル回路４でスクランブル処理され、ＳＣＨ付加部５で各スロット１０の先頭位置にＳＣＨ１１が付加され、さらに、高周波回路６で高周波信号に変換されてアンテナ７から出力された一つの信号である。   In the CDMA signal analyzing apparatus of this embodiment, a signal under measurement a that employs an HSDPA communication method output from a base station is input. As described with reference to FIG. 17, in the signal under measurement a employing this HSDPA communication method, the transmission data D0 to Dn of each channel is modulated by each modulation unit 1 using the QPSK or 16QAM modulation method, and each spreading unit 2 18 is code-spread by each spreading code 8 having the standard shown in FIG. 18, added by the adder 3, scrambled by the scramble circuit 4, and SCH 11 is added to the head position of each slot 10 by the SCH adding unit 5. Further, it is one signal that is added and further converted into a high-frequency signal by the high-frequency circuit 6 and output from the antenna 7.

そして、この被測定信号ａは前述したように図１９に示す伝送フォーマットを有する。さらに、この被測定信号ａは、ＣＤＭＡ信号解析装置でビット誤りを検出するために、各チャネルの送信データＤ０〜Ｄｎとして、それぞれ値が既知であるＰＮ基準データを採用している。   The measured signal a has the transmission format shown in FIG. 19 as described above. Further, the signal under measurement a employs PN reference data whose values are known as transmission data D0 to Dn of each channel in order to detect a bit error by the CDMA signal analyzing apparatus.

図１における、ＣＤＭＡ信号解析装置に入力された被測定信号ａは、入力処理部１４内の周波数変換部１５で局部発振部（ＬＯＯＳＣ）１６からの周波数信号に基づいて中間周波数に周波数変換された後、Ａ／Ｄ変換部１７でＡ／Ｄ変換される。Ａ／Ｄ変換されたデジタルの被測定信号ａはＩ、Ｑ分離部１８でＩ（同相）成分とＱ（直交）成分とに直交復調され、検波部１９へ入力される。検波部１９はＩ成分とＱ成分とをクロック抽出部２０で抽出したクロックでチップ単位のデータＩ、Ｑへ検波して次の周波数補正部２１へ送出する。   The signal under measurement a input to the CDMA signal analyzer in FIG. 1 is frequency-converted to an intermediate frequency based on the frequency signal from the local oscillator (LOOSC) 16 by the frequency converter 15 in the input processor 14. Thereafter, the A / D converter 17 performs A / D conversion. The A / D converted digital measured signal a is quadrature demodulated into an I (in-phase) component and a Q (quadrature) component by an I / Q separation unit 18 and input to a detection unit 19. The detection unit 19 detects the I component and the Q component by the clock extracted by the clock extraction unit 20 to the data I and Q in units of chips and sends them to the next frequency correction unit 21.

周波数補正部２１は、キャリア抽出部２２で抽出されたキャリアを用いて、先に中間周波数に変換した時点における周波数誤差を修正する。周波数誤差が修正されたチップ単位のデータＩ、Ｑは、次のスクランブル解除部２３で前述したデスクランブルコードを乗算することにより、スクランブルが解除され、フレーム同期がとれた新たなチップデータＩ、Ｑとして、逆拡散処理部２４へ入力される。   The frequency correction unit 21 uses the carrier extracted by the carrier extraction unit 22 to correct the frequency error at the time of conversion to the intermediate frequency. The chip unit data I and Q whose frequency error is corrected are multiplied by the descrambling code described above in the next descrambling unit 23 to be scrambled and new chip data I and Q whose frames are synchronized. Is input to the despreading processing unit 24.

逆拡散処理部２４は、先ず、入力されたチップデータＩ、Ｑを、図１８で示した各拡散ファクター９が異なる各拡散コード８で逆拡散して、複数のシンボルデータを得る。次に、入力された複数のシンボルデータの拡散ファクター９及び拡散コード８から、各シンボルデータのチャネル（コード）を判定して、各送信データＤ０〜Ｄｎに対応するチャネル１〜チャネルｎの各チャネルの、Ｉ、Ｑ値で示される、各チャネル毎の新たなシンボルデータとして出力する。   First, the despreading processing unit 24 despreads the input chip data I and Q with each spreading code 8 having different spreading factors 9 shown in FIG. 18 to obtain a plurality of symbol data. Next, a channel (code) of each symbol data is determined from the spreading factor 9 and spreading code 8 of the plurality of input symbol data, and each channel 1 to channel n corresponding to each transmission data D0 to Dn is determined. Are output as new symbol data for each channel indicated by the I and Q values.

入力処理部１４からから出力されたチャネル１〜チャネルｎの各チャネルのシンボルデータは１フレームシンボルデータメモリ２５へ入力される。この１フレームシンボルデータメモリ２５は、入力処理部１４から順次出力される各チャネルのシンボルデータにおける１フレーム分のチャネル１〜チャネルｎの各チャネルのシンボルデータを順次記憶していく。   The symbol data of each channel from channel 1 to channel n output from the input processing unit 14 is input to the 1-frame symbol data memory 25. The 1-frame symbol data memory 25 sequentially stores the symbol data of each channel of channel 1 to channel n in the symbol data of each channel sequentially output from the input processing unit 14.

１フレームシンボルデータメモリ２５から出力されたチャネル１〜チャネルｎの各チャネルのシンボルデータは、コード・ドメインパワー算出部２６、コンスタレーション算出部２７へ送出される。   The symbol data of each channel from channel 1 to channel n output from the 1-frame symbol data memory 25 is sent to the code / domain power calculation unit 26 and the constellation calculation unit 27.

コード・ドメインパワー算出部２６は、入力された１フレーム分の各チャネルのＩ、Ｑ値で示されるシンボルデータのパワーＰ（コード・ドメインパワー）をスロット単位で算出する。具体的には、あるコード（チャネル）の１つのシンボルデータのコード・ドメインパワーＰsは、図２（ｂ）に示すように、該当シンボルデータＩ（同相成分）、Ｑ（直交成分）をＩＱ座標上に表示した場合における座標原点からのベクトルである測定ベクトルＺの２乗値で示されるパワーｐの、チャネル１からチャネルｎまでの全部のチャネル（コード）のパワーｐ1〜ｐnの合計値（ｐ1＋ｐ2＋…＋ｐn）に対する比で示される。   The code domain power calculation unit 26 calculates the power P (code domain power) of the symbol data indicated by the I and Q values of each input channel for each frame. Specifically, the code domain power Ps of one symbol data of a certain code (channel) is represented by IQ coordinates corresponding symbol data I (in-phase component) and Q (quadrature component) as shown in FIG. The total value (p1 + p2 +) of the powers p1 to pn of all the channels (codes) from channel 1 to channel n of the power p indicated by the square value of the measurement vector Z which is a vector from the coordinate origin when displayed above ... + pn).

ｐ＝Ｚ2＝Ｉ2＋Ｑ2
Ｐs＝１０・log［ｐ／（ｐ1＋ｐ2＋…＋ｐn）］ （ｄＢ）
そして、このようにして求めた各シンボルデータのコード・ドメインパワーＰsを図１９に示す１スロット１０を構成する全部のシンボルデータに亘って加算して、スロット単位のコード・ドメインパワーＰとする。 p = Z 2 = I 2 + Q 2
Ps = 10 · log [p / (p1 + p2 + ... + pn)] (dB)
Then, the code domain power Ps of each symbol data obtained in this way is added over all the symbol data constituting one slot 10 shown in FIG.

コード・ドメインパワー算出部２６は、算出した１フレーム分の各チャネルのスロット単位のコード・ドメインパワーＰをしきい値判定部２８へ送出する。しきい値判定部２８は、各チャネルのスロット単位のコード・ドメインパワーＰが、該当チャネルの信号有無を判定するためのしきい値Ｐｈ以上か否かを判定し、入力した各チャネルのスロット単位のコード・ドメインパワーＰを、判定結果とともに、測定データメモリ２９へ書込む。また、しきい値判定部２８は、しきい値Ｐｈ未満のコード・ドメインパワーＰは雑音であると判定して、それ以降、「信号無し」であるとして、各チャネルの信号有無の判定結果を変調方式判定部３０、ビット誤り検出部３４へ送出する。   The code / domain power calculation unit 26 sends the calculated code / domain power P in slot units of each channel for one frame to the threshold value determination unit 28. The threshold determination unit 28 determines whether or not the code domain power P in the slot unit of each channel is equal to or greater than the threshold Ph for determining the presence / absence of the signal of the corresponding channel, and the slot unit of each input channel Are written into the measurement data memory 29 together with the determination result. Further, the threshold value determination unit 28 determines that the code domain power P less than the threshold value Ph is noise, and thereafter determines that there is no signal, and determines the signal presence / absence determination result of each channel. The data is sent to the modulation scheme determination unit 30 and the bit error detection unit 34.

また、コード・ドメインパワー算出部２６は、先に算出したシンボルデータ単位のコード・ドメインパワーＰsを測定データメモリ２９へ書込む。   Further, the code / domain power calculation unit 26 writes the previously calculated code / domain power Ps of the symbol data unit into the measurement data memory 29.

コンスタレーション作成部２７は、入力された１フレーム分の各チャネルのＩ、Ｑ値で示されるシンボルデータを、図２（ａ）に示すように、ＩＱ座標で示されるコンスタレーション３１における×印で示す測定されたシンボル点３２で示す。なお、黒丸印は、測定されたシンボル点３２が本来あるべき理想シンボル点３３である。コンスタレーション作成部２７は、作成した各チャネルの各シンボルデータの測定されたシンボル点３２のコンスタレーション３１を変調方式判定部３０及びビット誤り検出部３４へ送出する。   The constellation creation unit 27 converts the input symbol data indicated by the I and Q values of each channel for one frame as x in the constellation 31 indicated by IQ coordinates, as shown in FIG. The measured symbol points 32 are shown. The black circle is an ideal symbol point 33 where the measured symbol point 32 should be originally. The constellation creation unit 27 sends the constellation 31 of the measured symbol points 32 of the created symbol data of each channel to the modulation scheme determination unit 30 and the bit error detection unit 34.

変調方式判定部３０は、コンスタレーション作成部２７から入力されたｎ個の各チャネルのうち、しきい値判定部２８にて、信号有りと判定された各チャネルにおける各シンボルデータの測定されたコンスタレーション３１のシンボル点３２の分布から、信号有りと判定された各チャネルのＱＰＳＫ又は１６ＱＡＭの変調方式を判定して、判定結果を測定データメモリ２９へ書込む。   Of the n channels input from the constellation creation unit 27, the modulation method determination unit 30 measures the constellation of each symbol data in each channel determined to have a signal by the threshold determination unit 28. The QPSK or 16QAM modulation method of each channel determined to have a signal is determined from the distribution of the symbol points 32 of the modulation 31, and the determination result is written into the measurement data memory 29.

ビット誤り検出部３４には、前述したそれぞれ値が既知である各チャネルのＰＮ基準データを、各シンボルデータにおけるコンスタレーション３１の理想シンボル点３３として入力されている。ビット誤り検出部３４は、コンスタレーション作成部２７から入力されたｎ個の各チャネルのうち、しきい値判定部２８にて、信号有りと判定された各チャネルにおける各シンボルデータの測定されたコンスタレーション３１のシンボル点３２と該当シンボルデータの理想シンボル点３３とを比較して、ビット誤りを検出する。   The bit error detection unit 34 receives the PN reference data of each channel whose value is known as the ideal symbol point 33 of the constellation 31 in each symbol data. Of the n channels input from the constellation creation unit 27, the bit error detection unit 34 measures the constellation of each symbol data in each channel determined by the threshold value determination unit 28 as having a signal. A bit error is detected by comparing the symbol point 32 of the configuration 31 with the ideal symbol point 33 of the corresponding symbol data.

具体的には、ビット誤り検出部３４は、図２（ａ）に示すように、測定されたシンボル点３２が理想シンボル点３３の修正可能範囲から大きく離れ、例えば隣の理想シンボル点３３の修正可能範囲に入った場合をビット誤りと判定して、ビット誤りをＢＥＲ算出部３６、及びビット誤り数算出部３７へ送出する。   Specifically, as shown in FIG. 2A, the bit error detection unit 34 determines that the measured symbol point 32 is far from the correctable range of the ideal symbol point 33, for example, corrects the adjacent ideal symbol point 33. When it falls within the possible range, it is determined as a bit error, and the bit error is sent to the BER calculation unit 36 and the bit error number calculation unit 37.

さらに、ビット誤り検出部３４は、ビット誤り検出されたシンボルデータのコンスタレーション３１のシンボル点３２の種別を、ビット誤りに付して、ビット誤り数算出部３７へ送出する。コンスタレーションのシンボル点３２の種別とは、図９に示すように、コンスタレーション３８のＩＱ座標における前記シンボル点３２の座標原点からの距離の種別である。図９においては、１６ＱＡＭの変調方式において、シンボルデータのシンボル点の座標原点からの距離はほぼ３種類に分類できるので、３種類の種別３９ａ、３９ｂ、３９ｃとなる。   Further, the bit error detection unit 34 attaches the type of the symbol point 32 of the constellation 31 of the symbol data in which the bit error is detected to the bit error and sends it to the bit error number calculation unit 37. The type of the constellation symbol point 32 is a type of distance from the coordinate origin of the symbol point 32 in the IQ coordinate of the constellation 38, as shown in FIG. In FIG. 9, in the 16QAM modulation method, the distance from the coordinate origin of the symbol point of the symbol data can be classified into almost three types, so there are three types 39a, 39b, and 39c.

ＢＥＲ算出部３６は、ビット誤り検出部３４から順次出力される１フレーム分のシンボルデータのビット誤りを用いて、各チャネルのビット誤り率をスロット単位で算出する。具体的には、１フレームを構成する１番から１５番の各スロット１０に含まれるビット誤り数をスロット１０を構成するシンボルデータ数で除算して、％で表示して、スロット単位のビット誤り率とする。ＢＥＲ算出部３６は、算出した１フレーム分の１番から１５番のスロット単位のビット誤り率（ＢＥＲ）を測定データメモリ２９へ書込む。   The BER calculation unit 36 calculates the bit error rate of each channel in slot units using the bit error of symbol data for one frame sequentially output from the bit error detection unit 34. Specifically, the number of bit errors included in each slot 10 from No. 1 to No. 15 constituting one frame is divided by the number of symbol data constituting the slot 10 and expressed in% to show bit errors in units of slots. Rate. The BER calculation unit 36 writes the calculated bit error rate (BER) of the 1st to 15th slot units for one frame into the measurement data memory 29.

さらに、ＢＥＲ算出部３６は、ビット誤り検出部３４から順次出力される１フレーム分のシンボルデータのビット誤りを用いて、各チャネルのビット誤り率（ＢＥＲ）をシンボルデータ単位で算出して、測定データメモリ２９へ書込む。   Further, the BER calculation unit 36 calculates the bit error rate (BER) of each channel in symbol data units by using the bit error of the symbol data for one frame sequentially output from the bit error detection unit 34, and measures it. Write to the data memory 29.

ビット誤り数算出部３７は、ビット誤り検出部３４から順次出力される１フレーム分のシンボルデータのビット誤りを用いて、各チャネルの各スロット１０を構成するシンボルデータのビット誤り数（ＢＥ数）をシンボルデータ単位で算出する。１フレームを構成するスロット１０の数は１５であるので、シンボルデータ単位の最大のビット誤り数は１５である。   The bit error number calculation unit 37 uses the bit error of the symbol data for one frame sequentially output from the bit error detection unit 34, and the number of bit errors (the number of BEs) of the symbol data constituting each slot 10 of each channel. Is calculated in symbol data units. Since the number of slots 10 constituting one frame is 15, the maximum number of bit errors in the symbol data unit is 15.

さらに、ビット誤り数算出部３７は、１フレームを構成する１５個のスロットにおけるスロット単位のビット誤り数（ＢＥ数）を算出して、測定データメモリ２９へ書込む。   Further, the bit error number calculation unit 37 calculates the number of bit errors (the number of BEs) in units of 15 slots constituting one frame and writes it to the measurement data memory 29.

さらに、ビット誤り数算出部３７は、各ビット誤りに付されたシンボル点の種別３９ａ、３９ｂ、３９ｃのそれぞれの数をシンボルデータ単位で算出する。ビット誤り数算出部３７は、算出した各チャネルの各スロット１０を構成するシンボルデータのビット誤り数を、シンボル点の種別３９ａ、３９ｂ、３９ｃのそれぞれの数を付して測定データメモリ２９へ書込む。   Further, the bit error number calculation unit 37 calculates the number of each of the symbol point types 39a, 39b, and 39c attached to each bit error in symbol data units. The bit error number calculation unit 37 writes the calculated bit error number of the symbol data constituting each slot 10 of each channel to the measurement data memory 29 with the numbers of symbol point types 39a, 39b, and 39c. Include.

測定データメモリ２９内には、図３に示すように、１〜ｎチャネルの各チャネルの１〜１５の各スロット１０のスロット単位のデータを一時記憶するスロット単位データメモリ４０と、１〜ｎチャネルの各チャネルの各スロット１０を構成する複数のシンボルデータのシンボルデータ単位のデータを一時記憶するシンボル単位データメモリ４１とが形成される。   In the measurement data memory 29, as shown in FIG. 3, a slot unit data memory 40 for temporarily storing slot unit data of each slot 10 of 1 to 15 of each channel of 1 to n channels, and 1 to n channels A symbol unit data memory 41 for temporarily storing data of symbol data units of a plurality of symbol data constituting each slot 10 of each channel is formed.

スロット単位データメモリ４０内には、図４（ａ）に示すように、１〜ｎチャネルのｎ個のチャネルメモリ４３が設けられ、各チャネルメモリ４３には、拡散ファクターＳＦ、判定された変調方式、及び１５個のスロットメモリ４４が記憶されている。各スロットメモリ４４には、ＢＥＲ算出部３６で算出されたスロット単位のビット誤り率（ＢＥＲ）、ビット誤り数算出部３７で算出された該当スロット単位のビット誤り数（ＢＥ数）、コード・ドメインパワー算出部２８で算出されたコード・ドメインパワーＰが書込まれる。   In the slot unit data memory 40, as shown in FIG. 4A, n channel memories 43 of 1 to n channels are provided, and each channel memory 43 has a spreading factor SF, a determined modulation scheme. , And 15 slot memories 44 are stored. Each slot memory 44 includes a bit error rate (BER) in units of slots calculated by the BER calculation unit 36, a number of bit errors (number of BEs) calculated in the bit error number calculation unit 37, and a code domain. The code domain power P calculated by the power calculation unit 28 is written.

一方、シンボル単位データメモリ４１内には、図４（ｂ）に示すように、１〜ｎのｎ個のチャネルメモリ４５が設けられ、各チャネルメモリ４５には、コンスタレーション、及び１スロット１０を構成する１番〜ｍ番のｍ個のシンボルメモリ４６が記憶されている。各シンボルメモリ４６内には、ＢＥＲ算出部３６で算出されたシンボルデータ単位のビット誤り率（ＢＥＲ）、ビット誤り数算出部３７で算出された該当シンボルデータのビット誤り数（ＢＥ数）、とシンボル点３２の各種別３９ａ、３９ｂ、３９ｃの数、該当シンボルデータのシンボルデータ単位のコード・ドメインパワーＰsが書込まれる。   On the other hand, n channel memories 45 of 1 to n are provided in the symbol unit data memory 41 as shown in FIG. 4B. Each channel memory 45 has a constellation and one slot 10. The 1st to mth symbol memory 46 is stored. In each symbol memory 46, the bit error rate (BER) of the symbol data unit calculated by the BER calculation unit 36, the bit error number (BE number) of the corresponding symbol data calculated by the bit error number calculation unit 37, and The number of symbols 39a, 39b, 39c of the symbol point 32 and the code domain power Ps of the symbol data unit of the corresponding symbol data are written.

図１の編集部４７は、操作部４８を介した操作者の指示に従って、表示器５０に、図１５に示す測定対象フレーム選択画面６１又は図１６に示す測定対象スロット選択画面６２を表示出力する。測定対象フレーム選択画面６１には、入力された被測定信号ａを構成する複数の測定対象のフレームと、操作者が、フレームＮｏ、チャネル、ビット誤り算出方法、表示方法を選択指定するための入力枠６１ａ、及び選択ボタン６１ｂが設けられている。   The editing unit 47 of FIG. 1 displays and outputs the measurement target frame selection screen 61 shown in FIG. 15 or the measurement target slot selection screen 62 shown in FIG. 16 on the display 50 according to an instruction from the operator via the operation unit 48. . On the measurement target frame selection screen 61, an input for selecting and specifying a plurality of measurement target frames constituting the input signal to be measured a and the frame number, channel, bit error calculation method, and display method by the operator. A frame 61a and a selection button 61b are provided.

同様に、測定対象スロット選択画面６２には、入力された被測定信号ａの１フレームを構成する１５個の測定対象のスロットと、操作者が、スロットＮｏ、チャネル、ビット誤り算出方法、表示方法を選択指定するための入力枠６２ａ、及び選択ボタン６２ｂが設けられている。   Similarly, on the measurement target slot selection screen 62, the 15 measurement target slots constituting one frame of the input signal to be measured a, and the operator sets the slot number, channel, bit error calculation method, and display method. An input frame 62a and a selection button 62b are provided.

編集部４７は、測定対象フレーム選択画面６１又は測定対象スロット選択画面６２を用いた操作者の指示に従って、測定データメモリ２９に記憶された１フレーム分のビット誤りに関するデータ（計算値）を編集して、表示制御部４９を介して表示器５０に表示出力する。   The editing unit 47 edits data (calculated values) related to bit errors for one frame stored in the measurement data memory 29 in accordance with an instruction from the operator using the measurement target frame selection screen 61 or the measurement target slot selection screen 62. The display is output to the display 50 via the display control unit 49.

図５〜図１４は編集部４７で編集されて表示器５０に表示出力された、被測定信号ａのビット誤りに関する各種測定結果を示す図である。以下、各種測定結果の構成と特徴を順番に説明する。   5 to 14 are diagrams showing various measurement results regarding the bit error of the signal under measurement a, which is edited by the editing unit 47 and displayed on the display device 50. FIG. Hereinafter, the configuration and characteristics of various measurement results will be described in order.

図５においては、図４（ａ）のスロット単位データメモリ４０内の１〜ｎチャネルのｎ個のチャネルメモリ４３から読出した１〜ｎチャネルの各コード・ドメインパワーＰをチャネル単位でグラフィック表示したコード・ドメインパワー特性５１と、ｎ個のチャネルメモリ４３から読出した１〜ｎチャネルの各変調方式を示す変調方式一覧５２とが表示される。なお、コード・ドメインパワーＰがしきい値に満たないたチャネルの変調方式は判定されていない。   In FIG. 5, the code domain power P of 1 to n channels read from the n channel memories 43 of 1 to n channels in the slot unit data memory 40 of FIG. A code domain power characteristic 51 and a modulation scheme list 52 indicating each modulation scheme of 1 to n channels read from the n channel memories 43 are displayed. Note that the modulation scheme of the channel whose code domain power P is less than the threshold value has not been determined.

図６においては、図４（ａ）のスロット単位データメモリ４０内の例えば２チャネルのチャネルメモリ４３から読出した拡散コード（ＳＦ）、変調方式と、該当２チャネルのチャネルメモリ４３における各スロットメモリ４４から読出した１〜１５のスロット単位の各コード・ドメインパワーＰをグラフィック表示したコード・ドメインパワー特性５３と、同じく各スロットメモリ４４から読出した１〜１５のスロット単位の各ビット誤り率をグラフィック表示したビット誤り率特性５４とが表示される。   In FIG. 6, the spreading code (SF) read from, for example, the 2-channel channel memory 43 in the slot-unit data memory 40 of FIG. 4A, the modulation system, and the slot memories 44 in the corresponding 2-channel channel memory 43. The code domain power characteristic 53 in which each of the code domain power P of 1 to 15 read out from the graphic is displayed in graphic form, and the bit error rate in the unit of 1 to 15 slot read out from each of the slot memories 44 in graphic display. The bit error rate characteristic 54 is displayed.

すなわち、図６においては、１フレーム分（１０ｍｓ）のコード・ドメインパワーＰとビット誤り率との経時変化がスロット１０単位（０，６６７ｍｓ）で表示される。このように、各スロット１０におけるビット誤り率をコード・ドメインパワーＰと対比しながら検証することができる。   That is, in FIG. 6, the temporal change of the code domain power P and the bit error rate for one frame (10 ms) is displayed in units of 10 slots (0,667 ms). In this way, the bit error rate in each slot 10 can be verified against the code domain power P.

なお、図６において、どのチャネルのコード・ドメインパワー特性５３、ビット誤り率特性５４を選択するかは、図５のコード・ドメインパワー特性５１における目標チャネルのコード・ドメインパワーＰをマウスでクリックすることにより実施することも可能である。   In FIG. 6, which channel's code domain power characteristic 53 and bit error rate characteristic 54 are selected is selected by clicking the code domain power P of the target channel in the code domain power characteristic 51 of FIG. It is also possible to implement it.

図７（ａ）においては、図６のスロット単位のコード・ドメインパワー特性５３とスロット単位のビット誤り率特性５４とを同一グラフ内に同一極性方向に表示されている。さらに、図７（ｂ）においては、図６のスロット単位のコード・ドメインパワー特性５３とスロット単位のビット誤り率特性５４とを同一グラフ内に反対極性方向に表示されている。   In FIG. 7A, the slot-unit code domain power characteristic 53 and the slot-unit bit error rate characteristic 54 of FIG. 6 are displayed in the same polarity direction in the same graph. Further, in FIG. 7B, the slot-unit code domain power characteristic 53 and the slot-unit bit error rate characteristic 54 of FIG. 6 are displayed in opposite polarities in the same graph.

図８においては、図４（ｂ）のシンボル単位データメモリ４１内の例えば２チャネルのチャネルメモリ４５から読出した拡散コード（ＳＦ）、変調方式と、各シンボルメモリ４６から読出した１スロット分の１〜ｍのシンボルデータ単位のシンボルデータ単位のコード・ドメインパワーＰsからなるコード・ドメインパワー特性６３と、各ビット誤り数をグラフィック表示したビット誤り数特性５５とが表示される。   In FIG. 8, for example, the spreading code (SF) read from the channel memory 45 of 2 channels in the symbol unit data memory 41 of FIG. 4B, the modulation method, and 1 slot read from each symbol memory 46. A code domain power characteristic 63 composed of code domain power Ps in symbol data units of ~ m symbol data units and a bit error number characteristic 55 in which each bit error number is graphically displayed are displayed.

すなわち、図８においては、１スロット分（０．６６７ｍｓ）の各シンボルデータのビット誤り数の経時変化、及びパワーがシンボルデータ単位で表示される。したがって、前述したように、各スロット１０の先頭位置にはＳＣＨ１１が含まれるので、このＳＣＨ１１がビット誤りに与える影響を確認することが可能である。   That is, in FIG. 8, the time-dependent change in the number of bit errors and the power of each symbol data for one slot (0.667 ms) are displayed in symbol data units. Therefore, as described above, since the SCH 11 is included in the head position of each slot 10, it is possible to confirm the influence of the SCH 11 on bit errors.

図９においては、図８で説明したビット誤り数特性５５における各シンボルデータのビット誤り数の内訳を、図４（ｂ）のシンボル単位データメモリ４１の各シンボルメモリ４６から読出した１〜ｍのシンボルデータ単位のシンボル点３２の各種別３９ａ、３９ｂ、３９ｃの数で表示している。さらに、シンボル点３２の各種別３９ａ、３９ｂ、３９ｃを説明するコンスタレーション３８も表示されている。   9, the breakdown of the bit error number of each symbol data in the bit error number characteristic 55 described in FIG. 8 is read from each symbol memory 46 of the symbol unit data memory 41 of FIG. The number of symbols 39a, 39b, 39c of symbol points 32 in symbol data units is displayed. Further, a constellation 38 for explaining various types 39a, 39b, and 39c of the symbol point 32 is also displayed.

すなわち、図９においては、１スロット１０を構成する各シンボルデータにおいて、ビット誤りが大きく発生しているコンスタレーション３８（３１）のシンボル点３２の種別３９ａ、３９ｂ、３９ｃが表示されるので、ビット誤りの要因解析を基地局側の変調器の構成まで立ち入ることが可能である。   That is, in FIG. 9, the type 39a, 39b, 39c of the symbol point 32 of the constellation 38 (31) in which a large bit error has occurred is displayed in each symbol data composing one slot 10, so It is possible to go into the configuration of the modulator on the base station side for error factor analysis.

図１０は、図９のビット誤り数特性５５における各シンボルデータのビット誤り数の内訳が、シンボル点の各種別３９ａ、３９ｂ、３９ｃの数で表示された状態において、操作部４８のマウス操作で、特定の種別３９ａを選択すると、ビット誤り数特性５５における各シンボルデータのビット誤り数が、選択された特定の種別３９ａの数に置き換る状態を示す。   FIG. 10 shows a state in which the breakdown of the number of bit errors of each symbol data in the bit error number characteristic 55 of FIG. 9 is displayed by the number of various symbol points 39a, 39b, 39c. When the specific type 39a is selected, the number of bit errors of each symbol data in the bit error number characteristic 55 is replaced with the number of the selected specific type 39a.

このように、１スロット１０内における特定の種別３９ａのビット誤りの経時変化を一瞥して確認できる。   In this way, it is possible to check at a glance the change over time of a bit error of a specific type 39a in one slot 10.

図１１に、図４（ａ）のスロット単位データメモリ４０内の１〜ｎの各チャネルのチャネルメモリ４３の各スロットメモリ４４から読出した１フレームを構成する１〜１５のスロット単位の各ビット誤り率（ＢＥＲ）を、ビット誤り率（ＢＥＲ）をｚ軸に、１〜１５のスロットＮｏで示される時間をｘ軸、１〜ｎのチャネルＮｏをｙ軸に割り当てた３次元特性５６を示す。   FIG. 11 shows each bit error of 1 to 15 slot units constituting one frame read from each slot memory 44 of the channel memory 43 of each channel 1 to n in the slot unit data memory 40 of FIG. A three-dimensional characteristic 56 in which a rate (BER), a bit error rate (BER) is assigned to the z axis, a time indicated by a slot No. 1 to 15 is assigned to the x axis, and a channel No. 1 to n is assigned to the y axis.

このように、各チャネルのビット誤り率を表示器５０に３次元特性５６として表示することによって、このＣＤＭＡ信号解析装置の操作者はＣＤＭＡ信号全体のビット誤り発生状況を一瞥して把握できる。   Thus, by displaying the bit error rate of each channel on the display 50 as the three-dimensional characteristic 56, the operator of this CDMA signal analyzing apparatus can grasp the bit error occurrence state of the entire CDMA signal at a glance.

図１２に、図１１に示す３次元特性５６に対して、ｚ軸の（−）方向に各スロット単位のコード・ドメインパワーを、１〜１５のスロットＮｏで示される時間をｘ軸、１〜ｎのチャネルＮｏをｙ軸に割り当てして、拡大３次元特性としている。このように、スロット単位の各ビット誤り率（ＢＥＲ）とスロット単位のコード・ドメインパワーとを拡大３次元特性として表示器５０に表示しているので、ビット誤り率とパワーとの関係がより簡単に把握できる。   12, for the three-dimensional characteristic 56 shown in FIG. 11, the code domain power of each slot unit in the (−) direction of the z axis, n channel Nos. are assigned to the y-axis to obtain expanded three-dimensional characteristics. In this way, each bit error rate (BER) in slot units and code domain power in slot units are displayed on the display unit 50 as expanded three-dimensional characteristics, so the relationship between the bit error rate and power is simpler. Can grasp.

次に、図１３に示す実時間ビット誤り率特性５７について説明する。
この実時間ビット誤り率特性５７を表示器５０に実時間で表示させるために、測定データメモリ２９のスロット単位データメモリ４０、シンボル単位データメモリ４１に一時記憶された１フレーム分（１０ｍｓ）のデータは、１フレーム時間（１０ｍｓ）内に、次の１フレーム分（１０ｍｓ）のデータに更新される。 Next, the real-time bit error rate characteristic 57 shown in FIG. 13 will be described.
In order to display the real-time bit error rate characteristic 57 on the display 50 in real time, the data for one frame (10 ms) temporarily stored in the slot unit data memory 40 and the symbol unit data memory 41 of the measurement data memory 29 Is updated to data for the next one frame (10 ms) within one frame time (10 ms).

そして、図４（ａ）のスロット単位データメモリ４０の１〜ｎの各チャネルメモリ４３における１〜１５のスロットメモリ４４のスロット単位のビット誤り率を集計（平均）して、集計結果をフレーム単位の現在ビット誤り率とする。このように求めた各チャネルの現在ビット誤り率を、実時間ビット誤り率特性５７の各チャネルのビット誤り率棒５８の先頭の現在時刻ｔ0に設定する。具体的には、ビット誤り率棒５８の上端の現在時刻ｔ0の部分を、図１３に示すように、現在ビット誤り率に対応した色（パターン）に設定する。 Then, the bit error rates in the slot units of the 1 to 15 slot memories 44 in the 1 to n channel memories 43 of the slot unit data memory 40 in FIG. Current bit error rate. The current bit error rate of each channel obtained in this way is set to the current time t 0 at the beginning of the bit error rate bar 58 of each channel of the real-time bit error rate characteristic 57. Specifically, the current time t 0 portion at the upper end of the bit error rate bar 58 is set to a color (pattern) corresponding to the current bit error rate as shown in FIG.

そして、１フレーム時間（１０ｍｓ）が経過して、次の１フレームの現在ビット誤り率が求まると、先に設定した現在ビット誤り率に対応した色（パターン）を時間が経過したのでビット誤り率棒５８の上端から下方へ移動させる。そして、新規の現在ビット誤り率に対応した色（パターン）をビット誤り率棒５８の上端に設定する。   When one frame time (10 ms) has elapsed and the current bit error rate of the next one frame is obtained, the color (pattern) corresponding to the previously set current bit error rate has elapsed, so the bit error rate The rod 58 is moved downward from the upper end. Then, the color (pattern) corresponding to the new current bit error rate is set at the upper end of the bit error rate bar 58.

このような実時間ビット誤り率特性５７においては、１〜ｎの各チャネルのフレーム単位のビット誤り率の過去所定時刻（ｔ-5）から現在時刻（ｔ0）までの経時変化を一瞥して把握できる。 In such a real-time bit error rate characteristic 57, the change over time from the past predetermined time (t -5 ) to the current time (t 0 ) of the bit error rate of each frame of channels 1 to n is glanced at. I can grasp.

図１４は、図１３に示す実時間ビット誤り率特性５７における各チャネルのビット誤り率棒５８に隣接して、各チャネルのコード・ドメインパワー棒５９が表示される。すなわち、図４（ａ）のスロット単位データメモリ４０の１〜ｎの各チャネルメモリ４３における１〜１５のスロットメモリ４４のスロット単位のコード・ドメインパワーＰを集計して、集計結果をフレーム単位の現在コード・ドメインパワーＰとする。   FIG. 14 shows the code domain power bar 59 for each channel adjacent to the bit error rate bar 58 for each channel in the real-time bit error rate characteristic 57 shown in FIG. That is, the code domain powers P in the slot units of the 1 to 15 slot memories 44 in the 1 to n channel memories 43 of the slot unit data memory 40 in FIG. The current code domain power is P.

このように求めた各チャネルの現在コード・ドメインパワーＰを、各チャネルのコード・ドメインパワー棒５９の先頭の現在時刻ｔ0に設定する。具体的には、コード・ドメインパワー棒５９の上端の現在時刻ｔ0の部分を、図１４に示すように、現在コード・ドメインパワーＰに対応した色（パターン）に設定する。 The current code domain power P of each channel obtained in this way is set to the current time t 0 at the beginning of the code domain power bar 59 of each channel. Specifically, the current time t 0 portion at the upper end of the code domain power bar 59 is set to a color (pattern) corresponding to the current code domain power P as shown in FIG.

そして、１フレーム時間（１０ｍｓ）が経過して、次の１フレームの現在コード・ドメインパワーＰが求まると、先に設定した現在コード・ドメインパワーＰに対応した色（パターン）を時間が経過したのでコード・ドメインパワー棒５９の上端から下方へ移動させる。そして、新規の現在コード・ドメインパワーＰに対応した色（パターン）をコード・ドメインパワー棒５９の上端に設定する。   When one frame time (10 ms) elapses and the current code domain power P of the next one frame is obtained, the color (pattern) corresponding to the previously set current code domain power P has elapsed. Therefore, the cord / domain power rod 59 is moved downward from the upper end. Then, a color (pattern) corresponding to the new current code / domain power P is set at the upper end of the code / domain power bar 59.

なお、グラフの左端に、１〜ｎの全（トータル）チャネルのコード・ドメインパワー棒６０が表示される。   In addition, the code domain power bar 60 of all (total) channels 1 to n is displayed at the left end of the graph.

このように、１〜ｎの各チャネルのフレーム単位のビット誤り率の過去所定時刻（ｔ-5）から現在時刻（ｔ0）までの経時変化を、フレーム単位のコード・ドメインパワーＰの経時変化を参照しながら、検証できる。 As described above, the temporal change in the bit error rate of each channel of 1 to n from the past predetermined time (t -5 ) to the current time (t 0 ) is the temporal change of the code domain power P in the frame unit. Can be verified with reference to.

なお、本発明は上述した実施形態に限定されるものではない。
図１におけるＢＥＲ算出部３６で算出されたビット誤り率、又はビット誤り数算出部３７で算出されたビット誤り数が予め設定された許容値を超えたとき、又はコード・ドメインパワーが予め設定された許容範囲を外れたとき、入力処理部１４の周波数変換部１５に動作停止指令を送出して、入力処理部１４に対する被測定信号ａの入力を遮断することも可能である。 In addition, this invention is not limited to embodiment mentioned above.
When the bit error rate calculated by the BER calculation unit 36 in FIG. 1 or the bit error number calculated by the bit error number calculation unit 37 exceeds a preset allowable value, or the code domain power is preset. When the allowable range is exceeded, an operation stop command can be sent to the frequency conversion unit 15 of the input processing unit 14 to block the input of the signal to be measured a to the input processing unit 14.

本発明の一実施形態に係るＣＤＭＡ信号解析装置の概略構成を示すブロック図1 is a block diagram showing a schematic configuration of a CDMA signal analyzing apparatus according to an embodiment of the present invention. 同実施形態のＣＤＭＡ信号解析装置におけるビット誤り検出動作を示す模式図Schematic diagram showing a bit error detection operation in the CDMA signal analyzing apparatus of the embodiment 同実施形態のＣＤＭＡ信号解析装置における測定データメモリの記憶内容を示す図The figure which shows the memory content of the measurement data memory in the CDMA signal analysis device of the same embodiment 同じく測定データメモリの記憶内容を示す図The figure which shows the memory contents of measurement data memory similarly 同実施形態のＣＤＭＡ信号解析装置における表示器に表示されたコード・ドメインパワーの測定結果を示す図The figure which shows the measurement result of the code domain power displayed on the indicator in the CDMA signal analyzer of the embodiment 同表示器に表示されたスロット単位のコード・ドメインパワー特性及びビット誤り率特性を示す図The figure which shows the code domain power characteristic and bit error rate characteristic of the slot unit which is indicated on the same indicator 同表示器に異なるフォーマットで表示されたスロット単位のコード・ドメインパワー特性及びビット誤り率特性を示す図The figure which shows the code domain power characteristic and bit error rate characteristic of the slot unit which is displayed with the same format with the same indicator 同表示器に表示されたシンボルデータ単位のコード・ドメインパワー特性及びビット誤り数特性を示す図The figure which shows the code domain power characteristic and bit error number characteristic of the symbol data unit which is indicated on the same indicator 同表示器に表示されたコンスタレーションのシンボル点の種別数が付されたビット誤り数特性を示す図The figure which shows the bit error number characteristic where the number of types of the symbol point of the constellation which is displayed on the same indicator is attached 同じく同表示器に表示されたコンスタレーションのシンボル点の種別数が付されたビット誤り数特性を示す図The figure which shows the bit error number characteristic where the number of types of the symbol point of the constellation similarly displayed on the same indicator was attached 同表示器に表示されたビット誤り率の３次元特性を示す図The figure which shows the three-dimensional characteristic of the bit error rate displayed on the same indicator 同表示器に表示されたビット誤り率及びコード・ドメインパワー特性の３次元特性を示す図The figure which shows the 3D characteristic of the bit error rate and the code domain power characteristic which are indicated on the same indicator 同表示器に表示された実時間ビット誤り率特性を示す図Diagram showing real-time bit error rate characteristics displayed on the same display 同じく同表示器に表示された実時間ビット誤り率特性を示す図The figure which shows the real time bit error rate characteristic which is displayed on the same indicator 同表示器に表示された測定対象フレームの選択画面を示す図The figure which shows the selection screen of the measurement object frame displayed on the same display 同表示器に表示された測定対象スロットの選択画面を示す図The figure which shows the selection screen of the slot for measurement displayed on the display 一般的なＣＤＭＡにおける送信側の各送信データの多重化手法を示す図The figure which shows the multiplexing method of each transmission data of the transmission side in general CDMA ツリー構造に設定された拡散ファクターと各チャネルにおける拡散コードとの関係を示す図Diagram showing the relationship between the spreading factor set in the tree structure and the spreading code in each channel 一般的なＣＤＭＡ信号の伝送フォーマットを示す図A diagram showing a transmission format of a general CDMA signal

符号の説明Explanation of symbols

１…変調部、２…拡散部、３…加算器、４…スクランブル回路、５…ＳＣＨ付加部、６…高周波回路、７…アンテナ、８…拡散コード、９…拡散ファクター、１０…スロット、１１…ＳＣＨ、１４…入力処理部、１５…周波数変換部、１７…Ａ／Ｄ変換部、１８…Ｉ、Ｑ分離部、２３…スクランブル解除部、２４…逆拡散処理部、２５…１フレームシンボルデータメモリ、２６…コード・ドメインパワー算出部、２７…コンスタレーション作成部、２９…測定データメモリ、３０…変調方式判定部、３１，３８…コンスタレーション、３２…シンボル点、３４…ビット誤り検出部、３６…ＢＥＲ算出部、３７…ビット誤り数算出部、４７…編集部、５０…表示器、５１，５３…コード・ドメインパワー特性、５４…ビット誤り率特性、５５…ビット誤り数特性、５６…３次元特性、５７…実時間ビット誤り率特性、６１…測定対象フレーム選択画面、６２…測定対象スロット選択画面   DESCRIPTION OF SYMBOLS 1 ... Modulation part, 2 ... Spreading part, 3 ... Adder, 4 ... Scramble circuit, 5 ... SCH addition part, 6 ... High frequency circuit, 7 ... Antenna, 8 ... Spreading code, 9 ... Spreading factor, 10 ... Slot, 11 SCH, 14 Input processing unit, 15 Frequency conversion unit, 17 A / D conversion unit, 18 I, Q separation unit, 23 Descramble unit, 24 Despread processing unit, 25 1 frame symbol data Memory: 26: Code domain power calculation unit, 27: Constellation creation unit, 29: Measurement data memory, 30: Modulation method determination unit, 31, 38: Constellation, 32: Symbol point, 34: Bit error detection unit, 36 ... BER calculation unit, 37 ... bit error number calculation unit, 47 ... editing unit, 50 ... display unit, 51,53 ... code domain power characteristic, 54 ... bit error rate characteristic, 55 ... Tsu DOO error count characteristic, 56 ... three-dimensional characteristics, 57 ... real-time bit error rate, 61 ... measurement target frame selection screen, 62 ... measurement target slot selection screen

Claims (3)

入力された被測定信号である１フレームが複数スロット（１０）で構成されたＣＤＭＡ信号の各拡散ファクターの各チャネルにおける信号を解析するＣＤＭＡ信号解析装置において、
前記入力された被測定信号からフレーム同期がとれたチップデータを作成し、作成したチップデータをチャネル毎の拡散ファクターに対応する拡散コードで逆拡散して各チャネルのシンボルデータとして出力する入力処理部（１４）と、
この入力処理部から順次出力される各チャネルのシンボルデータにおける１フレーム分の各チャネルのシンボルデータを順次記憶していく１フレームシンボルデータメモリ（２５）と、
この１フレームシンボルデータメモリから読出した１フレーム分の各チャネルのシンボルデータを用いて、各チャネルのシンボルデータのビット誤りを順次検出していくビット誤り検出部（３４）と、
このビット誤り検出部から順次出力される１フレーム分のビット誤りを用いて、各チャネルのビット誤り値をスロット単位で順次算出していくビット誤り値算出部（３６、３７）と、
このビット誤り値算出部で算出された１フレーム分の時系列的なスロット単位のビット誤り値をビット誤り値特性（５４、５５）として表示器（５０）にグラフィック表示するビット誤り値特性表示手段と、
前記ビット誤り検出部でビット誤り検出されたシンボルデータのコンスタレーション（３１）のシンボル点（３２）の種別（３９ａ、３９ｂ、３９ｃ）を、各フレームにおけるスロット単位で集計するビット誤りシンボル点集計手段と、
このビット誤りシンボル点集計手段で集計されたビット誤りシンボル点の各種別の数を、前記ビット誤り値特性（５４、５５）の各スロットのビット誤り値の内訳としてグラフィック表示するビット誤り種別表示手段と
を備えたことを特徴とするＣＤＭＡ信号解析装置。 In a CDMA signal analyzing apparatus for analyzing a signal in each channel of each spreading factor of a CDMA signal in which one frame as an input signal under measurement is configured by a plurality of slots (10),
An input processing unit that creates chip data with frame synchronization from the input signal under measurement, despreads the created chip data with a spreading code corresponding to a spreading factor for each channel, and outputs the data as symbol data of each channel (14) and
A 1-frame symbol data memory (25) for sequentially storing symbol data of each channel for one frame in the symbol data of each channel sequentially output from the input processing unit;
A bit error detection unit (34) for sequentially detecting a bit error of the symbol data of each channel using the symbol data of each channel for one frame read from the one-frame symbol data memory;
A bit error value calculation unit (36, 37) that sequentially calculates a bit error value of each channel in units of slots using a bit error for one frame sequentially output from the bit error detection unit;
Bit error value characteristic display means for graphically displaying the bit error value of one frame for each frame calculated by the bit error value calculation unit as a bit error value characteristic (54, 55) on the display (50). When,
Bit error symbol point counting means for counting the types (39a, 39b, 39c) of the symbol points (32) of the constellation (31) of the symbol data whose bit errors have been detected by the bit error detection unit in units of slots in each frame When,
Bit error type display means for graphically displaying various numbers of bit error symbol points counted by the bit error symbol point counting means as a breakdown of bit error values of each slot of the bit error value characteristics (54, 55). And a CDMA signal analyzing apparatus. 入力された被測定信号である１フレームが複数スロット（１０）で構成されたＣＤＭＡ信号の各拡散ファクターの各チャネルにおける信号を解析するＣＤＭＡ信号解析装置において、
前記入力された被測定信号からフレーム同期がとれたチップデータを作成し、作成したチップデータをチャネル毎の拡散ファクターに対応する拡散コードで逆拡散して各チャネルのシンボルデータとして出力する入力処理部（１４）と、
この入力処理部から順次出力される各チャネルのシンボルデータにおける１フレーム分の各チャネルのシンボルデータを順次記憶していく１フレームシンボルデータメモリ（２５）と、
この１フレームシンボルデータメモリから読出した１フレーム分の各チャネルのシンボルデータを用いて、各チャネルのシンボルデータのビット誤りを順次検出していくビット誤り検出部（３４）と、
このビット誤り検出部から順次出力される１フレーム分のビット誤りを用いて、各スロットを構成する複数シンボルデータにおけるビット誤り値をシンボルデータ単位で順次算出していくビット誤り値算出部（３６、３７）と、
このビット誤り値算出部で算出された１スロット分の時系列的なシンボルデータ単位のビット誤り値をビット誤り値特性（５４、５５）として表示器（５０）にグラフィック表示するビット誤り値特性表示手段と、
前記ビット誤り検出部でビット誤り検出されたシンボルデータのコンスタレーション（３１）のシンボル点（３２）の種別（３９ａ、３９ｂ、３９ｃ）を、各スロットを構成する複数シンボルデータにおけるシンボルデータ単位で集計するビット誤りシンボル点集計手段と、
このビット誤りシンボル点集計手段で集計されたビット誤りシンボル点の各種別の数を、前記ビット誤り値特性（５４、５５）の各シンボルデータのビット誤り値の内訳としてグラフィック表示するビット誤り種別表示手段と
を備えたことを特徴とするＣＤＭＡ信号解析装置。 In a CDMA signal analyzing apparatus for analyzing a signal in each channel of each spreading factor of a CDMA signal in which one frame as an input signal under measurement is configured by a plurality of slots (10),
An input processing unit that creates chip data with frame synchronization from the input signal under measurement, despreads the created chip data with a spreading code corresponding to a spreading factor for each channel, and outputs the data as symbol data of each channel (14) and
A 1-frame symbol data memory (25) for sequentially storing symbol data of each channel for one frame in the symbol data of each channel sequentially output from the input processing unit;
A bit error detection unit (34) for sequentially detecting a bit error of the symbol data of each channel using the symbol data of each channel for one frame read from the one-frame symbol data memory;
A bit error value calculation unit (36, 36) that sequentially calculates a bit error value in a plurality of symbol data constituting each slot in units of symbol data using a bit error for one frame sequentially output from the bit error detection unit. 37)
A bit error value characteristic display for graphically displaying the bit error value of the time series symbol data unit for one slot calculated by the bit error value calculation unit as the bit error value characteristic (54, 55) on the display (50). Means,
The types (39a, 39b, 39c) of the symbol points (32) of the constellation (31) of the symbol data whose bit errors have been detected by the bit error detection unit are tabulated in units of symbol data in a plurality of symbol data constituting each slot. Bit error symbol point summing means,
Bit error type display that graphically displays various numbers of bit error symbol points counted by the bit error symbol point counting means as a breakdown of bit error values of each symbol data of the bit error value characteristics (54, 55). CDMA signal analysis apparatus characterized by comprising a <br/> and means. 前記コンスタレーションのシンボル点の種別は、前記コンスタレーションのＩＱ座標における前記シンボル点の座標原点からの距離の種別であることを特徴とする請求項１又は２記載のＣＤＭＡ信号解析装置。   3. The CDMA signal analyzing apparatus according to claim 1, wherein the type of the symbol point of the constellation is a type of a distance from a coordinate origin of the symbol point in the IQ coordinate of the constellation.
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