JP4106703B2 - Disc signal analyzer - Google Patents

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JP4106703B2
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Description

【0001】
【発明の属する技術分野】
本発明はディスク信号解析装置に関し、詳しくは、DVDや次世代記録メディアなどのPRML(Partial Response Maximum Likelihood)信号処理機能が搭載された高密度光ディスク信号をはじめとする少なくとも2値以上で記録されたディスク信号の解析評価に用いるディスク信号解析装置に関するものである。
【0002】
【従来の技術】
PRML信号処理は高密度化を図る再生信号処理方法の一つであって、符合間干渉を意図的に与える方法によって波形を整えるPR方式と、データ間に相関をもたせて記録したデータの列から最も確からしいデータ列を検出するML方式を採用したデータチャンネル技術である。
【0003】
磁気ディスクや光ディスクにおいて、MRヘッドまたは光ピックアップで検知した信号だけではデータかノイズかの判断が困難である。そこで、この判断を的確に行うために、PRML信号処理を使う。すなわち、記録された符号は、常に前に書き込まれた符号の影響を受ける。そこで、PRML信号処理ではこの符号間干渉を利用し、データを再生する時に再生歪を修正する波形等化方式(PR方式)と、再生したデータの間に相互関係がある時に最も的確な符号を検出する方式(ML方式)とを組み合わせて用いる。磁気ディスク装置だけでなく、光ディスク装置や映像記録用のVTR等でも注目されている。
【0004】
図19は、従来のディスク信号解析装置の一例を示すブロック図である。このディスク信号解析装置100は、光ディスクから入力されるRF信号やCLOCK信号に対して種々の解析を行い、デコード信号や表示信号やエラー信号やパターン信号を出力する。
【0005】
入力回路101は、アンプやアッテネータなどから構成されるものであり、図示しない光ディスクのRF信号やCLOCK信号が入力される。
A/D変換回路102は、入力回路101から出力されるRF信号をCLOCK信号のタイミングでデジタル信号に変換する。
【0006】
PR等化回路103は、A/D変換回路102から出力されるデジタル信号波形を電圧振幅方向に分離整形するものであり、図20に示すようなN次デジタルトランスバーサルフィルタで構成される。ここで、PRは、Partial Responseの頭文字を表わしている。なお、図20において、aは入力系列の信号、g〜gn−1はフィルタのタップ係数、cは出力系列の信号、Dは遅延素子、Xは重み係数乗算器、Σは加算器である。
【0007】
図21および図22を用い、図20に示したN次デジタルトランスバーサルフィルタの動作について説明する。なお説明を簡単にするためにPRクラス1と呼ばれるPR(1,1)を用いるものとする。
【0008】
図21はPR(1,1)の符号化器のブロック図であり、Dは遅延素子、+は加算器である。
【0009】
図22はPR(1,1)の状態遷移図である。S0は図21の遅延素子Dの状態が0の場合を示し、S1は1の場合を示す。矢印は遷移方向を示し、矢印横のa/bは入力/出力を意味する。ただし、出力レベルは−1〜1の範囲に正規化してある。
【0010】
再び図19において、ビタビ復号回路104は、PR等化回路103から出力される等化デジタル波形信号から、公知のビタビアルゴリズムを用いてビタビ復号を行う。
【0011】
クロック発生回路105は、デジタルパターンを出力するパターン出力回路106に対してクロックを出力する。
【0012】
パターン出力回路106は、入力されたCLOCK信号のタイミングで、あらかじめ定義されたデジタルパターンを出力する。
【0013】
比較回路107は、ビタビ復号回路104の出力データとパターン出力回路106の出力データとをCLOCK信号のタイミングでラッチしてビット比較し、エラービットとして出力する。
【0014】
復調回路108は、ビタビ復号回路104の出力データに対して、ディスク固有の変調方式に合わせた復調やエラー訂正を行い、デコード出力する。
【0015】
エラーレートカウンタ109は、CLOCK信号と比較回路106のエラー出力に基づきエラーレートを算出する。
【0016】
このように構成された図19の動作について、図23のタイミングチャートを用いて説明する。
【0017】
S1は入力回路101に入力される光ディスクヘッドからのRF信号、S2は入力回路101に入力される光ディスクヘッドからのCLOCK信号である。これらRF信号S1およびCLOCK信号S2は入力回路101で所望の電圧軸方向のレベル処理が施され、RF信号S3およびCLOCK信号S4として各部に出力される。
【0018】
S5は入力回路101から出力されるRF信号S3をA/D変換回路102で変換したデジタル信号、S6はA/D変換回路102のデジタル信号S5をPR等化回路103で波形等化したデジタル等化出力信号である。X軸に平行な3本の線はそれぞれ正規化された−1、0、1のレベルに対応するものであり、サンプリング点横の数値は−1〜1のレベルに正規化されたレベル値である。
【0019】
S7はPR等化回路103の出力信号S6をビタビ復号回路104で復号した出力信号、S8はCLOCK信号S7のタイミングでパターン出力回路106から出力されるパターン出力信号、S9は比較回路107で復号信号S7とパターン出力信号S8を比較した結果として異なるビット部がハイレベルとして出力されるエラー出力信号である。
【0020】
図24はビタビ復号のトレリス線図である。図24において、矢印は状態遷移を示し、矢印横の数値は入力値と理想値との距離の2乗値(以後ブランチメトリックという)である。○印はデータのビット位置を示し、ビット位置上下の2段の数値は各パスのブランチメトリックの積算値である。S0において、上段がS0→S0、下段がS1→S0となり、S1において、上段がS0→S1、下段がS1→S1となる。取消線がついている数値はビタビ復号の過程で消されたパスを示し、ビタビアルゴリズムにおいては生き残ったパス(太線矢印)を復号パスとして採択する。ビタビアルゴリズムについては一般的であるので、詳細な説明は省略する。
【0021】
図25は図19の装置の動作の流れを示すフローチャートである。図19の装置の各構成要素は全てハードウエアで実現されているため、CLOCK信号S4に同期してリアルタイムで処理が実行される。なお、このフローチャートでは、回路構成の上流に位置する入力回路101から下流に位置するエラーレートカウンタ109までの流れが分かるように(A)〜(J)の時系列ステップで表している。以下、各ステップ(A)〜(J)について説明する。
【0022】
(A)図示しない光ディスクヘッドから、RF信号S1およびCLOCK信号S2が入力回路101に入力される。
【0023】
(B)アンプ、アッテネータ、フィルタなどで構成される入力回路101によって、RF信号S1およびCLOCK信号S2は所望のレベル方向の信号処理が施される。
【0024】
(C)入力回路101によって所望のレベル方向に信号処理されたRF信号S3は、CLOCK信号S4のタイミングでA/D変換される。A/D変換後の信号S5は、図23に示すような離散信号となる。
【0025】
(D)A/D変換回路102から変換出力されるデジタル信号S5は、PR等化回路103によって等化処理された信号S6として出力される。例えばPR(1,1)の等化器を用いる場合には、−1、0、1の3値レベルに分離する等化処理が行われる。この等化処理を実現するため、PR等化回路103は前述のように図9に示すようなN次のデジタルトランスバーサルフィルタで構成される。このデジタルトランスバーサルフィルタはハードウエアで実現されるため、タップ数、タップ係数は、PRMLのシステムに応じてあらかじめ決められた値となるのが通常である。
【0026】
(E)PR等化回路103の出力信号S6はビタビ復号回路104に入力されて復号処理が行われ、ビタビ復号信号S7が出力される。復号に際しては図22の状態遷移図を用いて、図24のトレリス線図に示すようなメトリック演算とパス採択処理が繰り返し行われる。この例においては、1,1,1,0,0,0,0,0,0,0,0,1,1,1,1,0…の信号に復号される。ビタビ復号回路104においてもハードウエアで高速処理するために、決まったPRクラス、決まったパスメモリ(探索パスの最大長)となるのが通常である。
【0027】
(F)パターン出力回路106は、入力回路101で信号処理されたCLOCK信号S4のタイミングであらかじめ定義されたデジタルパターン信号S8を出力する。なお、エラーレートを測定するための特有のパターンが定義されていることから、通常入力信号とビット比較のためのSYNC信号などで同期をとる必要がある。この例においては、1,1,1,0,0,0,0,0,0,0,1,1,1,1,0,0…が発生される。クロック発生回路105はディスクへの書き込み信号を出力するためのクロック源として使われるものであり、図19においては使われない。
【0028】
(G)比較回路107にはビタビ復号信号S7およびパターン出力波形S8が入力され、入力回路101で信号処理されたCLOCK信号S4のタイミングで信号がラッチされ比較される。
【0029】
(H)比較回路107はXOR回路などで構成され、2信号の異なるビットをハイレベルにしてエラー出力信号S9を出力する。この例においては、0,0,0,0,0,0,0,0,0,0,1,0,0,0,1,0…が出力される。
【0030】
(I〜J)エラーレートカウンタ109は、CLOCK信号S4と比較回路107から出力されるエラー出力S9を計数し、エラーレート(=エラービット数/計数総ビット数)を算出する。ユーザーが設定した計数ビット数または固定のビット数に達したときに、液晶パネル、LEDなどの表示手段にエラーレート(例えば2,0e−5など)を送出する。通常、10の6乗〜7乗のビット数が計数される。
以上のA〜Jのシーケンスが、CLOCK信号S4のタイミングでリアルタイムで繰り返して実行される。
【0031】
【発明が解決しようとする課題】
しかし、このような従来のディスク信号解析装置には、以下のような問題がある。
【0032】
エラーレート測定のためには通常10の6乗〜7乗オーダーのビット数が必要となることからエラーを解析するのに時間を要し、特に検査工程などで生産性を低下させることになる。
【0033】
また、エラーレート測定のためには必ずビット比較するためのパターン出力回路が必要になることから回路規模が大きくなり、コストも高くなる。
【0034】
また、特有のパターンで検査するためには、その都度ユーザーがパターンを定義しなければならず、作業工数が増加する。
【0035】
また、装置はほとんどがハードウエアで構成されているので、フィルタの設定や対応するPRクラスの自由度がなく、決まったシステムにしか適応できないケースが多い。
【0036】
また、仮にPR等化データ(図10 S6)を電圧軸方向にヒストグラム化して、その分布のばらつきを解析するような機能を導入した時、エラーが大きくてレベル毎のの隣接ヒストグラムの裾が重なり合う場合には、レベル該当データを抽出できなくなって正規分布に近い形状のヒストグラムでのジッタ解析が困難になるとともに、関心のあるヒストグラムのみの形状を確認できないという問題もある。ここでいうジッタとは、時間方向のゆらぎの意味ではなく、ヒストグラム分布のばらつき具合を表わすもので、統計量の分散、P−P(Peak-Peak)、標準偏差など全て含む広義のものとする。以降の説明中のジッタも同義である。
【0037】
本発明は、これらの問題を解決するものであり、その目的は、少なくとも2値以上で記録されたディスク信号の評価にあたり、解析時間が速くできて回路規模が小さく、様々なPRMLシステムにも適応が可能で自由度が高く、エラーが大きい場合にもヒストグラム解析が適切に行えるディスク信号解析装置を提供することにある。
【0038】
【課題を解決するための手段】
このような目的を達成する請求項1の発明は、少なくとも2値以上で記録されたディスク信号の解析評価に用いるディスク信号解析装置であって、少なくとも、信号波形を振幅方向に分離するPR等化手段と、このPR等化手段の出力データをビタビ復号するとともにパスメトリックを算出するビタビ復号手段と、このビタビ復号手段で算出された復号パスおよびパスメトリックからSAM(差メトリック)を算出するSAM値演算手段と、前記SAMの範囲を複数指定するSAMウインドウメモリを備え、
前記SAM値演算手段は、前記ビタビ復号手段の出力である復号パス、パスメトリック、SAMウインドウメモリの範囲から、各ウインドウ毎のヒストグラムを作成して統計値を算出することを特徴とする。
【0039】
請求項2の発明は、請求項1記載のディスク信号解析装置において、前記PR等化手段としてデジタルトランスバーサルフィルタを用いることを特徴とする。
【0040】
請求項3の発明は、請求項1または請求項2記載のディスク信号解析装置において、前記デジタルトランスバーサルフィルタのタップ係数を格納するメモリを設けたことを特徴とする。
【0041】
請求項4の発明は、請求項1から請求項3のいずれかに記載のディスク信号解析装置において、前記ビタビ復号のためのアルゴリズムを決定するPRクラスを格納するPRクラスメモリを設けたことを特徴とする。
【0043】
請求項5の発明は、請求項1から請求項4のいずれかに記載のディスク信号解析装置において、前記ビタビ復号時の最大パス長を格納するパスメモリ長メモリを設けたことを特徴とする。
【0044】
請求項6の発明は、請求項1から請求項5のいずれかに記載のディスク信号解析装置において、前記PR等化手段から出力される等化波形データを格納する等化波形メモリを設けたことを特徴とする。
【0045】
請求項7の発明は、請求項6に記載のディスク信号解析装置において、前記等化波形メモリに格納された等化波形データを正規化されたレベルに射影するための範囲を規定する最大値と最小値を格納する正規化レベルメモリを設けたことを特徴とする。
【0046】
請求項8の発明は、請求項1に記載のディスク信号解析装置において、前記ディスク信号としてRF信号とクロック信号を入力し、クロック信号の位相を調整する手段を設けたことを特徴とする。
【0047】
これらにより、従来のエラーレート測定方法で必要とされるサンプリング点よりもはるかに少ないサンプリング点数でディスク信号解析が行える。
そして、評価検査時間を飛躍的に短縮でき、フィルタ処理や演算処理をソフトウエアで実現できるので、様々なPRMLシステムに適応できる。
【0048】
請求項9の発明は、請求項1に記載のディスク信号解析装置において、前記ディスク信号としてRF信号を入力し、このRF信号からクロック信号を再生する手段を設けたことを特徴とする。
【0049】
これにより、入力信号系統を簡略化できる。
【0050】
請求項10の発明は、請求項1に記載のディスク信号解析装置において、レベル範囲を複数指定するレベルウインドウメモリと、このレベルウインドウメモリの範囲と前記PR等化手段の出力から、前記各ウインドウ毎のヒストグラムを作成して統計値を算出するレベルジッタ演算手段、とを備えたことを特徴とする。
【0051】
請求項11の発明は、請求項10に記載のディスク信号解析装置において、前記レベルジッタ演算手段は、算出された統計量に基づき、適応等化フィルタアルゴリズムを用いて前記タップ係数メモリを最適値に更新することを特徴とする。
【0053】
これらにより、レベル方向の信号品質を評価することができ、ディスク信号のエラーに対するマージン解析を視覚的に行うことができる。
【0054】
請求項12の発明は、請求項1または請求項11に記載のディスク信号解析装置において、前記レベルウインドウおよびSAMウインドウのデータ抽出にあたり、復号状態遷移と復号パスパターンテーブルを参照することを特徴とする。
【0055】
これにより、ウインドウの隣接ヒストグラムの裾が重なり合うくらいエラーが大きな場合でも、確実にウインドウ該当データを抽出でき、より正規分布に近い形状のヒストグラムでジッタ解析が可能になる。
【0056】
請求項13の発明は、請求項12に記載のディスク信号解析装置において、解析したいレベルウインドウおよび解析したいSAMウインドウを選択可能としてこれら解析したいしたいウインドウのヒストグラムだけを取り出すことを特徴とする。
【0057】
これにより、解析したいウインドウのヒストグラムだけを取り出すことができ、等化波形レベル毎のヒストグラムやSAM値毎のヒストグラムの形状解析が可能になる。
【0058】
請求項14の発明は、請求項1または請求項13に記載のディスク信号解析装置において、前記レベルウインドウおよびSAMウインドウの情報をPRクラス毎に格納するメモリを設けたことを特徴とする。
【0059】
これにより、ユーザーはウインドウ定義が不要になり操作性が向上する。
【0060】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図1は本発明の実施の形態例を示すブロック図である。図1において、800は本発明に基づくディスク信号解析装置である。
【0061】
遅延時間メモリ801は入力されるCLOCK信号の位相調整量を保持するものであり、その値はユーザーによって設定される。
【0062】
入力回路802はアンプやアッテネータや設定された遅延時間だけCLOCK信号を遅延させるプログラマブルディレイラインなどで構成されるもので、図示しない光ディスクのRF信号やCLOCK信号が入力される。
【0063】
A/D変換回路803は、入力回路802から出力されるRF信号をCLOCK信号のタイミングでデジタル信号に変換する。
【0064】
波形メモリ804は、A/D変換回路803から変換出力されるデジタル波形データを保持する。
【0065】
タップ係数メモリ805は、ユーザーによって設定されるデジタルトランスバーサルフィルタのタップ係数を保持する。
【0066】
PR等化手段806はA/D変換回路803から出力されるデジタル信号波形を波形メモリ804から抽出して電圧振幅方向に分離整形するもので、タップ係数メモリ805の係数を用いてフィルタ処理を行う。PR等化手段806は、例えばソフトウェアで実現する。
【0067】
等化波形メモリ807は、PR等化手段806でフィルタ処理された等化波形データを保持する。
【0068】
レベルウインドウメモリ808は等化レベルに合わせたレベル範囲が格納されるものであり、ユーザーによって設定される。PR1(3値)を用いるとすると、3種類のウインドウが定義される。
【0069】
レベルジッタ演算手段809は、PR等化手段806でフィルタ処理された等化波形データを等化波形メモリ807から抽出してレベルウインドウメモリ808内のウインドウ範囲からウインドウ毎の統計値を算出するものであり、例えばソフトウエアで実現する。
【0070】
PRクラスメモリ810はビタビ復号のためのアルゴリズムを規定するものであり、この実施例ではPR1が格納される。
【0071】
パスメモリ長メモリ811はビタビ復号時の最大パス長データを格納するものであり、この実施例では30が格納される。
【0072】
正規化レベルメモリ812は、等化波形メモリ807内の等化波形データを−1〜1の正規化空間に射影するためのものである。この実施例では最大値=2V(=1に正規化)、最小値=−2V(−1に正規化)が格納されている。
【0073】
ビタビ復号手段813は、PR等化手段806で波形等化された等化波形メモリ807のデータをビタビ復号するものである。具体的には、PRクラスメモリ810に格納されたPRクラス、パスメモリ長メモリ811に格納されたパスメモリ長および正規化レベルメモリ812に格納された正規化レベルに基づきビタビ復号処理を行う。ビタビ復号手段813も例えばソフトウエアで実現する。
【0074】
パスメトリックメモリ814にはビタビ復号手段813で演算されたパスメトリック結果が格納される。
【0075】
SAMウインドウメモリ815にはSAM値レベルに合わせてユーザーによって設定される範囲が格納される。
【0076】
SAM値演算手段816は、ビタビ復号手段813によって演算されたパスメトリックをパスメトリックメモリ814から抽出し、SAMウインドウメモリ815内のウインドウ範囲からウインドウ毎の統計値を算出する。このSAM値演算手段816も例えばソフトウエアで実現する。
【0077】
図2は、図1の動作を説明するタイミングチャートである。
S10は入力回路802に入力される光ディスクヘッドからのRF信号、S11は入力回路802に入力される光ディスクヘッドからのCLOCK信号である。これらRF信号S10およびCLOCK信号S11は入力回路802で所望の電圧軸方向のレベル処理が施され、RF信号S12およびCLOCK信号S13としてA/D変換回路803に出力される。
【0078】
S14は入力回路802から出力されるRF信号S12をA/D変換回路803で変換したデジタル信号である。
【0079】
図3は図1の装置の動作の流れを示すフローチャートである。なお図1の装置では入力回路802とA/D変換回路803がハードウエアで実現されているので、ステップ(d)〜(f)はCLOCK信号S11,S13に同期してリアルタイムで処理が実行される。以下、各ステップ(a)〜(k)について説明する。
【0080】
(a)信号入力に先立ち、入力RF信号S12に対するCLOCK信号13の遅延時間(例えば17ns)を図4に示す装置内部のメモリ状態図の遅延時間メモリ801に設定し、PR等化手段806に使用するデジタルトランスバーサルフィルタのタップ係数(例えばα、β、γ…)をタップ係数メモリ805に設定する。
【0081】
ここで、図4のメモリ状態図について説明する。
遅延時間メモリ801には、ユーザーにより設定されるCLOCK信号の位相調整量を保持するための遅延時間が格納される。
【0082】
波形メモリ804には、A/D変換回路803から変換出力されるデジタル波形データが格納される。
【0083】
タップ係数メモリ805にはユーザーにより設定されるデジタルトランスバーサルフィルタのタップ係数が格納されるが、タップ数・係数の値自体は重要でないので具体値を使わずにα、β、γ…としている。
【0084】
等化波形メモリ807にはPR等化手段806でフィルタ処理された等化波形データが格納される。ここでは図12の従来例と同じ等化結果データが得られるものとする。
【0085】
レベルウインドウメモリ808にはユーザーによって設定されるレベルウインドウデータが格納される。
【0086】
PRクラスメモリ810にはビタビ復号のためのアルゴリズムを規定するPRクラスが格納される。
【0087】
パスメモリ長メモリ811にはビタビ復号時の最大パス長が格納される。
【0088】
正規化レベルメモリ812には等化波形メモリ807内の等化波形データを−1〜1の正規化空間に射影するための正規化レベルデータが格納される。
【0089】
パスメトリックメモリ814にはビタビ復号手段813で演算されたパスメトリック結果が格納される。
【0090】
SAMウインドウメモリ815にはユーザーによって設定されるSAMウインドウデータが格納される。
【0091】
図3に戻って説明する。
(b)ビタビ復号手段813で使用するPRクラス(例えば(1,1))をPRクラスメモリ810に設定し、パスメモリ長メモリ811にパスメモリ長(例えば30)を設定し、正規化レベルメモリ812に正規化レベル(例えば2.0V=1.0,0.0V=0.0,−2.0V=−1.0)を設定する。
【0092】
(c)レベルジッタ演算のためのレベルウインドウをレベルウインドウメモリ808に設定する。PR(1,1)では3値レベルとなるのでウインドウ数は3つ定義される。通常それぞれの中心値(center)は、−1〜1空間に正規化される電圧値を等分割した値となる。入力RF信号にアシンメトリがあるような場合は等分割でなく設定する場合もある。
【0093】
(d)光ディスクヘッドからRF信号S10およびCLOCK信号S11が入力回路802に入力される。
【0094】
(e)RF信号S10、CLOCK信号S11は、アンプ、アッテネータ、フィルタなどで構成される入力回路802によって所望のレベル方向の信号処理が施される。そしてCLOCK信号S11は、内蔵された遅延回路によって、遅延時間メモリ801に格納された時間17ns分の遅延を受ける。
【0095】
(f)入力回路802によって入力信号処理されたRF信号S12は位相調整(遅延)処理されたCLOCK信号S13のタイミングでA/D変換され、変換出力されるデジタル波形データは波形メモリ804に格納される。変換後の信号は図2のS14のような離散信号となる。
【0096】
(g)PR等化手段806は波形メモリ804から波形データを読み出し、タップ係数メモリ805に格納された係数からデジタルフィルタ処理を行い、等化波形メモリ807に等化波形データを格納する。
【0097】
(h)レベルジッタ演算手段809は等化波形メモリ807から等化波形データを読み出し、レベルウインドウメモリ808で定義された領域内データを抽出して電圧軸方向のデータ列としてレベルジッタを算出する。同時に図5に示すような振幅ヒストグラム、振幅ジッタ値を表示出力する。
【0098】
ここで、図5について説明する。
図5の振幅ヒストグラムは、図4の等化波形メモリ807の等化波形データを電圧軸方向から見たヒストグラムとなる。ここで、PR(1,1)を用いていることから3値(2.0V,0.0V,−2.0V)を中心とするウインドウが定義されている。なおヒストグラム上の点線はウインドウ範囲を示すカーソルである。
等化波形右上には、それぞれウインドウ内の振幅ジッタ値が示されている。このヒストグラムと振幅ジッタ結果は、ディスク信号解析装置に搭載されたCRTや液晶ディスプレイなどに表示出力される。
【0099】
図3に戻って説明する。
(i)ビタビ復号手段813は等化波形メモリ807に格納された等化波形データを読み出し、PRクラスメモリ810で定義されたPR(1,1)とパスメモリ長メモリ811で定義されたパスメモリ長=30および正規化レベルメモリ812で定義された正規化レベルに基づいてビタビ復号を実行する。
ビタビ復号のアルゴリズムやメトリック演算などは図6のトレリス線図のように行われる。なおシーケンスは従来例と同様である。そしてビタビ復号手段813は、図4に示すように、復号パスの状態遷移、採択パスメトリック(採択したパスのパスメトリック)、次点パスメトリック(合流点において採択されなかったパスメトリック)および復号結果をパスメトリックメモリ814に格納する。
【0100】
ここで、図6のトレリス線図について説明する。図の記号などの意味は全て従来例と同様であるが、図下段に復号結果、採択パスメトリック、次点パスメトリック、SAM値( 差メトリック= 次点パスメトリック−採択パスメトリック)を示している。
【0101】
図3に戻って説明する。
(j)SAM値演算手段816はパスメトリックメモリ814に格納されたメトリックデータを読み出し、SAM値(差メトリック=次点パスメトリック−採択パスメトリック)をビット毎に算出する(図6のSAM値)。さらにSAM値のヒストグラムを作成すると同時に、SAMウインドウメモリ815に格納されたSAMウインドウの範囲に入るSAM値を統計演算し図7に示すような表示出力を行う。−1〜1に正規化されたPR(1,1)において、SAM値は理想値=2。0を中心に分布する。SAM値は大きいほど(採択パスと次点パス間の累積誤差量の差が大きいほど)復号パスの信頼性が高く、0に近づくほど(採択パスと次点パスで選択される確率が50%に近い)エラーが発生しやすいといわれている。そこで、SAMのヒストグラム形状及びジッタ値などを解析することによって、少ないデータ点数でディスク信号のエラーに対するマージンがどの程度あるかを知ることが可能となる。
【0102】
(k〜e)同様の解析を繰り返す場合は再測定を行う。
【0103】
(k〜a)CLOCK信号の調整が必要な場合や、異なったPRクラスを使用してディスク信号との相性を解析したい場合、フィルタの係数を変更して最適な応答を解析したい場合などは、それぞれの設定を変更して再度実行する。本実施例においては、ハードウエアによるリアルタイム処理ではないので、既に測定したデータを使って解析することも可能であり、その場合は(a〜d)→(g)のシーケンスとなる。
【0104】
図7について説明する。トレンド表示はSAM値を1bit単位で時系列表示したもので、SAMヒストグラムはそのトレンドをY軸方向から見たヒストグラムとして表現している。これらの表示はディスク信号解析装置に搭載されたCRTや液晶ディスプレイなどに表示出力される。
【0105】
このように構成することにより、再生にPRML信号処理を用いたディスクの評価パラメータにSAM(差メトリック)を用いているので、従来のエラーレート測定方法で必要とされる10の6乗〜7乗のサンプリング点よりもはるかに少ないサンプリング点数でディスク信号解析が行えるため、評価検査時間を飛躍的に短縮できる。
【0106】
また、従来のエラーレート測定で必要だった元データパターンの定義や出力回路が不要になり、回路規模を小型化できるとともに部品コストも低減できる。
【0107】
また、従来のエラーレート測定と比較して測定点数が少なくてよいため、フィルタ処理や演算処理をソフトウエアで実現でき、様々なPRMLシステムに適応可能な自由度の高いディスク信号解析装置が提供できる。
【0108】
また、レベル方向のヒストグラム解析機能およびSAMヒストグラム解析機能を設けているので、振幅ジッタなどレベル方向の信号品質を評価することができ、ディスク信号のエラーに対するマージン解析を視覚的に行うことができる。これはPRMLシステムに限らず、少なくとも2値以上で記録されたディスクのレベル方向の信号評価に有用となる。
【0109】
なお、実施例ではディスク信号としてRF信号とCLOCK信号を入力する構成を説明したが、入力されたRF信号からクロックを再生するPLL(Phase Lock Loop)回路を内蔵する構成にすることもできる。これにより、信号入力系統を簡略にできる。
【0110】
また、実施例ではタップ係数をユーザーが設定する形としたが、レベルジッタ値またはSAM値を利用して最適なタップ数となるように、内部で自動で設定する形(適応等化)にすることも可能である。
【0111】
さらに、実施例では入力回路とA/D変換回路を除く全てのデータ処理をソフトウエアで実現する構成としたが、PR等化手段、ビタビ復号手段をDSPやFPGAなどの比較的自由度のあるハードウエアで実現する構成としてもよい。
【0112】
ところで、図1の構成で測定した場合、図8に示すようにレベルジッタが大きくなったり、図9に示すようにSAMジッタが大きくなってウインドウの隣接ヒストグラムの裾が重なり合うようになると、重複した部分も含めてジッタ演算を行っていることから、図10に示すような正規分布に近似する評価パラメータとして扱えなくなってしまう。
【0113】
また、ウインドウの隣接ヒストグラムの裾が重なり合う場合、関心のあるヒストグラムのみの形状を確認することができない。
【0114】
さらに、PRクラスや符号方式などを変更した場合には、ユーザーはそれに合わせてウインドウ設定をやり直さなければならない。
【0115】
これらの問題は、図11のような構成とすることで解決できる。
図11において、一点破線で囲まれた部分は図1と重複する部分であり、それらの説明を省略する。
レベルウインドウ選択手段1110はレベルジッタ演算を行う対象のウインドウを選択するものであり、キーやマウスなどを用いる。このレベルウインドウ選択手段1110で選択されたレベルウインドウPRクラス毎のレベルウインドウ情報やウインドウ状態は、レベルウインドウメモリ1111に保持される。
【0116】
レベルジッタ演算手段1112は、等化波形メモリ1106の等化波形、復号パスメモリ1109の復号パスおよびレベルウインドウメモリ1111のウインドウ情報から、対象ウインドウのレベルジッタを演算する。
【0117】
SAMウインドウ選択手段1113はSAMジッタ演算手段を行う対象のウインドウを選択するものであり、キーやマウスなどを用いる。このSAMウインドウ選択手段1113で選択されたPRクラス毎のSAMウインドウ情報やウインドウ状態は、SAMウインドウメモリ1114に保持される。
【0118】
パスパターンテーブルメモリ1115には、PRクラス毎のSAM値に応じた採択パスや次点パスのパターンが登録されている。
【0119】
SAMジッタ演算手段1116は、復号パスメモリ1109のパスメトリックおよび復号状態遷移、SAMウインドウメモリ1114のウインドウ情報、パスパターンテーブルメモリ1115のパスパターンから、対象ウインドウのSAMジッタを演算する。
【0120】
図12は図11の各メモリの状態図、図13はPR(1,1)の状態遷移図、図14はビタビ復号のトレリス線図である。
レベルウインドウメモリ1107には、PRクラス毎の等化波形の理想ウインドウ情報、ユーザーによって設定される選択レベルウインドウ状態が格納されている。図12では0V〜2Vに等化されるPR(1,1)、PR(1,2,1)、PR(1,2,2,1)でd制約が1の時についてのみ示す。選択レベルウインドウ状態はPR(1,1)のWindow2が選択されている。なお、d制約とは、変調(符号化)の際の連続する0の個数(Run Length)による、ビタビ復号時の制約のことである。例えば、(1,7)RLL符号の場合は最小のRunLengthは1なので、d制約=1とすると図13において復号パターンとして1→0→1、0→1→0はあり得ず、つまりS1→S0→S1、S0→S1→S0の遷移は除外してビタビ復号が行われる。
【0121】
SAMウインドウ1112には、(1,7)RLL符号の信号にd制約(=1)をつけてビタビ復号した際に現われる理想のSAM値のウインドウ情報、ユーザーによって設定される選択SAMウインドウが格納されている。PRクラスは畳み込みのビット数(拘束長)が長くなるとウインドウ数が膨れ上がってくるので、PR(1,1)、PR(1,2,1)、PR(1,2,2,1)のWindow10までを示す。選択SAMウインドウ状態はPR(1,1)のWindow1が選択されている。
【0122】
パスパターンテーブルメモリ1115には、PRクラス毎の理想SAM値に応じた採択パス、次点パスのパターン(復号状態遷移)が登録されている。PRの拘束長が長くなると状態数が増えるため図12ではPR(1,1)の場合についてのみ示している。
【0123】
S0→S0→S1のパスが採択された時、S0→S1→S1が次点パスとなる。図13のPR(1,1)の状態から、出力がそれぞれ1→2、0→1になるとパスメトリックの差は(12+12)=2となり、このパスパターンが存在した場合はパスの終点はSAM=2のウインドウに属することを意味している。同様S0→S1→S1→S0が採択されS0→S0→S0→S0が次点となるとき、パスメトリックの差は(12+22+11)=6となり、終点はSAM=6のウインドウに属する。S0→S0→S0→S0が採択される場合、d制約から次点パスは存在しないためパスメトリックの差は∞となり、終点はどのウインドウにも属さないデータとなることを意味している。
【0124】
図15のフローチャートに基づき、動作を説明する。なお、実際の装置はハードウェア実現部とソフトウェア実現部が混在するため、一連の動作はリアルタイム、マルチタスクで実行処理されるが、図15のフローチャートでは説明のため時系列で示している。
(a)波形等化のためのタップ係数(=α、β、γ…)をタップ係数メモリ1104に設定し、ビタビ復号のためのPRクラス(=PR(1,1))をPRクラスメモリ1107に設定する。
【0125】
(b)レベルウインドウ選択手段1110で解析したいレベルウインドウ(例えばWindow2:Center=1.00V Span=1.00V)を選択してレベルウインドウメモリ1111に保持し、SAMウインドウ選択手段1113で解析したいSAMウインドウ(例えばWindow1:SAM=2)を選択してSAMウインドウメモリ1114に保持する。
【0126】
(c)光ディスクヘッドからRF信号が入力回路1101に入力される。
【0127】
(d)アンプ、アッテネータ、アナログフィルタ、PLLなどで構成される入力回路1101によってRF信号は所望のレベル方向の信号処理が施されるとともに、サンプリングのためのCLOCK信号が内部のPLLによって再生され出力される。
【0128】
(e)入力回路1101によって信号処理されたRF信号はCLOCK信号のタイミングでA/D変換回路1102によりA/D変換され、波形メモリ1103にデジタル波形データが格納される。
【0129】
(f)PR等化手段1105は、波形メモリ1103に格納された波形データを波形等化処理して等化波形メモリ1106に格納する。
【0130】
(g)ビタビ復号手段1108は、等化波形メモリ1106に格納された等化波形データを抽出し、PR(1,1)のアルゴリズムでビタビ復号して、復号パスメモリ1109に復号状態遷移、各パスの採択パスメトリック、次点パスメトリックおよび復号データを格納する。
【0131】
(h)レベルジッタ演算手段1112は、等化波形メモリ1106に格納された等化波形データを抽出し、復号パスメモリ1109の復号状態遷移からレベルヒストグラムを生成すると同時に、レベルウインドウメモリ1107に定義されたウインドウ内のデータを抽出して対象ウインドウのジッタを演算する。図16はその表示出力である。
【0132】
PR1の場合、0V、1V、2Vを中心に3値にヒストグラムが分布するが、選択レベルウインドウはWindow2なので、理想レベル中心値=1.0Vのデータのみを抽出する。図13の状態遷移図、図14のトレリス線図から、1を出力するのはS0→S1またはS1→S0に遷移する場合なので0.94、1.05、1.09、0.89のデータが順次抽出される。このようにして復号状態遷移を利用してデータを抽出することによって、エラーが大きい信号の場合でも図16に示すようなWindow2だけのヒストグラムを作成しジッタを演算することができる。
【0133】
(i)SAMジッタ演算手段1116は、復号パスメモリ1109に格納されたパスメトリックの差からSAMを演算し、パスパターンテーブルメモリ1115のパスパターンを検索してSAMヒストグラムを生成すると同時に、SAMウインドウメモリ1114に定義されたウインドウ内のSAM値を抽出して対象ウインドウのジッタを演算する。図17はその表示出力である。
【0134】
(1,7)RLL符号をd制約条件をつけてPR(1,1)でビタビ復号すると、SAM=2、6を中心にヒストグラムが2個分布するが、選択SAMウインドウはWindow1なので、理想SAM中心値=2.0のデータのみを抽出する。図14のトレリス線図および図12のパスパターンメモリ1113(SAM=2のパスパターン)から、1.78、2.33、2.34、1.80、1.68、2.11、2.34が順次抽出される。このようにして理想SAMに応じたパスパターンを利用してデータを抽出することによって、エラーが大きい信号の場合でも図17に示すようなWindow1だけのヒストグラムを作成しジッタを演算することができる。
【0135】
(j)同じ条件を繰り返す場合はそのまま連続的に(d)〜(i)を繰り返す。タップ係数、PRクラス、解析レベルウインドウ、解析SAMウインドウなど設定を変更すると、それに応じたレベルウインドウ情報、SAMウインドウ情報、パスパターン情報がテーブル参照され、選択されたWindowのみのヒストグラム解析が引き続き行われる(a〜i)。
【0136】
エラーが大きく、ウインドウをはみ出てしまうような場合、図18に示すように各ウインドウのヒストグラムの裾が重なり合うが、本実施態様においては復号状態遷移、復号パスパターンテーブルを用いてデータ抽出を行っているため、塗りつぶし部分のヒストグラムからジッタが算出される。
【0137】
図11の実施態様例によれば、レベルウインドウやSAMウインドウのデータ抽出に復号状態遷移と復号パスパターンテーブルを参照する方法を用いているために、ウインドウの隣接ヒストグラムの裾が重なり合うくらいエラーが大きな場合でも、確実にウインドウ該当データを抽出でき、より正規分布に近い形状のヒストグラムでジッタ解析が可能になる。
【0138】
そして、解析レベルウインドウと解析SAMウインドウを選択可能にしているために、解析したいウインドウのヒストグラムだけを取り出すことができ、等化波形レベルごとのヒストグラム、SAM値毎のヒストグラムの形状解析が可能になる。
【0139】
さらに、レベルウインドウとSAMウインドウの情報をPRクラス毎にメモリに格納しておくことによって、ユーザーはウインドウの定義が不要になり、操作性が向上する。
【0140】
【発明の効果】
以上説明したように、本発明によれば、少なくとも2値以上で記録されたディスク信号の評価にあたり、解析時間が速くできて回路規模が小さく、様々なPRMLシステムにも適応が可能で自由度が高く、エラーが大きい場合にもヒストグラム解析が適切に行えるディスク信号解析装置が実現でき、各種のディスク信号解析に好適である。
【図面の簡単な説明】
【図1】本発明の実施の形態例を示すブロック図である。
【図2】図1の動作を説明するタイミングチャートである。
【図3】図1の装置の動作の流れを示すフローチャートである。
【図4】図1の装置内部のメモリ状態図である。
【図5】図1における振幅ヒストグラムと振幅ジッタ例である。
【図6】図1におけるビタビ復号のトレリス線図である。
【図7】図1におけるSAMのトレンドおよびヒストグラムの表示画面例である。
【図8】レベルヒストグラムとレベルジッタの表示画面例である。
【図9】SAMヒストグラムとSAMジッタの表示画面例である。
【図10】図1の構成におけるジッタ演算対象ヒストグラムの説明図である。
【図11】本発明の実施の他の形態例を示すブロック図である。
【図12】図11の各メモリの状態図である。
【図13】PR(1,1)の状態遷移図である。
【図14】図11におけるビタビ復号のトレリス線図である。
【図15】図11の動作の流れを説明するフローチャートである。
【図16】図11の装置でのレベルヒストグラムとレベルジッタの表示画面例である。
【図17】図11の装置でのSAMヒストグラムとSAMジッタの表示画面例である。
【図18】図11の構成におけるジッタ演算対象ヒストグラムの説明図である。
【図19】従来のディスク信号解析装置の一例を示すブロック図である。
【図20】N次デジタルトランスバーサルフィルタの構成例図である。
【図21】PR(1,1)の符号化器のブロック図である。
【図22】PR(1,1)の状態遷移図である。
【図23】図19の動作を説明するタイミングチャートである。
【図24】図19におけるビタビ復号のトレリス線図である。
【図25】図19の装置の動作の流れを示すフローチャートである。
【符号の説明】
801 遅延時間メモリ
802,1101 入力回路
803,1102 A/D変換回路
804,1103 波形メモリ
805,1104 タップ係数メモリ
806,1105 PR等化手段
807,1106 等化波形メモリ
808,1111 レベルウインドウメモリ
809,1112 レベルジッタ演算手段
810,1107 PRクラスメモリ
811 パスメモリ長メモリ
812 正規化レベルメモリ
813,1108 ビタビ復号手段
814 パスメトリックメモリ
815,1114 SAMウインドウメモリ
816 SAM値演算手段
1110 レベルウインドウ選択手段
1113 SAMウインドウ選択手段
1115 パスパターンテーブルメモリ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a disk signal analyzing apparatus, and more particularly, recorded with at least two or more values including a high density optical disk signal equipped with a PRML (Partial Response Maximum Likelihood) signal processing function such as a DVD or a next generation recording medium. The present invention relates to a disk signal analyzing apparatus used for analyzing and evaluating a disk signal.
[0002]
[Prior art]
PRML signal processing is one of the reproduction signal processing methods for increasing the density, and is based on the PR method in which the waveform is adjusted by a method that intentionally provides inter-code interference, and the data sequence recorded with correlation between the data. This is a data channel technology that employs the ML method for detecting the most probable data string.
[0003]
In a magnetic disk or optical disk, it is difficult to determine whether data or noise is detected only by a signal detected by an MR head or an optical pickup. Therefore, PRML signal processing is used to accurately make this determination. That is, the recorded code is always affected by the previously written code. Therefore, in the PRML signal processing, this intersymbol interference is used to obtain the most accurate code when there is a correlation between a waveform equalization method (PR method) that corrects reproduction distortion when reproducing data and the reproduced data. A detection method (ML method) is used in combination. Not only magnetic disk devices but also optical disk devices and video recording VTRs are attracting attention.
[0004]
FIG. 19 is a block diagram showing an example of a conventional disk signal analyzing apparatus. The disc signal analyzing apparatus 100 performs various analyzes on the RF signal and CLOCK signal input from the optical disc, and outputs a decode signal, a display signal, an error signal, and a pattern signal.
[0005]
The input circuit 101 includes an amplifier, an attenuator, and the like, and receives an RF signal and a CLOCK signal of an optical disk (not shown).
The A / D conversion circuit 102 converts the RF signal output from the input circuit 101 into a digital signal at the timing of the CLOCK signal.
[0006]
The PR equalization circuit 103 separates and shapes the digital signal waveform output from the A / D conversion circuit 102 in the voltage amplitude direction, and includes an N-order digital transversal filter as shown in FIG. Here, PR represents an acronym for Partial Response. In FIG. 20, a k Is the signal of the input series, g 0 ~ G n-1 Is the tap coefficient of the filter, c k Is an output sequence signal, D is a delay element, X is a weight coefficient multiplier, and Σ is an adder.
[0007]
The operation of the Nth-order digital transversal filter shown in FIG. 20 will be described using FIG. 21 and FIG. In order to simplify the description, it is assumed that PR (1, 1) called PR class 1 is used.
[0008]
FIG. 21 is a block diagram of an encoder of PR (1,1), where D is a delay element and + is an adder.
[0009]
FIG. 22 is a state transition diagram of PR (1,1). S0 indicates the case where the state of the delay element D in FIG. 21 is 0, and S1 indicates the case where it is 1. The arrow indicates the transition direction, and a / b beside the arrow means input / output. However, the output level is normalized to a range of −1 to 1.
[0010]
In FIG. 19 again, the Viterbi decoding circuit 104 performs Viterbi decoding from the equalized digital waveform signal output from the PR equalization circuit 103 using a known Viterbi algorithm.
[0011]
The clock generation circuit 105 outputs a clock to the pattern output circuit 106 that outputs a digital pattern.
[0012]
The pattern output circuit 106 outputs a predefined digital pattern at the timing of the input CLOCK signal.
[0013]
The comparison circuit 107 latches the output data of the Viterbi decoding circuit 104 and the output data of the pattern output circuit 106 at the timing of the CLOCK signal, compares the bits, and outputs the result as an error bit.
[0014]
The demodulation circuit 108 performs demodulation and error correction on the output data of the Viterbi decoding circuit 104 in accordance with the modulation method unique to the disk, and outputs the decoded data.
[0015]
The error rate counter 109 calculates an error rate based on the CLOCK signal and the error output of the comparison circuit 106.
[0016]
The operation of FIG. 19 configured as described above will be described with reference to the timing chart of FIG.
[0017]
S1 is an RF signal from the optical disk head input to the input circuit 101, and S2 is a CLOCK signal from the optical disk head input to the input circuit 101. The RF signal S1 and the CLOCK signal S2 are subjected to a desired level process in the voltage axis direction by the input circuit 101, and output to each unit as the RF signal S3 and the CLOCK signal S4.
[0018]
S5 is a digital signal obtained by converting the RF signal S3 output from the input circuit 101 by the A / D conversion circuit 102, and S6 is a digital signal obtained by equalizing the waveform of the digital signal S5 of the A / D conversion circuit 102 by the PR equalization circuit 103. Output signal. The three lines parallel to the X axis correspond to the normalized levels of −1, 0, 1 respectively, and the numerical value next to the sampling point is a level value normalized to the level of −1 to 1. is there.
[0019]
S7 is an output signal obtained by decoding the output signal S6 of the PR equalization circuit 103 by the Viterbi decoding circuit 104, S8 is a pattern output signal output from the pattern output circuit 106 at the timing of the CLOCK signal S7, and S9 is a decoded signal by the comparison circuit 107. As a result of comparing S7 and the pattern output signal S8, this is an error output signal in which a different bit part is output as a high level.
[0020]
FIG. 24 is a trellis diagram of Viterbi decoding. In FIG. 24, the arrow indicates state transition, and the numerical value next to the arrow is the square value of the distance between the input value and the ideal value (hereinafter referred to as branch metric). The circles indicate the bit positions of the data, and the two-stage numerical values above and below the bit positions are the integrated values of the branch metrics of each path. In S0, the upper stage is S0 → S0, the lower stage is S1 → S0, and in S1, the upper stage is S0 → S1, and the lower stage is S1 → S1. A numerical value with a strikethrough indicates a path erased in the Viterbi decoding process, and in the Viterbi algorithm, a surviving path (thick arrow) is adopted as a decoding path. Since the Viterbi algorithm is general, a detailed description is omitted.
[0021]
FIG. 25 is a flowchart showing an operation flow of the apparatus of FIG. Since all the components of the apparatus of FIG. 19 are realized by hardware, processing is executed in real time in synchronization with the CLOCK signal S4. In this flowchart, time series steps (A) to (J) are shown so that the flow from the input circuit 101 located upstream of the circuit configuration to the error rate counter 109 located downstream can be understood. Hereinafter, steps (A) to (J) will be described.
[0022]
(A) An RF signal S1 and a CLOCK signal S2 are input to the input circuit 101 from an optical disk head (not shown).
[0023]
(B) The RF circuit S1 and the CLOCK signal S2 are subjected to signal processing in a desired level direction by an input circuit 101 including an amplifier, an attenuator, a filter, and the like.
[0024]
(C) The RF signal S3 signal-processed in the desired level direction by the input circuit 101 is A / D converted at the timing of the CLOCK signal S4. The signal S5 after A / D conversion becomes a discrete signal as shown in FIG.
[0025]
(D) The digital signal S5 converted and output from the A / D conversion circuit 102 is output as a signal S6 equalized by the PR equalization circuit 103. For example, when a PR (1, 1) equalizer is used, an equalization process is performed to separate the three levels of −1, 0, and 1. In order to realize this equalization processing, the PR equalization circuit 103 is composed of an Nth-order digital transversal filter as shown in FIG. 9 as described above. Since this digital transversal filter is realized by hardware, the number of taps and tap coefficients are usually predetermined values according to the PRML system.
[0026]
(E) The output signal S6 from the PR equalization circuit 103 is input to the Viterbi decoding circuit 104, where decoding processing is performed, and a Viterbi decoding signal S7 is output. At the time of decoding, using the state transition diagram of FIG. 22, metric calculation and path selection processing as shown in the trellis diagram of FIG. 24 are repeatedly performed. In this example, it is decoded into signals of 1,1,1,0,0,0,0,0,0,0,0,1,1,1,1,0 ... In the Viterbi decoding circuit 104 as well, in order to perform high-speed processing by hardware, it is normal that a fixed PR class and a fixed path memory (maximum search path length) are used.
[0027]
(F) The pattern output circuit 106 outputs a digital pattern signal S8 defined in advance at the timing of the CLOCK signal S4 signal-processed by the input circuit 101. Since a specific pattern for measuring the error rate is defined, it is necessary to synchronize the normal input signal with the SYNC signal for bit comparison. In this example, 1,1,1,0,0,0,0,0,0,0,1,1,1,1,0,0 ... are generated. The clock generation circuit 105 is used as a clock source for outputting a write signal to the disk, and is not used in FIG.
[0028]
(G) The Viterbi decoded signal S7 and the pattern output waveform S8 are input to the comparison circuit 107, and the signal is latched and compared at the timing of the CLOCK signal S4 processed by the input circuit 101.
[0029]
(H) The comparison circuit 107 is composed of an XOR circuit or the like, and outputs an error output signal S9 by setting different bits of the two signals to a high level. In this example, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 1, 0, 0, 0, 1, 0.
[0030]
(I to J) The error rate counter 109 counts the CLOCK signal S4 and the error output S9 output from the comparison circuit 107, and calculates the error rate (= number of error bits / total number of bits counted). When the number of count bits set by the user or a fixed number of bits is reached, an error rate (for example, 2, 0e-5) is sent to display means such as a liquid crystal panel or LED. Normally, the number of bits from 10 to the 7th power is counted.
The above sequences A to J are repeatedly executed in real time at the timing of the CLOCK signal S4.
[0031]
[Problems to be solved by the invention]
However, such a conventional disk signal analyzing apparatus has the following problems.
[0032]
In order to measure the error rate, the number of bits in the order of 10 6 to the 7th power is usually required. Therefore, it takes time to analyze the error, and productivity is lowered particularly in the inspection process.
[0033]
In addition, since a pattern output circuit for comparing bits is always necessary for error rate measurement, the circuit scale increases and the cost also increases.
[0034]
Further, in order to inspect with a specific pattern, the user must define the pattern each time, and the number of work steps increases.
[0035]
In addition, since most devices are configured by hardware, there are many cases in which there is no degree of freedom for filter settings and corresponding PR classes, and it can be applied only to a fixed system.
[0036]
Also, if a function for analyzing the distribution variation of the PR equalized data (FIG. 10 S6) in the direction of the voltage axis is introduced, the error is large and the skirts of the adjacent histograms for each level overlap. In this case, it is impossible to extract data corresponding to the level, and it becomes difficult to perform jitter analysis on a histogram having a shape close to a normal distribution, and there is a problem that the shape of only the histogram of interest cannot be confirmed. Jitter here does not mean fluctuations in the time direction, but represents the degree of variation in histogram distribution, and has a broad meaning including all of the variance of statistics, PP (Peak-Peak), standard deviation, and the like. . Jitter in the following description is also synonymous.
[0037]
The present invention solves these problems, and its purpose is to evaluate a disk signal recorded with at least two or more values, and it can be used for various PRML systems because of its fast analysis time and small circuit scale. Therefore, it is an object of the present invention to provide a disk signal analyzing apparatus capable of performing histogram analysis appropriately even when the degree of freedom is high and the error is large.
[0038]
[Means for Solving the Problems]
The invention of claim 1 which achieves such an object is a disk signal analyzing apparatus used for analyzing and evaluating a disk signal recorded with at least two values, and at least PR equalization for separating a signal waveform in an amplitude direction. Means, this Viterbi decoding means for performing Viterbi decoding of output data of the PR equalization means and calculating a path metric; this SAM value calculating means for calculating a SAM (difference metric) from the decoding path and path metric calculated by the Viterbi decoding means; Said A SAM window memory for specifying a plurality of SAM ranges is provided.
The SAM value calculation means creates a histogram for each window from the decoding path, path metric, and SAM window memory output, which are outputs of the Viterbi decoding means, and calculates statistical values.
[0039]
The invention of claim 2 is the disk signal analyzing apparatus of claim 1, Said A digital transversal filter is used as the PR equalization means.
[0040]
According to a third aspect of the present invention, in the disc signal analyzing apparatus according to the first or second aspect, Said A memory for storing tap coefficients of the digital transversal filter is provided.
[0041]
According to a fourth aspect of the present invention, in the disk signal analyzing apparatus according to any one of the first to third aspects, Said A PR class memory for storing a PR class for determining an algorithm for Viterbi decoding is provided.
[0043]
A fifth aspect of the present invention provides the disc signal analyzing apparatus according to any one of the first to fourth aspects, Said A path memory length memory for storing a maximum path length during Viterbi decoding is provided.
[0044]
The invention of claim 6 is the disk signal analyzing apparatus according to any one of claims 1 to 5, Said An equalization waveform memory for storing equalization waveform data output from the PR equalization means is provided.
[0045]
The invention of claim 7 is the disc signal analyzing apparatus according to claim 6, Said A normalized level memory for storing a maximum value and a minimum value for defining a range for projecting the equalized waveform data stored in the equalized waveform memory to a normalized level is provided.
[0046]
The invention of claim 8 is the disc signal analyzing apparatus according to claim 1, Said An RF signal and a clock signal are input as disk signals, and means for adjusting the phase of the clock signal is provided.
[0047]
As a result, disk signal analysis can be performed with a much smaller number of sampling points than that required in the conventional error rate measurement method.
Since the evaluation inspection time can be drastically shortened and the filter processing and the arithmetic processing can be realized by software, it can be applied to various PRML systems.
[0048]
The invention of claim 9 is the disc signal analyzing apparatus according to claim 1, Said An RF signal is input as a disk signal, and a means for reproducing a clock signal from the RF signal is provided.
[0049]
Thereby, an input signal system can be simplified.
[0050]
According to a tenth aspect of the present invention, in the disc signal analyzing apparatus according to the first aspect, the level window memory for designating a plurality of level ranges, the range of the level window memory, and the output of the PR equalizing means, Said Level jitter calculation means for creating a histogram for each window and calculating a statistical value.
[0051]
The invention of claim 11 is the disc signal analyzing apparatus according to claim 10, Said The level jitter calculating means updates the tap coefficient memory to an optimum value using an adaptive equalization filter algorithm based on the calculated statistic.
[0053]
As a result, signal quality in the level direction can be evaluated, and margin analysis for disc signal errors can be visually performed.
[0054]
The invention of claim 12 is the disc signal analyzing apparatus according to claim 1 or 11, Said When extracting data of the level window and the SAM window, the decoding state transition and the decoding path pattern table are referred to.
[0055]
As a result, even if the error is so large that the adjacent histogram skirts overlap, the data corresponding to the window can be reliably extracted, and the jitter analysis can be performed with the histogram having a shape closer to the normal distribution.
[0056]
According to a thirteenth aspect of the present invention, in the disc signal analyzing apparatus according to the twelfth aspect, the analysis Want to Level window and analysis Want to Selectable SAM window these Only the histogram of the window to be analyzed is extracted.
[0057]
As a result, only the histogram of the window to be analyzed can be extracted, and the shape analysis of the histogram for each equalized waveform level and the histogram for each SAM value becomes possible.
[0058]
The invention of claim 14 is the invention of claim 1. Or claim 13 In the disc signal analyzing apparatus described in Said A memory is provided for storing the level window and SAM window information for each PR class.
[0059]
This eliminates the need for window definition for the user and improves operability.
[0060]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, reference numeral 800 denotes a disk signal analyzing apparatus according to the present invention.
[0061]
The delay time memory 801 holds the phase adjustment amount of the input CLOCK signal, and the value is set by the user.
[0062]
The input circuit 802 is configured by an amplifier, an attenuator, a programmable delay line that delays the CLOCK signal by a set delay time, and the like, and an RF signal and a CLOCK signal of an optical disk (not shown) are input thereto.
[0063]
The A / D conversion circuit 803 converts the RF signal output from the input circuit 802 into a digital signal at the timing of the CLOCK signal.
[0064]
The waveform memory 804 holds digital waveform data converted and output from the A / D conversion circuit 803.
[0065]
The tap coefficient memory 805 holds the digital transversal filter tap coefficient set by the user.
[0066]
The PR equalizing means 806 extracts the digital signal waveform output from the A / D conversion circuit 803 from the waveform memory 804 and separates and shapes it in the voltage amplitude direction. The PR equalizing means 806 performs filter processing using the coefficients of the tap coefficient memory 805. . The PR equalization means 806 is realized by software, for example.
[0067]
The equalized waveform memory 807 holds the equalized waveform data filtered by the PR equalizing unit 806.
[0068]
The level window memory 808 stores a level range according to the equalization level and is set by the user. If PR1 (three values) is used, three types of windows are defined.
[0069]
The level jitter calculating unit 809 extracts the equalized waveform data filtered by the PR equalizing unit 806 from the equalized waveform memory 807 and calculates a statistical value for each window from the window range in the level window memory 808. Yes, for example, by software.
[0070]
The PR class memory 810 defines an algorithm for Viterbi decoding, and PR1 is stored in this embodiment.
[0071]
The path memory length memory 811 stores maximum path length data at the time of Viterbi decoding, and 30 is stored in this embodiment.
[0072]
The normalization level memory 812 is for projecting the equalized waveform data in the equalized waveform memory 807 into a normalization space of −1 to 1. In this embodiment, the maximum value = 2V (normalized to = 1) and the minimum value = −2V (normalized to −1) are stored.
[0073]
The Viterbi decoding unit 813 performs Viterbi decoding of the data in the equalized waveform memory 807 that has been waveform-equalized by the PR equalizing unit 806. Specifically, Viterbi decoding processing is performed based on the PR class stored in the PR class memory 810, the path memory length stored in the path memory length memory 811, and the normalization level stored in the normalization level memory 812. The Viterbi decoding means 813 is also realized by software, for example.
[0074]
The path metric memory 814 stores the path metric result calculated by the Viterbi decoding unit 813.
[0075]
SAM window memory In 815, a range set by the user in accordance with the SAM value level is stored.
[0076]
The SAM value calculation means 816 extracts the path metric calculated by the Viterbi decoding means 813 from the path metric memory 814, and calculates the statistical value for each window from the window range in the SAM window memory 815. This SAM value calculation means 816 is also realized by software, for example.
[0077]
FIG. 2 is a timing chart for explaining the operation of FIG.
S10 is an RF signal from the optical disk head input to the input circuit 802, and S11 is a CLOCK signal from the optical disk head input to the input circuit 802. The RF signal S10 and the CLOCK signal S11 are subjected to level processing in a desired voltage axis direction by the input circuit 802, and are output to the A / D conversion circuit 803 as the RF signal S12 and the CLOCK signal S13.
[0078]
S14 is a digital signal obtained by converting the RF signal S12 output from the input circuit 802 by the A / D conversion circuit 803.
[0079]
FIG. 3 is a flowchart showing an operation flow of the apparatus of FIG. In the apparatus of FIG. 1, since the input circuit 802 and the A / D conversion circuit 803 are implemented by hardware, steps (d) to (f) are executed in real time in synchronization with the CLOCK signals S11 and S13. The Hereinafter, steps (a) to (k) will be described.
[0080]
(A) Prior to signal input, the delay time (for example, 17 ns) of the CLOCK signal 13 with respect to the input RF signal S12 is set in the delay time memory 801 in the internal memory state diagram shown in FIG. The tap coefficients (for example, α, β, γ...) Of the digital transversal filter to be set are set in the tap coefficient memory 805.
[0081]
Here, the memory state diagram of FIG. 4 will be described.
The delay time memory 801 stores a delay time for holding the phase adjustment amount of the CLOCK signal set by the user.
[0082]
The waveform memory 804 stores digital waveform data converted and output from the A / D conversion circuit 803.
[0083]
The tap coefficient of the digital transversal filter set by the user is stored in the tap coefficient memory 805. However, since the number of taps and the coefficient values themselves are not important, α, β, γ... Are used without using specific values.
[0084]
The equalized waveform memory 807 stores the equalized waveform data filtered by the PR equalizing means 806. Here, it is assumed that the same equalization result data as in the conventional example of FIG. 12 is obtained.
[0085]
Level window data set by the user is stored in the level window memory 808.
[0086]
The PR class memory 810 stores a PR class that defines an algorithm for Viterbi decoding.
[0087]
The path memory length memory 811 stores the maximum path length during Viterbi decoding.
[0088]
The normalization level memory 812 stores normalization level data for projecting the equalized waveform data in the equalized waveform memory 807 to the normalization space of −1 to 1.
[0089]
The path metric memory 814 stores the path metric result calculated by the Viterbi decoding unit 813.
[0090]
The SAM window memory 815 stores SAM window data set by the user.
[0091]
Returning to FIG.
(B) The PR class (for example, (1, 1)) used in the Viterbi decoding means 813 is set in the PR class memory 810, the path memory length (for example, 30) is set in the path memory length memory 811, and the normalization level memory A normalization level (for example, 2.0 V = 1.0, 0.0 V = 0.0, −2.0 V = −1.0) is set in 812.
[0092]
(C) A level window for level jitter calculation is set in the level window memory 808. Since PR (1,1) is a ternary level, three windows are defined. Normally, each center value (center) is a value obtained by equally dividing a voltage value normalized to −1 to 1 space. If the input RF signal has asymmetry, it may be set instead of equally divided.
[0093]
(D) The RF signal S10 and the CLOCK signal S11 are input to the input circuit 802 from the optical disk head.
[0094]
(E) The RF signal S10 and the CLOCK signal S11 are subjected to signal processing in a desired level direction by an input circuit 802 including an amplifier, an attenuator, a filter, and the like. The CLOCK signal S11 is delayed by a time of 17 ns stored in the delay time memory 801 by a built-in delay circuit.
[0095]
(F) The RF signal S12 processed by the input circuit 802 is A / D converted at the timing of the phase-adjusted (delayed) CLOCK signal S13, and the converted digital waveform data is stored in the waveform memory 804. The The converted signal is a discrete signal as shown in S14 of FIG.
[0096]
(G) The PR equalizing means 806 reads the waveform data from the waveform memory 804, performs digital filter processing from the coefficients stored in the tap coefficient memory 805, and stores the equalized waveform data in the equalized waveform memory 807.
[0097]
(H) The level jitter calculation means 809 reads the equalized waveform data from the equalized waveform memory 807, extracts the data in the area defined by the level window memory 808, and calculates the level jitter as a data string in the voltage axis direction. At the same time, an amplitude histogram and an amplitude jitter value as shown in FIG. 5 are displayed and output.
[0098]
Here, FIG. 5 will be described.
The amplitude histogram of FIG. 5 is a histogram obtained by viewing the equalized waveform data in the equalized waveform memory 807 of FIG. 4 from the voltage axis direction. Here, since PR (1, 1) is used, a window centered on three values (2.0 V, 0.0 V, −2.0 V) is defined. The dotted line on the histogram is a cursor indicating the window range.
In the upper right corner of the equalized waveform, the amplitude jitter value in the window is shown. The histogram and amplitude jitter results are displayed and output on a CRT or liquid crystal display mounted on the disk signal analyzer.
[0099]
Returning to FIG.
(I) The Viterbi decoding means 813 reads the equalized waveform data stored in the equalized waveform memory 807, and PR (1,1) defined in the PR class memory 810 and the path memory defined in the path memory length memory 811 Viterbi decoding is executed based on the normalization level defined by length = 30 and normalization level memory 812.
The Viterbi decoding algorithm and metric calculation are performed as shown in the trellis diagram of FIG. The sequence is the same as in the conventional example. Then, as shown in FIG. 4, the Viterbi decoding unit 813 performs the state transition of the decoding path, the adopted path metric (path metric of the adopted path), the next path metric (path metric not adopted at the confluence), and the decoding result. Is stored in the path metric memory 814.
[0100]
Here, the trellis diagram of FIG. 6 will be described. The meanings of symbols and the like in the figure are all the same as in the conventional example, but the decoding result, adopted path metric, next path metric, and SAM value (difference metric = next path metric-adopted path metric) are shown in the lower part of the figure. .
[0101]
Returning to FIG.
(J) The SAM value calculation means 816 reads the metric data stored in the path metric memory 814, and calculates the SAM value (difference metric = next-point path metric−adopted path metric) for each bit (SAM value in FIG. 6). . Further, a SAM value histogram is created, and at the same time, a SAM value that falls within the range of the SAM window stored in the SAM window memory 815 is statistically calculated and a display output as shown in FIG. 7 is performed. In PR (1,1) normalized to −1 to 1, the SAM value is distributed around the ideal value = 2. The larger the SAM value (the larger the difference in the accumulated error amount between the adopted path and the next path), the higher the reliability of the decoding path, and the closer to 0 (the probability of being selected in the adopted path and the next path is 50%). It is said that errors are likely to occur. Therefore, by analyzing the SAM histogram shape, jitter value, and the like, it becomes possible to know how much margin there is for a disk signal error with a small number of data points.
[0102]
(K to e) When the same analysis is repeated, remeasurement is performed.
[0103]
(Ka) If the CLOCK signal needs to be adjusted, if you want to analyze the compatibility with the disc signal using a different PR class, or if you want to change the filter coefficient and analyze the optimal response, Change each setting and try again. In this embodiment, since it is not real-time processing by hardware, it is also possible to analyze using already measured data, and in this case, the sequence is (ad) → (g).
[0104]
FIG. 7 will be described. The trend display is a time series display of SAM values in 1-bit units, and the SAM histogram represents the trend as a histogram viewed from the Y-axis direction. These displays are displayed on a CRT or liquid crystal display mounted on the disk signal analyzer.
[0105]
With this configuration, SAM (difference metric) is used as an evaluation parameter for a disc using PRML signal processing for reproduction. Therefore, 10 6 to 7 to be required in the conventional error rate measurement method. Since the disk signal analysis can be performed with a much smaller number of sampling points than the number of sampling points, the evaluation inspection time can be drastically reduced.
[0106]
In addition, the definition of the original data pattern and the output circuit, which are necessary for the conventional error rate measurement, are not required, so that the circuit scale can be reduced and the component cost can be reduced.
[0107]
In addition, since the number of measurement points may be smaller than that of the conventional error rate measurement, it is possible to implement filter processing and calculation processing by software, and to provide a disk signal analysis device with a high degree of freedom that can be applied to various PRML systems. .
[0108]
Further, since the level direction histogram analysis function and the SAM histogram analysis function are provided, the signal quality in the level direction such as amplitude jitter can be evaluated, and the margin analysis for the disc signal error can be visually performed. This is useful not only for PRML systems but also for signal evaluation in the level direction of a disc recorded with at least two values.
[0109]
In the embodiment, the configuration in which the RF signal and the CLOCK signal are input as the disk signal has been described. However, a configuration in which a PLL (Phase Lock Loop) circuit that regenerates a clock from the input RF signal can be incorporated. Thereby, a signal input system can be simplified.
[0110]
In the embodiment, the tap coefficient is set by the user. However, the tap coefficient is automatically set internally (adaptive equalization) so that the optimum tap number is obtained by using the level jitter value or the SAM value. It is also possible.
[0111]
Further, in the embodiment, all data processing except the input circuit and the A / D conversion circuit is realized by software. However, the PR equalization means and the Viterbi decoding means have a relatively high degree of freedom such as DSP and FPGA. A configuration realized by hardware may be adopted.
[0112]
By the way, when measured with the configuration of FIG. 1, when the level jitter becomes large as shown in FIG. 8 or the SAM jitter becomes large as shown in FIG. Since jitter calculation is performed including the portion, it cannot be handled as an evaluation parameter that approximates a normal distribution as shown in FIG.
[0113]
Also, when the adjacent histogram skirts of the windows overlap, it is not possible to confirm the shape of only the histogram of interest.
[0114]
Furthermore, when the PR class or the coding method is changed, the user has to redo the window setting accordingly.
[0115]
These problems can be solved by adopting the configuration shown in FIG.
In FIG. 11, a portion surrounded by a one-dot broken line is a portion overlapping with FIG. 1, and description thereof is omitted.
The level window selection unit 1110 selects a target window for performing level jitter calculation, and uses a key, a mouse, or the like. The level window information and window state for each level window PR class selected by the level window selection means 1110 are held in the level window memory 1111.
[0116]
The level jitter calculator 1112 calculates the level jitter of the target window from the equalized waveform in the equalized waveform memory 1106, the decoding path in the decoding path memory 1109, and the window information in the level window memory 1111.
[0117]
The SAM window selection unit 1113 selects a target window for performing the SAM jitter calculation unit, and uses a key, a mouse, or the like. The SAM window memory 1114 holds the SAM window information and window state for each PR class selected by the SAM window selection means 1113.
[0118]
In the path pattern table memory 1115, a pattern of an adopted path or a next path corresponding to the SAM value for each PR class is registered.
[0119]
The SAM jitter calculating means 1116 calculates the SAM jitter of the target window from the path metric and decoding state transition of the decoding path memory 1109, the window information of the SAM window memory 1114, and the path pattern of the path pattern table memory 1115.
[0120]
12 is a state diagram of each memory in FIG. 11, FIG. 13 is a state transition diagram of PR (1,1), and FIG. 14 is a trellis diagram of Viterbi decoding.
The level window memory 1107 stores ideal window information of equalized waveforms for each PR class and a selection level window state set by the user. FIG. 12 shows only when the d constraint is 1 in PR (1,1), PR (1,2,1), PR (1,2,2,1) equalized to 0V to 2V. As the selection level window state, Window 2 of PR (1, 1) is selected. The d constraint is a constraint during Viterbi decoding based on the number of consecutive zeros (Run Length) during modulation (encoding). For example, in the case of the (1,7) RLL code, since the minimum RunLength is 1, if d constraint = 1, the decoding pattern in FIG. 13 cannot be 1 → 0 → 1, 0 → 1 → 0, that is, S1 → Viterbi decoding is performed excluding the transitions of S0 → S1 and S0 → S1 → S0.
[0121]
The SAM window 1112 stores window information of an ideal SAM value that appears when Viterbi decoding is performed with a d constraint (= 1) added to a (1,7) RLL code signal, and a selected SAM window set by the user. ing. In the PR class, as the number of convolution bits (constraint length) increases, the number of windows increases, so PR (1,1), PR (1,2,1), PR (1,2,2,1) Up to Window10 is shown. As the selected SAM window state, Window 1 of PR (1, 1) is selected.
[0122]
In the path pattern table memory 1115, the adopted path and the next path pattern (decoding state transition) corresponding to the ideal SAM value for each PR class are registered. Since the number of states increases as the PR constraint length increases, FIG. 12 shows only the case of PR (1, 1).
[0123]
When the path of S0 → S0 → S1 is adopted, S0 → S1 → S1 becomes the next point path. From the state of PR (1, 1) in FIG. 13, when the output becomes 1 → 2 and 0 → 1, respectively, the path metric difference is (1 2 +1 2 ) = 2, and if this path pattern exists, it means that the end point of the path belongs to the SAM = 2 window. Similarly, when S0 → S1 → S1 → S0 is adopted and S0 → S0 → S0 → S0 is the next point, the path metric difference is (1 2 +2 2 +1 1 ) = 6, and the end point belongs to the window of SAM = 6. When S0.fwdarw.S0.fwdarw.S0.fwdarw.S0 is adopted, there is no next point path due to the d constraint, so that the difference in path metric is ∞, which means that the end point is data not belonging to any window.
[0124]
The operation will be described based on the flowchart of FIG. Note that since an actual apparatus includes both hardware implementation units and software implementation units, a series of operations are executed and processed in real time and in multitasking. However, in the flowchart of FIG.
(A) Tap coefficients (= α, β, γ...) For waveform equalization are set in the tap coefficient memory 1104, and PR class (= PR (1,1)) for Viterbi decoding is set in the PR class memory 1107. Set to.
[0125]
(B) A level window (for example, Window2: Center = 1.00V Span = 1.00V) to be analyzed by the level window selecting unit 1110 is selected and held in the level window memory 1111, and an SAM window (for example, the SAM window selecting unit 1113 is to be analyzed) Window1: SAM = 2) is selected and held in the SAM window memory 1114.
[0126]
(C) An RF signal is input to the input circuit 1101 from the optical disk head.
[0127]
(D) The RF signal is subjected to signal processing in a desired level direction by an input circuit 1101 including an amplifier, an attenuator, an analog filter, a PLL, and the like, and a CLOCK signal for sampling is reproduced and output by an internal PLL. Is done.
[0128]
(E) The RF signal signal-processed by the input circuit 1101 is A / D converted by the A / D conversion circuit 1102 at the timing of the CLOCK signal, and the digital waveform data is stored in the waveform memory 1103.
[0129]
(F) The PR equalizing unit 1105 performs waveform equalization processing on the waveform data stored in the waveform memory 1103 and stores the waveform data in the equalized waveform memory 1106.
[0130]
(G) Viterbi decoding means 1108 extracts the equalized waveform data stored in the equalized waveform memory 1106, performs Viterbi decoding with the algorithm of PR (1,1), and outputs the decoding state transition to the decoding path memory 1109. Stores the path metric, the next path metric and the decoded data of the path.
[0131]
(H) The level jitter calculator 1112 extracts the equalized waveform data stored in the equalized waveform memory 1106, generates a level histogram from the decoding state transition of the decoding path memory 1109, and is defined in the level window memory 1107 at the same time. The jitter in the target window is calculated by extracting the data in the window. FIG. 16 shows the display output.
[0132]
In the case of PR1, the histogram is distributed in three values centering on 0V, 1V, and 2V, but since the selection level window is Window2, only the data of the ideal level center value = 1.0V is extracted. From the state transition diagram of FIG. 13 and the trellis diagram of FIG. 14, since 1 is output in the case of transition from S0 → S1 or S1 → S0, data of 0.94, 1.05, 1.09, and 0.89 are sequentially extracted. By extracting data using the decoding state transition in this way, even in the case of a signal with a large error, it is possible to create a histogram of only Window 2 as shown in FIG. 16 and calculate the jitter.
[0133]
(I) The SAM jitter calculating means 1116 calculates a SAM from the difference of path metrics stored in the decoding path memory 1109, searches the path pattern table memory 1115 to generate a SAM histogram, and simultaneously generates a SAM window memory. The SAM value in the window defined in 1114 is extracted to calculate the jitter of the target window. FIG. 17 shows the display output.
[0134]
When (1,7) RLL code is Viterbi-decoded with PR (1,1) with d constraint, two histograms are distributed around SAM = 2 and 6, but the selected SAM window is Window1, so the ideal SAM Extract only data with median value = 2.0. 1.78, 2.33, 2.34, 1.80, 1.68, 2.11 and 2.34 are sequentially extracted from the trellis diagram of FIG. 14 and the path pattern memory 1113 (SAM = 2 path pattern) of FIG. By extracting data using a path pattern according to the ideal SAM in this way, even in the case of a signal with a large error, a histogram only for Window 1 as shown in FIG. 17 can be created and jitter can be calculated.
[0135]
(J) When repeating the same conditions, (d) to (i) are repeated continuously as they are. When settings such as the tap coefficient, PR class, analysis level window, and analysis SAM window are changed, the level window information, SAM window information, and path pattern information corresponding to the settings are referred to the table, and the histogram analysis of only the selected window is continued. (Ai).
[0136]
When the error is large and the window protrudes, the bottoms of the histograms of the windows overlap as shown in FIG. 18, but in this embodiment, data extraction is performed using the decoding state transition and decoding path pattern table. Therefore, the jitter is calculated from the histogram of the filled portion.
[0137]
According to the embodiment shown in FIG. 11, since the method of referring to the decoding state transition and the decoding path pattern table is used for data extraction of the level window and the SAM window, the error is so large that the adjacent histogram skirts overlap. Even in this case, data corresponding to the window can be reliably extracted, and jitter analysis can be performed with a histogram having a shape closer to a normal distribution.
[0138]
Since the analysis level window and the analysis SAM window can be selected, only the histogram of the window to be analyzed can be extracted, and the shape analysis of the histogram for each equalized waveform level and the histogram for each SAM value can be performed. .
[0139]
Further, by storing the information of the level window and the SAM window in the memory for each PR class, the user does not need to define the window and the operability is improved.
[0140]
【The invention's effect】
As described above, according to the present invention, when evaluating a disc signal recorded with at least two or more values, the analysis time can be shortened and the circuit scale is small, and it can be applied to various PRML systems and has a high degree of freedom. It is possible to realize a disk signal analyzing apparatus that can appropriately perform histogram analysis even when the error is large and suitable for various kinds of disk signal analysis.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an exemplary embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of FIG. 1;
FIG. 3 is a flowchart showing an operation flow of the apparatus of FIG. 1;
FIG. 4 is a memory state diagram inside the apparatus of FIG. 1;
5 is an example of an amplitude histogram and amplitude jitter in FIG.
6 is a trellis diagram of Viterbi decoding in FIG. 1. FIG.
7 is a display screen example of the SAM trend and histogram in FIG. 1;
FIG. 8 is a display screen example of a level histogram and level jitter.
FIG. 9 is a display screen example of a SAM histogram and SAM jitter.
10 is an explanatory diagram of a jitter calculation target histogram in the configuration of FIG. 1;
FIG. 11 is a block diagram showing another embodiment of the present invention.
12 is a state diagram of each memory in FIG. 11;
FIG. 13 is a state transition diagram of PR (1,1).
14 is a trellis diagram of Viterbi decoding in FIG. 11. FIG.
FIG. 15 is a flowchart illustrating the operation flow of FIG. 11;
16 is a display screen example of a level histogram and level jitter in the apparatus of FIG.
17 is a display screen example of a SAM histogram and SAM jitter in the apparatus of FIG.
18 is an explanatory diagram of a jitter calculation target histogram in the configuration of FIG. 11;
FIG. 19 is a block diagram showing an example of a conventional disk signal analyzing apparatus.
FIG. 20 is a configuration example diagram of an Nth-order digital transversal filter.
FIG. 21 is a block diagram of an encoder of PR (1,1).
FIG. 22 is a state transition diagram of PR (1,1).
FIG. 23 is a timing chart for explaining the operation of FIG. 19;
24 is a trellis diagram of Viterbi decoding in FIG.
25 is a flowchart showing an operation flow of the apparatus shown in FIG. 19;
[Explanation of symbols]
801 Delay time memory
802, 1101 input circuit
803, 1102 A / D conversion circuit
804, 1103 Waveform memory
805, 1104 Tap coefficient memory
806, 1105 PR equalization means
807, 1106 Equalized waveform memory
808,1111 level window memory
809, 1112 level jitter calculation means
810, 1107 PR class memory
811 Path memory length memory
812 Normalized level memory
813, 1108 Viterbi decoding means
814 Path Metric Memory
815, 1114 SAM window memory
816 SAM value calculation means
1110 Level window selection means
1113 SAM window selection means
1115 Path pattern table memory

Claims (14)

少なくとも2値以上で記録されたディスク信号の解析評価に用いるディスク信号解析装置であって、少なくとも、信号波形を振幅方向に分離するPR等化手段と、このPR等化手段の出力データをビタビ復号するとともにパスメトリックを算出するビタビ復号手段と、このビタビ復号手段で算出された復号パスおよびパスメトリックからSAM(差メトリック)を算出するSAM値演算手段と、前記SAMの範囲を複数指定するSAMウインドウメモリを備え、
前記SAM値演算手段は、前記ビタビ復号手段の出力である復号パス、パスメトリック、SAMウインドウメモリの範囲から、各ウインドウ毎のヒストグラムを作成して統計値を算出することを特徴とするディスク信号解析装置。
A disk signal analyzing apparatus for use in analytical evaluation of the recorded disc signal at least two or more values, at least, a PR equalization means for separating a signal waveform in the amplitude direction, the Viterbi decoding output data of the PR equalization means and Viterbi decoding means for calculating a path metric as well as, a SAM value computing means for calculating a SAM (difference metric) from the decoding paths and path metrics calculated in the Viterbi decoding means, SAM window specifying multiple range of the SAM With memory,
The SAM value calculation means creates a histogram for each window from the decoding path, path metric, and SAM window memory output from the Viterbi decoding means, and calculates a statistical value. apparatus.
前記PR等化手段としてデジタルトランスバーサルフィルタを用いることを特徴とする請求項1記載のディスク信号解析装置。 2. The disk signal analyzing apparatus according to claim 1, wherein a digital transversal filter is used as the PR equalizing means. 前記デジタルトランスバーサルフィルタのタップ係数を格納するメモリを設けたことを特徴とする請求項1または請求項2記載のディスク信号解析装置。 The digital transversal filter disk signal analyzer according to claim 1 or claim 2, wherein in that a memory for storing the tap coefficients. 前記ビタビ復号のためのアルゴリズムを決定するPRクラスを格納するPRクラスメモリを設けたことを特徴とする請求項1から請求項3のいずれかに記載のディスク信号解析装置。 4. The disk signal analyzing apparatus according to claim 1, further comprising a PR class memory for storing a PR class for determining an algorithm for the Viterbi decoding. 前記ビタビ復号時の最大パス長を格納するパスメモリ長メモリを設けたことを特徴とする請求項1から請求項4のいずれかに記載のディスク信号解析装置。 5. The disk signal analyzing apparatus according to claim 1, further comprising a path memory length memory for storing a maximum path length during the Viterbi decoding. 前記PR等化手段から出力される等化波形データを格納する等化波形メモリを設けたことを特徴とする請求項1から請求項5のいずれかに記載のディスク信号解析装置。 6. The disk signal analysis apparatus according to claim 1, further comprising an equalization waveform memory for storing equalization waveform data output from the PR equalization means. 前記等化波形メモリに格納された等化波形データを正規化されたレベルに射影するための範囲を規定する最大値と最小値を格納する正規化レベルメモリを設けたことを特徴とする請求項6に記載のディスク信号解析装置。 The normalized level memory for storing a maximum value and a minimum value for defining a range for projecting the equalized waveform data stored in the equalized waveform memory to a normalized level is provided. 6. The disk signal analyzing apparatus according to 6. 前記ディスク信号としてRF信号とクロック信号を入力し、クロック信号の位相を調整する手段を設けたことを特徴とする請求項1に記載のディスク信号解析装置。 2. The disk signal analyzing apparatus according to claim 1, further comprising means for inputting an RF signal and a clock signal as the disk signal and adjusting a phase of the clock signal. 前記ディスク信号としてRF信号を入力し、このRF信号からクロック信号を再生する手段を設けたことを特徴とする請求項1に記載のディスク信号解析装置。 2. The disk signal analyzing apparatus according to claim 1, further comprising means for inputting an RF signal as the disk signal and reproducing a clock signal from the RF signal. レベル範囲を複数指定するレベルウインドウメモリと、このレベルウインドウメモリの範囲と前記PR等化手段の出力から、前記各ウインドウ毎のヒストグラムを作成して統計値を算出するレベルジッタ演算手段、とを備えたことを特徴とする請求項1に記載のディスク信号解析装置。A level window memory specifying multiple level ranges, from the output of the range and the PR equalization means of the level window memory, level jitter calculating means for calculating a statistical value by creating a histogram of each of said windows includes a city The disk signal analyzing apparatus according to claim 1, wherein 前記レベルジッタ演算手段は、算出された統計量に基づき、適応等化フィルタアルゴリズムを用いて前記タップ係数メモリを最適値に更新することを特徴とする請求項10に記載のディスク信号解析装置。 11. The disk signal analyzing apparatus according to claim 10, wherein the level jitter calculating means updates the tap coefficient memory to an optimum value using an adaptive equalization filter algorithm based on the calculated statistic. 前記レベルウインドウおよびSAMウインドウのデータ抽出にあたり、復号状態遷移と復号パスパターンテーブルを参照することを特徴とする請求項1または請求項11に記載のディスク信号解析装置。 12. The disk signal analyzing apparatus according to claim 1 or 11, wherein a decoding state transition and a decoding path pattern table are referred to when extracting data of the level window and the SAM window. 解析したいレベルウインドウおよび解析したいSAMウインドウを選択可能としてこれら解析したいウインドウのヒストグラムだけを取り出すことを特徴とする請求項12に記載のディスク信号解析装置。Disk signal analyzer according to claim 12, characterized in that extract only histogram window to be these analyzes the level window and analyzed like SAM window to be analyzed as a possible choice. 前記レベルウインドウおよびSAMウインドウの情報をPRクラス毎に格納するメモリを設けたことを特徴とする請求項1または請求項13に記載のディスク信号解析装置。Disk signal analyzer according to claim 1 or claim 13, characterized in that a memory for storing information of the level window and SAM window for each PR class.
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