JP4106016B2 - 入出力(i/o)通信のハードウェア・アクセラレーションを実現するデータ処理システム - Google Patents
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Description
命令を実行するプロセッサ・コアと、
前記プロセッサ・コアに結合され、前記プロセッサ・コアと前記集積回路の外部のシステム相互接続との間の通信をサポートする相互接続インターフェースと、
前記プロセッサ・コアに結合され、入出力通信リンクを介して入出力通信をサポートする外部通信アダプタの少なくとも一部分と
を含む集積回路。
(2)前記集積回路要素がさらに、
前記プロセッサ・コアに結合されたキャッシュ階層構造と、
前記キャッシュ階層構造に結合された集積化メモリ制御装置と
を備える、上記(1)に記載の集積回路。
(3)前記外部通信アダプタを含めて複数の外部通信アダプタの少なくとも一部分を含み、前記複数の外部通信アダプタのうちの少なくとも2つがそれぞれ異なる入出力通信プロトコルを実施する、上記(1)に記載の集積回路。
(4)前記集積回路要素が、通信要求で指定されるアドレスに基づいて、前記集積回路要素内の通信コマンドを前記相互接続インターフェースおよび前記外部通信アダプタに経路指定するためのメモリ・マップを含む、上記(1)に記載の集積回路。
(5)前記外部通信アダプタに結合された変換索引バッファをさらに備え、前記変換索引バッファが、入出力(I/O)コマンドで指定される実効アドレスを実アドレスに変換する、上記(1)に記載の集積回路。
(6)前記外部通信アダプタの前記少なくとも一部分が、I/Oデータにアクセスするためにメモリにアクセスする入出力(I/O)メモリ制御装置を含む、上記(1)に記載の集積回路。
(7)前記外部通信アダプタの前記少なくとも一部分が、
前記プロセッサ・コアおよびリンク・レイヤ制御装置に結合され、前記プロセッサ・コアによるI/Oコマンドに応答して、入出力(I/O)データ転送を制御するデータ転送ロジックを備える、上記(1)に記載の集積回路。
(8)前記外部通信アダプタの前記少なくとも一部分が、リンク・レイヤ制御装置をさらに備える、上記(1)に記載の集積回路。
(9)前記外部通信アダプタが、I/Oデータ転送の完了を示すソフトウェア・アクセス可能な標識をセットする手段を含む、上記(1)に記載の集積回路。
(10)前記集積回路内の前記外部通信アダプタの前記部分が、着信I/Oデータと発信I/Oデータの少なくとも一方をバッファするバッファを含む、上記(1)に記載の集積回路。
(11)上記(1)に記載の少なくとも1つの集積回路と、
前記相互接続インターフェースに結合されたシステム相互接続と、
前記少なくとも1つの集積回路に結合されたメモリ・システムと
を備えるデータ処理システム。
(12)前記集積回路が、第1の集積回路を備え、
前記外部通信アダプタの前記少なくとも一部分が、第1の部分を備え、
前記データ処理システムがさらに、前記第1の集積回路に接続された第2の集積回路を含み、前記外部通信アダプタが、前記第2の集積回路内で実施される第2の部分を含む、上記(11)に記載のデータ処理システム。
(13)前記第2の部分が、リンク・レイヤ制御装置を備える、上記(12)に記載のデータ処理システム。
(14)基板と、前記基板中に形成された集積回路要素とを含む第1の集積回路であって、前記集積回路要素が
命令を実行するプロセッサ・コアと、
前記プロセッサ・コアに結合された相互接続インターフェースであって、前記プロセッサ・コアが前記少なくとも1つのプロセッサ・コアと前記第1の集積回路の外部のシステム相互接続との間での通信をサポートする相互接続インターフェースと、
前記プロセッサ・コアに結合され、入出力通信リンクを介して入出力通信をサポートする外部通信アダプタの第1の部分とを含む、第1の集積回路と、
前記第1の集積回路のピンに接続された第2の集積回路とを備え、前記外部通信アダプタが前記第2の集積回路内に実施される第2の部分を含むシステム。
(15)前記外部通信アダプタの前記第1の部分が、前記プロセッサ・コアに結合され、プロセッサ・コアによるI/Oコマンドに応答して入出力(I/O)データ転送を制御するデータ転送ロジックを備え、
前記外部通信アダプタの前記第2の部分が、リンク・レイヤ制御装置を備える、上記(14)に記載のシステム。
(16)プロセッサ・コアを含む集積回路を動作させる方法であって、
前記集積回路内の相互接続インターフェースを利用して、プロセッサ・コアと前記集積回路の外部のシステム相互接続との間での通信をサポートするステップと、
前記集積回路内の外部通信アダプタを利用して、入出力(I/O)通信リンクを介して入出力通信をサポートするステップであって、集積回路内の通信だけを利用して、前記プロセッサ・コアから前記外部通信アダプタにI/O通信コマンドを伝送することを含むステップと
を含む方法。
(17)前記プロセッサ・コアがアクセスする可能性が高いデータおよび命令を前記集積回路内のキャッシュ階層構造にキャッシュするステップと、
前記集積回路内の集積化メモリ制御装置を利用して外部メモリにアクセスするステップと
をさらに含む、上記(16)に記載の方法。
(18)前記集積回路が、第1および第2の外部通信アダプタの少なくとも一部分を含み、前記I/O通信をサポートするステップが、
前記集積回路内の前記第1の外部通信アダプタを利用して、第1のリンク・レイヤ・プロトコルを使用するI/O通信をサポートするステップと、
前記集積回路内の前記第2の外部通信アダプタを利用して、異なる第2のリンク・レイヤ・プロトコルを使用するI/O通信をサポートするステップと
を含む、上記(16)に記載の方法。
(19)前記通信要求で指定されるアドレスに基づいて、前記集積回路内の通信コマンドを前記相互接続インターフェースおよび前記外部通信アダプタに経路指定するステップをさらに含む、上記(16)に記載の方法。
(20)I/O通信をサポートする前記ステップが、前記I/Oコマンド内で指定される実効アドレスを、メモリ位置を識別するために利用される実アドレスに変換するステップをさらに含む、上記(16)に記載の方法。
(21)I/O通信をサポートする前記ステップが、前記外部通信アダプタ内の入出力(I/O)メモリ制御装置を利用して、I/Oデータにアクセスするためにメモリにアクセスするステップを含む、上記(16)に記載の方法。
(22)I/O通信をサポートする前記ステップが、I/Oデータ転送の完了を示すソフトウェア・アクセス可能な標識をセットするステップを含む、上記(16)に記載の方法。
(23)前記I/O通信をサポートするステップが、着信I/Oデータと発信I/Oデータの少なくとも一方を前記集積回路内にバッファするステップを含む、上記(16)に記載の方法。
10 処理装置
11 SMPシステム・バス
12 外部システム・メモリ
14 プロセッサ・コア
16 キャッシュ階層構造
18 メモリ制御装置
20 専用メモリ・バス
22 コマンド制御ブロック(CCB)
24 変換制御エントリ(TCE)テーブル
30 メザニンI/Oバス制御装置
32 メザニン・バス制御装置
40 メザニン・バス
42 マイクロチャネル・アーキテクチャIOCC
44 PCIエクスプレス(3GIO)IOCC
46 PCI IOCC
47〜49 バス
50 周辺装置相互接続(PCI)I/Oアダプタ
52 イーサネット(R)通信リンク、I/O通信リンク
54 ネットワーク
60 リモート・コンピュータ
70 ネットワーク・システム
72 ワークステーション・コンピュータ・システム
74 ネットワーク
100 サーバ・コンピュータ・システム
102 処理装置
104 メモリ
106 スイッチング機構
108 プロセッサ・コア
110 キャッシュ階層構造
112 集積化メモリ制御装置(IMC)
114 集積化機構インターフェース(IFI)
118 メモリ・バス
122 メモリ・マップ(MM)
124 変換索引バッファ(TLB)
130 外部通信アダプタ(ECA)
131 I/Oメモリ制御装置(I/O MC)
132 バッファ記憶装置
133 データ転送ロジック(DTL)
134 プロトコル・ロジック
135 データ・キュー
136 エントリ
138 リンク・レイヤ制御装置(LLC)
140 並直列変換器/直並列変換器(SER/DES)
150 I/O通信リンク
158 ソフトウェア、ソフトウェア構成
160 システム・スーパバイザ(ハイパーバイザ)
162 オペレーティング・システム
163 ミドルウェア
164 ユーザ・レベル・プロセス
164 アプリケーション・プログラム
249 プロセッサ領域
250 I/O領域
252 共用領域
253 データ転送制御ブロック(DTCB)
254 仮想キュー
255 I/Oデータ・バッファ
256 制御状態バッファ
260 命令トレース・ログ
262 I/Oデータ
264 ページ・テーブル
270 命令シーケンス・ユニット(ISU)
271 命令アドレス・レジスタ(IAR)
272 命令メモリ管理ユニット(IMMU)
273 モード・セレクタ
274 L1 I−キャッシュ
276 I−キャッシュ再ロード・バス
280 命令バス
281 トレース・バス
282 条件レジスタ・ユニット(CRU)
284 分岐実行ユニット(BEU)
286 固定小数点ユニット(FXU)
288 ロード・ストア・ユニット(LSU)
290 浮動小数点ユニット(FPU)
300 制御レジスタ・ファイル(CRF)
302 汎用レジスタ・ファイル(GPRF)
304 浮動小数点レジスタ・ファイル(FPRF)
308 L1 D−キャッシュ
320 命令バイパス回路
322 取込みロジック
324 連想記憶装置(CAM)
340 命令ストリーム・バッファ
341 スヌープ・キル・フィールド
342 命令アドレス・フィールド
343 ユーザ・レベル設計状態CAM
344 使用フラグ
345 レジスタ値フィールド
346 メモリ・マップ・アクセスCAM
347 スヌープ・キル・フィールド
348 目標アドレス・フィールド
349 ロード/ストア(L/S)フィールド
350 I/Oフィールド
352 データ・フィールド
Claims (23)
- マルチプロセッサ(MP)サーバ・コンピュータ・システムに含まれる複数の処理装置の各処理装置を構成する集積回路であって、
基板と、前記基板中に形成された集積回路要素とを含み、
前記集積回路要素が、
命令を実行するプロセッサ・コアと、
前記プロセッサ・コアと前記複数の集積回路間のシステム相互接続との間に結合された相互接続インターフェースであって、前記相互接続インターフェースは、前記プロセッサ・コアと前記システム相互接続との間の通信をサポートし、前記相互接続インターフェースは、マスタ回路とスヌーパー回路とを含み、前記マスタ回路は、前記プロセッサ・コアによって要求された動作を支配し、該プロセッサ・コアによって要求された動作は前記相互接続インターフェースに対する動作であり、前記スヌーパー回路は、前記相互接続インターフェースから受信した動作に応答し、前記受信した動作は、コヒーレンシーを維持するために前記相互接続インターフェースに結合されたキャッシュ階層構造に対する動作である、前記相互接続インターフェースと、
前記プロセッサ・コアに結合される外部通信アダプタの少なくとも一部分であって、前記外部通信アダプタは、前記相互接続インターフェースとは独立した通信を行うための且つ前記マルチプロセッサ(MP)サーバ・コンピュータ・システムに接続された他のシステムと通信するための入出力(I/O)通信リンクを介して、レイヤプロトコルを用いる入出力通信をサポートする、前記外部通信アダプタの少なくとも一部分と
を含む、前記集積回路。 - 前記集積回路要素が、
前記プロセッサ・コアに結合された前記キャッシュ階層構造と、
前記キャッシュ階層構造に結合された集積化メモリ制御装置と
をさらに含む、請求項1に記載の集積回路。 - 前記集積回路が前記外部通信アダプタを含む複数の外部通信アダプタの少なくとも一部分を含み、前記複数の外部通信アダプタの夫々が複数の入出力通信リンクの夫々に結合され、前記複数の外部通信アダプタのうちの少なくとも2つがそれぞれ異なる入出力通信プロトコルを実施する、請求項1に記載の集積回路。
- 前記集積回路要素がメモリ・マップを含み、それによって前記集積回路要素内の通信コマンドが、前記相互接続インターフェースおよび前記外部通信アダプタに、通信要求で指定されるアドレスに基づいて経路指定される、請求項1に記載の集積回路。
- 前記外部通信アダプタに結合された変換索引バッファをさらに含み、前記変換索引バッファが、入出力(I/O)コマンドで指定される実効アドレスを実アドレスに変換する、請求項1に記載の集積回路。
- 前記外部通信アダプタの前記少なくとも一部分が、I/Oデータにアクセスするためにメモリにアクセスする入出力(I/O)メモリ制御装置を含む、請求項1に記載の集積回路。
- 前記外部通信アダプタの前記少なくとも一部分が、
前記プロセッサ・コアおよびリンク・レイヤ制御装置に結合され、前記プロセッサ・コアによるI/Oコマンドに応答して、入出力(I/O)データ転送を制御するデータ転送ロジックを含む、請求項1に記載の集積回路。 - 前記外部通信アダプタの前記少なくとも一部分が、リンク・レイヤ制御装置をさらに含む、請求項1に記載の集積回路。
- 前記外部通信アダプタが、I/Oデータ転送の完了を示すソフトウェア・アクセス可能な標識をセットする手段を含む、請求項1に記載の集積回路。
- 前記集積回路内の前記外部通信アダプタの前記部分が、着信I/Oデータと発信I/Oデータの少なくとも一方をバッファするバッファを含む、請求項1に記載の集積回路。
- 請求項1に記載の複数の集積回路と、
前記複数の集積回路に夫々結合されたメモリ・システムと
を含み、
前記相互接続インターフェースがシステム相互接続に結合されている、
マルチプロセッサ(MP)サーバ・コンピュータ・システム。 - 前記集積回路が、第1の集積回路を含み、
前記外部通信アダプタの前記少なくとも一部分が、第1の部分を含み、
前記データ処理システムがさらに、前記第1の集積回路に接続された第2の集積回路を含み、前記外部通信アダプタが、前記第2の集積回路内で実施される第2の部分を含む、請求項11に記載のマルチプロセッサ(MP)サーバ・コンピュータ・システム。 - 前記第2の部分が、リンク・レイヤ制御装置を含む、請求項12に記載のマルチプロセッサ(MP)サーバ・コンピュータ・システム。
- マルチプロセッサ(MP)サーバ・コンピュータ・システムであって、
第1の集積回路と第2の集積回路とを含み、
前記第1の集積回路が、
基板と、前記基板中に形成された集積回路要素とを含み、
前記集積回路要素が
命令を実行するプロセッサ・コアと、
前記プロセッサ・コアに結合された相互接続インターフェースであって、前記プロセッサ・コアが前記少なくとも1つのプロセッサ・コアと前記第1の集積回路と第2の集積回路との間のシステム相互接続との間での通信をサポートし、前記相互接続インターフェースは、マスタ回路とスヌーパー回路とを含み、前記マスタ回路は、前記プロセッサ・コアによって要求された動作を支配し、該プロセッサ・コアによって要求された動作は前記相互接続インターフェースに対する動作であり、前記スヌーパー回路は、前記相互接続インターフェースから受信した動作に応答し、前記受信した動作は、コヒーレンシーを維持するために前記相互接続インターフェースに結合されたキャッシュ階層構造に対する動作である、前記相互接続インターフェースと、
前記プロセッサ・コアに結合される外部通信アダプタの第1の部分であって、前記外部通信アダプタは、前記相互接続インターフェースとは独立した通信を行うための且つ前記マルチプロセッサ(MP)サーバ・コンピュータ・システムに接続された他のシステムと通信するための入出力(I/O)通信リンクを介して、レイヤプロトコルを用いる入出力通信をサポートする、前記外部通信アダプタの第1の部分と
を含み、
前記第2の集積回路が前記第1の集積回路のピンに接続され、前記外部通信アダプタが前記第2の集積回路内に実施される第2の部分を含む、
マルチプロセッサ(MP)サーバ・コンピュータ・システム。 - 前記外部通信アダプタの前記第1の部分が、前記プロセッサ・コアに結合され、プロセッサ・コアによるI/Oコマンドに応答して入出力(I/O)データ転送を制御するデータ転送ロジックを含み、
前記外部通信アダプタの前記第2の部分が、リンク・レイヤ制御装置を含む、請求項14に記載のマルチプロセッサ(MP)サーバ・コンピュータ・システム。 - プロセッサ・コアを含む集積回路を動作させる方法であって、前記集積回路はマルチプロセッサ(MP)サーバ・コンピュータ・システムに含まれる複数の処理装置の各処理装置を構成し、
前記方法は、
前記集積回路内の相互接続インターフェースを利用して、プロセッサ・コアと前記複数の集積回路間のシステム相互接続との間での通信をサポートするステップであって、前記相互接続インターフェースは、マスタ回路とスヌーパー回路とを含み、前記マスタ回路は、前記プロセッサ・コアによって要求された動作を支配し、該プロセッサ・コアによって要求された動作は前記相互接続インターフェースに対する動作であり、前記スヌーパー回路は、前記相互接続インターフェースから受信した動作に応答し、前記受信した動作は、コヒーレンシーを維持するために前記相互接続インターフェースに結合されたキャッシュ階層構造に対する動作である、前記通信をサポートするステップと、
前記集積回路内の外部通信アダプタを利用して、前記相互接続インターフェースとは独立した通信を行うための且つ前記マルチプロセッサ(MP)サーバ・コンピュータ・システムに接続された他のシステムと通信するための入出力(I/O)通信リンクを介して、レイヤプロトコルを用いる入出力通信をサポートするステップであって、前記入出力通信のサポートが。集積回路内の通信だけを利用して、前記プロセッサ・コアから前記外部通信アダプタにI/O通信コマンドを伝送することを含む、前記サポートするステップと
を含む方法。 - 前記プロセッサ・コアがアクセスする可能性が高いデータおよび命令を前記集積回路内のキャッシュ階層構造にキャッシュするステップと、
前記集積回路内の集積化メモリ制御装置を利用して外部メモリにアクセスするステップと
をさらに含む、請求項16に記載の方法。 - 前記集積回路が、第1および第2の外部通信アダプタの少なくとも一部分を含み、前記I/O通信をサポートするステップが、
前記集積回路内の前記第1の外部通信アダプタを利用して、第1のリンク・レイヤ・プロトコルを使用するI/O通信をサポートするステップと、
前記集積回路内の前記第2の外部通信アダプタを利用して、異なる第2のリンク・レイヤ・プロトコルを使用するI/O通信をサポートするステップと
を含む、請求項16に記載の方法。 - 前記集積回路内の通信コマンドを前記相互接続インターフェースおよび前記外部通信アダプタに、通信要求で指定されるアドレスに基づいて経路指定するステップをさらに含む、請求項16に記載の方法。
- I/O通信をサポートする前記ステップが、前記I/Oコマンド内で指定される実効アドレスを、メモリ位置を識別するために利用される実アドレスに変換するステップをさらに含む、請求項16に記載の方法。
- I/O通信をサポートする前記ステップが、前記外部通信アダプタ内の入出力(I/O)メモリ制御装置を利用して、I/Oデータにアクセスするためにメモリにアクセスするステップを含む、請求項16に記載の方法。
- I/O通信をサポートする前記ステップが、I/Oデータ転送の完了を示すソフトウェア・アクセス可能な標識をセットするステップを含む、請求項16に記載の方法。
- 前記I/O通信をサポートするステップが、着信I/Oデータと発信I/Oデータの少なくとも一方を前記集積回路内にバッファするステップを含む、請求項16に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/339,724 US7047320B2 (en) | 2003-01-09 | 2003-01-09 | Data processing system providing hardware acceleration of input/output (I/O) communication |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004220581A JP2004220581A (ja) | 2004-08-05 |
JP4106016B2 true JP4106016B2 (ja) | 2008-06-25 |
Family
ID=32711153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003421698A Expired - Fee Related JP4106016B2 (ja) | 2003-01-09 | 2003-12-18 | 入出力(i/o)通信のハードウェア・アクセラレーションを実現するデータ処理システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7047320B2 (ja) |
JP (1) | JP4106016B2 (ja) |
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---|---|---|---|---|
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-
2003
- 2003-01-09 US US10/339,724 patent/US7047320B2/en not_active Expired - Lifetime
- 2003-12-18 JP JP2003421698A patent/JP4106016B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004220581A (ja) | 2004-08-05 |
US7047320B2 (en) | 2006-05-16 |
US20040139246A1 (en) | 2004-07-15 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060424 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20060802 |
|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A521 | Request for written amendment filed |
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|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20080321 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080321 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 6 |
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