JP4088897B2 - Parallel monitor circuit and semiconductor device using the same - Google Patents
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Description
本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するための並列モニタ回路、およびその並列モニタ回路を複数個集積した半導体装置に関するものである。 The present invention relates to a parallel monitor circuit for uniformly charging a plurality of electric double layer capacitors connected in series, and a semiconductor device in which a plurality of the parallel monitor circuits are integrated.
電気二重層キャパシタは、充電に時間がかかる２次電池と比べて、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかしながら、電気二重層キャパシタは定格電圧が２．７Ｖ程度と低いため、通常、複数のキャパシタを直列に接続して必要な電圧を確保している。
直列接続された複数の大容量キャパシタを充電する際に問題となることは、キャパシタの容量差や自己充電、自己放電などにより生じる充電の不均一である。
上記問題点の解決策としては、通常、並列モニタと呼ばれる充電均一化回路を用いることである。
The electric double layer capacitor can be rapidly charged as compared with a secondary battery that takes time to charge. Moreover, the electric double layer capacitor has an advantage not found in secondary batteries that it can store a large amount of energy. However, since the rated voltage of the electric double layer capacitor is as low as about 2.7 V, a necessary voltage is usually secured by connecting a plurality of capacitors in series.
What becomes a problem when charging a plurality of large-capacity capacitors connected in series is uneven charging caused by a difference in capacitance between the capacitors, self-charging, self-discharging, or the like.
A solution to the above problem is to use a charge equalization circuit called a parallel monitor.
並列モニタ回路は、直列に接続されたキャパシタ毎に設けられており、充電初期の段階で、所定の電圧に達したキャパシタの充電電流をバイパスして、充電する全てのキャパシタの充電初期における充電量を揃える働きをする。さらに、キャパシタが満充電に達したことを検出して、キャパシタの充電を停止する働きをする。 The parallel monitor circuit is provided for each of the capacitors connected in series, and in the initial stage of charging, the charging current of all the capacitors to be charged is bypassed by bypassing the charging current of the capacitor that has reached a predetermined voltage. Work to align. Further, it detects that the capacitor has reached full charge and stops charging the capacitor.
しかし、従来の並列モニタ回路では、キャパシタの電圧がある程度高くなった場合の電圧しか検出していないので、キャパシタ充電システムが故障したり、キャパシタの放電時に特定のキャパシタの電圧が極端に低下したりした場合の対策がなされていなかった。
そこで、例えば特開２００２−１４２３７２号公報（特許文献１参照）に記載の方法では、並列モニタ回路に初期充電電圧や満充電電圧を検出するコンパレータの他に、第３のコンパレータとしてキャパシタの電圧が０Ｖ付近になったことを検出するコンパレータを設け、キャパシタの異常検出を行う装置が提案されている。
However, since the conventional parallel monitor circuit detects only the voltage when the voltage of the capacitor becomes high to some extent, the capacitor charging system breaks down or the voltage of a specific capacitor drops extremely when the capacitor is discharged. No countermeasures have been taken for the case.
Therefore, for example, in the method described in Japanese Patent Application Laid-Open No. 2002-142372 (see Patent Document 1), in addition to the comparator that detects the initial charge voltage and the full charge voltage in the parallel monitor circuit, the voltage of the capacitor is used as a third comparator. There has been proposed an apparatus for detecting an abnormality of a capacitor by providing a comparator for detecting that the voltage is close to 0V.
図４は、前述の特開２００２−１４２３７２号公報で開示されている並列モニタ回路の構成図である。
図４において、Ｃはキャパシタ、ＣＭＰ１はキャパシタ充電電圧が設定電圧より高くなったことを検出するコンパレータ、ＣＭＰ２は満充電設定電圧に到達したことを検出するコンパレータ、ＣＭＰ３は異常電圧を検出するコンパレータ、Ｖｒ１は初期化設定電圧、
Ｖｒ２は満充電設定電圧、Ｖｒ３は異常検出電圧（図４には記載されていない）、Ｉは初期化レベル検出信号、Ｉｎｉｔは初期化制御信号、Ｓは初期化スイッチ、Ｔｒはパワートランジスタ、Ｆは満充電レベル検出信号、Ｂは異常検出信号をそれぞれ示している。
FIG. 4 is a configuration diagram of the parallel monitor circuit disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 2002-142372.
4, C is a capacitor, CMP1 is a comparator that detects that the capacitor charging voltage has become higher than the set voltage, CMP2 is a comparator that detects that the fully charged set voltage has been reached, and CMP3 is a comparator that detects an abnormal voltage, Vr1 is an initialization set voltage,
Vr2 is a full charge setting voltage, Vr3 is an abnormality detection voltage (not shown in FIG. 4), I is an initialization level detection signal, Init is an initialization control signal, S is an initialization switch, Tr is a power transistor, F Indicates a full charge level detection signal, and B indicates an abnormality detection signal.
並列モニタ回路は、キャパシタＣと並列に接続して、それぞれ初期化設定電圧Ｖｒ１との比較により初期化レベルを検出するためのコンパレータＣＭＰ１と、満充電設定電圧Ｖｒ２との比較により満充電レベルを検出するためのコンパレータＣＭＰ２と、０Ｖの電位または異常検出電圧Ｖｒ３との比較により異常レベルを検出するためのコンパレータＣＭＰ３と、初期化時に充電電流をバイパスするパワートランジスタＴｒとで構成される。 The parallel monitor circuit is connected in parallel with the capacitor C and detects the full charge level by comparing the comparator CMP1 for detecting the initialization level by comparing with the initialization set voltage Vr1 and the full charge setting voltage Vr2. For comparison, a comparator CMP3 for detecting an abnormal level by comparison with a potential of 0V or an abnormality detection voltage Vr3, and a power transistor Tr that bypasses the charging current at the time of initialization.
コンパレータＣＭＰ１は、キャパシタＣの電圧が初期化設定電圧Ｖｒ１に達すると初期化レベル検出信号Ｉを送出するとともに、初期化制御信号Ｉｎｉｔにより初期化スイッチＳがオンにされていると、キャパシタＣに並列接続したパワートランジスタＴｒをオンに制御して、充電電流の一部をバイパスする。初期化スイッチＳは、キャパシタＣの初期化動作のオン／オフを行い、初期化モードが選択されたときオンになる。
初期化充電では、初期化スイッチＳをオンにして充電を開始し、全てのモニタ回路の初期化レベル検出信号ＩをＯＲ論理処理して取り出しているので、複数のモニタ回路のどれかで充電電流のバイパス動作が開始したことが判定できるようになっている。
The comparator CMP1 sends an initialization level detection signal I when the voltage of the capacitor C reaches the initialization set voltage Vr1, and in parallel with the capacitor C when the initialization switch S is turned on by the initialization control signal Init. The connected power transistor Tr is controlled to be turned on to bypass a part of the charging current. The initialization switch S turns on / off the initialization operation of the capacitor C, and turns on when the initialization mode is selected.
In the initialization charging, the initialization switch S is turned on to start charging, and the initialization level detection signals I of all the monitor circuits are taken out by OR logic processing. It can be determined that the bypass operation has started.
コンパレータＣＭＰ２は、キャパシタＣの電圧が満充電設定電圧Ｖｒ２に達すると、満充電レベル検出信号Ｆを出力する。全てのモニタ回路の満充電レベル検出信号ＦはＯＲ論理処理して取り出されているので、複数のキャパシタの１つでも満充電に達したことを判定すると、直列接続された複数のキャパシタＣに対する充電を行う充電器は充電を停止するか、あるいは必要に応じて緩和充電に移行する。
コンパレータＣＭＰ３は、コンパレータＣＭＰ１，２と同じでもよいが、逆方向充電を検出すればよいので、実際には、コンパレータＣＭＰ１，２のように電圧の検出精度は特別に要求されない。そこで、トランジスタ１個で０Ｖ付近を検出するように回路構成でもよい。また、異常検出信号Ｂは、それぞれを取り出して個別にキャパシタＣの異常検出処理を行うか、あるいは論理和をとってモジュールまたはバンクのいずれか１セルでもこの信号が割り込んだ場合に異常として検出を行うようにしている。
The comparator CMP2 outputs a full charge level detection signal F when the voltage of the capacitor C reaches the full charge setting voltage Vr2. Since the full charge level detection signals F of all the monitor circuits are extracted by OR logic processing, if it is determined that even one of the plurality of capacitors has reached full charge, the charge to the plurality of capacitors C connected in series is performed. The charger that performs charging stops charging or shifts to relaxation charging as necessary.
Although the comparator CMP3 may be the same as the comparators CMP1 and CMP2, since it is only necessary to detect reverse charging, actually, the voltage detection accuracy is not particularly required like the comparators CMP1 and CMP2. Therefore, the circuit configuration may be such that one transistor detects around 0V. In addition, the abnormality detection signal B is detected as an abnormality when each of the abnormality detection signals B is taken out and the abnormality detection processing of the capacitor C is individually performed, or when this signal is interrupted even in any one cell of the module or the bank. Like to do.
従来の並列モニタ回路では、異常検出時のキャパシタＣの電圧検出精度をあまり要求していなかったため、異常検出電圧Ｖｒ３を０Ｖとして、図４に示すようにコンパレータＣＭＰ３の両入力端子を直接キャパシタＣの両端子に接続して、異常検出電圧Ｖｒ３を持たなくてもよい構成であった。また、トランジスタ１個で検出する場合には、異常検出電圧Ｖｒ３の電圧値としてはトランジスタのベース・エミッタ間電圧である０．６Ｖ前後の電圧に限定されていた。
しかしながら、異常時の検出電圧を正確に設定したい場合や、特定の電圧で検出したい場合には、正確な異常検出電圧Ｖｒ３を接続することが必要になる。この場合には、多くの並列モニタ回路に同様の異常検出電圧Ｖｒ３を備えなければならないため、回路規模の増大とそれに伴うコストアップを招いてしまう問題があった。これらのことは、並列モニタ回路を半導体装置に集積した場合においても、同様な問題となっていた。
In the conventional parallel monitor circuit, since the voltage detection accuracy of the capacitor C at the time of abnormality detection is not so required, the abnormality detection voltage Vr3 is set to 0 V, and both input terminals of the comparator CMP3 are directly connected to the capacitor C as shown in FIG. The configuration is such that the abnormality detection voltage Vr3 does not have to be connected to both terminals. Further, when detecting with one transistor, the voltage value of the abnormality detection voltage Vr3 is limited to a voltage of around 0.6 V, which is the base-emitter voltage of the transistor.
However, when it is desired to set the detection voltage at the time of abnormality accurately or to detect with a specific voltage, it is necessary to connect the accurate abnormality detection voltage Vr3. In this case, since it is necessary to provide the same abnormality detection voltage Vr3 in many parallel monitor circuits, there is a problem in that the circuit scale increases and the associated cost increases. These are the same problems even when the parallel monitor circuit is integrated in the semiconductor device.
さらに、従来の回路では、キャパシタＣの電圧が異常検出電圧Ｖｒ３の近辺にある場合には、異常検出信号Ｂが繰り返し出力される、いわゆるチャタリング現象が発生したり、キャパシタＣの電圧が十分に高いにもかかわらず、外来ノイズなどにより、異常検出信号Ｂが瞬時出力されたりする問題もあった。
さらに、並列モニタ回路をＩＣ化した場合に、ＩＣ内部で負電圧の基準電圧の作成が困難である、という問題がある。
Further, in the conventional circuit, when the voltage of the capacitor C is in the vicinity of the abnormality detection voltage Vr3, a so-called chattering phenomenon in which the abnormality detection signal B is repeatedly output occurs, or the voltage of the capacitor C is sufficiently high. Nevertheless, there is a problem that the abnormality detection signal B is instantaneously output due to external noise or the like.
Further, when the parallel monitor circuit is integrated, there is a problem that it is difficult to create a negative reference voltage inside the IC.
（目的）
本発明の目的は、このような従来の問題を解消するため、異常検出電圧Ｖｒ３を備えることなく、０Ｖ付近の任意の電圧を正確に検出することが可能であり、しかもチャタリングを発生することなく、外来ノイズにも強い異常電圧検出回路を備え、負電圧検出を簡単に作成することが可能な並列モニタ回路およびその半導体装置を提供することにある。
(the purpose)
An object of the present invention is to eliminate such a conventional problem, so that it is possible to accurately detect an arbitrary voltage in the vicinity of 0 V without providing the abnormality detection voltage Vr3, and without causing chattering. Another object of the present invention is to provide a parallel monitor circuit that includes an abnormal voltage detection circuit that is resistant to external noise and that can easily create negative voltage detection, and a semiconductor device thereof.
本発明の並列モニタ回路は、直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、制御回路からの制御信号に応じて電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されている充電電流をバイパスするバイパストランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路において、前記キャパシタの電圧が０Ｖ付近の電圧であることを検出するコンパレータを備え、該コンパレータは、入力にオフセット電圧を持たせ、さらに該コンパレータの出力の状態に応じて、前記オフセット電圧の値を変更することでヒステリシス特性をたせることを特徴としている。
これにより、チャタリングのない異常検出信号を出力することができる。
The parallel monitor circuit of the present invention applies a DC power supply to a plurality of capacitors connected in series, and charges each of the capacitors in accordance with a control signal from a control circuit. When the monitor voltage set by the voltage setting circuit is exceeded, a bypass transistor that bypasses the charging current connected to each of the capacitors is controlled, and in the parallel monitoring circuit that bypasses the charging current of the capacitor, the voltage of the capacitor Is provided with a comparator that detects that the voltage is in the vicinity of 0 V, and the comparator has an offset voltage at the input, and further changes the value of the offset voltage in accordance with the output state of the comparator to provide hysteresis characteristics. It is characterized by giving up.
Thereby, an abnormality detection signal without chattering can be output.
また、キャパシタの０Ｖ付近の電圧設定を正確に行うために、前記オフセット電圧と前記ヒステリシス電圧の幅で行うことを特徴としている。
また、ノイズによる異常検出信号を防止するために、前記コンパレータの出力に遅延回路を設けたことを特徴としている。
また、並列モニタ回路の小型化とコストダウンのために、半導体装置に前記並列モニタ回路を複数集積したことを特徴としている。
さらに、オフセットコンパレータにヒステリシス特性を持つ回路を具備したことを特徴としている。
これにより、ＩＣ内部で負電圧の基準電圧を作成することが容易となる。
Further, in order to accurately set the voltage near 0V of the capacitor, the offset voltage and the hysteresis voltage are used.
Further, in order to prevent an abnormality detection signal due to noise, a delay circuit is provided at the output of the comparator.
Further, in order to reduce the size and cost of the parallel monitor circuit, a plurality of the parallel monitor circuits are integrated in a semiconductor device.
Further, the offset comparator includes a circuit having hysteresis characteristics.
This makes it easy to create a negative reference voltage inside the IC.
本発明によれば、１）充電異常を検出するコンパレータの入力にオフセット電圧とヒステリシス特性を用いることで、０Ｖ付近の検出電圧の設定が可能になり、しかもチャタリングのない異常検出信号を出力できるようになった。
２）キャパシタの０Ｖ付近の検出電圧設定をコンパレータ内の差動増幅回路を構成している入力トランジスタのサイズを変えることで行うようにしたので、基準電圧が不要となり、その分だけ回路規模が縮小され、半導体装置のコストダウンが実現できた。
According to the present invention, 1) it is possible to set a detection voltage near 0 V by using an offset voltage and a hysteresis characteristic as an input of a comparator that detects a charging abnormality, and an abnormality detection signal without chattering can be output. Became.
2) Since the detection voltage setting near 0V of the capacitor is set by changing the size of the input transistor constituting the differential amplifier circuit in the comparator, the reference voltage becomes unnecessary, and the circuit scale is reduced accordingly. As a result, the cost of the semiconductor device can be reduced.
３）コンパレータの出力に遅延回路を設けたので、外来ノイズ等による異常検出信号の発生を防止することができる。
４）多くの並列モニタ回路を集積回路に集積したので、省スペースとコストダウンが可能になった。
５）オフセットコンパレータにヒステリシス特性を持たせたので、ＩＣ内部で負電圧検出を容易に作成できるようになった。
3) Since a delay circuit is provided at the output of the comparator, generation of an abnormality detection signal due to external noise or the like can be prevented.
4) Since many parallel monitor circuits are integrated in an integrated circuit, it is possible to save space and reduce costs.
5) Since the offset comparator has hysteresis characteristics, negative voltage detection can be easily created inside the IC.
以下、本発明の実施例を図面により説明する。
図１は、本発明の一実施例に係る並列モニタ回路およびその半導体装置の構成図である。
図１の破線で囲まれた部分が、半導体装置１に複数含まれている並列モニタ回路の中の１つである。各並列モニタ回路に設けられた端子Ｃｅｌｌｎと端子Ｃｅｌｌｎ＋１の間には、キャパシタＣと抵抗Ｒをエミッタに接続したバイパストランジスタＱが接続されている。バイパストランジスタＱのベースは端子Ｏｕｔｎを介してバイパスドライブトランジスタＭｎのドレインに接続されている。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a configuration diagram of a parallel monitor circuit and a semiconductor device thereof according to an embodiment of the present invention.
A portion surrounded by a broken line in FIG. 1 is one of the parallel monitor circuits included in the
並列モニタ回路は、電圧設定回路ＶＳ、基準電圧Ｖｒ１，２つのコンパレータＣＭＰ１およびＣＭＰ２、コンパレータＣＭＰ２の出力を遅延するための遅延回路ＤＬ、出力制御回路ＯＣ、バイパスドライブトランジスタＭｎとで構成されている。
電圧設定回路ＶＳは、キャパシタＣの電圧に比例した電圧を生成する。すなわち、比例定数は、図示しない制御回路から送出されてくるコード信号ＲＣにより設定されている。
コード信号ＲＣは４ビットのデジタル信号であって、コードの組み合わせにより初期化から満充電までの１５種類のモニタ電圧を設定している。
The parallel monitor circuit includes a voltage setting circuit VS, a reference voltage Vr1, two comparators CMP1 and CMP2, a delay circuit DL for delaying the output of the comparator CMP2, an output control circuit OC, and a bypass drive transistor Mn.
The voltage setting circuit VS generates a voltage proportional to the voltage of the capacitor C. That is, the proportionality constant is set by the code signal RC sent from a control circuit (not shown).
The code signal RC is a 4-bit digital signal, and 15 kinds of monitor voltages from initialization to full charge are set by a combination of codes.
コンパレータＣＭＰ１は、入力回路にヒステリシスを持たせており、基準電圧Ｖｒ１と電圧設定回路ＶＳから出力される電圧ＶＳｏを比較し、出力電圧ＶＳｏが基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が反転してハイレベルを出力する。この出力信号は、ハイレベル検出信号ＨＶＤとして制御回路に送られる。 The comparator CMP1 has hysteresis in the input circuit, compares the reference voltage Vr1 with the voltage VSo output from the voltage setting circuit VS, and when the output voltage VSo exceeds the reference voltage Vr1, the comparator CMP1 is inverted and becomes high. Output level. This output signal is sent to the control circuit as a high level detection signal HVD.
コンパレータＣＭＰ２の２つの入力はキャパシタＣの両端に接続されており、キャパシタＣの電圧が０Ｖ付近になったことを検出する。検出する０Ｖ付近の電圧は、コンパレータＣＭＰ２の入力端子にオフセット電圧と、ヒステリシス特性を持たせることで実現している。キャパシタＣの電圧が０Ｖ付近になると、コンパレータＣＭＰ２はハイレベルを出力する。この信号は、遅延回路ＤＬを経由してローボルテイジ検出信号ＬＶＤとして制御回路に送られる。
このコンパレータＣＭＰ２は、キャパシタＣが過放電した場合や、キャパシタ充電システムに異常が起きた場合を検出し、電気二重層キャパシタに逆電圧が印加されないようにするための保護回路を形成する。
The two inputs of the comparator CMP2 are connected to both ends of the capacitor C, and detect that the voltage of the capacitor C is close to 0V. The detected voltage near 0V is realized by providing the input terminal of the comparator CMP2 with an offset voltage and hysteresis characteristics. When the voltage of the capacitor C becomes around 0V, the comparator CMP2 outputs a high level. This signal is sent to the control circuit as a low voltage detection signal LVD via the delay circuit DL.
The comparator CMP2 detects a case where the capacitor C is overdischarged or an abnormality occurs in the capacitor charging system, and forms a protection circuit for preventing a reverse voltage from being applied to the electric double layer capacitor.
遅延回路ＤＬは、コンパレータＣＭＰ２の出力を遅延させ、コンパレータＣＭＰ２の出力が遅延回路ＤＬの遅延時間以上継続した場合に、コンパレータＣＭＰ２の出力は遅延回路ＤＬを通って制御回路に送られる。
出力制御回路ＯＣは、制御回路から送られてくる出力イネーブル信号ＥＮＩＮにより制御され、出力イネーブル信号ＥＮＩＮがアクティブのとき、コンパレータＣＭＰ１の出力をバイパスドライブトランジスタＭｎのゲートに接続する。
The delay circuit DL delays the output of the comparator CMP2, and when the output of the comparator CMP2 continues for the delay time of the delay circuit DL, the output of the comparator CMP2 is sent to the control circuit through the delay circuit DL.
The output control circuit OC is controlled by the output enable signal ENIN sent from the control circuit. When the output enable signal ENIN is active, the output of the comparator CMP1 is connected to the gate of the bypass drive transistor Mn.
以下、並列モニタ回路の動作を説明する。
制御回路は、充電初期に初期化のための電圧を設定するコード信号ＲＣを電圧設定回路ＶＳに送る。これにより、電圧設定回路ＶＳは、初期化のための出力電圧ＶＳｏ１を出力する。
キャパシタＣの電圧が充電により徐々に上昇し、電圧設定回路ＶＳの出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が反転して、ハイレベルを出力する。
この信号は、ハイボルテイジ検出信号ＨＶＤとして制御回路に送られる。制御回路では、ハイボルテイジ検出信号ＨＶＤを受け取ると、出力イネーブル信号ＥＮＩＮを並列モニタ回路に送り、出力制御回路ＯＣをアクティブにする。
Hereinafter, the operation of the parallel monitor circuit will be described.
The control circuit sends a code signal RC for setting a voltage for initialization at the initial stage of charging to the voltage setting circuit VS. Thereby, the voltage setting circuit VS outputs the output voltage VSo1 for initialization.
When the voltage of the capacitor C gradually rises due to charging and the output voltage VSo1 of the voltage setting circuit VS exceeds the reference voltage Vr1, the comparator CMP1 is inverted and outputs a high level.
This signal is sent to the control circuit as a high voltage detection signal HVD. When the control circuit receives the high voltage detection signal HVD, it sends an output enable signal ENIN to the parallel monitor circuit to activate the output control circuit OC.
出力制御回路ＯＣがアクティブになると、コンパレータＣＭＰ１の出力がバイパスドライブトランジスタＭｎのゲートに接続されるので、バイパスドライブトランジスタＭｎはオンとなり、半導体装置に接続されているバイパストランジスタＱをＯＮにする。
バイパストランジスタＱがＯＮになると、キャパシタＣの充電電流を抵抗ＲとバイパストランジスタＱを介してバイパスする。
When the output control circuit OC becomes active, the output of the comparator CMP1 is connected to the gate of the bypass drive transistor Mn, so that the bypass drive transistor Mn is turned on and the bypass transistor Q connected to the semiconductor device is turned on.
When the bypass transistor Q is turned on, the charging current of the capacitor C is bypassed via the resistor R and the bypass transistor Q.
制御回路が最初のハイレベル検出信号ＨＶＤを受け取ってから所定時間経過後、制御回路は満充電電圧を設定する新たなコード信号ＲＣを並列モニタ回路に送る。これにより、電圧設定回路ＶＳは、満充電を検出するための出力電圧ＶＳｏ２を出力する。
このとき、満充電を検出する出力電圧ＶＳｏ２は、初期化のための出力電圧ＶＳｏ１より小さくなり、基準電圧Ｖｒ１以下になるため、ハイレベルを出力していたコンパレータＣＭＰ１の出力はローレベルに戻る。
After a predetermined time has elapsed since the control circuit received the first high level detection signal HVD, the control circuit sends a new code signal RC for setting the full charge voltage to the parallel monitor circuit. Thereby, the voltage setting circuit VS outputs the output voltage VSo2 for detecting full charge.
At this time, the output voltage VSo2 for detecting full charge becomes smaller than the output voltage VSo1 for initialization and becomes equal to or lower than the reference voltage Vr1, so that the output of the comparator CMP1 that has output the high level returns to the low level.
キャパシタＣの電圧が充電された結果、更に上昇して、電圧設定回路ＶＳの出力電圧ＶＳｏ２が基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が再び反転してハイレベルを出力する。この信号は、ハイボルテイジ検出信号ＨＶＤとして再び制御回路に送られる。
制御回路では、２度目のハイボルテイジ検出信号ＨＶＤを受け取ると、充電を停止する。
As a result of charging the voltage of the capacitor C, the voltage further rises, and when the output voltage VSo2 of the voltage setting circuit VS exceeds the reference voltage Vr1, the comparator CMP1 is inverted again and outputs a high level. This signal is sent again to the control circuit as a high voltage detection signal HVD.
When receiving the second high voltage detection signal HVD, the control circuit stops charging.
キャパシタＣから放電を行う場合には、キャパシタＣの電圧が完全に０Ｖになるまで放電することはなく、キャパシタＣの電圧が満充電時の数分の１程度で、充電を再開するようにしている。しかし、キャパシタＣに異常が発生し、他のキャパシタＣが未だ十分な電圧を保持しているにもかかわらず、特定のキャパシタＣだけ電圧が低下し、０Ｖ付近もしくは負電圧になった場合には、コンパレータＣＭＰ２はハイレベルを出力する。この信号は、遅延回路ＤＬを経由してローボルテイジ検出信号ＬＶＤとして制御回路に送られる。
制御回路は、ローボルテイジ検出信号ＬＶＤを受け取ると、キャパシタＣの放電を停止する等の異常処理を行う。
When discharging from the capacitor C, it is not discharged until the voltage of the capacitor C becomes completely 0V, and charging is resumed when the voltage of the capacitor C is about a fraction of that at full charge. Yes. However, when an abnormality occurs in the capacitor C, and the voltage of the specific capacitor C drops and becomes near 0V or a negative voltage even though the other capacitor C still holds a sufficient voltage. The comparator CMP2 outputs a high level. This signal is sent to the control circuit as a low voltage detection signal LVD via the delay circuit DL.
When receiving the low voltage detection signal LVD, the control circuit performs an abnormal process such as stopping discharging of the capacitor C.
コンパレータＣＭＰ２の入力には、オフセット電圧とヒステリシス特性を持たせてある。
このオフセット電圧を入力端子のどちらに持たせるかで、０Ｖ付近の検出電圧を設定している。例えば、反転入力端子（−）に対して非反転入力端子（＋）に０．２Ｖのオフセット電圧を持たせると、キャパシタＣの電圧が−０．２Ｖ以下になったとき、コンパレータＣＭＰ２の出力は反転して、ハイレベルを出力する。
The input of the comparator CMP2 has an offset voltage and hysteresis characteristics.
The detection voltage near 0V is set depending on which of the input terminals has this offset voltage. For example, if the non-inverting input terminal (+) has an offset voltage of 0.2 V with respect to the inverting input terminal (−), when the voltage of the capacitor C becomes −0.2 V or less, the output of the comparator CMP2 is Invert and output high level.
図２は、図１におけるコンパレータＣＭＰ２の詳細回路例を示す図である。
コンパレータＣＭＰ２は、６個のＭＯＳトランジスタＭ１〜Ｍ６と電流源Ｉ１で構成された差動増幅回路と、ＰＭＯＳトランジスタＭ７と電流源Ｉ２で構成された出力増幅回路で構成されている。
差動増幅回路の反転入力回路は、ＮＭＯＳトランジスタＭ３で構成されている。ＮＭＯＳトランジスタＭ３のゲートは、反転入力端子(−)になっている。また、非反転入力回路は、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５で構成されている。ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５のゲートは共通接続され、差動増幅回路の非反転入力端子(＋)になっている。さらに、ＮＭＯＳトランジスタＭ４のソースとＮＭＯＳトランジスタＭ５のドレインは接続されている。
FIG. 2 is a diagram showing a detailed circuit example of the comparator CMP2 in FIG.
The comparator CMP2 is composed of a differential amplifier circuit composed of six MOS transistors M1 to M6 and a current source I1, and an output amplifier circuit composed of a PMOS transistor M7 and a current source I2.
The inverting input circuit of the differential amplifier circuit is composed of an NMOS transistor M3. The gate of the NMOS transistor M3 is an inverting input terminal (−). The non-inverting input circuit includes an NMOS transistor M4 and an NMOS transistor M5. The gates of the NMOS transistor M4 and the NMOS transistor M5 are connected in common and serve as a non-inverting input terminal (+) of the differential amplifier circuit. Further, the source of the NMOS transistor M4 and the drain of the NMOS transistor M5 are connected.
ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ５のソースは共通接続され、さらに電流源Ｉ１に接続されている。電流源Ｉ１の他端は負側の電源Ｖｓｓに接続されており、差動増幅回路のバイアス電流を供給している。
ＮＭＯＳトランジスタＭ３のゲート長(以下Ｌとする)／ゲート幅(以下Ｗとする)は、ＮＭＯＳトランジスタＭ４のＬ／Ｗと異なっている。実施例では、ＮＭＯＳトランジスタＭ３のＬ／Ｗを１０／１０、ＮＭＯＳトランジスタＭ４のＬ／Ｗを１００／１０としている。
また、実施例では、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５のＬ／Ｗを同じにしている。
The source of the NMOS transistor M3 and the source of the NMOS transistor M5 are connected in common and further connected to the current source I1. The other end of the current source I1 is connected to the negative power source Vss and supplies a bias current for the differential amplifier circuit.
The gate length (hereinafter referred to as L) / gate width (hereinafter referred to as W) of the NMOS transistor M3 is different from L / W of the NMOS transistor M4. In the embodiment, the L / W of the NMOS transistor M3 is 10/10, and the L / W of the NMOS transistor M4 is 100/10.
In the embodiment, the NMOS transistors M4 and M5 have the same L / W.
ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は、カレントミラーを構成している。ＰＭＯＳトランジスタＭ１のソースは電源Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ２のソースは電源Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＭ４のドレインに接続されている。このため、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は、それぞれ、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４の負荷として働くことになる。
ＮＭＯＳトランジスタＭ６のソースとドレインは、それぞれ、ＮＭＯＳトランジスタＭ５のソースとドレインに接続され、ゲートはコンパレータの出力端子ＯＵＴに接続されている。すなわち、ＮＭＯＳトランジスタＭ６はコンパレータの出力レベルの状態に応じてＯＮ／ＯＦＦし、ＮＭＯＳトランジスタＭ５のソースとドレイン間をショートあるいは開放するように働く。
The PMOS transistor M1 and the PMOS transistor M2 constitute a current mirror. The source of the PMOS transistor M1 is connected to the power supply Vdd, and the drain is connected to the drain of the NMOS transistor M3. The source of the PMOS transistor M2 is connected to the power supply Vdd, and the drain is connected to the drain of the NMOS transistor M4. Therefore, the PMOS transistor M1 and the PMOS transistor M2 serve as loads for the NMOS transistor M3 and the NMOS transistor M4, respectively.
The source and drain of the NMOS transistor M6 are connected to the source and drain of the NMOS transistor M5, respectively, and the gate is connected to the output terminal OUT of the comparator. That is, the NMOS transistor M6 is turned on / off according to the output level state of the comparator, and works to short-circuit or open the source and drain of the NMOS transistor M5.
差動増幅回路の出力は、ＮＭＯＳトランジスタＭ４のドレインから取り出される。ＮＭＯＳトランジスタＭ４のドレインは、ＰＭＯＳトランジスタＭ７のゲートに接続されている。ＰＭＯＳトランジスタＭ７のソースは電源Ｖｄｄに接続され、ドレインは負荷である電流源Ｉ２を介して負側の電源Ｖｓｓに接続されている。コンパレータの出力ＯＵＴは、ＰＭＯＳトランジスタＭ７のドレインから出力される。 The output of the differential amplifier circuit is taken out from the drain of the NMOS transistor M4. The drain of the NMOS transistor M4 is connected to the gate of the PMOS transistor M7. The source of the PMOS transistor M7 is connected to the power supply Vdd, and the drain is connected to the negative power supply Vss via the current source I2 as a load. The output OUT of the comparator is output from the drain of the PMOS transistor M7.
図３は、図２におけるコンパレータＣＭＰコンパレータＣＭＰ２の動作特性図である。
以下、図３を参照しながらコンパレータＣＭＰ２の動作を説明する。
反転入力電圧(−)が非反転入力電圧(＋)より十分低い場合(図３の区間Ａ)には、ＮＭＯＳトランジスタＭ３のドレイン電流は少なく、ＮＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５のドレイン電流が多くなり、ＮＭＯＳトランジスタＭ４のドレイン電圧が低下する。すなわち、ＰＭＯＳトランジスタＭ７のゲート電圧が下がり、ＰＭＯＳトランジスタＭ７はオンとなり、コンパレータの出力端子ＯＵＴはハイレベルを出力する。
コンパレータの出力ＯＵＴがハイレベルのときは、前述のようにＮＭＯＳトランジスタＭ６はオンするため、ＮＭＯＳトランジスタＭ５のソース−ドレイン間をショートする。
この結果、非反転入力回路はＮＭＯＳトランジスタＭ４だけで構成されている場合と等価になる。
FIG. 3 is an operation characteristic diagram of the comparator CMP comparator CMP2 in FIG.
Hereinafter, the operation of the comparator CMP2 will be described with reference to FIG.
When the inverting input voltage (−) is sufficiently lower than the non-inverting input voltage (+) (section A in FIG. 3), the drain current of the NMOS transistor M3 is small and the drain currents of the NMOS transistor M4 and the NMOS transistor M5 are large. As a result, the drain voltage of the NMOS transistor M4 decreases. That is, the gate voltage of the PMOS transistor M7 decreases, the PMOS transistor M7 is turned on, and the output terminal OUT of the comparator outputs a high level.
When the output OUT of the comparator is at a high level, the NMOS transistor M6 is turned on as described above, so that the source and drain of the NMOS transistor M5 are short-circuited.
As a result, the non-inverting input circuit is equivalent to the case where only the NMOS transistor M4 is configured.
反転入力電圧(−)が徐々に上昇すると、ＮＭＯＳトランジスタＭ３のドレイン電流は徐々に増え、その分ＮＭＯＳトランジスタＭ４のドレイン電流は減少する。前述のように、ＮＭＯＳトランジスタＭ４のＬはＮＭＯＳトランジスタＭ３のＬより大きくなっているので、同じドレイン電流の場合は、ＮＭＯＳトランジスタＭ３のゲート−ソース間電圧より、ＮＭＯＳトランジスタＭ４のゲート−ソース間電圧のほうが大きくなる。
このため、反転入力電圧(−)が非反転入力電圧(＋)よりやや低い電圧Ｖ１でコンパレータは反転する。非反転入力電圧(＋)と電圧Ｖ１の差がコンパレータのオフセット電圧となる。このオフセット電圧は、ＮＭＯＳトランジスタＭ３のゲート−ソース間電圧とＮＭＯＳトランジスタＭ４のゲート−ソース間電圧の差であり、この差はＮＭＯＳトランジスタＭ３のＬとＮＭＯＳトランジスタＭ４のＬを変えたことで発生したものであるから、ＮＭＯＳトランジスタＭ４のＬを変えることで、オフセット電圧を変えることができる。
As the inverting input voltage (−) gradually increases, the drain current of the NMOS transistor M3 gradually increases, and the drain current of the NMOS transistor M4 decreases accordingly. As described above, L of the NMOS transistor M4 is larger than L of the NMOS transistor M3. Therefore, when the drain current is the same, the gate-source voltage of the NMOS transistor M4 is higher than the gate-source voltage of the NMOS transistor M3. Is bigger.
For this reason, the comparator is inverted when the inverting input voltage (−) is slightly lower than the non-inverting input voltage (+). The difference between the non-inverting input voltage (+) and the voltage V1 is the offset voltage of the comparator. This offset voltage is the difference between the gate-source voltage of the NMOS transistor M3 and the gate-source voltage of the NMOS transistor M4, and this difference is generated by changing L of the NMOS transistor M3 and L of the NMOS transistor M4. Therefore, the offset voltage can be changed by changing L of the NMOS transistor M4.
コンパレータが反転して出力ＯＵＴがローレベル(図３の区間Ｂ)になると、ＮＭＯＳトランジスタＭ４のドレイン電圧が高くなるため、ＮＭＯＳトランジスタＭ７はＯＦＦとなり、出力ＯＵＴはローレベルを出力する。この結果、ＮＭＯＳトランジスタＭ６はオフになり、ＮＭＯＳトランジスタＭ５のソース−ドレイン間を開放する。その結果、非反転入力回路はＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５で構成されることになり、非反転入力回路はＮＭＯＳトランジスタＭ４のＬとＮＭＯＳトランジスタＭ５のＬを加えたＬを備えた一つのＭＯＳトランジスタと同じ働きをする。この結果、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の合成したＭＯＳトランジスタのゲート−ソース間電圧はＮＭＯＳトランジスタＭ４単体のときよりさらに大きくなるため、コンパレータの反転レベルは図３の電圧Ｖ２にまで下がる。 When the comparator is inverted and the output OUT becomes a low level (section B in FIG. 3), the drain voltage of the NMOS transistor M4 increases, so that the NMOS transistor M7 is turned OFF and the output OUT outputs a low level. As a result, the NMOS transistor M6 is turned off, and the source and drain of the NMOS transistor M5 is opened. As a result, the non-inverting input circuit is composed of an NMOS transistor M4 and an NMOS transistor M5, and the non-inverting input circuit is a single MOS transistor having L that is obtained by adding L of the NMOS transistor M4 and L of the NMOS transistor M5. Works the same as As a result, the gate-source voltage of the MOS transistor synthesized by the NMOS transistor M4 and the NMOS transistor M5 becomes larger than that of the NMOS transistor M4 alone, so that the inversion level of the comparator is lowered to the voltage V2 in FIG.
図３における電圧Ｖ１と電圧Ｖ２の差がヒステリシス電圧になる。上述の内容から分かるように、ヒステリシス電圧はＮＭＯＳトランジスタＭ５のＬの値によって変えることができる。
反転入力電圧(−)が徐々に低下して、電圧Ｖ２まで下がると、コンパレータは反転して、出力ＯＵＴは再びハイレベル(図３区間Ｃ)となる。出力ＯＵＴがハイレベルになると、前述のようにＮＭＯＳトランジスタＭ６をＯＮにするので、ＮＭＯＳトランジスタＭ５のソース−ドレイン間をショートし、ＮＭＯＳトランジスタＭ５を無効にするので、反転レベルは電圧Ｖ１に戻る。図３では、各区間における反転レベルを太線で表記してある。
The difference between the voltage V1 and the voltage V2 in FIG. 3 is a hysteresis voltage. As can be seen from the above, the hysteresis voltage can be changed by the value of L of the NMOS transistor M5.
When the inverting input voltage (−) is gradually decreased to the voltage V2, the comparator is inverted and the output OUT becomes the high level (section C in FIG. 3) again. When the output OUT becomes high level, the NMOS transistor M6 is turned on as described above, so that the source and drain of the NMOS transistor M5 are short-circuited and the NMOS transistor M5 is invalidated, so that the inversion level returns to the voltage V1. In FIG. 3, the inversion level in each section is indicated by a bold line.
図２の例では、コンパレータＣＭＰ２の非反転入力(＋)側にオフセット電圧を持たせたが、反転入力(−)側にオフセットを持たせれば、逆極性の電圧検出が可能となることは言うまでもない。
コンパレータＣＭＰ２の出力は遅延回路ＤＬを介して制御回路に送られる。遅延回路ＤＬは、入力されたコンパレータＣＭＰ２の出力信号が遅延回路ＤＬ固有の遅延時間以上継続していない場合には出力が変化しないため、外来ノイズなどでコンパレータＣＭＰ２の出力信号が短時間変化したような信号をキャンセルすることができる。
遅延回路ＤＬの回路構成は、抵抗とコンデンサを用いた時定数回路や、論理回路を組み合わせた回路を使用したものなど、公知の回路が使用可能である。
In the example of FIG. 2, the offset voltage is given to the non-inverting input (+) side of the comparator CMP2, but it goes without saying that if the offset is given to the inverting input (−) side, a voltage with a reverse polarity can be detected. Yes.
The output of the comparator CMP2 is sent to the control circuit via the delay circuit DL. The delay circuit DL does not change its output when the output signal of the input comparator CMP2 does not continue for more than the delay time specific to the delay circuit DL. Signal can be canceled.
As the circuit configuration of the delay circuit DL, a known circuit such as a time constant circuit using a resistor and a capacitor or a circuit using a combination of logic circuits can be used.
図５は、検出時のみに遅延をもたせる回路例を示す図である。
図５の左側からコンパレータＣＭＰ２の出力が入力され、遅延出力が出力端子ＯＵＴから出力される。
この場合、遅延時間Ｔは、電流源Ｉ３とキャパシタＣ１とＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１、および電流源Ｉ４で構成されるインバータの反転電圧ＶＩ１により、Ｔ＝Ｃ１*ＶＩ１/Ｉ４となる。
FIG. 5 is a diagram illustrating a circuit example in which a delay is provided only at the time of detection.
The output of the comparator CMP2 is input from the left side of FIG. 5, and the delayed output is output from the output terminal OUT.
In this case, the delay time T is T = C1 * VI1 / I4 due to the inverted voltage VI1 of the inverter composed of the current source I3, the capacitor C1, the PMOS transistor M10, the NMOS transistor M11, and the current source I4.
図６は、復帰時のみに遅延をもたせる回路例を示す図である。
図６の左側からコンパレータＣＭＰ２の出力が入力され、遅延出力が出力端子ＯＵＴから出力される。
この場合、遅延時間Ｔは、電流源Ｉ５とキャパシタＣ２とＰＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５、および電流源Ｉ６で構成されるインバータの反転電圧ＶＩ２により、Ｔ＝Ｃ２*ＶＩ２/Ｉ６となる。
FIG. 6 is a diagram illustrating a circuit example in which a delay is provided only at the time of return.
The output of the comparator CMP2 is input from the left side of FIG. 6, and the delayed output is output from the output terminal OUT.
In this case, the delay time T is T = C2 * VI2 / I6 due to the inverted voltage VI2 of the inverter composed of the current source I5, the capacitor C2, the PMOS transistor M14, the NMOS transistor M15, and the current source I6.
検出および復帰の両方に遅延時間を持たせる場合には、図５と図６の回路を直列接続すればよい。
コンパレータＣＭＰ２にヒステリシス特性を持たせたため、コンパレータＣＭＰ２の出力ＯＵＴが反転する際にもチャタリングを起こすこともなくなり、更にコンパレータＣＭＰ２の出力の後に遅延回路ＤＬを設けたので、外来ノイズ等によるローボルテイジ検出信号ＬＶＤの発生も抑えることができるようになった。
In order to provide a delay time for both detection and recovery, the circuits of FIGS. 5 and 6 may be connected in series.
Since the comparator CMP2 has a hysteresis characteristic, chattering does not occur even when the output OUT of the comparator CMP2 is inverted, and the delay circuit DL is provided after the output of the comparator CMP2. Generation of LVD can be suppressed.
１…並列モニタ回路、ＤＬ…遅延回路、ＶＳ…電圧設定回路、ＯＣ…出力制御回路、
ＣＭＰ１〜２…コンパレータ、Ｑ…バイパストランジスタ、Ｒ…抵抗、
Ｃ、Ｃ１〜２…キャパシタ、Ｍ１〜Ｍ１５…ＭＯＳトランジスタ、Ｉ１〜Ｉ６…電流源、
Ｍｎ…バイパスドライブトランジスタ、ＲＣ…コード信号、
ＬＶＤ…ローボルテイジ検出信号、ＨＶＤ…ハイボルテイジ検出信号、
ＥＮＩＮ…出力イネーブル信号。
DESCRIPTION OF
CMP1-2 ... comparator, Q ... bypass transistor, R ... resistance,
C, C1-2 ... capacitors, M1-M15 ... MOS transistors, I1-I6 ... current sources,
Mn: Bypass drive transistor, RC: Code signal,
LVD ... low voltage detection signal, HVD ... high voltage detection signal,
ENIN: Output enable signal.
Claims (12)
前記キャパシタの両端子電圧を入力とし、入力にオフセット電圧を持たせて、０Ｖ付近の検出電圧に設定し、かつ出力の状態に応じて前記オフセット電圧の値を変更することでヒステリシス特性を持たせたコンパレータを設けることを特徴とした並列モニタ回路。 A monitor in which each voltage of the capacitor is set by a voltage setting circuit according to a control signal from a control circuit in order to apply a DC power source to the plurality of capacitors connected in series and charge the plurality of capacitors equally. In a parallel monitor circuit that bypasses the charging current of the capacitor by controlling a bypass transistor that bypasses the charging current connected to each of the capacitors when the voltage is exceeded,
The voltage across both terminals of the capacitor is used as an input, the input has an offset voltage, is set to a detection voltage near 0V, and the value of the offset voltage is changed according to the output state to provide hysteresis characteristics. A parallel monitor circuit characterized by providing a comparator.
前記キャパシタの０Ｖ付近の電圧設定を、前記オフセット電圧と前記ヒステリシス電圧の幅で行うことを特徴とした並列モニタ回路。 The parallel monitor circuit according to claim 1,
A parallel monitor circuit, wherein the voltage setting of the capacitor in the vicinity of 0 V is performed by the width of the offset voltage and the hysteresis voltage.
前記コンパレータの出力に、該コンパレータの出力がその遅延時間以上継続した場合に該出力を制御回路に送出するための遅延回路を設けたことを特徴とする並列モニタ回路。 The parallel monitor circuit according to claim 1 or 2,
A parallel monitor circuit, wherein a delay circuit is provided at the output of the comparator to send the output to the control circuit when the output of the comparator continues for the delay time or longer.
前記キャパシタの両端子に、各キャパシタの電圧に比例した電圧を生成する電圧設定回路を設け、該比例の定数を制御回路から送られるコード信号の組み合わせにより設定することを特徴とする並列モニタ回路。 In the parallel monitor circuit according to any one of claims 1 to 3,
A parallel monitor circuit, wherein a voltage setting circuit for generating a voltage proportional to the voltage of each capacitor is provided at both terminals of the capacitor, and the proportional constant is set by a combination of code signals sent from a control circuit.
前記設定された電圧と基準電圧とを比較する第２のコンパレータと、該設定電圧が該基準電圧を超えたとき前記キャパシタの充電電流をバイパスするバイパストランジスタとの間に、制御回路から送られてくる出力イネーブル信号により制御される出力制御回路を設けたことを特徴とする並列モニタ回路。 The parallel monitor circuit according to any one of claims 1 to 4,
Sent from the control circuit between a second comparator for comparing the set voltage with a reference voltage and a bypass transistor for bypassing the charging current of the capacitor when the set voltage exceeds the reference voltage. A parallel monitor circuit comprising an output control circuit controlled by an output enable signal.
前記キャパシタの電圧が上昇して、前記電圧設定回路の出力電圧が基準電圧を超えたとき、前記第２のコンパレータが反転して、反転出力を制御回路に送出することにより、該制御回路は該キャパシタの充電を停止することを特徴とする並列モニタ回路。 The parallel monitor circuit according to claim 4 or 5,
When the voltage of the capacitor rises and the output voltage of the voltage setting circuit exceeds the reference voltage, the second comparator inverts and sends an inverted output to the control circuit, whereby the control circuit A parallel monitor circuit which stops charging of a capacitor.
前記コンパレータを、差動増幅回路と該差動増幅回路に接続された出力増幅回路とで構成した場合に、該差動増幅回路の反転入力回路と非反転入力回路を形成する各トランジスタのゲート長／ゲート幅を異ならせたことを特徴とする並列モニタ回路。 The parallel monitor circuit according to claim 1 or 2,
When the comparator is composed of a differential amplifier circuit and an output amplifier circuit connected to the differential amplifier circuit, the gate length of each transistor forming the inverting input circuit and the non-inverting input circuit of the differential amplifier circuit / Parallel monitor circuit characterized by different gate widths.
前記コンパレータのオフセット電圧は、前記差動増幅回路の反転入力回路と非反転入力回路を形成する各トランジスタのゲート長を変えることにより、変更することを特徴とする並列モニタ回路。 In the parallel monitor circuit according to any one of claims 1, 2, and 7,
The parallel monitor circuit, wherein the offset voltage of the comparator is changed by changing a gate length of each transistor forming the inverting input circuit and the non-inverting input circuit of the differential amplifier circuit.
前記コンパレータを、差動増幅回路と該差動増幅回路に接続された出力増幅回路とで構成した場合に、該差動増幅回路の非反転入力回路を形成し、互いに共通のゲートを入力とした２つのトランジスタのゲート長を変化させることでヒステリシス電圧を変化させることを特徴とした並列モニタ回路。 In the parallel monitor circuit according to any one of claims 1, 2, 7 or 8,
When the comparator is composed of a differential amplifier circuit and an output amplifier circuit connected to the differential amplifier circuit, a non-inverting input circuit of the differential amplifier circuit is formed and a common gate is used as an input. A parallel monitor circuit, wherein a hysteresis voltage is changed by changing a gate length of two transistors.
前記コンパレータに接続された遅延回路は、入力を共有するゲートを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＮＭＯＳトランジスタのソースに接続された電流源と、出力を共有するドレインを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＰＭＯＳトランジスタのソースに接続された電流源に対して、前者の共有するドレインおよび後者の共有するゲートを接続し、さらにアース間をキャパシタで結合した構成を有し、被検査キャパシタの異常検出時のみに遅延を持たせることを特徴とする並列モニタ回路。 The parallel monitor circuit according to claim 3,
The delay circuit connected to the comparator includes a PMOS and NMOS transistor having a gate sharing an input and a current source connected to a source of the NMOS transistor, and a PMOS and NMOS transistor having a drain sharing an output and the PMOS transistor The current source connected to the source of the capacitor is connected to the drain shared by the former and the gate shared by the latter, and is connected to the ground with a capacitor, and is delayed only when an abnormality is detected in the inspected capacitor. A parallel monitor circuit characterized by having
前記コンパレータに接続された遅延回路は、入力を共有するゲートを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＰＭＯＳトランジスタのソースに接続された電流源と、出力を共有するドレインを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＮＭＯＳトランジスタのソースに接続された電流源に対して、前者の共有するドレインおよび後者の共有するゲートを接続し、さらにアース間をキャパシタで結合した構成を有し、被検査キャパシタの異常検出後の復帰時のみに遅延を持たせることを特徴とする並列モニタ回路。 The parallel monitor circuit according to claim 3,
The delay circuit connected to the comparator includes a PMOS and NMOS transistor having a gate sharing an input and a current source connected to a source of the PMOS transistor, and a PMOS and NMOS transistor having a drain sharing an output and the NMOS transistor When the current source connected to the source of the capacitor is connected to the drain shared by the former and the gate shared by the latter, and the ground is coupled by a capacitor, and when returning after detecting abnormality of the capacitor to be tested A parallel monitor circuit characterized in that only a delay is provided.
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