JP4087540B2

JP4087540B2 - Push-pull type amplifier circuit

Info

Publication number: JP4087540B2
Application number: JP36656399A
Authority: JP
Inventors: 太刀男湯浅; 洋劉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-28
Filing date: 1999-12-24
Publication date: 2008-05-21
Anticipated expiration: 2019-12-24
Also published as: JP2000252769A

Description

【０００１】
【発明の属する技術分野】
本発明は、交流信号を増幅するプッシュプル型増幅回路に関する。
【０００２】
【従来の技術】
図１２は、特開平８−８６５４号公報に開示されている、差動増幅回路１０とその後段のＡＢ級プッシュプル型増幅回路２０Ｘとからなる演算増幅回路を示しており、例えば音声信号を増幅してスピーカに供給するためのものである。
【０００３】
この演算増幅回路を例えば、携帯電話などの移動電子機器に用いた場合には、電力効率が高く、消費電力の無駄ができるだけ少ないものが要求される。また、小型の移動電子機器では電流駆動能力が比較的小さいためこれを高くすることが要求される。
【０００４】
増幅回路２０Ｘの出力回路２１では、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にトランジスタＰ５とトランジスタＮ６とが直列接続されている。トランジスタＰ５のゲートには、差動増幅回路１０の出力電圧ＶＡが供給され、トランジスタＮ６のゲートには、電圧ＶＡに応答して制御回路２２により生成される電圧ＶＢが供給される。
【０００５】
制御回路２２において、Ｔ１及びＴ４はＰチャンネルＦＥＴであり、Ｔ２、Ｔ３及びＴ５はＮチャンネルＦＥＴである。
【０００６】
トランジスタＴ２とＴ３とはカレントミラー回路を構成しており、トランジスタＴ３に流れる電流Ｉ３はトランジスタＴ２に流れる電流Ｉ１に比例し、トランジスタサイズで定まるその係数を１とすると、Ｉ３＝Ｉ１となる。トランジスタＴ４は、そのゲートに定電圧ＶＢ０が供給されて定電流源を構成しており、その定電流Ｉ４は、トランジスタＴ３に流れる電流Ｉ３とトランジスタＴ５に流れる電流Ｉ５との和に等しい。したがって、Ｉ５＝Ｉ４−Ｉ１が成立する。また、トランジスタＴ５とトランジスタＮ６とはカレントミラー回路を構成しており、トランジスタＮ６に流れる電流ＩＮは電流Ｉ５に比例し、その係数をｋとするとＩＮ＝ｋ・Ｉ５となる。したがって、次式が成立する。
【０００７】
ＩＮ＝ｋ・（Ｉ４−Ｉ１）・・・（１）
トランジスタＰ５とトランジスタＮ６との接続ノードと、電源電位ＶＳＳの導体との間には、負荷３０及び直流電圧源３１が接続されている。
【０００８】
図１３は、電圧ＶＡに対する電流ＩＮと電流ＩＰとの関係を示す。電圧ＶＡと電圧ＶＢとの関係は制御回路２２により定まり、電流ＩＮは、電圧ＶＡに対応した電圧ＶＢがトランジスタＮ６のゲートに供給されているときの電流である。
【０００９】
図１３中のＶＡ＝ＶＳＧとなる点では、トランジスタＰ５に流れる電流ＩＰとトランジスタＮ６に流れる電流ＩＮとが等しく、負荷３０に流れる電流は０となる。
【００１０】
この出力電流ゼロの平衡状態から電圧ＶＡが上昇すると、一方では電流ＩＰが減少し、他方では電流Ｉ１が減少して、上式（１）から電流ＩＮが増加し、これにより負荷３０から増幅回路２０Ｘへ電流（ＩＮ−ＩＰ）が流入する。
【００１１】
出力電流ゼロの状態から電圧ＶＡが下降すると、一方では電流ＩＰが増加し、他方では電流Ｉ１が増加して、上式（１）から電流ＩＮが減少し、これにより増幅回路２０Ｘから負荷３０へ電流（ＩＰ−ＩＮ）が流出する。
【００１２】
トランジスタＰ５とトランジスタＮ６とを貫通する電流Ｉidlは、電流ＩＰと電流ＩＮとの小さい方の値Ｍｉｎ（ＩＰ，ＩＮ）である。この値は、出力電流ゼロの状態で最大値Ｉｍとなる。
【００１３】
貫通電流Ｉidlは、入力信号に対する出力信号の直線性を改善（クロスオーバ歪を低減）するためにある程度必要である。
【００１４】
しかし、貫通電流Ｉidlは消費電力が増大する原因となる。特にプッシュプル型増幅回路の出力段の貫通電流は、その値が大きいので、クロスオーバ歪低減を考慮した上でできるだけ貫通電流Ｉidlを小さくした方が好ましい。
【００１５】
電流Ｉ１の最小値及び最大値をそれぞれＩ１max及びＩ１minで表すと、電流ＩＮの最大値Ｉmax及び最小値Ｉminは、上式（１）からそれぞれ次式で表される。
【００１６】
Ｉmax＝ｋ・（Ｉ４−Ｉ１min）・・・（２）
Ｉmin＝ｋ・（Ｉ４−Ｉ１max）・・・（３）
Ｉmaxが大きいほど負荷駆動能力が高くなり、Ｉminが小さいほど貫通電流Ｉidlが少なくなる。
【００１７】
【発明が解決しようとする課題】
しかし、負荷駆動能力を向上するためにｋ又はＩ４の値を大きくすると、Ｉminも大きくなって、貫通電流Ｉidlが大きくなる。逆に、貫通電流Ｉidlを少なくするためにｋ又はＩ４の値を小さくすると、Ｉmaxも少なくなって負荷駆動能力が下降することになる。すなわち、負荷駆動能力の向上と貫通電流の低減とは相反した要求である。
【００１８】
本発明の目的は、このような問題点に鑑み、負荷駆動能力の向上と貫通電流の低減とを達成することが可能なプッシュプル型増幅回路を提供することにある。
【００１９】
【課題を解決するための手段及びその作用効果】
以下、単に「信号」とは、電圧信号又は電流信号である。
【００２０】
本発明の第１態様のプッシュプル型増幅回路では、例えば図３に示す如く、
第１電源電位と第２電源電位との間に直列接続された第１トランジスタ（Ｐ５）と導電形が該第１トランジスタと逆の第２トランジスタ（Ｎ６）とを備え、該第１トランジスタの制御入力端に入力信号（ＶＡ）が供給され、該第１トランジスタと該第２トランジスタの接続ノードが出力端であるプッシュプル型出力回路と、
該入力信号に応答して、該入力信号をα倍し−βシフトさせた制御信号（ＶＢ）を生成して該第２トランジスタの制御入力端に供給する制御回路とを有し、ここにαは正の略所定値であり、βは（（該入力信号）−（該制御信号））と同一符号の略所定値である。
【００２１】
第２トランジスタを流れる電流Ｉは近似的に次式で表される。
【００２２】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ）（ＶＢ＞Ｖｔｈのとき）・・・（４）
Ｉ＝０（ＶＢ＜Ｖｔｈのとき）・・・（５）
ここにｇｍは第２トランジスタの相互コンダクタンスであり、Ｖｔｈは第２トランジスタの閾値電圧である。
【００２３】
式（４）に、第１態様で述べた関係式、
ＶＢ＝α・ＶＡ−β ・・・（６）
を代入すると、次式が得られる。
【００２４】
Ｉ＝ｇｍ・α（ＶＡ−（β＋Ｖｔｈ）／α）・・・（７）
この式（７）から、αの値を適当に大きくすることにより電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、式（４）においてＶＢ＝Ｖｔｈ、すなわち式（７）においてＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩ＝０となる。
【００２５】
したがって、第１態様のプッシュプル型増幅回路によれば、負荷駆動能力の向上と貫通電流の低減との両方を達成することが可能となる。
【００２６】
実際には、クロスオーバ歪を適当に低減するためにＩの最小値は０でない正の小さな値に設計される。
【００２７】
本発明の第２態様のプッシュプル型増幅回路では、第１態様において例えば図１に示す如く、
上記第２トランジスタ（Ｎ６）に並列接続された定電流源（２３）をさらに有し、
上記制御回路（２４１）は、上記出力端に負荷が接続された状態で上記第１トランジスタに最小値より大きい電流が流れるときに該第２トランジスタに流れる電流が略ゼロになるように上記所定値α及びβが定められている。
【００２８】
この場合、定電流源の電流をＩ０とすると、上式（４）及び（５）に対応した式は、次のようになる。
【００２９】
Ｉ＝ｇｍ（ＶＢ−Ｖｔｈ）＋Ｉ０（ＶＢ＞Ｖｔｈのとき）・・・（８）
Ｉ＝Ｉ０（ＶＢ＜Ｖｔｈのとき）・・・（９）
したがって、図２に示すようにＶＢ＜Ｖｔｈのとき負荷に流れずに第１トランジスタを流れる貫通電流Ｉ０を一定にすることができる。しかも、貫通電流Ｉ０をＩの最大値Ｉmaxと無関係に定めることができる。これにより、負荷駆動能力向上と貫通電流低減とをより効果的に達成がすることが可能となると共に、設計が容易になる。
【００３０】
本発明の第３態様のプッシュプル型増幅回路では、第１又は２態様において例えば図４に示す如く、
上記制御回路（２４）は、
上記入力信号（ＶＡ）に応答して、中間信号（ＶＣ）を出力する第１信号変換回路（２４１）と、
該中間信号に応答して、上記制御信号（ＶＢ）を出力する第２信号変換回路（２４２）とを有する。
【００３１】
このプッシュプル型増幅回路によれば、２段階で上記α及びβの値が定まるので、α及びβの値を定めるための設計が容易となる。
【００３２】
例えば、第１信号変換回路（２４１）は上記入力信号（ＶＡ）の上下動と動作が逆の中間信号（ＶＣ）を出力し、第２信号変換回路（２４２）は該中間信号の上下動と動作が逆の第２信号を出力する。
【００３３】
本発明の第４態様のプッシュプル型増幅回路では、第３態様において例えば図５に示す如く、
上記第１信号変換回路（２４１）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｐ７）と、
該第３トランジスタに直列接続された第１定電流源（２５）とを有し、該第３トランジスタと該第１定電流源との接続ノードから上記中間信号（ＶＣ）が出力される。
【００３４】
第３トランジスタに第１定電流源が直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、中間信号もこれに応じて変化する。
【００３５】
この第４態様には、以下のサブ態様（Ａ）〜（Ｄ）が含まれる。
【００３６】
（Ａ）例えば図５に示す如く、
上記第３トランジスタはＰチャンネルＦＥＴ（Ｐ７）であり、
上記第１定電流源（２５）は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３７】
（Ｂ）例えば図６に示す如く、
上記第３トランジスタはＮチャンネルＦＥＴ（Ｎ７）であり、
上記第１定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００３８】
（Ｃ）例えば図１０に示す如く、
上記第３トランジスタはＰＮＰ型トランジスタ（Ｐ１７）であり、
上記第１定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００３９】
（Ｄ）例えば図１１に示す如く、
上記第３トランジスタはＮＰＮ型トランジスタ（Ｎ１７）であり、
上記第１定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４０】
（Ｅ）例えば図５に示す如く、
上記制御信号変換回路（２４２）は、
上記中間信号（ＶＣ）が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された第２定電流源（２６）とを有し、該第４トランジスタと該第２定電流源との接続ノードから上記制御信号（ＶＢ）が出力される。
【００４１】
第４トランジスタに第２定電流源が直列接続されているので、入力信号の変化により第４トランジスタの内部抵抗が変化すると、第２信号もこれに応じて変化する。
【００４２】
（Ｆ）例えば図８に示す如く、
上記制御信号変換回路（２４２Ｂ）は、
上記中間信号が制御入力端に供給される第４トランジスタ（Ｐ８）と、
該第４トランジスタに直列接続された入力側トランジスタ（Ｎ９）と、
を有し、上記第２トランジスタ（Ｎ６）が該入力側トランジスタとカレントミラー回路を形成するように接続されている。
【００４３】
第４トランジスタに流れる電流の変化は、入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００４４】
上記構成（Ｅ）には、以下のサブ態様（Ｅ１）〜（Ｅ４）が含まれる。
【００４５】
（Ｅ１）例えば図５に示す如く、
上記第４トランジスタはＰチャンネルＦＥＴ（Ｐ８）であり、
上記第２定電流源は該ＰチャンネルＦＥＴと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４６】
（Ｅ２）例えば図７に示す如く、
上記第４トランジスタはＮチャンネルＦＥＴ（Ｎ８）であり、
上記第２定電流源は該ＮチャンネルＦＥＴと上記第１電源電位（ＶＤＤ）との間に接続されている。
【００４７】
（Ｅ３）例えば図１０に示す如く、
上記第４トランジスタはＰＮＰ型トランジスタ（Ｐ１８）であり、
上記第２定電流源は該ＰＮＰ型トランジスタと上記第２電源電位（ＶＳＳ）との間に接続されている。
【００４８】
（Ｅ４）例えば図１１に示す如く、
上記第４トランジスタはＮＰＮ型トランジスタ（Ｎ１８）であり、
上記第２定電流源は該ＮＰＮ型トランジスタと上記第１電源電位（ＶＳＳ）との間に接続されている。
【００４９】
（Ｅ５）例えば図９に示す如く、
上記第１信号変換回路（２４１Ｂ）は、
上記入力信号（ＶＡ）が制御入力端に供給される第３トランジスタ（Ｎ７）と、
該第３トランジスタに直列接続された第１入力側トランジスタ（Ｐ１０）と、
を有し、該第３トランジスタと該第１入力側トランジスタとの接続ノードから上記中間信号（ＶＣ）が出力され、
上記制御信号変換回路（２４２Ｂ）は、該第１入力側トランジスタと第１カレントミラー回路を形成するように接続された第１出力側トランジスタ（Ｐ８）を有する。
【００５０】
第３トランジスタに第１入力側トランジスタが直列接続されているので、入力信号の変化により第３トランジスタの内部抵抗が変化すると、第１入力側トランジスタに流れる電流が変化し、この変化が第１出力側トランジスタに流れるの電流の変化として伝達される。
【００５１】
（Ｅ６）上記（Ｅ５）において例えば図９に示す如く、
上記制御信号変換回路（２４２Ｂ）は、上記第１出力側トランジスタに直列接続された第２入力側トランジスタ（Ｎ９）をさらに有し、
該第２入力側トランジスタは、上記第２トランジスタ（Ｎ６）と第２カレントミラー回路を形成するように接続されている。
【００５２】
第１入力側トランジスタに流れる電流の変化は、第１出力側トランジスタ及び第２入力側トランジスタを介し、第２トランジスタに流れる電流の変化として伝達される。
【００５３】
上記いずれかの構成において、他の入力信号に応答して上記入力信号を出力する差動増幅回路をさらに有していてもよく、また、上記いずれかの構成は、半導体チップに形成されていてもよい。
【００５４】
本発明の第５態様のプッシュプル型増幅回路では、第１電源電位と第２電源電位との間に直列接続された第１トランジスタと電流制御回路とを備え、該第１トランジスタの制御入力端に入力電圧信号ＶＡが供給され、該第１トランジスタと該電流制御回路の接続ノードが出力端であるプッシュプル型出力回路と、
該入力電圧信号ＶＡに応答して、該入力電圧信号をα倍し−βシフトさせた制御電圧信号ＶＢを生成して該電流制御回路の制御入力端に供給する電圧制御回路と、
を有し、該電流制御回路は、該制御電圧信号ＶＢに応答して自己に流れる電流ＩＮを、ＶＢ＞ＶＴＨのときＩＮ＝ＧＭ（ＶＢ−ＶＴＨ）が略成立するように制御し、ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。
【００５５】
このプッシュプル型増幅回路によっても、第１態様のそれと同様の効果が得られる。
【００５６】
【発明の実施の形態】
以下、図１〜４を参照して本発明の実施形態を説明する。図中、同一構成要素には、同一の符号を付している。
【００５７】
以下において、ＦＥＴはＭＩＳＦＥＴ又は接合型ＦＥＴ等である。
【００５８】
［第１実施形態］
図１は、本発明の第１実施形態の演算増幅回路の概略構成を示す。
【００５９】
この回路は例えば、集積回路内に備えられ、携帯電話などの移動電子機器に用いられる。
【００６０】
この回路は、差動増幅回路１０と、回路１０の電圧ＶＡの駆動能力を増幅するためのＡＢ級プッシュプル型増幅回路２０（以下、単に増幅回路と称す。）とからなる。
【００６１】
図１中のＰ３〜Ｐ５はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００６２】
差動増幅回路１０では、トランジスタＮ１及びＮ２のソースが定電流源１１を介して電源電位ＶＳＳの導体に接続され、トランジスタＮ１及びＮ２のドレインがそれぞれトランジスタＰ３及びＰ４を介して電源電位ＶＤＤ（ＶＤＤ＞ＶＳＳ）の導体に接続されている。トランジスタＰ３のゲートはそのドイレン及びトランジスタＰ４のゲートに接続され、トランジスタＰ３とＰ４とでカレントミラー回路が構成されている。
【００６３】
トランジスタＮ１及びＮ２のゲートにそれぞれ互いに相補的な入力電圧信号＊ＶＩ及びＶＩが供給され、トランジスタＮ２のドレインから電圧ＶＡが出力されて、増幅回路２０へ供給される。
【００６４】
入力電圧信号＊ＶＩが下降し入力電圧信号ＶＩが上昇すると、電圧ＶＡが下降し、逆の場合には電圧ＶＡが上昇する。
【００６５】
増幅回路２０の出力回路２１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ５とトランジスタＮ６とが直列接続され、トランジスタＰ５とトランジスタＮ６の接続ノードが出力端ＯＵＴに接続されている。トランジスタＮ６には、定電流源２３が並列接続されている。トランジスタＰ５のゲートには電圧信号ＶＡが供給される。電圧制御回路２４は、電圧ＶＡに応答して、電圧ＶＡをα倍し−βシフトさせた電圧ＶＢ、すなわち上式（６）で表される電圧ＶＢを生成してこれをトランジスタＮ６のゲートに供給する。αは正の略所定値である。βは、略所定値であり、図１の場合には正である。
【００６６】
出力端ＯＵＴと電源電位ＶＳＳの導体との間には、負荷３０と直流電圧源３１とが直列接続されている。
【００６７】
図１中に示すように、トランジスタＰ５、Ｎ６及び定電流源２３に流れる電流をそれぞれ電流ＩＰ、電流ＩＮ及び電流Ｉ０と表記する。
【００６８】
図２は、電圧ＶＡに対する電流ＩＰ及び電流（ＩＮ＋Ｉ０）の関係を示す。
【００６９】
電圧ＶＢがトランジスタＮ６の閾値電圧Ｖｔｈのとき、ＩＰ＝Ｉ０となるように設計パラメータが定められている。このとき、ＩＮ＝０であり、負荷３０に流れる電流−（ＩＮ＋Ｉ０−ＩＰ）は０となる。
【００７０】
この平衡状態から電圧ＶＡが上昇すると、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。α＞０であるので、電圧ＶＡの上昇により電圧ＶＢも上昇し、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。したがって、負荷３０から出力端ＯＵＴへ電流（ＩＮ＋Ｉ０−ＩＰ）が流入する。
【００７１】
逆に上記平衡状態から電圧ＶＡが下降すると、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。α＞０であるので、電圧ＶＡの下降により電圧ＶＢも下降し、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。したがって、出力端ＯＵＴから負荷３０へ電流−（ＩＮ＋Ｉ０−ＩＰ）が流出する。
【００７２】
電流ＩＮ＝Ｉは近似的に上式（４）及び（５）で表される。従って、上式（７）が成立する。
【００７３】
この式（７）から、αの値を適当に大きくすることにより増幅回路２０の電流駆動能力を向上させることができる。また、このαの値に対し、式（６）からβの値を適当に定めることにより、ＶＢ＝Ｖｔｈ、すなわちＶＡ＝（β＋Ｖｔｈ）／αとすることができる。このときＩＮ＝０となる。
【００７４】
図２に示すように、ＶＢ＜ＶｔｈのときＩＮ＝０となり、電流ＩＰの貫通電流成分は定電流源２３に流れる電流Ｉ０に等しくなって、これを一定にすることができる。しかも、貫通電流Ｉ０を電流ＩＮの最大値と無関係に定めることができる。
【００７５】
これにより、負荷駆動能力向上と貫通電流低減とを効果的に達成がすることが可能となると共に、設計が容易になる。
【００７６】
［第２実施形態］
図３は、本発明の第２実施形態の演算増幅回路の概略構成を示す。
【００７７】
この回路は、図１の回路から定電流源２３を省略した構成になっている。
【００７８】
定電流源２３が無いので、クロスオーバー歪み低減のために、負荷３０が接続されているときにＩＰ＝ＩＮとなる平衡状態でＩＮ＝０とすることができない。このときの電圧ＶＢを、閾値電圧Ｖｔｈに近い値であるがＶＢ＞Ｖｔｈとなるようにする。
【００７９】
この平衡状態から電圧ＶＡが減少したとき、ＶＢ＜Ｖｔｈとなってもよく、トランジスタＰ５及びトランジスタＮ６を貫通する電流を小さくすることができる。
【００８０】
また、αの値を適当に大きくすることにより増幅回路２０Ａの電流駆動能力を向上させることができる。
【００８１】
したがって、負荷駆動能力向上と貫通電流低減とを達成することができる。
【００８２】
［第３実施形態］
図４は、本発明の第３実施形態の演算増幅回路の概略構成を示す。
【００８３】
この回路では、図１の電圧制御回路２４が電圧変換回路２４１と２４２とで構成されている。
【００８４】
電圧変換回路２４１は電圧ＶＡを電圧ＶＣに変換し、電圧変換回路２４２は電圧ＶＣを電圧ＶＢに変換する。
【００８５】
電圧ＶＡが２段階で電圧ＶＢに変換されるので、設計においてαとβとを定めるのが容易になる。すなわち、近似的に、
ＶＣ＝α１・ＶＡ−β１
ＶＢ＝α２・ＶＣ−β２
と表され、
ＶＢ＝（α１・α２）ＶＡ−（α２・β１＋β２）
となり、α＝α１・α２、β＝α２・β１＋β２となるように略一定のα１、α２、β１及びβ２を定めればよい。
【００８６】
α１＞０のときはα２＞０であり、α１＜０のときはα２＜０である。
【００８７】
他の点は、図１と同一である。
【００８８】
以下の実施例で説明する図５及び図６は図４の構成例であり、図８及び図９は図３の構成例である。
【００８９】
【実施例】
以下、図５〜１１を参照して本発明の実施例を説明する。図中、同一又は類似の構成要素には、同一又は類似の符号を付している。
【００９０】
［第１実施例］
図５は、本発明の第１実施例の演算増幅回路を示す。
【００９１】
図５中のＰ３〜Ｐ５、Ｐ７及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２及びＮ６はいずれもＮチャンネルＦＥＴである。
【００９２】
増幅回路２０の電圧変換回路２４１では、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ７と定電流源２５とが直列接続されている。トランジスタＰ７のゲートには電圧ＶＡが供給され、トランジスタＰ７と定電流源２５との接続ノードから電圧ＶＣが出力される。トランジスタＰ７に定電流源２５が直列接続されているので、電圧ＶＡが上昇してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が減少すると電圧ＶＣが上昇する。したがって、α１＜０である。
【００９３】
電圧変換回路２４２も電圧変換回路２４１と同様に、電源電位ＶＤＤとＶＳＳの導体間にトランジスタＰ８と定電流源２６とが直列接続されている。トランジスタＰ８のゲートには電圧ＶＣが供給され、トランジスタＰ８と定電流源２６との接続ノードから電圧ＶＢが出力される。トランジスタＰ８に定電流源２６が直列接続されているので、電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加すると電圧ＶＢが下降し、逆に電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少すると電圧ＶＢが上昇する。したがって、α２＜０である。
【００９４】
以上のことから、電圧ＶＡが上昇すると、電圧ＶＢも上昇し、電圧ＶＡが下降すると電圧ＶＢも下降する。
【００９５】
他の点は、図４と同一である。
【００９６】
次に、上式（６）中のα及びβの式を導出する。
【００９７】
トランジスタＰ７、定電流源２５、トランジスタＰ８及び定電流源２６に流れる電流をそれぞれＩ７、Ｉ２５、Ｉ８及びＩ２６で表し、トランジスタＰ７の閾値電圧をＶｔｈ７で表し、トランジスタＰ７及びＰ８の相互コンダクタンスをそれぞれｇｍ７及びｇｍ８で表し、トランジスタＰ７及びＰ８のドレイン・ソース間抵抗をそれぞれＲ７及びＲ８で表し、定電流源２５及び２６の内部抵抗をそれぞれＲ２５及びＲ２６で表すと、次式が成立する。
【００９８】

式（１０）〜（１２）の関係を用いると、式（１３）は上式（６）で表され、α及びβは次式で表される。
【００９９】
α＝ｇｍ８・ｇｍ７・（Ｒ２５//Ｒ７）・（Ｒ８//Ｒ２６）
β＝ｇｍ８・（Ｒ８//Ｒ２６）・｛ＶＤＤ
＋ｇｍ７・Ｖｔｈ７（Ｒ７//Ｒ２５）＋Ｉ２５（Ｒ７//Ｒ２５）
−ｇｍ７・ＶＤＤ（Ｒ７//Ｒ２５）−ＶＤＤ・Ｒ２５／（Ｒ２５＋Ｒ７）
−Ｖｔｈ８｝−Ｉ２６・（Ｒ８//Ｒ２６）−ＶＤＤ・Ｒ２６／（Ｒ２６＋Ｒ８）
ここに記号//は並列接続を示しており、例えばＲ７//Ｒ２５＝Ｒ７・Ｒ２５／（Ｒ７＋Ｒ２５）である。
【０１００】
［第２実施例］
図６は、本発明の第２実施例の演算増幅回路を示す。
【０１０１】
図６中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６及びＮ７はいずれもＮチャンネルＦＥＴである。
【０１０２】
増幅回路２０Ｂの電圧変換回路２４１Ａでは、電源電位ＶＤＤとＶＳＳの導体間に定電流源２５ＡとトランジスタＮ７とが直列接続されている。トランジスタＮ７のゲートには電圧ＶＡが供給され、トランジスタＮ７と定電流源２５Ａとの接続ノードから電圧ＶＣが出力される。トランジスタＮ７に定電流源２５Ａが直列接続されているので、電圧ＶＡが上昇してトランジスタＮ７の内部抵抗が減少すると電圧ＶＣが下降し、逆に電圧ＶＡが下降してトランジスタＰ７の内部抵抗が増加すると電圧ＶＣが上昇する。
【０１０３】
他の点は、図５と同一である。
【０１０４】
［第３実施例］
図７は、本発明の第３実施例の演算増幅回路を示す。
【０１０５】
図７中のＰ１、Ｐ２、Ｐ５及びＰ７はいずれもＰチャンネルＦＥＴであり、Ｎ３〜Ｎ６及びＮ８はいずれもＮチャンネルＦＥＴである。
【０１０６】
差動増幅回路１０Ａ及び増幅回路２０Ａはそれぞれ図５の差動増幅回路１０及び２０において、電圧変換回路２４１以外につき、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。電圧ＶＡはトランジスタＮ６のゲートに供給され、電圧変換回路２４２Ａの出力電圧ＶＢはトランジスタＰ５のゲートに供給される。
【０１０７】
電圧ＶＡが上昇すると、トランジスタＮ６の内部抵抗が減少して電流ＩＮが増加しようとする。
【０１０８】
他方、電圧ＶＡが上昇すると電圧変換回路２４１により電圧ＶＣが下降する。電圧変換回路２４２Ａでは、トランジスタＮ８に定電流源２６Ａが直列接続されているので、電圧ＶＣが下降してトランジスタＮ８の内部抵抗が増加すると電圧ＶＢが上昇する。これにより、トランジスタＰ５の内部抵抗が増加して電流ＩＰが減少しようとする。
【０１０９】
したがって、電圧ＶＡが上昇すると、電流ＩＮが増加し電流ＩＰが減少して、電流（ＩＮ−ＩＰ）が増加する。
【０１１０】
逆に、電圧ＶＡが下降すると、トランジスタＮ６の内部抵抗が増加して電流ＩＮが減少しようとする。
【０１１１】
他方、電圧ＶＡが下降すると電圧変換回路２４１により電圧ＶＣが上昇する。電圧変換回路２４２Ａでは、電圧ＶＣが上昇してトランジスタＮ８の内部抵抗が減少し、電圧ＶＢが下降する。これにより、トランジスタＰ５の内部抵抗が減少して電流ＩＰが増加しようとする。
【０１１２】
したがって、電圧ＶＡが下降すると、電流ＩＮが減少し電流ＩＰが増加して、電流（ＩＮ−ＩＰ）が減少する。
【０１１３】
本第３実施例では、図５の場合と逆に、トランジスタＰ５のゲートに電圧ＶＢが供給され、トランジスタＮ６のゲートに電圧ＶＡが供給されているので、ＶＢ＞ＶＡであり、上式（６）中のβはβ＜０である。
【０１１４】
［第４実施例］
図８は、本発明の第４実施例の演算増幅回路を示す。
【０１１５】
図８中のＰ３〜Ｐ５及びＰ８はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１１６】
増幅回路２０Ｃの電圧変換回路２４２Ｂでは、図６の定電流源２６の替わりに、ドレイン・ゲート間が接続されたトランジスタＮ９を用いている。トランジスタＮ９のゲートはトランジスタＮ６のゲートに接続され、トランジスタＮ９とトランジスタＮ６とでカレントミラー回路が構成されている。トランジスタＮ９及びトランジスタＮ６はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１１７】
他の点は、図６の回路から定電流源２３を省略したものと同一になっている。
【０１１８】
電圧ＶＡの下降により電圧ＶＣが上昇すると、トランジスタＰ８の内部抵抗が増加してトランジスタＮ９に流れる電流が減少し、これにより電流ＩＮが減少する。換言すれば、電圧ＶＡの下降により電圧ＶＢが下降して電流ＩＮが減少する。
【０１１９】
逆に、電圧ＶＡの上昇により電圧ＶＣが下降すると、トランジスタＰ８の内部抵抗が減少してトランジスタＮ９に流れる電流が増加し、これにより電流ＩＮが増加する。換言すれば、電圧ＶＡの上昇により電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２０】
［第５実施例］
図９は、本発明の第５実施例の演算増幅回路を示す。
【０１２１】
図９中のＰ３〜Ｐ５、Ｐ８及びＰ１０はいずれもＰチャンネルＦＥＴであり、Ｎ１、Ｎ２、Ｎ６、Ｎ７及びＮ９はいずれもＮチャンネルＦＥＴである。
【０１２２】
増幅回路２０Ｄの電圧変換回路２４１Ｂでは、図８の定電流源２５Ａの替わりに、ドレイン・ゲート間が接続されたトランジスタＰ１０を用いている。トランジスタＰ１０のゲートはトランジスタＰ８のゲートに接続され、トランジスタＰ１０とトランジスタＰ８とでカレントミラー回路が構成されている。トランジスタＰ１０及びトランジスタＰ８はそれぞれこのカレントミラー回路の入力側及び出力側となっている。
【０１２３】
他の点は、図８と同一構成である。
【０１２４】
電圧ＶＡが上昇すると、トランジスタＮ７の内部抵抗が減少しトランジスタＰ１０に流れる電流が増加し、これによりトランジスタＰ８に流れる電流も増加する。トランジスタＮ９とトランジスタＮ６もカレントミラー回路を構成しているので、電流ＩＮも増加する。換言すれば、トランジスタＮ７の内部抵抗減少により電圧ＶＣが下降してトランジスタＰ８の内部抵抗が減少し、これにより電圧ＶＢが上昇して電流ＩＮが増加する。
【０１２５】
逆に、電圧ＶＡが下降すると、トランジスタＮ７の内部抵抗が増加しトランジスタＰ１０に流れる電流が減少し、これによりトランジスタＰ８に流れる電流も減少し、電流ＩＮも減少する。換言すれば、トランジスタＮ７の内部抵抗増加により電圧ＶＣが上昇してトランジスタＰ８の内部抵抗が増加し、これにより電圧ＶＢが下降して電流ＩＮが減少する。
【０１２６】
［第６実施例］
図１０は、本発明の第６実施例の演算増幅回路を示す。
【０１２７】
図１０中のＰ１３〜Ｐ１５、Ｐ１７及びＰ１８はいずれもＰＮＰ型トランジスタであり、Ｎ１１、Ｎ１２及びＮ１６はいずれもＮＰＮ型トランジスタである。
【０１２８】
この回路は、図５のＰチャンネルＦＥＴ及びＮチャンネルＦＥＴをそれぞれＰＮＰ型トランジスタ及びＮＰＮ型トランジスタで置き換えた構成となっている。
【０１２９】
このような置換によっても同様の動作が行われるのは一般的であり、差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作はそれぞれ図５の差動増幅回路１０及び２０の動作と同様であるので、その説明を省略する。
【０１３０】
［第７実施例］
図１１は、本発明の第６実施例の演算増幅回路を示す。
【０１３１】
図１１中のＰ１１、Ｐ１２及びＰ１６はいずれもＰＮＰ型トランジスタであり、Ｎ１３〜Ｎ１５、Ｎ１７及びＮ１８はいずれもＮＰＮ型トランジスタである。
【０１３２】
この回路では、図１０のＮＰＮ型トランジスタとＰＮＰ型トランジスタとを逆にし、かつ、電源電位ＶＤＤとＶＳＳとを逆にした構成となっている。
【０１３３】
このような逆によっても同様の動作が行われるは一般的であり、差動増幅回路１０Ｃ及び増幅回路２０Ｆの動作はそれぞれ図１０の差動増幅回路１０Ｂ及び増幅回路２０Ｅの動作と同様であるので、その説明を省略する。
【０１３４】
なお、本発明には外にも種々の変形例が含まれる。
【０１３５】
例えば、上記実施例間の回路ブロックを組み合わせた構成であってもよい。
【０１３６】
また、図３のトランジスタＮ６の替わりに一般に、電圧ＶＢに応答して自己の回路に流れる電流ＩＮを、
ＩＮ＝ＧＭ（ＶＢ−ＶＴＨ）（ＶＢ＞ＶＴＨのとき）
ＩＮ＝０（ＶＢ＜ＶＴＨのとき）
が略成立するように制御する電流制御回路を用いても、図３の回路と同様の上記効果が得られる。ここに、ＧＭは該電流制御回路の相互コンダクタンスであり、ＶＴＨは該電流制御回路の閾値電圧である。さらに、該電流制御回路に並列に、図１と同様に定電流源を接続して、上述のように直線性を向上させてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の演算増幅回路の概略構成図である。
【図２】図１中の出力回路の電圧−電流特性図である。
【図３】本発明の第２実施形態の演算増幅回路の概略構成図である。
【図４】本発明の第３実施形態の演算増幅回路の概略構成図である
【図５】本発明の第１実施例の演算増幅回路を示す図である。
【図６】本発明の第２実施例の演算増幅回路を示す図である。
【図７】本発明の第３実施形態の演算増幅回路を示す図である。
【図８】本発明の第４実施形態の演算増幅回路を示す図である。
【図９】本発明の第５実施形態の演算増幅回路を示す図である。
【図１０】本発明の第６実施形態の演算増幅回路を示す図である。
【図１１】本発明の第７実施形態の演算増幅回路を示す図である。
【図１２】従来の演算増幅回路を示す図である。
【図１３】図１２中の出力回路の電圧−電流特性図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ差動増幅回路
２０、２０Ａ〜２０Ｆ、２０Ｘプッシュプル型増幅回路
２１出力回路
２２制御回路
２４電圧制御回路
２４１、２４１Ａ、２４１Ｂ、２４２、２４２Ａ、２４２Ｂ電圧変換回路
３０負荷
３１直流電圧源
１１、２３、２３Ａ、２５、２５Ａ、２６、２６Ａ定電流源
Ｎ１〜Ｎ８、Ｐ１〜Ｐ８、Ｎ１１〜Ｎ１８、Ｐ１１〜Ｐ１８、Ｔ１〜Ｔ５トランジスタ
ＶＤＤ、ＶＳＳ電源電位
ＯＵＴ出力端
Ｉ０、ＩＰ、ＩＮ電流
ＶＡ〜ＶＣ電圧
ＩＮ、＊ＩＮ入力電圧信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a push-pull amplifier circuit that amplifies an AC signal.
[0002]
[Prior art]
FIG. 12 shows an operational amplifier circuit disclosed in Japanese Patent Laid-Open No. 8-8654, which includes a differential amplifier circuit 10 and a subsequent class AB push-pull amplifier circuit 20X. For supplying to the speaker.
[0003]
For example, when this operational amplifier circuit is used in a mobile electronic device such as a mobile phone, it is required to have a power efficiency that is as low as possible. In addition, a small mobile electronic device is required to have a high current driving capability because it is relatively small.
[0004]
In the output circuit 21 of the amplifier circuit 20X, the transistor P5 and the transistor N6 are connected in series between the conductor of the power supply potential VDD and the conductor of the power supply potential VSS. The output voltage VA of the differential amplifier circuit 10 is supplied to the gate of the transistor P5, and the voltage VB generated by the control circuit 22 in response to the voltage VA is supplied to the gate of the transistor N6.
[0005]
In the control circuit 22, T1 and T4 are P-channel FETs, and T2, T3, and T5 are N-channel FETs.
[0006]
Transistors T2 and T3 constitute a current mirror circuit. A current I3 flowing through the transistor T3 is proportional to a current I1 flowing through the transistor T2, and when its coefficient determined by the transistor size is 1, I3 = I1. The transistor T4 is supplied with a constant voltage VB0 at its gate to constitute a constant current source, and the constant current I4 is equal to the sum of the current I3 flowing through the transistor T3 and the current I5 flowing through the transistor T5. Therefore, I5 = I4-I1 is established. The transistor T5 and the transistor N6 form a current mirror circuit, and the current IN flowing through the transistor N6 is proportional to the current I5. If the coefficient is k, IN = k · I5. Therefore, the following equation is established.
[0007]
IN = k · (I4-I1) (1)
A load 30 and a DC voltage source 31 are connected between a connection node between the transistor P5 and the transistor N6 and the conductor of the power supply potential VSS.
[0008]
FIG. 13 shows the relationship between the current IN and the current IP with respect to the voltage VA. The relationship between the voltage VA and the voltage VB is determined by the control circuit 22, and the current IN is a current when the voltage VB corresponding to the voltage VA is supplied to the gate of the transistor N6.
[0009]
In the point where VA = VSG in FIG. 13, the current IP flowing through the transistor P5 is equal to the current IN flowing through the transistor N6, and the current flowing through the load 30 is zero.
[0010]
When the voltage VA increases from the equilibrium state where the output current is zero, the current IP decreases on the one hand, and the current I1 decreases on the other hand, and the current IN increases from the above equation (1). Current (IN-IP) flows into 20X.
[0011]
When the voltage VA decreases from the state where the output current is zero, the current IP increases on the one hand, and the current I1 increases on the other hand, and the current IN decreases from the above equation (1), thereby the amplifier circuit 20X to the load 30. Current (IP-IN) flows out.
[0012]
The current Iidl passing through the transistor P5 and the transistor N6 is the smaller value Min (IP, IN) of the current IP and the current IN. This value is the maximum value Im when the output current is zero.
[0013]
The through current Iidl is necessary to some extent in order to improve the linearity of the output signal with respect to the input signal (reduce crossover distortion).
[0014]
However, the through current Iidl causes an increase in power consumption. Particularly, since the value of the through current at the output stage of the push-pull type amplifier circuit is large, it is preferable to make the through current Iidl as small as possible in consideration of reduction of crossover distortion.
[0015]
When the minimum value and the maximum value of the current I1 are expressed by I1max and I1min, respectively, the maximum value Imax and the minimum value Imin of the current IN are expressed by the following equations from the above equation (1), respectively.
[0016]
Imax = k · (I4-I1min) (2)
Imin = k · (I4-I1max) (3)
The larger Imax is, the higher the load driving capability is, and the smaller Imin is, the smaller the through current Iidl is.
[0017]
[Problems to be solved by the invention]
However, if the value of k or I4 is increased in order to improve the load driving capability, Imin also increases and the through current Iidl increases. Conversely, if the value of k or I4 is decreased in order to reduce the through current Iidl, Imax will also decrease and the load driving capability will decrease. In other words, improvement in load driving capability and reduction in through current are conflicting requirements.
[0018]
In view of such problems, an object of the present invention is to provide a push-pull amplifier circuit that can achieve an improvement in load driving capability and a reduction in through current.
[0019]
[Means for solving the problems and their effects]
Hereinafter, the “signal” is simply a voltage signal or a current signal.
[0020]
First aspect of the present invention In this push-pull type amplifier circuit, for example, as shown in FIG.
A first transistor (P5) connected in series between the first power supply potential and the second power supply potential, and a second transistor (N6) having a conductivity type opposite to the first transistor, and controlling the first transistor An input signal (VA) is supplied to the input terminal, and a push-pull type output circuit in which a connection node between the first transistor and the second transistor is an output terminal;
A control circuit that generates a control signal (VB) obtained by multiplying the input signal by α and shifting it by −β in response to the input signal and supplying the control signal to the control input terminal of the second transistor. Is an approximately positive predetermined value, and β is an approximately predetermined value having the same sign as ((the input signal) − (the control signal)).
[0021]
The current I flowing through the second transistor is approximately expressed by the following equation.
[0022]
I = gm (VB−Vth) (when VB> Vth) (4)
I = 0 (when VB <Vth) (5)
Here, gm is the mutual conductance of the second transistor, and Vth is the threshold voltage of the second transistor.
[0023]
In equation (4), As described in the first aspect Relational expression,
VB = α · VA−β (6)
When substituting, the following equation is obtained.
[0024]
I = gm · α (VA− (β + Vth) / α) (7)
From this equation (7), the current drive capability can be improved by appropriately increasing the value of α. Further, by appropriately determining the value of β from the equation (6) with respect to the value of α, VB = Vth in the equation (4), that is, VA = (β + Vth) / α in the equation (7). it can. At this time, I = 0.
[0025]
Therefore, First aspect According to the push-pull type amplifier circuit, it is possible to achieve both the improvement of the load driving capability and the reduction of the through current.
[0026]
In practice, the minimum value of I is designed to be a non-zero positive small value in order to appropriately reduce the crossover distortion.
[0027]
Second aspect of the present invention In the push-pull type amplifier circuit, First aspect For example, as shown in FIG.
A constant current source (23) connected in parallel to the second transistor (N6);
The control circuit (241) has the predetermined value so that a current flowing through the second transistor becomes substantially zero when a current larger than a minimum value flows through the first transistor with a load connected to the output terminal. α and β are defined.
[0028]
In this case, assuming that the current of the constant current source is I0, equations corresponding to the above equations (4) and (5) are as follows.
[0029]
I = gm (VB−Vth) + I0 (when VB> Vth) (8)
I = I0 (when VB <Vth) (9)
Therefore, as shown in FIG. 2, when VB <Vth, the through current I0 flowing through the first transistor without flowing through the load can be made constant. Moreover, the through current I0 can be determined regardless of the maximum value Imax of I. As a result, it is possible to more effectively achieve an improvement in load driving capability and a reduction in through current, and the design is facilitated.
[0030]
Third aspect of the present invention In the push-pull type amplifier circuit, 1st or 2nd aspect For example, as shown in FIG.
The control circuit (24)
A first signal conversion circuit (241) for outputting an intermediate signal (VC) in response to the input signal (VA);
A second signal conversion circuit (242) for outputting the control signal (VB) in response to the intermediate signal;
[0031]
According to this push-pull type amplifier circuit, the values of α and β are determined in two stages, so that the design for determining the values of α and β is facilitated.
[0032]
For example, the first signal conversion circuit (241) outputs an intermediate signal (VC) whose operation is opposite to the vertical movement of the input signal (VA), and the second signal conversion circuit (242) performs the vertical movement of the intermediate signal. The second signal having the reverse operation is output.
[0033]
Fourth aspect of the present invention In the push-pull type amplifier circuit, Third aspect For example, as shown in FIG.
The first signal conversion circuit (241)
A third transistor (P7) to which the input signal (VA) is supplied to the control input terminal;
A first constant current source (25) connected in series to the third transistor, and the intermediate signal (VC) is output from a connection node between the third transistor and the first constant current source.
[0034]
Since the first constant current source is connected in series with the third transistor, when the internal resistance of the third transistor changes due to the change of the input signal, the intermediate signal also changes accordingly.
[0035]
this Fourth aspect The following sub Embodiments (A) to (D) are included.
[0036]
(A) For example, as shown in FIG.
The third transistor is a P-channel FET (P7),
The first constant current source (25) is connected between the P-channel FET and the second power supply potential (VSS).
[0037]
(B) For example, as shown in FIG.
The third transistor is an N-channel FET (N7),
The first constant current source is connected between the N-channel FET and the first power supply potential (VDD).
[0038]
(C) For example, as shown in FIG.
The third transistor is a PNP transistor (P17),
The first constant current source is connected between the PNP transistor and the second power supply potential (VSS).
[0039]
(D) For example, as shown in FIG.
The third transistor is an NPN transistor (N17),
The first constant current source is connected between the NPN transistor and the first power supply potential (VDD).
[0040]
(E) For example, as shown in FIG.
The control signal conversion circuit (242)
A fourth transistor (P8) to which the intermediate signal (VC) is supplied to the control input terminal;
And a second constant current source (26) connected in series to the fourth transistor, and the control signal (VB) is output from a connection node between the fourth transistor and the second constant current source.
[0041]
Since the second constant current source is connected in series to the fourth transistor, when the internal resistance of the fourth transistor changes due to the change of the input signal, the second signal also changes accordingly.
[0042]
(F) For example, as shown in FIG.
The control signal conversion circuit (242B)
A fourth transistor (P8) to which the intermediate signal is supplied to the control input terminal;
An input side transistor (N9) connected in series to the fourth transistor;
The second transistor (N6) is connected to the input side transistor so as to form a current mirror circuit.
[0043]
A change in the current flowing through the fourth transistor is transmitted as a change in the current flowing through the second transistor via the input-side transistor.
[0044]
The configuration (E) includes the following: sub Embodiments (E1) to (E4) are included.
[0045]
(E1) For example, as shown in FIG.
The fourth transistor is a P-channel FET (P8),
The second constant current source is connected between the P-channel FET and the second power supply potential (VSS).
[0046]
(E2) For example, as shown in FIG.
The fourth transistor is an N-channel FET (N8),
The second constant current source is connected between the N-channel FET and the first power supply potential (VDD).
[0047]
(E3) For example, as shown in FIG.
The fourth transistor is a PNP transistor (P18),
The second constant current source is connected between the PNP transistor and the second power supply potential (VSS).
[0048]
(E4) For example, as shown in FIG.
The fourth transistor is an NPN transistor (N18),
The second constant current source is connected between the NPN transistor and the first power supply potential (VSS).
[0049]
(E5) For example, as shown in FIG.
The first signal conversion circuit (241B)
A third transistor (N7) to which the input signal (VA) is supplied to a control input terminal;
A first input side transistor (P10) connected in series to the third transistor;
And the intermediate signal (VC) is output from a connection node between the third transistor and the first input-side transistor,
The control signal conversion circuit (242B) has a first output side transistor (P8) connected to form a first current mirror circuit with the first input side transistor.
[0050]
Since the first input side transistor is connected in series to the third transistor, when the internal resistance of the third transistor changes due to the change of the input signal, the current flowing through the first input side transistor changes, and this change is the first output This is transmitted as a change in the current flowing through the side transistor.
[0051]
(E6) In the above (E5), for example, as shown in FIG.
The control signal conversion circuit (242B) further includes a second input side transistor (N9) connected in series to the first output side transistor,
The second input side transistor is connected to the second transistor (N6) to form a second current mirror circuit.
[0052]
The change in the current flowing through the first input side transistor is transmitted as the change in the current flowing through the second transistor via the first output side transistor and the second input side transistor.
[0053]
In any of the above-described configurations, a differential amplifier circuit that outputs the input signal in response to another input signal may be further included, and any of the above-described configurations is formed in a semiconductor chip. Also good.
[0054]
5th aspect of this invention The push-pull amplifier circuit includes a first transistor and a current control circuit connected in series between a first power supply potential and a second power supply potential, and an input voltage signal VA is connected to the control input terminal of the first transistor. A push-pull type output circuit that is supplied and has a connection node between the first transistor and the current control circuit as an output end;
In response to the input voltage signal VA, a voltage control circuit that generates a control voltage signal VB obtained by multiplying the input voltage signal by α and shifting by −β and supplying the control voltage signal to the control input terminal of the current control circuit;
The current control circuit controls the current IN flowing in response to the control voltage signal VB so that IN = GM (VB−VTH) is substantially satisfied when VB> VTH, , GM is the mutual conductance of the current control circuit, and VTH is the threshold voltage of the current control circuit.
[0055]
Even with this push-pull amplifier circuit, First aspect The same effect as that can be obtained.
[0056]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. In the figure, the same components are denoted by the same reference numerals.
[0057]
In the following, the FET is a MISFET or a junction type FET.
[0058]
[First Embodiment]
FIG. 1 shows a schematic configuration of an operational amplifier circuit according to a first embodiment of the present invention.
[0059]
This circuit is provided in an integrated circuit, for example, and is used for mobile electronic devices such as mobile phones.
[0060]
This circuit includes a differential amplifier circuit 10 and a class AB push-pull amplifier circuit 20 (hereinafter simply referred to as an amplifier circuit) for amplifying the driving capability of the circuit 10 with the voltage VA.
[0061]
In FIG. 1, P3 to P5 are all P-channel FETs, and N1, N2, and N6 are all N-channel FETs.
[0062]
In the differential amplifier circuit 10, the sources of the transistors N1 and N2 are connected to the conductor of the power supply potential VSS via the constant current source 11, and the drains of the transistors N1 and N2 are connected to the power supply potential VDD (VDD via the transistors P3 and P4, respectively. > VSS) conductor. The gate of the transistor P3 is connected to the drain and the gate of the transistor P4, and the transistors P3 and P4 constitute a current mirror circuit.
[0063]
Complementary input voltage signals * VI and VI are supplied to the gates of the transistors N1 and N2, respectively, and the voltage VA is output from the drain of the transistor N2 and supplied to the amplifier circuit 20.
[0064]
When the input voltage signal * VI falls and the input voltage signal VI rises, the voltage VA falls, and in the opposite case, the voltage VA rises.
[0065]
In the output circuit 21 of the amplifier circuit 20, the transistor P5 and the transistor N6 are connected in series between the conductors of the power supply potential VDD and VSS, and the connection node of the transistor P5 and the transistor N6 is connected to the output terminal OUT. A constant current source 23 is connected in parallel to the transistor N6. A voltage signal VA is supplied to the gate of the transistor P5. In response to the voltage VA, the voltage control circuit 24 generates a voltage VB obtained by multiplying the voltage VA by α and shifting it by −β, that is, a voltage VB represented by the above equation (6), and this is generated at the gate of the transistor N6. Supply. α is an approximately positive predetermined value. β is a substantially predetermined value, and is positive in the case of FIG.
[0066]
A load 30 and a DC voltage source 31 are connected in series between the output terminal OUT and the conductor of the power supply potential VSS.
[0067]
As shown in FIG. 1, currents flowing through the transistors P5 and N6 and the constant current source 23 are denoted as current IP, current IN, and current I0, respectively.
[0068]
FIG. 2 shows the relationship between the current IP and the current (IN + I0) with respect to the voltage VA.
[0069]
The design parameters are determined so that IP = I0 when the voltage VB is the threshold voltage Vth of the transistor N6. At this time, IN = 0, and the current − (IN + I0−IP) flowing through the load 30 becomes zero.
[0070]
When the voltage VA increases from this equilibrium state, the internal resistance of the transistor P5 increases and the current IP tends to decrease. Since α> 0, the voltage VB increases as the voltage VA increases, and the internal resistance of the transistor N6 decreases and the current IN tends to increase. Therefore, a current (IN + I0−IP) flows from the load 30 to the output terminal OUT.
[0071]
On the contrary, when the voltage VA decreases from the equilibrium state, the internal resistance of the transistor P5 decreases and the current IP tends to increase. Since α> 0, the voltage VB also decreases due to the decrease in the voltage VA, the internal resistance of the transistor N6 increases, and the current IN tends to decrease. Therefore, the current − (IN + I0−IP) flows from the output terminal OUT to the load 30.
[0072]
The current IN = I is approximately expressed by the above equations (4) and (5). Therefore, the above formula (7) is established.
[0073]
From this equation (7), the current drive capability of the amplifier circuit 20 can be improved by appropriately increasing the value of α. Further, by appropriately determining the value of β from the equation (6) with respect to the value of α, VB = Vth, that is, VA = (β + Vth) / α can be obtained. At this time, IN = 0.
[0074]
As shown in FIG. 2, when VB <Vth, IN = 0, and the through current component of the current IP becomes equal to the current I0 flowing through the constant current source 23, which can be made constant. Moreover, the through current I0 can be determined regardless of the maximum value of the current IN.
[0075]
This makes it possible to effectively improve the load driving capability and reduce the through current, and facilitate the design.
[0076]
[Second Embodiment]
FIG. 3 shows a schematic configuration of the operational amplifier circuit according to the second embodiment of the present invention.
[0077]
In this circuit, the constant current source 23 is omitted from the circuit of FIG.
[0078]
Since there is no constant current source 23, IN = 0 cannot be set in an equilibrium state where IP = IN when the load 30 is connected in order to reduce crossover distortion. The voltage VB at this time is a value close to the threshold voltage Vth, but VB> Vth.
[0079]
When the voltage VA decreases from this equilibrium state, VB <Vth may be satisfied, and the current passing through the transistor P5 and the transistor N6 can be reduced.
[0080]
Further, the current driving capability of the amplifier circuit 20A can be improved by appropriately increasing the value of α.
[0081]
Therefore, an improvement in load driving capability and a reduction in through current can be achieved.
[0082]
[Third Embodiment]
FIG. 4 shows a schematic configuration of the operational amplifier circuit according to the third embodiment of the present invention.
[0083]
In this circuit, the voltage control circuit 24 in FIG. 1 includes

voltage conversion circuits

241 and 242.
[0084]
The voltage conversion circuit 241 converts the voltage VA into the voltage VC, and the voltage conversion circuit 242 converts the voltage VC into the voltage VB.
[0085]
Since the voltage VA is converted into the voltage VB in two stages, it is easy to determine α and β in the design. That is, approximately
VC = α1 · VA−β1
VB = α2 · VC−β2
And
VB = (α1 · α2) VA− (α2 · β1 + β2)
Therefore, α1, α2, β1, and β2 may be set to be substantially constant so that α = α1 · α2 and β = α2 · β1 + β2.
[0086]
When α1> 0, α2> 0, and when α1 <0, α2 <0.
[0087]
Other points are the same as FIG.
[0088]
5 and 6 described in the following embodiment are the configuration examples of FIG. 4, and FIGS. 8 and 9 are the configuration examples of FIG.
[0089]
【Example】
Examples of the present invention will be described below with reference to FIGS. In the drawings, the same or similar components are denoted by the same or similar reference numerals.
[0090]
[First embodiment]
FIG. 5 shows an operational amplifier circuit according to the first embodiment of the present invention.
[0091]
P3-P5, P7, and P8 in FIG. 5 are all P-channel FETs, and N1, N2, and N6 are all N-channel FETs.
[0092]
In the voltage conversion circuit 241 of the amplifier circuit 20, the transistor P7 and the constant current source 25 are connected in series between the conductors of the power supply potential VDD and VSS. The voltage VA is supplied to the gate of the transistor P7, and the voltage VC is output from the connection node between the transistor P7 and the constant current source 25. Since the constant current source 25 is connected in series with the transistor P7, when the voltage VA increases and the internal resistance of the transistor P7 increases, the voltage VC decreases. Conversely, the voltage VA decreases and the internal resistance of the transistor P7 decreases. Then, the voltage VC increases. Therefore, α1 <0.
[0093]
Similarly to the voltage conversion circuit 241, the voltage conversion circuit 242 includes a transistor P8 and a constant current source 26 connected in series between the conductors of the power supply potential VDD and VSS. The voltage VC is supplied to the gate of the transistor P8, and the voltage VB is output from the connection node between the transistor P8 and the constant current source 26. Since the constant current source 26 is connected in series with the transistor P8, when the voltage VC increases and the internal resistance of the transistor P8 increases, the voltage VB decreases, and conversely, the voltage VC decreases and the internal resistance of the transistor P8 decreases. Then, the voltage VB increases. Therefore, α2 <0.
[0094]
From the above, when the voltage VA increases, the voltage VB also increases, and when the voltage VA decreases, the voltage VB also decreases.
[0095]
The other points are the same as in FIG.
[0096]
Next, the equations of α and β in the above equation (6) are derived.
[0097]
The currents flowing through the transistor P7, constant current source 25, transistor P8 and constant current source 26 are represented by I7, I25, I8 and I26, the threshold voltage of the transistor P7 is represented by Vth7, and the mutual conductance of the transistors P7 and P8 is gm7. And gm8, the drain-source resistances of the transistors P7 and P8 are represented by R7 and R8, respectively, and the internal resistances of the constant

current sources

25 and 26 are represented by R25 and R26, respectively.
[0098]

Using the relationships of the equations (10) to (12), the equation (13) is represented by the above equation (6), and α and β are represented by the following equations.
[0099]
α = gm8 ・ gm7 ・ (R25 // R7) ・ (R8 // R26)
β = gm8 · (R8 // R26) · {VDD
+ Gm7 ・ Vth7 (R7 // R25) + I25 (R7 // R25)
-Gm7.VDD (R7 // R25) -VDD.R25 / (R25 + R7)
-Vth8} -I26. (R8 // R26) -VDD.R26 / (R26 + R8)
Here, symbol // indicates a parallel connection, for example, R7 // R25 = R7 · R25 / (R7 + R25).
[0100]
[Second Embodiment]
FIG. 6 shows an operational amplifier circuit according to the second embodiment of the present invention.
[0101]
In FIG. 6, P3 to P5 and P8 are all P-channel FETs, and N1, N2, N6 and N7 are all N-channel FETs.
[0102]
In the voltage conversion circuit 241A of the amplifier circuit 20B, a constant current source 25A and a transistor N7 are connected in series between conductors of the power supply potential VDD and VSS. The voltage VA is supplied to the gate of the transistor N7, and the voltage VC is output from the connection node between the transistor N7 and the constant current source 25A. Since the constant current source 25A is connected in series with the transistor N7, when the voltage VA increases and the internal resistance of the transistor N7 decreases, the voltage VC decreases, and conversely, the voltage VA decreases and the internal resistance of the transistor P7 increases. Then, the voltage VC increases.
[0103]
The other points are the same as in FIG.
[0104]
[Third embodiment]
FIG. 7 shows an operational amplifier circuit according to a third embodiment of the present invention.
[0105]
P1, P2, P5, and P7 in FIG. 7 are all P-channel FETs, and N3 to N6 and N8 are all N-channel FETs.
[0106]
The differential amplifier circuit 10A and the amplifier circuit 20A are the same as those in the differential amplifier circuits 10 and 20 of FIG. 5 except that the P-channel FET and the N-channel FET are reversed except for the voltage conversion circuit 241, and the power supply potentials VDD and VSS are The configuration is reversed. The voltage VA is supplied to the gate of the transistor N6, and the output voltage VB of the voltage conversion circuit 242A is supplied to the gate of the transistor P5.
[0107]
When the voltage VA increases, the internal resistance of the transistor N6 decreases and the current IN tends to increase.
[0108]
On the other hand, when the voltage VA increases, the voltage VC decreases by the voltage conversion circuit 241. In the voltage conversion circuit 242A, since the constant current source 26A is connected in series to the transistor N8, the voltage VB increases when the voltage VC decreases and the internal resistance of the transistor N8 increases. As a result, the internal resistance of the transistor P5 increases and the current IP tends to decrease.
[0109]
Therefore, when the voltage VA increases, the current IN increases, the current IP decreases, and the current (IN-IP) increases.
[0110]
Conversely, when the voltage VA decreases, the internal resistance of the transistor N6 increases and the current IN tends to decrease.
[0111]
On the other hand, when the voltage VA decreases, the voltage VC increases by the voltage conversion circuit 241. In the voltage conversion circuit 242A, the voltage VC increases, the internal resistance of the transistor N8 decreases, and the voltage VB decreases. As a result, the internal resistance of the transistor P5 decreases and the current IP tends to increase.
[0112]
Therefore, when the voltage VA decreases, the current IN decreases, the current IP increases, and the current (IN-IP) decreases.
[0113]
In the third embodiment, contrary to the case of FIG. 5, since the voltage VB is supplied to the gate of the transistor P5 and the voltage VA is supplied to the gate of the transistor N6, VB> VA, and the above equation (6 Β in β) is β <0.
[0114]
[Fourth embodiment]
FIG. 8 shows an operational amplifier circuit according to a fourth embodiment of the present invention.
[0115]
In FIG. 8, P3 to P5 and P8 are all P-channel FETs, and N1, N2, N6, N7 and N9 are all N-channel FETs.
[0116]
In the voltage conversion circuit 242B of the amplifier circuit 20C, a transistor N9 having a drain-gate connected is used instead of the constant current source 26 of FIG. The gate of the transistor N9 is connected to the gate of the transistor N6, and the transistor N9 and the transistor N6 constitute a current mirror circuit. The transistor N9 and the transistor N6 are the input side and the output side of the current mirror circuit, respectively.
[0117]
The other points are the same as those obtained by omitting the constant current source 23 from the circuit of FIG.
[0118]
When the voltage VC rises due to the fall of the voltage VA, the internal resistance of the transistor P8 increases and the current flowing through the transistor N9 decreases, thereby reducing the current IN. In other words, the voltage VB decreases and the current IN decreases as the voltage VA decreases.
[0119]
Conversely, when the voltage VC decreases due to the increase in the voltage VA, the internal resistance of the transistor P8 decreases and the current flowing through the transistor N9 increases, thereby increasing the current IN. In other words, as the voltage VA increases, the voltage VB increases and the current IN increases.
[0120]
[Fifth embodiment]
FIG. 9 shows an operational amplifier circuit according to a fifth embodiment of the present invention.
[0121]
In FIG. 9, P3 to P5, P8, and P10 are all P-channel FETs, and N1, N2, N6, N7, and N9 are all N-channel FETs.
[0122]
In the voltage conversion circuit 241B of the amplifier circuit 20D, a transistor P10 having a connected drain and gate is used instead of the constant current source 25A in FIG. The gate of the transistor P10 is connected to the gate of the transistor P8, and the transistor P10 and the transistor P8 constitute a current mirror circuit. The transistor P10 and the transistor P8 are an input side and an output side of the current mirror circuit, respectively.
[0123]
The other points are the same as in FIG.
[0124]
When the voltage VA rises, the internal resistance of the transistor N7 decreases and the current flowing through the transistor P10 increases, thereby increasing the current flowing through the transistor P8. Since the transistors N9 and N6 also form a current mirror circuit, the current IN also increases. In other words, the voltage VC decreases due to the decrease in the internal resistance of the transistor N7 and the internal resistance of the transistor P8 decreases, thereby increasing the voltage VB and increasing the current IN.
[0125]
Conversely, when the voltage VA decreases, the internal resistance of the transistor N7 increases and the current flowing through the transistor P10 decreases, whereby the current flowing through the transistor P8 also decreases and the current IN also decreases. In other words, the voltage VC rises due to the increase in the internal resistance of the transistor N7 and the internal resistance of the transistor P8 increases, whereby the voltage VB decreases and the current IN decreases.
[0126]
[Sixth embodiment]
FIG. 10 shows an operational amplifier circuit according to the sixth embodiment of the present invention.
[0127]
P13 to P15, P17, and P18 in FIG. 10 are all PNP transistors, and N11, N12, and N16 are all NPN transistors.
[0128]
This circuit has a configuration in which the P-channel FET and the N-channel FET in FIG. 5 are replaced with a PNP transistor and an NPN transistor, respectively.
[0129]
Such a replacement generally performs the same operation, and the operations of the differential amplifier circuit 10B and the amplifier circuit 20E are the same as the operations of the differential amplifier circuits 10 and 20 of FIG. The description is omitted.
[0130]
[Seventh embodiment]
FIG. 11 shows an operational amplifier circuit according to the sixth embodiment of the present invention.
[0131]
P11, P12, and P16 in FIG. 11 are all PNP transistors, and N13 to N15, N17, and N18 are all NPN transistors.
[0132]
In this circuit, the NPN transistor and the PNP transistor in FIG. 10 are reversed, and the power supply potentials VDD and VSS are reversed.
[0133]
It is general that the same operation is performed by such reverse, and the operations of the differential amplifier circuit 10C and the amplifier circuit 20F are the same as the operations of the differential amplifier circuit 10B and the amplifier circuit 20E of FIG. 10, respectively. The description is omitted.
[0134]
Note that the present invention includes various other modifications.
[0135]
For example, the structure which combined the circuit block between the said Example may be sufficient.
[0136]
Further, instead of the transistor N6 of FIG. 3, generally, the current IN flowing in its own circuit in response to the voltage VB is
IN = GM (VB-VTH) (when VB> VTH)
IN = 0 (VB < (When VTH)
Even if a current control circuit that controls so that is substantially satisfied is obtained, the same effect as the circuit of FIG. 3 can be obtained. Here, GM is the mutual conductance of the current control circuit, and VTH is the threshold voltage of the current control circuit. Further, a constant current source may be connected in parallel with the current control circuit as in FIG. 1 to improve the linearity as described above.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of an operational amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a voltage-current characteristic diagram of the output circuit in FIG.
FIG. 3 is a schematic configuration diagram of an operational amplifier circuit according to a second embodiment of the present invention.
FIG. 4 is a schematic configuration diagram of an operational amplifier circuit according to a third embodiment of the present invention.
FIG. 5 is a diagram illustrating an operational amplifier circuit according to a first embodiment of the present invention.
FIG. 6 is a diagram showing an operational amplifier circuit according to a second embodiment of the present invention.
FIG. 7 is a diagram illustrating an operational amplifier circuit according to a third embodiment of the present invention.
FIG. 8 is a diagram illustrating an operational amplifier circuit according to a fourth embodiment of the present invention.
FIG. 9 is a diagram illustrating an operational amplifier circuit according to a fifth embodiment of the present invention.
FIG. 10 is a diagram illustrating an operational amplifier circuit according to a sixth embodiment of the present invention.
FIG. 11 is a diagram illustrating an operational amplifier circuit according to a seventh embodiment of the present invention.
FIG. 12 is a diagram showing a conventional operational amplifier circuit.
13 is a voltage-current characteristic diagram of the output circuit in FIG. 12. FIG.
[Explanation of symbols]
10, 10A-10C differential amplifier circuit
20, 20A-20F, 20X Push-pull type amplifier circuit
21 Output circuit
22 Control circuit
24 Voltage control circuit
241,241A, 241B, 242,242A, 242B Voltage conversion circuit
30 load
31 DC voltage source
11, 23, 23A, 25, 25A, 26, 26A Constant current source
N1-N8, P1-P8, N11-N18, P11-P18, T1-T5 transistors
VDD, VSS Power supply potential
OUT output terminal
I0, IP, IN Current
VA to VC voltage
IN, * IN Input voltage signal

Claims

A first transistor connected in series between a first power supply potential and a second power supply potential and a second transistor having a conductivity type opposite to the first transistor are provided, and an input signal is supplied to a control input terminal of the first transistor. A push-pull type output circuit that is supplied and has a connection node between the first transistor and the second transistor as an output end;
In response to the input signal, a control circuit which generates a control signal obtained by multiplying the input signal by α and shifting by −β and supplying the control signal to the control input terminal of the second transistor;
A constant current source connected in parallel to the second transistor;
Where α is an approximately positive predetermined value, β is an approximately predetermined value having the same sign as ((the input signal) − (the control signal)), and the control circuit is connected to the output terminal. The predetermined values α and β are determined such that when a current larger than the minimum value flows through the first transistor with a load connected, the current flowing through the second transistor becomes substantially zero.
A push-pull amplifier circuit characterized by that.

The control circuit is
A first signal conversion circuit for outputting an intermediate signal in response to the input signal;
A second signal conversion circuit for outputting the control signal in response to the intermediate signal;
The push-pull amplifier circuit according to claim 1, comprising:

The first signal conversion circuit includes:
A third transistor to which the input signal is supplied to the control input;
A first constant current source connected in series to the third transistor;
3. The push-pull amplifier circuit according to claim 2 , wherein the intermediate signal is output from a connection node between the third transistor and the first constant current source.

A first transistor and a current control circuit connected in series between a first power supply potential and a second power supply potential, and an input voltage signal VA is supplied to a control input terminal of the first transistor, A push-pull type output circuit in which the connection node of the current control circuit is an output end; and
In response to the input voltage signal VA, a voltage control circuit that generates a control voltage signal VB obtained by multiplying the input voltage signal by α and shifting by −β and supplying the control voltage signal to the control input terminal of the current control circuit;
A constant current source connected in parallel to the current control circuit;
And the current control circuit controls the current IN flowing therein in response to the control voltage signal VB so that IN = GM (VB−VTH) is substantially established when VB> VTH, and VB < Control is performed so that IN = 0 is substantially established at VTH, where GM is a transconductance of the current control circuit, and VTH is a threshold voltage of the current control circuit. circuit.