JP4068671B2 - Manufacturing method of semiconductor integrated circuit device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【0002】
【従来の技術】
MISFETを微細化したときに生じる問題として、ホットキャリア(hot carrier) 効果やパンチスルー(punch-through) 現象が知られている。
【0003】
ホットキャリア効果は、ドレイン領域近傍のピンチオフ(pinch-off) 領域に生じる高電界によって加速されたチャネルホットエレクトロンがSi基板−ゲート酸化膜界面の障壁を越えてゲート酸化膜中に入り込んだり、衝突電離によってさらに多くのエレクトロンを発生させたりする現象である。ゲート酸化膜中に入り込んだエレクトロンは、しきい値電圧の変動、相互コンダクタンスの低下といった特性劣化を引き起こし、衝突電離によって発生したエレクトロンは、基板電流となってドレイン領域のブレークダウン電圧を低下させたり、CMOSFETの場合にはラッチアップのトリガ電流となったりする。
【0004】
上記ホットキャリア効果の対策としては、ドレイン領域とチャネル領域との間に高電界の緩和を目的とした低不純物濃度のn- 型半導体領域(pチャネル型MISFETの場合はp- 型半導体領域)を形成するLDD(Lightly doped drain) 構造が周知である("Design and characteristics of the lightly doped drain-source(LDD) insulated gate field effect transistor" IEEE Trans. Electron Devices, ED-27,8 pp.1359-1367(1980)) 。
【0005】
LDD構造のMISFETを形成するには、通常ゲート電極をマスクにして基板に不純物をイオン注入することによりn- 型半導体領域を形成し、次いでゲート電極の側壁に絶縁膜でサイドウォールスペーサ(side wall spacer)を形成した後、ゲート電極とこのサイドウォールスペーサとをマスクにして基板に不純物をイオン注入することによりn+ 型半導体領域(ソース、ドレイン領域)を形成する方法が用いられている。
【0006】
また最近では、半導体基板の主面に対して斜めの方向から不純物をイオン注入してn- 型半導体領域を形成する技術が用いられている("Device Reliability and Optimization on Halo MOSFET's" IEEE Trans. Electron Devices, pp.271-275(1995)) 。この斜めイオン注入技術を利用すると、ゲート電極の端部下にも不純物が打ち込まれるので、一部がゲート電極とオーバーラップしたn- 型半導体領域を形成することができ、ホットキャリア効果を有効に抑制することが期待できる。
【0007】
一方、パンチスルー現象は、MISFETの微細化によってドレイン領域の空乏層がソース領域に接近するようになると、ソース領域近傍の電位障壁の高さが低下し、チャネルが形成されていなくてもソース、ドレイン領域間に電流が流れてしまう現象であり、ドレイン領域の耐圧低下やリーク電流の増大といった問題を引き起こす。
【0008】
上記パンチスルー現象の対策の一つとして、pポケット(pocket)と呼ばれる拡散層構造が提案されている("Halo Doping Effects in Submicron DI-LDD Device Design" IEDM International Electron Device Meetings, pp.230-233(1985)) 。これは、ソース、ドレイン領域の下部の基板にp型半導体領域(pチャネル型MISFETの場合はn型半導体領域)を形成し、これによってソース、ドレイン領域の空乏層の広がりを抑えようという技術である。
【0009】
特開昭60−35561号公報は、p型の半導体基板の一部にnチャネル型MISFETを形成し、他の一部に設けたn型ウエルにpチャネル型MISFETを形成するCMOSFETの製造方法に関するものである。ここでは、pチャネル型MISFETのソース、ドレイン形成用不純物(p型不純物)をpチャネル型MISFET、nチャネル型MISFETのそれぞれのソース、ドレイン領域に基板の主面に対して垂直方向からイオン注入し、次にnチャネル型MISFETのソース、ドレイン領域以外の領域をフォトレジストで覆った後、nチャネル型MISFETのソース、ドレイン領域にソース、ドレイン形成用不純物(n型不純物)を基板の主面に対して垂直方向からイオン注入することにより、nチャネル型MISFETにpポケットを形成している。
【0010】
【発明が解決しようとする課題】
本発明者は、MISFETを微細化したときに問題となるホットキャリア効果やパンチスルー現象を抑制するために、斜めイオン注入技術を用いて前述したLDD構造およびポケット構造を形成するプロセスを検討した。
【0011】
ここでは、図26(平面図)および図27(断面図)に示すようなCMOSゲートアレイ(Gate Array)の基本セル(Basic Cell)を例にとって説明する。
【0012】
CMOSゲートアレイの基本セル(BC)は、所定数のnチャネル型MISFETとpチャネル型MISFETとで構成される。nチャネル型MISFETは、半導体基板51の主面に形成されたp型ウエル52に形成され、pチャネル型MISFETはこのp型ウエル52に隣接して形成されたn型ウエル53に形成される。nチャネル型MISFETのゲート電極54Aおよびpチャネル型MISFETのゲート電極54Bは多結晶シリコンなどで構成され、ゲート酸化膜55上に形成される。
【0013】
nチャネル型MISFETが形成される領域の近傍には、p型ウエル52に所定の固定電位を供給するための給電部(p型ウエル給電部56)が設けられる。また、pチャネル型MISFETが形成される領域の近傍には、n型ウエル53に所定の固定電位を供給するための給電部(n型ウエル給電部57)が設けられる。nチャネル型MISFET形成領域、p型ウエル給電部56、pチャネル型MISFET形成領域およびn型ウエル給電部57は、p型ウエル52、n型ウエル53のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜58によって互いに分離される。
【0014】
上記基本セル(BC)を構成するnチャネル型MISFETおよびpチャネル型MISFETは、以下のようなプロセスを採用することにより、最少の工程数でLDD構造およびポケット構造とすることができる。
【0015】
まず、図28および図29に示すように、n型ウエル53の表面をフォトレジスト70で覆い、斜めイオン注入法でp型ウエル52にn型不純物(リン(P))およびp型不純物(ホウ素(B))を順次打ち込むことにより、nチャネル型MISFETのn- 型半導体領域59およびp型半導体領域(ポケット)60を形成する。このとき、p型ウエル給電部56にn型不純物が打ち込まれないようにするために、p型ウエル給電部56の表面をフォトレジスト70で覆っておく。
【0016】
次に、フォトレジスト70を除去した後、図30および図31に示すように、p型ウエル52の表面をフォトレジスト71で覆い、斜めイオン注入法でn型ウエル53にp型不純物およびn型不純物を順次打ち込むことにより、pチャネル型MISFETのp- 型半導体領域61およびn型半導体領域(ポケット)62を形成する。このとき、n型ウエル給電部57にp型不純物が打ち込まれないようにするために、n型ウエル給電部57の表面をフォトレジスト71で覆っておく。
【0017】
次に、フォトレジスト71を除去した後、図32および図33に示すように、ゲート電極54A、54Bの側壁に酸化シリコンのサイドウォールスペーサ65を形成し、次いでpチャネル型MISFET形成領域、p型ウエル給電部56のそれぞれの表面をフォトレジスト72で覆い、nチャネル型MISFET形成領域のp型ウエル52およびn型ウエル給電部57のn型ウエル53にn型不純物(ヒ素(As))を打ち込んでn+ 型半導体領域(nチャネル型MISFETのソース、ドレイン領域)63Aおよびn+ 型半導体領域63B(ウエル給電部半導体領域)を形成する。ここでの不純物のイオン注入は、半導体基板51の主面に対してほぼ垂直な方向から行う。
【0018】
次に、フォトレジスト72を除去した後、図34および図35に示すように、nチャネル型MISFET形成領域、n型ウエル給電部57のそれぞれの表面をフォトレジスト73で覆い、pチャネル型MISFET形成領域のn型ウエル53およびp型ウエル給電部56のp型ウエル52にp型不純物(フッ化ホウ素(BF2))を打ち込んでp+ 型半導体領域(pチャネル型MISFETのソース、ドレイン領域)64Aおよびp+ 型半導体領域64B(ウエル給電部半導体領域)を形成する。ここでの不純物のイオン注入も半導体基板51の主面に対してほぼ垂直な方向から行う。
【0019】
ところが、上記のプロセスを採用した場合は、斜めイオン注入時に使用するフォトレジストのシャドウイング(shadowing) 効果によって、MISFETの特性が劣化することが分かった。
【0020】
すなわち、斜め方向からイオン注入を行う際は、ゲート電極によるシャドウイング効果を防ぐために、半導体基板の上方から見て90度ずつ異なる4方向から1回あるいは2回ずつイオン注入を行う。このようにすれば、ゲート電極の側壁近傍の半導体基板にはゲート電極によるシャドウイング効果のために2方向からしか不純物が打ち込まれないが、その他の領域には4方向すべてから均等に不純物が打ち込まれるからである。
【0021】
しかし、前述したプロセス(図27、28)では、n型不純物が打ち込まれるのを防ぐためにp型ウエル給電部56の表面をフォトレジスト70で覆うので、このフォトレジスト70によるシャドウイング効果のために、図36(平面図)および図37(断面図)に示すように、ゲート電極54Aの一方(図の左側)の側壁近傍のp型ウエル52にはA方向からの不純物が打ち込まれない領域が生じる。つまり、この領域には1方向(B方向)のみからの不純物しか打ち込まれないことになり、p型ウエル52内の不純物濃度が設計値よりも大幅に低下する。その結果、この領域のp型ウエル52にはLDD構造やポケット構造が形成されなくなり、nチャネル型MISFETを微細化したときにホットキャリア効果やパンチスルー現象を抑制することができなくなる。これは、p型ウエル52に不純物を斜めイオン注入する場合の例であるが、n型ウエル53に不純物を斜めイオン注入する場合(図29、30)にも、n型ウエル給電部57の表面を覆うフォトレジスト71のシャドウイング効果のために同様の問題が生じる。
【0022】
上記したフォトレジストによるシャドウイング効果を防ぐ一つの方法は、p型ウエル給電部56をnチャネル型MISFET形成領域から十分離れた位置に配置する(また、n型ウエル給電部57をpチャネル型MISFET形成領域から十分離れた位置に配置する)ことである。具体的には、図38に示すように、p型ウエル給電部を覆うフォトレジストの端部からnチャネル型MISFETのゲート電極までの最短距離をS、フォトレジストの基板表面からの高さをH、不純物の入射角をθ、基板の主面内におけるフォトレジスト−ゲート電極最短方向と不純物の入射方向とのなす角をφ、フォトレジストのマスク合わせ余裕をαとした場合、距離Sを以下の式
S=H×tanθ×cosφ+α
で示される値以上とすることによって、フォトレジストによるシャドウイング効果を確実に防止できる。
【0023】
しかし、上記の方法ではウエル給電部とMISFET形成領域との距離を離した分、基本セル1個あたりの占有面積が大きくなるので、CMOSゲートアレイを高集積化することが困難となる。
【0024】
このように、斜めイオン注入技術を用いてLDD構造およびポケット構造のCMOSFETを形成するプロセスでは、ウエル給電部を覆うフォトレジストによるシャドウイング効果のために、デバイスの高集積化とトランジスタ特性の高信頼化とを両立させることが困難となる。ここではCMOSゲートアレイを例にとって説明したが、ここで指摘した問題は、MISFET形成領域の近傍にウエル給電部が配置されるCMOSデバイスすべてに共通する問題である。
【0025】
本発明の目的は、CMOSデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることのできる技術を提供することにある。
【0026】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0027】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0028】
本発明のCMOSFETの製造方法は、
(a)半導体基板の主面にp型ウエルとn型ウエルを形成した後、前記p型ウエルの素子形成領域にnチャネル型MISFETのゲート電極を形成し、前記n型ウエルの素子形成領域にpチャネル型MISFETのゲート電極を形成する工程、
(b)前記n型ウエルの表面を第1のフォトレジストで覆った後、前記p型ウエルの素子形成領域とこれに隣接するp型ウエル給電部に斜め方向からn型不純物とp型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記p型ウエル給電部に低濃度のn−型半導体領域とp型ポケット領域を形成する工程、
(c)前記p型ウエルの表面を第2のフォトレジストで覆った後、前記n型ウエルの素子形成領域とこれに隣接するn型ウエル給電部にp型不純物とn型不純物を斜め方向から打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記n型ウエル給電部に低濃度のp−型半導体領域とn型ポケット領域を形成する工程、
(d)前記n型ウエルの素子形成領域の表面と前記p型ウエル給電部の表面を第3のフォトレジストで覆った後、前記n型ウエル給電部と前記p型ウエルの素子形成領域にほぼ垂直方向からn型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記n型ウエル給電部に前記p − 型半導体領域よりも深い高濃度のn+型半導体領域を形成する工程、
(e)前記p型ウエルの素子形成領域の表面と前記n型ウエル給電部の表面を第4のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域にほぼ垂直方向からp型不純物を打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記p型ウエル給電部に前記n − 型半導体領域よりも深い高濃度のp+型半導体領域を形成する工程、を含んでいる。
【0029】
本発明のCMOSFETの製造方法は、
(a)半導体基板の主面にp型ウエルとn型ウエルを形成した後、前記p型ウエルの素子形成領域にnチャネル型MISFETのゲート電極を形成し、前記n型ウエルの素子形成領域にpチャネル型MISFETのゲート電極を形成する工程、
(b)前記n型ウエルの素子形成領域の表面を第5のフォトレジストで覆った後、前記n型ウエルの素子形成領域に隣接するn型ウエル給電部と前記p型ウエルの素子形成領域とこれに隣接するp型ウエル給電部に斜め方向からp型不純物とn型不純物を打ち込むことにより、前記n型ウエル給電部と前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記p型ウエル給電部に低濃度のn−型半導体領域とp型ポケット領域を形成する工程、
(c)前記p型ウエルの素子形成領域の表面を第6のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域と前記n型ウエル給電部に斜め方向からp型不純物とn型不純物を打ち込むことにより、前記n型ウエル給電部と前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記n型ウエル給電部に低濃度のp−型半導体領域とn型ポケット領域を形成する工程、
(d)前記n型ウエルの素子形成領域の表面と前記p型ウエル給電部の表面を第7のフォトレジストで覆った後、前記n型ウエル給電部と前記p型ウエルの素子形成領域にほぼ垂直方向からn型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記n型ウエル給電部に前記p型ポケット領域および前記低濃度のp−型半導体領域よりも深い高濃度のn+型半導体領域を形成する工程、
(e)前記p型ウエルの素子形成領域の表面と前記n型ウエル給電部の表面を第8のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域にほぼ垂直方向からp型不純物を打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記p型ウエル給電部に前記n型ポケット領域および前記低濃度のn−型半導体領域よりも深い高濃度のp+型半導体領域を形成する工程、
を含んでいる。
【0030】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0031】
(実施の形態1)
図1は本実施の形態によるCMOSゲートアレイの基本セル(製造工程の途中における基本セル)を示す平面図、図2は同じく断面図である。
【0032】
p- 型の単結晶シリコンからなる半導体基板1の主面の基本セル(BC)が配置される領域には、p型ウエル2とn型ウエル3とが隣接して設けられている。p型ウエル2には基本セル(BC)の一部を構成するnチャネル型MISFET(4個分)のゲート電極4Aが形成され、n型ウエル3には基本セル(BC)の他の一部を構成するpチャネル型MISFET(4個分)のゲート電極4Bが形成されている。ゲート電極4A、4Bは、例えば半導体基板1上にCVD法で堆積した多結晶シリコン膜をパターニングして形成され、p型ウエル2、n型ウエル3のそれぞれの表面に形成されたゲート酸化膜5上に配置される。
【0033】
nチャネル型MISFET形成領域の近傍には、p型ウエル2に所定の固定電位(例えば0V)を供給するためのp型ウエル給電部6が設けられている。また、pチャネル型MISFET形成領域の近傍には、n型ウエル3に所定の固定電位(例えば3V)を供給するためのn型ウエル給電部7が設けられている。nチャネル型MISFET形成領域、p型ウエル給電部6、pチャネル型MISFET形成領域およびn型ウエル給電部7は、p型ウエル2、n型ウエル3のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜8によって互いに分離されている。
【0034】
CMOSゲートアレイの論理部は、例えば図3に示すように、基本セル(BC)を基板全面に隙間なく配置した敷き詰め方式で構成されている。敷き詰め方式のゲートアレイは、配線領域が自由に設定できるので、配線領域が固定された固定チャネル方式のゲートアレイに比べて高集積化が容易になる。
【0035】
次に、上記基本セル(BC)を構成するnチャネル型MISFET、pチャネル型MISFETのそれぞれをLDD構造およびポケット構造にするプロセスを説明する。
【0036】
まず、図4および図5に示すように、n型ウエル3のpチャネル型MISFET形成領域およびn型ウエル給電部7の表面をフォトレジスト20で覆い、斜めイオン注入法でp型ウエル2にn型不純物(P)とp型不純物(B)を順次打ち込むことにより、ゲート電極4Aの両側のp型ウエル2にn- 型半導体領域9Aとp型半導体領域(ポケット)10Aとを形成する。このとき、p型ウエル給電部6のp型ウエル2にもn型不純物とp型不純物とが打ち込まれ、n- 型半導体領域9Bとp型半導体領域10Bとが形成される。
【0037】
上記n型不純物およびp型不純物の打ち込みは、半導体基板1の上方から見て90度ずつ異なる4方向からそれぞれ1回あるいは2回ずつ行う。n型不純物とp型不純物の打ち込み順序は任意である。n型不純物の打ち込み条件は、入射角45〜55度、打ち込みエネルギー45keV 、ドーズ量1×1013/cm2とする。このとき、n- 型半導体領域9A、9Bの不純物濃度は3×1018/cm3、ピーク濃度深さは0.13μmとなる。また、p型不純物の打ち込み条件は、入射角45〜55度、打ち込みエネルギー55keV 、ドーズ量1.5×1012/cm2とする。このとき、p型半導体領域10A、10Bの不純物濃度は2×1017/cm3、ピーク濃度深さは0.18μmとなる。
【0038】
次に、フォトレジスト20を除去した後、図6および図7に示すように、p型ウエル2のnチャネル型MISFET形成領域およびp型ウエル給電部6の表面をフォトレジスト21で覆い、n型ウエル3にp型不純物(BF2)とn型不純物(P)とを順次打ち込むことにより、ゲート電極4Bの両側のn型ウエル3にp- 型半導体領域11Aとn型半導体領域(ポケット)12Aとを形成する。このとき、n型ウエル給電部7のn型ウエル3にもp型不純物とn型不純物とが打ち込まれ、p- 型半導体領域11Bとn型半導体領域12Bとが形成される。
【0039】
上記n型不純物の打ち込みは斜めイオン注入法を用い、半導体基板1の上方から見て90度ずつ異なる4方向からそれぞれ1回あるいは2回ずつ行う。n型不純物とp型不純物の打ち込み順序は任意である。p型不純物の打ち込み条件は、入射角0度(垂直)、打ち込みエネルギー20keV 、ドーズ量6.5×1013/cm2とする。このとき、p- 型半導体領域11A、11Bの不純物濃度は6×1018/cm3、ピーク濃度深さは0.14μmとなる。また、n型不純物の打ち込み条件は、入射角40〜45度、打ち込みエネルギー110keV 、ドーズ量2.5×1012/cm2とする。このとき、n型半導体領域12A、12Bの不純物濃度は2×1017/cm3、ピーク濃度深さは0.18μmとなる。
【0040】
次に、フォトレジスト21を除去した後、図8および図9に示すように、ゲート電極4A、4Bの側壁に酸化シリコンのサイドウォールスペーサ15を形成し、次いでpチャネル型MISFET形成領域のn型ウエル3、p型ウエル給電部6のp型ウエル2のそれぞれの表面をフォトレジスト22で覆い、nチャネル型MISFET形成領域のp型ウエル2およびn型ウエル給電部7のn型ウエル3にn型不純物(As)を打ち込んでn+ 型半導体領域(nチャネル型MISFETのソース、ドレイン領域)13Aおよびn+ 型半導体領域(ウエル給電部半導体領域)13Bを形成する。
【0041】
ここで、上記n型不純物の打ち込みは、n型ウエル給電部7のn+ 型半導体領域13Bがp- 型半導体領域11Bよりもn型ウエル3の深い位置に形成されるような条件で行う。具体的には、入射角0度(垂直)、打ち込みエネルギー80keV 、ドーズ量2×1015/cm2とする。このとき、n+ 型半導体領域13A、13Bの不純物濃度は1×1020/cm3、ピーク濃度深さは0.2μmとなる。
【0042】
図10(a)はn型ウエル給電部7のn型ウエル3を拡大した断面図、図10(b)はn型ウエル給電部7の深さ方向に沿ったp- 型半導体領域11B、n型半導体領域12B、n+ 型半導体領域13B、n型ウエル3およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、n+ 型半導体領域13Bをp- 型半導体領域11Bよりも深く形成することにより、p型不純物の打ち込みで形成されたp- 型半導体領域11Bによってn+ 型半導体領域13Bとn型ウエル3との接続が阻害されないので、n+ 型半導体領域13Bを通じて確実にn型ウエル3に固定電位を供給することができる。
【0043】
他方、n+ 型半導体領域13Bをp- 型半導体領域11Bよりも浅く形成した場合は、全体(total) の不純物濃度分布が図11に示すようになり、n+ 型半導体領域13Bとn型ウエル3との接続が阻害されるので、n+ 型半導体領域13Bを通じてn型ウエル3に固定電位を供給することができなくなる。
【0044】
次に、フォトレジスト22を除去した後、図12および図13に示すように、nチャネル型MISFET形成領域のp型ウエル2、n型ウエル給電部7のn型ウエル3のそれぞれの表面をフォトレジスト23で覆い、pチャネル型MISFET形成領域のn型ウエル3およびp型ウエル給電部6のp型ウエル2にp型不純物(BF2)を打ち込んでp+ 型半導体領域(pチャネル型MISFETのソース、ドレイン領域)14Aおよびp+ 型半導体領域(ウエル給電部半導体領域)14Bを形成する。
【0045】
ここで、上記p型不純物の打ち込みは、p型ウエル給電部6のp+ 型半導体領域14Bがn- 型半導体領域9Bよりもp型ウエル2の深い位置に形成されるような条件で行う。具体的には、入射角0度(垂直)、打ち込みエネルギー50keV 、ドーズ量2×1015/cm2とする。このとき、p+ 型半導体領域14A、14Bの不純物濃度は1×1020/cm3、ピーク濃度深さは0.2μmとなる。
【0046】
図14(a)はp型ウエル給電部6のp型ウエル2を拡大した断面図、図14(b)はp型ウエル給電部6の深さ方向に沿ったn- 型半導体領域9B、p型半導体領域10B、p+ 型半導体領域14B、p型ウエル2およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、p+ 型半導体領域14Bをn- 型半導体領域9Bよりも深く形成することにより、n型不純物の打ち込みで形成されたn- 型半導体領域9Bによってp+ 型半導体領域14Bとp型ウエル2との接続が阻害されないので、p+ 型半導体領域14Bを通じて確実にp型ウエル2に固定電位を供給することができる。
【0047】
上記したプロセスによって、nチャネル型MISFET、pチャネル型MISFETのそれぞれをLDD構造およびポケット構造にする本実施の形態によれば、
(1)斜めイオン注入法を用いてnチャネル型MISFETのn- 型半導体領域9Aとpチャネル型MISFETのp- 型半導体領域11Aとを形成することにより、一部がゲート電極とオーバーラップしたLDD構造を形成できるので、ホットキャリア耐性の向上したCMOSゲートアレイを製造することができる。
【0048】
(2)斜めイオン注入法を用いてnチャネル型MISFETのp型半導体領域(ポケット)10Aとpチャネル型MISFETのn型半導体領域(ポケット)12Aとを形成することにより、LDD(n- 型半導体領域9A、p- 型半導体領域11A)よりも深くゲート電極下に入り込んだポケット構造を形成できるので、パンチスルー耐性の向上したCMOSゲートアレイを製造することができる。(3)p型ウエル給電部6のp+ 型半導体領域(ウエル給電部半導体領域)14Bをn- 型半導体領域9Bよりも深く形成することにより、n型不純物の打ち込みで形成されたn- 型半導体領域9Bによってp+ 型半導体領域14Bとp型ウエル2との接続が阻害されないので、p+ 型半導体領域14Bを通じて確実にp型ウエル2に固定電位を供給することができる。また、n型ウエル給電部7のn+ 型半導体領域(ウエル給電部半導体領域)13Bをp- 型半導体領域11Bよりも深く形成することにより、p型不純物の打ち込みで形成されたp- 型半導体領域11Bによってn+ 型半導体領域13Bとn型ウエル3との接続が阻害されないので、n+ 型半導体領域13Bを通じて確実にn型ウエル3に固定電位を供給することができる。
【0049】
(4)斜めイオン注入時にp型ウエル給電部6およびn型ウエル給電部7をフォトレジストで覆わないので、フォトレジストによるシャドウイング効果を回避することができる。これにより、p型ウエル給電部6の近傍のnチャネル型MISFET形成領域およびn型ウエル給電部7の近傍のpチャネル型MISFET形成領域にもLDD構造およびポケット構造を形成することができるので、基本セル(BC)のサイズを縮小したときにnチャネル型MISFETおよびpチャネル型MISFETのホットキャリア効果およびパンチスルー現象を抑制することができる。
【0050】
(5)フォトレジストのマスクパターンを変更するだけでシャドウイング効果を回避することができるので、斜めイオン注入時にウエル給電部をフォトレジストで覆うプロセスに比べて工程数が増加することもない。
【0051】
(実施の形態2)
本実施の形態では、前記CMOSゲートアレイの基本セル(BC)を構成するnチャネル型MISFETとpチャネル型MISFETのそれぞれを前記実施の形態1とは異なる方法でLDD構造およびポケット構造にする。
【0052】
まず、図15および図16に示すように、n型ウエル3のpチャネル型MISFET形成領域の表面をフォトレジスト24で覆い、斜めイオン注入法でn型不純物(P)とp型不純物(B)を順次打ち込むことにより、ゲート電極4Aの両側のp型ウエル2にn- 型半導体領域9Aとp型半導体領域(ポケット)10Aとを形成する。このとき、p型ウエル給電部6のp型ウエル2にもn型不純物とp型不純物とが打ち込まれ、n- 型半導体領域9Bとp型半導体領域10Bとが形成される。また、n型ウエル給電部7のn型ウエル3にもn型不純物とp型不純物とが打ち込まれ、n- 型半導体領域9Cとp型半導体領域10Cとが形成される。
【0053】
上記n型不純物およびp型不純物の打ち込みは、半導体基板1の上方から見て90度ずつ異なる4方向からそれぞれ1回あるいは2回ずつ行う。n型不純物およびp型不純物の打ち込み条件は、前記実施の形態1と同じである。
【0054】
次に、フォトレジスト24を除去した後、図17および図18に示すように、p型ウエル2のnチャネル型MISFET形成領域の表面をフォトレジスト25で覆い、斜めイオン注入法でn型ウエル3にp型不純物(BF2)とn型不純物(P)とを順次打ち込むことにより、ゲート電極4Bの両側のn型ウエル3にp- 型半導体領域11Aとn型半導体領域(ポケット)12Aとを形成する。
【0055】
このとき、n型ウエル給電部7のn型ウエル3にもp型不純物とn型不純物とが打ち込まれ、先に形成されたn- 型半導体領域9Cとp型半導体領域10Cが打ち消される。また、p型ウエル給電部6のp型ウエル2にもn型不純物とp型不純物とが打ち込まれ、先に形成されたn- 型半導体領域9Bとp型半導体領域10Bとが打ち消される。
【0056】
上記p型不純物およびn型不純物の打ち込みは、半導体基板1の上方から見て90度ずつ異なる4方向からそれぞれ1回あるいは2回ずつ行う。n型不純物およびp型不純物の打ち込み条件は、前記実施の形態1と同じである。
【0057】
次に、フォトレジスト25を除去した後、図19および図20に示すように、ゲート電極4A、4Bの側壁に酸化シリコンのサイドウォールスペーサ15を形成し、次いでpチャネル型MISFET形成領域のn型ウエル3、p型ウエル給電部6のp型ウエル2のそれぞれの表面をフォトレジスト26で覆い、nチャネル型MISFET形成領域のp型ウエル2およびn型ウエル給電部7のn型ウエル3にn型不純物(As)を打ち込んでn+ 型半導体領域(nチャネル型MISFETのソース、ドレイン領域)13Aおよびn+ 型半導体領域13B(ウエル給電部半導体領域)を形成する。n型不純物の打ち込み条件は、前記実施の形態1と同じである。
【0058】
図21は、n型ウエル給電部7の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはn+ 型半導体領域13Bを形成するためにドープされたn型不純物の他、nチャネル型MISFETのn- 型半導体領域9Aを形成する際にドープされたn型不純物(n-LDD)およびp型半導体領域(ポケット)10Aを形成する際にドープされたn型不純物(p-pocket) 、pチャネル型MISFETのp- 型半導体領域11Aを形成する際にドープされたp型不純物(p-LDD)およびn型半導体領域(ポケット)12Aを形成する際にドープされたn型不純物(n-pocket) が存在するが、n+ 型半導体領域(ウエル給電部半導体領域)13Bをp型不純物(p-LDDおよびp-pocket)によって形成される半導体領域よりも深く形成することにより、n+ 型半導体領域13Bとn型ウエル3との接続が確保できるので、n+ 型半導体領域13Bを通じて確実にn型ウエル3に固定電位を供給することができる。
【0059】
次に、フォトレジスト26を除去した後、図22および図23に示すように、nチャネル型MISFET形成領域のp型ウエル2、n型ウエル給電部7のn型ウエル3のそれぞれの表面をフォトレジスト27で覆い、pチャネル型MISFET形成領域のn型ウエル3およびp型ウエル給電部6のp型ウエル2にp型不純物(BF2)を打ち込んでp+ 型半導体領域(pチャネル型MISFETのソース、ドレイン領域)14Aおよびp+ 型半導体領域14B(ウエル給電部半導体領域)を形成する。p型不純物の打ち込み条件は、前記実施の形態1と同じである。
【0060】
図24は、p型ウエル給電部6の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはp+ 型半導体領域14Bを形成するためにドープされたp型不純物の他、nチャネル型MISFETのn- 型半導体領域9Aを形成する際にドープされたn型不純物(n-LDD)およびp型半導体領域(ポケット)10Aを形成する際にドープされたn型不純物(p-pocket) 、pチャネル型MISFETのp- 型半導体領域11Aを形成する際にドープされたp型不純物(p-LDD)およびn型半導体領域(ポケット)12Aを形成する際にドープされたn型不純物(n-pocket) が存在するが、p+ 型半導体領域(ウエル給電部半導体領域)14Bをn型不純物(n-LDDおよびn-pocket)によって形成される半導体領域よりも深く形成することにより、p+ 型半導体領域14Bとp型ウエル2との接続が確保できるので、p+ 型半導体領域14Bを通じて確実にp型ウエル2に固定電位を供給することができる。
【0061】
次に、フォトレジスト27を除去し、次いでnチャネル型MISFET、pチャネル型MISFETのそれぞれのソース、ドレイン領域の表面、およびp型ウエル給電部6、n型ウエル給電部7の表面の酸化シリコン膜(ゲート酸化膜5)をエッチングで除去した後、図25に示すように、この領域にTiシリサイド層28を形成し、コンタクト抵抗を低減する。
【0062】
Tiシリサイド層28は、半導体基板1上にスパッタリング法でTi膜を堆積し、熱処理によってシリコン(p型ウエル2、n型ウエル3)との界面にシリサイド反応を生じさせて形成する。本実施の形態では、nチャネル型MISFETのソース、ドレイン領域(n+ 型半導体領域13A)、pチャネル型MISFETのソース、ドレイン領域(p+ 型半導体領域14A)、p型ウエル給電部6のp+ 型半導体領域14Bおよびn型ウエル給電部7のn+ 型半導体領域13Bが比較的深く形成されるので、Tiシリサイド層28の突き抜け(接合破壊)によるリーク電流の増加を有効に防止することができる。
【0063】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0064】
前記実施の形態では、CMOSゲートアレイに適用した場合について説明したが、本発明の製造方法はこれに限定されるものではなく、MISFET形成領域の近傍にウエル給電部が配置されるCMOSデバイスすべてに適用することができる。
【0065】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0066】
(1)斜めイオン注入法を用いてLDD構造を形成することにより、MISFETのホットキャリア耐性を向上させることができる。
【0067】
(2)斜めイオン注入法を用いてポケット構造を形成することにより、MISFETのパンチスルー耐性を向上させることができる。
【0068】
(3)斜めイオン注入時のフォトレジストによるシャドウイング効果を回避することができるので、MISFETを微細化した際にホットキャリア効果およびパンチスルー現象を有効に抑制することができる。
【0069】
(4)ウエル給電部半導体領域を異なる導電型の半導体領域よりも深く形成することにより、ウエル給電部半導体領域とウエルとの接続を確保することができるので、ウエルに固定電位を確実に供給することができる。
【0070】
(5)上記(1)〜(4)により、MOSデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることができる。
【図面の簡単な説明】
【図1】実施の形態1によるCMOSゲートアレイの基本セル(製造工程の途中における基本セル)を示す平面図である。
【図2】実施の形態1によるCMOSゲートアレイの基本セル(製造工程の途中における基本セル)を示す断面図である。
【図3】実施の形態1によるCMOSゲートアレイの論理部の部分平面図である。
【図4】実施の形態1によるCMOSゲートアレイの製造方法を示す平面図である。
【図5】実施の形態1によるCMOSゲートアレイの製造方法を示す断面図である。
【図6】実施の形態1によるCMOSゲートアレイの製造方法を示す平面図である。
【図7】実施の形態1によるCMOSゲートアレイの製造方法を示す断面図である。
【図8】実施の形態1によるCMOSゲートアレイの製造方法を示す平面図である。
【図9】実施の形態1によるCMOSゲートアレイの製造方法を示す断面図である。
【図10】(a)はn型ウエル給電部のn型ウエルを拡大した断面図、(b)はn型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図11】n型ウエル給電部半導体領域を異なる導電型の半導体領域よりも浅く形成した場合の不純物濃度分布を示すグラフである。
【図12】実施の形態1によるCMOSゲートアレイの製造方法を示す平面図である。
【図13】実施の形態1によるCMOSゲートアレイの製造方法を示す断面図である。
【図14】(a)はp型ウエル給電部のp型ウエルを拡大した断面図、(b)はp型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図15】実施の形態2によるCMOSゲートアレイの製造方法を示す平面図である。
【図16】実施の形態2によるCMOSゲートアレイの製造方法を示す断面図である。
【図17】実施の形態2によるCMOSゲートアレイの製造方法を示す平面図である。
【図18】実施の形態2によるCMOSゲートアレイの製造方法を示す断面図である。
【図19】実施の形態2によるCMOSゲートアレイの製造方法を示す平面図である。
【図20】実施の形態2によるCMOSゲートアレイの製造方法を示す断面図である。
【図21】n型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図22】実施の形態2によるCMOSゲートアレイの製造方法を示す平面図である。
【図23】実施の形態2によるCMOSゲートアレイの製造方法を示す断面図である。
【図24】n型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図25】実施の形態2によるCMOSゲートアレイの製造方法を示す断面図である。
【図26】本発明者が検討したCMOSゲートアレイの基本セルを示す平面図である。
【図27】本発明者が検討したCMOSゲートアレイの基本セルを示す断面図である。
【図28】本発明者が検討したCMOSゲートアレイの製造方法を示す平面図である。
【図29】本発明者が検討したCMOSゲートアレイの製造方法を示す断面図である。
【図30】本発明者が検討したCMOSゲートアレイの製造方法を示す平面図である。
【図31】本発明者が検討したCMOSゲートアレイの製造方法を示す断面図である。
【図32】本発明者が検討したCMOSゲートアレイの製造方法を示す平面図である。
【図33】本発明者が検討したCMOSゲートアレイの製造方法を示す断面図である。
【図34】本発明者が検討したCMOSゲートアレイの製造方法を示す平面図である。
【図35】本発明者が検討したCMOSゲートアレイの製造方法を示す断面図である。
【図36】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する平面図である。
【図37】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する断面図である。
【図38】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する斜視図である。
【符号の説明】
1 半導体基板
2 p型ウエル
3 n型ウエル
4A ゲート電極
4B ゲート電極
5 ゲート酸化膜
6 p型ウエル給電部
7 n型ウエル給電部
8 フィールド酸化膜
9A n- 型半導体領域
9B n- 型半導体領域
10A p型半導体領域(ポケット)
10B p型半導体領域
11A p- 型半導体領域
11B p- 型半導体領域
12A n型半導体領域(ポケット)
12B n型半導体領域
13A n+ 型半導体領域(ソース、ドレイン領域)
13B n+ 型半導体領域(ウエル給電部半導体領域)
14A p+ 型半導体領域(ソース、ドレイン領域)
14B p+ 型半導体領域(ウエル給電部半導体領域)
15 サイドウォールスペーサ
20 フォトレジスト
21 フォトレジスト
22 フォトレジスト
23 フォトレジスト
24 フォトレジスト
25 フォトレジスト
26 フォトレジスト
27 フォトレジスト
28 Tiシリサイド層
51 半導体基板
52 p型ウエル
53 n型ウエル
54A ゲート電極
54B ゲート電極
55 ゲート酸化膜
56 p型ウエル給電部
57 n型ウエル給電部
58 フィールド酸化膜
59 n- 型半導体領域
60 p型半導体領域(ポケット)
61 p- 型半導体領域
62 n型半導体領域(ポケット)
63A n+ 型半導体領域(ソース、ドレイン領域)
63B n+ 型半導体領域(ウエル給電部半導体領域)
64A p+ 型半導体領域(ソース、ドレイン領域)
64B p+ 型半導体領域(ウエル給電部半導体領域)
65 サイドウォールスペーサ
70 フォトレジスト
71 フォトレジスト
72 フォトレジスト
73 フォトレジスト
BC 基本セル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to the manufacture of a semiconductor integrated circuit device having a CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor).
[0002]
[Prior art]
As problems that occur when the MISFET is miniaturized, a hot carrier effect and a punch-through phenomenon are known.
[0003]
The hot carrier effect is caused by channel hot electrons accelerated by a high electric field generated in the pinch-off region near the drain region, entering the gate oxide film beyond the barrier at the Si substrate-gate oxide interface, or by impact ionization. This is a phenomenon that generates more electrons. Electrons that have entered the gate oxide film cause characteristics degradation such as fluctuations in threshold voltage and reduction in mutual conductance. Electrons generated by impact ionization can cause substrate current to lower the breakdown voltage of the drain region. In the case of CMOSFET, it becomes a latch-up trigger current.
[0004]
As a countermeasure for the hot carrier effect, a low impurity concentration n for the purpose of relaxing a high electric field between the drain region and the channel region is used.-Type semiconductor region (p in the case of p-channel type MISFET)-LDD (Lightly doped drain) structure that forms a type semiconductor region ("Design and characteristics of the lightly doped drain-source (LDD) insulated gate field effect transistor" IEEE Trans. Electron Devices, ED-27,8 pp.1359-1367 (1980)).
[0005]
In order to form an MISFET having an LDD structure, an impurity is usually ion-implanted into a substrate using a gate electrode as a mask.-After forming a type semiconductor region, and then forming a side wall spacer (side wall spacer) with an insulating film on the side wall of the gate electrode, ions are implanted into the substrate using the gate electrode and the side wall spacer as a mask. n+A method of forming a type semiconductor region (source, drain region) is used.
[0006]
Further, recently, impurities are ion-implanted from a direction oblique to the main surface of the semiconductor substrate.-A technique for forming a type semiconductor region is used ("Device Reliability and Optimization on Halo MOSFET's" IEEE Trans. Electron Devices, pp.271-275 (1995)). When this oblique ion implantation technique is used, impurities are also implanted under the end of the gate electrode, so that the n partially overlaps the gate electrode.-Type semiconductor regions can be formed, and the hot carrier effect can be expected to be effectively suppressed.
[0007]
On the other hand, when the depletion layer in the drain region approaches the source region due to the miniaturization of the MISFET, the punch-through phenomenon decreases the height of the potential barrier in the vicinity of the source region, so that the source, This is a phenomenon in which a current flows between the drain regions, and causes problems such as a decrease in breakdown voltage of the drain region and an increase in leakage current.
[0008]
As one of countermeasures against the punch-through phenomenon, a diffusion layer structure called p-pocket has been proposed ("Halo Doping Effects in Submicron DI-LDD Device Design" IEDM International Electron Device Meetings, pp.230-233). (1985)). This is a technique for forming a p-type semiconductor region (in the case of a p-channel MISFET, an n-type semiconductor region) on the substrate below the source and drain regions, thereby suppressing the spread of depletion layers in the source and drain regions. is there.
[0009]
Japanese Patent Application Laid-Open No. 60-35561 relates to a method of manufacturing a CMOSFET in which an n-channel MISFET is formed on a part of a p-type semiconductor substrate and a p-channel MISFET is formed on an n-type well provided on the other part. Is. Here, the source and drain forming impurities (p-type impurities) of the p-channel MISFET are ion-implanted into the source and drain regions of the p-channel MISFET and n-channel MISFET from the direction perpendicular to the main surface of the substrate. Next, after the regions other than the source and drain regions of the n-channel type MISFET are covered with a photoresist, the source and drain forming impurities (n-type impurities) are applied to the main surface of the substrate in the source and drain regions of the n-channel type MISFET. On the other hand, p-pockets are formed in the n-channel MISFET by ion implantation from the vertical direction.
[0010]
[Problems to be solved by the invention]
The present inventor has studied a process for forming the LDD structure and the pocket structure described above by using an oblique ion implantation technique in order to suppress the hot carrier effect and the punch-through phenomenon that become problems when the MISFET is miniaturized.
[0011]
Here, a basic cell (Basic Cell) of a CMOS gate array as shown in FIG. 26 (plan view) and FIG. 27 (cross-sectional view) will be described as an example.
[0012]
A basic cell (BC) of the CMOS gate array is composed of a predetermined number of n-channel MISFETs and p-channel MISFETs. The n-channel type MISFET is formed in a p-
[0013]
A power supply unit (p-type well power supply unit 56) for supplying a predetermined fixed potential to the p-
[0014]
The n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) can be formed into the LDD structure and the pocket structure with the minimum number of steps by adopting the following process.
[0015]
First, as shown in FIGS. 28 and 29, the surface of the n-
[0016]
Next, after removing the
[0017]
Next, after removing the
[0018]
Next, after removing the
[0019]
However, when the above process is adopted, it has been found that the characteristics of the MISFET deteriorate due to the shadowing effect of the photoresist used during oblique ion implantation.
[0020]
That is, when ion implantation is performed from an oblique direction, ion implantation is performed once or twice from four directions that differ by 90 degrees as viewed from above the semiconductor substrate in order to prevent a shadowing effect due to the gate electrode. In this way, impurities are implanted only in two directions in the semiconductor substrate near the side wall of the gate electrode due to the shadowing effect by the gate electrode, but impurities are implanted equally in all four directions in the other regions. Because it is.
[0021]
However, in the above-described process (FIGS. 27 and 28), the surface of the p-type well
[0022]
One method for preventing the shadowing effect due to the above-described photoresist is to arrange the p-type well
S = H × tan θ × cos φ + α
The shadowing effect due to the photoresist can be surely prevented by setting it to a value not less than
[0023]
However, in the above method, since the occupied area per basic cell is increased by the distance between the well power feeding portion and the MISFET formation region, it is difficult to highly integrate the CMOS gate array.
[0024]
As described above, in the process of forming the CMOSFET having the LDD structure and the pocket structure using the oblique ion implantation technique, the device is highly integrated and the transistor characteristics are highly reliable due to the shadowing effect by the photoresist covering the well power feeding portion. It will be difficult to achieve both of them. Although a CMOS gate array has been described here as an example, the problem pointed out here is a problem common to all CMOS devices in which a well power feeding portion is disposed in the vicinity of a MISFET formation region.
[0025]
An object of the present invention is to provide a technology capable of achieving both high integration of CMOS devices and high reliability of transistor characteristics.
[0026]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0027]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0028]
The manufacturing method of the CMOSFET of the present invention is as follows:
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the n-type well with a first photoresist, n-type impurities and p-type impurities are obliquely applied to the element formation region of the p-type well and the p-type well feeding portion adjacent thereto. By implanting, a low concentration n is applied to the p-type well and the p-type well feeding portion on both sides of the gate electrode of the n-channel MISFET.−Forming a semiconductor region and a p-type pocket region,
(C) After the surface of the p-type well is covered with a second photoresist, p-type impurities and n-type impurities are obliquely applied to the n-type well element forming region and the n-type well feeding portion adjacent thereto. By implanting, the n-type well on both sides of the gate electrode of the p-channel type MISFET and the n-type well power feeding portion have a low concentration of p.−Forming a semiconductor region and an n-type pocket region,
(D) After covering the surface of the element formation region of the n-type well and the surface of the p-type well power supply portion with a third photoresist, the element formation region of the n-type well power supply portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type well and the n-type well feeding portion on both sides of the gate electrode of the n-channel MISFETp − Type semiconductor regionDeeper n concentration+Forming a semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with a fourth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFETn − Type semiconductor regionDeeper high concentration p+Forming a type semiconductor region.
[0029]
The manufacturing method of the CMOSFET of the present invention is as follows:
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the element formation region of the n-type well with a fifth photoresist, an n-type well power feeding portion adjacent to the element formation region of the n-type well, and an element formation region of the p-type well A p-type impurity and an n-type impurity are implanted into an adjacent p-type well power feeding portion in an oblique direction, whereby the p-type well and the p-type well on both sides of the gate electrode of the n-type well MISFET and the p-type well are formed. Low concentration n in the mold well power supply−Forming a semiconductor region and a p-type pocket region,
(C) After covering the surface of the element formation region of the p-type well with a sixth photoresist, the p-type well power supply unit, the n-type well element formation region, and the n-type well power supply unitP-type impurities and n-type impurities from an oblique directionBy implanting, the n-type well power feeding part and the n-type well and the n-type well power feeding part on both sides of the gate electrode of the p-channel MISFET have a low concentration of p.−Forming a semiconductor region and an n-type pocket region,
(D) After covering the surface of the element forming region of the n-type well and the surface of the p-type well feeding portion with a seventh photoresist, the element forming region of the n-type well feeding portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type pocket region and the low-concentration p are formed in the p-type well and the n-type well power feeding portion on both sides of the gate electrode of the n-channel MISFET.−N of a high concentration deeper than the type semiconductor region+Forming a semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with an eighth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, the n-type pocket region and the low-concentration n are formed in the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET.−High concentration p deeper than type semiconductor region+Forming a semiconductor region,
Is included.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0031]
(Embodiment 1)
FIG. 1 is a plan view showing a basic cell (basic cell in the middle of a manufacturing process) of a CMOS gate array according to the present embodiment, and FIG. 2 is a sectional view of the same.
[0032]
p-A p-
[0033]
In the vicinity of the n-channel MISFET formation region, a p-type well
[0034]
For example, as shown in FIG. 3, the logic part of the CMOS gate array is configured by a spread system in which basic cells (BC) are arranged on the entire surface of the substrate without any gap. In the spread gate array, the wiring area can be freely set, so that higher integration is easier than the fixed channel gate array in which the wiring area is fixed.
[0035]
Next, a process for making the n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) into an LDD structure and a pocket structure will be described.
[0036]
First, as shown in FIGS. 4 and 5, the p-channel MISFET formation region of the n-
[0037]
The implantation of the n-type impurity and the p-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The order of implantation of the n-type impurity and the p-type impurity is arbitrary. The n-type impurity implantation conditions are an incident angle of 45 to 55 degrees, an implantation energy of 45 keV, and a dose amount of 1 × 10.13/cm2And At this time, n-The impurity concentration of the
[0038]
Next, after removing the
[0039]
The implantation of the n-type impurity is performed by using an oblique ion implantation method once or twice from four directions which are different by 90 degrees as viewed from above the semiconductor substrate 1. The order of implantation of the n-type impurity and the p-type impurity is arbitrary. The p-type impurity implantation conditions are as follows:
[0040]
Next, after removing the
[0041]
Here, the implantation of the n-type impurity is caused by n in the n-type well power feeding unit 7.+
[0042]
FIG. 10A is an enlarged cross-sectional view of the n-type well 3 of the n-type well
[0043]
On the other hand, n+P
[0044]
Next, after removing the
[0045]
Here, the implantation of the p-type impurity is caused by the p-type well feeding portion 6 p+
[0046]
FIG. 14A is an enlarged cross-sectional view of the p-type well 2 of the p-type well
[0047]
According to the present embodiment in which each of the n-channel MISFET and the p-channel MISFET is made into an LDD structure and a pocket structure by the above-described process,
(1) n of n-channel type MISFET using oblique ion implantation method-
[0048]
(2) By using the oblique ion implantation method, the p-type semiconductor region (pocket) 10A of the n-channel type MISFET and the n-type semiconductor region (pocket) 12A of the p-channel type MISFET are formed.-
[0049]
(4) Since the p-type well
[0050]
(5) Since the shadowing effect can be avoided only by changing the mask pattern of the photoresist, the number of steps does not increase compared to the process of covering the well power supply portion with the photoresist during oblique ion implantation.
[0051]
(Embodiment 2)
In this embodiment, each of the n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) of the CMOS gate array is formed into an LDD structure and a pocket structure by a method different from that in the first embodiment.
[0052]
First, as shown in FIGS. 15 and 16, the surface of the p-channel MISFET formation region of the n-
[0053]
The implantation of the n-type impurity and the p-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The implantation conditions for the n-type impurity and the p-type impurity are the same as those in the first embodiment.
[0054]
Next, after removing the
[0055]
At this time, the p-type impurity and the n-type impurity are also implanted into the n-type well 3 of the n-type well
[0056]
The implantation of the p-type impurity and the n-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The implantation conditions for the n-type impurity and the p-type impurity are the same as those in the first embodiment.
[0057]
Next, after removing the
[0058]
FIG. 21 is a graph showing an impurity concentration distribution along the depth direction of the n-type well
[0059]
Next, after removing the
[0060]
FIG. 24 is a graph showing an impurity concentration distribution along the depth direction of the p-type well
[0061]
Next, the
[0062]
The
[0063]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0064]
In the above-described embodiment, the case where the present invention is applied to a CMOS gate array has been described. However, the manufacturing method of the present invention is not limited to this, and is applied to all CMOS devices in which a well power feeding portion is disposed in the vicinity of a MISFET formation region. Can be applied.
[0065]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0066]
(1) Hot carrier resistance of the MISFET can be improved by forming the LDD structure using the oblique ion implantation method.
[0067]
(2) The punch-through resistance of the MISFET can be improved by forming the pocket structure using the oblique ion implantation method.
[0068]
(3) Since the shadowing effect due to the photoresist during oblique ion implantation can be avoided, the hot carrier effect and the punch-through phenomenon can be effectively suppressed when the MISFET is miniaturized.
[0069]
(4) By forming the well power feeding portion semiconductor region deeper than the semiconductor regions of different conductivity types, the connection between the well power feeding portion semiconductor region and the well can be ensured, so that a fixed potential is reliably supplied to the well. be able to.
[0070]
(5) With the above (1) to (4), it is possible to achieve both high integration of MOS devices and high reliability of transistor characteristics.
[Brief description of the drawings]
FIG. 1 is a plan view showing a basic cell (basic cell in the middle of a manufacturing process) of a CMOS gate array according to a first embodiment;
FIG. 2 is a cross-sectional view showing a basic cell (basic cell in the middle of a manufacturing process) of the CMOS gate array according to the first embodiment.
FIG. 3 is a partial plan view of a logic part of the CMOS gate array according to the first embodiment.
4 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
5 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
6 is a plan view showing the method for manufacturing the CMOS gate array according to the first embodiment; FIG.
7 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
8 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
FIG. 9 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment.
10A is an enlarged cross-sectional view of an n-type well of an n-type well power feeding portion, and FIG. 10B is a graph showing an impurity concentration distribution along the depth direction of the n-type well power feeding portion.
FIG. 11 is a graph showing an impurity concentration distribution when an n-type well feeder semiconductor region is formed shallower than a semiconductor region of a different conductivity type.
12 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
13 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
14A is an enlarged cross-sectional view of a p-type well of a p-type well power feeding portion, and FIG. 14B is a graph showing an impurity concentration distribution along the depth direction of the p-type well power feeding portion.
15 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
16 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
17 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
18 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 19 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment.
20 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 21 is a graph showing an impurity concentration distribution along a depth direction of an n-type well power feeding unit.
22 is a plan view showing the method for manufacturing the CMOS gate array according to the second embodiment; FIG.
FIG. 23 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment.
FIG. 24 is a graph showing an impurity concentration distribution along a depth direction of an n-type well power feeding unit.
25 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 26 is a plan view showing a basic cell of a CMOS gate array examined by the present inventors.
FIG. 27 is a cross-sectional view showing a basic cell of a CMOS gate array examined by the present inventors.
FIG. 28 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 29 is a cross-sectional view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 30 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 31 is a cross-sectional view showing a CMOS gate array manufacturing method examined by the present inventors.
FIG. 32 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 33 is a cross-sectional view showing a method of manufacturing a CMOS gate array studied by the present inventors.
FIG. 34 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 35 is a cross-sectional view showing a CMOS gate array manufacturing method examined by the present inventors.
FIG. 36 is a plan view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
FIG. 37 is a cross-sectional view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
FIG. 38 is a perspective view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
[Explanation of symbols]
1 Semiconductor substrate
2 p-type well
3 n-type well
4A Gate electrode
4B Gate electrode
5 Gate oxide film
6 p-type well feeder
7 n-type well feeder
8 Field oxide film
9A n-Type semiconductor region
9B n-Type semiconductor region
10A p-type semiconductor region (pocket)
10B p-type semiconductor region
11A p-Type semiconductor region
11B p-Type semiconductor region
12A n-type semiconductor region (pocket)
12B n-type semiconductor region
13A n+Type semiconductor regions (source and drain regions)
13B n+Type semiconductor region (semiconductor region of well feeding part)
14A p+Type semiconductor regions (source and drain regions)
14B p+Type semiconductor region (semiconductor region of well feeding part)
15 Sidewall spacer
20 photoresist
21 photoresist
22 photoresist
23 photoresist
24 photoresist
25 photoresist
26 photoresist
27 photoresist
28 Ti silicide layer
51 Semiconductor substrate
52 p-type well
53 n-type well
54A Gate electrode
54B Gate electrode
55 Gate oxide film
56 p-type well feeder
57 n-type well feeder
58 Field oxide film
59 n-Type semiconductor region
60 p-type semiconductor region (pocket)
61 p-Type semiconductor region
62 n-type semiconductor region (pocket)
63A n+Type semiconductor regions (source and drain regions)
63B n+Type semiconductor region (semiconductor region of well feeding part)
64A p+Type semiconductor regions (source and drain regions)
64B p+Type semiconductor region (semiconductor region of well feeding part)
65 Sidewall spacer
70 photoresist
71 photoresist
72 photoresist
73 photoresist
BC basic cell
Claims (7)
(a)半導体基板の主面にp型ウエルとn型ウエルを形成した後、前記p型ウエルの素子形成領域にnチャネル型MISFETのゲート電極を形成し、前記n型ウエルの素子形成領域にpチャネル型MISFETのゲート電極を形成する工程、
(b)前記n型ウエルの表面を第1のフォトレジストで覆った後、前記p型ウエルの素子形成領域とこれに隣接するp型ウエル給電部に斜め方向からn型不純物とp型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記p型ウエル給電部に低濃度のn−型半導体領域とp型ポケット領域を形成する工程、
(c)前記p型ウエルの表面を第2のフォトレジストで覆った後、前記n型ウエルの素子形成領域とこれに隣接するn型ウエル給電部にp型不純物とn型不純物を斜め方向から打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記n型ウエル給電部に低濃度のp−型半導体領域とn型ポケット領域を形成する工程、
(d)前記n型ウエルの素子形成領域の表面と前記p型ウエル給電部の表面を第3のフォトレジストで覆った後、前記n型ウエル給電部と前記p型ウエルの素子形成領域にほぼ垂直方向からn型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記n型ウエル給電部に前記p − 型半導体領域よりも深い高濃度のn+型半導体領域を形成する工程、
(e)前記p型ウエルの素子形成領域の表面と前記n型ウエル給電部の表面を第4のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域にほぼ垂直方向からp型不純物を打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記p型ウエル給電部に前記n − 型半導体領域よりも深い高濃度のp+型半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device having an n-channel MISFET and a p-channel MISFET,
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the n-type well with a first photoresist, n-type impurities and p-type impurities are obliquely applied to the element formation region of the p-type well and the p-type well feeding portion adjacent thereto. Forming a low-concentration n − -type semiconductor region and a p-type pocket region in the p-type well and the p-type well feeding portion on both sides of the gate electrode of the n-channel MISFET by implanting;
(C) After the surface of the p-type well is covered with a second photoresist, p-type impurities and n-type impurities are obliquely applied to the n-type well element forming region and the n-type well feeding portion adjacent thereto. Forming a low-concentration p − -type semiconductor region and an n-type pocket region in the n-type well and the n-type well feeding portion on both sides of the gate electrode of the p-channel MISFET by implanting;
(D) After covering the surface of the element formation region of the n-type well and the surface of the p-type well power supply portion with a third photoresist, the element formation region of the n-type well power supply portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, a high-concentration n + -type semiconductor deeper than the p − -type semiconductor region in the p-type well and the n-type well feeding portion on both sides of the gate electrode of the n-channel MISFET. Forming a region;
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with a fourth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, a high-concentration p + -type semiconductor deeper than the n − -type semiconductor region is formed in the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET. Forming a region;
A method for manufacturing a semiconductor integrated circuit device, comprising:
(a)半導体基板の主面にp型ウエルとn型ウエルを形成した後、前記p型ウエルの素子形成領域にnチャネル型MISFETのゲート電極を形成し、前記n型ウエルの素子形成領域にpチャネル型MISFETのゲート電極を形成する工程、
(b)前記n型ウエルの素子形成領域の表面を第5のフォトレジストで覆った後、前記n型ウエルの素子形成領域に隣接するn型ウエル給電部と前記p型ウエルの素子形成領域とこれに隣接するp型ウエル給電部にp型不純物とn型不純物を斜め方向から打ち込むことにより、前記n型ウエル給電部と前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記p型ウエル給電部に低濃度のn−型半導体領域とp型ポケット領域を形成する工程、
(c)前記p型ウエルの素子形成領域の表面を第6のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域と前記n型ウエル給電部に斜め方向からp型不純物とn型不純物を打ち込むことにより、前記n型ウエル給電部と前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記n型ウエル給電部に低濃度のp−型半導体領域とn型ポケット領域を形成する工程、
(d)前記n型ウエルの素子形成領域の表面と前記p型ウエル給電部の表面を第7のフォトレジストで覆った後、前記n型ウエル給電部と前記p型ウエルの素子形成領域にほぼ垂直方向からn型不純物を打ち込むことにより、前記nチャネル型MISFETのゲート電極の両側の前記p型ウエルと前記n型ウエル給電部に前記p型ポケット領域および前記低濃度のp−型半導体領域よりも深い高濃度のn+型半導体領域を形成する工程、
(e)前記p型ウエルの素子形成領域の表面と前記n型ウエル給電部の表面を第8のフォトレジストで覆った後、前記p型ウエル給電部と前記n型ウエルの素子形成領域にほぼ垂直方向からp型不純物を打ち込むことにより、前記pチャネル型MISFETのゲート電極の両側の前記n型ウエルと前記p型ウエル給電部に前記n型ポケット領域および前記低濃度のn−型半導体領域よりも深い高濃度のp+型半導体領域を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device having an n-channel MISFET and a p-channel MISFET,
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the element formation region of the n-type well with a fifth photoresist, an n-type well power feeding portion adjacent to the element formation region of the n-type well, and an element formation region of the p-type well A p-type impurity and an n-type impurity are implanted obliquely into a p-type well feeding portion adjacent to the n-type well feeding portion, the p-type well on both sides of the gate electrode of the n-channel type MISFET, and the p-type well. Forming a low-concentration n − type semiconductor region and a p-type pocket region in the type well power feeding portion;
(C) After covering the surface of the element forming region of the p-type well with a sixth photoresist, the p-type well feeding portion, the element forming region of the n-type well, and the n-type well feeding portion are obliquely viewed. By implanting a p-type impurity and an n-type impurity, low concentration p − -type semiconductor regions are formed in the n-type well power feeding part and the n-type well and the n-type well power feeding part on both sides of the gate electrode of the p-channel MISFET. And forming an n-type pocket region,
(D) After covering the surface of the element forming region of the n-type well and the surface of the p-type well feeding portion with a seventh photoresist, the element forming region of the n-type well feeding portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type well and the n-type well power feeding portion on both sides of the gate electrode of the n-channel MISFET are supplied with the p-type pocket region and the low-concentration p − -type semiconductor region. Forming a deep high concentration n + type semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with an eighth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting p-type impurities from the vertical direction, the n-type pocket region and the low-concentration n − -type semiconductor region are formed on the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET. Forming a deep high concentration p + type semiconductor region,
A method for manufacturing a semiconductor integrated circuit device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02074996A JP4068671B2 (en) | 1996-02-07 | 1996-02-07 | Manufacturing method of semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02074996A JP4068671B2 (en) | 1996-02-07 | 1996-02-07 | Manufacturing method of semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09213809A JPH09213809A (en) | 1997-08-15 |
JP4068671B2 true JP4068671B2 (en) | 2008-03-26 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP4068671B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003158136A (en) | 2001-11-26 | 2003-05-30 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
-
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- 1996-02-07 JP JP02074996A patent/JP4068671B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09213809A (en) | 1997-08-15 |
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Legal Events
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A977 | Report on retrieval |
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|
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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