JP4068671B2

JP4068671B2 - Manufacturing method of semiconductor integrated circuit device

Info

Publication number: JP4068671B2
Application number: JP02074996A
Authority: JP
Inventors: 健一菊島; 勝彦一瀬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-02-07
Filing date: 1996-02-07
Publication date: 2008-03-26
Anticipated expiration: 2016-02-07
Also published as: JPH09213809A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor)を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴを微細化したときに生じる問題として、ホットキャリア(hot carrier) 効果やパンチスルー(punch-through) 現象が知られている。
【０００３】
ホットキャリア効果は、ドレイン領域近傍のピンチオフ(pinch-off) 領域に生じる高電界によって加速されたチャネルホットエレクトロンがＳｉ基板−ゲート酸化膜界面の障壁を越えてゲート酸化膜中に入り込んだり、衝突電離によってさらに多くのエレクトロンを発生させたりする現象である。ゲート酸化膜中に入り込んだエレクトロンは、しきい値電圧の変動、相互コンダクタンスの低下といった特性劣化を引き起こし、衝突電離によって発生したエレクトロンは、基板電流となってドレイン領域のブレークダウン電圧を低下させたり、ＣＭＯＳＦＥＴの場合にはラッチアップのトリガ電流となったりする。
【０００４】
上記ホットキャリア効果の対策としては、ドレイン領域とチャネル領域との間に高電界の緩和を目的とした低不純物濃度のｎ^-型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｐ^-型半導体領域）を形成するＬＤＤ(Lightly doped drain) 構造が周知である("Design and characteristics of the lightly doped drain-source(LDD) insulated gate field effect transistor" IEEE Trans. Electron Devices, ED-27,8 pp.1359-1367(1980)) 。
【０００５】
ＬＤＤ構造のＭＩＳＦＥＴを形成するには、通常ゲート電極をマスクにして基板に不純物をイオン注入することによりｎ^-型半導体領域を形成し、次いでゲート電極の側壁に絶縁膜でサイドウォールスペーサ(side wall spacer)を形成した後、ゲート電極とこのサイドウォールスペーサとをマスクにして基板に不純物をイオン注入することによりｎ⁺型半導体領域（ソース、ドレイン領域）を形成する方法が用いられている。
【０００６】
また最近では、半導体基板の主面に対して斜めの方向から不純物をイオン注入してｎ^-型半導体領域を形成する技術が用いられている("Device Reliability and Optimization on Halo MOSFET's" IEEE Trans. Electron Devices, pp.271-275(1995)) 。この斜めイオン注入技術を利用すると、ゲート電極の端部下にも不純物が打ち込まれるので、一部がゲート電極とオーバーラップしたｎ^-型半導体領域を形成することができ、ホットキャリア効果を有効に抑制することが期待できる。
【０００７】
一方、パンチスルー現象は、ＭＩＳＦＥＴの微細化によってドレイン領域の空乏層がソース領域に接近するようになると、ソース領域近傍の電位障壁の高さが低下し、チャネルが形成されていなくてもソース、ドレイン領域間に電流が流れてしまう現象であり、ドレイン領域の耐圧低下やリーク電流の増大といった問題を引き起こす。
【０００８】
上記パンチスルー現象の対策の一つとして、ｐポケット(pocket)と呼ばれる拡散層構造が提案されている("Halo Doping Effects in Submicron DI-LDD Device Design" IEDM International Electron Device Meetings, pp.230-233(1985)) 。これは、ソース、ドレイン領域の下部の基板にｐ型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｎ型半導体領域）を形成し、これによってソース、ドレイン領域の空乏層の広がりを抑えようという技術である。
【０００９】
特開昭６０−３５５６１号公報は、ｐ型の半導体基板の一部にｎチャネル型ＭＩＳＦＥＴを形成し、他の一部に設けたｎ型ウエルにｐチャネル型ＭＩＳＦＥＴを形成するＣＭＯＳＦＥＴの製造方法に関するものである。ここでは、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン形成用不純物（ｐ型不純物）をｐチャネル型ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレイン領域に基板の主面に対して垂直方向からイオン注入し、次にｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域以外の領域をフォトレジストで覆った後、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域にソース、ドレイン形成用不純物（ｎ型不純物）を基板の主面に対して垂直方向からイオン注入することにより、ｎチャネル型ＭＩＳＦＥＴにｐポケットを形成している。
【００１０】
【発明が解決しようとする課題】
本発明者は、ＭＩＳＦＥＴを微細化したときに問題となるホットキャリア効果やパンチスルー現象を抑制するために、斜めイオン注入技術を用いて前述したＬＤＤ構造およびポケット構造を形成するプロセスを検討した。
【００１１】
ここでは、図２６（平面図）および図２７（断面図）に示すようなＣＭＯＳゲートアレイ(Gate Array)の基本セル(Basic Cell)を例にとって説明する。
【００１２】
ＣＭＯＳゲートアレイの基本セル（ＢＣ）は、所定数のｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとで構成される。ｎチャネル型ＭＩＳＦＥＴは、半導体基板５１の主面に形成されたｐ型ウエル５２に形成され、ｐチャネル型ＭＩＳＦＥＴはこのｐ型ウエル５２に隣接して形成されたｎ型ウエル５３に形成される。ｎチャネル型ＭＩＳＦＥＴのゲート電極５４Ａおよびｐチャネル型ＭＩＳＦＥＴのゲート電極５４Ｂは多結晶シリコンなどで構成され、ゲート酸化膜５５上に形成される。
【００１３】
ｎチャネル型ＭＩＳＦＥＴが形成される領域の近傍には、ｐ型ウエル５２に所定の固定電位を供給するための給電部（ｐ型ウエル給電部５６）が設けられる。また、ｐチャネル型ＭＩＳＦＥＴが形成される領域の近傍には、ｎ型ウエル５３に所定の固定電位を供給するための給電部（ｎ型ウエル給電部５７）が設けられる。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部５６、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部５７は、ｐ型ウエル５２、ｎ型ウエル５３のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜５８によって互いに分離される。
【００１４】
上記基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、以下のようなプロセスを採用することにより、最少の工程数でＬＤＤ構造およびポケット構造とすることができる。
【００１５】
まず、図２８および図２９に示すように、ｎ型ウエル５３の表面をフォトレジスト７０で覆い、斜めイオン注入法でｐ型ウエル５２にｎ型不純物（リン（Ｐ))およびｐ型不純物（ホウ素（Ｂ))を順次打ち込むことにより、ｎチャネル型ＭＩＳＦＥＴのｎ^-型半導体領域５９およびｐ型半導体領域（ポケット）６０を形成する。このとき、ｐ型ウエル給電部５６にｎ型不純物が打ち込まれないようにするために、ｐ型ウエル給電部５６の表面をフォトレジスト７０で覆っておく。
【００１６】
次に、フォトレジスト７０を除去した後、図３０および図３１に示すように、ｐ型ウエル５２の表面をフォトレジスト７１で覆い、斜めイオン注入法でｎ型ウエル５３にｐ型不純物およびｎ型不純物を順次打ち込むことにより、ｐチャネル型ＭＩＳＦＥＴのｐ^-型半導体領域６１およびｎ型半導体領域（ポケット）６２を形成する。このとき、ｎ型ウエル給電部５７にｐ型不純物が打ち込まれないようにするために、ｎ型ウエル給電部５７の表面をフォトレジスト７１で覆っておく。
【００１７】
次に、フォトレジスト７１を除去した後、図３２および図３３に示すように、ゲート電極５４Ａ、５４Ｂの側壁に酸化シリコンのサイドウォールスペーサ６５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部５６のそれぞれの表面をフォトレジスト７２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル５２およびｎ型ウエル給電部５７のｎ型ウエル５３にｎ型不純物（ヒ素（Ａｓ))を打ち込んでｎ⁺型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）６３Ａおよびｎ⁺型半導体領域６３Ｂ（ウエル給電部半導体領域）を形成する。ここでの不純物のイオン注入は、半導体基板５１の主面に対してほぼ垂直な方向から行う。
【００１８】
次に、フォトレジスト７２を除去した後、図３４および図３５に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域、ｎ型ウエル給電部５７のそれぞれの表面をフォトレジスト７３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル５３およびｐ型ウエル給電部５６のｐ型ウエル５２にｐ型不純物（フッ化ホウ素（ＢＦ₂)）を打ち込んでｐ⁺型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）６４Ａおよびｐ⁺型半導体領域６４Ｂ（ウエル給電部半導体領域）を形成する。ここでの不純物のイオン注入も半導体基板５１の主面に対してほぼ垂直な方向から行う。
【００１９】
ところが、上記のプロセスを採用した場合は、斜めイオン注入時に使用するフォトレジストのシャドウイング(shadowing) 効果によって、ＭＩＳＦＥＴの特性が劣化することが分かった。
【００２０】
すなわち、斜め方向からイオン注入を行う際は、ゲート電極によるシャドウイング効果を防ぐために、半導体基板の上方から見て９０度ずつ異なる４方向から１回あるいは２回ずつイオン注入を行う。このようにすれば、ゲート電極の側壁近傍の半導体基板にはゲート電極によるシャドウイング効果のために２方向からしか不純物が打ち込まれないが、その他の領域には４方向すべてから均等に不純物が打ち込まれるからである。
【００２１】
しかし、前述したプロセス（図２７、２８）では、ｎ型不純物が打ち込まれるのを防ぐためにｐ型ウエル給電部５６の表面をフォトレジスト７０で覆うので、このフォトレジスト７０によるシャドウイング効果のために、図３６（平面図）および図３７（断面図）に示すように、ゲート電極５４Ａの一方（図の左側）の側壁近傍のｐ型ウエル５２にはＡ方向からの不純物が打ち込まれない領域が生じる。つまり、この領域には１方向（Ｂ方向）のみからの不純物しか打ち込まれないことになり、ｐ型ウエル５２内の不純物濃度が設計値よりも大幅に低下する。その結果、この領域のｐ型ウエル５２にはＬＤＤ構造やポケット構造が形成されなくなり、ｎチャネル型ＭＩＳＦＥＴを微細化したときにホットキャリア効果やパンチスルー現象を抑制することができなくなる。これは、ｐ型ウエル５２に不純物を斜めイオン注入する場合の例であるが、ｎ型ウエル５３に不純物を斜めイオン注入する場合（図２９、３０）にも、ｎ型ウエル給電部５７の表面を覆うフォトレジスト７１のシャドウイング効果のために同様の問題が生じる。
【００２２】
上記したフォトレジストによるシャドウイング効果を防ぐ一つの方法は、ｐ型ウエル給電部５６をｎチャネル型ＭＩＳＦＥＴ形成領域から十分離れた位置に配置する（また、ｎ型ウエル給電部５７をｐチャネル型ＭＩＳＦＥＴ形成領域から十分離れた位置に配置する）ことである。具体的には、図３８に示すように、ｐ型ウエル給電部を覆うフォトレジストの端部からｎチャネル型ＭＩＳＦＥＴのゲート電極までの最短距離をＳ、フォトレジストの基板表面からの高さをＨ、不純物の入射角をθ、基板の主面内におけるフォトレジスト−ゲート電極最短方向と不純物の入射方向とのなす角をφ、フォトレジストのマスク合わせ余裕をαとした場合、距離Ｓを以下の式
Ｓ＝Ｈ×ｔａｎθ×ｃｏｓφ＋α
で示される値以上とすることによって、フォトレジストによるシャドウイング効果を確実に防止できる。
【００２３】
しかし、上記の方法ではウエル給電部とＭＩＳＦＥＴ形成領域との距離を離した分、基本セル１個あたりの占有面積が大きくなるので、ＣＭＯＳゲートアレイを高集積化することが困難となる。
【００２４】
このように、斜めイオン注入技術を用いてＬＤＤ構造およびポケット構造のＣＭＯＳＦＥＴを形成するプロセスでは、ウエル給電部を覆うフォトレジストによるシャドウイング効果のために、デバイスの高集積化とトランジスタ特性の高信頼化とを両立させることが困難となる。ここではＣＭＯＳゲートアレイを例にとって説明したが、ここで指摘した問題は、ＭＩＳＦＥＴ形成領域の近傍にウエル給電部が配置されるＣＭＯＳデバイスすべてに共通する問題である。
【００２５】
本発明の目的は、ＣＭＯＳデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることのできる技術を提供することにある。
【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２８】
本発明のＣＭＯＳＦＥＴの製造方法は、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの表面を第１のフォトレジストで覆った後、前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部に斜め方向からｎ型不純物とｐ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ⁻型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの表面を第２のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域とこれに隣接するｎ型ウエル給電部にｐ型不純物とｎ型不純物を斜め方向から打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ⁻型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第３のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ ⁻ 型半導体領域よりも深い高濃度のｎ^＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第４のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ ⁻ 型半導体領域よりも深い高濃度のｐ^＋型半導体領域を形成する工程、を含んでいる。
【００２９】
本発明のＣＭＯＳＦＥＴの製造方法は、
（ａ）半導体基板の主面にｐ型ウエルとｎ型ウエルを形成した後、前記ｐ型ウエルの素子形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記ｎ型ウエルの素子形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｂ）前記ｎ型ウエルの素子形成領域の表面を第５のフォトレジストで覆った後、前記ｎ型ウエルの素子形成領域に隣接するｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域とこれに隣接するｐ型ウエル給電部に斜め方向からｐ型不純物とｎ型不純物を打ち込むことにより、前記ｎ型ウエル給電部と前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｐ型ウエル給電部に低濃度のｎ⁻型半導体領域とｐ型ポケット領域を形成する工程、
（ｃ）前記ｐ型ウエルの素子形成領域の表面を第６のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域と前記ｎ型ウエル給電部に斜め方向からｐ型不純物とｎ型不純物を打ち込むことにより、前記ｎ型ウエル給電部と前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｎ型ウエル給電部に低濃度のｐ⁻型半導体領域とｎ型ポケット領域を形成する工程、
（ｄ）前記ｎ型ウエルの素子形成領域の表面と前記ｐ型ウエル給電部の表面を第７のフォトレジストで覆った後、前記ｎ型ウエル給電部と前記ｐ型ウエルの素子形成領域にほぼ垂直方向からｎ型不純物を打ち込むことにより、前記ｎチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｐ型ウエルと前記ｎ型ウエル給電部に前記ｐ型ポケット領域および前記低濃度のｐ⁻型半導体領域よりも深い高濃度のｎ^＋型半導体領域を形成する工程、
（ｅ）前記ｐ型ウエルの素子形成領域の表面と前記ｎ型ウエル給電部の表面を第８のフォトレジストで覆った後、前記ｐ型ウエル給電部と前記ｎ型ウエルの素子形成領域にほぼ垂直方向からｐ型不純物を打ち込むことにより、前記ｐチャネル型ＭＩＳＦＥＴのゲート電極の両側の前記ｎ型ウエルと前記ｐ型ウエル給電部に前記ｎ型ポケット領域および前記低濃度のｎ⁻型半導体領域よりも深い高濃度のｐ^＋型半導体領域を形成する工程、
を含んでいる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は本実施の形態によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す平面図、図２は同じく断面図である。
【００３２】
ｐ^-型の単結晶シリコンからなる半導体基板１の主面の基本セル（ＢＣ）が配置される領域には、ｐ型ウエル２とｎ型ウエル３とが隣接して設けられている。ｐ型ウエル２には基本セル（ＢＣ）の一部を構成するｎチャネル型ＭＩＳＦＥＴ（４個分）のゲート電極４Ａが形成され、ｎ型ウエル３には基本セル（ＢＣ）の他の一部を構成するｐチャネル型ＭＩＳＦＥＴ（４個分）のゲート電極４Ｂが形成されている。ゲート電極４Ａ、４Ｂは、例えば半導体基板１上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングして形成され、ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面に形成されたゲート酸化膜５上に配置される。
【００３３】
ｎチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｐ型ウエル２に所定の固定電位（例えば０Ｖ）を供給するためのｐ型ウエル給電部６が設けられている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｎ型ウエル３に所定の固定電位（例えば３Ｖ）を供給するためのｎ型ウエル給電部７が設けられている。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウエル給電部６、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７は、ｐ型ウエル２、ｎ型ウエル３のそれぞれの表面に形成された厚い酸化シリコンのフィールド酸化膜８によって互いに分離されている。
【００３４】
ＣＭＯＳゲートアレイの論理部は、例えば図３に示すように、基本セル（ＢＣ）を基板全面に隙間なく配置した敷き詰め方式で構成されている。敷き詰め方式のゲートアレイは、配線領域が自由に設定できるので、配線領域が固定された固定チャネル方式のゲートアレイに比べて高集積化が容易になる。
【００３５】
次に、上記基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造およびポケット構造にするプロセスを説明する。
【００３６】
まず、図４および図５に示すように、ｎ型ウエル３のｐチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７の表面をフォトレジスト２０で覆い、斜めイオン注入法でｐ型ウエル２にｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極４Ａの両側のｐ型ウエル２にｎ^-型半導体領域９Ａとｐ型半導体領域（ポケット）１０Ａとを形成する。このとき、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ^-型半導体領域９Ｂとｐ型半導体領域１０Ｂとが形成される。
【００３７】
上記ｎ型不純物およびｐ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物とｐ型不純物の打ち込み順序は任意である。ｎ型不純物の打ち込み条件は、入射角４５〜５５度、打ち込みエネルギー４５keV 、ドーズ量１×１０¹³/cm²とする。このとき、ｎ^-型半導体領域９Ａ、９Ｂの不純物濃度は３×１０¹⁸/cm³、ピーク濃度深さは0.１３μｍとなる。また、ｐ型不純物の打ち込み条件は、入射角４５〜５５度、打ち込みエネルギー５５keV 、ドーズ量1.５×１０¹²/cm²とする。このとき、ｐ型半導体領域１０Ａ、１０Ｂの不純物濃度は２×１０¹⁷/cm³、ピーク濃度深さは0.１８μｍとなる。
【００３８】
次に、フォトレジスト２０を除去した後、図６および図７に示すように、ｐ型ウエル２のｎチャネル型ＭＩＳＦＥＴ形成領域およびｐ型ウエル給電部６の表面をフォトレジスト２１で覆い、ｎ型ウエル３にｐ型不純物（ＢＦ₂)とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極４Ｂの両側のｎ型ウエル３にｐ^-型半導体領域１１Ａとｎ型半導体領域（ポケット）１２Ａとを形成する。このとき、ｎ型ウエル給電部７のｎ型ウエル３にもｐ型不純物とｎ型不純物とが打ち込まれ、ｐ^-型半導体領域１１Ｂとｎ型半導体領域１２Ｂとが形成される。
【００３９】
上記ｎ型不純物の打ち込みは斜めイオン注入法を用い、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物とｐ型不純物の打ち込み順序は任意である。ｐ型不純物の打ち込み条件は、入射角０度（垂直）、打ち込みエネルギー２０keV 、ドーズ量6.５×１０¹³/cm²とする。このとき、ｐ^-型半導体領域１１Ａ、１１Ｂの不純物濃度は６×１０¹⁸/cm³、ピーク濃度深さは0.１４μｍとなる。また、ｎ型不純物の打ち込み条件は、入射角４０〜４５度、打ち込みエネルギー１１０keV 、ドーズ量2.５×１０¹²/cm²とする。このとき、ｎ型半導体領域１２Ａ、１２Ｂの不純物濃度は２×１０¹⁷/cm³、ピーク濃度深さは0.１８μｍとなる。
【００４０】
次に、フォトレジスト２１を除去した後、図８および図９に示すように、ゲート電極４Ａ、４Ｂの側壁に酸化シリコンのサイドウォールスペーサ１５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３、ｐ型ウエル給電部６のｐ型ウエル２のそれぞれの表面をフォトレジスト２２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２およびｎ型ウエル給電部７のｎ型ウエル３にｎ型不純物（Ａｓ）を打ち込んでｎ⁺型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１３Ａおよびｎ⁺型半導体領域（ウエル給電部半導体領域）１３Ｂを形成する。
【００４１】
ここで、上記ｎ型不純物の打ち込みは、ｎ型ウエル給電部７のｎ⁺型半導体領域１３Ｂがｐ^-型半導体領域１１Ｂよりもｎ型ウエル３の深い位置に形成されるような条件で行う。具体的には、入射角０度（垂直）、打ち込みエネルギー８０keV 、ドーズ量２×１０¹⁵/cm²とする。このとき、ｎ⁺型半導体領域１３Ａ、１３Ｂの不純物濃度は１×１０²⁰/cm³、ピーク濃度深さは0.２μｍとなる。
【００４２】
図１０（ａ）はｎ型ウエル給電部７のｎ型ウエル３を拡大した断面図、図１０（ｂ）はｎ型ウエル給電部７の深さ方向に沿ったｐ^-型半導体領域１１Ｂ、ｎ型半導体領域１２Ｂ、ｎ⁺型半導体領域１３Ｂ、ｎ型ウエル３およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、ｎ⁺型半導体領域１３Ｂをｐ^-型半導体領域１１Ｂよりも深く形成することにより、ｐ型不純物の打ち込みで形成されたｐ^-型半導体領域１１Ｂによってｎ⁺型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されないので、ｎ⁺型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００４３】
他方、ｎ⁺型半導体領域１３Ｂをｐ^-型半導体領域１１Ｂよりも浅く形成した場合は、全体(total) の不純物濃度分布が図１１に示すようになり、ｎ⁺型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されるので、ｎ⁺型半導体領域１３Ｂを通じてｎ型ウエル３に固定電位を供給することができなくなる。
【００４４】
次に、フォトレジスト２２を除去した後、図１２および図１３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２、ｎ型ウエル給電部７のｎ型ウエル３のそれぞれの表面をフォトレジスト２３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３およびｐ型ウエル給電部６のｐ型ウエル２にｐ型不純物（ＢＦ₂)を打ち込んでｐ⁺型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１４Ａおよびｐ⁺型半導体領域（ウエル給電部半導体領域）１４Ｂを形成する。
【００４５】
ここで、上記ｐ型不純物の打ち込みは、ｐ型ウエル給電部６のｐ⁺型半導体領域１４Ｂがｎ^-型半導体領域９Ｂよりもｐ型ウエル２の深い位置に形成されるような条件で行う。具体的には、入射角０度（垂直）、打ち込みエネルギー５０keV 、ドーズ量２×１０¹⁵/cm²とする。このとき、ｐ⁺型半導体領域１４Ａ、１４Ｂの不純物濃度は１×１０²⁰/cm³、ピーク濃度深さは0.２μｍとなる。
【００４６】
図１４（ａ）はｐ型ウエル給電部６のｐ型ウエル２を拡大した断面図、図１４（ｂ）はｐ型ウエル給電部６の深さ方向に沿ったｎ^-型半導体領域９Ｂ、ｐ型半導体領域１０Ｂ、ｐ⁺型半導体領域１４Ｂ、ｐ型ウエル２およびこれら全体(total) の不純物濃度分布を示すグラフである。図示のように、ｐ⁺型半導体領域１４Ｂをｎ^-型半導体領域９Ｂよりも深く形成することにより、ｎ型不純物の打ち込みで形成されたｎ^-型半導体領域９Ｂによってｐ⁺型半導体領域１４Ｂとｐ型ウエル２との接続が阻害されないので、ｐ⁺型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。
【００４７】
上記したプロセスによって、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造およびポケット構造にする本実施の形態によれば、
（１）斜めイオン注入法を用いてｎチャネル型ＭＩＳＦＥＴのｎ^-型半導体領域９Ａとｐチャネル型ＭＩＳＦＥＴのｐ^-型半導体領域１１Ａとを形成することにより、一部がゲート電極とオーバーラップしたＬＤＤ構造を形成できるので、ホットキャリア耐性の向上したＣＭＯＳゲートアレイを製造することができる。
【００４８】
（２）斜めイオン注入法を用いてｎチャネル型ＭＩＳＦＥＴのｐ型半導体領域（ポケット）１０Ａとｐチャネル型ＭＩＳＦＥＴのｎ型半導体領域（ポケット）１２Ａとを形成することにより、ＬＤＤ（ｎ^-型半導体領域９Ａ、ｐ^-型半導体領域１１Ａ）よりも深くゲート電極下に入り込んだポケット構造を形成できるので、パンチスルー耐性の向上したＣＭＯＳゲートアレイを製造することができる。（３）ｐ型ウエル給電部６のｐ⁺型半導体領域（ウエル給電部半導体領域）１４Ｂをｎ^-型半導体領域９Ｂよりも深く形成することにより、ｎ型不純物の打ち込みで形成されたｎ^-型半導体領域９Ｂによってｐ⁺型半導体領域１４Ｂとｐ型ウエル２との接続が阻害されないので、ｐ⁺型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。また、ｎ型ウエル給電部７のｎ⁺型半導体領域（ウエル給電部半導体領域）１３Ｂをｐ^-型半導体領域１１Ｂよりも深く形成することにより、ｐ型不純物の打ち込みで形成されたｐ^-型半導体領域１１Ｂによってｎ⁺型半導体領域１３Ｂとｎ型ウエル３との接続が阻害されないので、ｎ⁺型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００４９】
（４）斜めイオン注入時にｐ型ウエル給電部６およびｎ型ウエル給電部７をフォトレジストで覆わないので、フォトレジストによるシャドウイング効果を回避することができる。これにより、ｐ型ウエル給電部６の近傍のｎチャネル型ＭＩＳＦＥＴ形成領域およびｎ型ウエル給電部７の近傍のｐチャネル型ＭＩＳＦＥＴ形成領域にもＬＤＤ構造およびポケット構造を形成することができるので、基本セル（ＢＣ）のサイズを縮小したときにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのホットキャリア効果およびパンチスルー現象を抑制することができる。
【００５０】
（５）フォトレジストのマスクパターンを変更するだけでシャドウイング効果を回避することができるので、斜めイオン注入時にウエル給電部をフォトレジストで覆うプロセスに比べて工程数が増加することもない。
【００５１】
（実施の形態２）
本実施の形態では、前記ＣＭＯＳゲートアレイの基本セル（ＢＣ）を構成するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのそれぞれを前記実施の形態１とは異なる方法でＬＤＤ構造およびポケット構造にする。
【００５２】
まず、図１５および図１６に示すように、ｎ型ウエル３のｐチャネル型ＭＩＳＦＥＴ形成領域の表面をフォトレジスト２４で覆い、斜めイオン注入法でｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極４Ａの両側のｐ型ウエル２にｎ^-型半導体領域９Ａとｐ型半導体領域（ポケット）１０Ａとを形成する。このとき、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ^-型半導体領域９Ｂとｐ型半導体領域１０Ｂとが形成される。また、ｎ型ウエル給電部７のｎ型ウエル３にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ^-型半導体領域９Ｃとｐ型半導体領域１０Ｃとが形成される。
【００５３】
上記ｎ型不純物およびｐ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物およびｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５４】
次に、フォトレジスト２４を除去した後、図１７および図１８に示すように、ｐ型ウエル２のｎチャネル型ＭＩＳＦＥＴ形成領域の表面をフォトレジスト２５で覆い、斜めイオン注入法でｎ型ウエル３にｐ型不純物（ＢＦ₂)とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極４Ｂの両側のｎ型ウエル３にｐ^-型半導体領域１１Ａとｎ型半導体領域（ポケット）１２Ａとを形成する。
【００５５】
このとき、ｎ型ウエル給電部７のｎ型ウエル３にもｐ型不純物とｎ型不純物とが打ち込まれ、先に形成されたｎ^-型半導体領域９Ｃとｐ型半導体領域１０Ｃが打ち消される。また、ｐ型ウエル給電部６のｐ型ウエル２にもｎ型不純物とｐ型不純物とが打ち込まれ、先に形成されたｎ^-型半導体領域９Ｂとｐ型半導体領域１０Ｂとが打ち消される。
【００５６】
上記ｐ型不純物およびｎ型不純物の打ち込みは、半導体基板１の上方から見て９０度ずつ異なる４方向からそれぞれ１回あるいは２回ずつ行う。ｎ型不純物およびｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５７】
次に、フォトレジスト２５を除去した後、図１９および図２０に示すように、ゲート電極４Ａ、４Ｂの側壁に酸化シリコンのサイドウォールスペーサ１５を形成し、次いでｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３、ｐ型ウエル給電部６のｐ型ウエル２のそれぞれの表面をフォトレジスト２６で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２およびｎ型ウエル給電部７のｎ型ウエル３にｎ型不純物（Ａｓ）を打ち込んでｎ⁺型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１３Ａおよびｎ⁺型半導体領域１３Ｂ（ウエル給電部半導体領域）を形成する。ｎ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００５８】
図２１は、ｎ型ウエル給電部７の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはｎ⁺型半導体領域１３Ｂを形成するためにドープされたｎ型不純物の他、ｎチャネル型ＭＩＳＦＥＴのｎ^-型半導体領域９Ａを形成する際にドープされたｎ型不純物（n-ＬＤＤ）およびｐ型半導体領域（ポケット）１０Ａを形成する際にドープされたｎ型不純物（p-pocket) 、ｐチャネル型ＭＩＳＦＥＴのｐ^-型半導体領域１１Ａを形成する際にドープされたｐ型不純物（p-ＬＤＤ）およびｎ型半導体領域（ポケット）１２Ａを形成する際にドープされたｎ型不純物（n-pocket) が存在するが、ｎ⁺型半導体領域（ウエル給電部半導体領域）１３Ｂをｐ型不純物（p-ＬＤＤおよびp-pocket）によって形成される半導体領域よりも深く形成することにより、ｎ⁺型半導体領域１３Ｂとｎ型ウエル３との接続が確保できるので、ｎ⁺型半導体領域１３Ｂを通じて確実にｎ型ウエル３に固定電位を供給することができる。
【００５９】
次に、フォトレジスト２６を除去した後、図２２および図２３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウエル２、ｎ型ウエル給電部７のｎ型ウエル３のそれぞれの表面をフォトレジスト２７で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウエル３およびｐ型ウエル給電部６のｐ型ウエル２にｐ型不純物（ＢＦ₂)を打ち込んでｐ⁺型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域）１４Ａおよびｐ⁺型半導体領域１４Ｂ（ウエル給電部半導体領域）を形成する。ｐ型不純物の打ち込み条件は、前記実施の形態１と同じである。
【００６０】
図２４は、ｐ型ウエル給電部６の深さ方向に沿った不純物濃度分布を示すグラフである。図示のように、この領域にはｐ⁺型半導体領域１４Ｂを形成するためにドープされたｐ型不純物の他、ｎチャネル型ＭＩＳＦＥＴのｎ^-型半導体領域９Ａを形成する際にドープされたｎ型不純物（n-ＬＤＤ）およびｐ型半導体領域（ポケット）１０Ａを形成する際にドープされたｎ型不純物（p-pocket) 、ｐチャネル型ＭＩＳＦＥＴのｐ^-型半導体領域１１Ａを形成する際にドープされたｐ型不純物（p-ＬＤＤ）およびｎ型半導体領域（ポケット）１２Ａを形成する際にドープされたｎ型不純物（n-pocket) が存在するが、ｐ⁺型半導体領域（ウエル給電部半導体領域）１４Ｂをｎ型不純物（n-ＬＤＤおよびn-pocket）によって形成される半導体領域よりも深く形成することにより、ｐ⁺型半導体領域１４Ｂとｐ型ウエル２との接続が確保できるので、ｐ⁺型半導体領域１４Ｂを通じて確実にｐ型ウエル２に固定電位を供給することができる。
【００６１】
次に、フォトレジスト２７を除去し、次いでｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレイン領域の表面、およびｐ型ウエル給電部６、ｎ型ウエル給電部７の表面の酸化シリコン膜（ゲート酸化膜５）をエッチングで除去した後、図２５に示すように、この領域にＴｉシリサイド層２８を形成し、コンタクト抵抗を低減する。
【００６２】
Ｔｉシリサイド層２８は、半導体基板１上にスパッタリング法でＴｉ膜を堆積し、熱処理によってシリコン（ｐ型ウエル２、ｎ型ウエル３）との界面にシリサイド反応を生じさせて形成する。本実施の形態では、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域（ｎ⁺型半導体領域１３Ａ）、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域（ｐ⁺型半導体領域１４Ａ）、ｐ型ウエル給電部６のｐ⁺型半導体領域１４Ｂおよびｎ型ウエル給電部７のｎ⁺型半導体領域１３Ｂが比較的深く形成されるので、Ｔｉシリサイド層２８の突き抜け（接合破壊）によるリーク電流の増加を有効に防止することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
前記実施の形態では、ＣＭＯＳゲートアレイに適用した場合について説明したが、本発明の製造方法はこれに限定されるものではなく、ＭＩＳＦＥＴ形成領域の近傍にウエル給電部が配置されるＣＭＯＳデバイスすべてに適用することができる。
【００６５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６６】
（１）斜めイオン注入法を用いてＬＤＤ構造を形成することにより、ＭＩＳＦＥＴのホットキャリア耐性を向上させることができる。
【００６７】
（２）斜めイオン注入法を用いてポケット構造を形成することにより、ＭＩＳＦＥＴのパンチスルー耐性を向上させることができる。
【００６８】
（３）斜めイオン注入時のフォトレジストによるシャドウイング効果を回避することができるので、ＭＩＳＦＥＴを微細化した際にホットキャリア効果およびパンチスルー現象を有効に抑制することができる。
【００６９】
（４）ウエル給電部半導体領域を異なる導電型の半導体領域よりも深く形成することにより、ウエル給電部半導体領域とウエルとの接続を確保することができるので、ウエルに固定電位を確実に供給することができる。
【００７０】
（５）上記（１）〜（４）により、ＭＯＳデバイスの高集積化とトランジスタ特性の高信頼化とを両立させることができる。
【図面の簡単な説明】
【図１】実施の形態１によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す平面図である。
【図２】実施の形態１によるＣＭＯＳゲートアレイの基本セル（製造工程の途中における基本セル）を示す断面図である。
【図３】実施の形態１によるＣＭＯＳゲートアレイの論理部の部分平面図である。
【図４】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図５】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図６】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図７】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図８】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図９】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１０】（ａ）はｎ型ウエル給電部のｎ型ウエルを拡大した断面図、（ｂ）はｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図１１】ｎ型ウエル給電部半導体領域を異なる導電型の半導体領域よりも浅く形成した場合の不純物濃度分布を示すグラフである。
【図１２】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１３】実施の形態１によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１４】（ａ）はｐ型ウエル給電部のｐ型ウエルを拡大した断面図、（ｂ）はｐ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図１５】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１６】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１７】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図１８】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図１９】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２０】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２１】ｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図２２】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２３】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２４】ｎ型ウエル給電部の深さ方向に沿った不純物濃度分布を示すグラフである。
【図２５】実施の形態２によるＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図２６】本発明者が検討したＣＭＯＳゲートアレイの基本セルを示す平面図である。
【図２７】本発明者が検討したＣＭＯＳゲートアレイの基本セルを示す断面図である。
【図２８】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図２９】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３０】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３１】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３２】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３３】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３４】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す平面図である。
【図３５】本発明者が検討したＣＭＯＳゲートアレイの製造方法を示す断面図である。
【図３６】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する平面図である。
【図３７】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する断面図である。
【図３８】ウエル給電部の表面を覆うフォトレジストによるシャドウイング効果を説明する斜視図である。
【符号の説明】
１半導体基板
２ｐ型ウエル
３ｎ型ウエル
４Ａゲート電極
４Ｂゲート電極
５ゲート酸化膜
６ｐ型ウエル給電部
７ｎ型ウエル給電部
８フィールド酸化膜
９Ａｎ^-型半導体領域
９Ｂｎ^-型半導体領域
１０Ａｐ型半導体領域（ポケット）
１０Ｂｐ型半導体領域
１１Ａｐ^-型半導体領域
１１Ｂｐ^-型半導体領域
１２Ａｎ型半導体領域（ポケット）
１２Ｂｎ型半導体領域
１３Ａｎ⁺型半導体領域（ソース、ドレイン領域）
１３Ｂｎ⁺型半導体領域（ウエル給電部半導体領域）
１４Ａｐ⁺型半導体領域（ソース、ドレイン領域）
１４Ｂｐ⁺型半導体領域（ウエル給電部半導体領域）
１５サイドウォールスペーサ
２０フォトレジスト
２１フォトレジスト
２２フォトレジスト
２３フォトレジスト
２４フォトレジスト
２５フォトレジスト
２６フォトレジスト
２７フォトレジスト
２８Ｔｉシリサイド層
５１半導体基板
５２ｐ型ウエル
５３ｎ型ウエル
５４Ａゲート電極
５４Ｂゲート電極
５５ゲート酸化膜
５６ｐ型ウエル給電部
５７ｎ型ウエル給電部
５８フィールド酸化膜
５９ｎ^-型半導体領域
６０ｐ型半導体領域（ポケット）
６１ｐ^-型半導体領域
６２ｎ型半導体領域（ポケット）
６３Ａｎ⁺型半導体領域（ソース、ドレイン領域）
６３Ｂｎ⁺型半導体領域（ウエル給電部半導体領域）
６４Ａｐ⁺型半導体領域（ソース、ドレイン領域）
６４Ｂｐ⁺型半導体領域（ウエル給電部半導体領域）
６５サイドウォールスペーサ
７０フォトレジスト
７１フォトレジスト
７２フォトレジスト
７３フォトレジスト
ＢＣ基本セル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to the manufacture of a semiconductor integrated circuit device having a CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor).
[0002]
[Prior art]
As problems that occur when the MISFET is miniaturized, a hot carrier effect and a punch-through phenomenon are known.
[0003]
The hot carrier effect is caused by channel hot electrons accelerated by a high electric field generated in the pinch-off region near the drain region, entering the gate oxide film beyond the barrier at the Si substrate-gate oxide interface, or by impact ionization. This is a phenomenon that generates more electrons. Electrons that have entered the gate oxide film cause characteristics degradation such as fluctuations in threshold voltage and reduction in mutual conductance. Electrons generated by impact ionization can cause substrate current to lower the breakdown voltage of the drain region. In the case of CMOSFET, it becomes a latch-up trigger current.
[0004]
As a countermeasure for the hot carrier effect, a low impurity concentration n for the purpose of relaxing a high electric field between the drain region and the channel region is used.^-Type semiconductor region (p in the case of p-channel type MISFET)^-LDD (Lightly doped drain) structure that forms a type semiconductor region ("Design and characteristics of the lightly doped drain-source (LDD) insulated gate field effect transistor" IEEE Trans. Electron Devices, ED-27,8 pp.1359-1367 (1980)).
[0005]
In order to form an MISFET having an LDD structure, an impurity is usually ion-implanted into a substrate using a gate electrode as a mask.^-After forming a type semiconductor region, and then forming a side wall spacer (side wall spacer) with an insulating film on the side wall of the gate electrode, ions are implanted into the substrate using the gate electrode and the side wall spacer as a mask. n⁺A method of forming a type semiconductor region (source, drain region) is used.
[0006]
Further, recently, impurities are ion-implanted from a direction oblique to the main surface of the semiconductor substrate.^-A technique for forming a type semiconductor region is used ("Device Reliability and Optimization on Halo MOSFET's" IEEE Trans. Electron Devices, pp.271-275 (1995)). When this oblique ion implantation technique is used, impurities are also implanted under the end of the gate electrode, so that the n partially overlaps the gate electrode.^-Type semiconductor regions can be formed, and the hot carrier effect can be expected to be effectively suppressed.
[0007]
On the other hand, when the depletion layer in the drain region approaches the source region due to the miniaturization of the MISFET, the punch-through phenomenon decreases the height of the potential barrier in the vicinity of the source region, so that the source, This is a phenomenon in which a current flows between the drain regions, and causes problems such as a decrease in breakdown voltage of the drain region and an increase in leakage current.
[0008]
As one of countermeasures against the punch-through phenomenon, a diffusion layer structure called p-pocket has been proposed ("Halo Doping Effects in Submicron DI-LDD Device Design" IEDM International Electron Device Meetings, pp.230-233). (1985)). This is a technique for forming a p-type semiconductor region (in the case of a p-channel MISFET, an n-type semiconductor region) on the substrate below the source and drain regions, thereby suppressing the spread of depletion layers in the source and drain regions. is there.
[0009]
Japanese Patent Application Laid-Open No. 60-35561 relates to a method of manufacturing a CMOSFET in which an n-channel MISFET is formed on a part of a p-type semiconductor substrate and a p-channel MISFET is formed on an n-type well provided on the other part. Is. Here, the source and drain forming impurities (p-type impurities) of the p-channel MISFET are ion-implanted into the source and drain regions of the p-channel MISFET and n-channel MISFET from the direction perpendicular to the main surface of the substrate. Next, after the regions other than the source and drain regions of the n-channel type MISFET are covered with a photoresist, the source and drain forming impurities (n-type impurities) are applied to the main surface of the substrate in the source and drain regions of the n-channel type MISFET. On the other hand, p-pockets are formed in the n-channel MISFET by ion implantation from the vertical direction.
[0010]
[Problems to be solved by the invention]
The present inventor has studied a process for forming the LDD structure and the pocket structure described above by using an oblique ion implantation technique in order to suppress the hot carrier effect and the punch-through phenomenon that become problems when the MISFET is miniaturized.
[0011]
Here, a basic cell (Basic Cell) of a CMOS gate array as shown in FIG. 26 (plan view) and FIG. 27 (cross-sectional view) will be described as an example.
[0012]
A basic cell (BC) of the CMOS gate array is composed of a predetermined number of n-channel MISFETs and p-channel MISFETs. The n-channel type MISFET is formed in a p-type well 52 formed on the main surface of the semiconductor substrate 51, and the p-channel type MISFET is formed in an n-type well 53 formed adjacent to the p-type well 52. The gate electrode 54A of the n-channel type MISFET and the gate electrode 54B of the p-channel type MISFET are made of polycrystalline silicon or the like and are formed on the gate oxide film 55.
[0013]
A power supply unit (p-type well power supply unit 56) for supplying a predetermined fixed potential to the p-type well 52 is provided in the vicinity of the region where the n-channel type MISFET is formed. In addition, a power supply unit (n-type well power supply unit 57) for supplying a predetermined fixed potential to the n-type well 53 is provided in the vicinity of the region where the p-channel type MISFET is formed. The n-channel type MISFET formation region, the p-type well power supply portion 56, the p-channel type MISFET formation region, and the n-type well power supply portion 57 are made of thick silicon oxide formed on the surfaces of the p-type well 52 and the n-type well 53, respectively. The field oxide films 58 are separated from each other.
[0014]
The n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) can be formed into the LDD structure and the pocket structure with the minimum number of steps by adopting the following process.
[0015]
First, as shown in FIGS. 28 and 29, the surface of the n-type well 53 is covered with a photoresist 70, and n-type impurities (phosphorus (P)) and p-type impurities (boron) are formed in the p-type well 52 by oblique ion implantation. (B)) is sequentially input, so that n channel MISFET n^-A p-type semiconductor region 59 and a p-type semiconductor region (pocket) 60 are formed. At this time, in order to prevent n-type impurities from being implanted into the p-type well power feeding portion 56, the surface of the p-type well power feeding portion 56 is covered with a photoresist 70.
[0016]
Next, after removing the photoresist 70, as shown in FIGS. 30 and 31, the surface of the p-type well 52 is covered with a photoresist 71, and the p-type impurity and the n-type are added to the n-type well 53 by an oblique ion implantation method. By sequentially implanting impurities, p-channel MISFET p^-A type semiconductor region 61 and an n type semiconductor region (pocket) 62 are formed. At this time, the surface of the n-type well power supply portion 57 is covered with a photoresist 71 so that p-type impurities are not implanted into the n-type well power supply portion 57.
[0017]
Next, after removing the photoresist 71, as shown in FIG. 32 and FIG. 33, side wall spacers 65 of silicon oxide are formed on the side walls of the gate electrodes 54A and 54B, and then the p channel type MISFET formation region, p type is formed. Each surface of the well power feeding portion 56 is covered with a photoresist 72, and n-type impurities (arsenic (As)) are implanted into the p-type well 52 in the n-channel MISFET formation region and the n-type well 53 in the n-type well power feeding portion 57. N⁺Type semiconductor regions (source and drain regions of n-channel MISFET) 63A and n⁺A type semiconductor region 63B (well power feeding portion semiconductor region) is formed. The impurity ion implantation is performed from a direction substantially perpendicular to the main surface of the semiconductor substrate 51.
[0018]
Next, after removing the photoresist 72, as shown in FIGS. 34 and 35, the surfaces of the n-channel type MISFET formation region and the n-type well power feeding portion 57 are covered with the photoresist 73 to form the p-channel type MISFET. The p-type impurity (boron fluoride (BF) is added to the n-type well 53 in the region and the p-type well 52 in the p-type well feeding portion 56.₂)) And p⁺Type semiconductor regions (source and drain regions of p-channel type MISFET) 64A and p⁺A type semiconductor region 64B (well power feeding portion semiconductor region) is formed. The impurity ion implantation here is also performed from a direction substantially perpendicular to the main surface of the semiconductor substrate 51.
[0019]
However, when the above process is adopted, it has been found that the characteristics of the MISFET deteriorate due to the shadowing effect of the photoresist used during oblique ion implantation.
[0020]
That is, when ion implantation is performed from an oblique direction, ion implantation is performed once or twice from four directions that differ by 90 degrees as viewed from above the semiconductor substrate in order to prevent a shadowing effect due to the gate electrode. In this way, impurities are implanted only in two directions in the semiconductor substrate near the side wall of the gate electrode due to the shadowing effect by the gate electrode, but impurities are implanted equally in all four directions in the other regions. Because it is.
[0021]
However, in the above-described process (FIGS. 27 and 28), the surface of the p-type well power supply portion 56 is covered with the photoresist 70 to prevent the n-type impurity from being implanted. 36 (plan view) and FIG. 37 (cross-sectional view), there is a region where impurities from the A direction are not implanted into the p-type well 52 in the vicinity of one side wall (left side of the drawing) of the gate electrode 54A. Arise. That is, only impurities from one direction (B direction) are implanted into this region, and the impurity concentration in the p-type well 52 is significantly lower than the design value. As a result, no LDD structure or pocket structure is formed in the p-type well 52 in this region, and the hot carrier effect and the punch-through phenomenon cannot be suppressed when the n-channel MISFET is miniaturized. This is an example in which impurities are obliquely ion-implanted into the p-type well 52, but the surface of the n-type well power supply portion 57 is also used when impurities are obliquely ion-implanted into the n-type well 53 (FIGS. 29 and 30). A similar problem arises due to the shadowing effect of the photoresist 71 covering the substrate.
[0022]
One method for preventing the shadowing effect due to the above-described photoresist is to arrange the p-type well power supply portion 56 at a position sufficiently away from the n-channel MISFET formation region. It is arranged at a position sufficiently away from the formation region). Specifically, as shown in FIG. 38, the shortest distance from the end of the photoresist covering the p-type well power feeding portion to the gate electrode of the n-channel MISFET is S, and the height of the photoresist from the substrate surface is H. When the incident angle of the impurity is θ, the angle formed by the shortest direction of the photoresist-gate electrode and the incident direction of the impurity in the main surface of the substrate is φ, and the mask alignment margin of the photoresist is α, the distance S is formula
S = H × tan θ × cos φ + α
The shadowing effect due to the photoresist can be surely prevented by setting it to a value not less than
[0023]
However, in the above method, since the occupied area per basic cell is increased by the distance between the well power feeding portion and the MISFET formation region, it is difficult to highly integrate the CMOS gate array.
[0024]
As described above, in the process of forming the CMOSFET having the LDD structure and the pocket structure using the oblique ion implantation technique, the device is highly integrated and the transistor characteristics are highly reliable due to the shadowing effect by the photoresist covering the well power feeding portion. It will be difficult to achieve both of them. Although a CMOS gate array has been described here as an example, the problem pointed out here is a problem common to all CMOS devices in which a well power feeding portion is disposed in the vicinity of a MISFET formation region.
[0025]
An object of the present invention is to provide a technology capable of achieving both high integration of CMOS devices and high reliability of transistor characteristics.
[0026]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0027]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0028]
The manufacturing method of the CMOSFET of the present invention is as follows:
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the n-type well with a first photoresist, n-type impurities and p-type impurities are obliquely applied to the element formation region of the p-type well and the p-type well feeding portion adjacent thereto. By implanting, a low concentration n is applied to the p-type well and the p-type well feeding portion on both sides of the gate electrode of the n-channel MISFET.⁻Forming a semiconductor region and a p-type pocket region,
(C) After the surface of the p-type well is covered with a second photoresist, p-type impurities and n-type impurities are obliquely applied to the n-type well element forming region and the n-type well feeding portion adjacent thereto. By implanting, the n-type well on both sides of the gate electrode of the p-channel type MISFET and the n-type well power feeding portion have a low concentration of p.⁻Forming a semiconductor region and an n-type pocket region,
(D) After covering the surface of the element formation region of the n-type well and the surface of the p-type well power supply portion with a third photoresist, the element formation region of the n-type well power supply portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type well and the n-type well feeding portion on both sides of the gate electrode of the n-channel MISFETp ⁻ Type semiconductor regionDeeper n concentration⁺Forming a semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with a fourth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFETn ⁻ Type semiconductor regionDeeper high concentration p⁺Forming a type semiconductor region.
[0029]
The manufacturing method of the CMOSFET of the present invention is as follows:
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the element formation region of the n-type well with a fifth photoresist, an n-type well power feeding portion adjacent to the element formation region of the n-type well, and an element formation region of the p-type well A p-type impurity and an n-type impurity are implanted into an adjacent p-type well power feeding portion in an oblique direction, whereby the p-type well and the p-type well on both sides of the gate electrode of the n-type well MISFET and the p-type well are formed. Low concentration n in the mold well power supply⁻Forming a semiconductor region and a p-type pocket region,
(C) After covering the surface of the element formation region of the p-type well with a sixth photoresist, the p-type well power supply unit, the n-type well element formation region, and the n-type well power supply unitP-type impurities and n-type impurities from an oblique directionBy implanting, the n-type well power feeding part and the n-type well and the n-type well power feeding part on both sides of the gate electrode of the p-channel MISFET have a low concentration of p.⁻Forming a semiconductor region and an n-type pocket region,
(D) After covering the surface of the element forming region of the n-type well and the surface of the p-type well feeding portion with a seventh photoresist, the element forming region of the n-type well feeding portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type pocket region and the low-concentration p are formed in the p-type well and the n-type well power feeding portion on both sides of the gate electrode of the n-channel MISFET.⁻N of a high concentration deeper than the type semiconductor region⁺Forming a semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with an eighth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, the n-type pocket region and the low-concentration n are formed in the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET.⁻High concentration p deeper than type semiconductor region⁺Forming a semiconductor region,
Is included.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0031]
(Embodiment 1)
FIG. 1 is a plan view showing a basic cell (basic cell in the middle of a manufacturing process) of a CMOS gate array according to the present embodiment, and FIG. 2 is a sectional view of the same.
[0032]
p^-A p-type well 2 and an n-type well 3 are provided adjacent to each other in a region where a basic cell (BC) on the main surface of the semiconductor substrate 1 made of type single crystal silicon is disposed. The p-type well 2 is formed with gate electrodes 4A of n-channel MISFETs (for four pieces) that constitute a part of the basic cell (BC), and the n-type well 3 has another part of the basic cell (BC). A gate electrode 4B of p-channel type MISFETs (for four pieces) is formed. The gate electrodes 4A and 4B are formed by patterning, for example, a polycrystalline silicon film deposited on the semiconductor substrate 1 by the CVD method, and the gate oxide films 5 formed on the surfaces of the p-type well 2 and the n-type well 3, respectively. Placed on top.
[0033]
In the vicinity of the n-channel MISFET formation region, a p-type well power supply unit 6 for supplying a predetermined fixed potential (for example, 0 V) to the p-type well 2 is provided. Further, an n-type well power feeding unit 7 for supplying a predetermined fixed potential (for example, 3 V) to the n-type well 3 is provided in the vicinity of the p-channel type MISFET formation region. The n-channel type MISFET formation region, the p-type well power supply unit 6, the p-channel type MISFET formation region, and the n-type well power supply unit 7 are made of thick silicon oxide formed on the surfaces of the p-type well 2 and the n-type well 3, respectively. The field oxide films 8 are separated from each other.
[0034]
For example, as shown in FIG. 3, the logic part of the CMOS gate array is configured by a spread system in which basic cells (BC) are arranged on the entire surface of the substrate without any gap. In the spread gate array, the wiring area can be freely set, so that higher integration is easier than the fixed channel gate array in which the wiring area is fixed.
[0035]
Next, a process for making the n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) into an LDD structure and a pocket structure will be described.
[0036]
First, as shown in FIGS. 4 and 5, the p-channel MISFET formation region of the n-type well 3 and the surface of the n-type well power supply portion 7 are covered with a photoresist 20, and the n-type well 2 is n-typed by oblique ion implantation. By sequentially implanting the type impurity (P) and the p type impurity (B), the n type impurity is introduced into the p type well 2 on both sides of the gate electrode 4A.^-A type semiconductor region 9A and a p-type semiconductor region (pocket) 10A are formed. At this time, an n-type impurity and a p-type impurity are also implanted into the p-type well 2 of the p-type well power feeding unit 6, and n^-Type semiconductor region 9B and p type semiconductor region 10B are formed.
[0037]
The implantation of the n-type impurity and the p-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The order of implantation of the n-type impurity and the p-type impurity is arbitrary. The n-type impurity implantation conditions are an incident angle of 45 to 55 degrees, an implantation energy of 45 keV, and a dose amount of 1 × 10.¹³/cm²And At this time, n^-The impurity concentration of the type semiconductor regions 9A and 9B is 3 × 10¹⁸/cm^ThreeThe peak concentration depth is 0.13 μm. The p-type impurity implantation conditions are as follows: incident angle of 45 to 55 degrees, implantation energy of 55 keV, and dose amount of 1.5 × 10.¹²/cm²And At this time, the impurity concentration of the p-type semiconductor regions 10A and 10B is 2 × 10.¹⁷/cm^ThreeThe peak concentration depth is 0.18 μm.
[0038]
Next, after removing the photoresist 20, as shown in FIGS. 6 and 7, the n-channel MISFET formation region of the p-type well 2 and the surface of the p-type well feeding portion 6 are covered with the photoresist 21, and the n-type P-type impurities (BF₂) And n-type impurity (P) are sequentially implanted to form n-type well 3 on both sides of gate electrode 4B.^-A type semiconductor region 11A and an n type semiconductor region (pocket) 12A are formed. At this time, the p-type impurity and the n-type impurity are also implanted into the n-type well 3 of the n-type well power feeding unit 7, and p^-Type semiconductor region 11B and n type semiconductor region 12B are formed.
[0039]
The implantation of the n-type impurity is performed by using an oblique ion implantation method once or twice from four directions which are different by 90 degrees as viewed from above the semiconductor substrate 1. The order of implantation of the n-type impurity and the p-type impurity is arbitrary. The p-type impurity implantation conditions are as follows: incident angle 0 degree (vertical), implantation energy 20 keV, dose amount 6.5 × 10.¹³/cm²And At this time, p^-The impurity concentration of the type semiconductor regions 11A and 11B is 6 × 10¹⁸/cm^ThreeThe peak concentration depth is 0.14 μm. The n-type impurity implantation conditions are as follows: incident angle of 40 to 45 degrees, implantation energy of 110 keV, and dose of 2.5 × 10.¹²/cm²And At this time, the impurity concentration of the n-type semiconductor regions 12A and 12B is 2 × 10.¹⁷/cm^ThreeThe peak concentration depth is 0.18 μm.
[0040]
Next, after removing the photoresist 21, as shown in FIGS. 8 and 9, side wall spacers 15 of silicon oxide are formed on the side walls of the gate electrodes 4A and 4B, and then the n-type in the p-channel type MISFET formation region. The surface of each of the well 3 and the p-type well 2 of the p-type well feeder 6 is covered with a photoresist 22, and the n-type well 3 of the n-channel well MISFET formation region and the n-type well 3 of the n-type well feeder 7 N type impurities (As)⁺Type semiconductor regions (source and drain regions of n-channel MISFET) 13A and n⁺A type semiconductor region (well feeding portion semiconductor region) 13B is formed.
[0041]
Here, the implantation of the n-type impurity is caused by n in the n-type well power feeding unit 7.⁺Type semiconductor region 13B is p^-This is performed under the condition that the n-type well 3 is formed deeper than the n-type semiconductor region 11B. Specifically, the incident angle is 0 degree (perpendicular), the implantation energy is 80 keV, and the dose amount is 2 × 10.¹⁵/cm²And At this time, n⁺The impurity concentration of the type semiconductor regions 13A and 13B is 1 × 10²⁰/cm^ThreeThe peak concentration depth is 0.2 μm.
[0042]
FIG. 10A is an enlarged cross-sectional view of the n-type well 3 of the n-type well power feeding unit 7, and FIG. 10B is a diagram of p along the depth direction of the n-type well power feeding unit 7.^-Type semiconductor region 11B, n type semiconductor region 12B, n⁺4 is a graph showing the impurity concentration distribution of the type semiconductor region 13B, the n-type well 3, and the total thereof. As shown, n⁺P type semiconductor region 13B^-P formed by implanting p-type impurities by forming deeper than the type semiconductor region 11B.^-N type semiconductor region 11B⁺Since the connection between the type semiconductor region 13B and the n type well 3 is not hindered, n⁺The fixed potential can be reliably supplied to the n-type well 3 through the type semiconductor region 13B.
[0043]
On the other hand, n⁺P type semiconductor region 13B^-When formed shallower than the type semiconductor region 11B, the total impurity concentration distribution is as shown in FIG.⁺Since the connection between the type semiconductor region 13B and the n type well 3 is hindered, n⁺The fixed potential cannot be supplied to the n-type well 3 through the type semiconductor region 13B.
[0044]
Next, after removing the photoresist 22, as shown in FIGS. 12 and 13, the surfaces of the p-type well 2 in the n-channel type MISFET formation region and the n-type well 3 in the n-type well power feeding portion 7 are photo-coated. Covered with a resist 23, the p-type impurity (BF₂)⁺Type semiconductor regions (source and drain regions of p-channel type MISFET) 14A and p⁺A type semiconductor region (well power feeding portion semiconductor region) 14B is formed.
[0045]
Here, the implantation of the p-type impurity is caused by the p-type well feeding portion 6 p⁺Type semiconductor region 14B is n^-This is performed under the condition that the p-type well 2 is formed deeper than the p-type semiconductor region 9B. Specifically, the incident angle is 0 degree (perpendicular), the implantation energy is 50 keV, and the dose amount is 2 × 10.¹⁵/cm²And At this time, p⁺The impurity concentration of the type semiconductor regions 14A and 14B is 1 × 10²⁰/cm^ThreeThe peak concentration depth is 0.2 μm.
[0046]
FIG. 14A is an enlarged cross-sectional view of the p-type well 2 of the p-type well power supply unit 6, and FIG. 14B is an n-direction along the depth direction of the p-type well power supply unit 6.^-Type semiconductor region 9B, p type semiconductor region 10B, p⁺4 is a graph showing the impurity concentration distribution of the type semiconductor region 14B, the p-type well 2, and the total thereof. As shown, p⁺N type semiconductor region 14B^-N formed by implanting an n-type impurity by forming it deeper than the type semiconductor region 9B.^-P type semiconductor region 9B⁺Since the connection between the p-type well 2 and the p-type well 2 is not hindered, p⁺The fixed potential can be reliably supplied to the p-type well 2 through the type semiconductor region 14B.
[0047]
According to the present embodiment in which each of the n-channel MISFET and the p-channel MISFET is made into an LDD structure and a pocket structure by the above-described process,
(1) n of n-channel type MISFET using oblique ion implantation method^-Type semiconductor region 9A and p channel type MISFET p^-Since the LDD structure partially overlapping with the gate electrode can be formed by forming the type semiconductor region 11A, a CMOS gate array with improved hot carrier resistance can be manufactured.
[0048]
(2) By using the oblique ion implantation method, the p-type semiconductor region (pocket) 10A of the n-channel type MISFET and the n-type semiconductor region (pocket) 12A of the p-channel type MISFET are formed.^-Type semiconductor region 9A, p^-Since a pocket structure deeper than the type semiconductor region 11A) and under the gate electrode can be formed, a CMOS gate array with improved punch-through resistance can be manufactured. (3) p of the p-type well power feeding unit 6⁺N type semiconductor region (well feeding portion semiconductor region) 14B^-N formed by implanting an n-type impurity by forming it deeper than the type semiconductor region 9B.^-P type semiconductor region 9B⁺Since the connection between the p-type well 2 and the p-type well 2 is not hindered, p⁺The fixed potential can be reliably supplied to the p-type well 2 through the type semiconductor region 14B. In addition, n of the n-type well power feeding unit 7⁺P type semiconductor region (well feeding portion semiconductor region) 13B^-P formed by implanting p-type impurities by forming deeper than the type semiconductor region 11B.^-N type semiconductor region 11B⁺Since the connection between the type semiconductor region 13B and the n type well 3 is not hindered, n⁺The fixed potential can be reliably supplied to the n-type well 3 through the type semiconductor region 13B.
[0049]
(4) Since the p-type well power supply unit 6 and the n-type well power supply unit 7 are not covered with photoresist during oblique ion implantation, the shadowing effect due to the photoresist can be avoided. Thus, the LDD structure and the pocket structure can be formed also in the n-channel MISFET formation region near the p-type well power feeding portion 6 and the p-channel MISFET formation region near the n-type well power feeding portion 7. When the size of the cell (BC) is reduced, the hot carrier effect and the punch-through phenomenon of the n-channel MISFET and the p-channel MISFET can be suppressed.
[0050]
(5) Since the shadowing effect can be avoided only by changing the mask pattern of the photoresist, the number of steps does not increase compared to the process of covering the well power supply portion with the photoresist during oblique ion implantation.
[0051]
(Embodiment 2)
In this embodiment, each of the n-channel MISFET and the p-channel MISFET constituting the basic cell (BC) of the CMOS gate array is formed into an LDD structure and a pocket structure by a method different from that in the first embodiment.
[0052]
First, as shown in FIGS. 15 and 16, the surface of the p-channel MISFET formation region of the n-type well 3 is covered with a photoresist 24, and n-type impurities (P) and p-type impurities (B) are formed by oblique ion implantation. Are sequentially implanted into the p-type well 2 on both sides of the gate electrode 4A.^-A type semiconductor region 9A and a p-type semiconductor region (pocket) 10A are formed. At this time, an n-type impurity and a p-type impurity are also implanted into the p-type well 2 of the p-type well power feeding unit 6, and n^-Type semiconductor region 9B and p type semiconductor region 10B are formed. In addition, n-type impurities and p-type impurities are also implanted into the n-type well 3 of the n-type well power feeding unit 7,^-A type semiconductor region 9C and a p-type semiconductor region 10C are formed.
[0053]
The implantation of the n-type impurity and the p-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The implantation conditions for the n-type impurity and the p-type impurity are the same as those in the first embodiment.
[0054]
Next, after removing the photoresist 24, as shown in FIGS. 17 and 18, the surface of the n-channel MISFET formation region of the p-type well 2 is covered with the photoresist 25, and the n-type well 3 is formed by oblique ion implantation. P-type impurities (BF₂) And n-type impurity (P) are sequentially implanted to form n-type well 3 on both sides of gate electrode 4B.^-A type semiconductor region 11A and an n type semiconductor region (pocket) 12A are formed.
[0055]
At this time, the p-type impurity and the n-type impurity are also implanted into the n-type well 3 of the n-type well power feeding unit 7 to form the n^-The type semiconductor region 9C and the p-type semiconductor region 10C are cancelled. Also, the n-type impurity and the p-type impurity are implanted into the p-type well 2 of the p-type well power feeding unit 6 to form the n^-The type semiconductor region 9B and the p type semiconductor region 10B are canceled out.
[0056]
The implantation of the p-type impurity and the n-type impurity is performed once or twice each from four directions that are different by 90 degrees as viewed from above the semiconductor substrate 1. The implantation conditions for the n-type impurity and the p-type impurity are the same as those in the first embodiment.
[0057]
Next, after removing the photoresist 25, as shown in FIG. 19 and FIG. 20, sidewall oxide spacers 15 of silicon oxide are formed on the sidewalls of the gate electrodes 4A and 4B, and then n-type in the p-channel type MISFET formation region. The surfaces of the well 3 and the p-type well 2 of the p-type well power supply unit 6 are covered with a photoresist 26, and the n-type well 3 in the n-channel type MISFET forming region and the n-type well 3 of the n-type well power supply unit 7 N type impurities (As)⁺Type semiconductor regions (source and drain regions of n-channel MISFET) 13A and n⁺A type semiconductor region 13B (well feeding portion semiconductor region) is formed. The n-type impurity implantation conditions are the same as those in the first embodiment.
[0058]
FIG. 21 is a graph showing an impurity concentration distribution along the depth direction of the n-type well power feeding unit 7. As shown, this region has n⁺In addition to n-type impurities doped to form the type semiconductor region 13B, n-type MISFET n^-N-type impurity (n-LDD) doped when forming the p-type semiconductor region 9A, n-type impurity (p-pocket) doped when forming the p-type semiconductor region (pocket) 10A, p-channel type MISFET P^-P-type impurities (p-LDD) doped when forming the n-type semiconductor region 11A and n-type impurities (n-pocket) doped when forming the n-type semiconductor region (pocket) 12A exist. n⁺N-type semiconductor region (well power feeding portion semiconductor region) 13B is formed deeper than the semiconductor region formed by p-type impurities (p-LDD and p-pocket), whereby n⁺Since the connection between the type semiconductor region 13B and the n type well 3 can be secured, n⁺The fixed potential can be reliably supplied to the n-type well 3 through the type semiconductor region 13B.
[0059]
Next, after removing the photoresist 26, as shown in FIG. 22 and FIG. Covered with a resist 27, p-type impurities (BF₂)⁺Type semiconductor regions (source and drain regions of p-channel type MISFET) 14A and p⁺A type semiconductor region 14B (well power feeding portion semiconductor region) is formed. The p-type impurity implantation conditions are the same as those in the first embodiment.
[0060]
FIG. 24 is a graph showing an impurity concentration distribution along the depth direction of the p-type well power feeding unit 6. As shown, this region has p⁺In addition to the p-type impurity doped to form the type semiconductor region 14B, the n-type MISFET n^-N-type impurity (n-LDD) doped when forming the p-type semiconductor region 9A, n-type impurity (p-pocket) doped when forming the p-type semiconductor region (pocket) 10A, p-channel type MISFET P^-P-type impurities (p-LDD) doped when forming the n-type semiconductor region 11A and n-type impurities (n-pocket) doped when forming the n-type semiconductor region (pocket) 12A exist. p⁺P-type semiconductor region (well power feeding portion semiconductor region) 14B is formed deeper than the semiconductor region formed of n-type impurities (n-LDD and n-pocket), thereby⁺Since the connection between the p-type well 2 and the p-type well 2 can be secured, p⁺The fixed potential can be reliably supplied to the p-type well 2 through the type semiconductor region 14B.
[0061]
Next, the photoresist 27 is removed, and then the silicon oxide films on the surfaces of the source and drain regions of the n-channel type MISFET and p-channel type MISFET, and the surfaces of the p-type well power supply unit 6 and the n-type well power supply unit 7, respectively. After the (gate oxide film 5) is removed by etching, a Ti silicide layer 28 is formed in this region as shown in FIG. 25 to reduce the contact resistance.
[0062]
The Ti silicide layer 28 is formed by depositing a Ti film on the semiconductor substrate 1 by a sputtering method and causing a silicide reaction at the interface with silicon (p-type well 2 and n-type well 3) by heat treatment. In this embodiment, the source and drain regions (n⁺Type semiconductor region 13A), source and drain regions (p⁺Type semiconductor region 14A), p of the p-type well feeding portion 6⁺Type semiconductor region 14B and n of the n-type well power feeding portion 7⁺Since the type semiconductor region 13B is formed relatively deep, it is possible to effectively prevent an increase in leakage current due to penetration (breakdown of the junction) of the Ti silicide layer 28.
[0063]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0064]
In the above-described embodiment, the case where the present invention is applied to a CMOS gate array has been described. However, the manufacturing method of the present invention is not limited to this, and is applied to all CMOS devices in which a well power feeding portion is disposed in the vicinity of a MISFET formation region. Can be applied.
[0065]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0066]
(1) Hot carrier resistance of the MISFET can be improved by forming the LDD structure using the oblique ion implantation method.
[0067]
(2) The punch-through resistance of the MISFET can be improved by forming the pocket structure using the oblique ion implantation method.
[0068]
(3) Since the shadowing effect due to the photoresist during oblique ion implantation can be avoided, the hot carrier effect and the punch-through phenomenon can be effectively suppressed when the MISFET is miniaturized.
[0069]
(4) By forming the well power feeding portion semiconductor region deeper than the semiconductor regions of different conductivity types, the connection between the well power feeding portion semiconductor region and the well can be ensured, so that a fixed potential is reliably supplied to the well. be able to.
[0070]
(5) With the above (1) to (4), it is possible to achieve both high integration of MOS devices and high reliability of transistor characteristics.
[Brief description of the drawings]
FIG. 1 is a plan view showing a basic cell (basic cell in the middle of a manufacturing process) of a CMOS gate array according to a first embodiment;
FIG. 2 is a cross-sectional view showing a basic cell (basic cell in the middle of a manufacturing process) of the CMOS gate array according to the first embodiment.
FIG. 3 is a partial plan view of a logic part of the CMOS gate array according to the first embodiment.
4 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
5 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
6 is a plan view showing the method for manufacturing the CMOS gate array according to the first embodiment; FIG.
7 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
8 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
FIG. 9 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment.
10A is an enlarged cross-sectional view of an n-type well of an n-type well power feeding portion, and FIG. 10B is a graph showing an impurity concentration distribution along the depth direction of the n-type well power feeding portion.
FIG. 11 is a graph showing an impurity concentration distribution when an n-type well feeder semiconductor region is formed shallower than a semiconductor region of a different conductivity type.
12 is a plan view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
13 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the first embodiment. FIG.
14A is an enlarged cross-sectional view of a p-type well of a p-type well power feeding portion, and FIG. 14B is a graph showing an impurity concentration distribution along the depth direction of the p-type well power feeding portion.
15 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
16 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
17 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
18 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 19 is a plan view showing the method of manufacturing the CMOS gate array according to the second embodiment.
20 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 21 is a graph showing an impurity concentration distribution along a depth direction of an n-type well power feeding unit.
22 is a plan view showing the method for manufacturing the CMOS gate array according to the second embodiment; FIG.
FIG. 23 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment.
FIG. 24 is a graph showing an impurity concentration distribution along a depth direction of an n-type well power feeding unit.
25 is a cross-sectional view showing the method of manufacturing the CMOS gate array according to the second embodiment. FIG.
FIG. 26 is a plan view showing a basic cell of a CMOS gate array examined by the present inventors.
FIG. 27 is a cross-sectional view showing a basic cell of a CMOS gate array examined by the present inventors.
FIG. 28 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 29 is a cross-sectional view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 30 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 31 is a cross-sectional view showing a CMOS gate array manufacturing method examined by the present inventors.
FIG. 32 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 33 is a cross-sectional view showing a method of manufacturing a CMOS gate array studied by the present inventors.
FIG. 34 is a plan view showing a method for manufacturing a CMOS gate array studied by the present inventors.
FIG. 35 is a cross-sectional view showing a CMOS gate array manufacturing method examined by the present inventors.
FIG. 36 is a plan view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
FIG. 37 is a cross-sectional view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
FIG. 38 is a perspective view for explaining the shadowing effect by the photoresist covering the surface of the well power feeding portion.
[Explanation of symbols]
1 Semiconductor substrate
2 p-type well
3 n-type well
4A Gate electrode
4B Gate electrode
5 Gate oxide film
6 p-type well feeder
7 n-type well feeder
8 Field oxide film
9A n^-Type semiconductor region
9B n^-Type semiconductor region
10A p-type semiconductor region (pocket)
10B p-type semiconductor region
11A p^-Type semiconductor region
11B p^-Type semiconductor region
12A n-type semiconductor region (pocket)
12B n-type semiconductor region
13A n⁺Type semiconductor regions (source and drain regions)
13B n⁺Type semiconductor region (semiconductor region of well feeding part)
14A p⁺Type semiconductor regions (source and drain regions)
14B p⁺Type semiconductor region (semiconductor region of well feeding part)
15 Sidewall spacer
20 photoresist
21 photoresist
22 photoresist
23 photoresist
24 photoresist
25 photoresist
26 photoresist
27 photoresist
28 Ti silicide layer
51 Semiconductor substrate
52 p-type well
53 n-type well
54A Gate electrode
54B Gate electrode
55 Gate oxide film
56 p-type well feeder
57 n-type well feeder
58 Field oxide film
59 n^-Type semiconductor region
60 p-type semiconductor region (pocket)
61 p^-Type semiconductor region
62 n-type semiconductor region (pocket)
63A n⁺Type semiconductor regions (source and drain regions)
63B n⁺Type semiconductor region (semiconductor region of well feeding part)
64A p⁺Type semiconductor regions (source and drain regions)
64B p⁺Type semiconductor region (semiconductor region of well feeding part)
65 Sidewall spacer
70 photoresist
71 photoresist
72 photoresist
73 photoresist
BC basic cell

Claims

A method of manufacturing a semiconductor integrated circuit device having an n-channel MISFET and a p-channel MISFET,
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the n-type well with a first photoresist, n-type impurities and p-type impurities are obliquely applied to the element formation region of the p-type well and the p-type well feeding portion adjacent thereto. Forming a low-concentration n ⁻ -type semiconductor region and a p-type pocket region in the p-type well and the p-type well feeding portion on both sides of the gate electrode of the n-channel MISFET by implanting;
(C) After the surface of the p-type well is covered with a second photoresist, p-type impurities and n-type impurities are obliquely applied to the n-type well element forming region and the n-type well feeding portion adjacent thereto. Forming a low-concentration p ⁻ -type semiconductor region and an n-type pocket region in the n-type well and the n-type well feeding portion on both sides of the gate electrode of the p-channel MISFET by implanting;
(D) After covering the surface of the element formation region of the n-type well and the surface of the p-type well power supply portion with a third photoresist, the element formation region of the n-type well power supply portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, a high-concentration n ⁺ -type semiconductor deeper than the p ⁻ -type semiconductor region in the p-type well and the n-type well feeding portion on both sides of the gate electrode of the n-channel MISFET. Forming a region;
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with a fourth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting a p-type impurity from the vertical direction, a high-concentration p ⁺ -type semiconductor deeper than the n ⁻ -type semiconductor region is formed in the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET. Forming a region;
A method for manufacturing a semiconductor integrated circuit device, comprising:

A method of manufacturing a semiconductor integrated circuit device having an n-channel MISFET and a p-channel MISFET,
(A) After forming a p-type well and an n-type well on the main surface of the semiconductor substrate, an n-channel MISFET gate electrode is formed in the element formation region of the p-type well, and in the element formation region of the n-type well. forming a gate electrode of a p-channel type MISFET;
(B) After covering the surface of the element formation region of the n-type well with a fifth photoresist, an n-type well power feeding portion adjacent to the element formation region of the n-type well, and an element formation region of the p-type well A p-type impurity and an n-type impurity are implanted obliquely into a p-type well feeding portion adjacent to the n-type well feeding portion, the p-type well on both sides of the gate electrode of the n-channel type MISFET, and the p-type well. Forming a low-concentration n ⁻ type semiconductor region and a p-type pocket region in the type well power feeding portion;
(C) After covering the surface of the element forming region of the p-type well with a sixth photoresist, the p-type well feeding portion, the element forming region of the n-type well, and the n-type well feeding portion are obliquely viewed. By implanting a p-type impurity and an n-type impurity, low concentration p ⁻ -type semiconductor regions are formed in the n-type well power feeding part and the n-type well and the n-type well power feeding part on both sides of the gate electrode of the p-channel MISFET. And forming an n-type pocket region,
(D) After covering the surface of the element forming region of the n-type well and the surface of the p-type well feeding portion with a seventh photoresist, the element forming region of the n-type well feeding portion and the p-type well is almost By implanting an n-type impurity from the vertical direction, the p-type well and the n-type well power feeding portion on both sides of the gate electrode of the n-channel MISFET are supplied with the p-type pocket region and the low-concentration p ⁻ -type semiconductor region. Forming a deep high concentration n ⁺ type semiconductor region,
(E) After covering the surface of the element formation region of the p-type well and the surface of the n-type well power supply portion with an eighth photoresist, the element formation region of the p-type well power supply portion and the n-type well is almost By implanting p-type impurities from the vertical direction, the n-type pocket region and the low-concentration n ⁻ -type semiconductor region are formed on the n-type well and the p-type well feeding portion on both sides of the gate electrode of the p-channel MISFET. Forming a deep high concentration p ⁺ type semiconductor region,
A method for manufacturing a semiconductor integrated circuit device, comprising:

3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the step (d) and the step (e) are performed in each of a gate electrode of the n-channel MISFET and a gate electrode of the p-channel MISFET. A method of manufacturing a semiconductor integrated circuit device, which is performed after a sidewall spacer is formed on the sidewall of the semiconductor integrated circuit device.

3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the p-type well is provided adjacent to the n-type well.

3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the p-type pocket region is formed deeper than the low-concentration n ⁻ -type semiconductor region and enters under the gate electrode. The method of manufacturing a semiconductor integrated circuit device, wherein the region is formed deeper than the low-concentration p ^- type semiconductor region and under the gate electrode.

A method of manufacturing a semiconductor integrated circuit device according to any one of claims 1 to 5 implantation of impurities from the oblique direction is carried out from four different directions by 90 degrees as viewed from above the semiconductor substrate A method of manufacturing a semiconductor integrated circuit device.

A method of manufacturing a semiconductor integrated circuit device according to any one of claims 1 to 6, wherein the n-channel type MISFET constitutes a part of the basic gate of the CMOS gate array, the p-channel type MISFET said A method of manufacturing a semiconductor integrated circuit device, comprising another part of a basic gate.