JP4063505B2

JP4063505B2 - Semiconductor device

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Publication number: JP4063505B2
Application number: JP2001129186A
Authority: JP
Inventors: 健二鈴木; 勇昇栗原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2008-03-19
Anticipated expiration: 2021-04-26
Also published as: JP2002324844A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に所定の端子に予め定めた信号を供給することで、本来の機能を実現する通常動作モードから、内部回路部を試験するテストモードへ切り替えることができるテスト回路を内蔵した半導体装置に関する。
【０００２】
【従来の技術】
従来、製品出荷前の半導体装置のテスト、例えば内部メモリデータを読み出したり、書込んだりするテスト（以下、内部回路テストという）を行う場合は、半導体装置における内部回路の通常動作時に使用される特定の入出力端子を高電圧（通常動作時に使用する入力信号電圧よりも高い電圧）を入力する端子として使用することにより通常動作モードから内部回路テストモードへ切り替える、又は、半導体装置内に用意した専用のテスト端子に印加する信号によりテストモードと通常動作モードの切り替え、或いはテストモードの選択等を行っていた。
【０００３】
例えば、特開２０００−２６９４２８号公報（以下、公知例１とする）には通常動作時には入力信号を入力する端子として使用され、内部回路テスト時には通常動作モードから内部回路テストモードへ切り替えるため通常動作時に使用される入力信号電圧よりも高い電圧のテスト信号を入力する端子となる入力端子を有する半導体集積回路が開示されている。図１４は、この公知例に開示された半導体集積回路において、通常動作に使用する入力端子が高電圧を入力する端子として使用された場合の例を示す回路図で、入力端子１３００に保護抵抗１３１５を含む保護回路１３１０が接続され、保護抵抗１３１５の先に内部回路１３７０の入力初段回路１３０４、テスト状態判定回路１３２０が接続され、テスト状態判定回路１３２０の出力は、例えば通常動作モードか内部回路テストモードかを切り替えると共に内部回路テストモード時にそのテストを制御する被制御回路１３７１に接続されている。この回路では、テスト状態判定回路１３２０が、入力端子１３００に入力した入力信号電圧が入力初段回路１３０４で通常使用する信号電圧か、内部回路テストモードへ設定する高電圧かを判定し判定結果を被制御回路１３７１に出力している。
【０００４】
又、特開平４−９９９７７号公報，特開平７−５５８９６号公報，特開平７−１７４８２９号公報（以下、順番に公知例２，３，４とする）等には専用のテスト端子を設け、このテスト端子に印加する信号によりテストモードと通常動作モードの切り替え或いはテストモードの選択等を行うようにした半導体集積回路が開示されている。
【０００５】
【発明が解決しようとする課題】
しかし、公知例１に開示された図１４のような回路を用いる場合、例えば図１５にその配置配線の一例を示すように、入出力保護回路１３１０からテスト状態判定回路１３２０に接続する通常動作では使用しない余分な配線１３０７が必要であり、本来の機能を実現するための配線領域を圧迫するという問題があった。
【０００６】
又、公知例２〜４に開示された半導体集積回路のように、専用のテスト端子を設ける場合、半導体集積回路の通常動作には必要のないテスト端子を外部接続するためのパッドが増えてしまい、この専用パッドにより半導体集積回路のチップ面積削減の妨げになるという問題があった。
【０００７】
従って、本発明の目的は、専用のテスト端子を設けることなく、又本来の機能を実現するための配線領域への影響を最小限に抑制できるテスト状態判定回路を備えた半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
そのため、本発明による半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記テスト状態判定回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する前記信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴としている。
【０００９】
このとき、前記テスト状態判定回路が前記第１の抵抗素子を含む複数の抵抗素子を有するとき、前記第１の抵抗素子のみを前記基板中に拡散層で形成された抵抗素子とするのが好ましい。
【００１０】
又、本発明の他の半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、所定の基準電位を出力する内部電圧制御回路、及び前記内部回路部を駆動する電圧を前記基準電位に基づいて発生する内部電源生成ユニットを同一チップ基板中に少なくとも含み、前記内部電圧制御回路が前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記複数の入出力端子の中の所定の第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、更に前記内部電圧制御回路の前記第１の抵抗素子と、前記第１の端子が備える保護素子とは、前記基板中の連続した第２導電型の領域内に設けられており、前記第１の抵抗素子、前記第２導電型の領域、及び前記第１拡散層領域からなる寄生動作素子が前記第１の端子に印加する信号でオンすることにより、前記第１の抵抗素子と前記第１拡散層領域とが導通し、前記内部電圧制御回路が前記基準電位を変化させて前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへ切替るように構成されたことを特徴とする。
【００１１】
このとき、前記内部電圧制御回路が前記第１の抵抗素子を含む複数の抵抗素子を有するとき、前記第１の抵抗素子のみを前記基板中に拡散層で形成された抵抗素子とするのが好ましい。
【００１２】
尚、前記内部回路部及び前記保護素子を含む全ての素子をｐ型基板上に形成し、前記寄生動作素子は前記第１の端子に所定の負電圧が印加されたとき、導通状態となるようにすることができる。
【００１３】
又、本発明の更に他の半導体装置は、所望の機能を実現する内部回路部、所定の保護素子を備えた複数の入出力端子、及び前記複数の入出力端子の中の所定の第１の端子又は第２の端子のいずれか一方に印加する信号により前記所望の機能を実現する通常動作モードから前記内部回路部をテストするテストモードへのモード切替信号を出力するテスト状態判定回路を同一チップ基板中に少なくとも含み、前記テスト状態判定回路は前記基板中に第１導電型の拡散層で形成された第１の抵抗素子を有し、前記第１の端子が備える保護素子は、第１導電型の第１拡散層領域を有し且つこの第１拡散層領域は前記第１の端子に接続され、前記第２の端子が備える保護素子は、第１導電型の第２拡散層領域を有し且つこの第２拡散層領域は前記第２の端子に接続され、更に前記第１の端子及び第２の端子は、前記第１拡散層領域及び前記第２の拡散層領域それぞれと前記第１の抵抗素子との距離が互いに等しくなるように配置されており、前記第１の抵抗素子、前記基板、及び前記第１拡散層領域からなる第１の寄生動作素子、又は前記第１の抵抗素子、前記基板、及び前記第２拡散層領域からなる第２の寄生動作素子のいずれか一方であって、前記第１又は第２の拡散層領域に前記信号が印加された寄生動作素子がオンすることにより、前記第１の抵抗素子と前記第１又は第２拡散層領域とが導通し、前記テスト状態判定回路が前記モード切替信号を出力することを特徴とする。
【００１４】
このとき、前記第１の端子及び第２の端子が前記チップ基板の同一辺で、且つ前記テスト状態判定回路を挟んで互いに反対側に配置することができる。又、前記第１の端子及び第２の端子が前記チップ基板の角部の隣り合う辺にそれぞれ配置してもよい。
【００１５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１６】
図１は、本発明の第１実施形態の半導体装置が有するテスト状態判定回路及びその関連周辺部の回路図である。図２は、このテスト状態判定回路を制御する入力端子の周辺部の模式的なレイアウト図であり、図３は図２のＡ−Ａ’線に沿ったチップ基板の模式的な概略断面図である。
【００１７】
図１，２，３を参照すると、本実施形態の半導体装置の第１の端子である入力端子１００には、保護抵抗１１５を含む保護回路部１１０が接続されている。保護抵抗１１５の先には入力初段回路１０３が接続されている。保護回路部１１０は、例えばゲート及びソースを高電位側電源（以下、Ｖｃｃとする）に接続し、ドレインを入力端子１００と接続した静電保護用ｐチャネル型ＭＯＳトランジスタ（以下、保護ｐＭＯＳとする）１１１と、ゲート及びソースを低電位側電源（以下、ＧＮＤとする）に接続し、ドレイン１１３Ｄを入力端子１００と接続した静電保護用ｎチャネル型ＭＯＳトランジスタ（以下、保護ｎＭＯＳとする）１１３と、で構成される。保護ｎＭＯＳ１１３は、ｐウェルコンタクト１１ｃでＧＮＤに接続されたｐウェル１１の中に形成されている。
【００１８】
テスト状態判定回路１２０は、例えば、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳとする）１２１及び１２２と、多結晶シリコン膜で形成した抵抗素子（以下、Ｐ抵抗とする）１２３と、ＧＮＤに接続されているｐウェル１３の中に形成されたＮ型拡散層で形成した抵抗素子（以下、拡散層抵抗とする）１２６とを含み構成される。ｐＭＯＳ１２１のソースはＶｃｃに、ドレインとゲートはＰ抵抗１２３の一端に、更にＰ抵抗１２３の他端はＧＮＤにそれぞれ接続される。又、ｐＭＯＳ１２２のゲート，ソ−ス，及びドレインは、それぞれｐＭＯＳ１２１のドレイン，Ｖｃｃ，及び拡散層抵抗１２６の一端に接続され、拡散層抵抗１２６の他端は、ＧＮＤに接続される。又、ｐＭＯＳ１２２のドレインと拡散層抵抗１２６の共通接続点であるノードＮ１は、被制御回路１７１の図示されていない所定の入力端に接続され、モード切替信号を出力する。Ｐ抵抗１２３の抵抗値は、ｐＭＯＳ１２２を流れる電流が所望の電流値Ｉｄになるように設定される。
【００１９】
尚、本実施形態においては、入力端子１００に接続するｎ型拡散層であるドレイン１１３Ｄと、拡散層抵抗１２６とは、チップ基板（本実施形態では、ｐ型基板１０）やウェルの連続したｐ型領域内にそれぞれの拡散領域間最短距離が所定の距離Ｄだけ離間して形成され、このｐ型領域とドレイン１１３Ｄと拡散層抵抗１２６とで構成される寄生バイポーラトランジスタ（以下、寄生Ｔｒとする）１がバイポーラトランジスタ動作をすることができるように配置される。具体的には、少なくとも保護回路部１１０及び拡散層抵抗１２６と、入力初段回路１０３、被制御回路１７１や内部回路ブロック１７９等を含む内部回路部１７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層８が形成され、保護回路部１１０と拡散層抵抗１２６の間は、寄生Ｔｒ１にバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層８を除いてある。又、他の図示されていない抵抗は、全てＰ抵抗を用いている。これにより、テスト状態判定回路１２０は、入力端子１００とはアルミ配線等での接続を持たない状態で、入力端子１００から寄生Ｔｒ１を介して制御することが可能になっている。
【００２０】
次に、第１の実施形態の動作について説明する。
【００２１】
寄生Ｔｒ１のベースとなるｐ型基板１０は通常ＧＮＤ電位であるので、図１の入力端子１００にマイナス電位が印加されると、寄生Ｔｒ１のエミッタ電位が下がって寄生Ｔｒ１がオンし、保護ｎＭＯＳ１１３のドレイン１１３Ｄから拡散層抵抗１２６に電子が注入される。これにより拡散層抵抗１２６に流れていた電流の一部がバイパスされて拡散層抵抗１２６を流れる電流が減少し、見かけ上拡散層抵抗１２６に並列に抵抗素子が付加された状態になって、抵抗値が低下し、モード切替信号であるテスト状態判定回路１２０の出力ノードＮ１の電圧が低下する。
【００２２】
拡散層抵抗１２６の抵抗値をＲ１とし、ｐＭＯＳ１２２を流れる電流値をＩｄとすると、寄生Ｔｒ１がオンする前の出力ノードＮ１の電圧Ｖn1０は、
Ｖn1０＝Ｉｄ×Ｒ１
となる。又、寄生Ｔｒ１がオンしたとき、拡散層抵抗１２６に流れる電流Ｉrxは、寄生Ｔｒ１のコレクタに流れる電流をＩcxとすると、
Ｉrx＝Ｉｄ−Ｉcxとなり、
出力ノードＮ１の電圧Ｖn1ｘは、
Ｖn1ｘ＝Ｉrx×Ｒ１＝（Ｉｄ−Ｉcx）×Ｒ１
となり、Ｉcx×Ｒ１だけ電位が低下する。
【００２３】
図４は、入力端子１００に負電圧が印加されたときの各部の電流を説明するための図で、（ａ），（ｂ）は、いずれも横軸を入力端子１００に印加される電圧とし、縦軸をそれぞれ寄生Ｔｒ１に流れるコレクタ電流Ｉcxと拡散層抵抗１２６を流れる電流Ｉrx（＝（Ｉｄ−Ｉcx））とし、ドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗１２６のｎ型拡散領域との間の最短距離Ｄ（但し、Ｄ１＞Ｄ２とする）をパラメータとして示すグラフあり、（ｃ）は横軸を時間にし縦軸を入力端子１００に印加される電圧として、通常動作時に発生し得るアンダーシュート電圧を模式的に示すグラフである。寄生Ｔｒ１のコレクタ電流Ｉcxは、他の条件を一定とすると、入力端子１００に印加される負電圧の絶対値が大きくなれば増大し、又、距離Ｄが大きくなれば減少する。
【００２４】
ここで、例えば本実施形態の半導体装置は、判定回路１２０の出力電圧、即ち出力ノードＮ１の電圧が所定の電圧値Ｖn1th以下になると、通常動作モードから内部回路テストモードに切り替わるように設定しておき、出力ノードＮ１の電圧値がＶn1thのときに拡散層抵抗１２６を流れる電流をＩrth 、寄生Ｔｒ１に流れるコレクタ電流をＩcth すると、
Ｖn1th＝Ｉrth ×Ｒ１＝（Ｉｄ−Ｉcth ）×Ｒ１
となる。従って、入力端子１００に、通常動作で許容される最大のアンダーシュート電圧Ｖ１が印加されたときに拡散層抵抗１２６を流れる電流及び寄生Ｔｒ１のコレクタ電流をそれぞれＩr1及びＩc1とし、本実施形態の半導体装置を通常動作モードから内部回路テストモードへ切り替えるためのエントリ電圧Ｖ２が印加されたときに拡散層抵抗１２６を流れる電流及び寄生Ｔｒ１のコレクタ電流をそれぞれＩr2及びＩc2とすると、保護ｎＭＯＳのドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗１２６のｎ型拡散領域との間の最短距離Ｄを、例えば図４（ａ）、（ｂ）のＤ１となるようにレイアウト配置することで、Ｉr1＞Ｉrth ＞Ｉr2、即ち、Ｉc1＜Ｉcth ＜Ｉc2となり、アンダーシュートによる誤動作を防止しながら、通常動作モードから内部回路テストモードへ確実に切り替えることができる。
【００２５】
本実施形態の半導体装置では、上述したとおり、レイアウト配置を工夫することで、入力端子１００とテスト状態判定回路１２０とを接続する配線をチップ表面上に設けることなく、入力端子１００から寄生Ｔｒ１を介してテスト状態判定回路１２０との接続及びその制御を可能にしており、半導体装置の通常動作のためには不要なチップ表面上の配線を削減できる。
【００２６】
次に、本発明の第２の実施形態について説明する。
【００２７】
本実施形態の半導体装置は、内部電圧を発生する所定の電源ユニットと、この電源ユニットを制御する基準電圧を発生する内部電圧制御回路を備え、この内部電圧制御回路の出力電圧が、従って電源ユニットの出力電圧が所定の値を超え、例えばＶcc２になると自動的にテストモードに切り替わる構成となっている。図５は、本実施形態の半導体装置が有する内部電圧制御回路及びその関連周辺部の回路図である。
【００２８】
図５を参照すると、本実施形態の半導体装置の第１の端子である入力端子２００には、保護抵抗１１５を含む保護回路部１１０が接続されている。保護抵抗１１５の先には入力初段回路２０３が接続されている。保護回路部１１０は、第１の実施形態におけるものと同じであり説明は省略する。
【００２９】
内部電圧制御回路２２０は、例えば、ｐＭＯＳ２３１，２３２，２３５と、ｎＭＯＳ２４１，２４２と、Ｐ抵抗２２３と、拡散層抵抗２２６と、を含み構成される。ｐＭＯＳ２３１，２３２，２３５のソースはいずれもＶｃｃに接続される。ｐＭＯＳ２３１のドレインは、ｎＭＯＳ２４１のドレイン及びゲート並びにｎＭＯＳ２４２のゲートと共通接続され、ｎＭＯＳ２４１のソースはＧＮＤと接続される。又、ｐＭＯＳ２３１のゲート、ｐＭＯＳ２３２のゲート及びドレイン、ｐＭＯＳ２３５のゲート、並びにｎＭＯＳ２４２のドレインはいずれもノードＮ３と共通接続され、ｎＭＯＳ２４２のソースは拡散層抵抗２２６の一端と接続され、拡散層抵抗２２６の他端はＧＮＤと接続される。又、ｐＭＯＳ２３５のドレインとＰ抵抗２２３の一端は、所定の基準電圧を出力するノードＮ４と共通接続され、Ｐ抵抗２２３の他端はＧＮＤと接続される。更に、ノードＮ４は電源ユニット２５０の図示されていない基準電圧入力端と接続される。Ｐ抵抗２２３の抵抗値は、通常動作時のノードＮ４の電圧が所望の電圧値Ｖcc１になるように設定される。
【００３０】
尚、本実施形態においても第１の実施形態の場合と同様、入力端子２００に接続するｎ型拡散層であるドレイン１１３Ｄと、拡散層抵抗２２６とは、チップ基板やウェルの連続したｐ型領域内（本実施形態では、ｐ型基板１０）に所定の距離Ｄだけ離間して形成され、このｐ型領域とドレイン１１３Ｄと拡散層抵抗２２６とで構成される寄生Ｔｒ２がバイポーラトランジスタ動作をすることができるように配置されるが、具体的には、第１の実施形態における拡散層抵抗１２６を拡散層抵抗２２６に置き換えればよく、改めて図示することは省略する。尚、少なくとも保護回路部１１０及び拡散層抵抗２２６と、入力初段回路２０３、内部回路ブロックを含む内部回路部２７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層が形成され、保護回路部１１０と拡散層抵抗２２６の間は、寄生Ｔｒ２にバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層を除いてある点、更に図示されていない他の全て抵抗にＰ抵抗を用いる点も第１の実施形態の場合と同様である。これにより、内電圧制御回路２２０は、入力端子１００とはアルミ配線等での接続を持たない状態で、入力端子２００から寄生Ｔｒ２を介して制御することが可能になっている。
【００３１】
次に、第２の実施形態の動作について説明する。
【００３２】
寄生Ｔｒ２のベースとなるｐ型基板１０は通常ＧＮＤ電位であるので、入力端子２００にマイナス電位が印加されると、寄生Ｔｒ２のエミッタ電位が下がって寄生Ｔｒ２がオンし、保護ｎＭＯＳ１１３のドレイン１１３Ｄから拡散層抵抗２２６に電子が注入される。これにより拡散層抵抗２２６に流れていた電流の一部がバイパスされて拡散層抵抗２２６を流れる電流が減少し、見かけ上拡散層抵抗２２６に並列に抵抗素子が付加された状態になって、抵抗値が低下し、ノードＮ３の電圧が低下する。ノードＮ３の電圧が低下すると、ｐＭＯＳ２３５を流れる電流が増加し、ノードＮ４の電圧が上昇する。図６は、入力端子２００に印加される電圧を横軸にし、ノードＮ４の電圧を縦軸としたときの模式的なグラフの一例である。電源ユニット２５０の出力電圧は基準電圧に追従する構成となっているので、ノードＮ４の電圧が、通常動作状態のときはＶcc１で、入力端子２００にエントリ電圧Ｖ２が印加されたときは所望のＶcc２になるように、ｐＭＯＳ２３１，２３２，２３５、ｎＭＯＳ２４１，２４２、拡散層抵抗２２６、Ｐ抵抗２２３等の各素子の特性値及びドレイン１１３Ｄのｎ型拡散領域と拡散層抵抗２２６のｎ型拡散領域との間の最短距離Ｄを定めればよい。
【００３３】
本実施形態の場合、内部電圧制御回路の一部の抵抗素子をＮ型拡散層抵抗で形成すると共にその位置を制御用の入力端子と接続する静電保護素子のｎ型拡散領域から所定の距離に設けることにより、内部回路テストモードへ切り替えるための、テスト状態判定回路も不要となり、Ｔｒ素子数を削減することもできる。
【００３４】
次に、本発明の第３の実施形態について説明する。
【００３５】
本実施形態は、第１の実施形態ではテスト状態判定回路１２０を制御する第１の端子が一つであったのに対し、第１の端子を二つ備えている点が第１、第２の実施形態と異なっているで。図７は、本実施形態の半導体装置の二つの第１の端子の周辺部の模式的なレイアウト図であり、図８は、テスト状態判定回路を含むこの二つの第１の端子周辺の等価的な回路図である。図７，８を参照すると、本実施形態の半導体装置が有するテスト状態判定回路１２０及び被制御回路１７１は、第１の実施形態と全く同様であってよく、これらの説明は省略する。本実施形態の半導体装置の第１の端子となる入力端子３００Ａ及び入力端子３００Ｂは、保護抵抗１１５Ａを含む保護回路部１１０Ａ及び保護抵抗１１５Ｂを含む保護回路部１１０Ｂがそれぞれ接続され、保護抵抗１１５Ａ及び保護抵抗１１５Ｂの先には入力初段回路１０３Ａ及び入力初段回路１０３Ｂがそれぞれ接続されている。保護回路部１１０Ａは、第１の実施形態の場合と同様にゲート及びソースをＶｃｃに接続し、ドレインを入力端子３００Ａと接続した保護ｐＭＯＳ１１１Ａと、ゲート及びソースをＧＮＤに接続し、ドレイン１１３ＡＤを入力端子３００Ａと接続した保護ｎＭＯＳ１１３Ａとで構成され、保護回路部１１０Ｂも、同様にゲート及びソースをＶｃｃに接続し、ドレインを入力端子３００Ｂと接続した保護ｐＭＯＳ１１１Ｂと、ゲート及びソースをＧＮＤに接続し、ドレイン１１３ＢＤを入力端子３００Ｂと接続した保護ｎＭＯＳ１１３Ｂとで構成される。保護ｎＭＯＳ１１３Ａ，１１３Ｂは、図示されていないＧＮＤに接続されたｐウェルの中に形成されている。また、入力端子３００Ａ及び入力端子３００Ｂは、拡散層抵抗１２６を挟んで配置され、且つ、入力端子３００Ａに接続する保護ｎＭＯＳ１１３Ａのドレイン１１３ＡＤと拡散層抵抗１２６と、入力端子３００Ｂに接続する保護ｎＭＯＳ１１３Ｂのドレイン１１３ＢＤとは、ｐ型基板１０の連続したｐ型領域内にドレイン１１３ＡＤの拡散領域と拡散層抵抗１２６の拡散領域との間の最短距離Ｄａとドレイン１１３ＢＤの拡散領域と拡散層抵抗１２６の拡散領域との間の最短距離Ｄｂとが等しくなるように形成され、連続したｐ型領域とドレイン１１３ＡＤと拡散層抵抗１２６とで構成される寄生Ｔｒ１Ａ及び連続したｐ型領域とドレイン１１３ＢＤと拡散層抵抗１２６とで構成される寄生Ｔｒ１Ｂがそれぞれバイポーラトランジスタ動作をすることができるように配置される。具体的には、少なくとも保護回路部１１０Ａ、１１０Ｂ及び拡散層抵抗１２６と、入力初段回路１０３Ａ、１０３Ｂ、被制御回路１７１や内部回路ブロック３７９等を含む内部回路部３７０との間には、Ｖｃｃに接続するウェルコンタクト拡散層８が形成され、保護回路部１１０Ａ、１１０Ｂと拡散層抵抗１２６の間は、寄生Ｔｒ１Ａ、１Ｂにバイポーラトランジスタ動作をさせるためにウェルコンタクト拡散層８を除いてあり、又、他の図示されていない抵抗は、全てＰ抵抗を用いている点は第１の実施形態の場合と同様である。これにより、テスト状態判定回路１２０は、入力端子３００Ａ、３００Ｂとはアルミ配線等での接続を持たない状態で、入力端子３００Ａ、３００Ｂいずれからでも、それぞれ寄生Ｔｒ１Ａ、１Ｂを介して制御することが可能になっている。内部回路テストモードに切り替えて内部回路をテストしている間は、第１の端子にはエントリ電圧が印加され続ける。従って、通常は、例えば入力端子３００Ａがエントリ電圧を印加する端子としているが、あるテストのときにはテスト端子として使用するような場合は、入力端子３００Ｂをエントリ電圧を印加する端子として使用することができる。
【００３６】
尚、本実施形態の変形例として、図９のように、二つの第１の端子である入力端子３００Ａ，及び入力端子３００Ｂをチップのコーナー部の２辺に配置すれば、拡散層抵抗１２６をチップの辺領域に設けなくてもＤａ＝Ｄｂを満足させることができ、パッド領域を圧迫することがない。
【００３７】
本実施形態の動作は、上述したように入力端子３００Ａ、３００Ｂのいずれにエントリ電圧を印加しても内部回路テストモードに切り替えられる点以外は、第１の実施形態の場合と全く同様であるので説明は省略する。
【００３８】
次に、本発明の第４の実施形態について説明する。
【００３９】
図１０は、本実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図であり、図１１は、図１０のＢ−Ｂ’線に沿った模式的な断面図である。図１０，１１を参照すると、本実施形態の半導体装置の第１の端子である入力端子５００も、保護抵抗１１５を含む保護回路部１１０が接続され、保護抵抗１１５の先には入力初段回路５０３が接続されている。保護回路部１１０は、第１の実施形態の場合と同様の構成であり、説明を省略する。
【００４０】
本実施形態の半導体装置は、被制御回路１７１及び内部回路部５７０中の内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをディープｎウェル（Deep n-Well ，以下、Ｄ−Ｎウェルとする）３１，３３ａ，３３ｂ，３３ｃの中に形成している点が第１〜第３の実施形態と半導体装置と異なっている。その他のテスト状態判定回路１２６の構成及びその動作については、例えば第１の実施形態と全て同様であり、説明を省略する。
【００４１】
本実施形態の半導体装置は、テスト状態判定回路１２０の近傍に配置されている被制御回路１７１及び内部回路部５７０中の内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをＤ−Ｎウェル３１，３３ａ，３３ｂ，３３ｃの中に設けたことにより、内部回路テストモードに切り替えるために負電圧信号であるエントリ電圧を入力端子５００に印加して寄生Ｔｒ１を動作させても、その影響が被制御回路１７１及び内部回路ブロック５７９ａ，５７９ｂ，５７９ｃに及ぶことを抑制できるという効果が得られる。
【００４２】
尚、図１０では被制御回路１７１及び内部回路ブロック５７９ａ，５７９ｂ，５７９ｃをＤ−Ｎウェルの中に設ける例を示しているが、テスト状態判定回路１２０の特に拡散層抵抗１２６から十分離間した、例えば内部回路ブロック５７９ａ，５７９ｃ等は、他の制約が特になければＤ−Ｎウェルの中に設けなくてもよい。
【００４３】
次に、本発明の第５の実施形態について説明する。
【００４４】
図１２は、本実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図であり、図１３は、図１２のＣ−Ｃ’線に沿った模式的な断面図である。図１２，１３を参照すると、本実施形態の半導体装置は、第１の端子である入力端子６００に保護抵抗１１５を含む保護回路部１１０が接続され、保護抵抗１１５の先には入力初段回路６０３が接続されている。入力端子６００に接続する保護回路部１１０及びテスト状態判定回路１２０の少なくとも拡散層抵抗１２６がＤ−Ｎウェル３５の中に形成され、更に少なくとも保護ｎＭＯＳ１１３及び拡散層抵抗１２６がＤ−Ｎウェル３５内に設けられた同一ｐウェル１４の中に形成され、被制御回路１７１及び内部回路ブロック６７９を含む内部回路部６７０は、Ｄ−Ｎウェル３５の中に形成されないように構成しており、少なくともこの点が第１〜第４の実施形態の半導体装置と異なっている。その他のテスト状態判定回路１２０の構成及びその動作については、例えば第１の実施形態と同様であり説明を省略する。本実施形態の半導体装置においては、入力端子６００に接続しテスト状態判定回路１２０を制御するための寄生Ｔｒ５は、保護ｎＭＯＳ１１３のドレイン１１３Ｄと、ｐウェルコンタクト１４ｃでＧＮＤに接続されたｐウェル１４と拡散層抵抗１２６により構成される。しかもｐウェル１４は、Ｄ−Ｎウェル３５中に形成されているので、内部回路テストモードに切り替えるため入力端子６００に負電圧のエントリ電圧を印加し寄生Ｔｒ５を動作させても、第４の実施形態の場合と同様、被制御回路１７１及び内部回路ブロック６７９を含む内部回路部６７０にその影響が及ぶことを抑制できるという効果が得られる。
【００４５】
以上説明したように、本発明の半導体装置は、通常動作時には信号端子となる第１の端子が、この第１の端子と直接接続する第１のｎ型拡散領域を含む保護回路を有すると共に、テスト状態判定回路の所定の抵抗素子のみを第２のｎ型拡散領域で形成し、且つ前述の第１のｎ型拡散領域と第２のｎ型拡散領域を一つの連続したｐ型拡散領域中に所定の距離Ｄだけ離間して形成するようにしたことで、第１の端子とテスト状態判定回路とを接続する金属配線をチップ表面上に形成することなく、又、専用のテスト端子を設けることもなく、第１の端子からテスト状態判定回路を制御することができ、第１の端子近傍の配線領域を本来の機能を果たす通常動作に必要な配線に全て使用できるという効果が得られる。又、距離Ｄを適切に設定することにより、第１の端子に入力する信号のアンダーシュートによる誤動作を抑制しつつ、必要な際はエントリ電圧を印加することで内部回路テストモードに確実に切り替えることができるという効果も得られる。
【００４６】
尚、本発明は叙述の各実施形態の説明に限定されるものでなく、その趣旨の範囲内で種々の変更が可能であることは言うまでもない。例えば、第３の実施形態及びその変形例をそれぞれ第４の実施形態と組み合わせてもよく、又、第５の実施形態と組み合わせる場合は、例えば、図１６のＤ−Ｎウェル３７或いは図１７のＤ−Ｎウェル３８のようにＤ−Ｎウェルを設ければよい。
【００４７】
【発明の効果】
以上説明したように、本発明の半導体装置は、専用のテスト端子を設けることなく、且つ通常動作時には信号端子となる第１の端子とテスト状態判定回路とを接続する金属配線をチップ表面上に形成することなく、第１の端子からテスト状態判定回路を制御することができ、第１の端子近傍の配線領域を本来の機能を果たす通常動作に必要な配線に全て使用できるという効果が得られる。
【００４８】
又、第１の端子に入力する信号のアンダーシュートによる誤動作を抑制しつつ、必要な際はエントリ電圧を印加することで内部回路テストモードに確実に切り替えることができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置が有するテスト状態判定回路及びその関連周辺部の回路図である。
【図２】図１のテスト状態判定回路を制御する入力端子の周辺部の模式的なレイアウト図である。
【図３】図２のＡ−Ａ’線に沿ったチップ基板の模式的な概略断面図である。
【図４】入力端子に負電圧が印加されたときの各部の電流を説明するための図で、（ａ），（ｂ）は、いずれも横軸を入力端子に印加される電圧とし、縦軸をそれぞれ寄生Ｔｒに流れるコレクタ電流Ｉcxと拡散層抵抗を流れる電流Ｉrx（＝（Ｉｄ−Ｉcx））とし、ドレインのｎ型拡散領域と拡散層抵抗のｎ型拡散領域との間の最短距離Ｄ（但し、Ｄ１＞Ｄ２とする）をパラメータとして示すグラフあり、（ｃ）は横軸を時間にし縦軸を入力端子に印加される電圧として、通常動作時に発生し得るアンダーシュート電圧を模式的に示すグラフである。
【図５】本発明の第２の実施形態の半導体装置が有する内部電圧制御回路及びその関連周辺部の回路図である。
【図６】第２の実施形態において、入力端子に印加される電圧を横軸にし、内部電圧制御回路の出力電圧を縦軸としたときの模式的なグラフの一例である。
【図７】本発明の第３の実施形態の半導体装置の二つの第１の端子の周辺部の模式的なレイアウト図である。
【図８】テスト状態判定回路を含む図７の二つの第１の端子周辺の等価的な回路図である。
【図９】第３の実施形態の変形例である、二つの第１の端子をチップのコーナー部の２辺に配置したときの模式的なレイアウト図である。
【図１０】本発明の第４の実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図である。
【図１１】図１０のＢ−Ｂ’線に沿った模式的な断面図である。
【図１２】本発明の第５の実施形態の半導体装置の第１の端子周辺部の模式的なレイアウト図である。
【図１３】図１２のＣ−Ｃ’線に沿った模式的な断面図である。
【図１４】特開２０００−２６９４２８号公報に開示された半導体集積回路において、通常動作に使用する入力端子が高電圧を入力する端子として使用された場合の例を示す回路図である。
【図１５】図１４の回路の模式的なレイアウト図の一例である。
【図１６】第３の実施形態の半導体装置に第４の実施形態を組み合わせたときの、Ｄ−Ｎウェルを設けた二つの第１の端子の周辺部の模式的なレイアウト図の例である。
【図１７】第３の実施形態の変形例の半導体装置に第４の実施形態を組み合わせたときの、Ｄ−Ｎウェルを設けた二つの第１の端子の周辺部の模式的なレイアウト図の例である。
【符号の説明】
１，１Ａ，１Ｂ，２，５寄生Ｔｒ
８ウェルコンタクト拡散層
１０ｐ型基板
１１，１３，１４ｐウェル
１１ｃ，１４ｃｐウェルコンタクト
３１，３３ａ，３３ｂ，３３ｃ，３５，３７，３８Ｄ−Ｎウェル
１００，２００，３００Ａ，３００Ｂ，５００，６００入力端子
１０３，２０３，３０３Ａ，３０３Ｂ，５０３，６０３入力初段回路
１１０，１１０Ａ，１１０Ｂ保護回路部
１１１，１１１Ａ，１１１Ｂ保護ｐＭＯＳ
１１３，１１３Ａ，１１３Ｂ保護ｎＭＯＳ
１１３Ｄ，１１３ＡＤ，１１３ＢＤドレイン
１１５保護抵抗
１２０判定回路
１２１，１２２，２３１，２３２，２３５ｐＭＯＳ
１２３，２２３Ｐ抵抗
１２６，２２６拡散層抵抗
１７０，３７０，５７０，６７０内部回路部
１７１被制御回路
１７９，３７９内部回路ブロック
５７９ａ，５７９ｂ，５７９ｃ，６７９内部回路ブロック
２２０内部電圧制御回路
２４１，２４２ｎＭＯＳ
２５０電源ユニット[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and in particular, a test circuit capable of switching from a normal operation mode that realizes an original function to a test mode that tests an internal circuit unit by supplying a predetermined signal to a predetermined terminal. The present invention relates to a built-in semiconductor device.
[0002]
[Prior art]
Conventionally, when performing a test of a semiconductor device before product shipment, for example, a test for reading or writing internal memory data (hereinafter referred to as an internal circuit test), a specification used during normal operation of the internal circuit in the semiconductor device Switch from the normal operation mode to the internal circuit test mode by using the I / O terminal as a terminal to input a high voltage (a voltage higher than the input signal voltage used during normal operation), or a dedicated device prepared in the semiconductor device The test mode and the normal operation mode are switched or the test mode is selected by a signal applied to the test terminal.
[0003]
For example, in Japanese Patent Laid-Open No. 2000-269428 (hereinafter referred to as known example 1), it is used as a terminal for inputting an input signal during a normal operation, and a normal operation for switching from a normal operation mode to an internal circuit test mode during an internal circuit test. A semiconductor integrated circuit having an input terminal serving as a terminal for inputting a test signal having a voltage higher than an input signal voltage sometimes used is disclosed. Figure 14 These are circuit diagrams showing an example of the case where an input terminal used for normal operation is used as a terminal for inputting a high voltage in the semiconductor integrated circuit disclosed in this publicly known example, and a protective resistor 1315 is included in the input terminal 1300. The protection circuit 1310 is connected, the input first stage circuit 1304 of the internal circuit 1370, the test state determination circuit is connected to the tip of the protection resistor 1315. 1320 Is connected to the test status judgment circuit 1320 Is connected to a controlled circuit 1371 that switches between the normal operation mode and the internal circuit test mode and controls the test in the internal circuit test mode, for example. In this circuit, a test state determination circuit 1320 However, it is determined whether the input signal voltage input to the input terminal 1300 is a signal voltage normally used in the input first stage circuit 1304 or a high voltage to be set to the internal circuit test mode, and the determination result is output to the controlled circuit 1371.
[0004]
In addition, JP-A-4-99977, JP-A-7-55896, JP-A-7-174829 (hereinafter referred to as known examples 2, 3, and 4) are provided with dedicated test terminals, A semiconductor integrated circuit is disclosed in which a test mode and a normal operation mode are switched or a test mode is selected by a signal applied to the test terminal.
[0005]
[Problems to be solved by the invention]
However, the figure disclosed in the known example 1 14 When using a circuit such as 15 Shows an example of the arrangement and wiring, as shown in FIG. 1320 There is a problem that an extra wiring 1307 that is not used is necessary in the normal operation of connecting to, and the wiring area for realizing the original function is compressed.
[0006]
Further, when a dedicated test terminal is provided as in the semiconductor integrated circuits disclosed in known examples 2 to 4, the number of pads for externally connecting test terminals that are not necessary for normal operation of the semiconductor integrated circuit increases. However, this dedicated pad hinders reduction of the chip area of the semiconductor integrated circuit.
[0007]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device provided with a test state determination circuit that can suppress the influence on the wiring region for realizing the original function without minimizing a dedicated test terminal. It is in.
[0008]
[Means for Solving the Problems]
Therefore, a semiconductor device according to the present invention is applied to an internal circuit unit that realizes a desired function, a plurality of input / output terminals having a predetermined protection element, and a predetermined first terminal among the plurality of input / output terminals. Including at least a test state determination circuit for outputting a mode switching signal from a normal operation mode for realizing the desired function to a test mode for testing the internal circuit unit in the same chip substrate, the test state determination circuit comprising: A first resistance element formed of a diffusion layer of the first conductivity type is provided in the substrate. Shi The protective element provided in the first terminal has a first diffusion layer region of a first conductivity type, and the first diffusion layer region is connected to the first terminal. Is Further, the test state determination circuit The first resistance element And the protective element included in the first terminal is provided in a continuous second conductivity type region in the substrate. The parasitic operation element including the first resistance element, the second conductivity type region, and the first diffusion layer region is turned on by the signal applied to the first terminal, whereby the first And the first diffusion layer region are electrically connected, and the test state determination circuit outputs the mode switching signal. It is characterized by that.
[0009]
At this time, when the test state determination circuit includes a plurality of resistance elements including the first resistance element, it is preferable that only the first resistance element is a resistance element formed of a diffusion layer in the substrate. .
[0010]
Another semiconductor device according to the present invention includes an internal circuit unit for realizing a desired function, a plurality of input / output terminals having a predetermined protection element, an internal voltage control circuit for outputting a predetermined reference potential, and the internal circuit. A first power generation unit including at least an internal power generation unit for generating a voltage for driving the unit based on the reference potential in the same chip substrate, wherein the internal voltage control circuit is formed of a diffusion layer of a first conductivity type in the substrate. Has a resistive element And The protective element provided in a predetermined first terminal of the plurality of input / output terminals has a first diffusion layer region of a first conductivity type, and the first diffusion layer region is connected to the first terminal. Is Further, the internal voltage control circuit The first resistance element And the protective element included in the first terminal is provided in a continuous second conductivity type region in the substrate. When the parasitic operating element including the first resistance element, the second conductivity type region, and the first diffusion layer region is turned on by a signal applied to the first terminal, A resistance element and the first diffusion layer region are electrically connected, and the internal voltage control circuit changes the reference potential to switch from a normal operation mode for realizing the desired function to a test mode for testing the internal circuit unit. Configured as It is characterized by that.
[0011]
At this time, when the internal voltage control circuit has a plurality of resistance elements including the first resistance element, it is preferable that only the first resistance element is a resistance element formed of a diffusion layer in the substrate. .
[0012]
All elements including the internal circuit portion and the protection element are formed on a p-type substrate, and the parasitic operation element is in a conductive state when a predetermined negative voltage is applied to the first terminal. Can be.
[0013]
Still another semiconductor device according to the present invention includes an internal circuit unit for realizing a desired function, a plurality of input / output terminals provided with a predetermined protection element, and a predetermined first of the plurality of input / output terminals. A test state determination circuit for outputting a mode switching signal from a normal operation mode for realizing the desired function to a test mode for testing the internal circuit unit by a signal applied to either the terminal or the second terminal. The test state determination circuit includes at least a first resistance element formed of a diffusion layer of the first conductivity type in the substrate, and the protection element included in the first terminal includes the first conductivity A first diffusion layer region of the mold, and the first diffusion layer region is connected to the first terminal Is The protective element included in the second terminal has a second diffusion layer region of the first conductivity type, and the second diffusion layer region is connected to the second terminal. Is Furthermore, the first terminal and the second terminal are arranged so that the distances between the first diffusion layer region and the second diffusion layer region and the first resistance element are equal to each other. Cage , A first parasitic operation element composed of the first resistance element, the substrate, and the first diffusion layer region, or a second parasitic element composed of the first resistance element, the substrate, and the second diffusion layer region. When the parasitic operating element to which the signal is applied to the first or second diffusion layer region is turned on, the first resistance element and the first or second diffusion are turned on. The layer region is conducted, and the test state determination circuit outputs the mode switching signal. It is characterized by that.
[0014]
At this time, the first terminal and the second terminal can be arranged on the same side of the chip substrate and on opposite sides of the test state determination circuit. The first terminal and the second terminal may be arranged on adjacent sides of the corner of the chip substrate.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described with reference to the drawings.
[0016]
FIG. 1 is a circuit diagram of a test state determination circuit and related peripheral parts included in the semiconductor device according to the first embodiment of the present invention. FIG. 2 is a schematic layout diagram of the periphery of the input terminal that controls the test state determination circuit. FIG. 3 is a schematic schematic cross-sectional view of the chip substrate along the line AA ′ in FIG. is there.
[0017]
1, 2, and 3, a protection circuit unit 110 including a protection resistor 115 is connected to the input terminal 100 that is the first terminal of the semiconductor device of the present embodiment. An input first stage circuit 103 is connected to the tip of the protective resistor 115. The protection circuit unit 110 includes, for example, a p-channel MOS transistor for electrostatic protection (hereinafter referred to as a protection pMOS) in which a gate and a source are connected to a high potential power source (hereinafter referred to as Vcc) and a drain is connected to the input terminal 100. ) 111, an n-channel MOS transistor for electrostatic protection (hereinafter referred to as a protection nMOS) 113 having a gate and a source connected to a low potential side power source (hereinafter referred to as GND) and a drain 113 D connected to the input terminal 100. And. The protection nMOS 113 is formed in the p-well 11 connected to the GND by the p-well contact 11c.
[0018]
The test state determination circuit 120 is connected to, for example, p-channel MOS transistors (hereinafter referred to as pMOS) 121 and 122, a resistance element (hereinafter referred to as P resistance) 123 formed of a polycrystalline silicon film, and GND. And a resistance element (hereinafter referred to as diffusion layer resistance) 126 formed of an N-type diffusion layer formed in the p-well 13. The source of the pMOS 121 is connected to Vcc, the drain and gate are connected to one end of a P resistor 123, and the other end of the P resistor 123 is connected to GND. The gate, source, and drain of the pMOS 122 are connected to the drain of the pMOS 121, Vcc, and one end of the diffusion layer resistor 126, respectively, and the other end of the diffusion layer resistor 126 is connected to GND. A node N1, which is a common connection point between the drain of the pMOS 122 and the diffusion layer resistor 126, is connected to a predetermined input terminal (not shown) of the controlled circuit 171 and outputs a mode switching signal. The resistance value of the P resistor 123 is set so that the current flowing through the pMOS 122 becomes a desired current value Id.
[0019]
In this embodiment, the drain 113D, which is an n-type diffusion layer connected to the input terminal 100, and the diffusion layer resistor 126 are formed of a chip substrate (p-type substrate 10 in this embodiment) or a continuous p of a well. A parasitic bipolar transistor (hereinafter referred to as a parasitic Tr) is formed by forming the shortest distance between the respective diffusion regions within the type region by a predetermined distance D and comprising the p-type region, the drain 113D, and the diffusion layer resistor 126. ) 1 is arranged so as to be capable of bipolar transistor operation. Specifically, a well contact connected to Vcc is provided between at least the protection circuit unit 110 and the diffusion layer resistor 126 and the internal circuit unit 170 including the input initial stage circuit 103, the controlled circuit 171, the internal circuit block 179, and the like. A diffusion layer 8 is formed, and the well contact diffusion layer 8 is excluded between the protection circuit unit 110 and the diffusion layer resistor 126 in order to cause the parasitic Tr1 to operate as a bipolar transistor. Further, all other resistors not shown use P resistors. As a result, the test state determination circuit 120 can be controlled from the input terminal 100 via the parasitic Tr1 without being connected to the input terminal 100 by an aluminum wiring or the like.
[0020]
Next, the operation of the first embodiment will be described.
[0021]
Since the p-type substrate 10 serving as the base of the parasitic Tr1 is normally at a GND potential, when a negative potential is applied to the input terminal 100 in FIG. 1, the emitter potential of the parasitic Tr1 is lowered, the parasitic Tr1 is turned on, and the protection nMOS 113 Electrons are injected into the diffusion layer resistor 126 from the drain 113D. As a result, a part of the current flowing through the diffusion layer resistor 126 is bypassed, and the current flowing through the diffusion layer resistor 126 is reduced, so that a resistor element is apparently added in parallel to the diffusion layer resistor 126. The value decreases, and the voltage at the output node N1 of the test state determination circuit 120, which is a mode switching signal, decreases.
[0022]
When the resistance value of the diffusion layer resistor 126 is R1, and the current value flowing through the pMOS 122 is Id, the voltage Vn10 of the output node N1 before the parasitic Tr1 is turned on is
Vn10 = Id × R1
It becomes. Further, when the parasitic Tr1 is turned on, the current Irx flowing through the diffusion layer resistor 126 is Icx.
Irx = Id−Icx,
The voltage Vn1x of the output node N1 is
Vn1x = Irx × R1 = (Id−Icx) × R1
Thus, the potential decreases by Icx × R1.
[0023]
FIG. 4 is a diagram for explaining the current of each part when a negative voltage is applied to the input terminal 100. In FIGS. 4A and 4B, the horizontal axis indicates the voltage applied to the input terminal 100. The vertical axis represents the collector current Icx flowing through the parasitic Tr1 and the current Irx flowing through the diffusion layer resistance 126 (= (Id−Icx)), and the n-type diffusion region of the drain 113D and the n-type diffusion region of the diffusion layer resistance 126 are 6 is a graph showing the shortest distance D (where D1> D2) as a parameter, and (c) is an undervoltage that can occur during normal operation with the horizontal axis as time and the vertical axis as the voltage applied to the input terminal 100. It is a graph which shows chute voltage typically. The collector current Icx of the parasitic Tr1 increases as the absolute value of the negative voltage applied to the input terminal 100 increases when other conditions are constant, and decreases as the distance D increases.
[0024]
Here, for example, the semiconductor device of the present embodiment is set to switch from the normal operation mode to the internal circuit test mode when the output voltage of the determination circuit 120, that is, the voltage of the output node N1 becomes equal to or lower than a predetermined voltage value Vn1th. When the voltage value of the output node N1 is Vn1th, the current flowing through the diffusion layer resistor 126 is Irth, and the collector current flowing through the parasitic Tr1 is Icth.
Vn1th = Irth * R1 = (Id-Icth) * R1
It becomes. Therefore, when the maximum undershoot voltage V1 allowed in normal operation is applied to the input terminal 100, the current flowing through the diffusion layer resistor 126 and the collector current of the parasitic Tr1 are Ir1 and Ic1, respectively. Assuming that the current flowing through the diffusion layer resistor 126 and the collector current of the parasitic Tr1 when the entry voltage V2 for switching the device from the normal operation mode to the internal circuit test mode is applied are Ir2 and Ic2, respectively, the drain 113D of the protective nMOS By arranging the layout so that the shortest distance D between the n-type diffusion region and the n-type diffusion region of the diffusion layer resistor 126 is, for example, D1 in FIGS. 4A and 4B, Ir1>Irth> Ir2 That is, Ic1 <Icth <Ic2 and internal circuit test from normal operation mode while preventing malfunction due to undershoot It can be switched reliably to over de.
[0025]
In the semiconductor device according to the present embodiment, as described above, by devising the layout arrangement, the parasitic Tr1 can be generated from the input terminal 100 without providing a wiring for connecting the input terminal 100 and the test state determination circuit 120 on the chip surface. Thus, connection to and control of the test state determination circuit 120 is possible, and wiring on the chip surface that is unnecessary for normal operation of the semiconductor device can be reduced.
[0026]
Next, a second embodiment of the present invention will be described.
[0027]
The semiconductor device according to the present embodiment includes a predetermined power supply unit that generates an internal voltage and an internal voltage control circuit that generates a reference voltage for controlling the power supply unit, and the output voltage of the internal voltage control circuit is, therefore, the power supply unit. When the output voltage exceeds a predetermined value, for example, reaches Vcc2, the test mode is automatically switched to. FIG. 5 is a circuit diagram of an internal voltage control circuit and its related peripheral parts included in the semiconductor device of this embodiment.
[0028]
Referring to FIG. 5, a protection circuit unit 110 including a protection resistor 115 is connected to an input terminal 200 that is a first terminal of the semiconductor device of the present embodiment. An input first stage circuit 203 is connected to the tip of the protective resistor 115. The protection circuit unit 110 is the same as that in the first embodiment, and a description thereof will be omitted.
[0029]
The internal voltage control circuit 220 includes, for example, pMOSs 231, 232, and 235, nMOSs 241 and 242, a P resistor 223, and a diffusion layer resistor 226. The sources of the pMOSs 231, 232, and 235 are all connected to Vcc. The drain of the pMOS 231 is commonly connected to the drain and gate of the nMOS 241 and the gate of the nMOS 242, and the source of the nMOS 241 is connected to GND. The gate of the pMOS 231, the gate and drain of the pMOS 232, the gate of the pMOS 235, and the drain of the nMOS 242 are all connected to the node N 3, and the source of the nMOS 242 is connected to one end of the diffusion layer resistor 226. The end is connected to GND. Further, the drain of the pMOS 235 and one end of the P resistor 223 are commonly connected to a node N4 that outputs a predetermined reference voltage, and the other end of the P resistor 223 is connected to GND. Further, the node N4 is connected to a reference voltage input terminal (not shown) of the power supply unit 250. The resistance value of the P resistor 223 is set so that the voltage at the node N4 during normal operation becomes a desired voltage value Vcc1.
[0030]
In this embodiment as well, as in the case of the first embodiment, the drain 113D, which is an n-type diffusion layer connected to the input terminal 200, and the diffusion layer resistor 226 are a p-type region in which a chip substrate and a well are continuous. The p-type region, the drain 113D, and the diffusion layer resistor 226, which are formed in the inner (in this embodiment, the p-type substrate 10) apart from each other by a predetermined distance D, operate as a bipolar transistor. However, specifically, the diffusion layer resistor 126 in the first embodiment may be replaced with the diffusion layer resistor 226, and illustration thereof is omitted. A well contact diffusion layer connected to Vcc is formed at least between the protection circuit unit 110 and the diffusion layer resistor 226 and the input first stage circuit 203 and the internal circuit unit 270 including the internal circuit block. In the first embodiment, the well contact diffusion layer is removed to cause the parasitic Tr2 to operate as a bipolar transistor, and the P resistance is used for all other resistors not shown. It is the same as the case of. As a result, the internal voltage control circuit 220 can be controlled from the input terminal 200 via the parasitic Tr2 without being connected to the input terminal 100 by an aluminum wiring or the like.
[0031]
Next, the operation of the second embodiment will be described.
[0032]
Since the p-type substrate 10 serving as the base of the parasitic Tr2 is normally at a GND potential, when a negative potential is applied to the input terminal 200, the emitter potential of the parasitic Tr2 is lowered and the parasitic Tr2 is turned on, and from the drain 113D of the protection nMOS 113 Electrons are injected into the diffusion layer resistor 226. As a result, a part of the current flowing through the diffusion layer resistor 226 is bypassed, and the current flowing through the diffusion layer resistor 226 is reduced. As a result, a resistance element is added in parallel to the diffusion layer resistor 226, and the resistance is increased. The value decreases and the voltage at the node N3 decreases. When the voltage at the node N3 decreases, the current flowing through the pMOS 235 increases and the voltage at the node N4 increases. FIG. 6 is an example of a schematic graph when the voltage applied to the input terminal 200 is on the horizontal axis and the voltage at the node N4 is on the vertical axis. Since the output voltage of the power supply unit 250 follows the reference voltage, the voltage at the node N4 is Vcc1 when in the normal operation state, and the desired Vcc2 when the entry voltage V2 is applied to the input terminal 200. The characteristic values of each element such as pMOS 231, 232, 235, nMOS 241, 242, diffusion layer resistance 226, P resistance 223, and the n-type diffusion region of drain 113D and the n-type diffusion region of diffusion layer resistor 226 What is necessary is just to define the shortest distance D between.
[0033]
In the case of the present embodiment, a part of the resistance elements of the internal voltage control circuit are formed by N-type diffusion layer resistors, and their positions are connected to the control input terminal by a predetermined distance from the n-type diffusion region of the electrostatic protection element This eliminates the need for a test state determination circuit for switching to the internal circuit test mode, and can reduce the number of Tr elements.
[0034]
Next, a third embodiment of the present invention will be described.
[0035]
In the present embodiment, the first embodiment has one first terminal for controlling the test state determination circuit 120 in the first embodiment, but the first and second are provided with two first terminals. Different from the embodiment. FIG. 7 is a schematic layout diagram of the periphery of the two first terminals of the semiconductor device of this embodiment. FIG. 8 is an equivalent diagram of the periphery of the two first terminals including the test state determination circuit. FIG. 7 and 8, the test state determination circuit 120 and the controlled circuit 171 included in the semiconductor device of this embodiment may be exactly the same as those of the first embodiment, and the description thereof is omitted. The input terminal 300A and the input terminal 300B, which are the first terminals of the semiconductor device of this embodiment, are connected to the protection circuit unit 110A including the protection resistor 115A and the protection circuit unit 110B including the protection resistor 115B, respectively. The input first stage circuit 103A and the input first stage circuit 103B are connected to the tip of the protective resistor 115B, respectively. As in the first embodiment, the protection circuit unit 110A has a gate and a source connected to Vcc, a drain connected to the input terminal 300A, a gate and source connected to GND, and a drain 113AD input. The protection nMOS 113A is connected to the terminal 300A, and the protection circuit unit 110B similarly has a gate and a source connected to Vcc, a drain connected to the input terminal 300B, a protection pMOS 111B, and a gate and a source connected to GND. The drain 113BD is composed of a protection nMOS 113B connected to the input terminal 300B. The protective nMOSs 113A and 113B are formed in a p-well connected to GND (not shown). The input terminal 300A and the input terminal 300B are arranged with the diffusion layer resistor 126 interposed therebetween, and the drain 113AD and the diffusion layer resistor 126 of the protection nMOS 113A connected to the input terminal 300A and the protection nMOS 113B connected to the input terminal 300B. The drain 113BD refers to the shortest distance Da between the diffusion region of the drain 113AD and the diffusion layer resistor 126 in the continuous p-type region of the p-type substrate 10, and the diffusion of the diffusion region of the drain 113BD and the diffusion layer resistor 126. Parasitic Tr1A formed of continuous p-type region, drain 113AD, and diffusion layer resistance 126, and continuous p-type region, drain 113BD, and diffusion layer resistance are formed so that the shortest distance Db between the regions is equal. 126, each of the parasitic transistors Tr1B performs bipolar transistor operation. It is arranged to allow Rukoto. Specifically, Vcc is at least between the protection circuit units 110A and 110B and the diffusion layer resistor 126 and the internal circuit unit 370 including the input first stage circuits 103A and 103B, the controlled circuit 171, the internal circuit block 379, and the like. A well contact diffusion layer 8 to be connected is formed, and the well contact diffusion layer 8 is excluded between the protection circuit portions 110A and 110B and the diffusion layer resistance 126 in order to cause the parasitic Tr1A and 1B to perform a bipolar transistor operation. The other resistors not shown in the figure are the same as in the first embodiment in that P resistors are used. Thus, the test state determination circuit 120 can be controlled from the input terminals 300A and 300B via the parasitic Tr1A and 1B, respectively, without being connected to the input terminals 300A and 300B by aluminum wiring or the like. It is possible. While switching to the internal circuit test mode and testing the internal circuit, the entry voltage continues to be applied to the first terminal. Therefore, normally, for example, the input terminal 300A is used as a terminal for applying an entry voltage. However, when used as a test terminal in a certain test, the input terminal 300B can be used as a terminal for applying an entry voltage. .
[0036]
As a modification of the present embodiment, as shown in FIG. 9, if the input terminal 300A and the input terminal 300B, which are two first terminals, are arranged on two sides of the corner portion of the chip, the diffusion layer resistor 126 is obtained. Even if it is not provided in the side region of the chip, Da = Db can be satisfied, and the pad region is not compressed.
[0037]
The operation of this embodiment is exactly the same as that of the first embodiment, except that as described above, the entry circuit can be switched to the internal circuit test mode when an entry voltage is applied to either of the input terminals 300A and 300B. Description is omitted.
[0038]
Next, a fourth embodiment of the present invention will be described.
[0039]
FIG. 10 is a schematic layout diagram of the periphery of the first terminal of the semiconductor device of this embodiment, and FIG. 11 is a schematic cross-sectional view taken along the line BB ′ of FIG. Referring to FIGS. 10 and 11, the input terminal 500 which is the first terminal of the semiconductor device of the present embodiment is also connected to the protection circuit unit 110 including the protection resistor 115, and the input first stage circuit 503 is connected to the tip of the protection resistor 115. Is connected. The protection circuit unit 110 has the same configuration as that of the first embodiment, and a description thereof is omitted.
[0040]
In the semiconductor device of this embodiment, internal circuit blocks 579a, 579b, and 579c in the controlled circuit 171 and the internal circuit unit 570 are deep n-wells (hereinafter, referred to as DN wells) 31, 33a, The semiconductor devices are different from the first to third embodiments in that they are formed in 33b and 33c. Other configurations and operations of the test state determination circuit 126 are the same as those of the first embodiment, for example, and the description thereof is omitted.
[0041]
In the semiconductor device of this embodiment, the controlled circuit 171 and the internal circuit blocks 579a, 579b, and 579c in the internal circuit unit 570 disposed in the vicinity of the test state determination circuit 120 are connected to the DN wells 31, 33a, 33b, 33c, even if an entry voltage, which is a negative voltage signal, is applied to the input terminal 500 to operate the parasitic Tr1 in order to switch to the internal circuit test mode, the influence is influenced by the controlled circuit 171 and the internal circuit. The effect that it can suppress extending to the blocks 579a, 579b, and 579c is acquired.
[0042]
FIG. 10 shows an example in which the controlled circuit 171 and the internal circuit blocks 579a, 579b, and 579c are provided in the DN well. However, the test state determination circuit 120 is sufficiently separated from the diffusion layer resistor 126 in particular. For example, the internal circuit blocks 579a and 579c may not be provided in the DN well unless there are other restrictions.
[0043]
Next, a fifth embodiment of the present invention will be described.
[0044]
FIG. 12 is a schematic layout diagram of the periphery of the first terminal of the semiconductor device of this embodiment, and FIG. 13 is a schematic cross-sectional view taken along the line CC ′ of FIG. Referring to FIGS. 12 and 13, in the semiconductor device of the present embodiment, the protection circuit unit 110 including the protection resistor 115 is connected to the input terminal 600 that is the first terminal, and the input first stage circuit 603 is connected to the tip of the protection resistor 115. Is connected. At least the diffusion layer resistor 126 of the protection circuit unit 110 and the test state determination circuit 120 connected to the input terminal 600 is formed in the DN well 35, and at least the protection nMOS 113 and the diffusion layer resistor 126 are in the DN well 35. The internal circuit portion 670 including the controlled circuit 171 and the internal circuit block 679 is configured not to be formed in the DN well 35. This is different from the semiconductor devices of the first to fourth embodiments. Other configurations and operations of the test state determination circuit 120 are the same as those in the first embodiment, for example, and description thereof is omitted. In the semiconductor device of this embodiment, the parasitic Tr5 connected to the input terminal 600 for controlling the test state determination circuit 120 includes the drain 113D of the protection nMOS 113 and the p-well 14 connected to GND by the p-well contact 14c. The diffusion layer resistor 126 is used. Moreover, since the p-well 14 is formed in the D-N well 35, the fourth embodiment can be implemented even when the parasitic Tr5 is operated by applying a negative entry voltage to the input terminal 600 in order to switch to the internal circuit test mode. As in the case of the embodiment, there is an effect that it is possible to suppress the influence on the internal circuit unit 670 including the controlled circuit 171 and the internal circuit block 679.
[0045]
As described above, the semiconductor device of the present invention has the protection circuit including the first n-type diffusion region in which the first terminal which is a signal terminal during normal operation is directly connected to the first terminal, Only a predetermined resistance element of the test state determination circuit is formed in the second n-type diffusion region, and the first n-type diffusion region and the second n-type diffusion region are formed in one continuous p-type diffusion region. By forming them at a predetermined distance D, a dedicated test terminal is provided without forming a metal wiring for connecting the first terminal and the test state determination circuit on the chip surface. The test state determination circuit can be controlled from the first terminal, and the wiring area in the vicinity of the first terminal can be used for all the wirings necessary for normal operation performing the original function. In addition, by appropriately setting the distance D, it is possible to reliably switch to the internal circuit test mode by applying an entry voltage when necessary, while suppressing malfunction due to undershoot of the signal input to the first terminal. The effect that it can do is also acquired.
[0046]
The present invention is not limited to the description of each embodiment described above, and it goes without saying that various modifications can be made within the scope of the gist thereof. For example, the third embodiment and its modifications may be combined with the fourth embodiment, respectively. When combined with the fifth embodiment, for example, the DN well 37 of FIG. 16 or the FIG. A DN well may be provided like the DN well 38.
[0047]
【The invention's effect】
As described above, the semiconductor device of the present invention does not have a dedicated test terminal, and the metal wiring for connecting the first terminal, which is a signal terminal during normal operation, and the test state determination circuit on the chip surface. Without being formed, the test state determination circuit can be controlled from the first terminal, and the wiring area near the first terminal can be used for all the wirings necessary for normal operation performing the original function. .
[0048]
In addition, it is possible to reliably switch to the internal circuit test mode by applying the entry voltage when necessary while suppressing malfunction caused by undershoot of the signal input to the first terminal.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a test state determination circuit and related peripheral parts included in a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a schematic layout diagram of the periphery of an input terminal that controls the test state determination circuit of FIG. 1;
3 is a schematic cross-sectional view of a chip substrate along the line AA ′ in FIG. 2;
FIGS. 4A and 4B are diagrams for explaining currents at various parts when a negative voltage is applied to the input terminal. FIGS. 4A and 4B are both applied to the input terminal with the horizontal axis as the voltage applied to the input terminal. The shortest distance D between the n-type diffusion region of the drain and the n-type diffusion region of the diffusion layer resistance is defined by the collector current Icx flowing through the parasitic Tr and the current Irx (= (Id−Icx)) flowing through the diffusion layer resistance. (C) is a graph showing the undershoot voltage that can be generated during normal operation, with the horizontal axis as time and the vertical axis as the voltage applied to the input terminal. It is a graph to show.
FIG. 5 is a circuit diagram of an internal voltage control circuit and related peripheral parts included in a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is an example of a schematic graph when the voltage applied to the input terminal is on the horizontal axis and the output voltage of the internal voltage control circuit is on the vertical axis in the second embodiment.
FIG. 7 is a schematic layout diagram of the periphery of two first terminals of a semiconductor device according to a third embodiment of the present invention.
8 is an equivalent circuit diagram around two first terminals of FIG. 7 including a test state determination circuit. FIG.
FIG. 9 is a schematic layout diagram when two first terminals are arranged on two sides of a corner portion of a chip, which is a modification of the third embodiment.
FIG. 10 is a schematic layout diagram of the periphery of a first terminal of a semiconductor device according to a fourth embodiment of the present invention.
11 is a schematic cross-sectional view taken along the line BB ′ of FIG.
FIG. 12 is a schematic layout diagram of the periphery of a first terminal of a semiconductor device according to a fifth embodiment of the present invention.
13 is a schematic cross-sectional view taken along the line CC ′ of FIG.
FIG. 14 is a circuit diagram showing an example when an input terminal used for normal operation is used as a terminal for inputting a high voltage in a semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 2000-269428.
15 is an example of a schematic layout diagram of the circuit of FIG. 14;
16 is an example of a schematic layout diagram of peripheral portions of two first terminals provided with a DN well when the fourth embodiment is combined with the semiconductor device of the third embodiment. FIG. .
FIG. 17 is a schematic layout diagram of the periphery of two first terminals provided with a DN well when the fourth embodiment is combined with a semiconductor device according to a modification of the third embodiment. It is an example.
[Explanation of symbols]
1,1A, 1B, 2,5 Parasitic Tr
8 Well contact diffusion layer
10 p-type substrate
11, 13, 14 p-well
11c, 14c p-well contact
31, 33a, 33b, 33c, 35, 37, 38 DN well
100, 200, 300A, 300B, 500, 600 Input terminal
103, 203, 303A, 303B, 503, 603 Input first stage circuit
110, 110A, 110B Protection circuit section
111,111A, 111B Protection pMOS
113, 113A, 113B Protection nMOS
113D, 113AD, 113BD Drain
115 Protection resistance
120 judgment circuit
121, 122, 231, 232, 235 pMOS
123,223 P resistance
126,226 Diffusion layer resistance
170, 370, 570, 670 Internal circuit section
171 Controlled circuit
179,379 Internal circuit block
579a, 579b, 579c, 679 Internal circuit block
220 Internal voltage control circuit
241,242 nMOS
250 power supply unit

Claims

The desired function is realized by an internal circuit unit for realizing a desired function, a plurality of input / output terminals having a predetermined protection element, and a signal applied to a predetermined first terminal among the plurality of input / output terminals. A test state determination circuit for outputting a mode switching signal from a normal operation mode to a test mode for testing the internal circuit unit in the same chip substrate, the test state determination circuit being of the first conductivity type in the substrate. a first resistive element formed of a diffusion layer possess protective element comprising said first terminal is and the first diffusion layer region has a first diffusion layer region of the first conductivity type is the first is connected to the terminal, further said first resistive element of the test condition determining circuit, wherein the first protection device terminal comprises, provided on the consecutive second conductivity type region in the substrate The first resistance element, When the parasitic operation element comprising the second conductivity type region and the first diffusion layer region is turned on by the signal applied to the first terminal, the first resistance element and the first diffusion layer region And the test state determination circuit outputs the mode switching signal .

2. The test state determination circuit according to claim 1, wherein the test state determination circuit includes a plurality of resistance elements including the first resistance element, and only the first resistance element is a resistance element formed of a diffusion layer in the substrate. Semiconductor device.

An internal circuit unit for realizing a desired function, a plurality of input / output terminals provided with a predetermined protection element, an internal voltage control circuit for outputting a predetermined reference potential, and a voltage for driving the internal circuit unit based on the reference potential comprising at least an internal power supply generating unit which generates Te in the same chip substrate, the internal voltage control circuit have a first resistive element formed of a diffusion layer of the first conductivity type in said substrate, said plurality of input The protective element included in the predetermined first terminal among the output terminals has a first diffusion layer region of a first conductivity type, and the first diffusion layer region is connected to the first terminal, and further, The first resistance element of the voltage control circuit and the protection element included in the first terminal are provided in a continuous region of the second conductivity type in the substrate, and the first resistance element, The second conductivity type region and the first diffusion layer region When the parasitic operating element consisting of is turned on by a signal applied to the first terminal, the first resistance element and the first diffusion layer region are brought into conduction, and the internal voltage control circuit changes the reference potential. A semiconductor device configured to switch from a normal operation mode for realizing the desired function to a test mode for testing the internal circuit unit .

The internal voltage control circuit has a plurality of resistance elements including the first resistance element, and only the first resistance element is a resistance element formed of a diffusion layer in the substrate. Semiconductor device.

All elements including the internal circuit portion and the protection element are formed on a p-type substrate, and the parasitic operation element is in a conductive state when a predetermined negative voltage is applied to the first terminal. The semiconductor device according to claim 1.

Applied to any one of an internal circuit unit realizing a desired function, a plurality of input / output terminals provided with a predetermined protection element, and a predetermined first terminal or second terminal among the plurality of input / output terminals Including at least a test state determination circuit for outputting a mode switching signal from a normal operation mode for realizing the desired function to a test mode for testing the internal circuit unit in the same chip substrate, the test state determination circuit comprising: The first resistance element formed of a diffusion layer of the first conductivity type in the substrate, and the protection element provided in the first terminal has a first diffusion layer region of the first conductivity type and this The first diffusion layer region is connected to the first terminal, and the protection element included in the second terminal includes a second diffusion layer region of a first conductivity type, and the second diffusion layer region is the second diffusion layer region. is connected to the terminal, further said first terminal Beauty second terminal, wherein being arranged to be equal to each other a distance between the first diffusion layer region and the second diffusion layer region and each of the first resistive element, said first resistive element, One of the first parasitic operation element including the substrate and the first diffusion layer region, or the second parasitic operation element including the first resistance element, the substrate, and the second diffusion layer region. Then, when the parasitic operation element to which the signal is applied to the first or second diffusion layer region is turned on, the first resistance element and the first or second diffusion layer region are electrically connected, The semiconductor device, wherein the test state determination circuit outputs the mode switching signal .

The semiconductor device according to claim 6, wherein the first terminal and the second terminal are disposed on the same side of the chip substrate and on opposite sides of the test state determination circuit.

The semiconductor device according to claim 6, wherein the first terminal and the second terminal are respectively arranged on adjacent sides of a corner portion of the chip substrate.