JP4061711B2 - MOS transistor and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、パワーＭＯＳＦＥＴやＩＧＢＴ等の縦型ＤＭＯＳ構造あるいは横型ＤＭＯＳ構造を有するＭＯＳトランジスタ及びその製造方法に係り、特に、サージ対策用のボディーダイオードを作り込んだＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
図２４には、パワーデバイスである縦型ＭＯＳＦＥＴ（ＶＤＭＯＳともいう）の構成例を示す。ｎ+ 型基板５０の上にｎ型領域５１が形成され、ｎ型領域５１にはチャネルｐウエル領域５２が形成され、このチャネルｐウエル領域５２にｎ+ 型領域５３ａ，５３ｂおよびｐ+ 型領域５４が形成されている。また、ｎ型領域５１の上にゲート酸化膜５５を介してゲート電極５６が形成されるとともに、ｎ+ 型領域５３ａ，５３ｂおよびｐ+ 型領域５４に接するソース電極（ソース配線）５７が形成され、さらに、基板５０の裏面にはドレイン電極５８が形成されている。
【０００３】
さらに、Ｌ負荷などのサージ対策として、セルにチャネルｐウエル層５２よりも拡散深さの深いｐ+ ボディー層５９が形成され、このｐ+ ボディー層５９とｎ型領域５１との界面にボディーダイオードＤ１０を形成している。そして、ソース・ドレイン間の耐圧をボディーダイオードＤ１０の耐圧で決まるように設計し、サージ電流をこのボディーダイオードＤ１０に流すようにしている。
【０００４】
このｐ+ ボディーダイオード構造の設計を行う上で重要なのは、サージ耐量を上げるためにチャネルｐウエル領域５２と比較していかに低抵抗かつ耐圧の低いボディーダイオードを作り込むかということであるが、インプラ、熱拡散でこうしたｐ+ ボディーダイオード構造を作ると、横方向拡散のためにセルサイズが大きくなり、チャネル密度が低下してオン抵抗が増大するという問題がある。つまり、サージ耐量を上げるにはオン抵抗を犠牲にする必要があった。
【０００５】
【発明が解決しようとする課題】
そこで、発明の目的は、新規な構成にてサージ対策用のボディーダイオードを作り込んだＭＯＳトランジスタ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載のＭＯＳトランジスタは、半導体層の表層部に形成され、チャネル形成領域の表面に開口する溝と、前記半導体層における前記溝の側壁を構成する部位に、前記チャネル形成領域よりも深く形成され、前記半導体層との界面でボディーダイオードを形成するための第２導電型のボディー領域とを備え、前記溝は、その内部において不純物がドープされたポリシリコン又はアルミよりなるソース電極材が該溝の前記チャネル形成領域の表面に開口する開口部と面一となるまで埋め込まれていることを特徴としている。
【０００７】
よって、溝の側壁部においてチャネル形成領域よりも深い第２導電型のボディー領域が配置され、このボディー領域と第１導電型の半導体層によりボディーダイオードが形成される。そして、このボディーダイオードを通してサージ電流を縦方向に流すことができる。
【０００８】
また、溝内に埋め込むものを不純物がドープされたポリシリコンとすることで、実用上好ましいものとなる。
【０００９】
つまり、溝の側壁部においてチャネル形成領域よりも深い第２導電型のボディー領域が配置され、このボディー領域と第１導電型の半導体層によりボディーダイオードが形成される。そして、このボディーダイオードおよび溝内の不純物ドープトポリシリコン層を通してサージ電流を縦方向に流すことができる。
また、溝内に埋め込むものをアルミよりなるソース電極材とすることで、実用上好ましいものとなる。
【００１０】
また、請求項２に記載のように、請求項１に記載のＭＯＳトランジスタにおいて、前記溝をＶ字型溝とすると、実用上好ましいものとなる。
【００１２】
請求項３に記載のＭＯＳトランジスタの製造方法は、半導体基板の上に形成された第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、前記溝内に、不純物がドープされたポリシリコンを該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、該埋め込む工程の後に、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程とを備えている。
【００１３】
その結果、請求項１に記載の（溝内に埋め込むものを不純物がドープされたポリシリコンとした場合の）ＭＯＳトランジスタが製造される。
また、溝内に埋め込むものを不純物がドープされたポリシリコンとし、前記不純物がドープされたポリシリコンを前記溝内に埋め込む工程の後に、前記第２導電型のボディー領域を形成する工程を備えるようにすることで、実用上好ましいものとなる。
【００１４】
また、請求項４に記載のように、請求項３に記載のＭＯＳトランジスタの製造方法において、前記溝の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにすると、実用上好ましいものとなる。
【００１５】
請求項５に記載のＭＯＳトランジスタの製造方法は、半導体基板の上に形成された第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、該第２導電型のボディー領域を形成する工程の後に、前記溝内に、アルミよりなるソース電極材を該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程とを備えている。
その結果、請求項１に記載の（溝内に埋め込むものをアルミよりなるソース電極材とした場合の）ＭＯＳトランジスタが製造される。
また、溝内に埋め込むものをアルミよりなるソース電極材とし、前記第２導電型のボディー領域を形成する工程の後に、前記ソース電極材を前記溝内に埋め込む工程を備えるようにすることで、実用上好ましいものとなる。
また、請求項６に記載のように、請求項３〜５のいずれか一項に記載の製造方法において、前記溝をＶ字型溝とすると、実用上好ましいものとなる。
【００１７】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１には、本実施形態における縦型ｎチャネルＭＯＳＦＥＴを示す。
【００１８】
半導体基板としてのｎ+ 型シリコン基板１の上には、第１導電型の半導体層としてのｎ型エピタキシャル層２が形成されている。このｎ型エピタキシャル層２の表層部には、所定深さのチャネルｐウエル領域（第２導電型のチャネル形成領域）３が形成されている。また、ｎ型エピタキシャル層２の表層部におけるチャネルｐウエル領域３にはＶ字型溝４が形成され、この溝４はチャネルｐウエル領域３の表面に開口している。このＶ字型溝４はチャネルｐウエル領域３を貫通しエピタキシャル層２に達するものである。なお、溝４の平面形状は、円形、多角形など任意である。
【００１９】
Ｖ字型溝４の内部にはボロンドープトポリシリコン層５が充填され、ポリシリコン層５の上面はｎ型エピタキシャル層２の上面と面一となっている。
ｎ型エピタキシャル層２におけるＶ字型溝４の側壁を構成する部位には、ボディーダイオード形成用のｐ型ボディー領域６が形成されている。ｐ型ボディー領域６は、不純物として、ボロンドープトポリシリコン層５から供給されたＢ（ボロン）を用いている。このｐ型ボディー領域６はチャネルｐウエル領域３よりも深く形成されている。また、チャネルｐウエル領域３の表層部には、第１導電型の不純物拡散領域としてのｎ+ 型ソース領域７ａ，７ｂが形成されるとともに、ボディーｐ+ 型領域８が形成されている。
【００２０】
チャネルｐウエル領域３の上には、ゲート絶縁膜としてのゲート酸化膜９ａ，９ｂを介してポリシリコンゲート電極１０ａ，１０ｂが形成されている。ポリシリコンゲート電極１０ａ，１０ｂはＢＰＳＧ膜１１にて覆われている。このＢＰＳＧ膜１１の上にはアルミよりなるソース電極（配線）１３が配置され、コンタクトホール１２を通してｎ+ 型ソース領域７ａ，７ｂおよびボディーｐ+ 型領域８と接している。さらに、ソース電極１３の上にはパッシベーション膜としてのＳｉＮ膜１４が形成されている。一方、ｎ+ 型シリコン基板１の裏面にはドレイン電極１５が形成され、ドレイン電極１５はＴｉ／Ｎｉ／Ａｕよりなる。
【００２１】
なお、ｐチャネルＭＯＳＦＥＴの場合には、図１のｐとｎの導電型がすべて反対になり、ｐ+ 型基板を用いることになる。
次に、この縦型ｎチャネルＭＯＳＦＥＴの製造方法を、図２〜図８を用いて説明する。
【００２２】
まず、図２に示すように、ｎ+ 型シリコン基板（ｐチャネルＭＯＳＦＥＴではｐ+ 型基板を用い、以下、ｐ・ｎがすべて反対になる）１を用意し、その上にｎ型エピタキシャル層２を成長させる。そして、ｎ型エピタキシャル層２の上にボディーダイオードを形成するためにレジストを塗布し、パターニングする。
【００２３】
さらに、レジストをマスクにしてｎ型エピタキシャル層２をドライエッチングしてＶ字型溝４をセルの中央部分に形成する。より詳しくは、ＲＩＥ（反応性イオンエッチング）などの異方性の強いエッチング方法によりＶ字型溝４を形成する。ここで、溝４の深さ方向の形状は、テーパ角度θが０度より大きくなりＶ字型をなすようエッチング条件を設定する。Ｖ字型溝４の深さは１〜５μｍ程度である。
【００２４】
その後、エッチングダメージを回復させるために、ＣＤＥ（ケミカルドライエッチング）など等方性のエッチングを行い、さらに、１０００℃以上で熱処理を行う。つまり、エッチングの際にできた側壁部のダメージ層（結晶欠陥が多く入った領域）をＣＤＥなどの等方性のエッチングで除去するとともにアニールにより結晶欠陥の回復を図る。なお、ＣＤＥとアニールの一方のみを行ってもよい。
【００２５】
引き続き、図３に示すように、ｎ型エピタキシャル層２の上にボロンドープトポリシリコン層１６をデポし、このボロンドープトポリシリコン層１６でＶ字型溝４の内部を完全に埋め込む。ここで、ボロンドープトポリシリコン層１６におけるＢ（ボロン）のドープ量は、１０18〜１０21ｃｍ-3程度である。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ｐ（リン）あるいはＡｓ（ヒ素）をドープしたポリシリコン層を用いる。
【００２６】
そして、図４に示すように、ボロンドープトポリシリコン層１６の表面をＣＭＰ（ケミカル・メカニカル・ポリッシュ）などで加工し、Ｖ字型溝４に充填されたボロンドープトポリシリコン層１６以外のボロンドープトポリシリコン層１６を除去する。なお、ドライエッチングで不要なボロンドープトポリシリコン層１６を除去してもよいが、溝４の上面開口部での平坦性を保つ工夫が必要である。このようにして、Ｖ字型溝４の内部にボロンドープトポリシリコン層５が配置される。
【００２７】
ここで、溝４のテーパ角度θ（図２参照）が０度より大きいので、溝４の内部をボロンドープトポリシリコン層５で埋める時に空洞が形成されるのを防止することができる。つまり、図１０（ａ）に示すように、基板２０にθ＝０°の溝２１を形成した場合には、図１０（ｂ）に示すポリシリコン層２２のデポ開始後において、図１０（ｃ）に示すように、空洞２３が形成されてしまう。これに対し、本例のように、Ｖ字型の溝４を用いることにより溝４の内部に空洞ができない。
【００２８】
その後、図４のｎ型エピタキシャル層２の上に犠牲酸化膜を形成し、エッチング除去後に、図５に示すように、ゲート酸化膜９を約１０〜１００ｎｍ程度形成する。そして、ゲート電極形成用ポリシリコン膜を約１００〜１０００ｎｍ程度デポし、さらにレジストマスクでエッチングする。これにより、ポリシリコンゲート電極１０ａ，１０ｂが形成される。
【００２９】
引き続き、図６に示すように、チャネルｐウエル領域３の形成のため、ｎ型エピタキシャル層２にＢ（ボロン）を１０12〜１０14ｃｍ-2程度インプラし、さらに、ドライブインを行う。このドライブインにて溝４の内部に埋め込んだボロンドープトポリシリコン層５からボロンが滲み出し、Ｖ字型溝４の側壁に沿って高濃度のｐ型ボディー領域６が形成される。なお、ｐチャネルＭＯＳＦＥＴの場合は、ｎウエル形成のために、Ｐ（リン）、Ａｓ（砒素）等を注入する。
【００３０】
そして、図７に示すように、ｎ型エピタキシャル層２に対しレジストマスク１７を用いてＡｓ（砒素）をインプラしてｎ+ 型ソース領域７ａ，７ｂを形成する。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ｂ（ボロン）を注入する。
【００３１】
さらに、図８に示すように、ボディー電位をとるべくレジストマスクを用いてｎ型エピタキシャル層２にＢ（ボロン）をインプラして、ボディーｐ+ 型領域８を形成する。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ａｓ（砒素）を注入する。
【００３２】
ここで、工程を簡素化するために、図７のソースインプラをマスク無しで行い、図８のボロンのインプラを省略してもよい。つまり、ｐ型ボディー領域６の表面濃度を高くできるので、ｎ+ 型ソース領域７ａ，７ｂのインプラをマスク無しで行うことができ、これにより、ホト工程削除によるコスト低減効果が期待できる。ただし、その場合は、ボロンドープトポリシリコン層５のコンタクトがとれるように、溝４に埋め込むポリシリコン層５のボロンドープ濃度をソースインプラ時のＡｓ濃度を越えるようにしておく。
【００３３】
そして、図１に示すように、ポリシリコンゲート電極１０ａ，１０ｂの表面を酸化させるために熱酸化を行う。さらに、ＢＰＳＧ膜１１をデポし、リフロー後、コンタクトエッチング、ソース電極（アルミ配線）１３を形成する。なお、ソース電極（アルミ配線）１３の代わりに、配線寿命が長く、低抵抗なＣｕでもよい。さらに、パッシベーション膜（ＳｉＮ）１４を形成し、パターニングする。
【００３４】
最後に、基板１の裏面に、Ｔｉ／Ｎｉ／Ａｕよりなるドレイン電極１５を形成する。
次に、縦型ｎチャネルＭＯＳＦＥＴの作用について、図９を用いて説明する。。
【００３５】
図９に示すように、溝４の側壁部においてチャネルｐウエル領域３よりも深いｐ型ボディー領域６が配置され、このｐ型領域６とチャネルｐウエル領域３の界面にボディーダイオードＤ１が形成されることになる。
【００３６】
そして、ＭＯＳＦＥＴのオン時には電流経路Ｌonにてドレインからソースに電流が流れる。つまり、ドレイン電極１５からｎ+ 型シリコン基板１→ｎ型エピタキシャル層２→チャネルｐウエル領域３→ｎ+ 型ソース領域７ａ，７ｂを経由してソース電極１３に流れる。
【００３７】
一方、作り込んだボディーダイオードＤ１を通してサージ電流が電流経路Ｌbreak にてドレインからソースに電流が流れる。つまり、サージ電流がドレイン電極１５からｎ+ 型シリコン基板１→ｎ型エピタキシャル層２→ｐ型領域６→ボロンドープトポリシリコン層５を経由してソース電極１３に流れる。
【００３８】
ここで、Ｖ字型溝４（ボディーダイオードＤ１）をドライエッチングで深く形成しているので、このＭＯＳＦＥＴの耐圧は、Ｖ字型溝４（ｐ型ボディー領域６）の先端部の形状（曲率）とｎ型エピタキシャル層２の濃度で決まる。つまり、ドレイン電極１５に正電圧をかけ、ドレイン・ソース間を逆バイアスした場合、電界は曲率の一番大きい溝４（ｐ型領域６）の先端部で最大になり、最初にここでアバランシェ降伏が起きる。
【００３９】
このボディーダイオードＤ１においては、ボロンドープトポリシリコン層５が当初、Ｂ（ボロン）を高濃度（１０18〜１０21ｃｍ-3）にドープしているため抵抗率が小さく、そのため、静電気放電（ＥＳＤ）、Ｌ負荷などのサージ電流が流れても、チャネルｐウエル領域３の部分の電位上昇は、ほとんど起きない。従って、ｎ+ 型ソース領域７ａ，７ｂ、チャネルｐウエル領域３、ｎ型エピタキシャル層２で形成される寄生ｎｐｎトランジスタＴｒ１のベース・エミッタがバイアスされることがなく、寄生トランジスタＴｒ１が動作することはない。よって、サージ耐量を上げることができる。
【００４０】
ただし、空乏層が先にｎ+ 型シリコン基板１に到達してアバランシェ降伏が起きないよう、ｎ型エピタキシャル層２の厚さと濃度を設定しておく必要がある。そうしないと、ｎ型エピタキシャル層２の厚さのバラツキによって耐圧が変動するおそれがある。
【００４１】
また、同じ理由でボディーダイオードＤ１を狭い間隔で深く形成できるので、セルのサイズが小さくでき、セルの密度を上げることができ、オン抵抗の低減もできる。
【００４２】
トレンチ（溝）４の形成時に０度より大きなテーパ角度θを設けるので、図１０を用いて説明したようにポリシリコン層５の埋め込み時に空洞ができにくく、これにより、埋め込みが完全に行うことができ、ボディーダイオードＤ１の抵抗が上がることはない。
【００４３】
また、溝（ボディーダイオード）の断面形状として、図１１に示すように、垂直な側壁を有する構造（ダイオード形状）とした場合には、垂直な側壁に対し直接アルミスパッタを行うと、スパッタの異方性により溝の中に空洞ができやすく、かつ溝の底面部においてアルミの段切れが起きやすい。このようにアルミが断線すれば、ボディーダイオードの先端がソースアルミ電極１３と直結されないので、ボディーダイオード部でブレークしたサージ電流を十分に流すことができない。従って、垂直な壁を有する構造を採用すると、サージ耐量を上げることは困難である。しかし、本実施形態においては、図１２に示すように、ボディーダイオードの溝の側壁をテーパ状（角度θ＞０）にしているため、異方性の強いアルミスパッタでも段切れ（空洞の形成）が起きにくく、ボディーダイオードがアルミと離れるという不具合は起きにくい。従って、図１１に示す構造に比べ、図１２に示す本実施形態の構造の方がより好ましいものとなっている。
【００４４】
このように、パワーデバイスの対サージ素子構造として、主に自動車に搭載される負荷駆動用のパワーＩＣ、若しくはディスクリートパワーデバイスの分野において、ｐ+ ボディー層６をドライエッチングで形成することによりＭＯＳＦＥＴのオン抵抗増加、耐圧低下させることなく、静電気あるいはＬ負荷に対するサージ耐量を向上させることができる。
【００４５】
また、従来のインプラ、熱拡散という方法では横広がりのためにｐ+ ボディー領域が大きくなってしまっていたが、本実施形態においては、垂直にエッチングできるドライエッチング技術を用いて深く、かつ濃度の高いｐ+ ボディー領域６を形成して低抵抗かつサイズの小さいボディーダイオードＤ１を形成することができる。これにより、セルサイズを大きくすることなく（オン抵抗を上げることなく) サージ耐量の高いパワーＭＯＳＦＥＴを実現することができる。
【００４６】
このように、本実施の形態は、下記の特徴を有する。
（イ）縦型ＭＯＳトランジスタの構造として、図１に示すように、ｎ型エピタキシャル層２の表層部に、チャネルｐウエル領域３の表面に開口するＶ字型溝４を形成するとともに、Ｖ字型溝４内にソース電極１３と接する状態でボロンドープトポリシリコン層５を充填し、ｎ型エピタキシャル層２におけるＶ字型溝４の側壁を構成する部位に、ｎ型エピタキシャル層２との界面でボディーダイオードを形成するためのｐ型ボディー領域６をチャネルｐウエル領域３よりも深く形成した。
【００４７】
よって、図９に示すように、Ｖ字型溝４の側壁部においてチャネルｐウエル領域３よりも深いｐ型ボディー領域６が配置され、このｐ型ボディー領域６とｎ型エピタキシャル層２によりボディーダイオードＤ１が形成される。そして、このボディーダイオードＤ１およびＶ字型溝４内のボロンドープトポリシリコン層５を通してサージ電流を縦方向に流すことができる。
（ロ）縦型ＭＯＳトランジスタの製造方法として、図２に示すように、ｎ+ 型シリコン基板１の上に形成されたｎ型エピタキシャル層２における表面にＶ字型溝４を形成し、図４に示すように、溝４内を、ボロンドープトポリシリコン層５にて充填する。さらに、図６に示すように、ボロンドープトポリシリコン層５のボロンを、Ｖ字型溝４の側壁に滲み出させ、チャネルｐウエル領域３よりも深いｐ型ボディー領域６を形成し、図１に示すように、ｎ型エピタキシャル層２の上にボロンドープトポリシリコン層５と接するソース電極１３を配置した。
【００４８】
その結果、（イ）の縦型ＭＯＳトランジスタが製造される。
（ハ）Ｖ字型溝４をエッチングにより形成したので、実用上好ましいものとなる。
（ニ）溝４をＶ字型溝としたので、実用上好ましいものとなる。
（ホ）Ｖ字型溝４の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにしたので、実用上好ましいものとなる。
【００４９】
これまで説明してきたものの他にも、下記のように実施してもよい。
これまではプレーナ型のＤＭＯＳの場合で説明したが、図１３に示すように、ゲートをトレンチで形成したＤＭＯＳとしてもよい。より詳しくは、ｎ型エピタキシャル層２にトレンチ３０ａ，３０ｂが形成され、トレンチ３０ａ，３０ｂの内部にゲート酸化膜３１ａ，３１ｂを介してポリシリコンゲート電極３２ａ，３２ｂが形成されている。
【００５０】
また、プレーナ型のＤＭＯＳではなく、図１４に示すように、ｐ+ 型基板３５の上にｎ型エピタキシャル層２が形成されたＩＧＢＴとしてもよい。
あるいは、図１５に示すように、トレンチＩＧＢＴとしてもよい。より詳しくは、ｎ型エピタキシャル層２でのトレンチ３０ａ，３０ｂの内部にゲート酸化膜３１ａ，３１ｂを介してポリシリコンゲート電極３２ａ，３２ｂが形成されている。
【００５１】
また、図１６に示すように、表面側にドレイン電極を配置したアップドレイン（Ｕｐ Ｄｒａｉｎ）型のＭＯＳＦＥＴに適用してもよい。より詳しくは、ｎ+ 型基板４０の上にｎ型エピタキシャル層４２が形成され、ｎ型エピタキシャル層４２に形成したｎ+ 型領域４２の上にドレイン電極４３が配置されている。このアップドレイン型ＭＯＳＦＥＴはパワーＩＣに搭載されるものである。
【００５２】
また、図１７に示すように、溝４をポリシリコンで埋め込まず、アルミ１３をそのままデポして、溝４の内部にソース電極材１３を埋め込んだ構造としてもよい。この構造において溝４の側壁に沿ってｐ型ボディー領域６が配置されている。つまり、製造の際に、図１８に示すように、基板１の上にｎ型エピ層２を配置するとともに、ｎ型エピ層２の上にゲート酸化膜９ａ，９ｂおよびポリシリコンゲート電極１０ａ，１０ｂを配置する。その後、図１９に示すように、インプラおよびドライブインを行ってチャネルｐ領域３を形成する。そして、図２０に示すように、ｎ型エピ層２にＶ字型の溝４を形成する。さらに、図２１に示すように、レジストＲ１を用いて２回のインプラおよびドライブインを行い、ｐ型ボディー領域６とボディーｐ+ 型領域８を形成する。引き続き、図２２に示すように、レジストＲ２を用いてインプラおよびドライブインを行い、ｎ+ 型ソース領域７ａ，７ｂを形成する。そして、図２３に示すように、アルミのスパッタを行い、ソース電極１３を形成する。
【００５３】
このように、基板１の上に形成されたｎ型の半導体層２における表面にＶ字型溝４を形成し、Ｖ字型溝４の側壁にチャネル形成領域３よりも深いｐ型のボディー領域６を形成し、Ｖ字型溝４内に電極用アルミ１３を配置することにより、図１７に示すＭＯＳトランジスタを製造することができる。即ち、ｎ型半導体層２の表層部に、チャネル形成領域３の表面に開口する溝４が形成され、ｎ型半導体層２における溝４の側壁を構成する部位にｐ型のボディー領域６をチャネル形成領域３よりも深く形成し、ｎ型半導体層２との界面でボディーダイオードを形成した。
【００５４】
また、この場合においても、Ｖ字溝４を用いることにより、図１１，１２を用いて説明したように、溝の中での空洞の形成、アルミの段切れ、ボディーダイオードでのアルミとの離間といった不具合を回避して、より好ましいものとすることができる。
【図面の簡単な説明】
【図１】 実施の形態における縦型ＭＯＳＦＥＴの断面図。
【図２】 製造工程を説明するための断面図。
【図３】 製造工程を説明するための断面図。
【図４】 製造工程を説明するための断面図。
【図５】 製造工程を説明するための断面図。
【図６】 製造工程を説明するための断面図。
【図７】 製造工程を説明するための断面図。
【図８】 製造工程を説明するための断面図。
【図９】 作用を説明するための断面図。
【図１０】 製造工程を説明するための断面図。
【図１１】 作用を説明するための断面図。
【図１２】 作用を説明するための断面図。
【図１３】 別例のＭＯＳトランジスタの断面図。
【図１４】 別例のＭＯＳトランジスタの断面図。
【図１５】 別例のＭＯＳトランジスタの断面図。
【図１６】 別例のＭＯＳトランジスタの断面図。
【図１７】 別例のＭＯＳトランジスタの断面図。
【図１８】 製造工程を説明するための断面図。
【図１９】 製造工程を説明するための断面図。
【図２０】 製造工程を説明するための断面図。
【図２１】 製造工程を説明するための断面図。
【図２２】 製造工程を説明するための断面図。
【図２３】 製造工程を説明するための断面図。
【図２４】 従来のＭＯＳトランジスタの断面図。
【符号の説明】
１…ｎ+ 型基板、２…ｎ型エピタキシャル層、３…チャネルｐウエル領域、４…Ｖ字型溝、５…ボロンドープトポリシリコン層、６…ｐ型ボディー領域、７ａ，７ｂ…ｎ+ 型ソース領域、８…ボディーｐ+ 型領域、９ａ，９ｂ…ゲート酸化膜、１０ａ，１０ｂ…ポリシリコンゲート電極、１３…ソース電極、１５…ドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS transistor having a vertical DMOS structure or a horizontal DMOS structure such as a power MOSFET or IGBT, and a method for manufacturing the same, and more particularly to a MOS transistor in which a body diode for surge countermeasures is formed.
[0002]
[Prior art]
FIG. 24 shows a configuration example of a vertical MOSFET (also referred to as VDMOS) which is a power device. n+An n-type region 51 is formed on the mold substrate 50, and a channel p-well region 52 is formed in the n-type region 51.+Mold regions 53a, 53b and p+A mold region 54 is formed. A gate electrode 56 is formed on the n-type region 51 via a gate oxide film 55, and n+Mold regions 53a, 53b and p+A source electrode (source wiring) 57 in contact with the mold region 54 is formed, and a drain electrode 58 is formed on the back surface of the substrate 50.
[0003]
Further, as a countermeasure against a surge such as an L load, the cell has a diffusion depth deeper than that of the channel p well layer 52.+A body layer 59 is formed and this p+A body diode D10 is formed at the interface between the body layer 59 and the n-type region 51. The source-drain breakdown voltage is designed to be determined by the breakdown voltage of the body diode D10, and a surge current is caused to flow through the body diode D10.
[0004]
This p+What is important in designing the body diode structure is how to make a body diode having a lower resistance and a lower withstand voltage than the channel p-well region 52 in order to increase the surge withstand capability. And such p+When the body diode structure is formed, there is a problem that the cell size increases due to lateral diffusion, the channel density decreases, and the on-resistance increases. In other words, it was necessary to sacrifice on-resistance in order to increase the surge resistance.
[0005]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide a MOS transistor in which a body diode for surge countermeasures is formed with a novel configuration and a method for manufacturing the same.
[0006]
[Means for Solving the Problems]
  The MOS transistor according to claim 1 is formed in a surface layer portion of the semiconductor layer, and has a groove opening on a surface of the channel formation region and a portion constituting a side wall of the groove in the semiconductor layer than the channel formation region. A body region of a second conductivity type for forming a body diode at an interface with the semiconductor layer, and the groove is formed in the interior thereof.Source electrode material made of impurity-doped polysilicon or aluminumIs buried until it is flush with the opening opening on the surface of the channel forming region of the groove.
[0007]
Accordingly, a body region of the second conductivity type deeper than the channel formation region is disposed in the side wall portion of the groove, and a body diode is formed by the body region and the first conductivity type semiconductor layer. A surge current can flow in the vertical direction through the body diode.
[0008]
  Also,In the grooveEmbeddingWasteTheImpurity dopedPolysiliconBy, It will be practically preferable.
[0009]
  That is, a body region of the second conductivity type deeper than the channel formation region is disposed in the side wall portion of the groove, and a body diode is formed by the body region and the first conductivity type semiconductor layer. And in this body diode and grooveImpurity dopedA surge current can flow in the vertical direction through the polysilicon layer.
  Further, it is practically preferable to use a source electrode material made of aluminum as the material embedded in the groove.
[0010]
  Claims2As claimed in1In the described MOS transistor, it is practically preferable that the groove is a V-shaped groove.
[0012]
  Claim3The manufacturing method of the MOS transistor described in 1) includes a first conductivity type semiconductor layer formed on a semiconductor substrate, a second conductivity type channel formation region formed in a surface layer portion of the semiconductor layer, and the channel formation. A method of manufacturing a MOS transistor, comprising: a first conductivity type impurity diffusion region formed in a surface layer portion of a region; and an electrode disposed on the semiconductor layer and in contact with at least the first conductivity type impurity diffusion region. Forming a groove on the surface of the first conductivity type semiconductor layer formed on the semiconductor substrate, and in the groove,Impurity doped polysiliconFilling the groove until it is flush with the opening that opens in the surface of the semiconductor layer of the first conductivity type in the groove;After the embedding step,The second conductivity type deeper than the channel formation region of the second conductivity type formed in the surface layer portion of the first conductivity type semiconductor layer at a portion constituting the side wall of the groove in the first conductivity type semiconductor layer. Forming a body region.
[0013]
  As a result, the claim 1(When the trench is made of polysilicon doped with impurities)A MOS transistor is manufactured.
  Also,In the grooveEmbeddingWasteTheImpurity dopedPolysilicon, saidImpurity dopedA step of forming a body region of the second conductivity type is provided after the step of embedding polysilicon in the groove.ByThis is preferable for practical use.
[0014]
  Claims4As claimed in3In the manufacturing method of the MOS transistor described in the above item, it is practically preferable that at least one of removal of the damaged layer and recovery of crystal defects is performed by at least one of CDE and annealing after the formation of the groove. .
[0015]
  The method of manufacturing a MOS transistor according to claim 5, wherein a first conductivity type semiconductor layer formed on a semiconductor substrate, a second conductivity type channel formation region formed in a surface layer portion of the semiconductor layer, Fabrication of a MOS transistor having a first conductivity type impurity diffusion region formed in a surface layer portion of the channel formation region and an electrode disposed on the semiconductor layer and in contact with at least the first conductivity type impurity diffusion region A step of forming a groove in a surface of a first conductivity type semiconductor layer formed on a semiconductor substrate; and a portion constituting a side wall of the groove in the first conductivity type semiconductor layer; Forming a second conductivity type body region deeper than a second conductivity type channel formation region formed in a surface layer portion of the first conductivity type semiconductor layer; and forming the second conductivity type body region Later, in the groove, and a step of embedding the source electrode material made of aluminum until the opening and flush opening to a surface of the first conductive type semiconductor layer of the groove.
  As a result, the MOS transistor according to claim 1 (in the case where the source electrode material made of aluminum is used as the material buried in the groove) is manufactured.
  Also,In the grooveEmbeddingWasteAnd a step of embedding the source electrode material in the groove after the step of forming the body region of the second conductivity type.ByThis is preferable for practical use.
  Claims6As claimed in3~5In the manufacturing method according to any one of the above, it is practically preferable that the groove is a V-shaped groove.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a vertical n-channel MOSFET in this embodiment.
[0018]
N as a semiconductor substrate+An n-type epitaxial layer 2 as a first conductivity type semiconductor layer is formed on the type silicon substrate 1. A channel p-well region (second conductivity type channel formation region) 3 having a predetermined depth is formed in the surface layer portion of the n-type epitaxial layer 2. Further, a V-shaped groove 4 is formed in the channel p-well region 3 in the surface layer portion of the n-type epitaxial layer 2, and this groove 4 is opened on the surface of the channel p-well region 3. The V-shaped groove 4 penetrates the channel p-well region 3 and reaches the epitaxial layer 2. In addition, the planar shape of the groove | channel 4 is arbitrary, such as circular and a polygon.
[0019]
The inside of the V-shaped groove 4 is filled with a boron-doped polysilicon layer 5, and the upper surface of the polysilicon layer 5 is flush with the upper surface of the n-type epitaxial layer 2.
A p-type body region 6 for forming a body diode is formed at a portion constituting the side wall of the V-shaped groove 4 in the n-type epitaxial layer 2. The p-type body region 6 uses B (boron) supplied from the boron-doped polysilicon layer 5 as an impurity. This p-type body region 6 is formed deeper than the channel p-well region 3. Further, the surface layer portion of the channel p-well region 3 has n as an impurity diffusion region of the first conductivity type.+Type source regions 7a and 7b are formed, and body p+A mold region 8 is formed.
[0020]
Polysilicon gate electrodes 10a and 10b are formed on channel p-well region 3 through gate oxide films 9a and 9b as gate insulating films. The polysilicon gate electrodes 10 a and 10 b are covered with a BPSG film 11. A source electrode (wiring) 13 made of aluminum is disposed on the BPSG film 11, and n through the contact hole 12.+Type source regions 7a and 7b and body p+It is in contact with the mold region 8. Further, a SiN film 14 as a passivation film is formed on the source electrode 13. On the other hand, n+A drain electrode 15 is formed on the back surface of the silicon substrate 1, and the drain electrode 15 is made of Ti / Ni / Au.
[0021]
In the case of a p-channel MOSFET, the conductivity types of p and n in FIG.+A mold substrate is used.
Next, a method for manufacturing the vertical n-channel MOSFET will be described with reference to FIGS.
[0022]
First, as shown in FIG.+Type silicon substrate (p for p-channel MOSFET)+In the following, 1 is prepared using a type substrate, and p · n is all reversed, and an n-type epitaxial layer 2 is grown thereon. Then, a resist is applied and patterned on the n-type epitaxial layer 2 in order to form a body diode.
[0023]
Further, the n-type epitaxial layer 2 is dry-etched using a resist as a mask to form a V-shaped groove 4 in the central portion of the cell. More specifically, the V-shaped groove 4 is formed by a highly anisotropic etching method such as RIE (reactive ion etching). Here, the etching conditions are set so that the shape of the groove 4 in the depth direction is V-shaped with the taper angle θ larger than 0 degrees. The depth of the V-shaped groove 4 is about 1 to 5 μm.
[0024]
Thereafter, in order to recover etching damage, isotropic etching such as CDE (chemical dry etching) is performed, and heat treatment is further performed at 1000 ° C. or higher. That is, the damaged layer (region containing many crystal defects) formed on the side wall during etching is removed by isotropic etching such as CDE, and crystal defects are recovered by annealing. Only one of CDE and annealing may be performed.
[0025]
Subsequently, as shown in FIG. 3, a boron-doped polysilicon layer 16 is deposited on the n-type epitaxial layer 2, and the inside of the V-shaped groove 4 is completely buried with this boron-doped polysilicon layer 16. Here, the doping amount of B (boron) in the boron-doped polysilicon layer 16 is 1018-10twenty onecm-3Degree. In the case of a p-channel MOSFET, a polysilicon layer doped with P (phosphorus) or As (arsenic) is used.
[0026]
Then, as shown in FIG. 4, the surface of the boron-doped polysilicon layer 16 is processed by CMP (Chemical Mechanical Polishing) or the like, and other than the boron-doped polysilicon layer 16 filled in the V-shaped groove 4. The boron doped polysilicon layer 16 is removed. Although the unnecessary boron-doped polysilicon layer 16 may be removed by dry etching, it is necessary to devise a method for maintaining flatness at the upper surface opening of the groove 4. In this way, the boron-doped polysilicon layer 5 is disposed inside the V-shaped groove 4.
[0027]
Here, since the taper angle θ (see FIG. 2) of the groove 4 is larger than 0 degree, it is possible to prevent the formation of a cavity when the inside of the groove 4 is filled with the boron-doped polysilicon layer 5. That is, as shown in FIG. 10A, when the groove 21 with θ = 0 ° is formed in the substrate 20, after the deposition of the polysilicon layer 22 shown in FIG. ), A cavity 23 is formed. On the other hand, by using the V-shaped groove 4 as in this example, a cavity cannot be formed inside the groove 4.
[0028]
Thereafter, a sacrificial oxide film is formed on the n-type epitaxial layer 2 in FIG. 4, and after removing the etching, a gate oxide film 9 is formed to a thickness of about 10 to 100 nm as shown in FIG. Then, the polysilicon film for forming the gate electrode is deposited by about 100 to 1000 nm, and further etched with a resist mask. Thereby, polysilicon gate electrodes 10a and 10b are formed.
[0029]
Subsequently, as shown in FIG. 6, 10 (B) is added to the n-type epitaxial layer 2 to form the channel p-well region 3.12-1014cm-2Implant to a certain extent, and then drive in. By this drive-in, boron oozes out from the boron-doped polysilicon layer 5 buried inside the groove 4, and a high-concentration p-type body region 6 is formed along the side wall of the V-shaped groove 4. In the case of a p-channel MOSFET, P (phosphorus), As (arsenic), etc. are implanted to form an n-well.
[0030]
Then, as shown in FIG. 7, As (arsenic) is implanted into the n-type epitaxial layer 2 using a resist mask 17 and n+Mold source regions 7a and 7b are formed. In the case of a p-channel MOSFET, B (boron) is implanted.
[0031]
Further, as shown in FIG. 8, B (boron) is implanted into the n-type epitaxial layer 2 using a resist mask to obtain the body potential, and the body p+A mold region 8 is formed. In the case of a p-channel MOSFET, As (arsenic) is implanted.
[0032]
Here, in order to simplify the process, the source implantation in FIG. 7 may be performed without a mask, and the boron implantation in FIG. 8 may be omitted. That is, since the surface concentration of the p-type body region 6 can be increased, n+Implantation of the mold source regions 7a and 7b can be performed without a mask, so that a cost reduction effect can be expected by deleting the photo process. However, in that case, the boron doping concentration of the polysilicon layer 5 embedded in the groove 4 is set to exceed the As concentration at the time of source implantation so that the boron doped polysilicon layer 5 can be contacted.
[0033]
Then, as shown in FIG. 1, thermal oxidation is performed to oxidize the surfaces of the polysilicon gate electrodes 10a and 10b. Further, the BPSG film 11 is deposited and after reflow, contact etching and a source electrode (aluminum wiring) 13 are formed. Instead of the source electrode (aluminum wiring) 13, Cu having a long wiring life and low resistance may be used. Further, a passivation film (SiN) 14 is formed and patterned.
[0034]
Finally, a drain electrode 15 made of Ti / Ni / Au is formed on the back surface of the substrate 1.
Next, the operation of the vertical n-channel MOSFET will be described with reference to FIG. .
[0035]
As shown in FIG. 9, a p-type body region 6 deeper than the channel p-well region 3 is disposed on the side wall of the groove 4, and a body diode D 1 is formed at the interface between the p-type region 6 and the channel p-well region 3. Will be.
[0036]
When the MOSFET is turned on, a current flows from the drain to the source through the current path Lon. That is, the drain electrode 15 to n+Type silicon substrate 1 → n type epitaxial layer 2 → channel p well region 3 → n+It flows to the source electrode 13 via the mold source regions 7a and 7b.
[0037]
On the other hand, a surge current flows from the drain to the source through the built-in body diode D1 in the current path Lbreak. That is, the surge current is reduced from the drain electrode 15 to n.+It flows to the source electrode 13 via the silicon substrate 1 → the n-type epitaxial layer 2 → the p-type region 6 → the boron-doped polysilicon layer 5.
[0038]
Here, since the V-shaped groove 4 (body diode D1) is deeply formed by dry etching, the withstand voltage of this MOSFET is the shape (curvature) of the tip of the V-shaped groove 4 (p-type body region 6). And the concentration of the n-type epitaxial layer 2. That is, when a positive voltage is applied to the drain electrode 15 and a reverse bias is applied between the drain and the source, the electric field is maximized at the tip of the groove 4 (p-type region 6) having the largest curvature. Happens.
[0039]
In this body diode D1, the boron-doped polysilicon layer 5 initially contains B (boron) at a high concentration (1018-10twenty onecm-3), The resistivity is small. Therefore, even if surge current such as electrostatic discharge (ESD) or L load flows, the potential of the channel p-well region 3 hardly increases. Therefore, n+The base and emitter of the parasitic npn transistor Tr1 formed of the type source regions 7a and 7b, the channel p well region 3, and the n type epitaxial layer 2 are not biased, and the parasitic transistor Tr1 does not operate. Therefore, the surge resistance can be increased.
[0040]
However, the depletion layer is first n+It is necessary to set the thickness and concentration of the n-type epitaxial layer 2 so that the avalanche breakdown does not occur when reaching the silicon substrate 1. Otherwise, the breakdown voltage may fluctuate due to variations in the thickness of the n-type epitaxial layer 2.
[0041]
For the same reason, the body diode D1 can be formed deeply at a narrow interval, so that the cell size can be reduced, the cell density can be increased, and the on-resistance can be reduced.
[0042]
Since the taper angle θ larger than 0 degree is provided when forming the trench (groove) 4, it is difficult to form a cavity when the polysilicon layer 5 is embedded as described with reference to FIG. The resistance of the body diode D1 does not increase.
[0043]
Further, when the groove (body diode) has a cross-sectional shape as shown in FIG. 11 and has a structure having a vertical side wall (diode shape), if the aluminum sputtering is performed directly on the vertical side wall, the spatter is different. Due to the directionality, it is easy to form a cavity in the groove, and aluminum breakage is likely to occur at the bottom of the groove. If the aluminum is disconnected in this way, the tip of the body diode is not directly connected to the source aluminum electrode 13, so that a surge current that breaks at the body diode portion cannot sufficiently flow. Therefore, when a structure having a vertical wall is employed, it is difficult to increase the surge resistance. However, in this embodiment, as shown in FIG. 12, since the sidewall of the groove of the body diode is tapered (angle θ> 0), the step is broken even when aluminum sputtering with strong anisotropy is performed (cavity formation). It is difficult to cause a problem that the body diode is separated from the aluminum. Therefore, the structure of this embodiment shown in FIG. 12 is more preferable than the structure shown in FIG.
[0044]
Thus, in the field of power ICs for driving loads or discrete power devices mainly mounted on automobiles, the structure of power devices against surge elements is p.+By forming the body layer 6 by dry etching, the surge resistance against static electricity or L load can be improved without increasing the on-resistance and decreasing the breakdown voltage of the MOSFET.
[0045]
In addition, the conventional method of implantation and thermal diffusion uses p for lateral expansion.+Although the body region has become large, in this embodiment, the p-type layer is deep and has a high concentration by using a dry etching technique that can be etched vertically.+The body region 6 can be formed to form a low-resistance and small-sized body diode D1. Thereby, it is possible to realize a power MOSFET having a high surge resistance without increasing the cell size (without increasing the on-resistance).
[0046]
Thus, the present embodiment has the following features.
(A) As a vertical MOS transistor structure, as shown in FIG. 1, a V-shaped groove 4 opened in the surface of the channel p-well region 3 is formed in the surface layer portion of the n-type epitaxial layer 2, and a V-shape is formed. The boron-doped polysilicon layer 5 is filled in the mold groove 4 in contact with the source electrode 13, and the interface with the n-type epitaxial layer 2 is formed at the site constituting the side wall of the V-shaped groove 4 in the n-type epitaxial layer 2. The p-type body region 6 for forming the body diode was formed deeper than the channel p-well region 3.
[0047]
Therefore, as shown in FIG. 9, a p-type body region 6 deeper than the channel p-well region 3 is disposed in the side wall portion of the V-shaped groove 4, and the body diode is formed by the p-type body region 6 and the n-type epitaxial layer 2. D1 is formed. A surge current can flow in the vertical direction through the body diode D1 and the boron-doped polysilicon layer 5 in the V-shaped groove 4.
(B) As a method of manufacturing a vertical MOS transistor, as shown in FIG.+V-shaped groove 4 is formed on the surface of n-type epitaxial layer 2 formed on type silicon substrate 1, and the inside of groove 4 is filled with boron-doped polysilicon layer 5 as shown in FIG. . Further, as shown in FIG. 6, boron in the boron-doped polysilicon layer 5 is oozed into the side wall of the V-shaped groove 4 to form a p-type body region 6 deeper than the channel p-well region 3. As shown in FIG. 1, a source electrode 13 in contact with the boron-doped polysilicon layer 5 is disposed on the n-type epitaxial layer 2.
[0048]
As a result, the vertical MOS transistor (A) is manufactured.
(C) Since the V-shaped groove 4 is formed by etching, it is practically preferable.
(D) Since the groove 4 is a V-shaped groove, it is practically preferable.
(E) After the V-shaped groove 4 is formed, at least one of removal of the damaged layer and recovery of crystal defects is achieved by at least one of CDE and annealing, which is practically preferable.
[0049]
In addition to what has been described so far, the following may be implemented.
Up to now, the planar type DMOS has been described. However, as shown in FIG. 13, a DMOS having a gate formed of a trench may be used. More specifically, trenches 30a and 30b are formed in n-type epitaxial layer 2, and polysilicon gate electrodes 32a and 32b are formed inside trenches 30a and 30b via gate oxide films 31a and 31b.
[0050]
Also, instead of a planar type DMOS, as shown in FIG.+An IGBT in which the n-type epitaxial layer 2 is formed on the mold substrate 35 may be used.
Alternatively, as shown in FIG. 15, a trench IGBT may be used. More specifically, polysilicon gate electrodes 32a and 32b are formed inside trenches 30a and 30b in n-type epitaxial layer 2 via gate oxide films 31a and 31b.
[0051]
Further, as shown in FIG. 16, the present invention may be applied to an up drain MOSFET having a drain electrode disposed on the surface side. More specifically, n+An n-type epitaxial layer 42 is formed on the mold substrate 40, and n formed on the n-type epitaxial layer 42+A drain electrode 43 is disposed on the mold region 42. This up drain MOSFET is mounted on a power IC.
[0052]
In addition, as shown in FIG. 17, the groove 4 may not be buried with polysilicon, but aluminum 13 may be deposited as it is, and the source electrode material 13 may be buried inside the groove 4. In this structure, p-type body region 6 is arranged along the side wall of groove 4. That is, at the time of manufacturing, as shown in FIG. 18, the n-type epi layer 2 is arranged on the substrate 1, and the gate oxide films 9a and 9b and the polysilicon gate electrode 10a, 10b is arranged. Thereafter, as shown in FIG. 19, implantation and drive-in are performed to form a channel p region 3. Then, as shown in FIG. 20, a V-shaped groove 4 is formed in the n-type epi layer 2. Further, as shown in FIG. 21, implantation and drive-in are performed twice using resist R1, and p-type body region 6 and body p+A mold region 8 is formed. Subsequently, as shown in FIG. 22, implantation and drive-in are performed using the resist R2, and n+Mold source regions 7a and 7b are formed. Then, as shown in FIG. 23, sputtering of aluminum is performed to form the source electrode 13.
[0053]
In this way, the V-shaped groove 4 is formed on the surface of the n-type semiconductor layer 2 formed on the substrate 1, and the p-type body region deeper than the channel forming region 3 is formed on the side wall of the V-shaped groove 4. 17 is formed and the MOS transistor shown in FIG. 17 can be manufactured by arranging the electrode aluminum 13 in the V-shaped groove 4. That is, a groove 4 opening on the surface of the channel formation region 3 is formed in the surface layer portion of the n-type semiconductor layer 2, and the p-type body region 6 is channeled to a portion constituting the sidewall of the groove 4 in the n-type semiconductor layer 2 It was formed deeper than the formation region 3 and a body diode was formed at the interface with the n-type semiconductor layer 2.
[0054]
Also in this case, by using the V-shaped groove 4, as described with reference to FIGS. 11 and 12, formation of a cavity in the groove, disconnection of aluminum, separation from aluminum in the body diode Such a problem can be avoided to make it more preferable.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a vertical MOSFET according to an embodiment.
FIG. 2 is a cross-sectional view for explaining a manufacturing process.
FIG. 3 is a cross-sectional view for explaining a manufacturing process.
FIG. 4 is a cross-sectional view for explaining a manufacturing process.
FIG. 5 is a cross-sectional view for explaining a manufacturing process.
FIG. 6 is a cross-sectional view for explaining a manufacturing process.
FIG. 7 is a cross-sectional view for explaining a manufacturing process.
FIG. 8 is a cross-sectional view for explaining a manufacturing process.
FIG. 9 is a cross-sectional view for explaining the operation.
FIG. 10 is a cross-sectional view for explaining a manufacturing process.
FIG. 11 is a cross-sectional view for explaining the operation.
FIG. 12 is a cross-sectional view for explaining the operation.
FIG. 13 is a cross-sectional view of another example MOS transistor.
FIG. 14 is a cross-sectional view of another example MOS transistor.
FIG. 15 is a cross-sectional view of another example MOS transistor.
FIG. 16 is a cross-sectional view of another example MOS transistor.
FIG. 17 is a cross-sectional view of another example MOS transistor.
FIG. 18 is a cross-sectional view for explaining a manufacturing process.
FIG. 19 is a cross-sectional view for explaining a manufacturing process.
FIG. 20 is a cross-sectional view for explaining a manufacturing process.
FIG. 21 is a cross-sectional view for explaining a manufacturing process.
FIG. 22 is a cross-sectional view for explaining a manufacturing process.
FIG. 23 is a cross-sectional view for explaining a manufacturing process.
FIG. 24 is a cross-sectional view of a conventional MOS transistor.
[Explanation of symbols]
1 ... n+Type substrate, 2 ... n-type epitaxial layer, 3 ... channel p-well region, 4 ... V-shaped groove, 5 ... boron doped polysilicon layer, 6 ... p-type body region, 7a, 7b ... n+Type source region, 8 ... Body p+Type region, 9a, 9b ... gate oxide film, 10a, 10b ... polysilicon gate electrode, 13 ... source electrode, 15 ... drain electrode

Claims (6)

半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極と、
を有するＭＯＳトランジスタであって、
前記半導体層の表層部に形成され、前記チャネル形成領域の表面に開口する溝と、
前記半導体層における前記溝の側壁を構成する部位に、前記チャネル形成領域よりも深く形成され、前記半導体層との界面でボディーダイオードを形成するための第２導電型のボディー領域とを備え、
前記溝は、その内部において不純物がドープされたポリシリコン又はアルミよりなるソース電極材が該溝の前記チャネル形成領域の表面に開口する開口部と面一となるまで埋め込まれていることを特徴とするＭＯＳトランジスタ。A first conductivity type semiconductor layer formed on a semiconductor substrate;
A channel formation region of a second conductivity type formed in a surface layer portion of the semiconductor layer;
A first conductivity type impurity diffusion region formed in a surface layer portion of the channel formation region;
An electrode disposed on the semiconductor layer and in contact with at least the impurity diffusion region of the first conductivity type;
A MOS transistor having
A groove formed in a surface layer portion of the semiconductor layer and opening in a surface of the channel formation region;
A body region of a second conductivity type, which is formed deeper than the channel formation region at a portion constituting the side wall of the groove in the semiconductor layer and for forming a body diode at the interface with the semiconductor layer;
The groove is buried until a source electrode material made of polysilicon or aluminum doped with impurities is flush with an opening opening on a surface of the channel formation region of the groove. MOS transistor to do. 前記溝はＶ字型溝である請求項１に記載のＭＯＳトランジスタ。The MOS transistor according to claim 1, wherein the groove is a V-shaped groove . 半導体基板の上に形成された第１導電型の半導体層と、A first conductivity type semiconductor layer formed on a semiconductor substrate;
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、A channel formation region of a second conductivity type formed in a surface layer portion of the semiconductor layer;
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、A first conductivity type impurity diffusion region formed in a surface layer portion of the channel formation region;
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、A method of manufacturing a MOS transistor having an electrode disposed on the semiconductor layer and having at least an electrode in contact with the impurity diffusion region of the first conductivity type,
半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、Forming a groove in the surface of the first conductivity type semiconductor layer formed on the semiconductor substrate;
前記溝内に、不純物がドープされたポリシリコンを該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、Burying the impurity-doped polysilicon into the groove until it is flush with the opening that opens in the surface of the semiconductor layer of the first conductivity type in the groove;
該埋め込む工程の後に、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、After the embedding step, the portion of the first conductivity type semiconductor layer that forms the side wall of the groove is more than the second conductivity type channel formation region formed in the surface layer portion of the first conductivity type semiconductor layer. Forming a deep second conductivity type body region;
を備えたことを特徴とするＭＯＳトランジスタの製造方法。A method for manufacturing a MOS transistor, comprising: 前記溝の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにした請求項３に記載のＭＯＳトランジスタの製造方法。4. The method of manufacturing a MOS transistor according to claim 3, wherein after the formation of the trench, at least one of removal of a damaged layer and recovery of crystal defects is performed by at least one of CDE and annealing. 半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、
半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、
前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、
該第２導電型のボディー領域を形成する工程の後に、前記溝内に、アルミよりなるソース電極材を該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、
を備えたことを特徴とするＭＯＳトランジスタの製造方法。A first conductivity type semiconductor layer formed on a semiconductor substrate;
A channel formation region of a second conductivity type formed in a surface layer portion of the semiconductor layer;
A first conductivity type impurity diffusion region formed in a surface layer portion of the channel formation region;
A method of manufacturing a MOS transistor having an electrode disposed on the semiconductor layer and having at least an electrode in contact with the impurity diffusion region of the first conductivity type,
Forming a groove in the surface of the first conductivity type semiconductor layer formed on the semiconductor substrate ;
The second conductivity type deeper than the channel formation region of the second conductivity type formed in the surface layer portion of the first conductivity type semiconductor layer at a portion constituting the side wall of the groove in the first conductivity type semiconductor layer. Forming a body region;
After the step of forming the second conductivity type body region, the source electrode material made of aluminum is flush with the opening in the groove on the surface of the first conductivity type semiconductor layer in the groove. Embedding until
A method of manufacturing a MOS transistor, comprising: 前記溝はＶ字型溝である請求項３〜５のいずれか一項に記載のＭＯＳトランジスタの製造方法。Method for manufacturing a MOS transistor according to any one of claims 3-5 wherein the groove is a V-shaped groove.
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