JP4039169B2

JP4039169B2 - Receiving circuit and radio communication apparatus using the same

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Publication number: JP4039169B2
Application number: JP2002232323A
Authority: JP
Inventors: 雅美阿部; 登佐生; 浩章藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2008-01-30
Anticipated expiration: 2022-08-09
Also published as: JP2004072645A

Description

【０００１】
【発明の属する技術分野】
本発明は、無線ＬＡＮ、携帯電話など無線通信システムの受信回路およびこれを用いた無線通信装置に関し、特にＩＥＥＥ８０２．１１ａなど、高速のＡＧＣ(Automatic Gain Control)回路が必要なシステムに用いて好適なダイレクトコンバージョン方式の受信回路およびこれを用いた無線通信装置に関する。
【０００２】
【従来の技術】
無線通信システムにおける受信方式は、受信した高周波信号を中間周波数に周波数変換して処理するスーパーヘテロダイン方式と、受信した高周波信号を直接ベースバンド信号に周波数変換して処理するダイレクトコンバージョン方式とに大別される。これらの受信方式のうち、ダイレクトコンバージョン方式の受信機（以下、ダイレクトコンバージョン受信機と記す）は、スーパーヘテロダイン方式の受信機に比較して、ＩＦ（中間周波）段が不要な分だけ外付け部品が少ないため低コストであり、また回路構成が比較的簡易であるためマルチバンド、マルチモード受信機などに適している。これらの理由から、最近、多くの無線通信システムにダイレクトコンバージョン受信機が用いられている。
【０００３】
従来例（第１従来例）に係るダイレクトコンバージョン受信機の構成を図３に示す。同図において、アンテナ１０１Ａ，１０１Ｂで受信された高周波信号は、切替スイッチ１０２によっていずれか一方が選択され、バンドパスフィルタ１０３および低雑音増幅器１０４を経由してミキサ回路１０５ｉ，１０５ｑに各一方の入力として与えられる。ミキサ回路１０５ｉ，１０５ｑには各他方の入力として、ローカル発振器１０６から出力されるローカル信号が直接（位相差０°）、あるいは９０°移相器１０７を介して（位相差９０°）供給される。
【０００４】
ミキサ回路１０５ｉは、入力される高周波信号に対して位相差０°のローカル信号を混合することによってベースバンドの同相成分Ｉ（以下、Ｉ信号と記す）を得る。ミキサ回路１０５ｑは、入力される高周波信号に対して位相差９０°のローカル信号を混合することによってベースバンドの直交成分Ｑ（以下、Ｑ信号と記す）を得る。Ｉ，Ｑ信号は、アナログローパスフィルタ（以下、アナログＬＰＦと記す）１０８ｉ，１０８ｑに供給される。アナログＬＰＦ１０８ｉ，１０８ｑは、受信された信号から希望帯域の信号のみを取り出す役割を有している。
【０００５】
アナログＬＰＦ１０８ｉ，１０８ｑで取り出された希望帯域の信号は、アナログ可変利得増幅器１０９ｉ，１０９ｑで信号振幅が調整された後ＡＧＣ部１１０に直接供給され、さらにＡＤ（アナログ-ディジタル）変換器１１１ｉ，１１１ｑでディジタル信号に変換されて復調部（図示せず）を含むディジタル部１１２に供給される。
【０００６】
ＡＧＣ部１１０では、ＡＤ変換器１１１ｉ，１１１ｑの入力信号を最適かつ安定したレベルに保つために、アナログ可変利得増幅器１０９ｉ，１０９ｑに対する自動利得制御（ＡＧＣ）が行われる。ＡＧＣ部１１０は、検波・ＬＰＦ回路１１３ｉ，１１３ｑ、ＡＤＣ１１４ｉ，１１４ｑ、ディジタル部１１２内の制御ロジック回路１１５、ＤＡ（ディジタル-アナログ）変換器１１６ｉ，１１６ｑおよびコントロール回路１１７ｉ，１１７ｑを有する構成となっている。
【０００７】
ところで、近年、信号の伝送速度の増加および周波数資源の逼迫に伴って、信号の帯域幅が増大し、チャネル間隔が狭くなる傾向にある。このように、信号の帯域幅が増大することにより、アナログＬＰＦ１０８ｉ，１０８ｑには高いカットオフ周波数が要求される。また、チャネル間隔が狭くなることにより、アナログＬＰＦ１０８ｉ，１０８ｑとして、シャープ（急峻）でかつ線形歪（振幅歪と位相歪）の小さな特性のものが必要とされる。しかしながら、広帯域に遮断特性がシャープでかつ線形歪が小さい特性のアナログＬＰＦ１０８ｉ，１０８ｑ、低消費電力で実現することは難しい。また、低雑音、高リニアリティ特性を同時に得ることも難しい。
【０００８】
このアナログＬＰＦ１０８ｉ，１０８ｑの広帯域化の問題に対する改善策として、図４に示す従来例（第２従来例）がある。図４中、図３と同等部分には同一符号を付して示している。
【０００９】
この第２従来例に係るダイレクトコンバージョン受信機では、ディジタル部１１２内であって、ＡＤ変換器１１１ｉ，１１１ｑの後段に、ディジタルローパスフィルタ（以下、ディジタルＬＰＦと記す）２０１ｉ，２０１ｑ、ディジタル可変利得増幅器２０２ｉ，２０２ｑを設けた構成を採っている。アナログＬＰＦ１０８ｉ，１０８ｑとディジタルＬＰＦ２０２ｉ，２０２ｑとのそれぞれの組み合わせで、チャネルセレクトのために必要な遮断特性を得ている。
【００１０】
希望チャネルに隣接するチャネルに干渉となる信号（以下、隣接チャネル信号と記す）が存在する場合、アナログＬＰＦ１０８ｉ，１０８ｑの遮断特性が不十分であるために、ＡＤ変換器１１１ｉ，１１１ｑの入力信号には隣接チャネル信号が残っている。したがって、ディジタルＬＰＦ２０２ｉ，２０２ｑでその隣接チャネル信号を所望のレベルまで落とす。そして、復調部入力レベルが最適かつ安定になるように、ＡＧＣ部１１０による可変利得増幅器１０９ｉ，１０９ｑの自動利得制御に加えて、ディジタル可変利得増幅器２０２ｉ，２０２ｑの出力レベルを検波回路２３０ｉ，２０３ｑで検出し、その検出レベルに基づいて制御ロジック部１１５で生成された設定値によりディジタル可変利得増幅器２０２ｉ，２０２ｑの利得を調整する。
【００１１】
【発明が解決しようとする課題】
上述したように、第２従来例に係るダイレクトコンバージョン受信機では、アナログＬＰＦ１０８ｉ，１０８ｑの広帯域化の問題を解決するために、ＡＤ変換器１１１ｉ，１１１ｑの後段に、ディジタルＬＰＦ２０１ｉ，２０１ｑおよびディジタル可変利得増幅器２０２ｉ，２０２ｑを設けて、再度ディジタルＡＧＣをかけるようにしている。しかしながら、ディジタルフィルタは一般的に遅延時間が大きく、例えばＦＩＲ(Finite Impulse Response;有限長インパルス応答)フィルタで構成した場合には数μsec 〜数十μsec 程度の遅延時間が生じるため、隣接チャネルに干渉信号が存在する場合、その群遅延特性によって最適な利得値を得るためのＡＧＣセットアップタイムが長くなる。
【００１２】
このように、ＡＧＣセットアップタイムが増加することは、例えば、無線ＬＡＮ仕様であるＩＥＥＥ８０２．１１ａのようなパケットモードの通信では、受信品質の劣化となる。図５に、ＩＥＥＥ８０２．１１ａのトレーニングシンボルの構成を示す。パケットのはじめの８μsec の期間がショートプリアンブルと呼ばれ、このショートプリアンブル期間内に、信号検波、ＡＧＣのセットアップ、ダイバーシティ選択、搬送波同期、タイミング同期を行う必要がある。
【００１３】
８μsec のショートプリアンブル期間内にＡＧＣのセットアップが正確に行われない場合には、信号のレベルを正しく設定することができないため、パケットエラーになることがある。さらに、ＩＥＥＥ８０２．１１ａの場合には、ショートプリアンブル期間内にＡＧＣのセットアップを行いながら、タイミング同期の獲得（以下、単に同期獲得と記す場合もある）を行う必要がある。ところが、ＡＧＣを行っているときは、信号の位相情報が変化する可能性があるため、同期獲得の精度を劣化させることがある。したがって、ＡＧＣのセットアップが完了した後でなければ同期獲得を正確に行えないことになる。
【００１４】
上述したことから明らかなように、アナログＡＧＣとディジタルＡＧＣとを併用する構成を採る受信回路では、ＡＧＣのセットアップが完了した後でなければ同期獲得を正確に行えないため、ディジタルＬＰＦ２０１ｉ，２０１ｑの遅延特性によってＡＧＣのセットアップタイムが長くなると、その分だけ同期獲得にも時間がかかるという課題がある。
【００１５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、アナログＡＧＣとディジタルＡＧＣとを併用する構成を採った場合において、ＡＧＣのセットアップタイムが長くなったとしても、タイミング同期の獲得に要する時間を短縮することが可能な受信回路およびこれを用いた無線通信装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明による受信回路は、受信信号を周波数変換して得られる信号から希望チャネルの信号を取り出すアナログフィルタ手段と、このフィルタ手段で取り出された信号の振幅を調整するアナログ可変利得増幅手段と、この可変利得増幅手段の出力信号のレベルに応じて当該可変利得増幅手段の利得値を調整するアナログ利得制御手段と、アナログフィルタ手段で取り出された信号の振幅を増幅するアナログ固定利得増幅手段と、アナログ固定利得増幅手段の出力信号またはアナログ可変利得増幅手段の出力信号を選択して出力する選択手段と、この選択手段の出力信号をディジタル信号に変換するＡＤ変換手段と、このＡＤ変換手段の出力信号から希望チャネルの信号を取り出すディジタルフィルタ手段と、このフィルタ手段で取り出された信号の振幅を調整するディジタル可変利得増幅手段と、この可変利得増幅手段の出力信号のレベルに応じて当該可変利得増幅手段の利得値を調整するディジタル利得制御手段と、ディジタル可変利得増幅手段を経た受信信号を基に同期獲得したときに同期獲得信号を出力する同期手段と、この同期手段から同期獲得信号が出力されるまではアナログ固定利得増幅手段の出力信号を選択し、当該同期獲得信号の出力以降はアナログ可変利得増幅手段の出力信号を選択するように選択手段を制御する制御手段とを備え、当該制御手段が前記アナログ可変利得増幅手段の出力レベルに応じた当該アナログ可変利得増幅手段のセットアップを前記同期手段による同期獲得と並行して行う構成となっている。この受信回路は、ダイレクトコンバージョン受信機などの無線通信装置において、受信した高周波信号を周波数変換して得られる信号を処理する信号処理部、例えばベースバンド部として用いられる。
【００１７】
上記構成の受信回路またはこれを用いた無線通信装置において、ディジタルフィルタ手段はアナログフィルタ手段との組み合わせで、希望チャネルを選択するために必要な遮断特性を得るとともに、希望チャネルに隣接するチャネルの信号を所望のレベルまで落とす作用をなす。ここで、ＡＧＣを行っているときは、アナログ可変利得増幅手段の利得値がまだ安定していないため、当該可変利得増幅手段を経た信号の位相情報が変化する可能性がある。一方、アナログ固定利得増幅手段を経た信号については、当該固定利得増幅手段の利得値が固定であるため位相情報が変化することはない。そこで、ＡＧＣの初期状態では、アナログ固定利得増幅手段を経た信号を選択し、当該信号を基に同期手段によってタイミング同期の獲得を行う。これにより、タイミング同期の獲得が迅速に行われ、同期獲得に要する時間の短縮が可能になる。また、同期獲得と並行して、アナログ可変利得増幅手段を経た信号のレベルに基づくＡＧＣが行われる。そして、同期手段から同期獲得信号が出力されたら、アナログ固定利得増幅手段側からアナログ可変利得増幅手段側に信号の選択を切り替える。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
［第１実施形態］
図１は、本発明の第１実施形態に係る受信回路を用いた無線通信装置、例えばダイレクトコンバージョン受信機の構成例を示すブロック図である。本実施形態に係るダイレクトコンバージョン受信機は、フェージングによる品質劣化を防止して高受信感度を実現するために、複数本（本例では、２本）のアンテナで伝搬経路の異なる信号を受信するダイバーシティ受信方式を採用している。ただし、本発明は、ダイバーシティ受信方式の受信機への適用に限られるものではない。
【００２０】
図１において、２本のアンテナ１１Ａ，１１Ｂで受信された高周波信号は、切替スイッチ１２によっていずれか一方が選択される。選択された高周波信号は、バンドパスフィルタ１３および低雑音増幅器１４を経由してミキサ回路１５ｉ，１５ｑに各一方の入力として与えられる。一方、ローカル発振器１６から出力されるローカル信号は、９０°移相器１７で位相差０°のローカル信号と位相差９０°のローカル信号に移相された後、周波数変換器であるミキサ回路１５ｉ，１５ｑに各他方の入力として与えられる。
【００２１】
ミキサ回路１５ｉは、入力される高周波信号に対して位相差０°のローカル信号を混合することによってベースバンドのＩ（同相）信号を得る。ミキサ回路１５ｑは、入力される高周波信号に対して位相差９０°のローカル信号を混合することによってベースバンドのＱ（直交）信号を得る。Ｉ，Ｑ信号は、アナログＬＰＦ１８ｉ，１８ｑで希望帯域の信号成分のみが取り出され、アナログ可変利得増幅器１９ｉ，１９ｑおよびアナログ固定利得増幅器２０ｉ，２０ｑにそれぞれ供給される。
【００２２】
アナログ可変利得増幅器１９ｉ，１９ｑは、後述するアナログＡＧＣのフィードバック制御によって利得値が変化することにより、Ｉ，Ｑ信号の振幅を調整する。このアナログ可変利得増幅器１９ｉ，１９ｑを経たＩ，Ｑ信号は選択回路２１ｉ，２１ｑおよびＡＧＣ回路２２に供給される。アナログ固定利得増幅器２０ｉ，２０ｑは、その利得値がアナログ可変利得増幅器１９ｉ，１９ｑの最大利得値とほぼ同程度の大きな値に固定されており、その固定利得値にてＩ，Ｑ信号の振幅を増幅する。このアナログ固定利得増幅器２０ｉ，２０ｑを経たＩ，Ｑ信号は選択回路２１ｉ，２１ｑに供給される。
【００２３】
選択回路２１ｉ，２１ｑは各々、互いに連動するスイッチＳＷ１ｉ，ＳＷ１ｑおよびスイッチＳＷ２ｉ，ＳＷ２ｑから構成されている。スイッチＳＷ１ｉ，ＳＷ１ｑは、各可動接点がアナログ可変利得増幅器１９ｉ，１９ｑの各出力端にそれぞれ接続され、各一方の固定接点が抵抗Ｒｉ，Ｒｑを介して基準電位点、例えばグランドにそれぞれ接続されている。スイッチＳＷ２ｉ，ＳＷ２ｑは、各固定接点がアナログ固定利得増幅器２０ｉ，２０ｑの各出力端にそれぞれ接続されている。スイッチＳＷ１ｉ，ＳＷ１ｑの各他方の固定接点とスイッチＳＷ２ｉ，ＳＷ２ｑの各可動接点とはそれぞれ共通に接続され、選択回路２１ｉ，２１ｑの各選択出力端となる。
【００２４】
選択回路２１ｉ，２１ｑのスイッチＳＷ１ｉ，ＳＷ１ｑおよびスイッチＳＷ２ｉ，ＳＷ２ｑは、制御回路２３ｉ，２３ｑによって切り替え制御が行われる。この切り替え制御の下に選択回路２１ｉ，２１ｑによって選択された信号、即ちアナログ可変利得増幅器１９ｉ，１９ｑを経たＩ，Ｑ信号、またはアナログ固定利得増幅器２０ｉ，２０ｑを経たＩ，Ｑ信号は、ＡＤ変換器２４ｉ，２４ｑでディジタル信号に変換されてディジタル部２５に供給される。
【００２５】
ＡＧＣ部２２においては、ＡＤ変換器２４ｉ，２４ｑの入力信号を最適かつ安定したレベルに保つために、アナログ可変利得増幅器１９ｉ，１９ｑに対する自動利得制御（ＡＧＣ）が行われる。ＡＧＣ部２２は、検波回路２６ｉ，２６ｑ、ＡＤ変換器２７ｉ，２７ｑ、ディジタル部２５内の制御ロジック回路２８、ＤＡ変換器２９ｉ，２９ｑおよびコントロール回路３０ｉ，３０ｑを有する構成となっている。
【００２６】
検波回路２６ｉ，２６ｑは、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号をレベル検波する。ＡＤ変換器２７ｉ，２７ｑは、検波回路２６ｉ，２６ｑで得られた検波レベルをディジタル信号に変換して制御ロジック回路２８に供給する。制御ロジック回路２８は、ＡＤ変換器２７ｉ，２７ｑから与えられる検波レベル、即ちアナログ可変利得増幅器１９ｉ，１９ｑの出力信号レベルに対応した利得データを設定する。ＤＡ変換器２９ｉ，２９ｑは、制御ロジック回路２８で設定された利得データをアナログ信号に変換する。コントロール回路３０ｉ，３０ｑは、ＤＡ変換器２９ｉ，２９ｑから与えられる利得データに応じてアナログ可変利得増幅器１９ｉ，１９ｑの利得値を調整する。
【００２７】
上述したアナログ可変利得増幅器１９ｉ，１９ｑ→検波回路２６ｉ，２６ｑ→ＡＤ変換器２７ｉ，２７ｑ→制御ロジック回路２８→ＤＡ変換器２９ｉ，２９ｑ→コントロール回路３０ｉ，３０ｑ→アナログ可変利得増幅器１９ｉ，１９ｑの系は、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号のレベルに応じて当該可変利得増幅器１９ｉ，１９ｑの利得値を設定するフィードバックのアナログＡＧＣループを形成している。
【００２８】
ディジタル部２５内には、ＡＧＣ部２２の一部を構成する制御ロジック回路２８の他に、受信信号を復調する復調部３１と、ＡＤ変換器２４ｉ，２４ｑと復調部３１との間に縦続接続されたディジタルＬＰＦ３２ｉ，３２ｑおよびディジタル可変利得増幅器３３ｉ，３３ｑと、検波回路３４ｉ，３４ｑとが設けられている。ディジタルＬＰＦ３２ｉ，３２ｑは、アナログＬＰＦ１８ｉ，１８ｑとのそれぞれの組み合わせで、チャネルセレクトのために必要な遮断特性を得るとともに、隣接チャネル信号を所望のレベルまで落とす作用をなす。
【００２９】
検波回路３４ｉ，３４ｑは、ディジタル可変利得増幅器３３ｉ，３３ｑの各出力信号をレベル検波し、その検波結果を制御ロジック回路２８に与える。制御ロジック回路２８は、検波回路３４ｉ，３４ｑの検波結果に応じてディジタル可変利得増幅器３３ｉ，３３ｑの利得値を調整する。このディジタル可変利得増幅器３３ｉ，３３ｑ→検波回路３４ｉ，３４ｑ→制御ロジック回路２８→ディジタル可変利得増幅器３３ｉ，３３ｑの系は、ディジタル可変利得増幅器３３ｉ，３３ｑの出力信号のレベルに応じて当該可変利得増幅器３３ｉ，３３ｑの利得値を設定するフィードバックのディジタルＡＧＣループを形成している。
【００３０】
復調部３１内には、信号検波回路３５および同期回路３６が設けられている。信号検波回路３５は、ディジタル可変利得増幅器３３ｉ，３３ｑの出力信号から受信信号の検出を行い、受信信号を検出したときに検出信号を出力する。この検出信号は、先述したＡＧＣの開始を指示するＡＧＣ開始信号ＡＧＣ＿ＳＴとして制御ロジック回路２８に与えられるとともに、同期回路３６にも同期信号の獲得を指示する信号として与えられる。同期回路３６はこの信号を受けて、受信信号を基にタイミング同期の獲得を開始し、獲得したら同期獲得信号Ｓｙｎｃ＿Ａｃｔを先述した制御回路２３ｉ，２３ｑに与える。
【００３１】
上記構成の第１実施形態に係る受信回路においては、アナログＡＧＣループによるフィードバック制御により、検波回路２６ｉ，２６ｑでの各検波レベルに応じてアナログ可変利得増幅器１９ｉ，１９ｑの各利得値が設定され、またディジタルＡＧＣループによるフィードバック制御により、検波回路３２ｉ，３２ｑの各検波レベルに応じてディジタル可変利得増幅器３３ｉ，３３ｑの各利得値が設定される。
【００３２】
このように、アナログＡＧＣループとディジタルＡＧＣループとを併用した構成を採ることにより、信号の帯域幅が増加することに伴ってアナログＬＰＦ１８ｉ，１８ｑのカットオフ周波数が高くなったとしても、アナログＬＰＦ１８ｉ，１８ｑとディジタルＬＰＦ３２ｉ，３２ｑとのそれぞれの組み合わせでチャネルセレクトのために必要な遮断特性を得ることができるため、広帯域に遮断特性がシャープでかつ線形歪（振幅歪と位相歪）が小さい特性を、低消費電力で実現でき、また低雑音、高リニアリティ特性を同時に得ることが可能になる。
【００３３】
また、本実施形態に係る受信回路においては、制御回路２３ｉ，２３ｑによる制御の下に、アナログ可変利得増幅器１９ｉ，１９ｑと、高利得値のアナログ固定利得増幅器２０ｉ，２０ｑとを適宜切り替えて用いる構成を採ることで、同期獲得に要する時間を短縮することができる。その作用について、以下により具体的に説明する。
【００３４】
ＡＧＣ初期状態では、制御回路２３ｉ，２３ｑは、選択回路２１ｉ，２１ｑの各スイッチを、アナログ固定利得増幅器２０ｉ，２０ｑの出力信号を選択する状態に設定する。このとき、スイッチＳＷ１ｉ，ＳＷ１ｑの可動接点が抵抗Ｒｉ，Ｒｑ側に切り替わった状態となり、これによりアナログ可変利得増幅器１９ｉ，１９ｑの各出力端が抵抗Ｒｉ，Ｒｑを介して接地される。また、スイッチＳＷ２ｉ，ＳＷ２ｑがオン（閉）状態となるため、アナログ固定利得増幅器２０ｉ，２０ｑの出力信号がＡＤ変換器２４ｉ，２４ｑを介してディジタル部２５に供給される。
【００３５】
この初期状態から、アンテナ１１Ａ／１１Ｂで受信された高周波信号が、低雑音増幅器１４を経てミキサ回路１５ｉ，１５ｑで適切なレベルのベースバンド信号（Ｉ，Ｑ信号）に周波数変換された後、アナログＬＰＦ１８ｉ，１８ｑで希望チャネル（希望帯域）以外の信号成分が除去され、その後アナログ固定利得増幅器２０ｉ，２０ｑ、選択回路２１ｉ，２１ｑおよびＡＤ変換器２４ｉ，２４ｑを経由してディジタル部２５に入力する。そして、希望帯域の受信信号の検出が信号検波回路３５で行われる。
【００３６】
ここで、受信信号は、例えばＩＥＥＥ８０２．１１ａのようなパケットモードの通信では、図５に示すようなデータ構成となっている。パケットのはじめの８μsec期間はショートプリアンブルと呼ばれ、当該ショートプリアンブル内のデータは、ＡＧＣのセットアップやタイミング同期の獲得などに用いられる。ＩＥＥＥ８０２．１１ａの場合には、ショートプリアンブル内のデータとして既知のデータが使われており、またショートプリアンブルのデータの変調方式としてＢＰＳＫ(Binary Phase Shift Keying)が使われている。
【００３７】
信号検波回路３５は、希望帯域の信号の受信を検出すると、その検出信号を制御ロジック回路２８にＡＧＣの開始を指示するＡＧＣ開始信号ＡＧＣ＿ＳＴとして与えるとともに、同期回路３６に同期獲得を指示する信号として与える。これにより、同期回路３６では、アナログ固定利得増幅器２０ｉ，２０ｑを経た信号を基に同期獲得がスタートする。ここで、同期獲得に使用されるショートプリアンブルのデータの変調方式がＢＰＳＫであることから、同期獲得の際に固定利得増幅器２０ｉ，２０ｑを経由した信号を用いても、同期獲得特性が劣化することはない。
【００３８】
同期獲得の開始と同時に、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号のレベルに応じて当該可変利得増幅器１９ｉ，１９ｑの各利得値を調整するＡＧＣがスタートする。具体的には、制御ロジック回路２８は、信号検波回路３５から与えられるＡＧＣ開始信号ＡＧＣ＿ＳＴを受けて、信号検波回路３５でアナログ可変利得増幅器１９ｉ，１９ｑの出力信号レベルを検波して得られる検波レベルから利得設定値を算出し、ＤＡ変換器２９ｉ，２９ｑおよびコントロール回路３０ｉ，３０ｑを介してアナログ可変利得増幅器１９ｉ，１９ｑの利得値を調整する。
【００３９】
同期回路３６は同期獲得が完了すると、選択回路２１ｉ，２１ｑを切り替え制御する制御回路２３ｉ，２３ｑに対して同期獲得信号Ｓｙｎｃ＿Ａｃｔを送出する。制御回路２３ｉ，２３ｑはこの同期獲得信号Ｓｙｎｃ＿Ａｃｔを受けて、選択回路２１ｉ，２１ｑの各スイッチの選択状態を、アナログ固定利得増幅器２０ｉ，２０ｑ側からアナログ可変利得増幅器１９ｉ，１９ｑ側に切り替える。これにより、スイッチＳＷ１ｉ，ＳＷ１ｑの可動接点がＡＤ変換器２４ｉ，２４ｑが切り替わり、またスイッチＳＷ２ｉ，ＳＷ２ｑがオフ（開）状態となるため、アナログ固定利得増幅器２０ｉ，２０ｑの出力信号に代えて、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号がＡＤ変換器２４ｉ，２４ｑを介してディジタル部２５に供給される。
【００４０】
上述したように、第１実施形態に係る受信回路では、アナログ可変利得増幅器１９ｉ，１９ｑの他に、当該可変利得増幅器１９ｉ，１９ｑの最大利得値とほぼ同程度の大きな利得値（固定値）を持つアナログ固定利得増幅器２０ｉ，２０ｑを設け、ＡＧＣ初期状態ではアナログ固定利得増幅器２０ｉ，２０ｑを経た信号を基に同期獲得を行うとともに、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号レベルに応じたＡＧＣのセットアップを同期獲得と並行して行い、同期獲得後はアナログ可変利得増幅器１９ｉ，１９ｑを経た信号を選択することで、ＡＧＣのセットアップ前であっても位相情報の安定した信号を基に同期獲得を迅速に行うことができるため、ＡＧＣのセットアップに時間がかかったとしても、その影響を受けることなく同期獲得に要する時間を短縮できる。
【００４１】
［第２実施形態］
図３は、本発明の第２実施形態に係る受信回路を用いた無線通信装置、例えばダイレクトコンバージョン受信機の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００４２】
先述した第１実施形態に係る受信回路では、アナログＡＧＣループにおいて、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号を検波回路２６ｉ，２６ｑに入力し、その出力信号のレベル検波を行う構成となっていた。これに対して、本実施形態に係る受信回路では、アナログ可変利得増幅器１９ｉ，１９ｑの出力信号と、対数増幅器３７ｉ，３７ｑを経たアナログ可変利得増幅器１９ｉ，１９ｑの入力信号とをスイッチＳＷ３ｉ，ＳＷ３ｑで選択して検波回路２６ｉ，２６ｑに入力し、その選択した信号のレベル検波を行う構成を採っている。対数増幅器３７ｉ，３７ｑは、入力信号の対数に比例した出力信号を与える。
【００４３】
スイッチＳＷ３ｉ，ＳＷ３ｑの切り替え制御は、例えば制御ロジック回路２８によって行われる。具体的には、制御ロジック回路２８は、ＡＧＣ初期状態では対数増幅器３７ｉ，３７ｑを経たアナログ可変利得増幅器１９ｉ，１９ｑの入力信号を選択し、当該入力信号の信号レベルに応じてアナログ可変利得増幅器１９ｉ，１９ｑの初期利得値を設定し、その初期利得値の設定後は当該可変利得増幅器１９ｉ，１９ｑの出力信号を選択するように、スイッチＳＷ３ｉ，ＳＷ３ｑの切り替え制御を行う。
【００４４】
アナログＡＧＣループにおいては、受信信号の信号レベルが大きい場合には、アナログ可変利得増幅器１９ｉ，１９ｑが飽和してしまい、正しいレベルを検波できなくなるため、ＡＧＣ初期状態で正しい利得値を設定するのが難しく、したがってＡＧＣのセットアップに時間がかかる場合がある。この点に鑑み、本実施形態に係る受信回路においては、ＡＧＣ初期状態では対数増幅器３７ｉ，３７ｑを経たアナログ可変利得増幅器１９ｉ，１９ｑの入力信号を選択し、当該入力信号の信号レベルに応じてアナログ可変利得増幅器１９ｉ，１９ｑの利得値を設定するようにしている。
【００４５】
このように、初期状態ではアナログ可変利得増幅器１９ｉ，１９ｑの入力信号を、対数増幅器３７ｉ，３７ｑを通して検波回路２６ｉ，２６ｑに入力し、その信号レベルに応じてアナログ可変利得増幅器１９ｉ，１９ｑの利得値を設定することで、対数増幅器３７ｉ，３７ｑが入力信号の対数に比例した出力信号を検波回路２６ｉ，２６ｑに与えるため、受信信号の信号レベルが大きい場合であっても、当該対数増幅器３７ｉ，３７ｑを通すことによって検波回路２６ｉ，２６ｑでは信号レベルを正しく検波できる。これにより、信号レベルに応じた正しい利得値を迅速に設定できるため、ＡＧＣのセットアップに要する時間を短縮することができる。
【００４６】
なお、上記各実施形態では、選択回路２１ｉ，２１ｑにスイッチＳＷ２ｉ，ＳＷ２ｑを設け、このスイッチＳＷ２ｉ，ＳＷ２ｑをオン／オフ制御することによってアナログ固定利得増幅器２０ｉ，２０ｑを経た信号の選択／非選択を切り替える構成としたが、スイッチＳＷ２ｉ，ＳＷ２ｑを省略し、アナログ固定利得増幅器２０ｉ，２０ｑの電源をオン／オフ制御することによって当該固定利得増幅器２０ｉ，２０ｑを経た信号の選択／非選択を切り替える構成を採ることも可能である。
【００４７】
また、上記各実施形態においては、ダイレクトコンバージョン方式の受信回路に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、受信した高周波信号を低ＩＦ（中間周波数）に周波数変換して処理する低ＩＦ方式の受信回路にも同様に適用可能である。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、アナログＡＧＣループとディジタルＡＧＣループとを併用した構成を採る受信回路において、アナログ可変利得増幅手段の他に、アナログ固定利得増幅手段を設け、ＡＧＣ初期状態ではアナログ固定利得増幅手段を経た信号を基にタイミング同期の獲得を行うとともに、アナログ可変利得増幅手段の出力信号レベルに応じたＡＧＣのセットアップを同期獲得と並行して行うことにより、ＡＧＣのセットアップ前であっても位相情報の安定した信号を基に同期獲得を行うことができるため、同期獲得に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る受信回路を用いたダイレクトコンバージョン受信機の構成例を示すブロック図である。
【図２】本発明の第２実施形態に係る受信回路を用いたダイレクトコンバージョン受信機の構成例を示すブロック図である。
【図３】第１従来例に係るダイレクトコンバージョン受信機の構成を示すブロック図である。
【図４】第２従来例に係るダイレクトコンバージョン受信機の構成を示すブロック図である。
【図５】ＩＥＥＥ８０２．１１ａのトレーニングシンボルの構成を示す図である。
【符号の説明】
１８ｉ，１８ｑ…アナログＬＰＦ（ローパスフィルタ）、１９ｉ，１９ｑ…アナログ可変利得増幅器、２０ｉ，２０ｑ…アナログ固定利得増幅器、２１ｉ，２１ｑ…選択回路、２２…ＡＧＣ部、２３ｉ，２３ｑ…制御回路、２５…ディジタル部、２６ｉ，２６ｑ，３４ｉ，３４ｑ…検波回路、２８…制御ロジック回路、３０ｉ，３０ｑ…コントロール回路、３１…復調部、３２ｉ，３２ｑ…ディジタルＬＰＦ、３３ｉ，３３ｑ…ディジタル可変利得増幅器、３５…信号検波回路、３６…同期回路、３７ｉ，３７ｑ…対数増幅器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a receiving circuit of a wireless communication system such as a wireless LAN and a cellular phone and a wireless communication apparatus using the same, and is particularly suitable for use in a system that requires a high-speed AGC (Automatic Gain Control) circuit such as IEEE802.11a. The present invention relates to a direct conversion type receiving circuit and a wireless communication apparatus using the receiving circuit.
[0002]
[Prior art]
Reception systems in wireless communication systems are roughly divided into a superheterodyne system that converts the received high-frequency signal to an intermediate frequency and processes it, and a direct conversion system that converts the received high-frequency signal directly into a baseband signal for processing. Is done. Among these reception systems, direct conversion receivers (hereinafter referred to as direct conversion receivers) are external parts that do not require an IF (intermediate frequency) stage compared to superheterodyne receivers. Therefore, it is suitable for multi-band, multi-mode receivers and the like because the circuit configuration is relatively simple. For these reasons, a direct conversion receiver has recently been used in many wireless communication systems.
[0003]
FIG. 3 shows the configuration of a direct conversion receiver according to the conventional example (first conventional example). In the figure, one of the high-frequency signals received by the antennas 101A and 101B is selected by the selector switch 102, and one of the high-frequency signals is input to the mixer circuits 105i and 105q via the band-pass filter 103 and the low-noise amplifier 104. As given. The mixer circuit 105i, 105q is supplied with a local signal output from the local oscillator 106 as the other input either directly (phase difference 0 °) or via the 90 ° phase shifter 107 (phase difference 90 °). .
[0004]
The mixer circuit 105i obtains a baseband in-phase component I (hereinafter referred to as an I signal) by mixing a local signal having a phase difference of 0 ° with an input high-frequency signal. The mixer circuit 105q obtains a baseband quadrature component Q (hereinafter referred to as a Q signal) by mixing a local signal having a phase difference of 90 ° with an input high-frequency signal. The I and Q signals are supplied to analog low-pass filters (hereinafter referred to as analog LPF) 108i and 108q. The analog LPFs 108i and 108q have a role of extracting only a signal in a desired band from the received signals.
[0005]
The signals in the desired band extracted by the analog LPFs 108i and 108q are directly supplied to the AGC unit 110 after the signal amplitudes are adjusted by the analog variable gain amplifiers 109i and 109q, and further, AD (analog-digital) converters 111i and 111q. It is converted into a digital signal and supplied to a digital unit 112 including a demodulator (not shown).
[0006]
In the AGC unit 110, automatic gain control (AGC) is performed on the analog variable gain amplifiers 109i and 109q in order to keep the input signals of the AD converters 111i and 111q at an optimum and stable level. The AGC unit 110 includes detection / LPF circuits 113i and 113q, ADCs 114i and 114q, a control logic circuit 115 in the digital unit 112, DA (digital-analog) converters 116i and 116q, and control circuits 117i and 117q. Yes.
[0007]
By the way, in recent years, with an increase in signal transmission speed and tightness of frequency resources, the signal bandwidth tends to increase and the channel spacing tends to narrow. As described above, as the signal bandwidth increases, the analog LPFs 108i and 108q are required to have a high cutoff frequency. Further, since the channel interval is narrowed, the analog LPFs 108i and 108q are required to have characteristics that are sharp (steep) and have small linear distortion (amplitude distortion and phase distortion). However, the analog LPFs 108i, 108q having a sharp cutoff characteristic and a small linear distortion in a wide band can be realized with low power consumption. difficult . It is also difficult to obtain low noise and high linearity characteristics at the same time.
[0008]
There is a conventional example (second conventional example) shown in FIG. 4 as an improvement measure for the problem of increasing the bandwidth of the analog LPFs 108i and 108q. 4, parts that are the same as those in FIG. 3 are given the same reference numerals.
[0009]
In the direct conversion receiver according to the second conventional example, digital low-pass filters (hereinafter referred to as digital LPFs) 201i and 201q, digital variable gain amplifiers, in the digital unit 112, following the AD converters 111i and 111q. The configuration is provided with 202i and 202q. The combination of the analog LPFs 108i and 108q and the digital LPFs 202i and 202q obtains a cutoff characteristic necessary for channel selection.
[0010]
When there is a signal causing interference in the channel adjacent to the desired channel (hereinafter referred to as an adjacent channel signal), the cutoff characteristics of the analog LPFs 108i and 108q are insufficient, so that the input signals of the AD converters 111i and 111q The adjacent channel signal remains. Therefore, the adjacent channel signal is dropped to a desired level by the digital LPFs 202i and 202q. In addition to automatic gain control of the variable gain amplifiers 109i and 109q by the AGC unit 110, the output levels of the digital variable gain amplifiers 202i and 202q are detected by the detection circuits 230i and 203q so that the input level of the demodulation unit becomes optimum and stable. Based on the detected level, the gains of the digital variable gain amplifiers 202 i and 202 q are adjusted by the set value generated by the control logic unit 115.
[0011]
[Problems to be solved by the invention]
As described above, in the direct conversion receiver according to the second conventional example, the digital LPFs 201i and 201q and the digital variable gain are provided in the subsequent stage of the AD converters 111i and 111q in order to solve the problem of the wide band of the analog LPFs 108i and 108q. Amplifiers 202i and 202q are provided so that digital AGC is applied again. However, digital filters generally have a large delay time. For example, when configured with an FIR (Finite Impulse Response) filter, a delay time of about several μsec to several tens of μsec occurs. When a signal is present, the AGC setup time for obtaining an optimum gain value becomes long due to the group delay characteristic.
[0012]
As described above, an increase in the AGC setup time results in degradation of reception quality in packet mode communication such as IEEE802.11a which is a wireless LAN specification. FIG. 5 shows the configuration of the training symbol of IEEE 802.11a. The first 8 μsec period of the packet is called a short preamble, and it is necessary to perform signal detection, AGC setup, diversity selection, carrier wave synchronization, and timing synchronization within this short preamble period.
[0013]
If the AGC setup is not performed accurately within the short preamble period of 8 μsec, the signal level cannot be set correctly, which may cause a packet error. Further, in the case of IEEE802.11a, it is necessary to acquire timing synchronization (hereinafter sometimes simply referred to as synchronization acquisition) while setting up AGC within the short preamble period. However, when performing AGC, there is a possibility that the phase information of the signal may change, which may deteriorate the accuracy of synchronization acquisition. Therefore, the synchronization cannot be accurately acquired until after the AGC setup is completed.
[0014]
As is clear from the above description, in a receiving circuit that employs a configuration in which analog AGC and digital AGC are used in combination, synchronization cannot be accurately acquired unless AGC setup is completed. Therefore, the delay of the digital LPFs 201i and 201q is delayed. If the setup time of AGC becomes longer due to the characteristics, there is a problem that it takes much time to acquire synchronization.
[0015]
The present invention has been made in view of the above problems, and an object of the present invention is to provide timing even when the setup time of the AGC is increased in the case of adopting a configuration in which analog AGC and digital AGC are used together. It is an object of the present invention to provide a receiving circuit capable of shortening the time required to acquire synchronization and a radio communication apparatus using the receiving circuit.
[0016]
[Means for Solving the Problems]
A receiving circuit according to the present invention includes an analog filter means for extracting a signal of a desired channel from a signal obtained by frequency-converting a received signal, an analog variable gain amplifying means for adjusting the amplitude of the signal extracted by the filter means, Analog gain control means for adjusting the gain value of the variable gain amplification means according to the level of the output signal of the variable gain amplification means, analog fixed gain amplification means for amplifying the amplitude of the signal extracted by the analog filter means, and analog Selection means for selecting and outputting the output signal of the fixed gain amplification means or the output signal of the analog variable gain amplification means, AD conversion means for converting the output signal of the selection means into a digital signal, and output signal of the AD conversion means Digital filter means for taking out the signal of the desired channel from the signal, and the filter means The digital variable gain amplifying means for adjusting the amplitude of the signal, the digital gain control means for adjusting the gain value of the variable gain amplifying means in accordance with the level of the output signal of the variable gain amplifying means, and the digital variable gain amplifying means The synchronization means for outputting the synchronization acquisition signal when synchronization is acquired based on the received signal, and the output signal of the analog fixed gain amplification means are selected until the synchronization acquisition signal is output from the synchronization means, and the synchronization acquisition signal And a control means for controlling the selection means so as to select the output signal of the analog variable gain amplification means after the output. The control means sets up the analog variable gain amplifying means in accordance with the output level of the analog variable gain amplifying means in parallel with the synchronization acquisition by the synchronizing means. It has a configuration. This receiving circuit is used as a signal processing unit, for example, a baseband unit, for processing a signal obtained by frequency-converting a received high-frequency signal in a wireless communication device such as a direct conversion receiver.
[0017]
In the receiving circuit having the above configuration or a radio communication apparatus using the same, the digital filter means is combined with the analog filter means to obtain a cutoff characteristic necessary for selecting a desired channel, and a signal of a channel adjacent to the desired channel. Is lowered to a desired level. Here, when AGC is performed, the gain value of the analog variable gain amplifying means is not yet stable, and therefore there is a possibility that the phase information of the signal that has passed through the variable gain amplifying means changes. On the other hand, the phase information of the signal that has passed through the analog fixed gain amplifying means does not change because the gain value of the fixed gain amplifying means is fixed. Therefore, in the initial state of AGC, a signal that has passed through the analog fixed gain amplifying means is selected, and timing synchronization is acquired by the synchronizing means based on the signal. As a result, timing synchronization is quickly acquired, and the time required for synchronization acquisition can be shortened. In parallel with the acquisition of synchronization, AGC based on the level of the signal that has passed through the analog variable gain amplification means is performed. When the synchronization acquisition signal is output from the synchronization unit, the selection of the signal is switched from the analog fixed gain amplification unit side to the analog variable gain amplification unit side.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0019]
[First Embodiment]
FIG. 1 is a block diagram showing a configuration example of a wireless communication apparatus using a receiving circuit according to the first embodiment of the present invention, for example, a direct conversion receiver. The direct conversion receiver according to the present embodiment receives diversity signals with different propagation paths using a plurality of (two in this example) antennas in order to realize high reception sensitivity by preventing quality degradation due to fading. The reception method is adopted. However, the present invention is not limited to application to a receiver of diversity reception system.
[0020]
In FIG. 1, one of the high-frequency signals received by the two antennas 11 </ b> A and 11 </ b> B is selected by the changeover switch 12. The selected high-frequency signal is supplied as an input to each of the mixer circuits 15 i and 15 q via the band-pass filter 13 and the low-noise amplifier 14. On the other hand, the local signal output from the local oscillator 16 is phase-shifted by the 90 ° phase shifter 17 into a local signal having a phase difference of 0 ° and a local signal having a phase difference of 90 °, and then a mixer circuit 15i that is a frequency converter. , 15q as the other input.
[0021]
The mixer circuit 15i obtains a baseband I (in-phase) signal by mixing a local signal having a phase difference of 0 ° with the input high-frequency signal. The mixer circuit 15q obtains a baseband Q (orthogonal) signal by mixing a local signal having a phase difference of 90 ° with an input high-frequency signal. From the I and Q signals, only the signal components in the desired band are extracted by the analog LPFs 18i and 18q, and supplied to the analog variable gain amplifiers 19i and 19q and the analog fixed gain amplifiers 20i and 20q, respectively.
[0022]
The analog variable gain amplifiers 19i and 19q adjust the amplitudes of the I and Q signals by changing the gain value by analog AGC feedback control described later. The I and Q signals passed through the analog variable gain amplifiers 19i and 19q are supplied to the selection circuits 21i and 21q and the AGC circuit 22. The analog fixed gain amplifiers 20i and 20q have their gain values fixed to a large value that is almost the same as the maximum gain value of the analog variable gain amplifiers 19i and 19q, and the amplitudes of the I and Q signals are adjusted with the fixed gain values. Amplify. The I and Q signals that have passed through the analog fixed gain amplifiers 20i and 20q are supplied to the selection circuits 21i and 21q.
[0023]
Each of the selection circuits 21i and 21q is composed of switches SW1i and SW1q and switches SW2i and SW2q that are linked to each other. In the switches SW1i and SW1q, the movable contacts are connected to the output terminals of the analog variable gain amplifiers 19i and 19q, respectively, and one fixed contact is connected to a reference potential point, for example, ground, via the resistors Ri and Rq. Yes. The switches SW2i and SW2q have their fixed contacts connected to the output terminals of the analog fixed gain amplifiers 20i and 20q, respectively. The other fixed contact of each of the switches SW1i and SW1q and each movable contact of each of the switches SW2i and SW2q are connected in common and serve as a selection output terminal of each of the selection circuits 21i and 21q.
[0024]
The switches SW1i and SW1q and the switches SW2i and SW2q of the selection circuits 21i and 21q are controlled to be switched by the control circuits 23i and 23q. The signals selected by the selection circuits 21i and 21q under this switching control, that is, the I and Q signals that have passed through the analog variable gain amplifiers 19i and 19q, or the I and Q signals that have passed through the analog fixed gain amplifiers 20i and 20q, are AD converted. The digital signals are converted into digital signals by the devices 24 i and 24 q and supplied to the digital unit 25.
[0025]
In the AGC unit 22, automatic gain control (AGC) is performed on the analog variable gain amplifiers 19i and 19q in order to keep the input signals of the AD converters 24i and 24q at an optimum and stable level. The AGC unit 22 includes detection circuits 26i and 26q, AD converters 27i and 27q, a control logic circuit 28 in the digital unit 25, DA converters 29i and 29q, and control circuits 30i and 30q.
[0026]
The detection circuits 26i and 26q detect the levels of the output signals from the analog variable gain amplifiers 19i and 19q. The AD converters 27 i and 27 q convert the detection levels obtained by the detection circuits 26 i and 26 q into digital signals and supply them to the control logic circuit 28. The control logic circuit 28 sets the gain data corresponding to the detection level given from the AD converters 27i and 27q, that is, the output signal level of the analog variable gain amplifiers 19i and 19q. The DA converters 29i and 29q convert the gain data set by the control logic circuit 28 into an analog signal. The control circuits 30i and 30q adjust the gain values of the analog variable gain amplifiers 19i and 19q in accordance with the gain data supplied from the DA converters 29i and 29q.
[0027]
Analog variable gain amplifiers 19i, 19q → detection circuits 26i, 26q → AD converters 27i, 27q → control logic circuit 28 → DA converters 29i, 29q → control circuits 30i, 30q → analog variable gain amplifiers 19i, 19q Forms a feedback analog AGC loop for setting the gain values of the variable gain amplifiers 19i and 19q in accordance with the levels of the output signals of the analog variable gain amplifiers 19i and 19q.
[0028]
In the digital unit 25, in addition to the control logic circuit 28 that constitutes a part of the AGC unit 22, a demodulating unit 31 that demodulates a received signal, and cascade connection between the AD converters 24 i and 24 q and the demodulating unit 31. Digital LPFs 32i and 32q and digital variable gain amplifiers 33i and 33q and detection circuits 34i and 34q are provided. The digital LPFs 32i and 32q are combined with the analog LPFs 18i and 18q, respectively, to obtain a cutoff characteristic necessary for channel selection and to reduce the adjacent channel signal to a desired level.
[0029]
The detection circuits 34 i and 34 q perform level detection on the output signals of the digital variable gain amplifiers 33 i and 33 q and give the detection result to the control logic circuit 28. The control logic circuit 28 adjusts the gain values of the digital variable gain amplifiers 33i and 33q in accordance with the detection results of the detection circuits 34i and 34q. This system of digital variable gain amplifiers 33i, 33q → detection circuits 34i, 34q → control logic circuit 28 → digital variable gain amplifiers 33i, 33q corresponds to the level of the output signal of the digital variable gain amplifiers 33i, 33q. A feedback digital AGC loop for setting gain values 33i and 33q is formed.
[0030]
A signal detection circuit 35 and a synchronization circuit 36 are provided in the demodulator 31. The signal detection circuit 35 detects a reception signal from the output signals of the digital variable gain amplifiers 33i and 33q, and outputs a detection signal when the reception signal is detected. This detection signal is supplied to the control logic circuit 28 as the AGC start signal AGC_ST for instructing the start of the AGC described above, and also to the synchronization circuit 36 as a signal for instructing the acquisition of the synchronization signal. The synchronization circuit 36 receives this signal, starts acquiring timing synchronization based on the received signal, and provides the synchronization acquisition signal Sync_Act to the control circuits 23i and 23q described above.
[0031]
In the receiving circuit according to the first embodiment having the above-described configuration, the gain values of the analog variable gain amplifiers 19i and 19q are set according to the detection levels of the detection circuits 26i and 26q by feedback control using the analog AGC loop. Further, by feedback control by the digital AGC loop, the gain values of the digital variable gain amplifiers 33i and 33q are set according to the detection levels of the detection circuits 32i and 32q.
[0032]
As described above, even if the cut-off frequency of the analog LPFs 18i and 18q increases as the signal bandwidth increases by adopting the configuration in which the analog AGC loop and the digital AGC loop are used in combination, the analog LPF 18i, The combination of the 18q and the digital LPFs 32i and 32q can obtain the cutoff characteristics necessary for channel selection, so that the cutoff characteristics are sharp in the wide band and the linear distortion (amplitude distortion and phase distortion) is small. It can be realized with low power consumption, and low noise and high linearity characteristics can be obtained simultaneously.
[0033]
In the receiving circuit according to the present embodiment, the analog variable gain amplifiers 19i and 19q and the high-gain analog fixed gain amplifiers 20i and 20q are appropriately switched and used under the control of the control circuits 23i and 23q. By adopting, it is possible to shorten the time required for synchronization acquisition. The operation will be described more specifically below.
[0034]
In the AGC initial state, the control circuits 23i and 23q set the switches of the selection circuits 21i and 21q to a state of selecting the output signals of the analog fixed gain amplifiers 20i and 20q. At this time, the movable contacts of the switches SW1i and SW1q are switched to the resistors Ri and Rq, whereby the output terminals of the analog variable gain amplifiers 19i and 19q are grounded via the resistors Ri and Rq. Further, since the switches SW2i and SW2q are turned on (closed), the output signals of the analog fixed gain amplifiers 20i and 20q are supplied to the digital unit 25 via the AD converters 24i and 24q.
[0035]
From this initial state, the high-frequency signal received by the antennas 11A / 11B is frequency-converted into baseband signals (I, Q signals) of appropriate levels by the mixer circuits 15i, 15q via the low noise amplifier 14, and then analog The signal components other than the desired channel (desired band) are removed by the LPFs 18i and 18q, and then input to the digital unit 25 via the analog fixed gain amplifiers 20i and 20q, the selection circuits 21i and 21q, and the AD converters 24i and 24q. The signal detection circuit 35 detects the received signal in the desired band.
[0036]
Here, the received signal has a data configuration as shown in FIG. 5, for example, in packet mode communication such as IEEE802.11a. The first 8 μsec period of the packet is called a short preamble, and data in the short preamble is used for AGC setup, timing synchronization acquisition, and the like. In the case of IEEE802.11a, known data is used as data in the short preamble, and BPSK (Binary Phase Shift Keying) is used as a modulation method of the data in the short preamble.
[0037]
When the signal detection circuit 35 detects reception of a signal in the desired band, the signal detection circuit 35 gives the detection signal to the control logic circuit 28 as an AGC start signal AGC_ST for instructing the start of AGC, and as a signal for instructing the synchronization circuit 36 to acquire synchronization. give. As a result, in the synchronization circuit 36, synchronization acquisition starts based on the signals passed through the analog fixed gain amplifiers 20i and 20q. Here, since the modulation method of the short preamble data used for synchronization acquisition is BPSK, the synchronization acquisition characteristics are deteriorated even if signals that have passed through the fixed gain amplifiers 20i and 20q are used at the time of synchronization acquisition. There is no.
[0038]
Simultaneously with the start of synchronization acquisition, AGC for adjusting the gain values of the variable gain amplifiers 19i and 19q in accordance with the levels of the output signals of the analog variable gain amplifiers 19i and 19q is started. Specifically, the control logic circuit 28 receives the AGC start signal AGC_ST given from the signal detection circuit 35 and detects the output signal level of the analog variable gain amplifiers 19i and 19q by the signal detection circuit 35. The gain setting value is calculated from the above, and the gain values of the analog variable gain amplifiers 19i and 19q are adjusted via the DA converters 29i and 29q and the control circuits 30i and 30q.
[0039]
When synchronization acquisition is completed, the synchronization circuit 36 sends a synchronization acquisition signal Sync_Act to the control circuits 23i and 23q that switch and control the selection circuits 21i and 21q. The control circuits 23i and 23q receive the synchronization acquisition signal Sync_Act and switch the selection state of each switch of the selection circuits 21i and 21q from the analog fixed gain amplifiers 20i and 20q to the analog variable gain amplifiers 19i and 19q. As a result, the AD converters 24i and 24q are switched at the movable contacts of the switches SW1i and SW1q, and the switches SW2i and SW2q are turned off (opened), so that instead of the output signals of the analog fixed gain amplifiers 20i and 20q, analog The output signals of the variable gain amplifiers 19i and 19q are supplied to the digital unit 25 via the AD converters 24i and 24q.
[0040]
As described above, in the receiving circuit according to the first embodiment, in addition to the analog variable gain amplifiers 19i and 19q, a large gain value (fixed value) substantially equal to the maximum gain value of the variable gain amplifiers 19i and 19q is obtained. The analog fixed gain amplifiers 20i and 20q are provided, and in the initial state of AGC, synchronization is acquired based on the signals that have passed through the analog fixed gain amplifiers 20i and 20q, and the AGC signal corresponding to the output signal level of the analog variable gain amplifiers 19i and 19q is obtained. Setup is performed in parallel with acquisition of synchronization, and after acquisition of synchronization, by selecting a signal that has passed through the analog variable gain amplifiers 19i and 19q, acquisition of synchronization is performed based on a signal with stable phase information even before AGC setup. Because it can be done quickly, even if it takes time to set up AGC, it will not be affected It is possible to shorten the time required in the period earned.
[0041]
[Second Embodiment]
FIG. 3 is a block diagram showing a configuration example of a wireless communication apparatus using the receiving circuit according to the second embodiment of the present invention, for example, a direct conversion receiver. In FIG. 3, the same parts as those in FIG. It is attached.
[0042]
In the receiving circuit according to the first embodiment described above, in the analog AGC loop, the output signals of the analog variable gain amplifiers 19i and 19q are input to the detection circuits 26i and 26q, and the level detection of the output signals is performed. . On the other hand, in the receiving circuit according to this embodiment, the output signals of the analog variable gain amplifiers 19i and 19q and the input signals of the analog variable gain amplifiers 19i and 19q that have passed through the logarithmic amplifiers 37i and 37q are switched by switches SW3i and SW3q. A configuration is adopted in which the selected signal is input to the detection circuits 26i and 26q and the level detection of the selected signal is performed. Logarithmic amplifiers 37i and 37q provide an output signal proportional to the logarithm of the input signal.
[0043]
Switching control of the switches SW3i and SW3q is performed by, for example, the control logic circuit 28. Specifically, the control logic circuit 28 selects the input signal of the analog variable gain amplifiers 19i and 19q that have passed through the logarithmic amplifiers 37i and 37q in the AGC initial state, and the analog variable gain amplifier 19i according to the signal level of the input signal. , 19q is set, and after the initial gain value is set, switching control of the switches SW3i, SW3q is performed so that the output signals of the variable gain amplifiers 19i, 19q are selected.
[0044]
In the analog AGC loop, when the signal level of the received signal is large, the analog variable gain amplifiers 19i and 19q are saturated and the correct level cannot be detected. Therefore, the correct gain value is set in the AGC initial state. Difficult and therefore AGC setup may take time. In view of this point, in the receiving circuit according to the present embodiment, in the AGC initial state, the input signals of the analog variable gain amplifiers 19i and 19q that have passed through the logarithmic amplifiers 37i and 37q are selected, and the analog signals are analogized according to the signal level of the input signals. The gain values of the variable gain amplifiers 19i and 19q are set.
[0045]
As described above, in the initial state, the input signals of the analog variable gain amplifiers 19i and 19q are input to the detection circuits 26i and 26q through the logarithmic amplifiers 37i and 37q, and the gain values of the analog variable gain amplifiers 19i and 19q according to the signal levels. Since the logarithmic amplifiers 37i and 37q provide output signals proportional to the logarithm of the input signal to the detection circuits 26i and 26q, even if the signal level of the received signal is high, the logarithmic amplifiers 37i and 37q By passing the signal, the detection circuits 26i and 26q can correctly detect the signal level. As a result, a correct gain value corresponding to the signal level can be quickly set, so that the time required for AGC setup can be shortened.
[0046]
In each of the above embodiments, the selection circuits 21i and 21q are provided with the switches SW2i and SW2q, and the switches SW2i and SW2q are turned on / off to select / deselect signals via the analog fixed gain amplifiers 20i and 20q. Although the configuration is switched, the configuration in which the switches SW2i and SW2q are omitted and the analog fixed gain amplifiers 20i and 20q are turned on / off to switch the selection / non-selection of the signal through the fixed gain amplifiers 20i and 20q. It is also possible to take.
[0047]
Further, in each of the above embodiments, the case where the present invention is applied to a direct conversion type receiving circuit has been described as an example. However, the present invention is not limited to this application example, and a received high-frequency signal is reduced to a low IF (intermediate). Similarly, the present invention can be applied to a low-IF receiving circuit that performs frequency conversion to (frequency).
[0048]
【The invention's effect】
As described above, according to the present invention, in the receiving circuit adopting the configuration in which the analog AGC loop and the digital AGC loop are used together, in addition to the analog variable gain amplifying means, the analog fixed gain amplifying means is provided, and the AGC initial state The timing synchronization is acquired based on the signal that has passed through the analog fixed gain amplifying means, and the AGC is set up in accordance with the output signal level of the analog variable gain amplifying means in parallel with the acquisition of the synchronization. However, since synchronization can be acquired based on a signal with stable phase information, the time required to acquire synchronization can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration example of a direct conversion receiver using a receiving circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration example of a direct conversion receiver using a receiving circuit according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a direct conversion receiver according to a first conventional example.
FIG. 4 is a block diagram showing a configuration of a direct conversion receiver according to a second conventional example.
FIG. 5 is a diagram illustrating a configuration of a training symbol of IEEE 802.11a.
[Explanation of symbols]
18i, 18q ... analog LPF (low pass filter), 19i, 19q ... analog variable gain amplifier, 20i, 20q ... analog fixed gain amplifier, 21i, 21q ... selection circuit, 22 ... AGC unit, 23i, 23q ... control circuit, 25 ... Digital section, 26i, 26q, 34i, 34q ... detection circuit, 28 ... control logic circuit, 30i, 30q ... control circuit, 31 ... demodulation section, 32i, 32q ... digital LPF, 33i, 33q ... digital variable gain amplifier, 35 ... Signal detection circuit, 36 ... synchronization circuit, 37i, 37q ... logarithmic amplifier

Claims

Analog filter means for extracting a signal of a desired channel from a signal obtained by frequency-converting a received signal;
Analog variable gain amplifying means for adjusting the amplitude of the signal extracted by the analog filter means;
Analog gain control means for adjusting the gain value of the analog variable gain amplification means according to the level of the output signal of the analog variable gain amplification means;
Analog fixed gain amplifying means for amplifying the amplitude of the signal extracted by the analog filter means;
Selecting means for selecting and outputting the output signal of the analog fixed gain amplifying means or the output signal of the analog variable gain amplifying means;
AD conversion means for converting the output signal of the selection means into a digital signal;
Digital filter means for extracting a signal of a desired channel from an output signal of the AD conversion means;
Digital variable gain amplifying means for adjusting the amplitude of the signal extracted by the digital filter means;
Digital gain control means for adjusting the gain value of the digital variable gain amplification means in accordance with the level of the output signal of the digital variable gain amplification means;
Synchronization means for outputting a synchronization acquisition signal when synchronization is acquired based on a received signal that has passed through the digital variable gain amplification means;
The output signal of the analog fixed gain amplification unit is selected until the synchronization acquisition signal is output from the synchronization unit, and the output signal of the analog variable gain amplification unit is selected after the output of the synchronization acquisition signal. Control means for controlling the selection means ,
The receiving circuit according to claim 1, wherein the control means sets up the analog variable gain amplifying means in accordance with an output level of the analog variable gain amplifying means in parallel with acquisition of synchronization by the synchronizing means .

The selection means turns on the power supply of the analog fixed gain amplification means until the synchronization acquisition signal is output from the synchronization means, and turns off the power supply of the analog fixed gain amplification means after the output of the synchronization acquisition signal. The receiving circuit according to claim 1, wherein the receiving circuit is in a state.

The analog control means has a logarithmic amplifier that gives an output signal proportional to the logarithm of the input signal of the analog variable gain amplifying means, and sets a gain value according to the level of the output signal of the logarithmic amplifier in an initial state, 2. The receiving circuit according to claim 1, wherein after the setting, the gain value is adjusted in accordance with an output signal of the analog variable gain amplifying means.

Frequency conversion means for performing frequency conversion of the high-frequency signal received by the antenna;
A signal processing unit for processing the signal frequency-converted by the frequency conversion unit;
Demodulating means for demodulating the signal processed by the signal processing unit,
The signal processing unit
Analog filter means for extracting a signal of a desired channel from the signal frequency-converted by the frequency conversion means;
Analog variable gain amplifying means for adjusting the amplitude of the signal extracted by the analog filter means;
Analog gain control means for adjusting the gain value of the analog variable gain amplification means according to the level of the output signal of the analog variable gain amplification means;
Analog fixed gain amplifying means for amplifying the amplitude of the signal extracted by the analog filter means;
Selecting means for selecting and outputting the output signal of the analog fixed gain amplifying means or the output signal of the analog variable gain amplifying means;
AD conversion means for converting the output signal of the selection means into a digital signal;
Digital filter means for extracting a signal of a desired channel from an output signal of the AD conversion means;
Digital variable gain amplifying means for adjusting the amplitude of the signal extracted by the digital filter means;
Digital gain control means for adjusting the gain value of the digital variable gain amplification means in accordance with the level of the output signal of the digital variable gain amplification means;
Synchronization means for outputting a synchronization acquisition signal when synchronization is acquired based on a received signal that has passed through the digital variable gain amplification means;
The output signal of the analog fixed gain amplification unit is selected until the synchronization acquisition signal is output from the synchronization unit, and the output signal of the analog variable gain amplification unit is selected after the output of the synchronization acquisition signal. have a control means for controlling the selection means,
The wireless communication apparatus according to claim 1, wherein the control means sets up the analog variable gain amplifying means in accordance with an output level of the analog variable gain amplifying means in parallel with acquisition of synchronization by the synchronizing means .

The selection means turns on the power supply of the analog fixed gain amplification means until the synchronization acquisition signal is output from the synchronization means, and turns off the power supply of the analog fixed gain amplification means after the output of the synchronization acquisition signal. The wireless communication apparatus according to claim 4, wherein the wireless communication apparatus is in a state.

The analog control means has a logarithmic amplifier that gives an output signal proportional to the logarithm of the input signal of the analog variable gain amplifying means, and sets a gain value according to the level of the output signal of the logarithmic amplifier in an initial state, 5. The radio communication apparatus according to claim 4, wherein after the setting, the gain value is adjusted according to an output signal of the analog variable gain amplifying means.