JP4034489B2 - Defect relief determination method and apparatus for semiconductor memory device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の不良救済判定方法及びその装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の試験を行う場合、半導体試験装置（以下、テスタという）を用いた試験行程と、得られたデータに基づいて不良解析装置（Redundancy Analyzer、以下、ＲＡという）を用いて救済可能か否かの判断を行う解析工程とを、従来は図１に示されたように並行して行っていた。
【０００３】
先ず、テスタを用いてＤＣテストを行う。さらに、例えば読み書き等を調べるベーシックテスト（Ａ）を行い、不良情報（Ａ）を生成する。
【０００４】
この不良情報（Ａ）はＲＡに送信されて解析され、救済判定が行われる。この救済判定を行っている間、テスタによりマージンテスト（Ｂ）が行われる。マージンテストは、試験項目（Ｂ）、（Ｃ）、…、（Ｆ）毎に行われていく。救済可又は不可を示す解析結果（Ａ）が得られると、ＲＡからテスタへこの情報が送信される。マージンテスト（Ｂ）による不良情報（Ｂ）がテスタからＲＡに送信され、救済判定が行われる。
【０００５】
ＲＡが救済判定を行っている間、テスタがマージンテスト（Ｃ）を行う。ＲＡが救済判定（Ｂ）を終えて解析結果（Ｂ）を得ると、ＲＡからテスタへこの情報が送信される。マージンテスト（Ｃ）による不良情報（Ｃ）がＲＡに送信され、救済判定が行われる。
【０００６】
以上の手順で、テスタがマージンテスト（Ｆ）まで行い、並行してＲＡが救済判定（Ｆ）まで行って解析結果（Ｆ）を生成する。この解析結果（Ｆ）は、救済判定（Ａ）〜（Ｆ）までの全ての解析結果が累積された情報となっている。そこで、この解析結果（Ｆ）を用いて、ＲＡが不良個所を冗長回路に置き換えるアドレスを生成するためのヒューズ回路における各ヒューズの溶断の有無を示すヒューズデータを生成して、試験が終了する。
【０００７】
ここで、救済判定（Ａ）〜（Ｆ）のうち、いずれかにおいて救済不可となるとその段階で試験が終了する。
【０００８】
【発明が解決しようとする課題】
しかし、従来の不良救済判定方法には次のような問題があった。
【０００９】
上述したように、テスタによるベーシックテスト（Ａ）及び各試験項目毎のマージンテスト（Ｂ）〜（Ｆ）と、ＲＡによる各試験毎の救済可否の判断とを、並行して行っていた。ＲＡにより得られた解析結果（Ａ）〜（Ｆ）は、不良解析の為のデータとして、蓄積していた。
【００１０】
一般に、ＲＡにより行われる救済判定処理にかかる時間は、半導体記憶装置の容量や救済アルゴリズムの複雑さ、さらにはＲＡの処理能力に依存する。従って、近年の半導体記憶装置の大容量化や救済アルゴリズムの複雑化に伴い、救済判定処理時間が増大してきた。
【００１１】
この結果、テスタがマージンテストを行うために要する時間よりも、ＲＡがテスト項目毎に救済判定処理を行う時間の方が長くなってきた。このため、テスタがマージンテスト（Ｂ）〜（Ｆ）をそれぞれ終えた後、ＲＡが救済判定（Ａ）〜（Ｆ）を終えるまでの間、テスタが待機しなければならなかった。
【００１２】
テスタは一般に高価であり、待機する時間を極力なくしたいという要請がある。待機時間をなくすためには、ＲＡの処理速度を高速化すればよい。しかし、既に量産工場に導入している既存のＲＡを全て高速化するとなると、コストの大幅な増大は避けられない。
【００１３】
また、テスタからＲＡに送信する不良情報（Ａ）〜（Ｆ）は、圧縮処理がなされていないのでデータ量が膨大である。このため、送信に時間がかかるという問題もあった。
【００１４】
さらに、不良解析を行う上での処理効率という観点から見た場合、上記方法により採取した情報では、救済不可と判定した試験項目を特定することは容易である。しかし、救済不可となった試験項目において、ブロック、ロー又はカラム、ビット等を単位としていずれの箇所が不良であったかという不良個所を特定するための詳細な情報を得ることは不可能であった。
【００１５】
本発明は上記事情に鑑み、半導体記憶装置の試験を行う際の不良判定処理効率の向上及び不良箇所の特定を可能にする半導体記憶装置の不良判定処理方法及びその装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体記憶装置の不良救済判定方法は、冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する方法において、不良解析装置を用いて、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する工程と、テスタを用いて前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成する工程と、前記テスタから、前記不良解析装置とは独立したＦＢＣシステムに前記ＦＢＣデータを送信する工程と、前記ＦＢＣシステムを用いて、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行う工程と、前記ＦＢＣシステムを用いて、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する工程と、前記テスタを用いて前記試験項目毎に試験を行う工程において、前記試験項目のうち所定のものに対しては、前記テスタがこの試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了する工程とを備えることを特徴とする。
【００１９】
前記不良レベルの分類を行う工程が、前記半導体記憶装置の構造に応じて設定されたｎ個の不良レベル毎に不良数を検出するものであって、第１の不良レベルの判定基準と、前記第１の不良レベルにおける判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、前記第１の不良レベルよりも下位の第２の不良レベルの判定基準と、前記第２の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、 … …、 第ｎ−２の不良レベルよりも下位の第ｎ−１の不良レベルの判定基準と、前記第ｎ−１の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、第ｎ−１の不良レベルよりも下位の第ｎの不良レベルのセグメント内に存在する不良ビット数を、この第ｎの不良レベルの不良数とするものであってもよい。
【００２０】
また、前記不良救済の可否を判断する工程は、ｎ個の不良レベル毎に不良救済の可否を判断するものであり、前記第１の不良レベルの不良数と、この第１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第１の不良レベルで救済可と判断し、前記第１の不良レベルで救済可と判断した場合、前記第２の不良レベルの不良数と、この第２の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第２の不良レベルで救済可と判断し、 … …、 前記第ｎ−２の不良レベルで救済可と判断した場合、前記第ｎ−１の不良レベルの不良数と、この第ｎ−１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎ−１の不良レベルで救済可と判断し、前記第ｎ−１の不良レベルの不良数と、この第ｎの不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎの不良レベルで救済可と判断するものであってもよい。
【００２１】
本発明の不良救済判定装置は、冗長回路を有する半導体記憶装置に対して複数の試験項目毎に試験を行い、不良救済の可否を判定する装置において、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する不良解析装置と、前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成するテスタと、前記テスタから前記ＦＢＣデータを与えられ、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行い、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する、前記不良解析装置とは独立したＦＢＣシステムとを備え、前記テスタは、前記試験項目のうち所定のものに対しては、この試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００２４】
本実施例による半導体記憶装置の不良判定処理方法は、図１に示されるような手順で不良判定を行う。
【００２５】
上述したように、従来はテスタを用いた試験行程と、得られたデータに基づいてＲＡを用いて救済可能か否かの判定を行う解析工程とを、マージンテストにおける試験項目（Ｂ）〜（Ｆ）毎に並行して行っていた。このため、ＲＡによる救済判定処理に時間がかかる間、次の試験項目に移行するまでテスタが待機しなければならず、処理効率の低下を招いていた。
【００２６】
これに対し、本実施の形態では、テスタによりベーシックテスト（Ａ）を行ってＲＡにより救済判定を行った後、テスタにより他の全ての試験項目（Ｂ）〜（Ｆ）におけるマージンテスト（Ｂ）〜（Ｆ）を全い、ＲＡにより試験項目（Ｆ）のみについて救済判定を行って、ヒューズデータを作成する。この後、テスタ及びＲＡと独立して新たに設けたＦＢＣ（Fail Bit Counter）システムにより試験項目（Ａ）〜（Ｆ）に対する不良分類処理、及び試験項目（Ｂ）〜（Ｅ）に対する救済判定処理を行う。即ち、試験項目（Ｂ）〜（Ｆ）毎にテスタによるマージンテストとＲＡによる救済判定処理とを並行して行うのでなく、マージンテストを全て完了した後、ＦＢＣシステムにより一括して不良分類及び救済判定処理を行う。このため、ＲＡの処理が終了するまでテスタが待機する必要がなく、処理効率が向上する。
【００２７】
先ず、テスタにより半導体記憶装置に対してＤＣテストを行う。さらに、例えば読み書き等の基本的な機能を調べるベーシックテスト（Ａ）を行い、不良情報（Ａ）を生成する。
【００２８】
この不良情報（Ａ）をＲＡに送信して解析し、救済判定を行う。この救済判定を行っている間、テスタによりマージンテスト（Ｂ）が行われる。救済判定の解析結果（Ａ）が得られると、ＲＡからテスタへこの情報が送信される。また、テスタにおいてマージンテストによる不良情報（Ｂ）が得られて蓄積される。
【００２９】
次に、テスタによりマージンテスト（Ｃ）〜（Ｆ）が行われ、順にＦＢＣデータ（Ｂ）〜（Ｆ）が得られ、テスタに蓄積される。また、テスタがマージンテスト（Ｆ）を終えた後、不良情報（Ｆ）を生成してＲＡに送信する。ＲＡは、不良情報（Ｆ）に対してのみ救済判定を行い、ヒューズデータを含む救済判定結果（Ｆ）を生成してテスタに送信する。ヒューズデータを含む救済判定結果（Ｆ）を得るためには、不良個所を特定するためのアドレス情報が必要である。後述するように、ＦＢＣデータは圧縮されてアドレス情報が含まれないので、圧縮前の不良情報（Ｆ）を用いてヒューズデータを作成する。
【００３０】
また、テスタはベーシックテスト（Ａ）及びマージンテスト（Ｂ）〜（Ｆ）毎に得られたＦＢＣデータ（Ａ）〜（Ｆ）を得てデータファイル化して蓄積し、ＦＢＣシステムに送信する。試験項目（Ａ）〜（Ｆ）のうち、項目（Ａ）及び（Ｆ）はＲＡにおいて救済判定が既に行われているので、不良分類のみを行う。試験項目（Ｂ）〜（Ｅ）に対しては、救済判定及び不良分類処理を行う。ここで、不良分類とは、例えばブロック不良、ロー不良、カラム不良、ビット不良といった各不良レベル毎の不良数を検出する処理をいう。
【００３１】
ここで、不良情報（Ａ）及び（Ｆ）は、圧縮処理を施す前の情報であって、アドレス情報を含んでいる。ＦＢＣデータ（Ｂ）〜（Ｆ）は、各試験項目（Ａ）〜（Ｆ）毎の試験により得られた不良情報を、後述するようにセグメント内の不良数を示す情報に圧縮したものであり、アドレス情報は含んでいない。
【００３２】
上記手順により得られた不良分類及び救済判定処理により、試験項目（Ａ）〜（Ｆ）のうちいずれの項目で多く不良が検出されたかを調べることができる。不良が多く検出された試験項目から、半導体記憶装置の製造工程においていずれの工程で不良が多く発生したかを解析し、工程の改善を行い歩留まりの向上に寄与することができる。
【００３３】
また、上記実施の形態では１つの半導体記憶装置に対して１つのテスタを用いて試験を行っている。しかし、複数の半導体記憶装置にそれぞれテスタを配置し、複数のテスタにおいて得られたＦＢＣデータを１つのＦＢＣシステムで不良解析処理を行ってもよい。
【００３４】
複数の半導体記憶装置に対して試験を行う場合は、ある試験項目において全ての被試験対象が救済不可であることが判明した時点で、全ての試験を終了することも可能である。このような手法を用いることで、試験時間を短縮することができる。
【００３５】
次に、テスタがＦＢＣデータ（Ａ）〜（Ｆ）を収集する際の処理の手順について説明する。
【００３６】
ベーシックテスト（Ａ）及びマージンテスト（Ｂ）〜（Ｆ）を行った後、検出した不良ビット数をカウントする。ＲＡによる救済判定処理は各試験項目毎に行うのではなく、全てのテスト（Ａ）〜（Ｆ）が終了した後に一括して行う。但し、不良が多く発生し易いクリティカルな試験項目に関しては、当該試験項目に対してのみ従来のようにリアルタイムでＲＡにより救済判定処理を行うこともできる。例えば、図１に示されたように、試験項目（Ａ）及び（Ｆ）がクリティカルであるとすると、このベーシックテスト（Ａ）及びマージンテスト（Ｆ）を行った後、圧縮前の不良情報（Ａ）及び（Ｆ）をＲＡに送信して不良救済判定を行ってもよい。これにより、この試験項目で不良が多く発生し救済不可であると判定した場合に、この段階で試験を終了することで、処理効率を向上させることができる。
【００３７】
クリティカルでない他の試験項目（Ｂ）〜（Ｆ）においては、ＲＡにおいて一括して不良判定処理を行うために、セグメントを単位として不良数をカウントした圧縮情報を生成する。ここで、セグメントは半導体記憶装置における被試験対象領域の平面上の構成と、適切な救済単位の大きさとを考慮して設定する。１つのセグメントの面積を大きくして全体のセグメント数を少なくすると、処理効率は高くなる。しかし、ＦＢＣシステムにおいて行う不良分類が困難になる。そこで、処理効率と不良分類の容易さとを比較考量してセグメントの最適なサイズを設定する。
【００３８】
例えば、図３に示されたように、ローアドレス方向はビット線のサイズ、カラムアドレス方向はカラム救済単位とする。ここで、ワード線は負荷容量を低減させるために、ワード線０が複数本設けられてそれぞれのメモリセルアレイのブロックに接続されており、ワード線０がワード線１に接続された構成となっている。
【００３９】
図４に、幾つかの不良が存在する不良モデルを示す。テスタが、セグメントを単位として不良ビット数をカウントし、セグメント毎の不良ビット数を示した図５のようなＦＢＣデータマトリクスを生成する。ＦＢＣデータマトリクスはセグメント毎の不良数を示すものであるため、図４に示された不良モデルから図５に示されたＦＢＣデータマトリクスを生成する過程で、アドレス情報が消滅する。
【００４０】
ＦＢＣデータマトリクスにおける不良カウント数は、試験項目を経る毎に蓄積され増加していく。例えば、試験項目（Ａ）のテストで図５に示されたようなＦＢＣデータマトリクスが得られ、試験項目（Ｂ）のテストまで行って図６に示されたようなＦＢＣデータマトリクスが得られたとする。試験項目（Ｂ）のみのマージンテストでカウント数は、図５のＦＢＣデータマトリクスから図６のＦＢＣデータマトリクスへの不良数の増加分に相当する。この増加分の不良数のみを示したＦＢＣデータマトリクスは、図７に示されたようであり、データ量が減少する。
【００４１】
このようにして、各試験項目毎に得られた不良ビット数を各セグメント単位でカウントし、ＦＢＣデータとして蓄積していく。このようなＦＢＣデータを用いることにより、テスタと非同期で救済判定処理を行うことが可能であり、高額なテスタを待機させる時間を大幅に減少させることができる。
【００４２】
次に、本実施の形態における救済判定処理の手順について図２を用いて説明する。上述したように、ＦＢＣデータを用いてＦＢＣシステムにより集中的に救済判定処理を行う。ＦＢＣシステムでは、テスタから送信されてくるＦＢＣデータを常時受信することができるように、常駐プロセス（以降、ＦＢＣプロセスと称する）を走らせておく必要がある。
【００４３】
そこで、ステップＳ１００としてＦＢＣプロセスを起動する。ＦＢＣプロセスは、常時ＦＢＣファイルの受信を監視する。ステップＳ１０１としてＦＢＣファイルを受信し、ステップＳ１０２においてＦＢＣファイルが存在すると判断すると、ＦＢＣデータを読取って不良分類／救済判定の処理プロセス（以降、ＲＡシミュレータと称する）へ受け渡す。
【００４４】
ここで、ＦＢＣデータには、例えばヘッダ情報としてウェーハ情報、チップ情報、試験項目情報等が書きこまれている。これらの情報を用いることで、ＲＡはＲＡシミュレータを起動する必要があるか否かを判断することができる。
【００４５】
先ず、ステップＳ１０４としてウェーハ情報を読み取り、次にステップＳ１０６としてチップ情報を読み取り、救済対象となっているチップであるか否かを判断し、対象となっている場合は次のステップＳ１１０へ移行し、対象となっていない場合は上記ステップＳ１０６へ戻って次のチップに対してステップＳ１０８の判断を行う。
【００４６】
ステップＳ１１０として、ヘッダ情報としての試験項目情報を読み取り、ステップＳ１１２としてＦＢＣデータを読み取る。ヘッダ情報からＲＡシミュレータの起動が要求された場合には、ステップＳ１１４としてＲＡシミュレータが起動される。
【００４７】
ＲＡシミュレータが起動すると、ＦＢＣデータが用いられて救済判定が行われる。ステップＳ１１６として救済が可能であるか否かが判断され、救済可能である場合は上記ステップＳ１１０へ戻って次の試験項目の情報が読み取られ、ＦＢＣデータの読み取り及びＲＡシミュレータの起動が行われ、救済判定が行われる。救済不可である場合はステップＳ１１８へ移行し、全チップに対して処理が終了したか否かが判断される。終了していない場合は、ステップＳ１０６へ戻って次のチップに対する処理を開始し、終了した場合はステップＳ１２０として不良カテゴリがデータベースに登録される。不良カテゴリには、最終的に半導体記憶装置が良品と判断されたか否か、また各不良レベルにおける不良数を示す情報が含まれる。
【００４８】
図８に、ＲＡシミュレータによる処理の手順を示す。ＲＡシミュレータには、大別するとステップＳ２００としての不良分類処理と、ステップＳ２０２としての救済判定処理の２つの処理系が存在する。
【００４９】
ステップＳ２００における不良分類処理では、不良レベルの推定を行うもので、例えばブロック不良、カラム選択線不良、ワード線不良、ビツト線不良、セル不良等の幾つかの不良レベル毎の不良数を検出する。
【００５０】
ステップＳ２０２における救済判定処理では、分類された各不良レベルの不良数と、冗長回路に置換可能なスペア数とを救済判定処理単位毎に比較し救済の可否を判定する。
【００５１】
ステップＳ２０４で救済不可であると判定した場合は、ステップＳ２１０として救済不可であるというステータスを設定する。救済可能である場合はステップＳ２０６において全ての救済判定処理単位数が終了したか否かを判断し、終了した場合はステップＳ２０８として救済可というステータスを設定する。
【００５２】
このようにして設定された救済可又は不可を示すステータス情報が、ＲＡシミュレータからの出力結果としてＦＢＣプロセスに返されて、対象チップの不良カテゴリとして登録される。
【００５３】
上述した処理により、従来テスタ及びＲＡにより判定し作成していた不良カテゴリ情報を、テスタから切り離したオフラインによりＦＢＣシステムで作成することができるので、テスタを待機させることがなく処理効率が向上する。
【００５４】
次に、（１）不良分類処理、（２）救済判定処理の２つの処理に大別され、それぞれについて、以下に詳細に説明する。
【００５５】
（１）不良分類処理
半導体記憶装置は、一般に図９に示されたように不良レベルを設定することができる。基本的な不良分類のステップは、大きい不良から小さい不良に向かって行っていく。例えば、ブロック、カラム選択線、ワード線１、ビット線、ワード線０、セルの順番に分類していく。
【００５６】
いずれの不良レベルに分類すべきかという判定基準は、対象とする半導体記憶装置の構造により異なり、判定セグメント内に存在する不良ビット数が当該判定基準を超えているか否かにより判定を行う。
【００５７】
図９に示された判定基準を用いて不良分類処理の手順を、図１０及び図１１のフローチャートに示す。ＲＡシミュレータを起動し、図８に示されたステップＳ２００として不良分類処理を開始する。全判定セグメントに対し、ステップＳ３００としてブロック不良の有無を調べる。ブロック不良の判定基準BlkLimitは、例えば図９に示されたように、ブロックサイズBlkSize（判定セグメント数、ここでは４）に、判定精度を高めるための係数fBlk（０≦fBlk≦１）を乗算したものを用いる。この判定基準BlkLimitと、判定セグメント内の不良ビット数ＦＢＣｂとを比較する。そして、不良ビット数ＦＢＣｂが判定基準BlkLimitを超えている場合は、ステップＳ３０２として不良ビット数ＦＢＣｂからブロックサイズBlkSizeを差し引き、ブロックカウント数BlkCountをカウントアップする。
【００５８】
ステップＳ３０４として、全判定セグメントに対してブロック不良か否かの判断を行ったと判断した場合、ステップＳ３０６としてカラム選択線の不良に関して判定を行う。カラム選択線不良の判定基準M2Limitは、カラム選択線サイズM2Sizeに判定精度向上用の係数fM2を乗算したものを用いる。この判定基準M2Limitと、判定セグメント内の不良ビット数ＦＢＣｍ２とを比較する。そして、不良ビット数ＦＢＣｍ２が判定基準M2Limitを超えている場合は、ステップＳ３０８として不良ビット数ＦＢＣｍ２からカラム選択線サイズM2Sizeを差し引き、カラム選択線カウント数M2Countをカウントアップする。
【００５９】
ステップＳ３１０として、全セグメントに対してカラム選択線不良か否かの判断を行ったと判断した場合、ステップＳ３１２としてワード線の不良に関して判定を行う。ワード線不良の判定基準M1Limitは、ワード線サイズM1Sizeに判定精度向上用の係数fM1を乗算したものを用いる。この判定基準M1Limitと、判定セグメント内の不良ビット数ＦＢＣｍ１とを比較する。そして、不良ビット数ＦＢＣｍ１が判定基準M1Limitを超えている場合は、ステップＳ３１４として不良ビット数ＦＢＣｍ１からワード選択線サイズM1Sizeを差し引き、ワード線カウント数M1Countをカウントアップする。
【００６０】
ステップＳ３１６として、全セグメントに対してワード線不良か否かの判断を行ったと判断した場合、ステップＳ３１８としてビット線不良に関して判定を行う。ビット線不良の判定基準M0Limitは、ビット線サイズM0Sizeに判定精度向上用の係数fM0を乗算したものを用いる。この判定基準M0Limitと、判定セグメント内の不良ビット数ＦＢＣとを比較する。そして、不良ビット数ＦＢＣが判定基準M0Limitを超えている場合は、ステップＳ３２０として不良ビット数ＦＢＣからビット線サイズM0Sizeを差し引き、ビット線カウント数M0Countをカウントアップする。
【００６１】
ステップＳ３２２として、全セグメントに対してビット線不良か否かの判断を行ったと判断した場合、ステップＳ３２４としてワード線０の不良に関して判定を行う。ワード線０不良の判定基準GCLimitは、ワード線０サイズGCSizeに判定精度向上用の係数fGCを乗算したものを用いる。この判定基準GCLimitと、判定セグメント内の不良ビット数ＦＢＣとを比較する。そして、不良ビット数ＦＢＣが判定基準GCLimitを超えている場合は、ステップＳ３２６として不良ビット数ＦＢＣからワード線０サイズGCSizeを差し引き、ワード線０カウント数GCCountをカウントアップする。
【００６２】
ステップＳ３２８として、全セグメントに対してワード線０不良か否かの判断を行ったと判断した場合、ステップＳ３３０へ移行する。最終的に上記判定基準のいずれにも該当せずに残った不良ビット数が、セル不良数CellCountとしてカウントされる。ステップＳ３３２において全てのセグメントに対する分類が終了したか否かを判断し、終了した場合は不良分類処理を終了する。
【００６３】
（２）救済判定処理
救済判定は、ブロック救済、ロー救済、カラム救済、ビット系救済のそれぞれが可能であるか否かを判定するものである。それぞれの判定基準は図１２に示されるようであり、救済判定の処理手順は図１３のフローチャートに示されるようである。救済判定処理は、ブロック救済、ロー救済もしくはカラム救済、ビット系救済の順に行われる。それぞれの救済判定は、各救済処理単位内における不良数の総和が、冗長回路に置換可能なスペア数、即ち判定基準を超えているか否かにより行う。
【００６４】
先ず、ステップＳ４００としてブロック救済が可能か否かを判定する。本実施の形態では、ブロック救済に対応した冗長構成を備えておらず、ブロック救済判定基準は０である。このため、ブロック不良数BlkCountが１以上であると救済不可となり、ステップＳ４１８として救済不可ステータスを設定して処理を終了する。ブロック不良数BlkCountが０である場合のみ、次のステップＳ４０２へ移行し、全救済単位における処理が可能である場合ステップＳ４０４へ移行する。
【００６５】
ロー救済とカラム救済は並列関係にあり、いずれを先に行ってもよいが、ここではステップＳ４０４としてロー救済の判定処理を行う。ロー救済単位内のロウ不良総数RowCountが判定基準RowSpを超えていた場合、ステップＳ４１８として救済不可ステータスを設定し処理を終了する。
【００６６】
ステップＳ４０６において全救済単位においてロー救済が可能であると判断すると、ステップＳ４０８へ移行してカラム救済処理を行う。カラム救済単位内のカラム不良総数ColCountが判定基準ColSpを超えていた場合、救済不可ステータスを設定し処理は終了する。
【００６７】
ステップＳ４１０として全救済単位に対してカラム救済可であると判断した場合、ステップＳ４１２としてビット系救済を行う。ビット系不良数CellCountが、残っているスペア数、即ちロー救済及びカラム救済後に残っているスペア数（（RowSp＋ColSp）−（RowCount＋ColCount））を超えていた場合、ステップＳ４１８として救済不可ステータスを設定して処理を終了する。ビット系救済可である場合は、ステップ４１６として救済可ステータスを設定して全処理を終了する。
【００６８】
上述した手順により得られた不良カテゴリを用いることにより、被試験対象の装置の不良解析情報として、例えば不良が多く発生した製造工程の改善等に活用することができる。本実施の形態によれば、従来テスタと並行して各試験項目毎にＲＡが行っていた救済判定処理を、テスタ及びＲＡと独立して設けたＦＢＣシステムにより一括して行うので、テスタを待機させる時間が殆どなく処理効率を大幅に向上させることができる。
【００６９】
また、従来のようにテスタからＲＡに圧縮処理を施していないデータ量の多い不良情報を送信すると、送信に時間がかかり処理効率が低下する。これに対し本実施の形態では、テスタ内においてセグメントを単位として圧縮処理を施したＦＢＣデータファイルをテスタの試験終了後に一括してＦＢＣシステムに送信する。よって、従来よりも送信時間を短縮することができる。
【００７０】
さらに、救済判定処理を救済レベル単位で行っていくため、救済不可となった試験項目においていずれのレベルを単位として不良が多く発生したかを示す情報を取得することができる。このような情報を用いて、製造工程の改善に寄与することができる。
【００７１】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、図３に示されたセグメントの設定、また図９に示された不良レベルの設定は一例であり、被対象物の構造に応じて自由に設定することができる。
【００７２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置の不良救済判定方法及びその装置によれば、テスタが試験項目毎に試験を行って得られた不良情報をセグメントを単位とする情報に圧縮し、テスタ及び不良解析装置と独立して設けた不良救済判定装置に一括して送信し、各不良レベル毎の救済の可否を判断することで、処理効率を向上させることができると共に、救済不可となった不良レベルを特定して製造工程の改善等に寄与することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体記憶装置の不良判定処理方法を従来の方法と対比して示した説明図。
【図２】同実施の形態におけるＦＢＣプロセスの手順を示したフローチャート。
【図３】同実施の形態において試験対象とする半導体記憶装置の構造モデルの一例を示した説明図。
【図４】同実施の形態によりセグメント毎の不良ビットの存在をマトリクス表示した説明図。
【図５】試験項目１により検出された不良ビット数をマトリクス表示した説明図。
【図６】試験項目１及び２により検出された不良ビット数をマトリクス表示した説明図。
【図７】試験項目２により新たに発生した不良ビットの増加分をマトリクス表示した説明図。
【図８】図２に示されたＦＢＣプロセスにおけるＲＡシミュレータの処理の手順を示したフローチャート。
【図９】同ＲＡシミュレータにおける不良分類処理の判定基準を示した説明図。
【図１０】同不良分類処理の手順を示したフローチャート。
【図１１】同不良分類処理の手順を示したフローチャート。
【図１２】同ＲＡシミュレータにおける救済判定処理の判定基準を示した説明図。
【図１３】同救済判定処理の手順を示したフローチャート。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a defect repair method and apparatus for a semiconductor memory device.
[0002]
[Prior art]
When testing a semiconductor memory device, can it be relieved using a test process using a semiconductor test device (hereinafter referred to as a tester) and a failure analysis device (hereinafter referred to as RA) based on the obtained data? Conventionally, the analysis process for determining whether or not is performed in parallel as shown in FIG.
[0003]
First, a DC test is performed using a tester. Further, for example, a basic test (A) for checking reading and writing is performed, and defect information (A) is generated.
[0004]
This defect information (A) is sent to the RA for analysis and a repair decision is made. While performing this relief determination, a margin test (B) is performed by a tester. The margin test is performed for each test item (B), (C),..., (F). When an analysis result (A) indicating that repair is possible or not is obtained, this information is transmitted from the RA to the tester. The defect information (B) by the margin test (B) is transmitted from the tester to the RA, and a repair determination is performed.
[0005]
While the RA is making the repair determination, the tester performs a margin test (C). When the RA finishes the repair determination (B) and obtains the analysis result (B), this information is transmitted from the RA to the tester. The defect information (C) by the margin test (C) is transmitted to the RA, and a repair determination is performed.
[0006]
With the above procedure, the tester performs up to the margin test (F), and at the same time, the RA performs up to the repair determination (F) to generate the analysis result (F). This analysis result (F) is information obtained by accumulating all analysis results from the relief determinations (A) to (F). Therefore, the analysis result (F) is used to generate fuse data indicating whether or not each fuse is blown in the fuse circuit for generating an address where the RA replaces the defective portion with the redundant circuit, and the test ends.
[0007]
Here, if any of the repair determinations (A) to (F) is not possible, the test ends at that stage.
[0008]
[Problems to be solved by the invention]
However, the conventional defect remedy determination method has the following problems.
[0009]
As described above, the basic test (A) by the tester and the margin tests (B) to (F) for each test item and the determination of whether or not the repair is possible for each test by the RA are performed in parallel. The analysis results (A) to (F) obtained by RA were accumulated as data for failure analysis.
[0010]
In general, the time required for the repair determination process performed by the RA depends on the capacity of the semiconductor memory device, the complexity of the repair algorithm, and the processing capability of the RA. Therefore, with the recent increase in capacity of semiconductor memory devices and the complexity of repair algorithms, the repair determination processing time has increased.
[0011]
As a result, the time required for the RA to perform the repair determination process for each test item is longer than the time required for the tester to perform the margin test. For this reason, after the tester completes the margin tests (B) to (F), the tester has to wait until the RA finishes the repair determination (A) to (F).
[0012]
Testers are generally expensive and there is a demand for minimizing waiting time. In order to eliminate the waiting time, the RA processing speed may be increased. However, if all existing RAs already installed in a mass production factory are to be sped up, a significant increase in cost is inevitable.
[0013]
In addition, the defect information (A) to (F) transmitted from the tester to the RA has an enormous amount of data because it is not compressed. For this reason, there also existed a problem that transmission took time.
[0014]
Furthermore, from the viewpoint of processing efficiency in performing failure analysis, it is easy to specify a test item that is determined to be unrepairable using information collected by the above method. However, it has been impossible to obtain detailed information for specifying a defective part such as which part is defective in units of blocks, rows or columns, bits, etc., in the test items that cannot be relieved.
[0015]
SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a semiconductor memory device failure determination processing method and apparatus that can improve the failure determination processing efficiency when testing a semiconductor storage device and specify a defective portion. To do.
[0016]
[Means for Solving the Problems]
According to the semiconductor memory device defect repair determination method of the present invention, a semiconductor memory device having a redundant circuit is tested for each of a plurality of test items, and a method for determining whether failure repair is possible or not is performed using a failure analysis apparatus. After completion of the test performed for each of the plurality of test items, a step of performing repair determination collectively based on the defect information and generating address information for replacing the defective portion with the redundant circuit, and using the tester, the semiconductor memory Test the device for each test item, measure the number of defective bits per segment, The defect information obtained by the test for each test item is compressed into information indicating the number of defects in the segment. Using the FBC system, a step of creating FBC data, a step of transmitting the FBC data from the tester to an FBC system independent of the failure analysis device, Accumulated through multiple test items Based on the FBC data, Asynchronously with the tester Detecting the number of defects in each of the plurality of defect levels and classifying the defect level; using the FBC system, the number of defects at each defect level, the number of spares that can be replaced with the redundant circuit, Comparing whether or not defect repair is possible for each defect level asynchronously with the tester; In the step of performing a test for each test item using the tester, for the predetermined one of the test items, the defect analysis device generates the defect information created by the tester performing a test on the test item. To determine whether failure repair is possible for this test item, and if it is determined that failure repair is not possible, the process of terminating the test at this stage It is characterized by providing.
[0019]
The step of classifying the defect level is to detect the number of defects for each of n defect levels set according to the structure of the semiconductor memory device, and includes a first defect level determination criterion, The number of defective bits existing in the determination segment at the first defect level is compared, and when the number of defective bits is equal to or greater than the determination criterion, the number of defects is counted for each determination segment, and the first defect level A determination criterion for a second defect level lower than the second defect level is compared with the number of defect bits existing in the determination segment of the second defect level, and the determination is made when the number of defect bits is equal to or greater than the determination criterion. Counts the number of defects for each segment, ... exists in the determination segment for the (n-1) th defect level lower than the (n-2) th defect level and the determination segment for the (n-1) th defect level. And when the number of defective bits is equal to or greater than the determination criterion, the number of defects is counted for each determination segment, and the nth defect level lower than the (n-1) th defect level is counted. The number of defective bits existing in the segment may be the number of defects of the nth defect level.
[0020]
The step of determining whether or not defect repair is possible is to determine whether or not defect repair is possible for each of n defect levels. The number of defects at the first defect level and the repair of the first defect level are determined. The number of spares that can be replaced in a processing unit is compared. If the number of defects exceeds the number of spares, it is determined that repair is impossible. If the number of defects is equal to or less than the number of spares, a first defect level is determined. If it is determined that the repair is possible and the repair is determined to be possible at the first defect level, the number of defects at the second defect level and the number of spares that can be replaced in the unit for the repair process at the second defect level When the number of defects exceeds the number of spares, it is determined that repair is not possible, and when the number of defects is less than or equal to the number of spares, it is determined that repair is possible at a second defect level. It is judged that the repair is possible at the n-2th defect level. In this case, the number of defects at the (n−1) th defect level is compared with the number of spares that can be replaced in the repair processing unit at the (n−1) th defect level, and the number of defects exceeds the number of spares. If the number of defects is less than or equal to the number of spares, it is determined that relief is possible at the n-1th defect level, and the number of defects at the n-1th defect level When the number of spares that can be replaced in a repair processing unit of n failure levels is compared, and the number of failures exceeds the number of spares, it is determined that repair is impossible, and the number of failures is equal to or less than the number of spares May be determined to be remedied at the nth defect level.
[0021]
A defect remedy determination device according to the present invention is a device that performs a test for each of a plurality of test items on a semiconductor memory device having a redundant circuit, and determines whether or not defect remedy is possible. After the test conducted for each of the plurality of test items is completed, Based on defect information Make a bailout decision at once, A failure analysis device that generates address information that replaces the defective portion with the redundant circuit, and performs a test for each test item in the semiconductor storage device, and measures the number of defective bits for each segment, The defect information obtained by the test for each test item is compressed into information indicating the number of defects in the segment. A tester for generating FBC data, and the FBC data is given from the tester; Accumulated through multiple test items Based on the FBC data, Asynchronously with the tester Detecting the number of defects present in a plurality of defect levels and classifying the defect level, comparing the number of defects of each defect level with the number of spares that can be replaced with the redundant circuit, Asynchronously with the tester An FBC system independent of the failure analysis device for determining whether failure repair is possible for each failure level; The tester transmits, for a predetermined one of the test items, the failure information created by performing a test of the test item to the failure analysis apparatus, and determines whether or not failure repair is possible for the test item. If it is determined that defect repair is not possible, the test is terminated at this stage. It is characterized by that.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0024]
In the semiconductor memory device failure determination processing method according to the present embodiment, failure determination is performed according to the procedure shown in FIG.
[0025]
As described above, conventionally, a test process using a tester and an analysis process for determining whether or not relief is possible using RA based on the obtained data are performed using test items (B) to (B) in the margin test. F) It was done in parallel every time. For this reason, while it takes time for the repair determination process by RA, the tester has to wait until the next test item is shifted, which causes a reduction in processing efficiency.
[0026]
On the other hand, in this embodiment, after performing a basic test (A) with a tester and making a repair determination with RA, the margin test (B) for all other test items (B) to (F) is performed with the tester. All of (F) to (F) are carried out, and the repair determination is performed only for the test item (F) by RA to create fuse data. Thereafter, a failure classification process for the test items (A) to (F) and a repair determination process for the test items (B) to (E) by an FBC (Fail Bit Counter) system newly provided independently of the tester and the RA. I do. That is, for each test item (B) to (F), the margin test by the tester and the repair determination process by the RA are not performed in parallel, but after all the margin tests are completed, the defect classification and repair are collectively performed by the FBC system. Judgment processing is performed. This eliminates the need for the tester to wait until the RA processing is completed, thereby improving processing efficiency.
[0027]
First, a DC test is performed on the semiconductor memory device using a tester. Further, for example, a basic test (A) for checking basic functions such as reading and writing is performed, and defect information (A) is generated.
[0028]
This defect information (A) is transmitted to the RA for analysis, and a repair decision is made. While performing this relief determination, a margin test (B) is performed by a tester. When the analysis result (A) of the relief determination is obtained, this information is transmitted from the RA to the tester. In addition, defect information (B) obtained by a margin test is obtained and stored in a tester.
[0029]
Next, margin tests (C) to (F) are performed by the tester, and FBC data (B) to (F) are sequentially obtained and stored in the tester. Further, after the tester finishes the margin test (F), defect information (F) is generated and transmitted to the RA. The RA performs repair determination only on the defect information (F), generates a repair determination result (F) including fuse data, and transmits it to the tester. In order to obtain a repair determination result (F) including fuse data, address information for specifying a defective portion is required. As will be described later, since the FBC data is compressed and does not include address information, fuse data is created using the defect information (F) before compression.
[0030]
The tester obtains FBC data (A) to (F) obtained for each of the basic test (A) and the margin tests (B) to (F), stores them in a data file, and transmits them to the FBC system. Among the test items (A) to (F), since the items (A) and (F) have already been repaired in the RA, only defect classification is performed. For the test items (B) to (E), relief determination and defect classification processing are performed. Here, the defect classification refers to a process of detecting the number of defects for each defect level, such as a block defect, a row defect, a column defect, and a bit defect.
[0031]
Here, the defect information (A) and (F) is information before compression processing, and includes address information. The FBC data (B) to (F) are obtained by compressing the defect information obtained by the test for each test item (A) to (F) into information indicating the number of defects in the segment as described later. Address information is not included.
[0032]
According to the defect classification and repair determination process obtained by the above procedure, it is possible to check in which item among the test items (A) to (F) many defects are detected. From the test items in which many defects are detected, it is possible to analyze in which process many defects have occurred in the manufacturing process of the semiconductor memory device, and improve the process to contribute to the improvement of the yield.
[0033]
In the above embodiment, one semiconductor memory device is tested using one tester. However, a tester may be arranged in each of a plurality of semiconductor memory devices, and the FBC data obtained in the plurality of testers may be subjected to defect analysis processing with one FBC system.
[0034]
When tests are performed on a plurality of semiconductor memory devices, it is possible to end all tests when it is determined that all test objects cannot be repaired in a certain test item. By using such a method, the test time can be shortened.
[0035]
Next, a processing procedure when the tester collects FBC data (A) to (F) will be described.
[0036]
After performing the basic test (A) and the margin tests (B) to (F), the number of detected defective bits is counted. The repair determination process using RA is not performed for each test item, but is performed collectively after all tests (A) to (F) are completed. However, with respect to critical test items that are likely to have many defects, only the test items can be subjected to repair determination processing by RA in real time as in the past. For example, as shown in FIG. 1, if the test items (A) and (F) are critical, after performing the basic test (A) and the margin test (F), the defect information (before compression) ( A) and (F) may be transmitted to the RA to perform defect repair determination. Thereby, when it is determined that many defects occur in this test item and cannot be repaired, the test is terminated at this stage, so that the processing efficiency can be improved.
[0037]
For the other non-critical test items (B) to (F), in order to perform failure determination processing collectively in RA, compressed information is generated by counting the number of failures in units of segments. Here, the segment is set in consideration of the configuration on the plane of the region to be tested in the semiconductor memory device and the appropriate size of the repair unit. If the area of one segment is increased to reduce the total number of segments, the processing efficiency increases. However, failure classification performed in the FBC system becomes difficult. Therefore, the optimum size of the segment is set by comparing the processing efficiency with the ease of defect classification.
[0038]
For example, as shown in FIG. 3, the row address direction is the bit line size, and the column address direction is the column repair unit. Here, in order to reduce the load capacity of the word line, a plurality of
[0039]
FIG. 4 shows a defect model in which several defects exist. The tester counts the number of defective bits in units of segments, and generates an FBC data matrix as shown in FIG. 5 showing the number of defective bits for each segment. Since the FBC data matrix indicates the number of defects for each segment, the address information disappears in the process of generating the FBC data matrix shown in FIG. 5 from the defect model shown in FIG.
[0040]
The number of defective counts in the FBC data matrix is accumulated and increased every time the test item is passed. For example, the FBC data matrix as shown in FIG. 5 is obtained in the test of the test item (A), and the test of the test item (B) is performed to obtain the FBC data matrix as shown in FIG. To do. In the margin test for only the test item (B), the count number corresponds to an increase in the number of defects from the FBC data matrix in FIG. 5 to the FBC data matrix in FIG. The FBC data matrix showing only the increased number of defects is as shown in FIG. 7, and the data amount is reduced.
[0041]
In this way, the number of defective bits obtained for each test item is counted in units of segments and accumulated as FBC data. By using such FBC data, the repair determination process can be performed asynchronously with the tester, and the time for waiting an expensive tester can be greatly reduced.
[0042]
Next, the procedure of the repair determination process in the present embodiment will be described with reference to FIG. As described above, the relief determination process is intensively performed by the FBC system using the FBC data. In the FBC system, it is necessary to run a resident process (hereinafter referred to as an FBC process) so that the FBC data transmitted from the tester can be always received.
[0043]
Therefore, the FBC process is started as step S100. The FBC process constantly monitors the reception of FBC files. In step S101, the FBC file is received, and if it is determined in step S102 that the FBC file exists, the FBC data is read and transferred to a failure classification / relief determination processing process (hereinafter referred to as an RA simulator).
[0044]
Here, in the FBC data, for example, wafer information, chip information, test item information, etc. are written as header information. By using these pieces of information, the RA can determine whether or not it is necessary to activate the RA simulator.
[0045]
First, wafer information is read in step S104, then chip information is read in step S106, and it is determined whether or not the chip is a relief target. If so, the process proceeds to the next step S110. If not, the process returns to step S106 and the determination of step S108 is performed for the next chip.
[0046]
In step S110, test item information as header information is read, and in step S112, FBC data is read. When activation of the RA simulator is requested from the header information, the RA simulator is activated as step S114.
[0047]
When the RA simulator is activated, relief determination is performed using the FBC data. In step S116, it is determined whether or not relief is possible. If relief is possible, the process returns to step S110 to read information on the next test item, read FBC data, and activate the RA simulator. A relief decision is made. If the repair is impossible, the process proceeds to step S118, and it is determined whether or not the processing has been completed for all the chips. If not completed, the process returns to step S106 to start processing for the next chip. If completed, the defect category is registered in the database as step S120. The defect category includes information indicating whether or not the semiconductor memory device is finally determined to be non-defective and the number of defects at each defect level.
[0048]
FIG. 8 shows a processing procedure by the RA simulator. The RA simulator roughly includes two processing systems, that is, a defect classification process as step S200 and a repair determination process as step S202.
[0049]
In the defect classification process in step S200, the defect level is estimated. For example, the number of defects for each defect level such as a block defect, a column selection line defect, a word line defect, a bit line defect, and a cell defect is detected. .
[0050]
In the repair determination process in step S202, the number of defects at each classified failure level is compared with the number of spares that can be replaced with a redundant circuit for each repair determination processing unit to determine whether repair is possible.
[0051]
If it is determined in step S204 that repair cannot be performed, a status indicating that repair cannot be performed is set in step S210. If the repair is possible, it is determined in step S206 whether or not all the repair determination processing units have been completed, and if completed, a status of repair is set in step S208.
[0052]
The status information indicating whether repair is possible or not is returned to the FBC process as an output result from the RA simulator and registered as a defective category of the target chip.
[0053]
By the above-described processing, the defect category information that has been determined and created by the conventional tester and RA can be created by the FBC system off-line from the tester, so that the processing efficiency is improved without causing the tester to wait.
[0054]
Next, it is roughly divided into two processes, (1) defect classification process and (2) repair determination process, and each will be described in detail below.
[0055]
(1) Defect classification processing
In general, a semiconductor memory device can set a defect level as shown in FIG. The basic defect classification steps are performed from large defects to small defects. For example, the block, column selection line,
[0056]
The criterion for determining which defect level should be classified differs depending on the structure of the target semiconductor memory device, and the determination is made based on whether or not the number of defective bits existing in the determination segment exceeds the criterion.
[0057]
The procedure of defect classification processing using the determination criteria shown in FIG. 9 is shown in the flowcharts of FIGS. The RA simulator is activated and the defect classification process is started as step S200 shown in FIG. For all judgment segments, the presence or absence of a block failure is checked in step S300. For example, as shown in FIG. 9, the block defect determination criterion BlkLimit is obtained by multiplying the block size BlkSize (number of determination segments, here 4) by a coefficient fBlk (0 ≦ fBlk ≦ 1) for increasing the determination accuracy. Use things. This determination criterion BlkLimit is compared with the number of defective bits FBCb in the determination segment. If the number of defective bits FBCb exceeds the determination criterion BlkLimit, the block size BlkSize is subtracted from the number of defective bits FBCb in step S302 to count up the block count number BlkCount.
[0058]
If it is determined in step S304 that it has been determined whether or not all the determination segments have a block defect, a determination is made in step S306 regarding a column selection line defect. The column selection line defect determination criterion M2Limit is obtained by multiplying the column selection line size M2Size by a coefficient fM2 for improving determination accuracy. This determination criterion M2Limit is compared with the number of defective bits FBCm2 in the determination segment. If the number of defective bits FBCm2 exceeds the determination criterion M2Limit, the column selection line size M2Size is subtracted from the number of defective bits FBCm2 in step S308, and the column selection line count number M2Count is counted up.
[0059]
If it is determined in step S310 that all the segments are defective in column selection lines, determination is made in step S312 regarding defective word lines. The word line defect determination criterion M1Limit is obtained by multiplying the word line size M1Size by a coefficient fM1 for improving determination accuracy. This determination criterion M1Limit is compared with the number of defective bits FBCm1 in the determination segment. If the number of defective bits FBCm1 exceeds the determination criterion M1Limit, the word selection line size M1Size is subtracted from the number of defective bits FBCm1 in step S314 to count up the word line count number M1Count.
[0060]
If it is determined in step S316 that all segments have been determined to have a word line failure, a determination is made in step S318 regarding a bit line failure. The bit line defect determination criterion M0Limit is obtained by multiplying the bit line size M0Size by a coefficient fM0 for improving determination accuracy. This determination criterion M0Limit is compared with the number of defective bits FBC in the determination segment. If the defective bit number FBC exceeds the determination criterion M0Limit, the bit line size M0Size is subtracted from the defective bit number FBC in step S320, and the bit line count number M0Count is counted up.
[0061]
If it is determined in step S322 that it is determined whether or not all segments have bit line defects, a determination is made in step S324 regarding the defect of
[0062]
If it is determined in step S328 that it is determined whether or not the
[0063]
(2) Remedy determination processing
The repair determination is to determine whether each of block repair, row repair, column repair, and bit system repair is possible. The respective determination criteria are as shown in FIG. 12, and the repair determination processing procedure is as shown in the flowchart of FIG. The relief determination process is performed in the order of block relief, row relief or column relief, and bit system relief. Each repair determination is performed based on whether or not the sum of the number of defects in each repair processing unit exceeds the number of spares that can be replaced by the redundant circuit, that is, whether or not the determination criterion is satisfied.
[0064]
First, in step S400, it is determined whether block relief is possible. In the present embodiment, no redundant configuration corresponding to block repair is provided, and the block repair determination criterion is zero. For this reason, if the block defect number BlkCount is 1 or more, the repair is impossible, and the repair impossible status is set in step S418, and the process is terminated. Only when the number of block defects BlkCount is 0, the process proceeds to the next step S402, and when the processing in all the repair units is possible, the process proceeds to step S404.
[0065]
Row relief and column relief are in a parallel relationship, and either may be performed first, but here, row relief determination processing is performed in step S404. If the total number of row defects RowCount in the row remedy unit exceeds the determination criterion RowSp, a remedy impossible status is set in step S418, and the process ends.
[0066]
If it is determined in step S406 that row repair is possible in all the repair units, the process proceeds to step S408 to perform column repair processing. If the total number of column defects ColCount in the column repair unit exceeds the determination criterion ColSp, the repair impossible status is set and the process ends.
[0067]
If it is determined in step S410 that column repair is possible for all repair units, bit-based repair is performed in step S412. If the bit failure number CellCount exceeds the number of remaining spares, that is, the number of spares remaining after row repair and column repair ((RowSp + ColSp) − (RowCount + ColCount)), a repair impossible status is set in step S418. The process ends. If bit-related repair is possible, a repairable status is set in step 416 and all the processes are terminated.
[0068]
By using the defect category obtained by the above-described procedure, it can be used as defect analysis information of the device under test, for example, for improving a manufacturing process in which many defects have occurred. According to the present embodiment, the repair determination process, which has been performed by the RA for each test item in parallel with the conventional tester, is collectively performed by the FBC system provided independently of the tester and the RA, so that the tester is on standby. The processing efficiency can be greatly improved with almost no time for the processing.
[0069]
In addition, when the defect information with a large amount of data that is not subjected to compression processing from the tester to the RA as in the past is transmitted, it takes time to transmit and the processing efficiency decreases. In contrast, in the present embodiment, FBC data files subjected to compression processing in units of segments in the tester are collectively transmitted to the FBC system after the test of the tester is completed. Therefore, the transmission time can be shortened compared to the conventional case.
[0070]
Furthermore, since the repair determination process is performed in units of repair levels, it is possible to acquire information indicating which level has caused many defects in the test items that cannot be repaired. Such information can be used to contribute to the improvement of the manufacturing process.
[0071]
The above-described embodiment is an example and does not limit the present invention. For example, the setting of the segment shown in FIG. 3 and the setting of the defect level shown in FIG. 9 are examples, and can be freely set according to the structure of the object.
[0072]
【The invention's effect】
As described above, according to the semiconductor memory device defect remedy determination method and apparatus of the present invention, the tester compresses the defect information obtained by performing the test for each test item into information in units of segments, It is possible to improve the processing efficiency and make the repair impossible by collectively transmitting to a defect repair determination apparatus provided independently of the tester and the defect analyzer and determining whether repair is possible for each defect level. It is possible to identify the defective level and contribute to the improvement of the manufacturing process.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing a semiconductor memory device defect determination processing method according to an embodiment of the present invention in comparison with a conventional method;
FIG. 2 is a flowchart showing a procedure of an FBC process in the same embodiment.
FIG. 3 is an explanatory diagram showing an example of a structural model of a semiconductor memory device to be tested in the embodiment.
FIG. 4 is an explanatory diagram showing, in a matrix, the presence of defective bits for each segment according to the embodiment.
FIG. 5 is an explanatory diagram in which the number of defective bits detected by the
FIG. 6 is an explanatory diagram in which the number of defective bits detected by
FIG. 7 is an explanatory diagram in which an increase in defective bits newly generated by a
FIG. 8 is a flowchart showing the processing procedure of the RA simulator in the FBC process shown in FIG. 2;
FIG. 9 is an explanatory diagram showing determination criteria for defect classification processing in the RA simulator.
FIG. 10 is a flowchart showing a procedure of the defect classification process.
FIG. 11 is a flowchart showing a procedure of the defect classification process.
FIG. 12 is an explanatory diagram showing determination criteria for relief determination processing in the RA simulator.
FIG. 13 is a flowchart showing the procedure of the repair determination process.
Claims (4)
不良解析装置を用いて、複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する工程と、
テスタを用いて前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成する工程と、
前記テスタから、前記不良解析装置とは独立したＦＢＣシステムに前記ＦＢＣデータを送信する工程と、
前記ＦＢＣシステムを用いて、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行う工程と、
前記ＦＢＣシステムを用いて、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する工程と、
前記テスタを用いて前記試験項目毎に試験を行う工程において、前記試験項目のうち所定のものに対しては、前記テスタがこの試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了する工程とを備えることを特徴とする半導体記憶装置の不良救済判定方法。In a method for performing a test for each of a plurality of test items on a semiconductor memory device having a redundant circuit and determining whether or not defect repair is possible,
Using a failure analysis device, after completion of a test performed for each of the plurality of test items, performing a repair determination collectively based on the failure information, and generating address information for replacing the defective portion with the redundant circuit;
Test the semiconductor memory device for each test item using a tester, measure the number of defective bits for each segment, and calculate the number of defects in the segment by using the defect information obtained by the test for each test item. Creating FBC data compressed into the information shown ;
Transmitting the FBC data from the tester to an FBC system independent of the failure analysis device;
Using the FBC system, based on the FBC data accumulated through a plurality of the test items , detecting the number of defects existing in a plurality of defect levels asynchronously with the tester and classifying the defect levels When,
Using the FBC system to compare the number of defects at each defect level with the number of spares that can be replaced with the redundant circuit, and determine whether or not defect repair is possible for each defect level asynchronously with the tester ;
In the step of performing a test for each test item using the tester, for the predetermined one of the test items, the defect analysis device generates the defect information created by the tester performing a test on the test item. And determining whether defect repair is possible for the test item, and determining that failure repair is impossible, the step of ending the test at this stage is provided. .
第１の不良レベルの判定基準と、前記第１の不良レベルにおける判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
前記第１の不良レベルよりも下位の第２の不良レベルの判定基準と、前記第２の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
… …
第ｎ−２の不良レベルよりも下位の第ｎ−１の不良レベルの判定基準と、前記第ｎ−１の不良レベルの判定セグメント内に存在する不良ビット数とを比較し、この不良ビット数が前記判定基準以上である場合に前記判定セグメント毎に不良数をカウントし、
第ｎ−１の不良レベルよりも下位の第ｎの不良レベルのセグメント内に存在する不良ビット数を、この第ｎの不良レベルの不良数とすることを特徴とする請求項１記載の半導体記憶装置の不良救済判定方法。The step of classifying the defect levels is to detect the number of defects for every n (n is an integer of 2 or more) defect levels set according to the structure of the semiconductor memory device,
The determination criterion of the first defect level is compared with the number of defective bits existing in the determination segment at the first defect level. If the number of defective bits is equal to or greater than the determination criterion, the defect is determined for each determination segment. Count the number,
The determination standard of the second defect level lower than the first defect level is compared with the number of defective bits existing in the determination segment of the second defect level, and the number of defective bits is equal to or greater than the determination criterion. And count the number of defects for each judgment segment,
……
The determination criterion of the (n−1) th defect level lower than the (n−2) th defect level is compared with the number of defective bits existing in the determination segment of the (n−1) th defect level, and this number of defective bits is compared. Counts the number of defects for each judgment segment when is equal to or greater than the judgment criterion,
The number of defective bits existing in the lower of the failure level of the n segment than the n-1 of the failure level, the semiconductor according to claim 1 Symbol mounting, characterized in that the number of failures failure level of the n-th Defect relief determination method for storage device.
前記第１の不良レベルの不良数と、この第１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第１の不良レベルで救済可と判断し、
前記第１の不良レベルで救済可と判断した場合、前記第２の不良レベルの不良数と、この第２の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第２の不良レベルで救済可と判断し、
… …
前記第ｎ−２の不良レベルで救済可と判断した場合、前記第ｎ−１の不良レベルの不良数と、この第ｎ−１の不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎ−１の不良レベルで救済可と判断し、
前記第ｎ−１の不良レベルの不良数と、この第ｎの不良レベルの救済処理単位内における置換可能なスペア数とを比較し、前記不良数が前記スペア数を超えている場合は救済不可と判断し、前記不良数が前記スペア数以下である場合は第ｎの不良レベルで救済可と判断することを特徴とする請求項２記載の半導体記憶装置の不良救済判定方法。The step of determining whether or not defect repair is possible is to determine whether or not defect repair is possible for every n defect levels.
The number of defects at the first defect level is compared with the number of spares that can be replaced in the repair processing unit at the first defect level, and if the number of defects exceeds the number of spares, it is determined that repair is not possible. If the number of defects is less than or equal to the number of spares, it is determined that the repair is possible at the first defect level,
When it is determined that repair is possible at the first defect level, the number of defects at the second defect level is compared with the number of spares that can be replaced in the repair processing unit at the second defect level, and the number of defects is compared. If the number of spares exceeds the number of spares, it is determined that repair is not possible, and if the number of defects is less than or equal to the number of spares, it is determined that repair is possible at the second defect level,
……
When it is determined that the repair is possible at the n-2th defect level, the number of defects at the n-1th defect level and the number of spares that can be replaced within the unit for the repair process at the n-1th defect level are: In comparison, if the number of defects exceeds the number of spares, it is determined that repair is not possible, and if the number of defects is less than or equal to the number of spares, it is determined that repair is possible at the n-1th defect level,
The number of defects at the (n-1) th defect level is compared with the number of spares that can be replaced in the repair processing unit at the nth defect level. If the number of defects exceeds the number of spares, the repair is not possible. 3. The method according to claim 2 , wherein if the number of defects is equal to or less than the number of spares, it is determined that repair is possible at the nth defect level.
複数の前記試験項目毎に行われる試験が終了した後に、不良情報に基づき一括して救済判定を行い、不良箇所を前記冗長回路に置き換えるアドレス情報を生成する不良解析装置と、
前記半導体記憶装置に前記試験項目毎に試験を行い、セグメント毎の不良ビット数を測定して、前記試験項目毎の試験により得られた前記不良情報を前記セグメント内の不良数を示す情報に圧縮したＦＢＣデータを作成するテスタと、
前記テスタから前記ＦＢＣデータを与えられ、複数の前記試験項目を経て蓄積された前記ＦＢＣデータに基づき、前記テスタと非同期で複数の不良レベルに存在するそれぞれの不良数を検出して不良レベルの分類を行い、各々の不良レベルの不良数と、前記冗長回路に置換可能なスペア数とを比較して、前記テスタと非同期で不良レベル毎に不良救済の可否を判断する、前記不良解析装置とは独立したＦＢＣシステムとを備え、
前記テスタは、前記試験項目のうち所定のものに対しては、この試験項目の試験を行って作成した前記不良情報を前記不良解析装置に送信し、この試験項目における不良救済の可否を判断し、不良救済が不可であると判断した場合この段階で試験を終了することを特徴とする半導体記憶装置の不良救済判定装置。In a device that performs a test for each of a plurality of test items on a semiconductor memory device having a redundant circuit, and determines whether or not defect repair is possible,
A failure analysis device that performs repair determination collectively based on failure information after a test performed for each of the plurality of test items is completed, and generates address information that replaces the defective portion with the redundant circuit;
The semiconductor memory device is tested for each test item, the number of defective bits for each segment is measured, and the defect information obtained by the test for each test item is compressed into information indicating the number of defects in the segment. A tester for creating the FBC data,
Classification of defect levels by detecting the number of defects present at a plurality of defect levels asynchronously with the tester based on the FBC data accumulated through the plurality of test items given the FBC data from the tester The failure analysis device that compares the number of failures at each failure level with the number of spares that can be replaced with the redundant circuit, and determines whether failure repair is possible for each failure level asynchronously with the tester. With an independent FBC system,
The tester transmits, for a predetermined one of the test items, the failure information created by performing a test of the test item to the failure analysis apparatus, and determines whether or not failure repair is possible for the test item. A semiconductor memory device defect remedy judging device characterized in that when it is judged that defect remedy is impossible, the test is terminated at this stage .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000018783A JP4034489B2 (en) | 2000-01-27 | 2000-01-27 | Defect relief determination method and apparatus for semiconductor memory device |
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| JP2000018783A JP4034489B2 (en) | 2000-01-27 | 2000-01-27 | Defect relief determination method and apparatus for semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210097A JP2001210097A (en) | 2001-08-03 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000018783A Expired - Fee Related JP4034489B2 (en) | 2000-01-27 | 2000-01-27 | Defect relief determination method and apparatus for semiconductor memory device |
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| Country | Link |
|---|---|
| JP (1) | JP4034489B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3834008B2 (en) | 2003-03-19 | 2006-10-18 | 株式会社東芝 | Failure analysis apparatus, failure analysis method, and failure analysis program |
-
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| JP2001210097A (en) | 2001-08-03 |
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