JP4018167B2

JP4018167B2 - Printer clock control device

Info

Publication number: JP4018167B2
Application number: JP29952995A
Authority: JP
Inventors: 尚久鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-11-17
Filing date: 1995-11-17
Publication date: 2007-12-05
Anticipated expiration: 2015-11-17
Also published as: JPH09141974A

Description

【０００１】
【産業上の利用分野】
本発明は、少なくともプリンタ制御を行うＣＰＵとリフレッシュが必要なメモリ媒体を備え、印字状態に基づいて省電力制御を行うプリンタクロック制御装置に関するものである。
【０００２】
【従来の技術】
従来、プリンタの省電力化は大電力を消費するアクチエータ及び印字の駆動系と電力供給系のＤＣ・ＤＣコンバータの効率アップによる印字時の省電力に主眼がおかれていたが、近年はさらに非印字時でのより厳しい省電力化への要求と相反する即応性への対応が求められている。
【０００３】
具体的には、プリンタ内蔵タイプのワープロ及びノート型パーソナルコンピュータ（ＰＣ）等においては、プリンタオフモードであっても、プリンタステータス情報へのアクセス可能なシステムの要求や、電池駆動時の重要スペックであるサスペンドとよばれる省電力中断モードの保存時間に対する長時間保持要求がある。
【０００４】
また、ＰＣ用の外部プリンタとしては、オンディマンドでの双方向ステータス交信等が要求されており、省電力モードであっても即時交信可能なプリンタシステムが求められている。
【０００５】
さらに、全世界的な資源に対するセーブエネルギへの要求と相俟って、印字時の省電力化だけでなく、プリンタオフ時、待機時及びサスペンド時のロジック系の省電力化等の非印字時のプリンタ省電力に対するきめ細かな省電力制御と、これに伴う構造の複雑化及び肥大化、コストアップ等が大きな課題となっている。
【０００６】
上記非印字省電力時の双方向交信ハンドリングにおいては、プリンタステータス等の受け渡し時は電源供給したまま、擬似的にプリンタＣＰＵをホルトしておいて、インタフェースのレジスタのみがアクセス可能にし、ＰＣ側からのコマンド発行時には割り込みにてホルト解除して、即時応答可能にするのが一般的であり、平易な構成で即時交信も可能という利点もあるが、クロック及びＣＰＵ及び周辺回路等を常に実動作可能な状態に維持する必要があり、現状では非印字時の消費電流に対して大幅な低減を求められている。
【０００７】
上記サスペンドモードには、ＲＡＭとＣＰＵの保持情報を必要なロジック系の電源を供給することで行う方法と、ＲＡＭとＣＰＵ等の保持情報を不揮発生メモリまたはハードディスク等の記憶保持ディバイスに待避して、サスペンド中の供給電源を停止し再開時にアップロードするという方法が知られている。
【０００８】
後者のサスペンド方法によれば、供給電源をカットするため省電力的には有利であるが待避用の不揮発性メモリあるいはディバイスが必要となり、またサスペンドへの移行及び再開時の時間が非常に長くかかるという問題もある。
【０００９】
一方、前者のサスペンド方法によれば、電源を供給しておくため省電力的には不利であるが、移行に必要なディレイ時間が不要で、余分な待避メモリがいらない点で有利である。
【００１０】
従って、後者のサスペンド方法でなおかつサスペンド時にＲＡＭリフレッシュが必要な場合の省電力システムに関して、より簡単な構造で省電力効果の高いプリンタシステム制御が求められている。
【００１１】
このロジック系の省電力化に対し、従来は、ＣＰＵのクロックを２種類用意してＣＰＵへの負荷に基づいてＣＰＵへの供給クロックを切り替えることによって、省電力化を実現するか、あるいはさらにロジックの省電力を実現するために部分的あるいはプリンタ全体のロジック供給電源を停止する方法がとられていた。
【００１２】
また、近年、ＣＰＵの周辺回路でＡＳＩＣ等の高密度集積化が進んでいるが、ロジックの省電力化のための機能強化によってコスト軽減とならないケースが発生しているめ、単純な構造でコストも安くさらに省電力効果の高いクロック制御システムが求められている。
【００１３】
【発明が解決しようとする課題】
上記非印字時のプリンタ省電力制御において、従来例では一般に以下の（１）〜（３）ような方法が知られており、そこには以下に示す問題点が個々に存在していた。
【００１４】
（１）発振クロックを高周波数及び低周波数の２種類以上有し、印字等のＣＰＵに負荷がかかる場合には、高周波数を選択し、省電力及びサスペンド時などのＣＰＵ負荷がない場合は低周波数を個々に選択し、選択されたクロックで個々に分散ＲＡＭリフレッシュを行うクロック供給選択及び制御で非印字時の省電力を行う方法によれば、ＣＰＵへのクロック入力を停止しても内部回路がクロックに同期してほとんど動作しているため省電力効果が得られないばかりでなく、低周波数クロック選択時におけるＣＰＵ動作も想定しているため低周波数のクロックでさえ極端に低い周波数を選択できずかえって省電力効果が期待できない。
【００１５】
また、２種類どちらかのクロックを停止しながらＲＡＭをリフレッシュする場合には、クロック別にリフレッシュ回路を個々に持ち周波数別に切り替えるか、リフレッシュ回路の入力切り替えとクロックの調停回路が新たに必要となり、回路的にも負担が大きくなっていた。
【００１６】
さらに、クロックをオフする場合には停止している状態での発振モジュールが消費する電流が大きいという問題もあり、発振モジュール系の電源を単独でオフするためのドライブ回路及び信号が必要があった。
【００１７】
また、水晶振動子及びセラミック振動子等の振動子を直接ドライブする場合には振動子をドライブしてから安定するまでのウエイト時間が必要となり、この時間を得るために特別なタイマカウンタが新たにクロック各々に必要となる等の問題点があった。
【００１８】
（２）プリンタ専用の省電力用ＣＰＵをプリンタ制御ＣＰＵとは別にもって省電力制御する方法によれば、非常に細かい制御が可能であり省電力も優れるが、さらに、ＲＡＭのリフレッシュ回路、クロック選択回路等が必要となり、規模が大きくなりコスト的にも不利となる問題点があった。
【００１９】
（３）プリンタロジックのうち情報保持の必要無い回路ブロックに対して供給電源をオフする方法によれば、供給電源をオフする部分は効果があるが、実質的には（１）及び（２）のような構成がそれぞれ別に必要で、この場合には電源供給オフの部分とオンの部分とが存在し、これらがバス等で直結されていると電源供給オンの部分からオフの部分へのリーク等が発生し、このための個別のリーク対策が必要であった。
【００２０】
本発明は、上記の問題点を解消するためになされたもので、非常に簡単な回路構成で、ＣＰＵ駆動及びＲＡＭのリフレッシュを確実に行える仕組みを提供することである。
【００２１】
【課題を解決するための手段】
本発明に係るプリンタクロック制御装置は、以下の特徴的構成を備える。
所定周期でリフレッシュされるＲＡＭと、前記ＲＡＭを介してプリンタ本体を制御するＣＰＵとを備え、独立した電源からの電源供給状態を省電力制御するプリンタクロック制御装置において、前記ＣＰＵに対してリセット信号を発生するリセット発生手段と、前記ＣＰＵを駆動する第１のクロックを供給する第１の発振手段と、カウント値を発生するリフレッシュカウンタ手段と、前記リフレッシュカウンタ手段を駆動する第２のクロックを供給する第２の発振手段と、前記ＣＰＵに対する前記第１の発振手段からの第１のクロックの供給／停止を切り替えるクロック切替え手段と、前記第２の発振手段が起動した時になされる第１の通知により動作を開始し、前記リフレッシュカウンタ手段によるカウント値と設定された第１のタイムアウト値とを比較して第１のタイムアウトタイミングを検出する第１の比較手段と、前記第２の発振手段の起動中に前記第１の発振手段が起動した時になされる第２の通知により動作を開始し、前記リフレッシュカウンタ手段によるカウント値と設定された第２のタイムアウト値とを比較して第２のタイムアウトタイミングを検出する第２の比較手段と、前記第１および第２の発振手段を用いて前記リフレッシュカウンタ手段からの要求に基づいて第１のリフレッシュタイミング信号を生成する第１のリフレッシュタイミング発生手段と、前記第２の発振手段のみを用いて前記リフレッシュカウンタ手段からの要求に基づいて第２のリフレッシュタイミング信号を生成する第２のリフレッシュタイミング発生手段と、前記第１または第２のリフレッシュタイミング信号を前記ＲＡＭに対するリフレッシュタイミングとして切り替え可能なＲＡＭアクセス切替え手段と、クロック制御手段とを具備し、前記クロック制御手段が、前記プリンタ本体がオフ時には、前記第１および第２の発振手段を停止し、前記プリンタ本体がオフからオンへ遷移すると、前記第２の発振手段のみを起動して、該第２の発振手段により前記リフレッシュカウンタ手段及び前記第２のリフレッシュタイミング発生手段を駆動し、該リフレッシュカウンタ手段からの要求に基づいて該第２のリフレッシュタイミング発生手段で生成される前記第２のリフレッシュタイミング信号により前記ＲＡＭをリフレッシュするように前記ＲＡＭアクセス切替え手段を制御し、前記第１の比較手段に前記第１の通知を行なって前記第１のタイムアウトタイミングの検出を開始させ、前記第１の比較手段による前記リフレッシュカウンタ手段のカウント値と前記第１のタイムアウト値との比較により当該第１のタイムアウトタイミングが検出されると、前記第１の発振手段を起動して、前記第１のリフレッシュタイミング発生手段を駆動し、前記リセット信号を出力させるように前記リセット発生手段を制御し、前記ＣＰＵに対して前記第１のクロックを供給するように前記クロック切替え手段を切り替え制御し、さらに、前記第２の比較手段に前記第２の通知を行なって前記第２のタイムアウトタイミングの検出を開始させ、前記第２の比較手段による前記リフレッシュカウンタ手段のカウント値と前記第２のタイムアウト値との比較により当該第２のタイムアウトタイミングが検出されると、該リフレッシュカウンタ手段からの要求に基づいて前記第１のリフレッシュタイミング発生手段で生成される前記第１のリフレッシュタイミング信号により前記ＲＡＭをリフレッシュするように前記ＲＡＭアクセス切替え手段を制御し、前記リセット信号の出力を解除させるように前記リセット発生手段を制御することを特徴とする。
【００３５】
【実施例】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００３６】
図１は、本発明に係るプリンタクロック制御装置を適用可能なプリンタ付きのラップトップ型パーソナルコンピュータ（以下ホストと略す）の外観構成を示す斜視図である。
【００３７】
この図に示すように、本実施例におけるパソコンは装置本体１００１、キーボード１００２、表示部１００３を備える上カバー１００４、およびプリンタＰＲ等の各部によって構成される。
【００３８】
そして、上カバー１００４は、装置本体１００１に対して、その後縁の両端に設けられたヒンジ１００４ａを介して回動自在にとりつけられている。これにより本装置の使用時には上カバー１００４は、その回動によって表示部１００３が見易くなる位置まで開けられ、また、不使用時は閉じられてカバーとして機能することができる。表示部１００３の表示素子としては、薄くできるため液晶表示装置が用いられる。
【００３９】
図２，図３は、図１に示したホストとプリンタとの制御構成を説明するための概略ブロック図であり、図２がホスト側の制御構成に対応し、図３がプリンタ側の制御構成に対応する。以下、構成および動作について説明する。
【００４０】
まず、ホストにおいては、主制御を司っているのが中央処理装置（ＣＰＵ）１であり、ＢＩＯＳＲＯＭ（Basic Input Output SystemROM）２に格納されたプログラムに基づき基本的なディバイスへの制御を行う。さらに、ＣＰＵ１は、フロッピィーディスク（ＦＤＤ）３やハードディスク（ＨＤＤ）４からフロッピィーディスクコントローラ（ＦＤＣ）５やハードディスクコントローラ（ＨＤＣ）６を経由してアプリケーションプログラムを読み出し、システムメモリ（ＲＡＭ）７を利用してプログラムの実行を行う。
【００４１】
このとき、画面の表示方法としてはＬＣＤコントローラ（ＬＣＤＣ）８，ＶＲＡＭ２５を介して液晶表示装置（ＬＣＤ）９にキャラクタ並びにグラフィックの表示を行い、キーボード１０（ＫＢ）からのキー入力はキーボードコントローラ（ＫＢＣ）１１を経由して行われる。
【００４２】
ここで、数値演算プロセッサ（ＦＰＵ）１２はＣＰＵ１に対し数値演算処理のサポートを行うものである。また、リアルタイムクロック（ＲＴＣ）１３は現時点の時間経過を示すもので専用バッテリＢ１によりシステム全体の電源が切られた状態においても時間カウント可能である。
【００４３】
ＤＭＡコントローラ（ＤＭＡＣ）１４はメモリ−メモリ間、メモリ−Ｉ／Ｏ間、Ｉ／Ｏ−Ｉ／Ｏ間において高速データの転送を行うため、ＣＰＵ１の介在なしで直接データ転送を行う。
【００４４】
割り込みコントローラ（ＩＲＱＣ）１５は各Ｉ／Ｏからの割り込みを受け付け、優先順位に従って割り込み処理を行う。タイマ（ＴＩＭＥＲ）１６は、数チャネルのフリーラニングタイマを持ち、種々の時間管理を行う。その他外部につながる、シリアルインタフェース（ＳＩＯ）１７、拡張ポート（ＰＯＲＴ）１８Ａや、ユーザに動作状況を伝達するＬＥＤ１８Ｂ等を含むポート／表示部１８が配置されている。
【００４５】
一般のパソコンが上記の各制御に加えて、ノートブック型パーソナルコンピュータ（パソコン）においては、ＡＣアダプタ１９，２次電池２０の少なくとも２電源に対する必要性が有り、特に電池使用時の省電力が必要になり、以下の構成を有する。
【００４６】
ＥＬインバータ回路のオンオフ・ＦＤＤ３への電源供給・ＨＤＤ４への電源供給・プリンタオフ・ＲＡＭ７およびＶＲＡＭ２５以外のディバイスへの電源供給の各時間制御や、ＣＰＵ等のＣＬＯＣＫ制御、サスペンド・レジューム時の電源制御手順等を制御するホストパワーマネージメント部（ホストＰＭ部）２９と、ホストＰＭ部２９の指示信号によりＲＡＭ７およびＶＲＡＭ２５をサスペンド時とメインＣＰＵ１のクロック動作時とで切り替えてリフレッシュするためのリフレッシュコントローラ３０と、２次電池２０をチャージしながらホスト側も駆動可能なチャージ回路２２よりなる。なお、２１は可変電圧回路で、ＡＣ／ＤＣ変換された電圧を、所定の電圧レベルに変換する。２４は切替え回路で、ホストＰＭ部２９の指示により、ＡＣアダプタ１９からの電源供給と２次電池２０からの電源供給との電源系統を切り替える。２６はセット／リセットスイッチ、２７はクロック源で、ホストＰＭ部２９にクロックを供給する。また、チャージ回路２２は、ＡＣアダプタ１９が接続されていることを検知して、２次電池２０の電圧Ｖｂをモニタしながら充電制御を行える機能を備えている。
【００４７】
プリンタは、ホストに対して汎用の双方向を含むパラレルインタフェース部（プリンタＩＦ部）２８で繋がっており、Ｉ／Ｏポートのレジスタレベルでデータ送受信を行い、イメージ的にはあたかも外部プリンタを内蔵した形式である。以下、図３を参照してプリンタ５０側の制御構成について説明する。
【００４８】
図３において、ＣＰＵ−Ｐ５１はプリンタ部の主制御をなすマイクロプロセンサ形態のＣＰＵであり、プリンタコントロール＆ステータスポート部のＰＳＴ／ＩＯレジスタを介してホスト側からアクセス可能なＰＳＴ／ＩＯレジスタとの間でプリンタのステータス情報やエミュレーション設定の情報授受を行い、この状態設定に基づきホスト側から後述のパラレルＩＦアダプタ部のＰＩＯ／ＩＯレジスタを介して得られるプリンタコマンドやデータに従って所望の状態処理及び印字処理を後述のＲＯＭ−Ｐ５２にあらかじめマイクロコード化して格納されたプログラムやデータによりＣＰＵ−Ｐ５１上のデバイス，レジスタ，メモリを用いて行う。
【００４９】
ＲＯＭ−Ｐ５２はＣＰＵ−Ｐ５１が実行する記録制御手順及び印字制御手順等に対応したプログラム，キャラクタジェネレータ（ＣＧ），その他のテーブル及びデフォルト値等の固定データを格納するＲＯＭ（リードオンリーメモリ）である。ＴＩＭＥＲ１−Ｐ５３は紙送りモータ（ＦＭ）５５，インクジェットのヘッド５７のヒータ５６等の駆動相時間及びその他の時間タイミングを得るためのタイマで、ＲＴＣ−Ｐ５８は回復動作の経過時間を知るためのＲＴＣ（リアルタイムクロック）である。
【００５０】
また、複合制御ＵＮＩＴ５９は、ＩＦ転送制御，省電力制御，ＲＡＭアクセス制御，プリンタコントロール＆ステータス制御，プリンタポート制御等から構成され、この内ＲＡＭアクセス制御，プリンタコントロール＆ステータス制御，省電力制御等はＣＰＵ−Ｐ５１の制御によらずＣＰＵ−Ｐ５１のクロック停止及びホルト中であっても独立した制御が可能であり、以上の構成がＣＰＵ−Ｐ５１のＢＵＳを介して接続されている。
【００５１】
ＲＡＭ−Ｐ６０はＲＡＭ（ランダムアクセスメモリ）で、レジスタとして用いるワーク領域、１ライン分の印字データを格納するためのラインバッファ，ドットに再展開されたドット展開バッファ，パラレルＩＦからのＩＮＰＵＴバッファ，エミュレーション情報記録等の領域を有し、複合制御ＵＮＩＴ５９との間をＲＡＭｂｕｓによって接続され、複合制御ＵＮＩＴ５９のＲＡＭ制御部によりＲＡＭ−Ｐ６０が後述するＣＰＵ−Ｐ５１をはじめ複数の制御部からのアクセスが可能となっている。複合制御ＵＮＩＴ５９からは各プリンタ駆動制御信号が出力され、ＦＭ駆動回路６１，ＣＭ駆動回路６２，ヘッドドライバ６３，ヒータドライバ６４ではＦＭ５５，ＣＭ６５，ヘッド５７，ヒータ５６等の駆動レベルに変換し、プリンタのＦＭ５５，ＣＭ６５，ヘッド（ＢＪヘッド）５７，ヒータ５６の各部が駆動される。
【００５２】
なお、省電力制御信号として複合制御ＵＮＩＴ５９からＶｃｃ１Ｐ−ｏｆｆ，Ｖｃｃ２Ｐ−ｏｆｆ，Ｖｐ−ｏｆｆの電源コントロール信号と、入力信号としてＰｒｉｎｔｅｒ−ｏｆｆ，プリンタセンサ類，操作パネルＳＷ、出力信号として操作パネルのＬＥＤ駆動信号等を持つ。このうちＰｒｉｎｔｅｒ−ｏｆｆ信号のアクティブからインアクティブの変化のみによってＶｃｃ１−Ｐの電源供給がなされて、複合制御ＵＮＩＴ５９，ＣＰＵ−Ｐ５１，ＲＡＭ−Ｐ６０のみに電源供給が可能となる。また、Ｖｃｃ１Ｐ−ｏｆｆはＰｒｉｎｔｅｒ−ｏｆｆ信号をプリンタの駆動状況に合わせて、変更したｏｆｆタイミングでＶｃｃ１Ｐなる電源を切ることが可能となっている。
【００５３】
すなわち、ヘッド５７がキャップオープン状態で電源が切れてしまい、障害を及ぼすことがないのである。
【００５４】
なお、図中において、６５は操作パネルである。
【００５５】
図４は、図３に示した複合制御ＵＮＩＴ５９の構成を説明する図である。
【００５６】
この図に示すように、機能ブロックとしては、主としてホスト側からのＩＦアダプタとして機能するパラレルＩＦアダプタ５９−１、パラレルＩＦアダプタ５９−１を介してＲＡＭ−Ｐ６０のｉｎｐｕｔ−ｂｕｆｆｅｒ上にパラレルデータの格納を行うＩＦデータ取り込み制御部５９−２、主としてホスト側から直接プリンタの状態を確認コントロールするためのプリンタコントロール＆ステータスポート部５９−１−１、ＲＡＭ−Ｐ６０のリフレッシュタイミングを発生するリフレッシュ制御部５９−６、ＲＡＭ−Ｐ６０上の１ラインドット展開データを読み出してＢＪヘッド５７を駆動印字しつつ合わせてキャリアの相励磁も制御するＢＪヘッド＆ＣＭ制御部５９−４と、ＦＭ，ヒータ，ＬＥＤ等を駆動するプリンタポート制御部５９−５と、ＩＦデータ取り込み制御部５９−２とリフレッシュ制御部５９−６とＢＪヘッド＆ＣＭ制御部５９−４とＣＰＵ−Ｐ５１の４つのアクセス要求に対して優先度別にアクセス権を持つＲＡＭアクセス制御部５９−３と、省電力制御を行うプリンタＰＭ部５９−７で構成される。
【００５７】
省電力制御については後述するがＣＰＵ−Ｐ５１をホルト状態で供給クロックを停止させる低消費電力モードからの通常処理状態への復帰は、プリンタＰＭ部５９−７で集中して管理される各種割り込みによってもたらされ、ＣＰＵ−Ｐ５１を復帰させる条件が整った後、割込みＩＮＴとして出力されＣＰＵ−Ｐ５１は再開して処理を行う。
【００５８】
図５は、本発明の第１実施例を示すプリンタクロック制御装置の構成を説明するブロック図であり、図４と同一のものには同一の符号を付してある。以下、構成および動作について説明する。
【００５９】
図において、Ｘ１は主としてＣＰＵ−Ｐ５１へのクロック供給用の水晶発振子で、第１発振回路１００に接続されて、ロジック駆動レベルに変換され方形波信号として出力されるが、制御機能モジュール２００から送出されるＸ１オンオフ信号Ｘ１ｏｎ／ｏｆｆにより発振の源振を動作・停止可能となっている。
【００６０】
クロック切替回路１０７は制御機能モジュール２００から送出されるＣＰＵクロック切替信号に基づいて、第１発振回路１００からのクロック信号をＣＰＵ−Ｐ５１に対して送出すべきクロック信号の送出・停止が制御可能となっている。
【００６１】
ＣＰＵ−Ｐ５１は、機能状態遷移をＣＰＵクロック，ＣＰＵリセット，ＣＰＵレジスタ保持モードオン，外部割り込みによって以下の如く動作する。
【００６２】
ＣＰＵレジスタ保持モードオン信号はＣＰＵ−Ｐ５１の内部レジスタをクロック供給なしでも保持できる機能を提供するものであり、後述するＳＬＥＥＰ時及びＳＵＳＰＥＮＤ時に用いる。
【００６３】
なお、制御機能モジュール２００は、プログラム群としてのＲＯＭとそれを実行するプロセッサとして構成されたものであっても良いし、全てを論理回路で構成されたＡＳＩＣで構成されたものであってもよい。また、ＣＰＵ−Ｐ５１を復帰可能なクロック停止状態に移行させる機能以外の機能要素をハードウエアロジックで構成してもよい。
【００６４】
ＣＰＵリセットはＣＰＵ−Ｐ５１をハードリセットする機能を提供するもので、前段のＯＲ回路１０８では制御機能モジュール２００からのＣＰＵリセット信号と外部リセット信号との論理ＯＲを用いてどちらのリセット入力に対してもＣＰＵ−Ｐ５１にハードリセットがかかる構成となっている。
【００６５】
なお、制御機能モジュール２００は、別構成のリフレッシュタイミング発生用のリフレッシュカウンタ１０４の信号を比較した第１比較回路１０２の出力を利用した制御としてリセット発生を制御しており、ＣＰＵ−Ｐ５１へのリセット信号発生においては、リセットタイミング発生用のトリガー（タイムアウト１）に基づくＣＰＵリセットをＯＲ回路１０８を介してＣＰＵ−Ｐ５１にリセットをかける構成となっている。
【００６６】
外部割り込みとして一般的なのは、ＣＰＵに対するハードウエア割込みで、ＳＬＥＥＰモードからの復帰トリガーとして用いられる。ＣＰＵクロックはＣＰＵ動作に必要なクロックを供給するためのものであるが、上述の如く他信号との組み合わせにおいて、特にＣＰＵレジスタ保持モードオン後のクロックを停止させ、ＳＬＥＥＰ時及びＳＵＳＰＥＮＤ時のＣＰＵ内部レジスタ保持の用途に用いられる。
【００６７】
Ｘ２は水晶発振子で、プリンタにおいて、ＣＰＵ−Ｐ５１が主としてその作業領域メモリとして用いるＤＲＡＭ（ＲＡＭ−Ｐ）６０用のリフレッシュトリガー発生用のリフレッシュカウンタ１０４へのクロック供給用のクロックを発生させる。該水晶発振子Ｘ２は、第２発振回路１０１に接続されて、ロジック駆動レベルに変換され方形波信号として出力されるが、制御機能モジュール２００からのＸ２オンオフ信号Ｘ２ｏｎ／ｏｆｆにより発振の源振を動作・停止可能となっている。引き続くリフレッシュカウンタ１０４は以下の用途に用いられる。
【００６８】
図５に示す水晶発振子Ｘ２系の発振系のみが動作している場合、すなわち、サスペンド（ＳＵＳＰＥＮＤ）時等において、リフレッシュカウンタ１０４はＤＲＡＭ６０のリフレッシュに対する周期的リフレッシュトリガーと、第２リフレッシュタイミング発生回路１０５によるリフレッシュタイミング及び制御信号を発生される。
【００６９】
一方、水晶発振子Ｘ１及び水晶発振子Ｘ２が両者とも動作している場合、すなわち、通常のＲＥＡＤＹ時において、リフレッシュカウンタ１０４はＤＲＡＭ６０のリフレッシュに対する周期的リフレッシュトリガーのみとして用いられる。
【００７０】
また、水晶発振子Ｘ２のみの発振系が停止状態から動作状態へ変化する場合、すなわち、制御機能モジュール２００から送出されるリフレッシュカウンタ動作１により、第１比較回路１０２が動作してタイムアウト１（Timeout １）が終了する間においては、リフレッシュカウンタ１０４のカウント値は比較カウンタ値として用いられる。
【００７１】
さらに、水晶発振子Ｘ２の発振系が動作状態で、かつ水晶発振子Ｘ１の発振系が停止状態から動作状態へ変化する場合、すなわち、制御機能モジュール２００から送出されるリフレッシュカウンタ動作２により、第２比較回路１０３が動作して、タイムアウト２（Timeout ２）が終了する間においては、リフレッシュカウンタ１０４のカウント値は比較カウンタ値として用いられる。
【００７２】
なお、第１比較回路１０２は制御機能モジュール２００から送出されるリフレッシュカウンタ動作１（第１のリフレッシュカウント値）とリフレッシュカウンタ１０４のカウント値とを比較してタイムアウト１を制御機能モジュール２００に対して送出する。該タイムアウト信号は水晶発振子Ｘ２の発振系が安定な動作可能にするために必要な時間を確保するためのもので、不安定な発振条件であっても十分に時間を確保可能なように第１比較回路のカウント数（リフレッシュカウンタ動作１）は設定されている。
【００７３】
一方、第２比較回路１０３は制御機能モジュール２００から送出されるリフレッシュカウンタ動作２（第２のリフレッシュカウント値）とリフレッシュカウンタ１０４のカウント値とを比較してタイムアウト２を制御機能モジュール２００に対して送出する。該タイムアウト信号は水晶発振子Ｘ１の発振系が安定な動作可能にするために必要な時間を確保するためのもので、不安定な発振条件であっても十分に時間を確保可能なように第２比較回路のカウント数（リフレッシュカウンタ動作２）は設定されている。
【００７４】
ＲＡＭアクセス切替回路１１０では制御機能モジュール２００から送出されるリフレッシュモード切替信号の有無に基づいて、ノーマルモード（信号レベル＝”Ｈ”）の場合は、ＤＲＡＭアクセスタイミングとしてリフレッシュタイミング１を選択し、スロウリフレッシュモード（信号レベル＝”Ｌ”）の場合はＤＲＡＭアクセスタイミングとしてリフレッシュタイミング２が選択される。
【００７５】
なお、実際にはノーマルモード時は、通常、制御機能モジュール２００の遷移モードでＲＥＡＤＹと呼ばれる状態でＣＰＵ−Ｐ５１が実動作状態のため、通常はＤＲＡＭアクセスタイミングとしてＣＰＵ−Ｐ５１からのアクセスが選択されているが、不図示の選択信号により周期的なリフレッシュが必要な場合だけ、リフレッシュタイミング１が選択される。
【００７６】
制御機能モジュール２００はスリープ要求，サスペンド，パワーオフ，プリンタオフ，タイムアウト１，タイムアウト２，外部割り込み等の入力信号をトリガーにして、図６に示す８通りの状態モードを遷移すると共に、各々の遷移モードに応じて、Ｘ１オン，Ｘ２オン，リフレッシュモード切替，ＣＰＵレジスタ保持オン，リフレッシュカウンタ動作１，リフレッシュカウンタ動作２，ＣＰＵクロック切替，ＣＰＵリセットの各々の出力信号を設定する。
【００７７】
以下、本実施例と第１〜第７の発明の各手段との対応及びその作用について図５等を参照して説明する。
【００７８】
第１の発明は、所定周期でリフレッシュされるＤＲＡＭ６０と、前記ＤＲＡＭ６０を介してプリンタ本体を制御するＣＰＵ５１とを備え、独立した電源からの電源供給状態を省電力制御するプリンタクロック制御装置において、前記ＣＰＵに対してリセット信号を発生するリセット発生手段と、前記ＣＰＵを駆動する第１のクロックを供給する第１の発振手段（水晶発振子Ｘ１，第１の発振回路１００）と、前記ＲＡＭに対するリフレッシュのタイミング信号を発生するリフレッシュカウンタ手段（リフレッシュカウンタ１０４）と、前記リフレッシュカウンタ手段を駆動する第２のクロックを供給する第２の発振手段（水晶発振子Ｘ２，第２発振回路１０１）と、前記第１または第２の発振手段からの第１または第２のクロックを前記ＲＡＭに対するリフレッシュクロックとして出入力系統を切り替え可能なＲＡＭアクセス切替え手段（ＲＡＭアクセス切替え回路１１０）と、前記ＣＰＵに対する前記第１の発振手段からの第１のクロックの入力状態を供給／停止を切り替えるクロック切替え手段（クロック切替え回路１０７）と、前記第１の発振手段の起動中に、前記リフレッシュカウンタ手段によるカウント値と設定された第１のタイムアウト値とを比較して第１のタイムアウトタイミングを検出する第１の比較手段（第１比較回路１０２）と、前記第１および第２の発振手段の双方起動中に、前記リフレッシュカウンタ手段によるカウント値と設定された第２のタイムアウト値とを比較して第２のタイムアウトタイミングを検出する第２の比較手段（第２比較回路１０３）と、前記第１および第２の発振手段を用いて前記リフレッシュカウンタ手段からの要求に基づいて第１のリフレッシュタイミング信号を生成する第１のリフレッシュタイミング発生手段（第１リフレッシュタイミング発生回路１０６）と、前記第２の発振手段のみを用いて前記リフレッシュカウンタ手段からの要求に基づいて第２のリフレッシュタイミング信号を生成する第２のリフレッシュタイミング発生手段（第２リフレッシュタイミング発生回路１０５）と、前記プリンタ本体がオフ時には、前記第１および第２の発振手段を停止し、プリンタ本体がオン時には、第１および第２の比較手段の検出に基づいて前記第２のリフレッシュタイミング信号および第１のリフレッシュタイミング信号を前記ＲＡＭに出力するように前記ＲＡＭアクセス切替え手段を切り替え制御し、また、前記ＣＰＵに対する第１のクロックの入力状態とするように切り替えるクロック切替え手段を切り替え制御し、さらに、前記第２の比較手段の検出に基づいて前記リセット信号の出力を解除させるように前記リセット発生手段を制御する第１のクロック制御手段（制御機能モジュール２００）とを設け、制御機能モジュール２００は、前記プリンタ本体がオフ時に、前記第１および第２発振回路１００，１０１を停止し、プリンタ本体がオン時には、第１および第２比較回路１０２，１０３の検出に基づいて前記第２のリフレッシュタイミング信号および第１のリフレッシュタイミング信号をＤＲＡＭ６０に出力するようにＲＡＭアクセス切替回路１１０を切り替え制御し、また、ＣＰＵ−Ｐ５１に対する第１のクロックの入力状態とするように切り替えるクロック切替え回路１０７を切り替え制御し、さらに、前記第２比較回路１０３の検出に基づいて前記リセット信号の出力を解除させるように制御機能モジュール２００からＣＰＵリセットの出力を制御して、プリンタ本体をオフ状態からオン状態に遷移させる際に、第２発振回路１０１からの第２のクロックに基づいて生成した第２のリフレッシュタイミング信号によりＤＲＡＭ６０をスロウリフレッシュすると共に、該第２のクロックをカウントして所定のタイムアウトを検出したら、ＣＰＵクロック源として起動する第１の発振回路１００を起動しつつ、該第１の発振回路１００からの第１のクロックに基づく所定のタイムアウトを検出したら、第１の発振回路１００からの第１のクロックをＣＰＵ駆動とＤＲＡＭ６０のリフレッシュとに併用して、ＤＲＡＭ６０をスロウリフレッシュと通常リフレッシュとを単一のリフレッシュカウンタ１０４により最適なタイミングで切り替えて、ＣＰＵクロック系とＲＡＭリフレッシュ系の回路を統合化しつつ、消費電力を節減したプリンタクロック制御を可能とする。
【００７９】
第２の発明は、上記第１の発明の構成における第１のクロック制御手段に代えて、前記プリンタ本体が中断時には、前記ＣＰＵを復帰可能なクロック停止状態に移行させ、前記ＣＰＵへの第１のクロックの入力を停止するように前記ＣＰＵクロック切替え手段を制御し、前記第２のリフレッシュタイミング発生手段からの第２のリフレッシュタイミング信号が前記ＲＡＭに供給されるように前記ＲＡＭアクセス切替え手段を制御し、前記第１の発振手段の駆動を停止するように制御する第２のクロック制御手段（制御機能モジュール２００）を設け、制御機能モジュール２００は、前記プリンタ本体が中断時に、ＣＰＵ−Ｐ５１を復帰可能なクロック停止状態に移行させ、ＣＰＵ−Ｐ５１への第１のクロックの入力を停止するように前記ＣＰＵクロック切替回路１０７を制御し、前記第２リフレッシュタイミング発生回路１０５からの第２のリフレッシュタイミング信号１０５ＡがＤＲＡＭ６０に供給されるように前記ＲＡＭアクセス切替え手段を制御し、前記第１の発振手段の駆動を停止するように制御して、プリンタ本体が中断時には、速やかにＣＰＵ−Ｐ５１の駆動系を停止し、ＤＲＡＭ６０のリフレッシュ用のクロックを第２のクロックに切り替えてスロウリフレッシュする状態に支障なく遷移させることを可能とする。
【００８０】
第３の発明は、上記第１の発明の構成における第１のクロック制御手段に代えて、前記プリンタ本体が再開時には、前記第１の発振手段の駆動を再開し、前記第２の比較手段の検出結果に基づいて前記ＣＰＵへの第１のクロックの入力が再開するように前記ＣＰＵクロック切替え手段を制御し、前記第１のリフレッシュタイミング発生手段からの第１のリフレッシュタイミング信号が前記ＲＡＭに供給されるように前記ＲＡＭアクセス切替え手段を制御する第３のクロック制御手段（制御機能モジュール２００）を設け、制御機能モジュール２００は、前記プリンタ本体が再開時に、前記第１の発振回路１００の駆動を再開し、前記第２比較回路１０３の検出結果に基づいてＣＰＵ−Ｐ５１への第１のクロックの入力が再開するように前記ＣＰＵクロック切替え手段を制御し、前記第１のリフレッシュタイミング発生回路１０６からの第１のリフレッシュタイミング信号１０６Ａが前記ＤＲＡＭ６０に供給されるように前記ＲＡＭアクセス切替回路１１０を制御して、前記プリンタ本体が再開時には、速やかにＣＰＵ−Ｐ５１の駆動系を再駆動し、ＤＲＡＭ６０のリフレッシュ用のクロックを第２のクロックから第１のクロックに切り替えて通常リフレッシュ状態に支障なく遷移させることを可能とする。
【００８１】
第４の発明は、上記第１の発明の構成における第１のクロック制御手段に代えて、プリンタ本体がオフ時には、前記第１および第２の発振手段を停止し、プリンタ本体がオン時には、前記第２の発振手段の駆動を開始して前記リフレッシュカウンタ手段を動作させ、前記第２のリフレッシュタイミング発生手段から前記第２のリフレッシュタイミング信号が前記ＲＡＭに出力され、前記第１の比較手段の検出に基づいて前記第１の発振手段を起動し、前記第１の比較手段の検出に基づいて第１のリフレッシュタイミング信号を前記ＲＡＭに出力するように前記ＣＰＵクロック切替回路１０７を切り替えて、前記ＣＰＵ−Ｐ５１をリセット起動状態に遷移させるように制御する第４のクロック制御手段（制御機能モジュール２００）を設け、速やかにＣＰＵ−Ｐ５１の駆動系を駆動し、ＤＲＡＭ６０のリフレッシュ用のクロックを第２のクロックから第１のクロックに切り替えて通常リフレッシュ状態に支障なく遷移させることを可能とする。
【００８２】
第５の発明は、前記プリンタ本体は、上位装置からの指示に基づいてオン指示またはオフ指示を可能とし、上位装置（ホストコンピュータ）からプリンタ本体の電源供給状態を制御することを可能とする。
【００８３】
第６の発明は、前記プリンタ本体は、上位装置（ホストコンピュータ）からの指示に基づいてプリンタ電源モードの遷移を指定可能とし、上位装置からプリンタ本体の電源供給遷移状態を制御することを可能とする。
【００８４】
第７の発明は、前記プリンタ本体と前記上位装置（ホストコンピュータ）とは所定の通信媒体を介して通信可能とし、上位装置との通信によりプリンタ本体の電源供給遷移状態を制御することを可能とする。
【００８５】
なお、本実施例では、プリンタ本体の遷移モード状態に基づいて個別的にクロック制御手段を設ける場合について説明したが、第１〜第４のクロック制御手段を、１つのクロック制御手段が統括して実行する構成としてもよく、一連の遷移状態モード全てにおいて、省電力化を図ったＣＰＵ駆動とＲＡＭのリフレッシュが可能となる。
【００８６】
また、リフレッシュカウンタ１０４は、プリンタ用スイッチのスキャン用カウンタ手段の一部として構成することも可能である。
【００８７】
以下、図６〜図９を参照して、図５に示した制御機能モジュール２００による各遷移状態の移行とその機能について詳述する。
【００８８】
図６は、図５に示した制御機能モジュール２００による各遷移モード状態を説明する図であり、図７〜図９は、図５に示した制御機能モジュール２００による各遷移状態（［０］〜［７］）の各信号状態を示す図であり、以下、各図に基づいて入力トリガーと出力レベルとの関係と直前の状態を説明する。
【００８９】
制御機能モジュール２００の遷移モード状態は遷移モードＲＥＡＤＹ（状態［１］），ＳＬＥＥＰ（状態［２］），ＳＵＳＰＥＮＤ１（状態［３］），ＰＲＥＲＥＡＤＹ（状態［４］），ＳＴＯＰ（状態［５］），ＳＵＳＰＥＮＤ２（状態［６］），ＰＲＥＲＥＳＥＴ（状態［７］），ＲＥＳＥＴ（状態［０］）の８通りで、各状態の入力トリガーと出力レベルとの関係と直前の状態を図７〜図９に示す。
【００９０】
図６において、ＲＥＡＤＹは、通常の動作状態（Ｘ１発振系（図５に示した第１発振回路１００系統），Ｘ２発振系（図５に示した第２発振回路１０１系統）ともに動作している）の遷移モードである。
【００９１】
ＳＬＥＥＰは、ＣＰＵのクロック供給はないが、ＣＰＵ及び周辺回路のレジスタは保持され、Ｘ１発振系（図５に示した第１発振回路１００系統），Ｘ２発振系（図５に示した第２発振回路１０１系統）ともに動作していて、外部割り込み発生で瞬時に遷移状態ＲＥＡＤＹへ復帰可能な遷移モードである。
【００９２】
ＳＵＳＰＥＮＤ１は、通常のサスペンドのことで、ＣＰＵ及び周辺回路のレジスタは保持され、Ｘ２発振系のみ動作していて、省電力可能な遷移モードである。
【００９３】
ＰＲＥＲＥＡＤＹは、遷移モードＳＵＳＰＥＮＤ１から遷移モードＲＥＡＤＹへ復帰する過程においてＸ１発振系が安定動作する時間確保用の遷移モードである。
【００９４】
ＳＴＯＰは、サスペンド要求のないプリンタオフ時に到達する状態で、Ｘ１発振系及びＸ２発振系ともに非動作状態のため強力な省電力が可能な遷移モードであり、復帰のトリガーはプリンタオンである。
【００９５】
ＳＵＳＰＥＮＤ２は、サスペンド要求のあるプリンタオフ時に到達する状態で、Ｘ１発振系及びＸ２発振系ともに非動作状態のため強力な省電力が可能な遷移モードであり、復帰のトリガーがレジュームである点で上記遷移モードＳＴＯＰと異なる。
【００９６】
ＰＲＥＲＥＳＥＴは、遷移モードＳＴＯＰあるいは遷移モードＳＵＳＰＥＮＤ２から遷移モードＲＥＡＤＹへの移行する過程の内、Ｘ２発振系を安定動作せる時間確保用の遷移モードである。
【００９７】
ＲＥＳＥＴは、遷移モードＳＴＯＰあるいは遷移モードＳＵＳＰＥＮＤ２から遷移モードＲＥＡＤＹへの移行する過程の内、遷移モードＰＲＥＲＥＳＥＴにおいてＸ１発振系はすでに安定動作可能な状態なので、Ｘ２発振系を安定動作させるための時間確保と、ＣＰＵリセット発生用の遷移モードである。
【００９８】
以下、動作機能別に分類した各遷移状態セットについて説明を行う。
【００９９】
第１の遷移状態セットＲＥＡＤＹ→ＳＬＥＥＰ→ＲＥＡＤＹは、省電力可能で即時復帰可能なＳＬＥＥＰへの遷移及びＳＬＥＥＰからの復帰の遷移状態セットに対応する。
【０１００】
第２の遷移状態セットＲＥＡＤＹ→ＳＬＥＥＰ→ＳＵＳＰＥＮＤ１→ＰＲＥＲＥＡＤＹ→ＲＥＡＤＹは、プリンタオン状態での通常サスペンドを行うＳＵＳＰＥＮＤ１への遷移及びＳＵＳＰＥＮＤ１からの復帰の遷移状態セットに対応する。
ＲＥＡＤＹ→ＳＬＥＥＰ→ＳＴＯＰおよびＲＥＡＤＹ→ＳＴＯＰは、サスペンドでプリンタオフ状態の移行モードであるＳＴＯＰへの遷移状態セットに対応する。
【０１０１】
第３の遷移状態セットＲＥＡＤＹ→ＳＬＥＥＰ→ＳＵＳＰＥＮＤ１→ＳＵＳＰＥＮＤ２及びＳＴＯＰ→ＳＵＳＰＥＮＤ２はサスペンド有りでプリンタオフ状態の移行モードであるＳＵＳＰＥＮＤ２への遷移状態セットに対応する。
ＳＴＯＰ→ＰＲＥＲＥＳＥＴ→ＲＥＳＥＴ→ＲＥＡＤＹは、サスペンド無しでプリンタオフ状態の移行モードであるＳＴＯＰからの復帰の遷移状態セットに対応する。
【０１０２】
第４の遷移状態セットＳＵＳＰＥＮＤ２→ＰＲＥＲＥＳＥＴ→ＲＥＳＥＴ→ＲＥＡＤＹは、サスペンド無しでプリンタオフ状態の移行モードであるＳＵＳＰＥＮＤ２からの復帰の遷移状態セットに対応する。
【０１０３】
以下、図１０を参照しながら本発明に係るプリンタクロック制御装置のメモリリフレッシュ方法について説明する。
【０１０４】
図１０は、本発明に係るプリンタクロック制御装置のメモリリフレッシュ方法の一実施例を示すタイミングチャートであり、図５と同一のものには同一の符号を付してあり、プリンタオフ状態にある、すなわち制御機能モジュール２００の遷移状態で言えば、遷移モードＳＴＯＰ状態からプリンタオンのトリガー信号を受け、遷移モードＰＲＥＲＥＳＥＴ→遷移モードＲＥＳＥＴ→遷移モードＲＥＡＤＹに至るまでの状態遷移をタイムベースで図示した場合に対応する。以下、図１０に基づいてプリンタクロック制御装置におけるプリンタオン時のシーケンスについて詳述する。
【０１０５】
遷移モードＳＴＯＰ状態からの遷移モードＲＥＡＤＹに復帰するトリガー信号は制御機能モジュール２００から送出されるプリンタオフ信号（図１０に示す例では理解を解りやすくするため、反転したプリンタオンのレベルを表示している）の解除により発生し、遷移モードＰＲＥＲＥＳＥＴに移行する。
【０１０６】
なお、遷移モードＳＴＯＰ状態では、発振系Ｘ１及びＸ２発振系双方とも停止状態のため動作している系は存在しない。
【０１０７】
続く、遷移モードＰＲＥＲＥＳＥＴでは、発振系Ｘ２のみをオンして、同時に制御機能モジュール２００から送出されるリフレッシュカウンタ動作１をオンとしリフレッシュカウンタ１０４をクリアするとともに、リフレッシュカウンタ１０４によるカウント動作を開始させるので、第２リフレッシュタイミング回路１０５も動作し、第２リフレッシュタイミング信号１０５Ａの送出を開始する。この際、制御機能モジュール２００からリフレッシュモード切替指示はＲＡＭアクセス切替回路１１０によりスロウリフレッシュ側に選択されているので、ＤＲＡＭ６０はスロウリフレッシュされ、ＣＰＵ系のクロックおよびリセットは発生しない状態となる。
【０１０８】
一方、第１比較回路１０２によりタイムアウト１が発生することで、遷移モードＲＥＳＥＴへ移行し、制御機能モジュール２００から送出されるリフレッシュカウンタ動作１がオフされ、タイムアウト１も解除される。
【０１０９】
続く、遷移モードＲＥＳＥＴでは発振系Ｘ２と合わせて、今度は発振系Ｘ１をオンとし、制御機能モジュール２００から送出されるリフレッシュカウンタ動作２をオンとして、第１リフレッシュタイミング発生回路１０６から第１リフレッシュタイミング信号１０６Ａを周期的に発生させるが、ＲＡＭアクセス切替回路１１０が第２リフレッシュタイミング回路１０５側に切り替わり、第２リフレッシュタイミング信号１０５Ａに基づいてＤＲＡＭ６０をスロウリフレッシュする。
【０１１０】
そして、クロック切替回路１０７がＣＰＵ−Ｐ５１への制御信号を送出すべく、ＣＰＵクロックを出力する側に切り替わり、ＣＰＵリセットを発生させ、ＣＰＵレジスタ保持を解除し、基本的にＣＰＵ−Ｐ５１へのハードリセット状態とする。
【０１１１】
そして、第２比較回路１０３よりタイムアウト２が発生すると、遷移モードＲＥＡＤＹへ移行し、制御機能モジュール２００から送出されるリフレッシュカウンタ動作２をオフされ、タイムアウト２も解除される。そして、さらにＲＡＭアクセス切替回路１１０がリフレッシュモード切替状態を第１リフレッシュタイミング発生回路１０６側に切り替え、ＤＲＡＭ６０をノーマルリフレッシュへ移行し、ＣＰＵ−Ｐ５１が動作可能状態となる。
【０１１２】
なお、上記実施例では、中断および再開モードの指定先及びプリンタ本体のオンオフ指定についてはホストよりなされているものとする。
【０１１３】
上記実施例では、プリンタにおけるＲＡＭを含むハードロジック系の省電力モード制御について説明したが、情報保持の必要の無い回路ブロック系をプリンタ本体の中断時に電源供給を停止する機構を付加し、上記省電力モード制御と併せて実行することにより、更に省電力効果が得られるように構成してもよい。
【０１１４】
また、上記実施例ではプリンタＣＰＵへのクロック供給選択をプリンタ本体のオンかオフかの選択のみとして説明したが、分周回路とクロック選択回路を拡張することにより、ＣＰＵ動作モードにおいては、ＣＰＵ処理負荷に応じて最適なクロックを選択でき、スリープモードにおいては低いクロックを選択することでより省電力化が可能となる。
【０１１５】
さらに、上記実施例では、発振系に水晶発振子を適用する場合について説明したが、セラミック発振子等の一般的な発振子でも同様の効果が期待できる。また、発振モジュール等の発振回路を内蔵したブロックデバイスを用いた場合でも、発振回路のブロックがＣＭＯＳゲートアレイの発振回路ブロック内であれば同等の効果が期待できる。
【０１１６】
また、上記実施例では、比較回路の構成を第１および第２の比較回路により構成する場合について説明したが、起動時間に余裕があれば、当然１つの比較回路で構成することができるのは言うまでもない。
【０１１７】
上記実施例によれば、分散ＲＡＭリフレシュタイミングトリガー発生用のクロック発振系及びカウンタを、ＣＰＵ高速駆動時のクロック発振系と別に構成し、さらに、分散ＲＡＭリフレシュタイミングトリガー発生用のクロック発振系及びカウンタのうち分散ＲＡＭリフレシュタイミングトリガー発生用のカウンタとクロック発生系起動時安定化用のタイムディレイカウンタを併用し、同時にＣＰＵクロック発振系起動時安定化用のタイムディレイカウンタを併用し、さらに、分散ＲＡＭリフレシュタイミングトリガー発生用のクロック発振系及びカウンタの途中出力を一部省電力モードのＣＰＵのクロックとして併用しているので、通常高速使用モードと、割り込みによる即時復帰可能なスリープモードと、直前状態へ再復帰可能なサスペンドモードと、プリンタの機能を完全に停止するプリンタオフモードとを有するきめ細かな省電力制御を簡単な構成で安価に実現することができる。
【０１１８】
すなわち、スリープモードにおいては実動作状態の１０分の１以下の消費電力と最高処理状態への即時復帰を可能とし、サスペンドモードでは、プリンタのＣＰＵ及び周辺回路の内部レジスタをスタティックに、またＤＲＡＭの内容をリフレッシュを行いながら保持しつつ、実動作状態の１００分の１以下の消費電力を維持し、プリンタオフモードにおいては、プリンタロジック系への供給電源を遮断せずに実動作状態の２００分の１以下の消費電力とすることができる。
【０１１９】
また、上記実施例では、リフレッシュカウンタ１０４を、独立した回路として構成する場合について説明したが、図示しないプリンタ本体スイッチのスキャン用カウンタ手段の一部として構成して共用すれば、さらに安価なシステムを構成できる。
【０１２０】
なお、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。また、本発明は、システムあるいは装置にプログラムを供給することによって達成される場合にも適用できることは言うまでもない。この場合、本発明を達成するためのソフトウエアによって表されるプログラムを格納した記憶媒体を該システムあるいは装置に読み出すことによって、そのシステムあるいは装置が、本発明の効果を享受することが可能となる。
【０１２１】
さらに、本発明を達成するためのソフトウエアによって表されるプログラムをネットワーク上のデータベースから通信プログラムによりダウンロードして読み出すことによって、そのシステムあるいは装置が、本発明の効果を享受することが可能となる。
【０１２２】
【発明の効果】
以上説明したように、本発明によれば、非常に簡単な回路構成で、ＣＰＵ駆動及びＲＡＭのリフレッシュを確実に行えるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るプリンタクロック制御装置を適用可能なプリンタ付きのラップトップ型パーソナルコンピュータの外観構成を示す斜視図である。
【図２】図１に示したホストとプリンタとの制御構成を説明するための概略ブロック図である。
【図３】図１に示したホストとプリンタとの制御構成を説明するための概略ブロック図である。
【図４】図３に示した複合制御ＵＮＩＴの構成を説明する図である。
【図５】本発明の第１実施例を示すプリンタクロック制御装置の構成を説明するブロック図である。
【図６】図５に示した制御機能モジュールによる各遷移状態を説明する図である。
【図７】図５に示した制御機能モジュールによる各遷移状態の各信号状態を示す図である。
【図８】図５に示した制御機能モジュールによる各遷移状態の各信号状態を示す図である。
【図９】図５に示した制御機能モジュールによる各遷移状態の各信号状態を示す図である。
【図１０】本発明に係るプリンタクロック制御装置のメモリリフレッシュ方法の一実施例を示すタイミングチャートである。
【符号の説明】
５１ＣＰＵ−Ｐ
６０ＤＲＡＭ
１００第１発振回路
１０１第２発振回路
１０２第１比較回路
１０３第２比較回路
１０４リフレッシュカウンタ
１０５第２リフレッシュタイミング発生回路
１０６第１リフレッシュタイミング発生回路
１０７クロック切替回路
１０８ＯＲ回路
２００制御機能モジュール[0001]
[Industrial application fields]
The present invention relates to a printer clock control device that includes at least a CPU that performs printer control and a memory medium that requires refresh, and that performs power saving control based on a printing state.
[0002]
[Prior art]
Conventionally, printer power saving has been focused on power saving during printing by increasing the efficiency of actuators that consume large amounts of power and DC / DC converters for printing drive systems and power supply systems. There is a need for quick response that conflicts with demands for more stringent power saving during printing.
[0003]
Specifically, in printer built-in word processors and notebook personal computers (PCs), there are system requirements that allow access to printer status information even in the printer off mode, and important specifications when battery power is used. There is a long-time retention request for the storage time of a power saving interruption mode called a certain suspend.
[0004]
Further, as an external printer for PC, bidirectional status communication on demand is required, and a printer system capable of immediate communication even in the power saving mode is required.
[0005]
Furthermore, coupled with demands for saving energy for resources around the world, not only power saving during printing, but also during non-printing such as logic power saving during printer off, standby, and suspend The detailed power saving control for printer power saving, the complicated and enlarged structure associated with this, and the cost increase have become major issues.
[0006]
In the two-way communication handling at the time of non-printing power saving, the printer CPU is halted in a pseudo manner while the power is supplied when the printer status is transferred, so that only the interface register can be accessed from the PC side. When a command is issued, it is common to release the halt with an interrupt to enable immediate response, and there is an advantage that immediate communication is possible with a simple configuration, but the clock, CPU, peripheral circuits, etc. can always be actually operated In this situation, there is a demand for a significant reduction in current consumption during non-printing.
[0007]
In the suspend mode, the RAM and CPU holding information is supplied by supplying the necessary logic power, and the RAM and CPU holding information is saved in a non-volatile raw memory or a storage holding device such as a hard disk. A method is known in which the suspended power supply is stopped and the upload is resumed.
[0008]
The latter suspend method is advantageous in terms of power saving because it cuts the power supply, but requires a non-volatile memory or device for saving, and it takes a very long time to shift to and resume from suspend. There is also a problem.
[0009]
On the other hand, the former suspend method is disadvantageous in terms of power saving because power is supplied, but is advantageous in that it does not require a delay time required for transition and does not require an extra save memory.
[0010]
Therefore, regarding the power saving system in the case of the latter suspend method and the need for RAM refresh at the time of suspend, printer system control with a simpler structure and high power saving effect is required.
[0011]
In contrast to this power saving of the logic system, conventionally, two types of CPU clocks are prepared and the clock supplied to the CPU is switched based on the load on the CPU, thereby realizing power saving or further logic. In order to realize this power saving, a method of stopping the logic supply power supply for a part or the entire printer has been taken.
[0012]
In recent years, high-density integration such as ASIC has been progressing in peripheral circuits of CPUs, but there are cases in which cost reduction does not occur due to functional enhancement for power saving of logic. However, there is a need for a clock control system that is cheaper and has a higher power saving effect.
[0013]
[Problems to be solved by the invention]
In the printer power saving control at the time of non-printing, the following methods (1) to (3) are generally known in the conventional example, and the following problems exist individually.
[0014]
(1) When there are two or more types of oscillation clocks of high frequency and low frequency and a load is applied to the CPU for printing or the like, the high frequency is selected, and it is low when there is no CPU load during power saving or suspend. According to the method of selecting the frequency individually and performing the power saving at the time of non-printing by the clock supply selection and control in which the distributed RAM refresh is individually performed with the selected clock, even if the clock input to the CPU is stopped, the internal circuit Since it operates almost in synchronization with the clock, not only does it not save power, but it also assumes CPU operation when a low-frequency clock is selected, so even a low-frequency clock can select an extremely low frequency. On the other hand, the power saving effect cannot be expected.
[0015]
In addition, when refreshing the RAM while stopping one of the two types of clocks, it is necessary to have a separate refresh circuit for each clock and switch for each frequency, or a new input circuit for the refresh circuit and a clock arbitration circuit are required. The burden was also large.
[0016]
Furthermore, when the clock is turned off, there is a problem that the current consumed by the oscillation module in the stopped state is large, and a drive circuit and a signal for turning off the power supply of the oscillation module system alone are necessary. .
[0017]
In addition, when directly driving a resonator such as a crystal resonator or a ceramic resonator, a wait time is required until the resonator is stabilized after the resonator is driven, and a special timer counter is newly added to obtain this time. There were problems such as being necessary for each clock.
[0018]
(2) According to the method of controlling power saving separately from the printer control CPU for the power saving CPU dedicated to the printer, very fine control is possible and power saving is excellent, but further, a RAM refresh circuit, clock selection There is a problem that a circuit or the like is required, which is large in scale and disadvantageous in terms of cost.
[0019]
(3) According to the method of turning off the power supply to the circuit block that does not need to hold information in the printer logic, the part that turns off the power supply is effective, but substantially (1) and (2) In this case, there are a power supply off part and an on part, and if these are directly connected by a bus or the like, a leak from the power supply on part to the off part occurs. For this reason, it was necessary to take measures against individual leaks.
[0020]
The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a mechanism that can reliably perform CPU driving and RAM refresh with a very simple circuit configuration.
[0021]
[Means for Solving the Problems]
The printer clock control apparatus according to the present invention has the following characteristic configuration.
A printer clock control device comprising a RAM that is refreshed at a predetermined cycle and a CPU that controls the printer main body via the RAM, and that controls a power supply state from an independent power source, and a reset signal to the CPU A reset generation means for generating a first clock, a first oscillation means for supplying a first clock for driving the CPU, a refresh counter means for generating a count value, and a second clock for driving the refresh counter means Second oscillation means, clock switching means for switching supply / stop of the first clock from the first oscillation means to the CPU, and first notification made when the second oscillation means is activated And the count value by the refresh counter means and the set first time value are The first comparison means for detecting the first time-out timing by comparing the first value and the second notification made when the first oscillation means is activated during the activation of the second oscillation means A second comparison means for comparing the count value by the refresh counter means with a set second timeout value to detect a second timeout timing; and the first and second oscillation means, First refresh timing generation means for generating a first refresh timing signal based on a request from the refresh counter means, and based on a request from the refresh counter means using only the second oscillation means. Second refresh timing generation means for generating a second refresh timing signal; and the first or second reference signal. A RAM access switching means capable of switching a refresh timing signal as a refresh timing for the RAM, and a clock control means, wherein the clock control means is configured to output the first and second oscillation means when the printer body is off. When the printer main body transitions from off to on, only the second oscillating means is activated, and the second oscillating means drives the refresh counter means and the second refresh timing generating means. The RAM access switching means is controlled to refresh the RAM by the second refresh timing signal generated by the second refresh timing generating means based on a request from the refresh counter means, The first notification to the comparison means When the detection of the first timeout timing is started and the first timeout timing is detected by comparing the count value of the refresh counter means by the first comparison means with the first timeout value, The first oscillation means is activated to drive the first refresh timing generation means, control the reset generation means to output the reset signal, and supply the first clock to the CPU The clock switching means is controlled to be switched, and the second comparison means is notified of the second to start detection of the second timeout timing, and the refresh by the second comparison means is performed. The second timeout is obtained by comparing the count value of the counter means with the second timeout value. When the imming is detected, the RAM access switching means is refreshed by the first refresh timing signal generated by the first refresh timing generating means based on a request from the refresh counter means. And controlling the reset generation means to cancel the output of the reset signal.
[0035]
【Example】
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0036]
FIG. 1 is a perspective view showing an external configuration of a laptop personal computer (hereinafter abbreviated as a host) with a printer to which the printer clock control apparatus according to the present invention can be applied.
[0037]
As shown in this figure, the personal computer in this embodiment is composed of an apparatus main body 1001, a keyboard 1002, an upper cover 1004 having a display unit 1003, and a printer PR.
[0038]
The upper cover 1004 is pivotally attached to the apparatus main body 1001 via hinges 1004a provided at both ends of the rear edge. Accordingly, the upper cover 1004 can be opened to a position where the display unit 1003 can be easily seen by the rotation when the apparatus is used, and can be closed to function as a cover when the apparatus is not used. As a display element of the display portion 1003, a liquid crystal display device is used because it can be thinned.
[0039]
2 and 3 are schematic block diagrams for explaining the control configuration of the host and the printer shown in FIG. 1. FIG. 2 corresponds to the control configuration on the host side, and FIG. 3 shows the control configuration on the printer side. Corresponding to The configuration and operation will be described below.
[0040]
First, in the host, the central processing unit (CPU) 1 is in charge of the main control, and controls basic devices based on a program stored in a BIOS ROM (Basic Input Output System ROM) 2. . Further, the CPU 1 reads an application program from the floppy disk (FDD) 3 or the hard disk (HDD) 4 via the floppy disk controller (FDC) 5 or the hard disk controller (HDC) 6 and uses the system memory (RAM) 7. Execute the program.
[0041]
At this time, as a screen display method, characters and graphics are displayed on the liquid crystal display device (LCD) 9 via the LCD controller (LCDC) 8 and the VRAM 25, and the key input from the keyboard 10 (KB) is performed by the keyboard controller (KBC). ) 11 is performed.
[0042]
Here, the numerical arithmetic processor (FPU) 12 supports the numerical arithmetic processing for the CPU 1. The real-time clock (RTC) 13 indicates the current time, and can be counted even when the entire system is powered off by the dedicated battery B1.
[0043]
The DMA controller (DMAC) 14 performs high-speed data transfer between the memory and the memory, between the memory and the I / O, and between the I / O and I / O.
[0044]
An interrupt controller (IRQC) 15 accepts an interrupt from each I / O and performs an interrupt process according to the priority order. The timer (TIMER) 16 has a free running timer of several channels and performs various time management. In addition, a port / display unit 18 including a serial interface (SIO) 17, an expansion port (PORT) 18 </ b> A, an LED 18 </ b> B for transmitting an operation status to the user, and the like connected to the outside are arranged.
[0045]
In addition to the above controls, a general personal computer has a necessity for at least two power sources of the AC adapter 19 and the secondary battery 20 in the notebook type personal computer (personal computer), and particularly power saving is required when using the battery. And has the following configuration.
[0046]
EL inverter circuit on / off, power supply to FDD3, power supply to HDD4, printer off, power supply to devices other than RAM7 and VRAM25, time control of CPU, CLOCK control of CPU, power control at suspend / resume A host power management unit (host PM unit) 29 for controlling the procedure and the like, and a refresh controller 30 for refreshing the RAM 7 and VRAM 25 by switching between the suspend mode and the clock operation mode of the main CPU 1 according to an instruction signal from the host PM unit 29 The charging circuit 22 is configured to drive the host side while charging the secondary battery 20. Reference numeral 21 denotes a variable voltage circuit which converts the AC / DC converted voltage into a predetermined voltage level. A switching circuit 24 switches the power supply system between the power supply from the AC adapter 19 and the power supply from the secondary battery 20 in accordance with an instruction from the host PM unit 29. A set / reset switch 26 and a clock source 27 supply a clock to the host PM unit 29. In addition, the charge circuit 22 has a function of performing charge control while detecting that the AC adapter 19 is connected and monitoring the voltage Vb of the secondary battery 20.
[0047]
The printer is connected to the host by a parallel interface unit (printer IF unit) 28 including general-purpose bidirectional communication, and performs data transmission / reception at the register level of the I / O port. Format. The control configuration on the printer 50 side will be described below with reference to FIG.
[0048]
In FIG. 3, a CPU-P51 is a CPU in the form of a microprosensor that performs the main control of the printer unit. The CPU-P51 is connected to the PST / IO register accessible from the host side via the PST / IO register of the printer control & status port unit. Exchanges printer status information and emulation setting information between them, and performs desired status processing and printing according to printer commands and data obtained from the host via the PIO / IO register of the parallel IF adapter section described later based on this status setting. Processing is performed using a device, a register, and a memory on the CPU-P51 according to a program and data stored in a microcode in advance in a ROM-P52 described later.
[0049]
ROM-P52 is a ROM (Read Only Memory) that stores programs corresponding to the recording control procedure and print control procedure executed by CPU-P51, character generator (CG), other tables, and fixed data such as default values. . TIMER1-P53 is a timer for obtaining the drive phase time and other time timings of the paper feed motor (FM) 55, the heater 56 of the inkjet head 57, etc., and the RTC-P58 is an RTC for knowing the elapsed time of the recovery operation. (Real time clock).
[0050]
The composite control unit 59 includes IF transfer control, power saving control, RAM access control, printer control & status control, printer port control, and the like. Among these, RAM access control, printer control & status control, power saving control, etc. Regardless of the control of the CPU-P51, independent control is possible even when the CPU-P51 is stopped and halted, and the above configuration is connected via the BUS of the CPU-P51.
[0051]
RAM-P60 is a RAM (Random Access Memory), a work area used as a register, a line buffer for storing print data for one line, a dot development buffer re-developed into dots, an INPUT buffer from a parallel IF, and emulation It has an area for information recording, etc., is connected to the composite control UNIT 59 by a RAM bus, and the RAM control part of the composite control UNIT 59 allows the RAM-P 60 to be accessed from a plurality of control parts such as a CPU-P 51 described later. It has become. Each printer drive control signal is output from the composite control UNIT 59. The FM drive circuit 61, the CM drive circuit 62, the head driver 63, and the heater driver 64 convert the drive levels to FM 55, CM 65, the head 57, the heater 56, etc. The FM55, CM65, head (BJ head) 57, and heater 56 are driven.
[0052]
It should be noted that the power control signal from the composite control unit 59 to Vcc1P-off, Vcc2P-off, and Vp-off as the power saving control signal, the printer-off as the input signal, the printer sensors, the operation panel SW, and the LED on the operation panel as the output signal It has a drive signal. Among these, the power supply of Vcc1-P is made only by the change of the Printer-off signal from the active state to the inactive state, and only the composite control unit 59, CPU-P51, and RAM-P60 can be supplied with power. Also, Vcc1P-off can turn off the power of Vcc1P at a changed off timing in accordance with the printer-off signal according to the driving state of the printer.
[0053]
That is, the power is cut off when the head 57 is in the cap open state, and there is no trouble.
[0054]
In the figure, 65 is an operation panel.
[0055]
FIG. 4 is a diagram for explaining the configuration of the composite control UNIT 59 shown in FIG.
[0056]
As shown in this figure, the functional block mainly includes parallel IF adapter 59-1, which functions as an IF adapter from the host side, and parallel data on the input-buffer of RAM-P60 via the parallel IF adapter 59-1. IF data fetch control unit 59-2 for storing, printer control & status port unit 59-1-1 for confirming and controlling the printer state mainly from the host side, refresh control unit for generating refresh timing of RAM-P60 59-6, BJ head & CM control unit 59-4 which reads 1 line dot development data on RAM-P60 and drives BJ head 57 and controls carrier phase excitation, FM, heater, LED, etc. Port controller 59- RAM access control unit 59 that has access rights according to priority for four access requests of IF data fetch control unit 59-2, refresh control unit 59-6, BJ head & CM control unit 59-4, and CPU-P51. -3 and a printer PM unit 59-7 that performs power saving control.
[0057]
Although power saving control will be described later, the return to the normal processing state from the low power consumption mode in which the CPU-P51 is halted in the halt state to return to the normal processing state is performed by various interrupts that are centrally managed by the printer PM unit 59-7. Then, after the condition for returning the CPU-P51 is satisfied, it is output as an interrupt INT, and the CPU-P51 resumes and performs processing.
[0058]
FIG. 5 is a block diagram for explaining the configuration of the printer clock control apparatus according to the first embodiment of the present invention. Components identical with those shown in FIG. 4 are designated by like reference characters. The configuration and operation will be described below.
[0059]
In the figure, X1 is mainly a crystal oscillator for supplying a clock to the CPU-P51, connected to the first oscillation circuit 100, converted to a logic drive level and output as a square wave signal. The oscillation source oscillation can be operated and stopped by the X1 on / off signal X1on / off transmitted.
[0060]
Based on the CPU clock switching signal sent from the control function module 200, the clock switching circuit 107 can control the sending / stopping of the clock signal to be sent to the CPU-P51 from the first oscillation circuit 100. It has become.
[0061]
The CPU-P 51 operates as follows according to the function state transition by the CPU clock, CPU reset, CPU register holding mode ON, and external interrupt.
[0062]
The CPU register holding mode ON signal provides a function that can hold the internal register of the CPU-P51 without supplying a clock, and is used during SLEEP and SUSPEND described later.
[0063]
The control function module 200 may be configured as a ROM as a program group and a processor that executes the program group, or may be configured by an ASIC that is configured entirely by logic circuits. . Moreover, you may comprise functional elements other than the function which transfers CPU-P51 to the clock stop state which can be reset | restored with a hardware logic.
[0064]
The CPU reset provides a function of hard-resetting the CPU-P 51. The OR circuit 108 in the previous stage uses either a logical OR of a CPU reset signal from the control function module 200 and an external reset signal to which reset input is applied. Also, the CPU-P51 is configured to undergo a hard reset.
[0065]
Note that the control function module 200 controls reset generation as control using the output of the first comparison circuit 102 that compares the signals of the refresh counter 104 for generating refresh timing with another configuration, and resets to the CPU-P51. In the signal generation, the CPU reset based on the reset timing generation trigger (timeout 1) is reset to the CPU-P51 via the OR circuit 108.
[0066]
A general external interrupt is a hardware interrupt to the CPU, and is used as a return trigger from the SLEEP mode. The CPU clock is used to supply a clock necessary for the CPU operation, but in combination with other signals as described above, the clock is stopped particularly after the CPU register holding mode is turned on, and the CPU internals at the time of SLEEP and SUSPEND. Used for register holding purposes.
[0067]
X2 is a crystal oscillator that generates a clock for supplying a clock to a refresh counter 104 for generating a refresh trigger for a DRAM (RAM-P) 60 used mainly as a work area memory by the CPU-P51 in the printer. The crystal oscillator X2 is connected to the second oscillation circuit 101, converted to a logic drive level, and output as a square wave signal. The oscillation source of the oscillation is generated by the X2 on / off signal X2on / off from the control function module 200 Operation / stop is possible. The subsequent refresh counter 104 is used for the following purposes.
[0068]
When only the oscillation system of the crystal oscillator X2 system shown in FIG. The refresh timing and control signal by 105 are generated.
[0069]
On the other hand, when both the crystal oscillator X1 and the crystal oscillator X2 are operating, that is, during normal READY, the refresh counter 104 is used only as a periodic refresh trigger for the refresh of the DRAM 60.
[0070]
Further, when the oscillation system of only the crystal oscillator X2 changes from the stop state to the operation state, that is, the refresh counter operation 1 sent from the control function module 200 causes the first comparison circuit 102 to operate and timeout 1 (Timeout). While 1) is completed, the count value of the refresh counter 104 is used as a comparison counter value.
[0071]
Further, when the oscillation system of the crystal oscillator X2 is in the operating state and the oscillation system of the crystal oscillator X1 is changed from the stopped state to the operating state, that is, by the refresh counter operation 2 sent from the control function module 200, While the 2-comparison circuit 103 operates and timeout 2 ends, the count value of the refresh counter 104 is used as a comparison counter value.
[0072]
Note that the first comparison circuit 102 compares the refresh counter operation 1 (first refresh count value) sent from the control function module 200 with the count value of the refresh counter 104 and sets timeout 1 to the control function module 200. Send it out. The time-out signal is used to secure a time necessary for enabling the oscillation system of the crystal oscillator X2 to operate stably. The time-out signal is set so that a sufficient time can be secured even under unstable oscillation conditions. The count number of one comparison circuit (refresh counter operation 1) is set.
[0073]
On the other hand, the second comparison circuit 103 compares the refresh counter operation 2 (second refresh count value) sent from the control function module 200 with the count value of the refresh counter 104 and sets timeout 2 to the control function module 200. Send it out. The time-out signal is used to secure a time necessary for enabling the oscillation system of the crystal oscillator X1 to operate stably. The time-out signal is set so that a sufficient time can be secured even under unstable oscillation conditions. The count number (refresh counter operation 2) of the two comparison circuit is set.
[0074]
The RAM access switching circuit 110 selects the refresh timing 1 as the DRAM access timing in the normal mode (signal level = “H”) based on the presence / absence of the refresh mode switching signal sent from the control function module 200, and In the refresh mode (signal level = “L”), refresh timing 2 is selected as the DRAM access timing.
[0075]
Actually, in the normal mode, since the CPU-P51 is normally in an actual operation state in a state called READY in the transition mode of the control function module 200, access from the CPU-P51 is normally selected as the DRAM access timing. However, the refresh timing 1 is selected only when periodic refresh is required by a selection signal (not shown).
[0076]
The control function module 200 uses the input signals such as sleep request, suspend, power-off, printer-off, timeout 1, timeout 2, and external interrupt as a trigger to transition the eight state modes shown in FIG. Depending on the mode, output signals of X1 on, X2 on, refresh mode switching, CPU register holding on, refresh counter operation 1, refresh counter operation 2, CPU clock switching, and CPU reset are set.
[0077]
The correspondence between this embodiment and each means of the first to seventh inventions and the operation thereof will be described below with reference to FIG.
[0078]
A first invention includes a DRAM 60 refreshed at a predetermined cycle and a CPU 51 for controlling the printer main body via the DRAM 60, and a printer clock control apparatus for controlling power saving from an independent power supply. Reset generation means for generating a reset signal for the CPU, first oscillation means (crystal oscillator X1, first oscillation circuit 100) for supplying a first clock for driving the CPU, and refresh for the RAM Refresh counter means (refresh counter 104) for generating a timing signal of the second oscillator, second oscillation means (crystal oscillator X2, second oscillation circuit 101) for supplying a second clock for driving the refresh counter means, The first or second clock from the first or second oscillating means is used as the RA. RAM access switching means (RAM access switching circuit 110) capable of switching the input / output system as a refresh clock for the CPU, and clock switching for switching supply / stop of the input state of the first clock from the first oscillation means to the CPU A first time-out timing is detected by comparing the count value by the refresh counter means with the set first time-out value during activation of the means (clock switching circuit 107) and the first oscillation means. During the activation of both the first comparison means (first comparison circuit 102) and the first and second oscillation means, the count value by the refresh counter means is compared with the set second timeout value. Second comparison means (second comparison circuit 103) for detecting the time-out timing of 2 First refresh timing generating means (first refresh timing generating circuit 106) for generating a first refresh timing signal based on a request from the refresh counter means using the first and second oscillating means; Second refresh timing generation means (second refresh timing generation circuit 105) for generating a second refresh timing signal based on a request from the refresh counter means using only the second oscillation means, and the printer body When the printer is off, the first and second oscillating means are stopped. When the printer main body is on, the second refresh timing signal and the first refresh timing signal are detected based on detection of the first and second comparing means. Is output to the RAM. Switching control of the process switching means, switching control of the clock switching means for switching to the first clock input state to the CPU, and further, the reset signal based on the detection of the second comparison means A first clock control unit (control function module 200) for controlling the reset generation unit so as to release the output, and the control function module 200 includes the first and second oscillation circuits when the printer body is off. 100 and 101 are stopped, and the second refresh timing signal and the first refresh timing signal are output to the DRAM 60 based on the detection of the first and second comparison circuits 102 and 103 when the printer body is turned on. The access switching circuit 110 is controlled to be switched, and the CPU-P51 is controlled. The control function module 200 controls the switching of the clock switching circuit 107 to be switched to the first clock input state, and further cancels the output of the reset signal based on the detection of the second comparison circuit 103. When the output of the CPU reset is controlled to change the printer body from the off state to the on state, the DRAM 60 is slow refreshed by the second refresh timing signal generated based on the second clock from the second oscillation circuit 101. At the same time, when the second clock is counted and a predetermined timeout is detected, the first oscillation circuit 100 activated as the CPU clock source is activated, and the first clock from the first oscillation circuit 100 is activated. If a predetermined timeout based on the first oscillation circuit 100 is detected, the first oscillation circuit 100 The CPU clock and the refresh of the DRAM 60 are used together, and the DRAM 60 is switched between the slow refresh and the normal refresh at the optimum timing by the single refresh counter 104, and the CPU clock system and the RAM refresh system are integrated. However, it enables printer clock control with reduced power consumption.
[0079]
In the second invention, instead of the first clock control means in the configuration of the first invention, when the printer main body is interrupted, the CPU is shifted to a recoverable clock stop state and the first to the CPU is transferred. The CPU clock switching means is controlled so as to stop the clock input, and the RAM access switching means is controlled so that the second refresh timing signal from the second refresh timing generating means is supplied to the RAM. And a second clock control means (control function module 200) for controlling to stop the driving of the first oscillation means, and the control function module 200 restores the CPU-P51 when the printer body is interrupted. The CP is set so as to shift to a possible clock stop state and stop the input of the first clock to the CPU-P51. The clock switching circuit 107 is controlled, the RAM access switching means is controlled so that the second refresh timing signal 105A from the second refresh timing generation circuit 105 is supplied to the DRAM 60, and the first oscillation means is driven. When the printer main body is interrupted, the CPU-P51 drive system is immediately stopped and the refresh clock of the DRAM 60 is switched to the second clock to make a transition to the slow refresh state without any problem. Make it possible.
[0080]
According to a third aspect of the invention, in place of the first clock control means in the configuration of the first aspect of the invention, when the printer body resumes, the driving of the first oscillation means is resumed, and the second comparison means Based on the detection result, the CPU clock switching means is controlled so that the input of the first clock to the CPU is resumed, and the first refresh timing signal from the first refresh timing generating means is supplied to the RAM. The third clock control means (control function module 200) for controlling the RAM access switching means is provided, and the control function module 200 drives the first oscillation circuit 100 when the printer main body is resumed. The C is restarted, and the input of the first clock to the CPU-P 51 is restarted based on the detection result of the second comparison circuit 103. The printer body is controlled by controlling the U clock switching means and controlling the RAM access switching circuit 110 so that the first refresh timing signal 106A from the first refresh timing generation circuit 106 is supplied to the DRAM 60. At the time of restart, the drive system of the CPU-P 51 is promptly re-driven, and the refresh clock of the DRAM 60 can be switched from the second clock to the first clock to make a transition to the normal refresh state without any trouble.
[0081]
In a fourth aspect of the invention, instead of the first clock control means in the configuration of the first aspect of the invention, the first and second oscillation means are stopped when the printer main body is off, and when the printer main body is on, The driving of the second oscillating means is started to operate the refresh counter means, the second refresh timing generating means outputs the second refresh timing signal to the RAM, and the detection of the first comparing means The CPU starts the first oscillating means, and switches the CPU clock switching circuit 107 to output a first refresh timing signal to the RAM based on the detection of the first comparing means. A fourth clock control means (control function module 200) for controlling P51 to transition to the reset activation state is provided, and Drives the drive system of the crab CPU-P51, makes it possible to transition without any trouble a clock for refresh DRAM60 the normal refresh state is switched from the second clock to the first clock.
[0082]
According to a fifth aspect of the invention, the printer body can be turned on or off based on an instruction from the host device, and can control the power supply state of the printer body from the host device (host computer).
[0083]
According to a sixth aspect of the present invention, the printer main body can designate the transition of the printer power mode based on an instruction from the host device (host computer), and can control the power supply transition state of the printer body from the host device. To do.
[0084]
According to a seventh aspect of the invention, the printer body and the host device (host computer) can communicate with each other via a predetermined communication medium, and the power supply transition state of the printer body can be controlled by communication with the host device. To do.
[0085]
In this embodiment, the case where the clock control means is individually provided based on the transition mode state of the printer main body has been described. However, one clock control means controls the first to fourth clock control means. The configuration may be such that the CPU drive and RAM refresh for power saving can be performed in all of the series of transition state modes.
[0086]
The refresh counter 104 can also be configured as a part of the scanning counter means of the printer switch.
[0087]
Hereinafter, transition of each transition state and its function by the control function module 200 shown in FIG. 5 will be described in detail with reference to FIGS.
[0088]
6 is a diagram for explaining each transition mode state by the control function module 200 shown in FIG. 5, and FIGS. 7 to 9 show each transition state ([0] to [0] to FIG. 5) by the control function module 200 shown in FIG. [7]) is a diagram showing each signal state, and the relationship between the input trigger and the output level and the immediately preceding state will be described below based on each diagram.
[0089]
The transition mode states of the control function module 200 are transition modes READY (state [1]), SLEEP (state [2]), SUSPEND1 (state [3]), PREREADY (state [4]), and STOP (state [5]). , SUSPEND2 (state [6]), PRERESET (state [7]), and RESET (state [0]), the relationship between the input trigger and output level in each state and the previous state are shown in FIGS. Shown in
[0090]
In FIG. 6, READY operates in both normal operating states (X1 oscillation system (first oscillation circuit 100 system shown in FIG. 5) and X2 oscillation system (second oscillation circuit 101 system shown in FIG. 5)). ) Transition mode.
[0091]
SLEEP does not supply the CPU clock, but the CPU and peripheral circuit registers are retained, and the X1 oscillation system (the first oscillation circuit 100 system shown in FIG. 5) and the X2 oscillation system (the second oscillation shown in FIG. 5). This is a transition mode in which the circuit 101 system is operating and can instantaneously return to the transition state READY when an external interrupt occurs.
[0092]
SUSPEND1 is a normal suspend, and is a transition mode in which the CPU and peripheral circuit registers are held, only the X2 oscillation system is operating, and power can be saved.
[0093]
PREREADY is a transition mode for securing a time during which the X1 oscillation system stably operates in the process of returning from the transition mode SUSPEND1 to the transition mode READY.
[0094]
STOP is a transition mode in which powerful power saving is possible because the X1 oscillation system and the X2 oscillation system are not operating in a state reached when the printer is off without a suspend request, and the return trigger is printer on.
[0095]
SUSPEND2 is a transition mode that enables powerful power saving because both the X1 oscillation system and the X2 oscillation system are non-operating in a state that is reached when the printer with a suspend request is turned off. Different from the transition mode STOP.
[0096]
PRERESET is a transition mode for securing a time during which the X2 oscillation system stably operates during the transition from the transition mode STOP or the transition mode SUSPEND2 to the transition mode READY.
[0097]
RESET is a state in which the X1 oscillation system can be stably operated in the transition mode PRERESET during the transition from the transition mode STOP or the transition mode SUSPEND2 to the transition mode READY. , A transition mode for generating a CPU reset.
[0098]
Hereinafter, each transition state set classified according to operation function will be described.
[0099]
The first transition state set READY → SLEEP → READY corresponds to the transition state set of transition to SLEEP and return from SLEEP that can save power and can be immediately restored.
[0100]
The second transition state set READY → SLEEP → SUSPEND1 → PREREADY → READY corresponds to a transition state set of transition to SUSPEND1 for performing normal suspend in the printer-on state and return from SUSPEND1.
READY.fwdarw.SLEEP.fwdarw.STOP and READY.fwdarw.STOP correspond to a transition state set to STOP which is a transition mode of the printer off state by suspend.
[0101]
The third transition state set READY->SLEEP->SUSPEND1-> SUSPEND2 and STOP-> SUSPEND2 correspond to the transition state set to SUSPEND2, which is the transition mode of the printer-off state with suspend.
STOP->PRESET->RESET-> READY corresponds to a transition state set for returning from STOP, which is a printer-off state transition mode without suspending.
[0102]
The fourth transition state set SUSPEND2->PRESET->RESET-> READY corresponds to the transition state set for returning from SUSPEND2, which is the printer-off state transition mode without suspending.
[0103]
Hereinafter, a memory refresh method of the printer clock control apparatus according to the present invention will be described with reference to FIG.
[0104]
FIG. 10 is a timing chart showing an embodiment of the memory refresh method of the printer clock control apparatus according to the present invention. The same components as those in FIG. 5 are denoted by the same reference numerals and are in the printer off state. That is, in terms of the transition state of the control function module 200, when a printer-on trigger signal is received from the transition mode STOP state and the state transition from transition mode PRERESET → transition mode RESET → transition mode READY is illustrated in a time base. Correspond. Hereinafter, a sequence when the printer is turned on in the printer clock control apparatus will be described in detail with reference to FIG.
[0105]
The trigger signal for returning to the transition mode READY from the transition mode STOP state is a printer off signal sent from the control function module 200 (in the example shown in FIG. 10, an inverted printer on level is displayed for easy understanding. )) And transition to the transition mode PRERESET.
[0106]
In the transition mode STOP state, there is no system that is operating because both the oscillation system X1 and the X2 oscillation system are stopped.
[0107]
Subsequently, in the transition mode PRERESET, only the oscillation system X2 is turned on, and at the same time, the refresh counter operation 1 sent from the control function module 200 is turned on to clear the refresh counter 104 and the count operation by the refresh counter 104 is started. The second refresh timing circuit 105 also operates to start sending the second refresh timing signal 105A. At this time, since the refresh mode switching instruction from the control function module 200 is selected to the slow refresh side by the RAM access switching circuit 110, the DRAM 60 is slow refreshed, and the CPU system clock and reset are not generated.
[0108]
On the other hand, when timeout 1 is generated by the first comparison circuit 102, the transition to the transition mode RESET is made, the refresh counter operation 1 sent from the control function module 200 is turned off, and the timeout 1 is also released.
[0109]
Subsequently, in the transition mode RESET, together with the oscillation system X2, the oscillation system X1 is turned on, the refresh counter operation 2 sent from the control function module 200 is turned on, and the first refresh timing generation circuit 106 supplies the first refresh timing. Although the signal 106A is periodically generated, the RAM access switching circuit 110 switches to the second refresh timing circuit 105 side, and the DRAM 60 is slow refreshed based on the second refresh timing signal 105A.
[0110]
Then, the clock switching circuit 107 switches to the CPU clock output side so as to send the control signal to the CPU-P51, generates a CPU reset, releases the CPU register holding, and basically performs the hardware to the CPU-P51. Reset state.
[0111]
When timeout 2 occurs from the second comparison circuit 103, the transition mode READY is entered, the refresh counter operation 2 sent from the control function module 200 is turned off, and the timeout 2 is also released. Further, the RAM access switching circuit 110 switches the refresh mode switching state to the first refresh timing generation circuit 106 side, shifts the DRAM 60 to normal refresh, and the CPU-P 51 becomes operable.
[0112]
In the above-described embodiment, it is assumed that the stop and restart mode designation destination and the printer main body on / off designation are made by the host.
[0113]
In the above-described embodiment, the power-saving mode control of the hard logic system including the RAM in the printer has been described. However, a circuit block system that does not need to retain information is added with a mechanism for stopping power supply when the printer body is interrupted. You may comprise so that a power saving effect may be acquired by performing together with electric power mode control.
[0114]
In the above-described embodiment, the clock supply selection to the printer CPU has been described only as the selection of whether the printer main body is on or off. However, by expanding the frequency dividing circuit and the clock selection circuit, the CPU processing is performed in the CPU operation mode. An optimum clock can be selected according to the load, and in the sleep mode, it is possible to save power by selecting a low clock.
[0115]
Further, in the above-described embodiment, the case where the crystal oscillator is applied to the oscillation system has been described. However, the same effect can be expected with a general oscillator such as a ceramic oscillator. Even when a block device including an oscillation circuit such as an oscillation module is used, the same effect can be expected if the oscillation circuit block is within the oscillation circuit block of the CMOS gate array.
[0116]
In the above embodiment, the case where the configuration of the comparison circuit is configured by the first and second comparison circuits has been described. However, if the start-up time has a margin, the configuration can naturally be configured by one comparison circuit. Needless to say.
[0117]
According to the above embodiment, the clock oscillation system and counter for generating the distributed RAM refresh timing trigger are configured separately from the clock oscillation system at the time of high-speed driving of the CPU, and further the clock oscillation system and counter for generating the distributed RAM refresh timing trigger. Among them, a counter for generating a distributed RAM refresh timing trigger and a time delay counter for stabilizing at the time of starting a clock generation system are used together, and a time delay counter for stabilizing at the time of starting a CPU clock oscillation system at the same time. Since the clock oscillation system for generating the refresh timing trigger and the intermediate output of the counter are also used as the CPU clock for a part of the power saving mode, the normal high-speed use mode, the sleep mode that can be immediately restored by an interrupt, and the previous state Suspension that can be restored And Domodo, a fine power saving control and a printer off mode to completely stop the function of the printer can be realized at a low cost with a simple configuration.
[0118]
In other words, in the sleep mode, power consumption less than one-tenth of the actual operation state and an immediate return to the maximum processing state are possible. In the suspend mode, the printer CPU and internal registers of peripheral circuits are statically set, and the DRAM While maintaining the contents while refreshing, the power consumption is maintained at 1/100 or less of the actual operation state, and in the printer off mode, the power supply to the printer logic system is not shut off for 200 minutes in the actual operation state. The power consumption can be 1 or less.
[0119]
In the above-described embodiment, the case where the refresh counter 104 is configured as an independent circuit has been described. However, if the refresh counter 104 is configured as a part of a scanning counter unit of a printer main body switch (not shown) and shared, an inexpensive system can be obtained. Can be configured.
[0120]
The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device. Needless to say, the present invention can also be applied to a case where the present invention is achieved by supplying a program to a system or apparatus. In this case, by reading a storage medium storing a program represented by software for achieving the present invention into the system or apparatus, the system or apparatus can enjoy the effects of the present invention. .
[0121]
Furthermore, by downloading and reading a program represented by software for achieving the present invention from a database on a network using a communication program, the system or apparatus can enjoy the effects of the present invention. .
[0122]
【The invention's effect】
As described above, according to the present invention, it is possible to reliably perform CPU driving and RAM refresh with a very simple circuit configuration.
[Brief description of the drawings]
FIG. 1 is a perspective view showing an external configuration of a laptop personal computer with a printer to which a printer clock control device according to the present invention can be applied.
FIG. 2 is a schematic block diagram for explaining a control configuration of a host and a printer shown in FIG.
FIG. 3 is a schematic block diagram for explaining a control configuration between a host and a printer shown in FIG. 1;
4 is a diagram for explaining the configuration of a composite control UNIT shown in FIG. 3;
FIG. 5 is a block diagram illustrating a configuration of a printer clock control apparatus according to the first embodiment of the present invention.
FIG. 6 is a diagram for explaining each transition state by the control function module shown in FIG. 5;
7 is a diagram showing signal states of transition states by the control function module shown in FIG. 5. FIG.
FIG. 8 is a diagram showing signal states of transition states by the control function module shown in FIG. 5;
9 is a diagram showing signal states of transition states by the control function module shown in FIG.
FIG. 10 is a timing chart showing an embodiment of a memory refresh method of the printer clock control apparatus according to the present invention.
[Explanation of symbols]
51 CPU-P
60 DRAM
100 First oscillation circuit
101 Second oscillation circuit
102 1st comparison circuit
103 Second comparison circuit
104 Refresh counter
105 Second refresh timing generation circuit
106 First refresh timing generation circuit
107 Clock switching circuit
108 OR circuit
200 Control function module

Claims

In a printer clock control apparatus that includes a RAM that is refreshed at a predetermined cycle and a CPU that controls the printer body via the RAM, and that controls the power supply state from an independent power source.
Reset generating means for generating a reset signal to the CPU;
First oscillation means for supplying a first clock for driving the CPU;
Refresh counter means for generating a count value;
Second oscillating means for supplying a second clock for driving the refresh counter means;
Clock switching means for switching supply / stop of the first clock from the first oscillation means to the CPU;
The operation is started by a first notification made when the second oscillating means is activated, and the first time-out timing is detected by comparing the count value by the refresh counter means with the set first time-out value. First comparing means to
Wherein said first oscillating means starts operation by the second notification to be made when activated during activation of the second oscillating means, and a second time-out value set as the count value by the refresh counter means A second comparison means for comparing and detecting a second timeout timing;
First refresh timing generation means for generating a first refresh timing signal based on a request from the refresh counter means using the first and second oscillation means;
Second refresh timing generation means for generating a second refresh timing signal based on a request from the refresh counter means using only the second oscillation means;
RAM access switching means capable of switching the first or second refresh timing signal as a refresh timing for the RAM;
A clock control means,
The clock control means is
When the printer body is off, the first and second oscillation means are stopped,
Transition said printer main body from off to on Then, start only the second oscillating means, by said second oscillation means driving the refresh counter means and the second refresh timing generating means, said refresh counter The RAM access switching means is controlled to refresh the RAM by the second refresh timing signal generated by the second refresh timing generating means based on a request from the means, and the first comparing means to initiate the detection of the first timeout timing by performing the first notification,
When the first timeout timing is detected by comparing the count value of the refresh counter means and the first timeout value by the first comparison means, the first oscillation means is activated to Driving one refresh timing generating means, controlling the reset generating means to output the reset signal, and switching control of the clock switching means to supply the first clock to the CPU, further, to initiate the detection of the second time-out timing by performing the second notification to the second comparison means,
When the second time-out timing is detected by comparing the count value of the refresh counter means with the second time-out value by the second comparing means, the first counter is based on a request from the refresh counter means. The RAM access switching means is controlled to refresh the RAM according to the first refresh timing signal generated by the refresh timing generating means, and the reset generating means is controlled to cancel the output of the reset signal. A printer clock control device.

The clock control means controls the CPU clock switching means to shift the CPU to a recoverable clock stop state when the printer main body is interrupted and to stop the input of the first clock to the CPU. The RAM access switching means is controlled so that the second refresh timing signal from the second refresh timing generating means is supplied to the RAM, and the driving of the first oscillation means is stopped. 2. The printer clock control apparatus according to claim 1, wherein:

The clock control means resumes driving of the first oscillation means when the printer main body is resumed, and the input of the first clock to the CPU is resumed based on the detection result of the second comparison means. The CPU clock switching means is controlled as described above, and the RAM access switching means is controlled so that a first refresh timing signal from the first refresh timing generating means is supplied to the RAM. Item 3. The printer clock control device according to Item 2.