JP4008473B2 - Current generation circuit - Google Patents
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Description
本発明は、半導体装置に備えられ、高電位電源と低電位電源の電位差を分圧する分圧抵抗を備えた電流発生回路に関するものである。
近年の半導体装置には、デジタルーアナログ変換回路（Ｄ／Ａ変換回路）や電流発生回路等の様々な回路が１つのチップ上に搭載されるようになってきている。そして、それぞれの回路において特性の向上が要求されている。例えば、Ｄ／Ａ変換回路は、デジタル回路とアナログ回路との間のインタフェース回路として搭載され、出力するアナログ信号の直線性の精度向上が要求されている。また、電流発生回路は半導体装置の内部回路に所定の電流を供給するために搭載され、電源電圧に対して出力電流の直線性の向上が要求されている。
The present invention relates to a current generation circuit provided in a semiconductor device and provided with a voltage dividing resistor for dividing a potential difference between a high potential power source and a low potential power source.
In recent semiconductor devices, various circuits such as a digital-analog conversion circuit (D / A conversion circuit) and a current generation circuit have been mounted on one chip. Each circuit is required to improve characteristics. For example, a D / A conversion circuit is mounted as an interface circuit between a digital circuit and an analog circuit, and improvement in accuracy of linearity of an analog signal to be output is required. In addition, the current generation circuit is mounted to supply a predetermined current to the internal circuit of the semiconductor device, and it is required to improve the linearity of the output current with respect to the power supply voltage.
従来、半導体装置には、様々な回路が搭載されている。図２１は、半導体装置に搭載された抵抗ストリング方式のデジタルーアナログ変換回路（Ｄ／Ａ変換回路）１１の一部回路図である。 Conventionally, various circuits are mounted on a semiconductor device. FIG. 21 is a partial circuit diagram of a resistor string type digital-analog conversion circuit (D / A conversion circuit) 11 mounted on a semiconductor device.
Ｄ／Ａ変換回路１１の分圧回路１２は、入力される６ビットのデジタル信号Ｄｉｎに対応する数の抵抗Ｒ１〜Ｒ１１を備えている。抵抗Ｒ１〜Ｒ１１は、高電位電源ＶDDの第１電源線Ｌ１と低電位電源ＶSSの第２電源線Ｌ２の間に直列接続されている。各抵抗Ｒ１〜Ｒ１１の抵抗値は、Ｄ／Ａ変換回路１１に入力されるデジタル信号Ｄｉｎのビット数に応じて重み付けされている。
The voltage dividing
図２１には、各抵抗Ｒ１〜Ｒ１１の抵抗値を、抵抗Ｒ１を基準とし、その抵抗Ｒ１の抵抗値に対する比率にて示してある。抵抗Ｒ１の抵抗値を（１）とすると、抵抗Ｒ２ａ，Ｒ２ｂの抵抗値は（１）に、抵抗Ｒ３ａ，Ｒ３ｂの抵抗値は（２）に、抵抗Ｒ４ａ，Ｒ４ｂの抵抗値は（４）に設定されている。抵抗Ｒ５〜Ｒ１１の抵抗値は（８）に設定されている。 FIG. 21 shows the resistance values of the resistors R1 to R11 as a ratio with respect to the resistance value of the resistor R1, with the resistor R1 as a reference. When the resistance value of the resistor R1 is (1), the resistance values of the resistors R2a and R2b are (1), the resistance values of the resistors R3a and R3b are (2), and the resistance values of the resistors R4a and R4b are (4). Is set. The resistance values of the resistors R5 to R11 are set to (8).
高電位電源ＶDD側と低電位電源ＶSS側に対をなして接続された抵抗Ｒ２ａ〜Ｒ４ａ，Ｒ２ｂ〜Ｒ４ｂにはスイッチＳＷ１ａ〜ＳＷ３ａ，ＳＷ１ｂ〜ＳＷ３ｂが並列に接続されている。Ｄ／Ａ変換回路１１は、デジタル信号Ｄｉｎの下位３ビットに基づいて、スイッチＳＷ１ａ〜ＳＷ３ｂをオン又はオフに制御する。
Switches SW1a to SW3a and SW1b to SW3b are connected in parallel to resistors R2a to R4a and R2b to R4b connected in pairs to the high potential power supply VDD side and the low potential power supply VSS side. The D /
例えば、Ｄ／Ａ変換回路１１は、デジタル信号の下位３ビットが「０００」の場合、スイッチＳＷ１ｂ〜ＳＷ３ｂをオフ（スイッチＳＷ１ａ〜ＳＷ３ａをオン）にする。これにより、ノードＮ２と第２電源線Ｌ２の間の抵抗値は０（第１電源線Ｌ１とノードＮ１の間の抵抗値は８）となる。また、Ｄ／Ａ変換回路１１は、デジタル信号の下位３ビットが「００１」の場合、スイッチＳＷ１ｂ，ＳＷ２ｂ，ＳＷ３ａをオフ（スイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ３ｂをオン）にする。これにより、ノードＮ２と第２電源線Ｌ２の間の抵抗値は１（第１電源線Ｌ１とノードＮ１の間の抵抗値は７）となる。
For example, when the lower 3 bits of the digital signal are “000”, the D /
ノードＮ１とノードＮ２の間の抵抗値は、直列接続された抵抗Ｒ５〜Ｒ１１を合成した抵抗値であり、常に一定（＝５６＝８×７）となる。従って、Ｄ／Ａ変換回路１１は、第１電源線Ｌ１と第２電源線Ｌ２の間を常に一定の抵抗値（＝６４）とする。更に、Ｄ／Ａ変換回路１１は、デジタル信号Ｄｉｎの下位３ビットに基づいて、第１電源線Ｌ１とノードＮ１間の抵抗値，ノードＮ２と第２電源線Ｌ２間の抵抗値を１ずつ変更する。
The resistance value between the node N1 and the node N2 is a combined resistance value of the resistors R5 to R11 connected in series, and is always constant (= 56 = 8 × 7). Therefore, the D /
ノードＮ１，Ｎ２の電位は、第１電源線Ｌ１と第２電源線Ｌ２の間の電位差と、第１電源線Ｌ１とノードＮ１の間の抵抗値，ノードＮ１，Ｎ２間の抵抗値，ノードＮ２と第１電源線の間の抵抗値に基づいた電圧となる。従って、Ｄ／Ａ変換回路１１は、デジタル信号Ｄｉｎの下位３ビットに基づいて、ノードＮ１，Ｎ２の電位を第１電源線Ｌ１と第２電源線Ｌ２の間の電位差の１／６４のステップで変更する。
The potentials of the nodes N1 and N2 are the potential difference between the first power supply line L1 and the second power supply line L2, the resistance value between the first power supply line L1 and the node N1, the resistance value between the nodes N1 and N2, and the node N2. And a voltage based on a resistance value between the first power line and the first power line. Therefore, the D /
分圧回路１２は、ノードＮ１とノードＮ２の間の電位差を抵抗Ｒ５〜Ｒ１１により等分割した複数（図２１において８個）の分圧電圧を生成する。Ｄ／Ａ変換回路１１は、デジタル信号Ｄｉｎの上位３ビットに基づいてスイッチＳＷ４〜ＳＷ１１のうちの１つをオンに制御する。そのオンされたスイッチを介して分圧回路１２にて生成された分圧電圧の１つが増幅回路１３に供給され、その増幅回路１３からアナログ信号Ａｏｕｔとして出力される。
The voltage dividing
以上により、Ｄ／Ａ変換回路１１は、高電位電源ＶDDと低電位電源ＶSSの間の電位差を均等に６４分割し、デジタル信号Ｄｉｎに対応する電位（＝（ＶDD−ＶSS) ×（ｎ／６４）＋ＶSS）のアナログ信号Ａｏｕｔを出力する。
As described above, the D /
尚、増幅回路１３の非反転入力端子はコンデンサＣ１を介して低電位電源ＶSSに接続されている。このコンデンサＣ１は、スイッチＳＷ４〜ＳＷ１１の切替時に発生するノイズを低減するために設けられたものである。
The non-inverting input terminal of the
ところで、図２１のＤ／Ａ変換回路１１の抵抗Ｒ２ａに並列に接続されたスイッチＳＷ１ａは、図２２に示すように、並列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）１４とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）１５にて構成されている。ＰＭＯＳトランジスタ１４のゲートには、スイッチＳＷ１ａをオンオフ制御するための制御信号Ｃｏｎｔがインバータ回路１６により反転されて入力され、ＮＭＯＳトランジスタ１５のゲートには制御信号Ｃｏｎｔが入力される。この制御信号Ｃｏｎｔにより、両トランジスタ１４，１５は同時にオン又はオフする。尚、他の抵抗Ｒ２ｂ，Ｒ３ａ〜Ｒ４ｂに並列に接続されたスイッチＳＷ１ｂ，ＳＷ２ａ〜ＳＷ３ｂは、スイッチＳＷ１ａと同じ構成であるため、図面を省略する。
Incidentally, the switch SW1a connected in parallel to the resistor R2a of the D /
しかしながら、各スイッチＳＷ１ａ〜ＳＷ３ｂは、オン状態においても抵抗値が０オーム（Ω）にならない。従って、抵抗Ｒ２ａ〜Ｒ４ｂにはオンされたスイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗が並列に接続された状態となる。これによりノードＮ１，Ｎ２の間の電位がスイッチＳＷ１ｂ〜ＳＷ３ｂの抵抗値が０Ωの場合と比べて変化する。その結果、Ｄ／Ａ変換回路１１は、高電位電源ＶDDと低電位電源ＶSSの間の電位差を均等に６４分割する事ができなくなる。これにより、デジタル信号からアナログ信号への変換精度の劣化を招いていた。このことは、半導体装置の動作を不安定にする原因となっていた。
However, the resistances of the switches SW1a to SW3b do not become 0 ohms (Ω) even in the on state. Accordingly, the on-resistances of the turned-on switches SW1a to SW3b are connected in parallel to the resistors R2a to R4b. As a result, the potential between the nodes N1 and N2 changes compared to the case where the resistance values of the switches SW1b to SW3b are 0Ω. As a result, the D /
また、半導体装置に備えられ、内部回路等に所定の電流を供給する電流発生回路は、供給される電源電圧の変動により供給する電流値を設定することが難しいという問題を含むものがある。このことは、内部回路等の安定した動作が得られず、やはり半導体装置の動作を不安定にする原因となる。 Further, a current generation circuit that is provided in a semiconductor device and supplies a predetermined current to an internal circuit or the like includes a problem that it is difficult to set a current value to be supplied due to fluctuations in a supplied power supply voltage. This prevents a stable operation of the internal circuit or the like, and also causes the operation of the semiconductor device to become unstable.
本発明は上記問題点を解決するためになされたものであって、その目的は電源電圧の変化に対して出力電流を一定に変化させることができる電流発生回路を提供することにある。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a current generation circuit capable of changing the output current constant with respect to a change in power supply voltage.
上記目的を達成するため、請求項１に記載の発明は、互いに異なる第１，第２の電圧を供給するための第１，第２の電源線の間に接続され、前記第１，第２の電圧の間を分圧した第１の分圧電圧を生成する第１の分圧回路と、前記第１，第２の電源線に接続された同一インピーダンスを有する第１，第２のインピーダンス手段と、該第１，第２のインピーダンス手段の間に接続された複数の素子よりなる第３のインピーダンス手段とを備え、第３のインピーダンス手段において前記第１の分圧電圧と異なる電圧の第２の分圧電圧を生成する第２の分圧回路と、前記第２の分圧回路を構成する第１，第２のインピーダンス手段と第３のインピーダンス手段との間の第１，第２の接続点にそれぞれ接続され、第１，第２の接続点にそれぞれ同一値の第１，第２の電流を供給する第１，第２の電流源と、前記第１の分圧電圧と第２の分圧電圧が入力され、第１，第２の分圧電圧が一致するように前記第１，第２の電流を供給するべく前記第１，第２の電流源を制御する差動回路と、前記第１，第２の電流と同一値の第３の電流を流すように接続され、その第３の電流を出力電流として出力する第３の電流源とを備えた。
In order to achieve the above object, the invention according to
上記構成の発明によれば、第１の分圧回路は、第１，第２の電圧の間を分圧した第１の分圧電圧を生成する。第２の分圧回路は、第３のインピーダンス手段において第１の分圧電圧と異なる電圧の第２の分圧電圧を生成する。第１，第２の電流源は、差動回路により制御される第１，第２の電流を第２の分圧かいろの第１，第２の接続点に供給する。これにより、第１，第２の分圧電圧が一致する。そして、第１，第２の電流源による定電流と同一値の第３の電流が出力電流として第２の電流源から出力される。 According to the invention having the above-described configuration, the first voltage dividing circuit generates the first divided voltage obtained by dividing the voltage between the first and second voltages. The second voltage dividing circuit generates a second divided voltage having a voltage different from the first divided voltage in the third impedance means. The first and second current sources supply the first and second currents controlled by the differential circuit to the first and second connection points of the second voltage divider. As a result, the first and second divided voltages match. Then, a third current having the same value as the constant current from the first and second current sources is output from the second current source as an output current.
本発明によれば、電源電圧の変化に対して出力電流を一定に変化させることが可能な電流発生回路を提供することができる。 According to the present invention, it is possible to provide a current generation circuit capable of changing the output current constant with respect to a change in power supply voltage.
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
図２は、本発明を具体化したＤ／Ａ変換回路の回路図である。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
FIG. 2 is a circuit diagram of a D / A conversion circuit embodying the present invention.
Ｄ／Ａ変換回路２１は、分圧回路２２を備えている。分圧回路２２は、高電位電源ＶDDを供給する第１の電源線Ｌ１と低電位電源ＶSSを供給する第２の電源線Ｌ２の間に接続されている。
The D /
分圧回路２２は、複数のインピーダンス素子としての抵抗Ｒ１〜Ｒ４を含む。抵抗Ｒ１〜Ｒ４は、第１の電源線Ｌ１と第２の電源線Ｌ２の間に直列に接続されている。
第１の電源線Ｌ１に接続された第１のインピーダンス手段としての第１抵抗Ｒ１と、第２の電源線Ｌ２に接続された第２のインピーダンス手段としての第４抵抗Ｒ４は、同一インピーダンスを有する。言い換えれば、分圧回路２２は、同一インピーダンスを有する一対の素子がそれぞれ高電位電源ＶDDのための第１の電源線Ｌ１と低電位電源ＶSSのための第２の電源線Ｌ２に接続されている。
The
The first resistor R1 as the first impedance means connected to the first power supply line L1 and the fourth resistor R4 as the second impedance means connected to the second power supply line L2 have the same impedance. . In other words, in the
第３のインピーダンス手段として作用する第２，第３抵抗Ｒ２，Ｒ３は、同一のインピーダンスを有する。従って、第２，第３抵抗Ｒ２，Ｒ３は、第１抵抗Ｒ１の低電位電源側端子と第４抵抗Ｒ４の高電位電源側端子との間の電位差を等分割する分圧抵抗として作用する。 The second and third resistors R2 and R3 acting as the third impedance means have the same impedance. Accordingly, the second and third resistors R2 and R3 function as voltage dividing resistors that equally divide the potential difference between the low potential power supply side terminal of the first resistor R1 and the high potential power supply side terminal of the fourth resistor R4.
即ち、第１〜第４抵抗Ｒ１〜Ｒ４間の接続点を高電位電源側から順番にノードＮ１，Ｎ２，Ｎ３とし、各ノードＮ１〜Ｎ３における分圧電圧を分圧電圧Ｖ１，Ｖ２，Ｖ３とする。すると、分圧電圧Ｖ１，Ｖ２の電位差は、分圧電圧Ｖ２，Ｖ３の電位差と等しい。 That is, the connection points between the first to fourth resistors R1 to R4 are nodes N1, N2, and N3 in order from the high potential power supply side, and the divided voltages at the nodes N1 to N3 are divided into divided voltages V1, V2, and V3. To do. Then, the potential difference between the divided voltages V1 and V2 is equal to the potential difference between the divided voltages V2 and V3.
尚、本実施形態では、第１〜第４抵抗Ｒ１〜Ｒ４は、同一のインピーダンスを有するように設定されている。従って、各ノードＮ１〜Ｎ３における分圧電圧Ｖ１〜Ｖ３は、高電位電源ＶDDと低電位電源ＶSSの間の電位差を等分割した電圧となる。 In the present embodiment, the first to fourth resistors R1 to R4 are set to have the same impedance. Therefore, the divided voltages V1 to V3 at the nodes N1 to N3 are voltages obtained by equally dividing the potential difference between the high potential power supply VDD and the low potential power supply VSS.
第３抵抗Ｒ３は、複数（本実施形態では８個）の抵抗Ｒ３ａ〜Ｒ３ｈにて構成されている。各抵抗Ｒ３ａ〜Ｒ３ｈは、同一のインピーダンスを有する。従って、各抵抗Ｒ３ａ〜Ｒ３ｈは、第３抵抗Ｒ３の両端の電位差を等分割する分圧抵抗として作用する。 The third resistor R3 includes a plurality (eight in this embodiment) of resistors R3a to R3h. Each of the resistors R3a to R3h has the same impedance. Accordingly, each of the resistors R3a to R3h acts as a voltage dividing resistor that equally divides the potential difference between both ends of the third resistor R3.
第３抵抗Ｒ３を構成する８個の抵抗Ｒ３ａ〜Ｒ３ｈの高電位電源ＶDD側端子には、それぞれ８個のスイッチＳＷ１〜ＳＷ８の第１端子が接続されている。前記各スイッチＳＷ１〜ＳＷ８は、デコーダ２３から出力される制御信号に応答してオンオフする。デコーダ２３には、デジタル信号Ｄｉｎが入力される。デジタル信号Ｄｉｎが入力される。デジタル信号Ｄｉｎは複数ビット（本実施形態では５ビット）の信号であり、各ビットの信号Ｄ４〜Ｄ０により構成される。
The first terminals of the eight switches SW1 to SW8 are connected to the high potential power supply VDD side terminals of the eight resistors R3a to R3h constituting the third resistor R3, respectively. The switches SW1 to SW8 are turned on / off in response to a control signal output from the
デコーダ２３は、デジタル信号Ｄｉｎに基づいて、スイッチＳＷ１〜ＳＷ８をオンオフ制御するための制御信号を生成する。詳しくは、デコーダ２３は、デジタル信号Ｄｉｎのうち、スイッチＳＷ１〜ＳＷ８の数に対応する下位３ビットの信号Ｄ２〜Ｄ０をデコードして、スイッチＳＷ１〜ＳＷ８のうちの１つをオンにするべく制御信号を生成するように構成されている。
The
前記各スイッチＳＷ１〜ＳＷ８の第２端子は、共通に接続されている。その接続点は、第１制御回路２４に接続されている。第１制御回路２４は、比較回路としての差動増幅回路２５を含む。
The second terminals of the switches SW1 to SW8 are connected in common. The connection point is connected to the
前記デコーダ２３の出力する制御信号に応答してオンしたスイッチＳＷ１〜ＳＷ８のうちの１つは、分圧回路２２のノードＮ４ａ〜Ｎ４ｈのうちの１つを差動増幅回路２５の反転入力端子に接続する。これにより、ノードＮ４ａ〜Ｎ４ｈのうちの１つのノードが選択される。その選択されたノードＮ４ａ〜Ｎ４ｈの電圧、即ち、ノードＮ２，Ｎ３間の電位差を抵抗Ｒ３ａ〜Ｒ３ｈにて８等分した分圧電圧のうちの１つが、選択電圧Ｖａとして第１制御回路２４に出力される。
One of the switches SW1 to SW8 turned on in response to the control signal output from the
差動増幅回路２５の反転入力端子は前記スイッチＳＷ１〜ＳＷ８の共通接続点に接続され、選択電圧Ｖａが入力される。差動増幅回路２５の非反転入力端子は、基準電圧発生回路２６に接続され、その基準電圧発生回路２６は、所定の基準電圧Ｖｒｅｆを生成し、第１差動増幅回路２５に供給する。
The inverting input terminal of the
尚、本実施形態では、基準電圧発生回路２６は、図３に示すように、高電位電源ＶDDと低電位電源ＶSSの電源線Ｌ１，Ｌ２間に直列接続された抵抗Ｒａ，Ｒｂにて構成される。抵抗Ｒａ，Ｒｂは、同一インピーダンスを有する。従って、基準電圧発生回路２６は、高電位電源ＶDDと低電位電源ＶSSを２分割した電圧（＝（ＶDD＋ＶSS）／２）の基準電圧Ｖｒｅｆを生成するように構成されている。
In this embodiment, the reference
第１差動増幅回路２５の出力端子は、ＮチャネルＭＯＳトランジスタよりなる第１トランジスタＴｒ１のゲートに接続されている。第１差動増幅回路２５は、入力される基準電圧Ｖｒｅｆと選択電圧Ｖａの電位差に基づいて、第１トランジスタＴｒ１のゲート電圧を制御し、該トランジスタＴｒ１は、そのゲート電圧に対応する電流Ｉａを流す。
The output terminal of the first
第１トランジスタＴｒ１のソースは低電位電源ＶSSを供給する第２電源線Ｌ２に接続され、第１トランジスタＴｒ１のドレインはＰチャネルＭＯＳトランジスタよりなる第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２のソースは高電位電源ＶDDを供給する第１電源線Ｌ１に接続されている。 The source of the first transistor Tr1 is connected to the second power supply line L2 for supplying the low potential power supply VSS, and the drain of the first transistor Tr1 is connected to the drain of the second transistor Tr2 made of a P-channel MOS transistor. The source of the second transistor Tr2 is connected to a first power supply line L1 that supplies a high potential power supply VDD.
第２トランジスタＴｒ２のゲートは、同トランジスタＴｒ２のドレインに接続されている。更に、第２トランジスタＴｒ２のゲートは、ＰチャネルＭＯＳトランジスタよりなる第３，第４トランジスタＴｒ３，Ｔｒ４のゲートに接続されている。 The gate of the second transistor Tr2 is connected to the drain of the transistor Tr2. Further, the gate of the second transistor Tr2 is connected to the gates of third and fourth transistors Tr3 and Tr4 made of P-channel MOS transistors.
第３トランジスタＴｒ３のソースは第１電源線Ｌ１に接続され、同トランジスタＴｒ３のドレインは前記分圧回路２２のノードＮ１に接続されている。第４トランジスタＴｒ４のソースは第１電源線Ｌ１に接続され、同トランジスタＴｒ４のドレインは前記分圧回路２２のノードＮ３に接続されている。
The source of the third transistor Tr3 is connected to the first power supply line L1, and the drain of the transistor Tr3 is connected to the node N1 of the
第２トランジスタＴｒ２は、第３トランジスタＴｒ３と共にカレントミラー回路よりなる第１の電流源２７を形成する。また、第２トランジスタＴｒ２は、第４トランジスタＴｒ４とカレントミラー回路よりなる第２の電流源２８を形成する。
The second transistor Tr2 forms a first
これら第１，第２の電流源２７，２８は、第２トランジスタＴｒ２を共有している。従って、第１，第２の電流源２７，２８は、第２トランジスタＴｒ２に流れる電流、即ち、第１制御回路２４の差動増幅回路２５が制御する前記第１トランジスタＴｒ１に流れる電流Ｉａと同じ電流値の電流Ｉｂ，Ｉｃを流すように動作する。そして、第１の電流源２７は、ノードＮ１に電流Ｉｂを供給する。第２の電流源２８は、ノードＮ３に第１の電流源２７の電流Ｉｂと同じ値の電流Ｉｃを供給する。
The first and second
第２トランジスタＴｒ２には、第１トランジスタＴｒ１が流す電流Ｉａと同じ電流が流れる。その第１トランジスタＴｒ１は、差動増幅回路２５から印加されるゲート電圧に応じた値の電流Ｉａを流す。従って、差動増幅回路２５を含む第１制御回路２４は、前記分圧電圧Ｖａと基準電圧Ｖｒｅｆに基づいて第１，第２の電流源２７，２８がノードＮ１，Ｎ３にそれぞれ供給する電流Ｉｂ，Ｉｃの電流値を制御する。
The same current as the current Ia flowing through the first transistor Tr1 flows through the second transistor Tr2. The first transistor Tr1 passes a current Ia having a value corresponding to the gate voltage applied from the
分圧回路２２は、スイッチＳＷ９を含む。スイッチＳＷ９は、複数のスイッチＳＷ９ａ〜ＳＷ９ｃを含む。スイッチＳＷ９ａ〜ＳＷ９ｃは、その分圧回路２２のノードＮ１〜Ｎ３における分圧電圧Ｖ１〜Ｖ３のうちの１つを選択するために備えられる。
The
スイッチＳＷ９ａ〜ＳＷ９ｃの第１端子はノードＮ１〜Ｎ３にそれぞれ接続されている。各スイッチＳＷ９ａ〜ＳＷ９ｃの第２端子は、共通に接続されている。その接続点であるノードＮ６は、第２増幅回路２９の非反転入力端子に接続されている。
The first terminals of the switches SW9a to SW9c are connected to the nodes N1 to N3, respectively. The second terminals of the switches SW9a to SW9c are connected in common. The node N6 that is the connection point is connected to the non-inverting input terminal of the
スイッチＳＷ９ａ〜ＳＷ９ｃは、前記デコーダ２３から出力される制御信号に基づいて、オンオフする。デコーダ２３は、デジタル信号Ｄｉｎに基づいて、スイッチＳＷ９ａ〜ＳＷ９ｃをオンオフ制御するための制御信号を生成する。詳しくは、デコーダ２３は、デジタル信号Ｄｉｎのうち、スイッチＳＷ９ａ〜ＳＷ９ｃの数に対応する上位２ビットの信号Ｄ４，Ｄ３に基づいて、スイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つをオンにするべく制御信号を生成するように構成されている。
The switches SW9a to SW9c are turned on / off based on a control signal output from the
そして、オンしたスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つを介して、分圧回路２２のノードＮ１〜Ｎ３のうちの１つが選択される。従って、ノードＮ６の電圧は、選択されたノードＮ１〜Ｎ３の電圧Ｖ１〜Ｖ３となる。
Then, one of the nodes N1 to N3 of the
第２増幅回路２９の出力端子は、該増幅回路２９の反転入力端子に接続されている。従って、第２増幅回路２９は、バッファとして作用し、ノードＮ６の電位を持つアナログ信号Ａｏｕｔを出力する。
The output terminal of the
第２増幅回路２９の非反転入力端子は、コンデンサＣ１を介して低電位電源ＶSSの電源線Ｌ２に接続されている。コンデンサＣ１は、スイッチＳＷ９ａ〜ＳＷ９ｃを切り替える際に発生するノイズを減衰させるノイズ減衰回路として作用する。
The non-inverting input terminal of the
次に、上記のＤ／Ａ変換回路２１の動作原理を説明する。
図１は、図２のＤ／Ａ変換回路２１の一部回路図であって、分圧回路２２を構成する抵抗Ｒ１〜Ｒ４と第１，第２の電流源２７，２８を示す。
Next, the operation principle of the D /
FIG. 1 is a partial circuit diagram of the D /
第１，第２の電流源２７，２８が出力する電流Ｉｂ，Ｉｃが０アンペア（Ａ）である時、各抵抗Ｒ１〜Ｒ４に流れる電流Ｉ1a，Ｉ2a，Ｉ3a，Ｉ4aは、
Ｉ1a＝Ｉ2a＝Ｉ3a＝Ｉ4a＝（ＶDD−ＶSS）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
となる。このとき、各抵抗Ｒ１〜Ｒ４に流れる電流をＩref （＝Ｉ1a＝Ｉ2a＝Ｉ3a＝Ｉ4a）とする。
When the currents Ib and Ic output from the first and second
I1a = I2a = I3a = I4a = (VDD-VSS) / (R1 + R2 + R3 + R4)
It becomes. At this time, the current flowing through the resistors R1 to R4 is Iref (= I1a = I2a = I3a = I4a).
すると、各抵抗Ｒ１〜Ｒ４間のノードＮ１〜Ｎ３における分圧電圧Ｖ1a〜Ｖ3aは、
Ｖ1a＝Ｉ2a・Ｒ２＋I3a ・Ｒ３＋I4a ・Ｒ４
＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）
Ｖ2a＝I3a ・Ｒ３＋I4a ・Ｒ４
＝Ｉref ・（Ｒ３＋Ｒ４）
Ｖ3a＝I4a ・Ｒ４
＝Ｉref ・Ｒ４
となる。
Then, the divided voltages V1a to V3a at the nodes N1 to N3 between the resistors R1 to R4 are:
V1a = I2a, R2 + I3a, R3 + I4a, R4
= Iref (R2 + R3 + R4)
V2a ＝ I3a ・ R3 + I4a ・ R4
= Iref (R3 + R4)
V3a = I4a ・ R4
= Iref ・ R4
It becomes.
そして、ノードＮ１とノードＮ３の電位差、即ち分圧電圧Ｖ1a，Ｖ3aの差電圧ΔＶ1aは、
ΔＶ1a＝Ｖ1a−Ｖ3a
＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）−Ｉref ・（Ｒ４）
＝Ｉref ・（Ｒ２＋Ｒ３）
となる。
The potential difference between the node N1 and the node N3, that is, the difference voltage ΔV1a between the divided voltages V1a and V3a is:
ΔV1a = V1a-V3a
= Iref (R2 + R3 + R4) -Iref (R4)
= Iref (R2 + R3)
It becomes.
次に、第１，第２の電流源２７，２８が所定値の電流Ｉｂ，Ｉｃを出力する時、各抵抗Ｒ１〜Ｒ４に流れる電流Ｉ1b，Ｉ2b，Ｉ3b，Ｉ4bは、
Ｉ1b＝Ｉref −Ｉｂ
Ｉ2b＝Ｉ1b＋Ｉｂ＝Ｉref
Ｉ3b＝Ｉ2b＝Ｉref
Ｉ4b＝Ｉ3b＋Ｉｃ＝Ｉref ＋Ｉｃ
となる。ここで、第１，第２の電流源２７，２８は同一値の電流Ｉｂ，Ｉｃを出力するため、抵抗Ｒ４に流れる電流Ｉ4bは、
Ｉ4b＝Ｉref ＋Ｉｂ
となる。
Next, when the first and second
I1b = Iref-Ib
I2b = I1b + Ib = Iref
I3b = I2b = Iref
I4b = I3b + Ic = Iref + Ic
It becomes. Here, since the first and second
I4b = Iref + Ib
It becomes.
すると、各ノードＮ１〜Ｎ３における分圧電圧Ｖ1b〜Ｖ3bは、
Ｖ1b＝Ｉ2b・Ｒ２＋Ｉ3b・Ｒ３＋Ｉ4b・Ｒ４
＝Ｉref ・Ｒ２＋Ｉref ・Ｒ３＋（Ｉref ＋Ｉｂ）・Ｒ４
＝Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４
Ｖ2b＝Ｉ3b・Ｒ３＋Ｉ4b・Ｒ４
＝Ｉref ・Ｒ３＋（Ｉref ＋Ｉｂ）・Ｒ４
＝Ｉref ・（Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４
Ｖ3b＝Ｉ4b・Ｒ４
＝（Ｉref ＋Ｉｂ）・Ｒ４
＝Ｉref ・Ｒ４＋Ｉｂ・Ｒ４
となる。
Then, the divided voltages V1b to V3b at the nodes N1 to N3 are as follows:
V1b = I2b * R2 + I3b * R3 + I4b * R4
= Iref R2 + Iref R3 + (Iref + Ib) R4
= Iref. (R2 + R3 + R4) + Ib.R4
V2b = I3b ・ R3 + I4b ・ R4
= Iref R3 + (Iref + Ib) R4
= Iref · (R3 + R4) + Ib · R4
V3b = I4b ・ R4
= (Iref + Ib) .R4
= Iref · R4 + Ib · R4
It becomes.
そして、ノードＮ１とノードＮ３の電位差、即ち分圧電圧Ｖ1b，Ｖ3bの差電圧ΔＶ1bは、
ΔＶ1b＝Ｖ1b−Ｖ3b
＝（Ｉref ・（Ｒ２＋Ｒ３＋Ｒ４）＋Ｉｂ・Ｒ４）
−（Ｉref ・（Ｒ４）＋Ｉｂ・Ｒ４）
＝Ｉref ・（Ｒ２＋Ｒ３）
となる。
The potential difference between the node N1 and the node N3, that is, the difference voltage ΔV1b between the divided voltages V1b and V3b is:
ΔV1b = V1b−V3b
= (Iref. (R2 + R3 + R4) + Ib.R4)
− (Iref · (R4) + Ib · R4)
= Iref (R2 + R3)
It becomes.
従って、上記の２つの場合の差電圧ΔＶ1a、ΔＶ1bは、
ΔＶ1a＝ΔＶ1b
となる。即ち、ノードＮ１とノードＮ３の電位差ΔＶ１は、第１，第２の電流源２７，２８から供給される電流Ｉｂ，Ｉｃに関わらず一定となる。
Therefore, the difference voltages ΔV1a and ΔV1b in the above two cases are
ΔV1a = ΔV1b
It becomes. That is, the potential difference ΔV1 between the node N1 and the node N3 is constant regardless of the currents Ib and Ic supplied from the first and second
また、電流Ｉｂを供給した時の各ノードＮ１〜Ｎ３の電圧Ｖ1b〜Ｖ3bは、電流を供給しない時の各ノードＮ１〜Ｎ３の電圧Ｖ1a〜Ｖ3aに比べて、電圧（Ｉｂ・Ｒ４）だけ相違する。従って、第１，第２の電流源２７，２８の出力電流Ｉｂ，Ｉｃを適宜変更することにより、ノードＮ１，Ｎ３の間の分圧電圧Ｖ１，Ｖ３の電位差を一定に保ったままで、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３を変更することができる。
Further, the voltages V1b to V3b of the nodes N1 to N3 when the current Ib is supplied are different from the voltages V1a to V3a of the nodes N1 to N3 when no current is supplied by a voltage (Ib · R4). . Therefore, by appropriately changing the output currents Ib and Ic of the first and second
次に、上記のように構成されたＤ／Ａ変換回路２１の作用を説明する。尚、以降の説明においても、説明をわかりやすくするために低電位電源ＶSSを０ボルト（Ｖ）として説明する。
Next, the operation of the D /
先ず、入力されるデジタル信号Ｄｉｎに基づいてスイッチＳＷ１をオンさせた場合について説明する。
このとき、第１制御回路２４の第１差動増幅回路２５には、オンしたスイッチＳＷ１を介して分圧回路２２のノードＮ４ａにおける分圧電圧が選択電圧Ｖａとして入力される。
First, a case where the switch SW1 is turned on based on the input digital signal Din will be described.
At this time, the divided voltage at the node N4a of the
この選択電圧Ｖａは、
Ｖａ＝ＶDD・（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
となる。第１，第４抵抗Ｒ１，Ｒ４は同一のインピーダンスを有し、第２，第３抵抗Ｒ２，Ｒ３は同一インピーダンスを有している。従って、上記の選択電圧Ｖａは、
Ｖａ＝ＶDD／２
となる。この選択電圧Ｖａは、基準電圧Ｖｒｅｆ（＝ＶDD／２）と一致している。従って、第１差動増幅回路２５は、同じ値の選択電圧Ｖａと基準電圧Ｖｒｅｆに基づいて第１トランジスタＴｒ１のゲート電圧を制御する。その第１トランジスタＴｒ１は、ゲート電圧に応答してオフするため、電流Ｉａは０アンペアになる。これにより、第１，第２の電流源２７，２８は、電流Ｉｂ，Ｉｃ（＝０Ａ）を出力する。
This selection voltage Va is
Va = VDD. (R3 + R4) / (R1 + R2 + R3 + R4)
It becomes. The first and fourth resistors R1 and R4 have the same impedance, and the second and third resistors R2 and R3 have the same impedance. Therefore, the selection voltage Va is
Va = VDD / 2
It becomes. This selection voltage Va coincides with the reference voltage Vref (= VDD / 2). Accordingly, the first
その結果、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３は、
Ｖ１＝ＶDD・（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
Ｖ２＝ＶDD・（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
Ｖ３＝ＶDD・（Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
となる。
As a result, the divided voltages V1 to V3 of the nodes N1 to N3 are
V1 = VDD. (R2 + R3 + R4) / (R1 + R2 + R3 + R4)
V2 = VDD. (R3 + R4) / (R1 + R2 + R3 + R4)
V3 = VDD. (R4) / (R1 + R2 + R3 + R4)
It becomes.
ここで、各抵抗Ｒ１〜Ｒ４の抵抗値を「８」とすると、各分圧電圧Ｖ１〜Ｖ３は、
Ｖ１＝ＶDD・２４／３２
Ｖ２＝ＶDD・１６／３２
Ｖ３＝ＶDD・８／３２
となる。
Here, when the resistance values of the resistors R1 to R4 are “8”, the divided voltages V1 to V3 are:
V1 = VDD ・ 24/32
V2 = VDD · 16/32
V3 = VDD ・ 8/32
It becomes.
そして、Ｄ／Ａ変換回路２１は、入力されるデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つをオンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２増幅回路２９に入力され、第２増幅回路２９は、入力される分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔを出力する。
Then, the D /
次に、入力されるデジタル信号Ｄｉｎに基づいてスイッチＳＷ３をオンさせた場合について説明する。
このとき、第１制御回路２４の第１差動増幅回路２５には、オンしたスイッチＳＷ３を介して分圧回路２２のノードＮ４ｃにおける分圧電圧が選択電圧Ｖａとして入力される。
Next, a case where the switch SW3 is turned on based on the input digital signal Din will be described.
At this time, the divided voltage at the node N4c of the
この選択電圧Ｖａは、上記と同様に各抵抗Ｒ１〜Ｒ４の抵抗を「８」とし、第３抵抗Ｒ３を構成する抵抗Ｒ３ａ〜Ｒ３ｈの抵抗をそれぞれ「１」とすると、
Ｖａ＝ＶDD・１４／３２ --（１）
となる。
As in the above, the selection voltage Va is set such that the resistances of the resistors R1 to R4 are “8” and the resistances of the resistors R3a to R3h constituting the third resistor R3 are “1”.
Va = VDD.14 / 32 (1)
It becomes.
第１差動増幅回路２５は、選択電圧Ｖａと基準電圧Ｖｒｅｆに基づいて第１トランジスタＴｒ１のゲート電圧を制御する。その第１トランジスタＴｒ１は、ゲート電圧に応答して電流Ｉａを流す。第１，第２の電流源２７，２８は、電流Ｉａと同じ値の電流Ｉｂ，Ｉｃを分圧回路２２のノードＮ１，Ｎ３に供給する。
The first
各ノードＮ１〜Ｎ３の電位は、供給される電流Ｉｂ，Ｉｃにより、ノードＮ１，Ｎ３の間の電位差を保ったまま上昇する。これにより、ノードＮ４ｃの分圧電圧、即ち選択電圧Ｖａは上昇する。そして、第１差動増幅回路２５は、ノードＮ４ｃの分圧電圧（選択電圧Ｖａ）が基準電圧Ｖｒｅｆと一致するように第１トランジスタＴｒ１のゲート電圧を制御する。
The potentials of the nodes N1 to N3 are raised by the supplied currents Ib and Ic while maintaining the potential difference between the nodes N1 and N3. As a result, the divided voltage of the node N4c, that is, the selection voltage Va increases. Then, the first
即ち、第１制御回路２４は、ノードＮ４ｃにおける分圧電圧を、基準電圧Ｖｒｅｆと一致させるように、第１，第２の電流源２７，２８を制御して電流Ｉｂ，Ｉｃを分圧回路２２に供給する。
That is, the
このとき、ノードＮ４ｃの電位は、上記の（１）式における選択電圧Ｖａと基準電圧Ｖｒｅｆ（＝ＶDD／２）の差電圧ΔＶ（＝ＶDD・２／３２）だけ上昇している。従って、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３は、電流Ｉｂ＝Ｉｃ＝０の時から差電圧ΔＶだけ上昇する。 At this time, the potential of the node N4c is increased by the difference voltage ΔV (= VDD · 2/32) between the selection voltage Va and the reference voltage Vref (= VDD / 2) in the above equation (1). Therefore, the divided voltages V1 to V3 of the nodes N1 to N3 rise by the difference voltage ΔV from the time when the current Ib = Ic = 0.
その結果、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３は、
Ｖ１＝ＶDD・２４／３２＋ΔＶ
＝ＶDD・２６／３２
Ｖ２＝ＶDD・１６／３２＋ΔＶ
＝ＶDD・１８／３２
Ｖ３＝ＶDD・８／３２＋ΔＶ
＝ＶDD・１０／３２
となる。
As a result, the divided voltages V1 to V3 of the nodes N1 to N3 are
V1 = VDD.24 / 32 + ΔV
= VDD ・ 26/32
V2 = VDD.16 / 32 + ΔV
= VDD ・ 18/32
V3 = VDD ・ 8/32 + ΔV
= VDD · 10/32
It becomes.
そして、Ｄ／Ａ変換回路２１は、入力されるデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つをオンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２増幅回路２９に入力され、第２増幅回路２９は、入力される分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔを出力する。
Then, the D /
同様にして、入力されるデジタル信号Ｄｉｎに基づいてスイッチＳＷ８をオンさせた場合について説明する。
このとき、第１制御回路２４の第１差動増幅回路２５には、オンしたスイッチＳＷ３を介して分圧回路２２のノードＮ４ｈにおける分圧電圧が選択電圧Ｖａとして入力される。
Similarly, a case where the switch SW8 is turned on based on the input digital signal Din will be described.
At this time, the divided voltage at the node N4h of the
この選択電圧Ｖａは、上記と同様に各抵抗Ｒ１〜Ｒ４の抵抗を「８」とし、第３抵抗Ｒ３を構成する抵抗Ｒ３ａ〜Ｒ３ｈの抵抗をそれぞれ「１」とすると、
Ｖａ＝ＶDD・９／３２ --（２）
となる。
As in the above, the selection voltage Va is set such that the resistances of the resistors R1 to R4 are “8” and the resistances of the resistors R3a to R3h constituting the third resistor R3 are “1”.
Va = VDD. 9/32 (2)
It becomes.
第１差動増幅回路２５は、選択電圧Ｖａと基準電圧Ｖｒｅｆに基づいて第１トランジスタＴｒ１のゲート電圧を制御する。その第１トランジスタＴｒ１は、ゲート電圧に応答して電流Ｉａを流す。第１，第２の電流源２７，２８は、電流Ｉａと同じ値の電流Ｉｂ，Ｉｃを分圧回路２２のノードＮ１，Ｎ３に供給する。
The first
各ノードＮ１〜Ｎ３の電位は、供給される電流Ｉｂ，Ｉｃにより、ノードＮ１，Ｎ３の間の電位差を保ったまま上昇する。これにより、ノードＮ４ｃの分圧電圧、即ち選択電圧Ｖａは上昇する。そして、第１差動増幅回路２５は、ノードＮ４ｈの分圧電圧（選択電圧Ｖａ）が基準電圧Ｖｒｅｆと一致するように第１トランジスタＴｒ１のゲート電圧を制御する。
The potentials of the nodes N1 to N3 are raised by the supplied currents Ib and Ic while maintaining the potential difference between the nodes N1 and N3. As a result, the divided voltage of the node N4c, that is, the selection voltage Va increases. Then, the first
即ち、第１制御回路２４は、ノードＮ４ｈにおける分圧電圧を、基準電圧Ｖｒｅｆと一致させるように、第１，第２の電流源２７，２８を制御して電流Ｉｂ，Ｉｃを分圧回路２２に供給する。
That is, the
このとき、ノードＮ４ｈの電位は、上記の（２）式における選択電圧Ｖａと基準電圧Ｖｒｅｆ（＝ＶDD／２）の差電圧ΔＶ（＝ＶDD・７／３２）だけ上昇している。従って、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３は、電流Ｉｂ＝Ｉｃ＝０の時から差電圧ΔＶだけ上昇する。 At this time, the potential of the node N4h is increased by the difference voltage ΔV (= VDD · 7/32) between the selection voltage Va and the reference voltage Vref (= VDD / 2) in the above equation (2). Therefore, the divided voltages V1 to V3 of the nodes N1 to N3 rise by the difference voltage ΔV from the time when the current Ib = Ic = 0.
その結果、各ノードＮ１〜Ｎ３の分圧電圧Ｖ１〜Ｖ３は、
Ｖ１＝ＶDD・２４／３２＋ΔＶ
＝ＶDD・３１／３２
Ｖ２＝ＶDD・１６／３２＋ΔＶ
＝ＶDD・２３／３２
Ｖ３＝ＶDD・８／３２＋ΔＶ
＝ＶDD・１５／３２
となる。
As a result, the divided voltages V1 to V3 of the nodes N1 to N3 are
V1 = VDD.24 / 32 + ΔV
= VDD ・ 31/32
V2 = VDD.16 / 32 + ΔV
= VDD ・ 23/32
V3 = VDD ・ 8/32 + ΔV
= VDD ・ 15/32
It becomes.
そして、Ｄ／Ａ変換回路２１は、入力されるデジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３に基づいてスイッチＳＷ９ａ〜ＳＷ９ｃのうちの１つをオンに制御する。そのオンしたスイッチＳＷ９ａ〜ＳＷ９ｃを介して、分圧電圧Ｖ１〜Ｖ３のうちの１つが第２増幅回路２９に入力され、第２増幅回路２９は、入力される分圧電圧Ｖ１〜Ｖ３に応じたアナログ信号Ａｏｕｔを出力する。
Then, the D /
図４には、スイッチＳＷ１〜ＳＷ８，ＳＷ９ａ〜ＳＷ９ｃを適宜オンオフ制御した時のアナログ信号Ａｏｕｔを示す。尚、図４においても、上記の説明と同様に低電位電源ＶSSを０ボルト（Ｖ）とした場合のアナログ信号Ａｏｕｔを示してある。図４から明らかなように、Ｄ／Ａ変換回路２１は、スイッチＳＷ１〜ＳＷ８，ＳＷ９ａ〜ＳＷ９ｃを適宜オンオフ制御することにより、高電位電源ＶDDと低電位電源ＶSSの間の電位差を等分割（３２分割）した電圧（＝（ＶDD−ＶSS）／３２）を１ステップとするアナログ信号Ａｏｕｔ）を出力する。
FIG. 4 shows an analog signal Aout when the switches SW1 to SW8 and SW9a to SW9c are appropriately turned on / off. 4 also shows the analog signal Aout when the low-potential power supply VSS is 0 volts (V) as in the above description. As is apparent from FIG. 4, the D /
前記コンデンサＣ１の容量は、スイッチＳＷ９ａ〜ＳＷ９ｃと第２増幅回路２９の間の配線につく容量成分と、第２増幅回路２９の入力端子につく容量成分と、分圧回路２２を構成する抵抗Ｒ１〜Ｒ４についている容量成分を含む。
The capacitance of the capacitor C1 includes a capacitance component attached to the wiring between the switches SW9a to SW9c and the
このコンデンサＣ１は、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時に発生するノイズを低減する。
図２１に示す従来のＤ／Ａ変換回路２１と抵抗，スイッチの数及び接続が異なるため、本実施形態のＤ／Ａ変換回路２１と単純に比較することができない。しかし、本実施形態のＤ／Ａ変換回路２１は、第１，第２の電流源２７，２８を設けている。従って、ここでは、便宜上、従来のＤ／Ａ変換回路を第１，第２の電流源２７，２８を用いない、即ち、分圧回路２２、第２増幅回路２９、コンデンサＣ１を含む構成として説明する。
The capacitor C1 reduces noise generated when the switches SW9a to SW9c are switched.
Since the conventional D /
今、スイッチＳＷ９ｃがオンされているものとする。このとき、図５に示すように、コンデンサＣ１の第１端子が接続されたノードＮ６の電位Ｖ(N6)は、オンしたスイッチＳＷ９ｃにより分圧電圧Ｖ３となっている。 It is assumed that the switch SW9c is turned on now. At this time, as shown in FIG. 5, the potential V (N6) of the node N6 to which the first terminal of the capacitor C1 is connected is the divided voltage V3 by the switch SW9c that is turned on.
図５に示す時刻ｔ１において、Ｄ／Ａ変換回路２１は、入力されるデジタル信号Ｄｉｎに基づいて、スイッチＳＷ９ｃに代えてスイッチＳＷ９ａをオンする。すると、図２のノードＮ１の電位Ｖ(N1)は、それまでコンデンサＣ１に蓄えられていた電荷量による電圧（＝Ｖ３）まで低下する。それに伴い、分圧回路２２から第１制御回路２４に出力される選択電圧Ｖａも一旦低下する。
At time t1 shown in FIG. 5, the D /
その後、コンデンサＣ１には、第１抵抗Ｒ１を介して第１電源線Ｌ１から電荷が供給される。これにより、ノードＮ６の電位は、第１抵抗Ｒ１の抵抗値とコンデンサＣ１の容量、及び第１抵抗Ｒ１の両端の電圧差によって決定される時定数により、図５の一点鎖線で示すように上昇する。そして、時刻ｔ２において、ノードＮ６の電位は、分圧回路２２により設定されたノードＮ１の電位まで上昇し安定する。従って、従来のＤ／Ａ変換回路では、時刻ｔ１から時刻ｔ２までの時間Δｔ１が動作速度となる。
Thereafter, charge is supplied to the capacitor C1 from the first power supply line L1 via the first resistor R1. As a result, the potential of the node N6 rises as shown by the one-dot chain line in FIG. 5 due to the time constant determined by the resistance value of the first resistor R1, the capacitance of the capacitor C1, and the voltage difference across the first resistor R1. To do. At time t2, the potential of the node N6 rises to the potential of the node N1 set by the
これに対し、本実施形態のＤ／Ａ変換回路２１では、時刻ｔ１においてスイッチＳＷ９ｃからスイッチＳＷ９ａに切り替えると、図２のノードＮ１の電位Ｖ(N1)は従来の回路と同様にそれまでコンデンサＣ１に蓄えられていた電荷量による電圧（＝Ｖ３）まで低下する。それに伴い、分圧回路２２から第１制御回路２４に出力される選択電圧Ｖａも一旦低下する。
On the other hand, in the D /
その後、コンデンサＣ１には、第１抵抗Ｒ１に流れる電流に加えて、第１の電流源２７によりノードＮ１に供給する電流Ｉｂにより電荷が供給される。従って、コンデンサＣ１に供給される単位時間あたりの電荷量は、従来のそれよりも多くなる。これにより、ノードＮ６の電位は、図５に実線で示すように、所定の電位まで従来よりも早く上昇する。そして、従来の時刻ｔ２よりも早い時刻ｔ３において、ノードＮ６の電位はノードＮ１の電位まで上昇し安定する。そのため、スイッチＳＷ９ａ，ＳＷ９ｃを切り替えてからノードＮ６の電位が所望の電位になるまでに要する時間Δｔ２（＝ｔ３−ｔ１）が従来に比べて短くなる。即ち、Ｄ／Ａ変換回路２１の動作速度は、従来のそれに比べて速くなる。
Thereafter, electric charge is supplied to the capacitor C1 by the current Ib supplied from the first
このことは、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時に生じるグリッジのエネルギーを小さくする。グリッジのエネルギーは、例えばグリッジの波形の面積によりその大きさを規定する。従って、グリッジは、グリッジが発生している時間が同じであれば、ピーク電圧が高いほどエネルギーが高いといえる。また、グリッジは、ピーク電圧が同じであれば、グリッジが発生している時間が長いほどエネルギーが高いといえる。 This reduces the energy of the glitch that occurs when the switches SW9a to SW9c are switched. The magnitude of the energy of the glitch is determined by the area of the waveform of the glitch, for example. Therefore, it can be said that the glitch has higher energy as the peak voltage is higher if the time during which the glitch is generated is the same. In addition, if the glitch has the same peak voltage, it can be said that the longer the glitch is generated, the higher the energy.
そして、本実施形態のＤ／Ａ変換回路２１は、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時にノードＮ６における電位の変化量は、従来のそれと同じである。従って、グリッジのピーク電圧は従来と本実施形態において同じ値になる。
In the D /
一方、本実施形態のＤ／Ａ変換回路２１は、ノードＮ６の電圧が安定するまでの時間Δｔ２（＝ｔ３−ｔ１）は、従来の時間Δｔ１に比べて短い。従って、グリッジが発生している時間は、本実施形態のＤ／Ａ変換回路２１の方が従来に比べて短くなる。
On the other hand, in the D /
従って、本実施形態のＤ／Ａ変換回路２１は、従来のそれに比べて動作時間が短い。そのため、グリッジのエネルギーは従来のＤ／Ａ変換回路に比べて小さくなる。
以上記述したように、第一実施形態によれば、以下の効果を奏する。
Therefore, the operation time of the D /
As described above, according to the first embodiment, the following effects are obtained.
（１）同一抵抗値を有する第１，第４抵抗Ｒ１，Ｒ４を第１，第２の電源線Ｌ１，Ｌ２に接続し、その間に第２，第３抵抗Ｒ２，Ｒ３を接続する。そして、第１，第２抵抗Ｒ１，Ｒ２間のノードＮ１と、第３，第４抵抗Ｒ３，Ｒ４間のノードＮ３に第１，第２の電流源２７，２８から同一値の第１，第２の電流Ｉｂ，Ｉｃを供給する。ノードＮ１，Ｎ３における電圧は、両ノードＮ１，Ｎ３間の電位差を保ったまま、第１，第２の電流Ｉｂ，Ｉｃの値に応じて変化する。そして、第３抵抗Ｒ３を構成する複数の抵抗Ｒ３ａ〜Ｒ３ｈの間の分圧電圧のうちの１つをデジタル信号Ｄｉｎに基づいて選択して選択電圧Ｖａとし、その選択電圧Ｖａが基準電圧Ｖｒｅｆと一致するように第１，第２の電流Ｉｂ，Ｉｃを制御するようにした。
(1) First and fourth resistors R1 and R4 having the same resistance value are connected to first and second power supply lines L1 and L2, and second and third resistors R2 and R3 are connected therebetween. The first and second
その結果、ノードＮ１〜Ｎ３における電圧は、デジタル信号Ｄｉｎに基づいて変化した所望の電圧にて安定する。このノードＮ１〜Ｎ３の電圧のうちの１つをデジタル信号Ｄｉｎに基づいて選択してアナログ信号Ａｏｕｔを出力するようにした。 As a result, the voltages at the nodes N1 to N3 are stabilized at a desired voltage changed based on the digital signal Din. One of the voltages at the nodes N1 to N3 is selected based on the digital signal Din to output an analog signal Aout.
これにより、従来の抵抗Ｒ１ａ〜Ｒ３ｂに並列に接続したスイッチＳＷ１ａ〜ＳＷ１ｃが不要になるため、スイッチＳＷ１ａ〜ＳＷ３ｂのオン抵抗による影響が無くなり、精度の高いアナログ信号Ａｏｕｔを出力することができる。 This eliminates the need for the switches SW1a to SW1c connected in parallel to the conventional resistors R1a to R3b, eliminates the influence of the on-resistance of the switches SW1a to SW3b, and outputs a highly accurate analog signal Aout.
（２）分圧回路２２のノードＮ１，Ｎ３に第１，第２の電流源２７，２８を接続し、それらのノードＮ１，Ｎ３に定電流Ｉｂ，Ｉｃを供給している。そのため、デジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３に基づいて、スイッチＳＷ９ａ〜ＳＷ９ｃを切り替えた時にアナログ信号Ａｏｕｔが所望の電圧に安定するまでの時間を従来に比べて短縮することができる。このことは、スイッチＳＷ９ａ〜Ｓｗ９ｃの切り替え時に生じるグリッジのエネルギーを減少させることができる。
(2) The first and second
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６〜図１７に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIGS.
For convenience of explanation, the same components as those in the first embodiment are denoted by the same reference numerals, and a part of the explanation is omitted.
図６は、本実施形態におけるＤ／Ａ変換回路３１の回路図である。
本実施形態の第１制御回路３２は、第一実施形態における第１制御回路２４の構成に加えて、安定化電流回路３５とＮチャネルＭＯＳトランジスタよりなる第５トランジスタＴｒ５を含む。
FIG. 6 is a circuit diagram of the D /
The
安定化電流回路３５の第１端子は高電位電源ＶDDを供給する第１電源線Ｌ１に接続されている。同電流回路３５の第２端子は第５トランジスタＴｒ５のドレインに接続されている。
A first terminal of the stabilized
第５トランジスタＴｒ５のソースは低電位電源ＶSSを供給する第２電源線Ｌ２に接続されている。該トランジスタＴｒ５のゲートは同トランジスタＴｒ５のドレインに接続されている。更に、第５トランジスタＴｒ５のゲートは、ＮチャネルＭＯＳトランジスタよりなる第６，第７トランジスタＴｒ６，Ｔｒ７のゲートに接続されている。 The source of the fifth transistor Tr5 is connected to the second power supply line L2 that supplies the low potential power supply VSS. The gate of the transistor Tr5 is connected to the drain of the transistor Tr5. Further, the gate of the fifth transistor Tr5 is connected to the gates of sixth and seventh transistors Tr6 and Tr7 made of N-channel MOS transistors.
第６トランジスタＴｒ６のソースは第２電源線Ｌ２に接続され、同トランジスタＴｒ６のドレインは前記分圧回路２２のノードＮ１に接続されている。第７トランジスタＴｒ７のソースは第２電源線Ｌ２に接続され、同トランジスタＴｒ７のドレインは前記分圧回路２２のノードＮ３に接続されている。
The source of the sixth transistor Tr6 is connected to the second power supply line L2, and the drain of the transistor Tr6 is connected to the node N1 of the
第６トランジスタＴｒ６は、第５トランジスタＴｒ５と共にカレントミラー回路よりなる第３の電流源３３を形成する。第７トランジスタＴｒ７は、第５トランジスタＴｒ５と共にカレントミラー回路よりなる第４の電流源３４を形成する。
The sixth transistor Tr6 forms a third
これら第３，第４の電流源３３，３４は、第５トランジスタＴｒ５を共有している。従って、第３，第４の電流源３３，３４は、第５トランジスタＴｒ５に流れる電流、即ち、定電流源３５が流す電流Ｉｄと同じ値の電流Ｉｅ，Ｉｆを流すように動作する。この第３，第４の電流源３３，３４が流す電流Ｉｅ，Ｉｆの方向は、前記第１，第２の電流源２７，２８が流す電流Ｉｂ，Ｉｃと同一である。
The third and fourth
次に、上記ように構成されたＤ／Ａ変換回路３１の作用を説明する。
尚、本実施形態のＤ／Ａ変換回路３１は、第一実施形態のＤ／Ａ変換回路２１と、第１制御回路３２の構成、及び第３，第４の電流源３３，３４が追加されていることが相違するため、それら相違する部分についてのみ説明する。
Next, the operation of the D /
The D /
上記第一実施形態において、スイッチＳＷ１をオンに制御した場合に、第１制御回路２４の差動増幅回路２５に入力される基準電圧Ｖｒｅｆと選択電圧Ｖａが、Ｖｒｅｆ＜Ｖａとなる場合がある。これは、アンプの設定誤差、抵抗Ｒ１〜Ｒ４の抵抗値誤差等に起因する。
In the first embodiment, when the switch SW1 is controlled to be on, the reference voltage Vref and the selection voltage Va that are input to the
このような場合、図２に示す第１制御回路２４の第１差動増幅回路２５は、基準電圧Ｖｒｅｆと選択電圧Ｖａに基づいて、第１トランジスタＴｒ１をオフに制御する。第１トランジスタＴｒ１は電流を流さない（Ｉａ＝０）ので、第１，第２の電流源２７，２８は、ノードＮ１，Ｎ２に電流を供給しない。その結果、第１制御回路２４は、選択電圧Ｖａを基準電圧Ｖｒｅｆと一致させることができない。その選択電圧Ｖａと基準電圧Ｖｒｅｆの電位差は、Ｄ／Ａ変換回路２１の出力するアナログ信号Ａｏｕｔの電圧と所望の電圧の差、即ち精度誤差となる。
In such a case, the first
一方、本実施形態のＤ／Ａ変換回路３１は、分圧回路２２のノードＮ１，Ｎ３にそれぞれ第３，第４の電流源３３，３４を接続し、各ノードＮ１，Ｎ３から低電位電源ＶSSの第２電源線Ｌ２に同一電流値の電流Ｉｅ，Ｉｆを常時流している。従って、第３，第４の電流源３３，３４は、第１，第２の電流源２７，２８と逆にノードＮ１〜Ｎ３の電位を下げるように作用する。即ち、第３，第４の電流源３３，３４は、選択電圧Ｖａを基準電圧Ｖｒｅｆより低くする。
On the other hand, the D /
そして、第１制御回路３２は、低下する選択電圧Ｖａを基準電圧Ｖｒｅｆと一致させるように電流第１，第２の電流源２７，２８を制御する。これにより、ノードＮ６の電位が正確に基準電圧Ｖｒｅｆと一致するため、分圧回路２２により生じるアナログ信号Ａｏｕｔの電圧と所望の電圧の差である精度誤差を無くすることができる。
Then, the
更に、本実施形態のＤ／Ａ変換回路３１は、デジタル信号Ｄｉｎに応答してアナログ信号Ａｏｕｔの電圧を低くする場合に発生するグリッジのエネルギーを小さくことができる。それを以下に説明する。
Furthermore, the D /
今、スイッチＳＷ９ａがオンされているものとする。このとき、図７に示すように、コンデンサＣ１の第１端子が接続されたノードＮ６の電位Ｖ(N6)は、オンしたスイッチＳＷ９ａにより分圧電圧Ｖ１となっている。 It is assumed that the switch SW9a is turned on now. At this time, as shown in FIG. 7, the potential V (N6) of the node N6 to which the first terminal of the capacitor C1 is connected is the divided voltage V1 by the switch SW9a that is turned on.
図７に示す時刻ｔ１において、図６のＤ／Ａ変換回路３１は、入力されるデジタル信号Ｄｉｎに基づいて、スイッチＳＷ９ａに代えてスイッチＳＷ９ｃをオンする。すると、スイッチＳＷ９ｃが接続されたノードＮ３の電位Ｖ(N3)は、それまでコンデンサＣ１に蓄えられていた電荷量による電圧（＝Ｖ１）まで上昇する。それに伴い、分圧回路２２から第１制御回路３２に出力される選択電圧Ｖａも一旦上昇する。
At time t1 shown in FIG. 7, the D /
その後、コンデンサＣ１に蓄えられた電荷は、第３抵抗Ｒ３を介して第２電源線Ｌ２に流れ出し、該コンデンサＣ１はディスチャージされる。これにより、ノードＮ６の電位は、第３抵抗Ｒ３の抵抗値とコンデンサＣ１の容量、及び第３抵抗Ｒ３の両端の電圧差によって決定される時定数により、図７の一点鎖線で示すように低下する。そして、時刻ｔ２において、ノードＮ６の電位は、分圧回路２２により設定されたノードＮ３の電位まで低下し安定する。従って、従来のＤ／Ａ変換回路では、時刻ｔ１から時刻ｔ２までの時間Δｔ１が動作速度となる。
Thereafter, the charge stored in the capacitor C1 flows out to the second power supply line L2 via the third resistor R3, and the capacitor C1 is discharged. As a result, the potential of the node N6 decreases as shown by the one-dot chain line in FIG. 7 due to the time constant determined by the resistance value of the third resistor R3, the capacitance of the capacitor C1, and the voltage difference across the third resistor R3. To do. At time t2, the potential of the node N6 decreases to the potential of the node N3 set by the
これに対し、本実施形態のＤ／Ａ変換回路３１では、時刻ｔ１においてスイッチＳＷ９ａからスイッチＳＷ９ｃに切り替えると、図６のノードＮ３の電位Ｖ(N3)は従来の回路と同様にそれまでコンデンサＣ１に蓄えられていた電荷量による電圧（＝Ｖ１）まで上昇する。それに伴い、分圧回路２２から第１制御回路３２に出力される選択電圧Ｖａも一旦上昇する。
On the other hand, in the D /
その後、コンデンサＣ１に蓄えられた電荷は、第３抵抗Ｒ３及び第３の電流源３３を介して第２電源線Ｌ２に流れ出し、該コンデンサＣ１はディスチャージされる。従って、コンデンサＣ１から流れ出す単位時間あたりの電荷量は、従来のそれよりも多くなる。これにより、ノードＮ６の電位は、図７に実線で示すように、所定の電位まで従来よりも早く低下する。そして、従来の時刻ｔ２よりも早い時刻ｔ３において、ノードＮ６の電位はノードＮ３の電位まで低下し安定する。そのため、スイッチＳＷ９ａ，ＳＷ９ｃを切り替えてからノードＮ６の電位が所望の電位になるまでに要する時間Δｔ２（＝ｔ３−ｔ１）が従来に比べて短くなる。即ち、Ｄ／Ａ変換回路３１の動作速度は、従来のそれに比べて速くなる。
Thereafter, the charge stored in the capacitor C1 flows out to the second power supply line L2 through the third resistor R3 and the third
このことは、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時に生じるグリッジのエネルギーを小さくする。グリッジのエネルギーは、例えばグリッジの波形の面積によりその大きさを規定する。従って、グリッジは、グリッジが発生している時間が同じであれば、ピーク電圧が高いほどエネルギーが高いといえる。また、グリッジは、ピーク電圧が同じであれば、グリッジが発生している時間が長いほどエネルギーが高いといえる。 This reduces the energy of the glitch that occurs when the switches SW9a to SW9c are switched. The magnitude of the energy of the glitch is determined by the area of the waveform of the glitch, for example. Therefore, it can be said that the glitch has higher energy as the peak voltage is higher if the time during which the glitch is generated is the same. In addition, if the glitch has the same peak voltage, it can be said that the longer the glitch is generated, the higher the energy.
そして、本実施形態のＤ／Ａ変換回路３１は、スイッチＳＷ９ａ〜ＳＷ９ｃの切り替え時にノードＮ６における電位の変化量は、従来のそれと同じである。従って、グリッジのピーク電圧は従来と本実施形態において同じ値になる。
In the D /
一方、本実施形態のＤ／Ａ変換回路３１は、ノードＮ６の電圧が安定するまでの時間Δｔ２（＝ｔ３−ｔ１）は、従来の時間Δｔ１に比べて短い。従って、グリッジが発生している時間は、本実施形態のＤ／Ａ変換回路３１の方が従来に比べて短くなる。
On the other hand, in the D /
従って、本実施形態のＤ／Ａ変換回路３１は、従来のそれに比べて動作時間が短い。そのため、グリッジのエネルギーは従来のＤ／Ａ変換回路に比べて小さくなる。
尚、上記第二実施形態において、図８に示すように、第１，第２の電流源２７，２８を第２電源線Ｌ２に接続し、第３，第４の電流源３３，３４を第１電源線Ｌ１に接続する構成としてもよい。即ち、第１，第２の電流源２７，２８をそれぞれＮＭＯＳトランジスタよりなる第３，第４トランジスタＴｒ３，Ｔｒ４を含む構成とする。第３，第４の電流源３３，３４をそれぞれＰチャネルＭＯＳトランジスタよりなる第６，第７トランジスタＴｒ６，Ｔｒ７を含む構成とする。
Therefore, the operation time of the D /
In the second embodiment, as shown in FIG. 8, the first and second
第１，第２の電流源２７，２８は、図６の差動増幅回路２５にて制御された第１トランジスタＴｒ１に流れる電流Ｉａと同じ値の電流Ｉｂ，ＩｃをそれぞれノードＮ１，Ｎ３から第２電源線Ｌ２に流す。第３，第４の電流源３３，３４は、定電流回路３５に流れる電流Ｉｄと同じ値の電流Ｉｅ，ＩｆをそれぞれノードＮ１，Ｎ３に供給する。
The first and second
図１４は、第二実施形態の詳細な回路図の一例を示す。このＤ／Ａ変換回路は、第１〜第４の電流源２７，２８，３３，３４を図８のように接続した場合を示す。尚、図１４に示すＤ／Ａ変換回路は、図６に示す第２抵抗Ｒ２を第３抵抗Ｒ３の両側、即ち、第１，第３抵抗Ｒ１，Ｒ３の間と第３，第４抵抗Ｒ３，Ｒ４の間にそれぞれ７個づつ設けて構成した例が示されている。尚、図１４に示すＤ／Ａ変換回路は、図では省略してあるが、図６のスイッチＳＷ９は１６個のスイッチにて構成される。従って、図１４のＤ／Ａ変換回路は、下位３ビットと上位４ビットよりなるデジタル信号Ｄｉｎに対応する。尚、図１４には、上記実施形態におけるスイッチＳＷ９，コンデンサＣ１，デコーダ２３，第２増幅回路２９を省略してある。
FIG. 14 shows an example of a detailed circuit diagram of the second embodiment. This D / A conversion circuit shows a case where the first to fourth
ところで、第一，第二実施形態のＤ／Ａ変換回路２１，３１において、入力されるデジタル信号Ｄｉｎに対して出力するアナログ信号Ａｏｕｔの電圧が安定するまでの時間、即ち、動作速度は、分圧回路２２へ電流Ｉｂ，Ｉｃを供給する第１，第２の電流源２７，２８を制御する第１制御回路２４、３２の動作速度、詳しくは電流Ｉａを流す第１トランジスタＴｒ１を制御する第１差動増幅回路２５の動作速度に起因する。そのため、第１差動増幅回路２５は、安定した動作速度が要求される。
By the way, in the D /
第１差動増幅回路２５の動作速度は、図３の定電流源２５ａによる内部のバイアス電流の電流値に依存する。そのバイアス電流の値は、電源電圧の変動が大きく影響する。従って、第１差動増幅回路２５は、電源電圧が変動しても、安定したバイアス電流を供給する定電流源が要求される。そのような定電流回路の一例を図９に示す。
The operation speed of the first
定電流回路４１は、図３に示す第１差動増幅回路２５に設けられた抵抗よりなる定電流回路２５ａに置き換えて用いられる。尚、この定電流回路４１を図８の電流源３５として用いてもよい。また、定電流回路４１を構成するＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに、ＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタに置き換えると共に、高電位電源ＶDDと低電位電源ＶSSの供給を逆にした回路構成としてもよい。この構成による定電流回路は、図８の電流源３５に置き換えられる。
The constant
図９の定電流回路４１は、ゲートが接続された第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２を含む。第２ＮＭＯＳトランジスタＴＮ２は、第１ＮＭＯＳトランジスタＴＮ１のｎ倍の素子サイズを有する。第１ＮＭＯＳトランジスタＴＮ１のソースは低電位電源ＶSSを供給するための第２電源線Ｌ２に接続されている。第２ＮＭＯＳトランジスタＴＮ２のソースは第１抵抗Ｒ１１を介して第２電源線Ｌ２に接続されている。
The constant
第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインは、カレントミラー回路を構成する一対の第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のドレインにそれぞれ接続されている。第１ＰＭＯＳトランジスタＴＰ１のソースは第２ＰＭＯＳトランジスタＴＰ２のソースに接続され、その接続点は電流源４２を介して高電位電源ＶDDを供給するための第１電源線Ｌ１に接続されている。前記第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインは、一対の第３，第４ＰＭＯＳトランジスタＴＰ３，ＴＰ４のゲートにそれぞれ接続されている。 The drains of the first and second NMOS transistors TN1 and TN2 are respectively connected to the drains of a pair of first and second PMOS transistors TP1 and TP2 constituting a current mirror circuit. The source of the first PMOS transistor TP1 is connected to the source of the second PMOS transistor TP2, and the connection point is connected to the first power supply line L1 for supplying the high potential power supply VDD via the current source. The drains of the first and second NMOS transistors TN1 and TN2 are connected to the gates of a pair of third and fourth PMOS transistors TP3 and TP4, respectively.
第３ＰＭＯＳトランジスタＴＰ３のソースは第４ＰＭＯＳトランジスタＴＰ４のソースに接続され、その接続点は定電流源４３を介して第１電源線Ｌ１に接続されている。前記第３，第４ＰＭＯＳトランジスタＴＰ３，ＴＰ４のドレインは、カレントミラー回路を構成する一対の第３，第４ＮＭＯＳトランジスタＴＮ３，ＴＮ４のドレインにそれぞれ接続されている。第３，第４ＮＭＯＳトランジスタＴＮ３，ＴＮ４のソースは、第２電源線Ｌ２に接続されている。これら一対のＮＭＯＳトランジスタＴＮ３，ＴＮ４、一対のＰＭＯＳトランジスタＴＰ３，ＴＰ４、定電流源４３は、差動回路としての差動増幅回路４４を形成する。
The source of the third PMOS transistor TP3 is connected to the source of the fourth PMOS transistor TP4, and the connection point is connected to the first power supply line L1 via the constant
前記第３ＮＭＯＳトランジスタＴＮ３のドレインは第３，第４ＮＭＯＳトランジスタＴＮ３，ＴＮ４のゲートに接続されている。第４ＮＭＯＳトランジスタＴＮ４のドレインは第５ＮＭＯＳトランジスタＴＮ５のゲートに接続されている。 The drain of the third NMOS transistor TN3 is connected to the gates of the third and fourth NMOS transistors TN3 and TN4. The drain of the fourth NMOS transistor TN4 is connected to the gate of the fifth NMOS transistor TN5.
第５ＮＭＯＳトランジスタＴＮ５のソースは第２電源線Ｌ２に接続され、ドレインは第５ＰＭＯＳトランジスタＴＰ５のドレインに接続されている。第５ＰＭＯＳトランジスタＴＰ５のソースは第１電源線Ｌ１に接続されている。第５ＰＭＯＳトランジスタＴＰ５のゲートは同トランジスタＴＰ５のドレインに接続されている。また、第５ＰＭＯＳトランジスタＴＰ５のゲートは、前記定電流回路（電流源）４２に接続されている。 The source of the fifth NMOS transistor TN5 is connected to the second power supply line L2, and the drain is connected to the drain of the fifth PMOS transistor TP5. The source of the fifth PMOS transistor TP5 is connected to the first power supply line L1. The gate of the fifth PMOS transistor TP5 is connected to the drain of the transistor TP5. The gate of the fifth PMOS transistor TP5 is connected to the constant current circuit (current source) 42.
定電流回路４２は、本実施形態では第６ＰＭＯＳトランジスタＴＰ６にて構成されている。第６ＰＭＯＳトランジスタＴＰ６のソースは第１電源線Ｌ１に接続され、同トランジスタＴＰ６のドレインは前記カレントミラー回路を構成する一対の第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のソースに接続されている。前記第５ＰＭＯＳトランジスタＴＰ５のゲートは第６ＰＭＯＳトランジスタＴＰ６のゲートに接続されている。この第５，第６ＰＭＯＳトランジスタＴＰ５，ＴＰ６は、カレントミラー回路を形成する。
In the present embodiment, the constant
第６ＰＭＯＳトランジスタＴＰ６のドレインは、第２，第３抵抗Ｒ１２，Ｒ１３を介して第２電源線Ｌ２に接続されている。第２，第３抵抗Ｒ１２，Ｒ１３の接続点であるノードＮ１１は、前記第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートに接続されている。また、ノードＮ１１は、第６ＮＭＯＳトランジスタＴＮ６のゲートに接続されている。第６ＮＭＯＳトランジスタＴＮ６のソースは第２電源線Ｌ２に接続されている。第６ＮＭＯＳトランジスタＴＮ６のドレインは、出力端子４５に接続されている。
The drain of the sixth PMOS transistor TP6 is connected to the second power supply line L2 via the second and third resistors R12 and R13. A node N11, which is a connection point between the second and third resistors R12 and R13, is connected to the gates of the first and second NMOS transistors TN1 and TN2. The node N11 is connected to the gate of the sixth NMOS transistor TN6. The source of the sixth NMOS transistor TN6 is connected to the second power supply line L2. The drain of the sixth NMOS transistor TN6 is connected to the
前記第２，第３抵抗Ｒ１２，Ｒ１３は、それぞれの抵抗値により前記第６ＰＭＯＳトランジスタＴＰ６のドレインにおける電位と第２電源線Ｌ２により供給を受ける低電位電源ＶSSとの間の電位差を分圧した分圧電圧を生成する分圧回路として動作する。この分圧回路は、ノードＮ１１の電圧を第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲート、及び第６ＮＭＯＳトランジスタＴＮ６のゲートに供給する。 The second and third resistors R12 and R13 are obtained by dividing the potential difference between the potential at the drain of the sixth PMOS transistor TP6 and the low potential power supply VSS supplied by the second power supply line L2 according to the respective resistance values. It operates as a voltage dividing circuit that generates a voltage. This voltage dividing circuit supplies the voltage of the node N11 to the gates of the first and second NMOS transistors TN1 and TN2 and the gate of the sixth NMOS transistor TN6.
次に、上記の定電流回路４１の動作を図１０〜図１３を用いて説明する。
図１０は、定電流回路４１の第１原理説明図である。
上記したように、第２ＮＭＯＳトランジスタＴＮ２は、第１ＮＭＯＳトランジスタＴＮ１のｎ倍の素子サイズを有している。また、第２ＮＭＯＳトランジスタＴＮ２のソースは第１抵抗Ｒ１１を介して第２の電源線Ｌ２、即ち第１ＮＭＯＳトランジスタＴＮ１のソースに接続されている。そして、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートには可変電圧源からゲート電圧ＶＧが供給される。
Next, the operation of the constant
FIG. 10 is a first principle explanatory diagram of the constant
As described above, the second NMOS transistor TN2 has an element size n times that of the first NMOS transistor TN1. The source of the second NMOS transistor TN2 is connected to the second power supply line L2, that is, the source of the first NMOS transistor TN1 via the first resistor R11. The gate voltage VG is supplied from the variable voltage source to the gates of the first and second NMOS transistors TN1 and TN2.
図１１は、ゲート電圧ＶＧに対して第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２に流れるドレイン電流を示す。第２ＮＭＯＳトランジスタＴＮ２は、第１ＮＭＯＳトランジスタＴＮ１に比べて第１抵抗Ｒ１，素子サイズに基づいて特性の傾きが異なる。図１１から明らかなように、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、ゲート電圧ＶG1に対して同一値のドレイン電流を流す。 FIG. 11 shows drain currents flowing through the first and second NMOS transistors TN1 and TN2 with respect to the gate voltage VG. The second NMOS transistor TN2 has a characteristic gradient different from that of the first NMOS transistor TN1 based on the first resistance R1 and the element size. As is apparent from FIG. 11, the first and second NMOS transistors TN1 and TN2 cause the drain current having the same value to flow with respect to the gate voltage VG1.
しかしながら、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２に流れるドレイン電流の値は、それぞれトランジスタＴＮ１，ＴＮ２のドレインにおける電圧値、即ち、高電位電源ＶDDの影響を受ける。従って、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電流を一定にするため、両トランジスタＴＮ１，ＴＮ２のドレイン電圧は高電位電源ＶDDの変動の影響がないようにする必要がある。 However, the value of the drain current flowing through the first and second NMOS transistors TN1 and TN2 is affected by the voltage value at the drain of the transistors TN1 and TN2, that is, the high potential power supply VDD. Therefore, in order to make the drain currents of the first and second NMOS transistors TN1 and TN2 constant, the drain voltages of both the transistors TN1 and TN2 need not be affected by the fluctuation of the high potential power supply VDD.
図１２は、上記の問題を解消した第２原理説明図である。
第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインは、それぞれカレントミラーを構成する一対の第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のドレインに接続されている。この第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２は、ソースに接続された電流源４２から電流Ｉａの供給を受ける。この電流源４２は、前記第１ＮＭＯＳトランジスタＴＮ１のゲート−ソース間に接続されたインピーダンス素子としての第３抵抗Ｒ１３に第２抵抗Ｒ１２を介して電流を供給する。
FIG. 12 is a diagram illustrating the second principle in which the above problem has been solved.
The drains of the first and second NMOS transistors TN1 and TN2 are respectively connected to the drains of a pair of first and second PMOS transistors TP1 and TP2 constituting a current mirror. The first and second PMOS transistors TP1 and TP2 receive the current Ia from the
第２，第３抵抗Ｒ１２，Ｒ１３の間のノードＮ１１は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートに接続されている。従って、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲートに供給される電圧値は、第３抵抗Ｒ１３の抵抗値と、その第３抵抗Ｒ１３に流れる電流Ｉ13の値により決定される。同様に、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のソースが接続されたノードＮ１２の電圧値は、電流Ｉ13の値と第２抵抗Ｒ１２の抵抗値により決定される。 A node N11 between the second and third resistors R12 and R13 is connected to the gates of the first and second NMOS transistors TN1 and TN2. Therefore, the voltage value supplied to the gates of the first and second NMOS transistors TN1 and TN2 is determined by the resistance value of the third resistor R13 and the value of the current I13 flowing through the third resistor R13. Similarly, the voltage value of the node N12 to which the sources of the first and second PMOS transistors TP1 and TP2 are connected is determined by the value of the current I13 and the resistance value of the second resistor R12.
従って、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲート電圧、即ち、ノードＮ１１における電圧を決定することは、ノードＮ１２、即ち、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のソースにおける電圧を決定する。この、ノードＮ１２の電圧は、高電位電源ＶDDの変動による影響を受けない。 Accordingly, determining the gate voltages of the first and second NMOS transistors TN1 and TN2, ie, the voltage at the node N11, determines the voltage at the node N12, ie, the sources of the first and second PMOS transistors TP1 and TP2. The voltage at the node N12 is not affected by fluctuations in the high potential power supply VDD.
即ち、上記第１原理説明図で述べたように、所定のゲート電圧ＶG1に対して、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２は、同一値の電流を流す。このゲート電圧ＶG1は、電流源４２の供給する電流Ｉａにより決定される。
That is, as described in the first principle explanatory diagram, the first and second NMOS transistors TN1 and TN2 pass the same value current with respect to the predetermined gate voltage VG1. The gate voltage VG1 is determined by the current Ia supplied from the
第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２に流れる同一値の電流は、カレントミラー回路を構成する第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２に流れる電流値を同一にする。その第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２は、ソースが共通に接続されている。また、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２は、同じ素子サイズに形成されるとともに、同一のゲート電圧が印加されている。従って、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２のドレイン電圧は同一値となる。 The same current value flowing in the first and second NMOS transistors TN1 and TN2 makes the current value flowing in the first and second PMOS transistors TP1 and TP2 constituting the current mirror circuit the same. The sources of the first and second PMOS transistors TP1 and TP2 are connected in common. The first and second PMOS transistors TP1 and TP2 are formed to have the same element size, and the same gate voltage is applied. Accordingly, the drain voltages of the first and second PMOS transistors TP1 and TP2 have the same value.
従って、電流源４２が図１３の電流Ｉa1を流すことは、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２に流れる電流、即ち両トランジスタＴＮ１，ＴＮ２のドレイン電圧を同一値にする。換言すれば、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電圧が同じとなるように電流源４２が供給する電流Ｉａを制御する事で、両ＮＭＯＳトランジスタＴＮ１，ＴＮ２のゲート電圧に対する高電位電源ＶDDの変動による影響をなくすことができる。
Therefore, when the
即ち、図９に示すように、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電圧を、それぞれ差動増幅回路４４を構成する第３，第４ＰＭＯＳトランジスタＴＰ３，ＴＰ４のゲートに供給する。差動増幅回路４４は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電圧を一致させるように第５ＮＭＯＳトランジスタＴＮ５のゲート電圧を制御する。第５ＮＭＯＳトランジスタＴＮ５は、そのゲート電圧に応答して電流を流し、第５，第６ＰＭＯＳトランジスタＴＰ５，ＴＰ６は、第５ＮＭＯＳトランジスタＴＮ５に流れる電流と同一値の電流Ｉａを流す。即ち、差動増幅回路４４は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電圧を一致させるように電流源４２に流れる電流Ｉａを制御する。
That is, as shown in FIG. 9, the drain voltages of the first and second NMOS transistors TN1 and TN2 are supplied to the gates of the third and fourth PMOS transistors TP3 and TP4 constituting the
差動増幅回路４４は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電流ＩＮ１，ＩＮ２がＩＮ１＞ＩＮ２の関係にあるとき、第６ＰＭＯＳトランジスタＴＰ６のドレイン電流Ｉａを増加させる。逆に、差動増幅回路４４は、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電流ＩＮ１，ＩＮ２がＩＮ１＜ＩＮ２の関係にあるとき、第６ＰＭＯＳトランジスタＴＰ６のドレイン電流Ｉａを減少させる。これにより、第６ＰＭＯＳトランジスタＴＰ６のドレイン電流Ｉａは、第１，第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレイン電流ＩＮ１，ＩＮ２がＩＮ１＝ＩＮ２のときに安定する。このとき第６ＰＭＯＳトランジスタＴＰ６のドレイン電流Ｉａは、高電位電源ＶDDの変動の影響を受けない。
The
そして、ドレイン電流Ｉａは、ノードＮ１１の電圧を決定し、第６ＮＭＯＳトランジスタＴＮ６はノードＮ１１の電圧に応じた電流を流す。これにより、第６ＮＭＯＳトランジスタＴＮ６に流れる電流は高電位電源ＶDDの変動による影響を受けない。そして、この第６ＮＭＯＳトランジスタＴＮ６に流れる電流は、定電流回路４１の出力電流Ｉｏｕｔとして出力される。
The drain current Ia determines the voltage at the node N11, and the sixth NMOS transistor TN6 passes a current according to the voltage at the node N11. As a result, the current flowing through the sixth NMOS transistor TN6 is not affected by fluctuations in the high potential power supply VDD. The current flowing through the sixth NMOS transistor TN6 is output as the output current Iout of the constant
上記のように構成された定電流回路４１の出力電流Ｉｏｕｔは、図２，６の第１差動増幅回路２５のバイアス電流の供給に用いられる。これにより、第１差動増幅回路２５は、バイアス電流が安定して供給されるため、動作速度が安定する。
The output current Iout of the constant
図１５〜１８は、図９の定電流回路４１を含む第二実施形態の詳細な回路の第２例を示す。これにより、Ｄ／Ａ変換回路の動作速度の安定化及びグリッジエネルギーの低減が図られている。
15 to 18 show a second example of a detailed circuit of the second embodiment including the constant
尚、図１５〜１８に示す回路は、図６に示す第３抵抗Ｒ３を８個用いて構成した例が示されている。従って、図１５〜１８に示すＤ／Ａ変換回路は、下位３ビットと上位４ビットよりなるデジタル信号Ｄｉｎに対応する。尚、図１５〜図１７には、上記実施形態におけるスイッチＳＷ９，コンデンサＣ１，第２増幅回路２９，デコーダ２３を省略してある。
In addition, the circuit shown to FIGS. 15-18 has shown the example comprised using eight 3rd resistance R3 shown in FIG. Accordingly, the D / A conversion circuits shown in FIGS. 15 to 18 correspond to the digital signal Din composed of the lower 3 bits and the upper 4 bits. 15 to 17, the switch SW9, the capacitor C1, the
以上記述したように、本実施形態によれば、第一実施形態における（１），（２）の効果に加えて以下の効果を奏する。
（３）第１，第２の電流源２７，２８に対して、同一方向に常に電流を流す第３，第４の電流源３３，３４を接続した。第３，第４の電流源３３，３４は、選択電圧Ｖａを低下させるように作用する。これにより、各抵抗Ｒ１〜Ｒ４の設定誤差により選択電圧Ｖａが基準電圧Ｖｒｅｆより高くなっても、第３，第４の電流源３３，３４が選択電圧Ｖａを基準電圧Ｖｒｅｆより低くする。その結果、第１，第２の電流源２７，２８は、選択電圧Ｖａを基準電圧Ｖｒｅｆと一致させるように動作する事ができるため、精度誤差を無くすることができる。
As described above, according to this embodiment, in addition to the effects (1) and (2) in the first embodiment, the following effects can be obtained.
(3) The third and fourth
（４）分圧回路２２のノードＮ１，Ｎ３に第３，第４の電流源３３，３４を接続し、それらのノードＮ１，Ｎ３から定電流Ｉｅ，Ｉｆを第２電源線Ｌ２に流すようにしている。そのため、デジタル信号Ｄｉｎの上位２ビットの信号Ｄ４，Ｄ３に基づいて、スイッチＳＷ９ａ〜ＳＷ９ｃを切り替えた時にアナログ信号Ａｏｕｔが所望の電圧に低下して安定するまでの時間を従来に比べて短縮することができる。このことは、スイッチＳＷ９ａ〜Ｓｗ９ｃの切り替え時に生じるグリッジのエネルギーを減少させることができる。
(4) The third and fourth
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１８〜図２０に従って説明する。
図１８は、本発明を具体化した電流発生回路の回路図である。電流発生回路５１は、第１，第２分圧回路５２，５３、差動増幅回路５４、第１，第２，第３の電流源５５，５６，５７を備えている。
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS.
FIG. 18 is a circuit diagram of a current generation circuit embodying the present invention. The
第１分圧回路５２は、複数（本実施形態では８個）の抵抗Ｒ３１〜Ｒ３８にて構成される。抵抗Ｒ３１〜Ｒ３８は、高電位電源ＶDDの第１電源線Ｌ１と低電位電源ＶSSの第２電源線Ｌ２の間に直列接続されている。抵抗Ｒ３４，Ｒ３５間のノードＮ３１は、差動増幅回路５４に接続されている。
The first
各抵抗Ｒ３１〜Ｒ３８は、全て同じ抵抗値を有する。従って、ノードＮ３１の電位は、第１電源線Ｌ１の電位（高電位電源ＶDD）と第２電源線Ｌ２の電位（低電位電源ＶSS）の中間の電位（＝（ＶDD−ＶSS）／２）となる。 Each of the resistors R31 to R38 has the same resistance value. Therefore, the potential of the node N31 is an intermediate potential (= (VDD−VSS) / 2) between the potential of the first power supply line L1 (high potential power supply VDD) and the potential of the second power supply line L2 (low potential power supply VSS). Become.
第２分圧回路５３は、複数（本実施形態では８個）の抵抗Ｒ４１〜Ｒ４８にて構成される。抵抗Ｒ４１〜Ｒ４８は、第１電源線Ｌ１と第２電源線Ｌ２の間に直列接続されている。
The second
各抵抗Ｒ４１〜Ｒ４８は、全て同じ抵抗値を有する。従って、第１電源線Ｌ１とノードＮ３４の間に接続された抵抗Ｒ４１，Ｒ４２を合成した抵抗値と、第２電源線Ｌ２とノードＮ３５の間に接続された抵抗Ｒ４７，Ｒ４８を合成した抵抗値は同じ値になる。即ち、第１電源線Ｌ１とノードＮ３２の間と第２電源線Ｌ２とノードＮ３３の間には、同じ抵抗値の抵抗（合成抵抗）が接続されていることになる。 Each of the resistors R41 to R48 has the same resistance value. Therefore, a resistance value obtained by synthesizing the resistors R41 and R42 connected between the first power supply line L1 and the node N34 and a resistance value obtained by synthesizing the resistors R47 and R48 connected between the second power supply line L2 and the node N35. Have the same value. That is, a resistor (combined resistor) having the same resistance value is connected between the first power supply line L1 and the node N32 and between the second power supply line L2 and the node N33.
抵抗Ｒ４３，Ｒ４４間のノードＮ３２は、差動増幅回路５４に接続されている。差動増幅回路５４は、一対の第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２を含む。第１ＰＭＯＳトランジスタＴＰ１１のゲートは前記第１分圧回路５２のノードＮ３１に接続されている。第２ＰＭＯＳトランジスタＴＰ１２のゲートは前記第２分圧回路５３のノードＮ３２に接続されている。
A node N32 between the resistors R43 and R44 is connected to the
第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２のソースは共通に接続され、その接続点は電流源５８を介して高電位電源ＶDDを供給するための第１電源線Ｌ１に接続されている。第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２のドレインは、それぞれ一対の第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ１２のドレインに接続されている。
The sources of the first and second PMOS transistors TP11 and TP12 are connected in common, and the connection point is connected to a first power supply line L1 for supplying a high potential power supply VDD through a
第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ１２のソースは低電位電源ＶSSを供給するための第２電源線Ｌ２に接続されている。第１ＮＭＯＳトランジスタＴＮ１１のゲートは、第２ＮＭＯＳトランジスタＴＮ１２のゲート及びドレインに接続されている。従って、第１，第２ＮＭＯＳトランジスタＴＮ１１，ＴＮ１２は、カレントミラー回路を形成する。 The sources of the first and second NMOS transistors TN11 and TN12 are connected to a second power supply line L2 for supplying a low potential power supply VSS. The gate of the first NMOS transistor TN11 is connected to the gate and drain of the second NMOS transistor TN12. Accordingly, the first and second NMOS transistors TN11 and TN12 form a current mirror circuit.
第１ＰＭＯＳトランジスタＴＰ１１のドレインと第１ＮＭＯＳトランジスタＴＮ１１のドレインが接続されたノードＮ３３は、第１〜第３の電流源５５〜５７に接続されている。
A node N33 to which the drain of the first PMOS transistor TP11 and the drain of the first NMOS transistor TN11 are connected is connected to the first to third
第１〜第３の電流源５５〜５７は、本実施形態ではそれぞれＮＭＯＳトランジスタＴＮ１３〜ＴＮ１５を含む。前記ノードＮ３３は、各ＮＭＯＳトランジスタＴＮ１３〜ＴＮ１５のゲートに接続されている。各ＮＭＯＳトランジスタＴＮ１３〜ＴＮ１５のソースは第２電源線Ｌ２に接続されている。従って、第１〜第３の電流源５５〜５７は、同一値の電流Ｉ3a，Ｉ3b，Ｉ3cを流す。
In the present embodiment, the first to third
第１の電流源５５の第３ＮＭＯＳトランジスタＴＮ１３のドレインは前記第２分圧回路５３の抵抗Ｒ４２，Ｒ４３間のノードＮ３４に接続されている。第１の電流源５５は、ノードＮ３３の電圧に応じた電流Ｉ3aをノードＮ３４から第２電源線Ｌ２に流す。
The drain of the third NMOS transistor TN13 of the first
第２の電流源５６の第４ＮＭＯＳトランジスタＴＮ１４のドレインは前記第２分圧回路５３の抵抗Ｒ４６，Ｒ４７間のノードＮ３５に接続されている。第２の電流源５６は、ノードＮ３３の電圧に応じた電流Ｉ3bをノードＮ３５から第２電源線Ｌ２に流す。
The drain of the fourth NMOS transistor TN14 of the second
次に、上記のように構成された電流発生回路５１の作用を説明する。
差動増幅回路５４は、一対の第１，第２ＰＭＯＳトランジスタＴＰ１１，ＴＰ１２のゲートに印加されるノードＮ３１の電圧とノードＮ３２の電圧の差に応じて第１，第２の電流源５５，５６の第３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のゲート電圧を制御する。第３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４は、ゲート電圧に応じた電流Ｉ3a，Ｉ3bを流す。従って、第１，第２の電流源５５，５６は、ノードＮ３１，Ｎ３２の電圧差に応じた電流Ｉ3a，Ｉ3bを流す。
Next, the operation of the
The
第１電源線Ｌ１とノードＮ３４間のインピーダンス（抵抗Ｒ４１，Ｒ４２の合成抵抗値）は、第２電源線Ｌ２とノードＮ３５間のインピーダンス（抵抗Ｒ４７，Ｒ４８の合成抵抗値）と同じ値である。従って、前記第一実施形態で述べたように、第２分圧回路５３のノードＮ３４，Ｎ３５における電圧は、両ノードＮ３４，Ｎ３５間の電位差を一定に保ったままで、第１，第２の電流源５５，５６に流れる電流Ｉ3a，Ｉ3bの電流値に応じて変更される。
The impedance between the first power supply line L1 and the node N34 (the combined resistance value of the resistors R41 and R42) is the same value as the impedance between the second power supply line L2 and the node N35 (the combined resistance value of the resistors R47 and R48). Therefore, as described in the first embodiment, the voltages at the nodes N34 and N35 of the second
そして、本実施形態では、第１，第２の電流源５５，５６は、ノードＮ３４，Ｎ３５から低電位電源ＶSSの電位である第２電源線Ｌ２に電流を流すように接続されている。従って、差動増幅回路５４は、ノードＮ３１における分圧電圧と、ノードＮ３２における分圧電圧とを一致させるように、第３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のゲート電圧を制御する。そして、ノードＮ３１とノードＮ３２における分圧電圧が一致すると、第１，第２の電流源５５，５６からノードＮ３４，Ｎ３５に供給される第１，第２の電流Ｉ3a，Ｉ3bは安定し一定値となる。
In the present embodiment, the first and second
ノードＮ３１，Ｎ３２の電圧ＶN31 ，ＶN32 は、各抵抗Ｒ３１〜Ｒ３８，Ｒ４１〜Ｒ４８の抵抗値を「１」とすると、
ＶN31 ＝（ＶDD−ＶSS）・４／８＋ＶSS
ＶN32 ＝（ＶDD−ＶSS）・５／８＋ＶSS
となる。従って、差動増幅回路５４は、両電圧ＶN31 ，ＶN32 の差電圧ΔＶ（＝（ＶDD−ＶSS）／８）だけ第２分圧回路５３の各ノードＮ３２，Ｎ３４，Ｎ３５の電圧を低くするように動作する。
The voltages VN31 and VN32 of the nodes N31 and N32 are set to “1” when the resistance values of the resistors R31 to R38 and R41 to R48 are “1”.
VN31 = (VDD-VSS) · 4/8 + VSS
VN32 = (VDD-VSS) · 5/8 + VSS
It becomes. Accordingly, the
このとき、第１，第２の電流源５５，５６に流れる電流Ｉ3a，Ｉ3bは、差電圧ΔＶと、ノードＮ３５と第２電源線Ｌ２の間のインピーダンスの積であるから、
Ｉ3a＝Ｉ3b＝（（ＶDD−ＶSS）／８）／２
＝（ＶDD−ＶSS）／１６
となる。
At this time, the currents I3a and I3b flowing through the first and second
I3a = I3b = ((VDD-VSS) / 8) / 2
= (VDD-VSS) / 16
It becomes.
そして、第３の電流源５７は、第１，第２の電流源５５，５６における電流Ｉ3a，Ｉ3bと同じ値の電流Ｉ3cを流す。従って、電流Ｉ3cは、
Ｉ3c＝Ｉ3a＝Ｉ3b＝（ＶDD−ＶSS）／１６
となる。
The third
I3c = I3a = I3b = (VDD-VSS) / 16
It becomes.
この電流Ｉ3cは、電流発生回路５１の出力電流Ｉｏｕｔとなる。この出力電流Ｉｏｕｔは、上記式から明らかなように、電源電圧の変化に対して直線的（リニア）に変化する特性（図２０参照）となる。
This current I3c becomes the output current Iout of the
図１９には、一般的な電流発生回路の回路図を示す。
この電流発生回路６１は、カレントミラー回路を構成する一対のＮＭＯＳトランジスタＴＮ２１，ＴＮ２２と抵抗Ｒ６１にて構成されている。この電流発生回路６１は、出力端子６２から電流Ｉout2を出力する。この電流Ｉout2は、抵抗Ｒ６１の抵抗値をＲｎ、ＮＭＯＳトランジスタＴＮ２１のゲート−ソース間電圧をＶgsとすると、
Ｉout2＝（（ＶDD−ＶSS）−Ｖgs）／Ｒｎ
となる。
FIG. 19 shows a circuit diagram of a general current generating circuit.
The
Iout2 = ((VDD-VSS) -Vgs) / Rn
It becomes.
ＮＭＯＳトランジスタＴＮ２１のゲート−ソース間電圧Ｖgsは、該トランジスタＴＮ２１のドレイン電流とドレイン電圧によって変化する。そのため、出力電流Ｉout2は、図２０に一点鎖線で示すように、電源電圧の変化に対してリニアに変化しない。このことは、出力電流Ｉout2の設定にＮＭＯＳトランジスタＴＮ２１の特性を考慮することを要求するため、所望の値の出力電流Ｉout2を得ることを困難にする。 The gate-source voltage Vgs of the NMOS transistor TN21 varies depending on the drain current and drain voltage of the transistor TN21. Therefore, the output current Iout2 does not change linearly with respect to the change in the power supply voltage, as indicated by a one-dot chain line in FIG. This requires that the characteristics of the NMOS transistor TN21 be considered in setting the output current Iout2, making it difficult to obtain an output current Iout2 having a desired value.
これに対し、本実施形態の電流発生回路５１は、図２０に実線で示すように、電源電圧の変化に対して直線的に変化する出力電流Ｉｏｕｔを出力する。これにより、出力電流の値を任意に設定することが可能となる。
On the other hand, the
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１，第２の電流源５５，５６は、ノードＮ３４，Ｎ３５から低電位電源ＶSSの電位である第２電源線Ｌ２に電流を流すように接続されている。従って、差動増幅回路５４は、ノードＮ３１における分圧電圧と、ノードＮ３２における分圧電圧とを一致させるように、第３，第４ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のゲート電圧を制御する。そして、ノードＮ３１とノードＮ３２における分圧電圧が一致すると、第１，第２の電流源５５，５６からノードＮ３４，Ｎ３５に供給される第１，第２の電流Ｉ3a，Ｉ3bは安定し一定値となる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The first and second
その結果、電流発生回路５１は、電源電圧の変化に対して直線的に変化する出力電流Ｉｏｕｔを出力する。これにより、出力電流の値を任意に設定することが可能となる。
尚、本発明は前記各実施形態の他、以下の態様で実施してもよい。
As a result, the
The present invention may be carried out in the following modes in addition to the above embodiments.
・第一，第二実施形態において、高電位電源ＶDDと低電位電源ＶSSの間の電位差を等分に分割する抵抗の数、及びスイッチの数を適宜変更して実施してもよい。
・第一，第二実施形態において、入力するデジタル信号Ｄｉｎのビット数を適宜変更して実施してもよい。
In the first and second embodiments, the number of resistors that divide the potential difference between the high potential power supply VDD and the low potential power supply VSS equally and the number of switches may be changed as appropriate.
In the first and second embodiments, the number of bits of the input digital signal Din may be changed as appropriate.
・第三実施形態では、第１，第２分圧回路５２，５３を構成する抵抗Ｒ３１〜Ｒ３８，Ｒ４１〜Ｒ４８を全て同じ抵抗値としたが、ノードＮ３１を高電位電源ＶDDと低電位電源ＶSSの中間電位（＝（ＶDD＋ＶSS）／２）に設定することができれば良く、第１分圧回路５２を複数の抵抗により構成してもよい。また、第１電源線Ｌ１とノードＮ３１との間の抵抗の数を、ノードＮ３１と第２電源線Ｌ２の間の抵抗の数と異なる構成としてもよい。
In the third embodiment, the resistors R31 to R38 and R41 to R48 constituting the first and second
・第三実施形態では、第１〜第３の電流源５５〜５７をそれぞれＮＭＯＳトランジスタＴＮ１３〜ＴＮ１５にて構成したが、複数のＮＭＯＳトランジスタにて構成してもよい。
・ノードＮ３３に接続する電流源の数を、上記実施形態では３個としたが、４個以上任意の個数を接続する構成としてもよい。
In the third embodiment, the first to third
In the above embodiment, the number of current sources connected to the node N33 is three, but an arbitrary number of four or more may be connected.
５２ 第１の分圧回路
５３ 第２の分圧回路
５４ 差動増幅回路
５５ 第１の電流源
５６ 第２の電流源
５７ 第３の電流源
Ｉ３ａ 第１の電流
Ｉ３ｂ 第２の電流
Ｉ３ｃ 第３の電流
52 1st
Claims (1)
前記第１，第２の電源線に接続された同一インピーダンスを有する第１，第２のインピーダンス手段と、該第１，第２のインピーダンス手段の間に接続された複数の素子よりなる第３のインピーダンス手段とを備え、第３のインピーダンス手段において前記第１の分圧電圧と異なる電圧の第２の分圧電圧を生成する第２の分圧回路と、
前記第２の分圧回路を構成する第１，第２のインピーダンス手段と第３のインピーダンス手段との間の第１，第２の接続点にそれぞれ接続され、第１，第２の接続点にそれぞれ同一値の第１，第２の電流を供給する第１，第２の電流源と、
前記第１の分圧電圧と第２の分圧電圧が入力され、第１，第２の分圧電圧が一致するように前記第１，第２の電流を供給するべく前記第１，第２の電流源を制御する差動回路と、
前記第１，第２の電流と同一値の第３の電流を流すように接続され、その第３の電流を出力電流として出力する第３の電流源と
を備えた電流発生回路。 Connected between first and second power supply lines for supplying different first and second voltages to generate a first divided voltage obtained by dividing between the first and second voltages. A first voltage divider circuit that
A first and second impedance means having the same impedance connected to the first and second power lines, and a third element comprising a plurality of elements connected between the first and second impedance means And a second voltage dividing circuit for generating a second divided voltage having a voltage different from the first divided voltage in the third impedance means,
The first and second impedance means constituting the second voltage dividing circuit are connected to the first and second connection points between the third impedance means and the first and second connection points, respectively. First and second current sources for supplying the same first and second currents, respectively;
The first and second divided voltages are inputted so that the first and second currents are supplied so that the first and second divided voltages are matched. A differential circuit for controlling the current source of
A current generation circuit including a third current source connected to flow a third current having the same value as the first and second currents and outputting the third current as an output current.
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