JP4005319B2

JP4005319B2 - Library design method

Info

Publication number: JP4005319B2
Application number: JP2001073693A
Authority: JP
Inventors: 正和田中; 正博福井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-04-04
Filing date: 2001-03-15
Publication date: 2007-11-07
Anticipated expiration: 2021-03-15
Also published as: JP2001350808A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等の集積回路に使用されるＡＮＤ回路，ＮＡＮＤ回路やインバータ回路等のライブラリセルや、オペアンプ，ＡＤコンバータ，３２ビット乗算器，ＣＰＵ等、再利用可能なＩＰ（インテレクチャルプロパティ）などの部分回路を設計するライブラリ設計方法に関する。
【０００２】
【従来の技術】
集積回路におけるライブラリ設計は、プロセステクノロジ情報を基に、設計工数短縮のため、前プロセスにおけるライブラリセルの回路情報やレイアウト情報を再利用して行なわれるのが一般的である。従来の設計方法としては、前プロセステクノロジで用いられたトランジスタのサイズ等を配線幅等のデザインルールの変化に応じた比例定数を用いて一定倍に縮小するなどの方法があった。一方、回路の性能最適化方法としては、日本国特許第２８７２９９０号に開示される様に、遅延を最小化する等の設計指標に基づいてトランジスタのサイズを最適化する方法があった。
【０００３】
【発明が解決しようとする課題】
集積回路の性能向上や面積削減をはかるためには、それを構成する個々のライブラリセルが性能および面積の面で最適化されている必要がある。しかしライブラリセルは、実際の集積回路における使用条件に応じてその特性が異なってくる。そのためライブラリセルの設計においては、より実際の集積回路に近い使用条件の下でライブラリセルの最適化を行なっておく必要がある。
【０００４】
しかしながら従来のライブラリセルの設計方法では、実際の集積回路において各々のライブラリセルがどのような条件の下で使用されるかを、ライブラリセル設計時に正確に想定する方法はなかった。そのため、それらのライブラリセルにより構成された集積回路は、十分な動作速度が得られないか、動作速度を保証するために余分な面積や消費電力などのコストを増大させてしまう等の問題があった。
【０００５】
さらに、ライブラリに含まれる個々のライブラリセルが設計対象の集積回路において使用されるときの出力負荷容量や入力信号のドライブ抵抗などの外部条件は、テクノロジに対して一意に決まるものではなく、設計対象の回路の規模や、回路の種類によって大きく異なる。また同じ回路規模、種類であっても、通常、同じライブラリセルが集積回路の様々な箇所で使用されるため、ライブラリセル設計時には外部条件を正確に見積もることができないという問題があった。
【０００６】
また、設計の際には、遅延、面積、消費電力、ノイズに対する強さ等、様々な設計指標のトレードオフが存在するが、これら複数の指標をトレードオフの観点から最適化する方法がない等の問題があった。
【０００７】
また、オペアンプ，ＡＤコンバータ，３２ビット乗算器，ＣＰＵ等、再利用可能なマクロブロックであるＩＰの設計においては、すでに設計された回路の一部（部分回路）であるＩＰを異なるテクノロジで使用する等、別の外部条件で使用するために設計する場合と、初めから複数の外部条件での使用を前提に設計する場合とがある。したがって、ＩＰの場合もライブラリセルと同様、別の外部条件で設計、あるいは今回の外部条件がわからない段階で設計されるので、そのＩＰは最適な性能を有するものとは言えないという問題があった。
【０００８】
本発明の目的は、ライブラリセルやＩＰなどの部分回路を、集積回路上において実際に使用されるときの外部条件に適して設計することができるライブラリ設計方法を提供することである。
【０００９】
【課題を解決するための手段】
請求項１のライブラリ設計方法は、集積回路の部分回路であるライブラリを、外部条件推定部と最適化部とを備えた計算機を利用して設計するライブラリ設計方法であって、外部条件推定部が、集積回路に用いたときの部分回路の外部条件を推定する外部条件推定工程と、最適化部が、部分回路を外部条件に応じて設計する最適化工程とを含む。
ここで、外部条件推定部が、テクノロジ変換部、レイアウト抽出部、外部条件計算部、及び配線部を有している。
また、外部条件推定工程は、
テクノロジ変換部が、予め準備された外部条件抽出用レイアウトを設計対象の集積回路のテクノロジ情報に基づいてテクノロジ変換するテクノロジ変換工程と、
レイアウト抽出部が、テクノロジ変換された外部条件抽出用レイアウトから部分回路の動作に影響を与える外部情報であるレイアウト抽出情報を抽出するレイアウト抽出工程と、
外部条件計算部が、レイアウト抽出情報から部分回路の外部条件を計算する外部条件計算工程と、
配線部が、テクノロジ変換工程によりテクノロジ変換された外部条件抽出用レイアウトに対して設計対象の集積回路のテクノロジ情報に基づいて再配線を行う配線工程と
を含む。
そして、レイアウト抽出工程は配線工程により再配線が行われた外部条件抽出用レイアウトからレイアウト抽出情報を抽出する。
【００１０】
この請求項１の発明によると、外部条件推定工程を備えており、外部条件に応じて部分回路を設計するので、外部条件に最適な性能の部分回路を設計することができる。
【００１３】
また、外部条件推定工程に、テクノロジ変換工程とレイアウト抽出工程と外部条件計算工程とを備えているので、設計対象のテクノロジにおける部分回路の外部条件を容易にしかも正確に推定することが可能となる。
【００１７】
さらに、外部条件推定工程に、再配線を行う配線工程を備えているので、配線長等の値をより実際の集積回路における値に近づけることができ、より正確な外部条件を容易に推定することができる。
【００１８】
請求項２のライブラリ設計方法は、集積回路の部分回路であるライブラリを、外部条件推定部と最適化部とを備えた計算機を利用して設計するライブラリ設計方法であって、外部条件推定部が、集積回路に用いたときの部分回路の外部条件を推定する外部条件推定工程と、最適化部が、部分回路を外部条件に応じて設計する最適化工程とを含む。
ここで、外部条件推定部が、テクノロジ変換部、レイアウト抽出部、外部条件計算部、及びコンパクション部を有している。
また、外部条件推定工程は、
テクノロジ変換部が、予め準備された外部条件抽出用レイアウトを設計対象の集積回路のテクノロジ情報に基づいてテクノロジ変換するテクノロジ変換工程と、
レイアウト抽出部が、テクノロジ変換された外部条件抽出用レイアウトから部分回路の動作に影響を与える外部情報であるレイアウト抽出情報を抽出するレイアウト抽出工程と、
外部条件計算部が、レイアウト抽出情報から部分回路の外部条件を計算する外部条件計算工程と、
コンパクション部が、テクノロジ変換工程によりテクノロジ変換された外部条件抽出用レイアウトに対してコンパクションを行うコンパクション工程と
を含む。
そして、レイアウト抽出工程はコンパクション工程によりコンパクションが行われた外部条件抽出用レイアウトからレイアウト抽出情報を抽出する。
【００１９】
この請求項２の発明によると、外部条件推定工程を備えており、外部条件に応じて部分回路を設計するので、外部条件に最適な性能の部分回路を設計することができる。
また、外部条件推定工程に、テクノロジ変換工程とレイアウト抽出工程と外部条件計算工程とを備えているので、設計対象のテクノロジにおける部分回路の外部条件を容易にしかも正確に推定することが可能となる。
さらに、外部条件推定工程に、コンパクション工程を備えているので、配線長等の値をより実際の集積回路における値に近づけることができ、より正確な外部条件を容易に推定することができる。
【００２０】
請求項３のライブラリ設計方法は、集積回路の部分回路であるライブラリを、外部条件推定部と最適化部とを備えた計算機を利用して設計するライブラリ設計方法であって、外部条件推定部が、集積回路に用いたときの部分回路の外部条件を推定する外部条件推定工程と、最適化部が、部分回路を外部条件に応じて設計する最適化工程とを含む。
ここで、外部条件推定部が、テクノロジ変換部、レイアウト抽出部、外部条件計算部、配線部、及びコンパクション部を有している。
また、外部条件推定工程は、
テクノロジ変換部が、予め準備された外部条件抽出用レイアウトを設計対象の集積回路のテクノロジ情報に基づいてテクノロジ変換するテクノロジ変換工程と、
レイアウト抽出部が、テクノロジ変換された外部条件抽出用レイアウトから部分回路の動作に影響を与える外部情報であるレイアウト抽出情報を抽出するレイアウト抽出工程と、
外部条件計算部が、レイアウト抽出情報から部分回路の外部条件を計算する外部条件計算工程と、
配線部が、テクノロジ変換工程によりテクノロジ変換された外部条件抽出用レイアウトに対して設計対象の集積回路のテクノロジ情報に基づいて再配線を行う配線工程と、
コンパクション部が、配線工程により再配線が行われた外部条件抽出用レイアウトに対してコンパクションを行うコンパクション工程と
を含む。
そして、レイアウト抽出工程はコンパクション工程によりコンパクションが行われた外部条件抽出用レイアウトからレイアウト抽出情報を抽出する。
【００２１】
この請求項３の発明によると、外部条件推定工程を備えており、外部条件に応じて部分回路を設計するので、外部条件に最適な性能の部分回路を設計することができる。
また、外部条件推定工程に、テクノロジ変換工程とレイアウト抽出工程と外部条件計算工程とを備えているので、設計対象のテクノロジにおける部分回路の外部条件を容易にしかも正確に推定することが可能となる。
さらに、外部条件推定工程に、再配線を行う配線工程とコンパクション工程との両方を備えているので、一方のみを備えた場合よりもさらに、配線長等の値をより実際の集積回路における値に近づけることができ、より正確な外部条件を容易に推定することができる。
【００３９】
【発明の実施の形態】
本発明の実施の形態について、図面を参照しながら説明する。ここでは、ライブラリを構成するライブラリセルの設計方法を例に説明する。図１は本発明の実施の形態におけるライブラリセルの設計方法の処理手順を表している。
【００４０】
外部条件推定工程Ｓ１０では、配線幅やコンタクトサイズ等のテクノロジ情報１０から、ライブラリセルの外部条件を推定し、外部条件情報２０を生成する。
【００４１】
図２は、図１における外部条件推定工程Ｓ１０の具体的な処理手順の一例を表す図である。
【００４２】
テクノロジ情報１０は、現在設計中の集積回路のデザインルールや特性パラメータ等の値を示した情報であり、例えば以下の項目がある。
【００４３】
・配線幅
・配線膜厚
・配線間隔
・配線層数
・配線層間膜厚
・最小トランジスタサイズ
・コンタクトサイズ
・単位面積あたり配線容量
・単位長さあたり配線抵抗
・単位長さあたり配線間容量
図３は図２における予め準備された外部条件抽出用レイアウト１１ａの一例を示している。図３において、１１０は外部条件抽出用レイアウト１１ａのレイアウト図、１１１は設計対象の一つのライブラリセル、１１２はライブラリセル間の配線を表している。外部条件抽出用レイアウト１１ａは、ライブラリを用いて設計された集積回路であり、そのレイアウト情報を備えている。この外部条件抽出用レイアウト１１ａは、ライブラリセル設計者が設計対象のライブラリセルの外部条件を抽出するために予め準備しておき、計算機のメモリ等に保存されている。そして、新たなテクノロジのライブラリセルを設計するたびに取り出してきて、そのテクノロジにおけるライブラリセルの外部条件の抽出に用いられる。
【００４４】
この様に予め準備された外部条件抽出用レイアウト１１ａは、設計対象のライブラリセルを１つ以上含み、設計対象のライブラリセルに接続する配線やトランジスタのレイアウト情報を含んでいるので、レイアウトを反映したライブラリセルの外部条件を精度よく抽出することができる。この外部条件抽出用レイアウトは１つだけでもよいが、外部条件は、マイコン回路、データパス回路、メモリ周辺回路等、設計対象の回路の種類や、回路規模等によりばらつきがあるので、実際の外部条件に近い回路をより多く用いた方が外部条件の精度を高めることができる。一方、特定の回路の規模や種類をターゲットとしたライブラリセルを設計する場合には、同ターゲットに応じた外部条件抽出用レイアウトを準備すればよい。
【００４５】
次に、外部条件推定工程Ｓ１０の処理手順を図２に基づいて順に説明する。
【００４６】
まず、テクノロジ変換工程Ｓ１１において、予め準備された外部条件抽出用レイアウト１１ａの配線幅等のテクノロジを、テクノロジ情報１０に基づいて変換する。これにより、テクノロジ変換された、すなわち現在設計中のテクノロジにおける外部条件抽出用レイアウト１１ｂを得る。なお、テクノロジ変換工程Ｓ１１において、設計の対象となる集積回路そのものを、外部条件抽出用レイアウト１１ａとして用いてもよく、その場合、後述の外部条件計算工程Ｓ１５において、より実際に近い外部条件（外部条件情報２０）を得ることが可能となる。
【００４７】
次に、配線工程Ｓ１２において、テクノロジ変換された外部条件抽出用レイアウト１１ｂの再配線を行う。この配線工程Ｓ１２は、対象とするテクノロジにおける配線層数、配線間隔、配線幅等のテクノロジ情報１０に基づいて行われ、また、市販の配線ツールを用いて行うことができる。従来、デザインルールの変更や配線層数の変更などのプロセス変更時には、ライブラリセルが使用する配線層数の変化により配線長の変化を予測することが難しかった。しかし、この工程Ｓ１２により、外部条件抽出用レイアウト１１ｃの配線長をより実際の値に近づけることができ、配線容量や配線抵抗の推定精度を上げることができる。
【００４８】
次に、コンパクション工程Ｓ１３において、再配線が行われた外部条件抽出用レイアウト１１ｃのコンパクションを行う。このコンパクション工程Ｓ１３は、市販のレイアウトツール等を用いて行うことができる。この工程Ｓ１３により、外部条件抽出用レイアウト１１ｄの配線長をより実際の値に近づけることができ、配線容量や配線抵抗の推定精度を上げることができる。
【００４９】
次に、レイアウト抽出工程Ｓ１４において、コンパクションが行われた外部条件抽出用レイアウト１１ｄからレイアウト抽出情報１２の抽出を行なう。レイアウト抽出情報１２は、個々のライブラリセルの動作に影響を与えるセル外部の抵抗や負荷容量等の情報を表している。図４と図５は、それぞれライブラリセルの外部条件の一例を表した図である。図４において、２０１は設計対象のライブラリセル、２０２は入力ドライブ抵抗、２０３は入力配線抵抗、２０４は入力配線容量、２０５は出力配線抵抗、２０６は出力配線容量負荷、２０７は出力ゲート容量負荷、２０８は電源電圧、２０９は接地電圧である。図５において、２１０は入力信号波形を表す電圧源であり、その他の図４と対応する部分には同一符号を付している。レイアウト抽出情報１２は市販の抽出ツールを用いてトランジスタや配線等の抵抗や負荷容量を抽出し、各ライブラリセルごとに、接続する配線やトランジスタの抵抗や容量を得る。また、電源電圧および接地電圧および入力信号波形を表す電圧源は、外部条件計算工程Ｓ１５において、市販のシミュレーションツール等を用いて各ライブラリセルの電源電圧および接地電圧および入力信号の波形を計算することにより抽出することができる。
【００５０】
なお、予め準備された外部条件抽出用レイアウト１１ａは、各工程Ｓ１１，Ｓ１２，Ｓ１３を行うことによって、外部条件抽出用レイアウト１１ｂ，１１ｃ，１１ｄに変化するものである。
【００５１】
また、配線工程Ｓ１２およびコンパクション工程Ｓ１３はそれぞれ省略してもよい。配線工程Ｓ１２のみを省略した場合は、コンパクション工程Ｓ１３は、テクノロジ変換工程Ｓ１１で得られた外部条件抽出用レイアウト１１ｂのコンパクションを行なう。また、コンパクション工程Ｓ１３のみを省略した場合は、レイアウト抽出工程Ｓ１４は、配線工程Ｓ１２で得られた外部条件抽出用レイアウト１１ｃからレイアウト抽出情報１２の抽出を行なう。また、配線工程Ｓ１２とコンパクション工程Ｓ１３の両方を省略した場合は、レイアウト抽出工程Ｓ１４は、テクノロジ変換工程Ｓ１１で得られた外部条件抽出用レイアウト１１ｂからレイアウト抽出情報１２の抽出を行なう。
【００５２】
そして、最後に外部条件計算工程Ｓ１５において、レイアウト抽出情報１２から外部条件情報２０を計算により求める。ライブラリセルの外部条件には、ライブラリセルの電源電圧、出力負荷容量、入力ドライブ抵抗、入力信号波形、入力電流があり、外部条件情報２０にはこれらのうち少なくとも１つを含むようにする。ライブラリセルの電源電圧については、動作周波数、外部電源電圧、電源配線幅、配線抵抗などの違いにより各ライブラリセルに供給させる電源電圧が変化する。出力負荷容量については、配線幅、配線間隔、配線膜厚、配線層間膜厚等のテクノロジの変化や配線長の変化により、各ライブラリセルに負荷すべき容量が変化する。入力ドライブ抵抗、入力信号波形、入力電流については、ライブラリセルの入力端子に接続する配線の容量や抵抗の変化、あるいはその配線を駆動するトランジスタの特性の変化により、入力信号波形や入力電流等が変化する。
【００５３】
したがって、対象とする回路における実際の動作条件に近い前述の外部条件を抽出し、ライブラリセル設計時に反映することによりライブラリセルの性能を向上させることができる。
【００５４】
また、外部条件の計算方法には、以下の２種類の方法がある。
（１）すべてのライブラリセルに対し同じ外部条件を求める方法であり、全ネットの容量値や抵抗値等の平均値または最悪値を計算し、外部条件とする。
（２）同じ種類のライブラリセルに対し同じ外部条件を求める方法であり、同じ種類のライブラリセルごとに接続された容量値や抵抗値等の平均値または最悪値を計算し、該ライブラリセルの外部条件とする。ここで種類には、ＡＮＤ回路，ＮＡＮＤ回路，インバータ回路等，論理の種類や、同じ論理種類でも、回路構造や、トランジスタのサイズが異なる等、性能の種類がある。
【００５５】
（１）の方法は、（２）の方法に対し、
・処理手順が簡単である、
・抽出用回路（レイアウト抽出工程Ｓ１４における入力データを指し、図２の例では外部条件抽出用レイアウト１１ｄであるが、配線工程Ｓ１２を省略する場合はテクノロジ変換された外部条件抽出用レイアウト１１ｂに対してコンパクションが行われた外部条件抽出用レイアウトとなり、コンパクション工程Ｓ１３を省略する場合は外部条件抽出用レイアウト１１ｃとなり、コンパクション工程Ｓ１３および配線工程Ｓ１２を省略する場合は外部条件抽出用レイアウト１１ｂとなる）にすべてのライブラリセルが含まれていなくても実現可能である、などの利点がある。
【００５６】
一方、（２）の方法は、（１）の方法に対し、
・ライブラリセルごとの外部条件の偏りを反映することができる、
という利点がある。例えば、
・駆動能力の高いライブラリセルと低いライブラリセルとの外部条件の違い
・クロック信号と、他の信号との駆動力の違い
・制御信号と、データ信号との駆動力の違い
等が外部条件の偏りである。
【００５７】
次に、図１の最適化工程Ｓ２０において、外部条件情報２０に基づいて、ライブラリセルの最適化設計を行ない、最適化回路情報３０を生成する。この最適化設計は、外部条件情報２０の値を用いた図４に示す回路（模擬回路）に対し、例えば文献Ａ（日本国特許第２８７２９９０号）に開示された方法を用いて行なうことができる。この文献Ａの最適化手法において、最適化の過程におけるライブラリセルの遅延評価を行う際に、図４の模擬回路（回路内の容量，抵抗値等は外部条件情報２０の値を用いる）において計算した遅延値を用いる。最適なライブラリセルは、上記外部条件情報２０の値に応じて異なってくる。例えば、出力配線容量負荷２０６や出力ゲート容量負荷２０７が大きな場合程、ライブラリセルの出力駆動能力はより大きくなる様に、また、入力配線抵抗２０３や入力配線容量２０４が大きな場合程、ライブラリセルの入力容量はより小さくなる様に設計した方が遅延を小さくすることができる。
【００５８】
なお、テクノロジが同じで異なる設計指標に対して再設計する場合は、同じ外部条件情報２０を用いればよい。
【００５９】
またこの最適化工程Ｓ２０では、設計戦略に応じて例えば以下に示すような様々な設計指標を与えることにより所望の最適化回路（最適化回路情報３０）を得ることができる。
【００６０】
・遅延のみの最小化
・指定した遅延制約を満たした上での面積の最小化
・指定した面積制約を満たした上での遅延の最小化
・指定した消費電力制約を満たした上での遅延の最小化
・指定した消費電力制約を満たした上での面積の最小化
・遅延×面積の最小化
・遅延，面積，消費電力をそれぞれＤ，Ａ，Ｐ、比例定数をａ，ｂ，ｃとしたときに、表されるコスト関数ａＤ＋ｂＡ＋ｃＰの最小化
この最適化回路（最適化回路情報３０）は、１種類のライブラリセルでもよいし、複数種類のライブラリセルの集合、すなわちライブラリでもよい。
【００６１】
しかし、実際には遅延や面積や消費電力はトレードオフの関係にあり、ライブラリセル設計段階では実際の集積回路上でどのような戦略を用いて設計すべきであるかは、この段階では判断し難いものである。
【００６２】
そこで評価工程Ｓ３０において、評価用レイアウト４０（評価用回路）を用いて最適化回路情報３０の評価を行ない、最適化設計されたライブラリセルの性能を容易に確認することができる。これは、例えば評価用レイアウト４０として、レイアウト抽出工程Ｓ１４における入力データ（図２の場合は外部条件抽出用レイアウト１１ｄ）を用い、最適化回路情報３０を当てはめて市販のツール等を用いて遅延や消費電力等のシミュレーションを行なえばよい。またこのとき、異なるライブラリセルの外部条件や異なる設計指標に基づいて、あるいは異なる設計者や設計方法により最適化設計されたライブラリセルが複数ある場合は、それらのライブラリセルの性能比較を行なうことにより、最も性能のよいライブラリセルを選択する（選択工程）ことができる。
【００６３】
ここで、最適化回路が複数種類のライブラリセルの集合である場合、最適化回路情報３０の評価は、個々のライブラリセルの性能の評価だけでなく、複数種類のライブラリセルの組み合わせとしての性能の評価を行うことができ、そのライブラリセルの組み合わせとしての性能比較を行うことにより、最も性能のよいライブラリセルの組み合わせを選択する（選択工程）ことができる。
【００６４】
また、外部条件推定工程Ｓ１０において、設計の対象となる２つ以上の集積回路に応じた外部条件を推定し、最適化工程Ｓ２０において、各集積回路に応じたライブラリセルを設計することもできる。この場合、外部条件推定工程Ｓ１０で、各集積回路のテクノロジ情報に基づいて各集積回路のライブラリセルの外部条件を推定し、最適化工程Ｓ２０で、各外部条件と各集積回路の設計指標とに基づいて各ライブラリセルを設計するものであり、それぞれの集積回路に応じて最適なライブラリセルを容易に設計することが可能となる。
【００６５】
なお、上記実施の形態では、ライブラリセルの設計方法を例に説明したが、本発明は、ＩＰなどの部分回路を設計する場合にも同様に適用することができる。ＩＰの設計に適用した場合、別の外部条件で最適化されたＩＰを模擬回路を用いて所望のテクノロジにとって最適なＩＰに変更することができ、また、外部条件がわからない段階でも実際の回路に近いと考えられる模擬回路を用いることにより、部分回路であるＩＰを最適化設計しておくことができる。この場合、外部条件抽出用レイアウト１１ａは、ＩＰ設計者が設計対象のＩＰの外部条件を抽出するために予め準備しておき、計算機のメモリ等に保存されている。そして、新たなテクノロジのＩＰを設計するたびに取り出してきて、そのテクノロジにおけるＩＰの外部条件の抽出に用いられる。なお、テクノロジが同じで異なる設計指標に対して再設計する場合は、同じ外部条件情報２０を用いればよい。
【００６６】
【発明の効果】
以上のように本発明によると、より実際の集積回路に近い外部条件を想定した部分回路の設計を行なうことができる。また異なる外部条件に応じて最適な部分回路の設計を行なうことができる。さらに、異なる設計戦略に応じた外部回路の設計を行なうことができ、それらの外部回路の性能の比較評価から、対象となる集積回路およびテクノロジに最も適した部分回路を決定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるライブラリセルの設計方法の処理手順を表す図。
【図２】本発明の実施の形態における外部条件推定工程の処理手順を表す図。
【図３】本発明の実施の形態における外部条件抽出用レイアウトを表す図。
【図４】本発明の実施の形態におけるライブラリセルの外部条件の一例を表す図。
【図５】本発明の実施の形態におけるライブラリセルの外部条件の一例を表す図。
【符号の説明】
Ｓ１０外部条件推定工程
Ｓ１１テクノロジ変換工程
Ｓ１２配線工程
Ｓ１３コンパクション工程
Ｓ１４レイアウト抽出工程
Ｓ１５外部条件計算工程
Ｓ２０最適化工程
Ｓ３０評価工程
１０テクノロジ情報
１１ａ，１１ｂ，１１ｃ，１１ｄ外部条件抽出用レイアウト
１２レイアウト抽出情報
２０外部条件情報
３０最適化回路情報
４０評価用レイアウト
１１０外部条件抽出用レイアウトの模式図
１１１設計対象の一つのライブラリセル
１１２ライブラリセル間の配線
２０１設計対象のライブラリセル
２０２入力ドライブ抵抗
２０３入力配線抵抗
２０４入力配線容量
２０５出力配線抵抗
２０６出力配線容量負荷
２０７出力ゲート容量負荷
２０８電源電圧
２０９接地電圧
２１０入力信号波形を表す電圧源[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to reusable IP (intellectual properties) such as library cells such as AND circuits, NAND circuits and inverter circuits used in integrated circuits such as LSI, operational amplifiers, AD converters, 32-bit multipliers, CPUs, etc. ) Etc.LibraryIt relates to the design method.
[0002]
[Prior art]
In general, library design in an integrated circuit is performed by reusing circuit information and layout information of a library cell in a previous process in order to reduce design man-hours based on process technology information. As a conventional design method, there is a method of reducing the size of a transistor used in the previous process technology to a fixed factor using a proportional constant according to a change in design rule such as a wiring width. On the other hand, as a circuit performance optimization method, as disclosed in Japanese Patent No. 2872990, there is a method of optimizing the size of a transistor based on a design index such as minimizing delay.
[0003]
[Problems to be solved by the invention]
In order to improve the performance and reduce the area of the integrated circuit, it is necessary that the individual library cells constituting the integrated circuit are optimized in terms of performance and area. However, the characteristics of the library cell differ depending on the use conditions in the actual integrated circuit. Therefore, in the design of the library cell, it is necessary to optimize the library cell under use conditions that are closer to an actual integrated circuit.
[0004]
However, in the conventional library cell design method, there is no method for accurately assuming under what conditions each library cell is used in an actual integrated circuit. For this reason, the integrated circuit constituted by these library cells has a problem that a sufficient operation speed cannot be obtained, or the cost such as an extra area and power consumption is increased to guarantee the operation speed. It was.
[0005]
Furthermore, external conditions such as output load capacitance and input signal drive resistance when individual library cells included in the library are used in the integrated circuit being designed are not uniquely determined by the technology, Depending on the circuit scale and the type of circuit. In addition, even if the circuit scale and type are the same, the same library cell is usually used in various parts of the integrated circuit, so that there is a problem that the external conditions cannot be accurately estimated when the library cell is designed.
[0006]
In designing, there are trade-offs of various design indexes such as delay, area, power consumption, noise resistance, etc., but there is no way to optimize these multiple indexes from the viewpoint of trade-off. There was a problem.
[0007]
Further, in the design of an IP that is a reusable macroblock such as an operational amplifier, an AD converter, a 32-bit multiplier, and a CPU, an IP that is a part of a circuit (partial circuit) that has already been designed is used with a different technology. There are cases of designing for use under different external conditions, such as cases of designing for use under a plurality of external conditions from the beginning. Therefore, in the case of IP as well as the library cell, there is a problem that it cannot be said that the IP has optimum performance because it is designed under different external conditions or is designed at a stage where the current external conditions are not known. .
[0008]
  An object of the present invention is to design a partial circuit such as a library cell or an IP suitable for external conditions when actually used on an integrated circuit.LibraryIt is to provide a design method.
[0009]
[Means for Solving the Problems]
  The library design method according to claim 1 is a library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer including an external condition estimation unit and an optimization unit, wherein the external condition estimation unit includes: An external condition estimation step for estimating the external condition of the partial circuit when used in an integrated circuit, and an optimization step in which the optimization unit designs the partial circuit according to the external condition.Mu
  Here, the external condition estimation unit includes a technology conversion unit, a layout extraction unit, an external condition calculation unit, and a wiring unit.
  The external condition estimation process
  A technology conversion step in which the technology conversion unit converts the external condition extraction layout prepared in advance based on the technology information of the integrated circuit to be designed;
  A layout extraction step in which a layout extraction unit extracts layout extraction information, which is external information affecting the operation of a partial circuit, from a technology-converted external condition extraction layout;
  An external condition calculation unit that calculates an external condition of the partial circuit from the layout extraction information; and
  A wiring process in which the wiring unit performs rewiring based on the technology information of the integrated circuit to be designed with respect to the external condition extraction layout that has been converted by the technology conversion process;
including.
  In the layout extraction process, layout extraction information is extracted from the external condition extraction layout that has been rewired in the wiring process.
[0010]
According to the first aspect of the invention, the external condition estimating step is provided, and the partial circuit is designed according to the external condition. Therefore, it is possible to design the partial circuit having the optimum performance for the external condition.
[0013]
  Also,Since the external condition estimation process includes a technology conversion process, a layout extraction process, and an external condition calculation process, it is possible to easily and accurately estimate the external condition of the partial circuit in the technology to be designed.
[0017]
  Furthermore, in the external condition estimation process,Since a wiring process for performing rewiring is provided, a value such as a wiring length can be brought closer to a value in an actual integrated circuit, and a more accurate external condition can be easily estimated.
[0018]
  Claim2The library design method ofA library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer having an external condition estimation unit and an optimization unit, wherein the external condition estimation unit is used when the external circuit estimation unit is used in an integrated circuit. The external condition estimation process which estimates the external condition of a circuit, and the optimization process in which an optimization part designs a partial circuit according to an external condition.
  Here, the external condition estimation unit includes a technology conversion unit, a layout extraction unit, an external condition calculation unit, and a compaction unit.
  The external condition estimation process
  A technology conversion step in which the technology conversion unit converts the external condition extraction layout prepared in advance based on the technology information of the integrated circuit to be designed;
  A layout extraction step in which a layout extraction unit extracts layout extraction information, which is external information affecting the operation of a partial circuit, from a technology-converted external condition extraction layout;
  An external condition calculation unit that calculates an external condition of the partial circuit from the layout extraction information; and
  Compaction process in which the compaction unit performs compaction on the external condition extraction layout that has been technology-converted by the technology conversion process.When
including.
  AndThe layout extraction process extracts layout extraction information from the external condition extraction layout that has been compacted by the compaction process..
[0019]
  This claim2According to the inventionSince the external condition estimation step is provided and the partial circuit is designed according to the external condition, it is possible to design the partial circuit having the optimum performance for the external condition.
  In addition, since the external condition estimation process includes a technology conversion process, a layout extraction process, and an external condition calculation process, it is possible to easily and accurately estimate the external conditions of the partial circuit in the design target technology. .
  Furthermore, in the external condition estimation process,Since the compaction process is provided, the value of the wiring length or the like can be made closer to the value in the actual integrated circuit, and a more accurate external condition can be easily estimated.
[0020]
  Claim3The library design method ofA library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer having an external condition estimation unit and an optimization unit, wherein the external condition estimation unit is used when the external circuit estimation unit is used in an integrated circuit. The external condition estimation process which estimates the external condition of a circuit, and the optimization process in which an optimization part designs a partial circuit according to an external condition.
  Here, the external condition estimation unit includes a technology conversion unit, a layout extraction unit, an external condition calculation unit, a wiring unit, and a compaction unit.
  The external condition estimation process
  A technology conversion step in which the technology conversion unit converts the external condition extraction layout prepared in advance based on the technology information of the integrated circuit to be designed;
  A layout extraction step in which a layout extraction unit extracts layout extraction information, which is external information affecting the operation of a partial circuit, from a technology-converted external condition extraction layout;
  An external condition calculation unit that calculates an external condition of the partial circuit from the layout extraction information; and
  A wiring process in which the wiring section performs rewiring based on the technology information of the integrated circuit to be designed with respect to the external condition extraction layout that has been converted in the technology conversion processWhen,
  Compaction process in which the compaction unit performs compaction on the external condition extraction layout that has been rewired in the wiring processWhen
including.
  AndThe layout extraction process extracts layout extraction information from the external condition extraction layout that has been compacted by the compaction process..
[0021]
  This claim3According to the inventionSince the external condition estimation step is provided and the partial circuit is designed according to the external condition, it is possible to design the partial circuit having the optimum performance for the external condition.
  In addition, since the external condition estimation process includes a technology conversion process, a layout extraction process, and an external condition calculation process, it is possible to easily and accurately estimate the external conditions of the partial circuit in the design target technology. .
  Furthermore, in the external condition estimation process,Since both the wiring process for performing rewiring and the compaction process are provided, the values of the wiring length and the like can be made closer to the values in the actual integrated circuit than when only one of them is provided. External conditions can be easily estimated.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. Here, a method for designing a library cell constituting a library will be described as an example. FIG. 1 shows a processing procedure of a library cell design method according to an embodiment of the present invention.
[0040]
In the external condition estimation step S10, the external condition of the library cell is estimated from the technology information 10 such as the wiring width and the contact size, and the external condition information 20 is generated.
[0041]
FIG. 2 is a diagram illustrating an example of a specific processing procedure of the external condition estimation step S10 in FIG.
[0042]
The technology information 10 is information indicating values such as design rules and characteristic parameters of the integrated circuit currently being designed, and includes the following items, for example.
[0043]
・ Wiring width
・ Wiring thickness
・ Wiring interval
・ Number of wiring layers
・ Interlayer thickness
・ Minimum transistor size
・ Contact size
・ Wiring capacity per unit area
・ Wiring resistance per unit length
・ Capacitance between wires per unit length
FIG. 3 shows an example of the external condition extraction layout 11a prepared in advance in FIG. In FIG. 3, 110 is a layout diagram of the external condition extraction layout 11a, 111 is one library cell to be designed, and 112 is a wiring between the library cells. The external condition extraction layout 11a is an integrated circuit designed using a library and has layout information thereof. This external condition extraction layout 11a is prepared in advance by a library cell designer to extract external conditions of a library cell to be designed, and is stored in a memory of a computer or the like. Each time a library cell of a new technology is designed, it is taken out and used to extract external conditions of the library cell in that technology.
[0044]
The external condition extraction layout 11a prepared in advance as described above includes one or more library cells to be designed and includes layout information of wirings and transistors connected to the library cells to be designed, and thus reflects the layout. The external conditions of the library cell can be extracted with high accuracy. The layout for extracting external conditions may be only one, but the external conditions vary depending on the type of circuit to be designed, such as microcomputer circuit, data path circuit, memory peripheral circuit, circuit scale, etc. The accuracy of the external conditions can be improved by using more circuits close to the conditions. On the other hand, when designing a library cell targeting the scale and type of a specific circuit, an external condition extracting layout corresponding to the target may be prepared.
[0045]
Next, the processing procedure of the external condition estimation step S10 will be described in order based on FIG.
[0046]
First, in the technology conversion step S <b> 11, technologies such as the wiring width of the external condition extraction layout 11 a prepared in advance are converted based on the technology information 10. As a result, the layout 11b for extracting external conditions in the technology that has been subjected to technology conversion, that is, the technology currently being designed is obtained. In the technology conversion step S11, the integrated circuit itself to be designed may be used as the external condition extraction layout 11a. In that case, in the external condition calculation step S15 described later, an external condition closer to the actual condition (external Condition information 20) can be obtained.
[0047]
Next, in the wiring step S12, the technology-converted external condition extraction layout 11b is rewired. This wiring step S12 is performed based on the technology information 10 such as the number of wiring layers, the wiring interval, and the wiring width in the target technology, and can be performed using a commercially available wiring tool. Conventionally, it has been difficult to predict a change in wiring length due to a change in the number of wiring layers used by a library cell when changing a process such as a design rule change or a change in the number of wiring layers. However, by this step S12, the wiring length of the external condition extraction layout 11c can be made closer to the actual value, and the estimation accuracy of the wiring capacity and wiring resistance can be increased.
[0048]
Next, in the compaction step S13, the external condition extraction layout 11c that has been rewired is compacted. This compaction step S13 can be performed using a commercially available layout tool or the like. By this step S13, the wiring length of the external condition extracting layout 11d can be made closer to the actual value, and the estimation accuracy of the wiring capacity and wiring resistance can be increased.
[0049]
Next, in the layout extraction step S14, the layout extraction information 12 is extracted from the external condition extraction layout 11d that has been compacted. The layout extraction information 12 represents information such as resistance and load capacitance outside the cell that affects the operation of each library cell. 4 and 5 are diagrams showing examples of external conditions of the library cell. In FIG. 4, 201 is a library cell to be designed, 202 is an input drive resistance, 203 is an input wiring resistance, 204 is an input wiring capacity, 205 is an output wiring resistance, 206 is an output wiring capacity load, 207 is an output gate capacity load, 208 is a power supply voltage, and 209 is a ground voltage. In FIG. 5, reference numeral 210 denotes a voltage source representing an input signal waveform, and the other parts corresponding to those in FIG. The layout extraction information 12 uses a commercially available extraction tool to extract the resistances and load capacitances of transistors and wirings, and obtains the wirings and transistor resistances and capacitances to be connected for each library cell. The voltage source representing the power supply voltage, the ground voltage, and the input signal waveform should calculate the power supply voltage, the ground voltage, and the input signal waveform of each library cell using a commercially available simulation tool or the like in the external condition calculation step S15. Can be extracted.
[0050]
The external condition extraction layout 11a prepared in advance changes to the external condition extraction layouts 11b, 11c, and 11d by performing the steps S11, S12, and S13.
[0051]
Moreover, you may abbreviate | omit wiring process S12 and compaction process S13, respectively. When only the wiring step S12 is omitted, the compaction step S13 performs compaction of the external condition extraction layout 11b obtained in the technology conversion step S11. When only the compaction step S13 is omitted, the layout extraction step S14 extracts the layout extraction information 12 from the external condition extraction layout 11c obtained in the wiring step S12. When both the wiring step S12 and the compaction step S13 are omitted, the layout extraction step S14 extracts the layout extraction information 12 from the external condition extraction layout 11b obtained in the technology conversion step S11.
[0052]
Finally, in the external condition calculation step S15, the external condition information 20 is obtained from the layout extraction information 12 by calculation. The external conditions of the library cell include the library cell power supply voltage, output load capacitance, input drive resistance, input signal waveform, and input current, and the external condition information 20 includes at least one of them. As for the power supply voltage of the library cell, the power supply voltage supplied to each library cell varies depending on differences in operating frequency, external power supply voltage, power supply wiring width, wiring resistance, and the like. As for the output load capacity, the capacity to be loaded on each library cell changes due to changes in technology such as wiring width, wiring interval, wiring film thickness, wiring interlayer film thickness, and wiring length. Regarding input drive resistance, input signal waveform, and input current, the input signal waveform, input current, etc. may vary depending on changes in the capacitance and resistance of the wiring connected to the input terminal of the library cell, or changes in the characteristics of the transistors that drive the wiring. Change.
[0053]
Therefore, it is possible to improve the performance of the library cell by extracting the above-mentioned external condition close to the actual operating condition in the target circuit and reflecting it when designing the library cell.
[0054]
In addition, there are the following two types of external condition calculation methods.
(1) A method for obtaining the same external condition for all library cells. The average value or the worst value of the capacitance value, resistance value, etc. of all nets is calculated and set as the external condition.
(2) A method for obtaining the same external condition for the same type of library cell, and calculating the average value or the worst value such as a capacitance value and a resistance value connected for each library cell of the same type, and Condition. Here, there are types of performance such as an AND circuit, a NAND circuit, an inverter circuit, etc., and a logic type, and even with the same logic type, the circuit structure and transistor size are different.
[0055]
The method (1) is different from the method (2).
・ The processing procedure is simple.
Extraction circuit (refers to input data in the layout extraction step S14, which is the external condition extraction layout 11d in the example of FIG. 2, but when the wiring step S12 is omitted, the technology converted external condition extraction layout 11b The external condition extraction layout is thus compacted. When the compaction process S13 is omitted, the external condition extraction layout 11c is obtained. When the compaction process S13 and the wiring process S12 are omitted, the external condition extraction layout 11b is obtained. Can be realized even if not all the library cells are included.
[0056]
On the other hand, the method (2) is different from the method (1).
・ It can reflect the bias of external conditions for each library cell.
There is an advantage. For example,
・ Difference in external conditions between high and low driving capacity library cells
・ Driving power difference between clock signal and other signals
・ Driving force difference between control signal and data signal
Etc. are biases in external conditions.
[0057]
Next, in the optimization step S20 of FIG. 1, the optimization design of the library cell is performed based on the external condition information 20, and the optimization circuit information 30 is generated. This optimization design can be performed on the circuit (simulated circuit) shown in FIG. 4 using the value of the external condition information 20 by using, for example, the method disclosed in Document A (Japanese Patent No. 2872990). . In the optimization method of this document A, when the delay evaluation of the library cell in the optimization process is performed, calculation is performed in the simulation circuit of FIG. 4 (capacity and resistance values in the circuit use the values of the external condition information 20). The delay value is used. The optimum library cell differs depending on the value of the external condition information 20. For example, the larger the output wiring capacity load 206 and the output gate capacity load 207, the larger the output driving capability of the library cell, and the larger the input wiring resistance 203 and the input wiring capacity 204, the larger the library cell. The delay can be reduced by designing the input capacitance to be smaller.
[0058]
In addition, when redesigning different design indexes with the same technology, the same external condition information 20 may be used.
[0059]
In the optimization step S20, a desired optimization circuit (optimization circuit information 30) can be obtained by giving various design indexes as shown below, for example, according to the design strategy.
[0060]
・ Minimize delay only
・ Minimization of area while satisfying specified delay constraint
・ Minimization of delay while satisfying specified area constraints
・ Minimization of delay while satisfying specified power consumption constraints
・ Minimization of area while meeting specified power consumption constraints
・ Delay x area minimization
・ Minimization of the expressed cost function aD + bA + cP where D, A, and P are the delay, area, and power consumption, and a, b, and c are the proportional constants
The optimization circuit (optimization circuit information 30) may be one type of library cell or a set of a plurality of types of library cells, that is, a library.
[0061]
In reality, however, delay, area, and power consumption are in a trade-off relationship, and at this stage it is determined what strategy should be used on the actual integrated circuit at the design stage of the library cell. It is difficult.
[0062]
Therefore, in the evaluation step S30, the optimized circuit information 30 is evaluated using the evaluation layout 40 (evaluation circuit), and the performance of the optimized designed library cell can be easily confirmed. This is because, for example, as the evaluation layout 40, the input data in the layout extraction step S14 (in the case of FIG. 2, the external condition extraction layout 11d) is used, the optimization circuit information 30 is applied, and a commercially available tool or the like is used. What is necessary is just to simulate power consumption and the like. At this time, if there are multiple library cells that are optimized and designed based on external conditions of different library cells or different design indices, or by different designers or design methods, the performance of those library cells should be compared. The library cell having the best performance can be selected (selection step).
[0063]
Here, when the optimization circuit is a set of a plurality of types of library cells, the optimization circuit information 30 is evaluated not only for the performance of individual library cells but also for the performance of a combination of a plurality of types of library cells. The evaluation can be performed, and by performing the performance comparison as the library cell combination, the library cell combination having the best performance can be selected (selection step).
[0064]
It is also possible to estimate external conditions according to two or more integrated circuits to be designed in the external condition estimating step S10, and to design library cells corresponding to each integrated circuit in the optimization step S20. In this case, in the external condition estimation step S10, the external condition of the library cell of each integrated circuit is estimated based on the technology information of each integrated circuit, and in the optimization step S20, each external condition and the design index of each integrated circuit are determined. Each library cell is designed based on this, and an optimum library cell can be easily designed according to each integrated circuit.
[0065]
In the above embodiment, the library cell design method has been described as an example. However, the present invention can be similarly applied to the design of a partial circuit such as an IP. When applied to IP design, an IP optimized under different external conditions can be changed to an optimal IP for the desired technology using a simulation circuit, and even when the external conditions are unknown, the IP can be changed to an actual circuit. By using a simulation circuit that is considered to be close, an IP that is a partial circuit can be optimized and designed. In this case, the external condition extraction layout 11a is prepared in advance by the IP designer to extract the external conditions of the IP to be designed, and is stored in the memory of the computer. Each time an IP of a new technology is designed, it is taken out and used to extract an external condition of the IP in that technology. In addition, when redesigning different design indexes with the same technology, the same external condition information 20 may be used.
[0066]
【The invention's effect】
As described above, according to the present invention, it is possible to design a partial circuit assuming an external condition closer to an actual integrated circuit. In addition, an optimum partial circuit can be designed according to different external conditions. Furthermore, external circuits can be designed according to different design strategies, and the partial circuit most suitable for the target integrated circuit and technology can be determined from the comparative evaluation of the performance of these external circuits.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a processing procedure of a library cell design method according to an embodiment of the present invention.
FIG. 2 is a diagram showing a processing procedure of an external condition estimation step in the embodiment of the present invention.
FIG. 3 is a diagram showing a layout for external condition extraction in the embodiment of the present invention.
FIG. 4 is a diagram illustrating an example of external conditions of a library cell according to the embodiment of the present invention.
FIG. 5 is a diagram illustrating an example of external conditions of a library cell in the embodiment of the present invention.
[Explanation of symbols]
S10 External condition estimation process
S11 Technology conversion process
S12 Wiring process
S13 Compaction process
S14 Layout extraction process
S15 External condition calculation process
S20 Optimization process
S30 evaluation process
10 Technology Information
11a, 11b, 11c, 11d External condition extraction layout
12 Layout extraction information
20 External condition information
30 Optimization circuit information
40 Evaluation layout
110 Schematic diagram of external condition extraction layout
111 One library cell to be designed
112 Wiring between library cells
201 Library cell to be designed
202 Input drive resistance
203 Input wiring resistance
204 Input wiring capacity
205 Output wiring resistance
206 Output wiring capacity load
207 Output gate capacitance load
208 Power supply voltage
209 Ground voltage
210 Voltage source representing input signal waveform

Claims

A library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer including an external condition estimation unit and an optimization unit,
An external condition estimating step for estimating an external condition of the partial circuit when the external condition estimating unit is used in the integrated circuit;
The optimization section, viewed contains a optimization process of designing the partial circuit in response to the external condition,
The external condition estimation unit has a technology conversion unit, a layout extraction unit, an external condition calculation unit, and a wiring unit,
The external condition estimation step includes
A technology conversion step in which the technology conversion unit performs technology conversion on a prepared external condition extraction layout based on technology information of an integrated circuit to be designed;
A layout extracting step in which the layout extracting unit extracts layout extraction information that is external information affecting the operation of the partial circuit from the technology-converted external condition extraction layout;
The external condition calculation unit calculates an external condition of the partial circuit from the layout extraction information; and
A wiring process in which the wiring unit performs rewiring based on the technology information of the integrated circuit to be designed with respect to the external condition extraction layout that has been technology-converted by the technology conversion process;
The layout extraction step is a library design method for extracting the layout extraction information from the external condition extraction layout that has been rewired in the wiring step .

A library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer including an external condition estimation unit and an optimization unit,
An external condition estimating step for estimating an external condition of the partial circuit when the external condition estimating unit is used in the integrated circuit;
The optimization unit includes an optimization step of designing the partial circuit according to the external condition;
The external condition estimation unit has a technology conversion unit, a layout extraction unit, an external condition calculation unit, and a compaction unit,
The external condition estimation step includes
A technology conversion step in which the technology conversion unit performs technology conversion on a prepared external condition extraction layout based on technology information of an integrated circuit to be designed;
A layout extracting step in which the layout extracting unit extracts layout extraction information that is external information affecting the operation of the partial circuit from the technology-converted external condition extraction layout;
The external condition calculation unit calculates an external condition of the partial circuit from the layout extraction information; and
The compaction unit includes a compaction step for performing compaction on the external condition extraction layout that has been technology-converted by the technology conversion step;
The layout extraction step is a library design method in which the layout extraction information is extracted from the external condition extraction layout that has been compacted in the compaction step .

A library design method for designing a library, which is a partial circuit of an integrated circuit, using a computer including an external condition estimation unit and an optimization unit,
An external condition estimating step for estimating an external condition of the partial circuit when the external condition estimating unit is used in the integrated circuit;
The optimization unit includes an optimization step of designing the partial circuit according to the external condition;
The external condition estimation unit has a technology conversion unit, a layout extraction unit, an external condition calculation unit , a wiring unit, and a compaction unit ,
The external condition estimation step includes
A technology conversion step in which the technology conversion unit performs technology conversion on a prepared external condition extraction layout based on technology information of an integrated circuit to be designed;
A layout extracting step in which the layout extracting unit extracts layout extraction information that is external information affecting the operation of the partial circuit from the technology-converted external condition extraction layout;
The external condition calculation unit calculates an external condition of the partial circuit from the layout extraction information ; and
A wiring process in which the wiring unit performs rewiring based on the technology information of the integrated circuit to be designed with respect to the external condition extraction layout that has undergone technology conversion in the technology conversion process;
The compaction unit includes a compaction process for performing compaction on the external condition extraction layout that has been rewired by the wiring process;
The layout extraction step is a library design method in which the layout extraction information is extracted from the external condition extraction layout that has been compacted in the compaction step .