JP3994545B2 - Data receiver - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、送信装置から伝送されてくる同期信号を受信するとクロックパルスを生成し、このクロックパルスで前記同期信号に続いて送られてくる情報データをサンプリングするデータ受信装置に関する。
【0002】
【従来の技術】
データを高速伝送する方法の一つとして、ビットシリアルデータ伝送方式がある。
この方式では、1ビット毎に「0」、「1」を繰り返す同期信号とこれに続いて8ビット単位のビット列で文字情報や画像情報などを表した情報データとが1フレームとして構成されて送信側から送信データとして伝送される。受信側では、同期信号を受信すると、例えば同期信号と同周波数、同位相のクロックパルスをPLL(Phase−Locked Loop)制御により生成し、このクロックパルスを用いて同期信号に続いて送られてくる情報データをサンプリングする。
【0003】
このPLLは、主に電圧制御発振器(VCO)、位相比較器、およびローパスフィルタ(LPF)の閉ループ回路で構成される。VCOは、入力電圧に応じて所定の周波数のクロックパルスを出力するものである。位相比較器には、同期信号とVCOから出力されたクロックパルスとが入力され、当該位相比較器は、双方の信号の位相成分(位相差)を検出し、これをパルス信号(位相差信号)に変換してLPFに出力する。
【0004】
LPFは、主に抵抗とコンデンサとから構成され、位相差信号に含まれる不要な雑音成分を除去すると共に位相差信号を直流電圧に変換してVCOに出力する。VCOは、位相差のなくなる方向にクロックパルスの位相を変化させて、これを位相比較器に送る。この動作を繰り返し行うことにより、クロックパルスの位相が同期信号の位相に近づいていき、最終的に双方の位相が合うようになる(この動作を「位相合わせ」という。)。この位相合わせは、具体的には、同期信号とクロックパルスの立ち上がりエッジ(正エッジ)同士の同方向のエッジ間の位相差がなくなるように行われる。
【0005】
ところが、このように位相合わせを行っても、PLL制御回路内においてリーク電流が生じ、そのために一旦位相合わせしたクロックパルスの周波数と位相が、時間の経過と共に徐々に変化するので、情報データのサンプリングを正確に行うためには、この位相合わせを1フレーム毎に行うことが望ましい。
【0006】
【発明が解決しようとする課題】
しかしながら、上記のようにPLLを用いてシリアルデータを受信する場合には、伝送路が1本で済む一方で、同期信号を送信している間は、情報データを送信できないので、その分だけ伝送効率が悪いという問題があった。このようなデータ構成において伝送効率を向上させるためには、同期信号の送出時間をできるだけ短くすることが考えられる。ところが、上述したように、PLLは、検出された位相差の分だけVCOの発振周波数を可変させて位相差をなくしていく閉ループ回路で構成されるために、位相差が大きければその分位相合わせに要する時間が長くかかる。従って、同期信号の送出時間は、双方の信号間で最も位相差が大きくなった状態、すなわち180°位相がずれた状態からでも位相合わせが確実に行われるのに必要な時間に設定する必要がある。そうでなければ、同期信号受信中に、位相合わせを終了できず、異なった周波数のクロックパルスを用いて情報データをサンプリングすることになって、正確な情報が得られなくなり、結果として通信信頼性を確保できなくなるからである。
【0007】
このような問題は、PLLを用いてクロックパルスを生成する方法に限られず、受信した同期信号との間で位相合わせを行うことによってクロックパルスを生成するデータ受信装置であれば発生する。
本発明は、上述したような問題点に鑑みてされたものであって、受信した同期信号との間で位相合わせを行うことによって生成したクロックパルスで情報データをサンプリングするデータ受信装置において、位相合わせをできるだけ早く完了させることによって同期信号の送出時間を短縮せしめ、結果的に情報データの伝送効率を向上させることを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成するために本発明は、同期信号と情報データとを含む送信データを受信するデータ受信装置であって、クロックパルスを生成するパルス生成手段と、受信した同期信号と前記パルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択する選択手段と、前記選択されたエッジ間の位相差がなくなるように、クロックパルスの位相を調整する位相調整手段と、前記位相調整後のクロックパルスに基づいて、前記情報データをサンプリングするサンプリング手段とを備えることを特徴とする。
【0009】
また、前記パルス生成手段によって生成されたクロックパルスを同一の分周比で分周すると共に、相互に位相の異なる複数の分周パルスを生成する分周パルス生成手段を有し、前記選択手段は、前記クロックパルスに代えて、生成された各分周パルスと、前記同期信号との同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択することを特徴とする。
【0010】
また、前期サンプリング手段は、選択された分周パルスが、クロックパルスの立ち上がりエッジをトリガに分周されたパルスである場合には、前期情報データのサンプリングをクロックパルスの立ち下がりエッジで実行し、クロックパルスの立ち下がりエッジをトリガに分周されたパルスである場合には、情報データのサンプリングをクロックパルスの立ち上がりエッジで実行することを特徴とする。
【0011】
また、前期送信データは、同期信号と情報データとを交互に配列してなり、前期位相調整手段は、情報データ受信中には、クロックパルスの周波数および位相の調整を停止し、直前の同期状態を維持することを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明に係るデータ受信装置の実施の形態を説明する。
図1は、データ受信装置の全体構成図であって、図2は、外部装置から本データ受信装置に伝送されてくる入力信号60の構成例を示した図である。
図1に示すように、このデータ受信装置は、大きく分けてPLL回路部20とデータ復調部35とからなる。また、入力信号60は、図2に示すように、1ビット毎に「0」「1」を繰り返すパルス列からなる同期信号61と、9ビットが連続して「1」となるスタートビット62と、文字や画像情報などを表わした8ビットの前に「0」を付加した9ビットから成るデータ列を複数個連ねて構成した情報データ63とが1フレームで構成され、これが繰り返し送信されるようになっている。
【0013】
データ復調部35は、PLL回路部20にて生成された受信CLK44で情報データ63をサンプリングする回路である。
PLL回路部20は、1フレーム毎に送られてくる同期信号61に基づいて受信CLK44を生成し、データ復調部35に送出する回路である。また、本PLL回路部20は、受信CLK44を生成するのに要する時間を従来よりも短縮するために、2つのPLL回路、すなわち、位相比較器30、LPF33、VCO34、2分周器36からなる第1PLL回路10と、位相比較器31、LPF33、VCO34、2分周器37からなる第2PLL回路11(LPF33とVCO34は、第1PLL回路10と共有である)とを選択的に切り換えるようにしている。以下、PLL回路部20の回路構成について説明する。
【0014】
VCO34は、印加電圧によって周波数を変化させる公知の電圧制御発振器であって、LPF33の出力電圧に応じて受信CLK44を生成し、これをデータ復調部35と2分周器36、37に出力する。
図3は、VCO34の入力電圧に対する受信CLK44の周波数特性を示すグラフである。同図から、このVCO34は、入力電圧が上昇すると、出力する受信CLK44の周波数が直線的に高くなる特性を有していることがわかる。また、上記の入力信号60の伝送速度(周波数)は一定なので、安定度が高く変化量が少ない水晶発振子を内蔵したものが使用される。
【0015】
図1に戻って、2分周器36は、VCO34にて生成された受信CLK44の立ち上がりエッジ(正エッジ)で動作するフリップフロップ回路で構成され、受信CLK44を2分周した2分周CLK47(図2参照)を生成し、これを位相比較器30および位相差検出器32に出力する。
2分周器37は、受信CLK44の立ち下がりエッジ(負エッジ)で動作するフリップフロップ回路で構成され、受信CLK44を2分周した2分周CLK48(図2参照)を生成し、これを位相比較器31及び位相差検出器32に出力する。この2分周CLK48は、受信CLK44の負エッジをトリガに分周されているので、2分周CLK47から90°遅れた位相になっている。
【0016】
位相比較器30は、受信した同期信号61と2分周CLK47の位相差に応じた位相差信号38を生成し、これをLPF33に出力する回路である。
また、チャージポンプ回路で構成されているので、位相差がないときには、出力端子がハイインピーダンスの状態になり、LPF33に電流を流さない。なお、位相比較器1は、位相比較器選択部50の出力端子が「0」になったときだけ動作し、「1」のときには、動作を停止して出力端子をハイインピーダンスの状態にする。
【0017】
ここで、位相比較器30は、ロック信号321を入力することができるようになっており、この信号が「0」のときには、同期信号61と2分周CLK47の同方向エッジ(正エッジ同士及び負エッジ同士)を同期させるように動作し(図4(a)参照)、「1」のときには、同期信号61と2分周CLK47との異方向エッジ(正エッジと負エッジ)を同期させるように動作する(図4(b)参照)。本実施の形態では、以下、同方向エッジ同士、もしくは異方向エッジ同士で同期をとって、双方の信号を図4(a)もしくは(b)の状態にすることを「位相合わせ」という。なお、同方向エッジで同期させても、異方向エッジで同期させても、同期信号61と受信CLK44との正エッジ同士が同期することに変わりはない。これは、2分周CLK47が、受信CLK44の正エッジで分周された信号であるからである。この位相比較器1の回路構成については、後述する。
【0018】
図1に戻って、位相比較器31は、位相比較器30と同様の構成であり、受信した同期信号61と2分周CLK48の位相差に応じた位相差信号40を生成し、これをLPF33に出力する。また、位相比較器選択部49の出力端子が「0」になったときだけ動作し、「1」のときには、動作を停止して出力端子をハイインピーダンスの状態にする。
【0019】
また、ロック信号322を入力することができるようになっており、この信号が「0」のときには、同期信号61と2分周CLK48の同方向エッジを同期させるように動作し、「1」のときには、異方向エッジを同期させるように動作する。この動作は、位相比較器30と同様である。
LPF33は、抵抗とコンデンサとから構成される公知のローパスフィルタ回路であって、位相差信号38もしくは位相差信号40を受信すると、高周波成分や雑音を除去すると共に、平滑して直流電圧に変換し、これを上記のVCO34に出力する。
【0020】
位相比較器選択部49、50は、それぞれORゲートで構成され、位相差検出器32からの位相差信号46とデータ復調部35からのホールド信号45とを受信している。
位相差検出器32は、同期信号61と2分周CLK47、及び同期信号61と2分周CLK48との位相差をそれぞれ検出し、その位相差の大きさに応じて、位相差信号46、ロック信号321、322を出力する回路である。
【0021】
データ復調部35からのホールド信号45が「0」の状態で、位相差信号46が「0」になると、位相比較器選択部50の出力端子が「0」になって、第1PLL回路10が構成され、位相差信号46が「1」になると、位相比較器選択部49の出力端子が「0」になって、第2PLL回路11が構成される。また、ロック信号321が「0」になると、上述したように位相比較器30において、同方向エッジで同期がとられ、「1」になると異方向エッジで同期がとられる。同じく、ロック信号322が「0」になると、位相比較器31において、同方向エッジで同期がとられ、「1」になると、異方向エッジで同期がとられる。位相差検出器32の回路構成については、後述する。
【0022】
このような構成のデータ受信装置において、データ復調部35は、同期信号61を受信すると、一定時間だけ「0」となるイネーブル信号42を位相差検出器32に出力する(図2)。位相差検出器32は、後述するように、この信号が「0」のときに、検出した位相差の大きさに応じて、位相差信号46、ロック信号321、322の出力レベル(「0」または「1」)を設定する。この時点では、ホールド信号45が「1」になっているので(図2)、位相比較器選択部49、50の出力信号が双方とも「1」となり、位相比較器30、31は、停止した状態である。
【0023】
データ復調部35は、イネーブル信号42を「0」から「1」にすると同時に、ホールド信号45を「0」にする(図2)。これにより、位相差信号46の出力レベルに応じて位相比較器30、31のいずれかが動作して、第1もしくは第2PLL回路10、11のいずれかが形成されると共に、ロック信号321、322の出力レベルに応じて位相合わせが行われる。
【0024】
データ復調部35は、受信した同期信号61のパルス数をカウントしており、これが所定カウント数に達すると、ホールド信号45を「0」から「1」に変化させる。この制御は、同期信号61の送出時間(パルス数)を予め決定しておけば容易に行える。ホールド信号45が「1」になると、位相比較器選択部49、50の出力が「1」となる。これにより、上記のように位相比較器30、31の出力端子がハイインピーダンスの状態となって、PLL閉ループ制御が停止する。このようになっても、LPF33のコンデンサに蓄積されている電荷が保持されているので、受信CLK44は、PLL制御が停止する直前の周波数で固定されることになる。
【0025】
データ復調部35は、この受信CLK44を用いて、スタートビット62と情報データ63をサンプリングする。スタートビット62は、上記のように9ビット連続して「1」となる信号であり、同期信号61と情報データ63との間に挿入される。これにより、データ受信装置側では、同期信号61と情報データ63とを明確に区別できるようになる。また、情報データ63は、文字情報などを示す8ビットのデータ列の前に「0」が1つ付加されたデータ構成になっているので、本データ受信装置は、この「0」の次の8ビットがデータ列であることを判別することができる。情報データ63の受信が終わって、次のフレームの同期信号61が送られてくると、データ復調部35はイネーブル信号42を「1」から「0」に変化させる。これ以降、上記の動作が繰り返し行われ、各フレームの情報データ63がサンプリングされていく。
【0026】
図5は、位相差検出器32の回路構成を示す図である。
位相差検出器32は、エクスクルーシブオアゲート(Ex.OR)51、90、コンパレータ54、57、93、DATAフリップフロップ(D−FF)55などから構成される。
Ex.OR51には、入力信号60と2分周CLK47が入力される。このEx.OR51は、入力信号60内の同期信号61と2分周CLK47との位相差に応じたパルス信号511を出力する。例えば、双方の信号に位相差がない状態では、図6(a)のようなパルス波形になる。また、位相差が非常に小さい場合には、図6(b)のような波形に、位相差が90°を越える程大きい場合には、図6(c)のような波形になる。
【0027】
このパルス信号511は、3ステートバッファ52に送られる。3ステートバッファ52の制御端子521には、データ復調部35からのイネーブル信号42が入力される。3ステートバッファ52は、イネーブル信号42が「0」のときだけ動作し、上記のパルス信号511をそのままLPF53に出力する。イネーブル信号42が「1」のときには、出力をハイインピーダンスの状態にして、電流を供給しないようにしている。
【0028】
LPF53は、抵抗とコンデンサとから成る公知のローパスフィルタ回路であって、パルス信号511を平滑して直流電圧にする。
図7は、LPF53の出力電圧特性を示すグラフである。縦軸は、LPF53の出力電圧値、横軸は、Ex.OR51に入力している同期信号61と2分周CLK47との正エッジ間における位相差を示している。同図から、位相差が180°のときに、出力電圧は最大電圧Vccとなり、0°と360°のときに最小電圧0となり、45°、および315°のときにVccの1/4倍の電圧のVTH1、135°および225°のときにVccの3/4倍の電圧VTH2になっている。ここで、位相差がプラスというのは、2分周CLK47が同期信号61から遅れている場合を示し、マイナスは、逆に進んでいる場合を示す。
【0029】
図5に戻って、LPF53の出力電圧は、コンパレータ54、57にそれぞれ出力される。このコンパレータ54は、入力端子541、542に入力する各信号の電圧値を比較して、電圧値の大きい方の入力端子の符号に応じた信号(「0」または「1」)を出力する公知の電圧比較器である。また、コンパレータ57についてもコンパレータ54と同様の比較器で構成される。
【0030】
なお、コンパレータ54の入力端子541には、基準電圧VTH1が印加され、コンパレータ57の入力端子572には、基準電圧VTH2が印加される。この基準電圧VTH1、VTH2は、図7のVTH1、VTH2と同一の電圧に設定される。
そして、各コンパレータ54、57の出力信号は、ANDゲート58に入力され、当該ANDゲート58の出力信号は、D−FF55のD0端子に出力される。
【0031】
D−FF55は、CLK端子の信号、すなわちイネーブル信号42が「0」から「1」に変化したときの立ち上がりエッジを検出したときの、D0端子の信号レベル(「0」または「1」)と同一の信号をQ端子から位相差信号46として出力する公知のフリップフロップ回路である。そして、D−FF55は、次にCLK端子に立ち上がりエッジが入力されるまで、すなわち次のフレームの同期信号61を受信するまで、Q端子の信号レベルを現在の状態で維持する。これにより、1フレーム内で位相差信号46を変化させないようにしている。すなわち、第1PLL回路10と第2PLL回路11とが切り替わらないようにしている。D−FF55のD1端子には、コンパレータ54の出力信号が入力されており、CLK端子に立ち上がりエッジが入力されると、その時点の信号がロック信号321としてQ1端子から出力され、位相比較器30に送られる。
【0032】
また、Ex.OR90には、入力信号60と2分周CLK48が入力される。このEx.OR90は、入力信号60の同期信号61と2分周CLK48との位相差に応じたパルス信号901を出力する。この信号901の波形は、上記のパルス信号511とほぼ同様である。
そして、このパルス信号901は、3ステートバッファ91に送られる。3ステートバッファ91の制御端子911には、イネーブル信号42が入力される。このイネーブル信号42が、「0」になると3ステートバッファ91が動作し、上記のパルス信号901は、そのままローパスフィルタ(LPF)92に出力される。イネーブル信号42が「0」のときには、出力端子をハイインピーダンスの状態にして、LPF92に電流を供給しないようにしている。
【0033】
LPF92は、上記のLPF53と同じローパスフィルタ回路で構成され、その出力電圧特性も同様(図7)である。LPF92の出力電圧は、コンパレータ93に出力される。このコンパレータ93は、上記のコンパレータ57と同様の公知の電圧比較器である。コンパレータ93の入力端子931には、基準電圧VTH3(図7のVccの1/2倍の電圧)が印可される。コンパレータ93の出力信号は、D−FF55のD2端子に出力される。そして、CLK端子に立ち上がりエッジが入力されると、その時点のD2端子の信号がロック信号322としてQ2端子から出力され、位相比較器31に送られる。
【0034】
このような構成において、Ex.OR51に入力する同期信号61と2分周CLK47との位相差が、0°から45°までの場合、45°から135°までの場合、135°から225°までの場合、225°から315°までの場合、315°から360°までの場合での位相差検出器32の動作について図8を参照しながら説明する。
【0035】
図8は、同期信号61と2分周CLK47、48との位相の関係を示した模式図である。
ここでは、同期信号61の隣接する正エッジ間を360°(1周期)として、同期信号61の正エッジを0°の位置に決めている。また、上述したように2分周CLK48は、2分周CLK47から位相が常に90°遅れた状態になっている。
【0036】
同期信号61と2分周CLK47との位相差が45°までの範囲内である場合には(図8(a))、図7よりLPF53の出力電圧はVTH1よりも小さくなるため、コンパレータ54の出力端子は「0」、ANDゲート58の出力端子は「0」となる。このとき、イネーブル信号42が「0」から「1」になると、CLK端子に立ち上がりエッジが入力されて、Q端子(位相差信号46)が「0」、Q1端子(ロック信号321)が「0」となってラッチされる。これにより、図1に示す第1PLL回路10が動作するとともに、位相比較器30にて同期信号61と2分周CLK47の同方向エッジで同期がとられることになる。すなわち、図8(a)で示すように、同期信号61と2分周CLK47、同期信号61と2分周CLK48の同方向エッジ間および異方向エッジ間の位相差の内、最も位相差の小さいエッジ間となる、同期信号61の正エッジと2分周CLK47の正エッジ間で同期がとられることになる。位相差が小さいということは、それだけ位相の調整量が少なくて済むので、位相合わせに要する時間を短縮できることになる。なお、この場合には、同期信号61と2分周CLK48の位相差が90°を越えるので、LPF92の出力電圧は、図7よりVth3よりも大きくなりQ2端子(ロック信号322)は「1」となる。しかし、このとき位相比較器31は動作していないので、第1PLL回路10には影響を与えない。
【0037】
続いて、同期信号61と2分周CLK47の位相差が、45°から135°までの範囲内にある場合には(図8(b))、図7からLPF53の出力電圧は、Vth1とVth2の間の電圧となるので、Q端子は「1」となり、第2PLL回路11が動作する。また、Q1端子は「1」となる。このとき、2分周CLK48と同期信号61との正エッジ間の位相差は90°を越えるので、LPF92の出力電圧はVth3よりも大きくなる。従って、Q2端子は「1」となる。これにより、位相比較器31は、異方向エッジを同期させるように動作する。すなわち、図8(b)に示すように、この場合に最も位相差の小さい、同期信号61の負エッジと2分周CLK48の正エッジ間で同期がとられるようになる。
【0038】
また、同期信号61と2分周CLK47の位相差が、135°から225°までの範囲内にある場合には(図8(c))、図7からLPF53の出力電圧は、Vth2を越えるので、Q端子は「0」となり、第1PLL回路10が動作する。また、Q1端子は「1」、Q2端子は「1」となる。これにより、位相比較器30は、異方向エッジを同期させるように動作する。すなわち、図8(c)に示すように、この場合に最も位相差の小さい、同期信号61の負エッジと2分周CLK47の正エッジ間で同期がとられるようになる。
【0039】
また、同期信号61と2分周CLK47の位相差が、225°から315°までの範囲内にある場合には(図8(d))、図7からLPF53の出力電圧は、Vth1とVth2の間の電圧となるので、Q端子は「1」となり、第2PLL回路11が動作する。また、Q1端子は「1」、Q2端子は「1」となる。これにより、位相比較器31は、同方向エッジを同期させるように動作する。すなわち、図8(d)に示すように、この場合に最も位相差の小さい、同期信号61の正エッジと2分周CLK48の正エッジ間で同期がとられるようになる。
【0040】
また、位相差が315°から360°の場合には、LPF53の出力電圧は、Vth1よりも小さくなるので、Q端子は「0」となり、第1PLL回路10が動作する。また、Q1端子は「0」、Q2端子は「0」となる。これにより、位相比較器30は、同方向エッジを同期させるように動作する。すなわち、図8(a)と同様に、この場合に最も位相差の小さい、同期信号61の正エッジと2分周CLK48の正エッジ間で同期がとられるようになる。
【0041】
このように、位相差検出器32は、位相差の最も小さいエッジ同士を同期させるように、位相差信号46、ロック信号321、322の出力レベル(「0」または「1」)を設定する回路構成になっているので、同期信号61と2分周CLK47、48間にいかなる位相差が生じていても、位相合わせを素早く行えるようになる。これにより、従来のように同方向エッジ同士を同期させる方法に比べて受信CLK44の生成に要する時間を短縮できるので、同期信号61の送出時間をその分だけ短縮できるようになり、結果として伝送効率を向上できることになる。
【0042】
また、上記図8では、2分周CLK47の位相が同期信号61の位相よりも遅れている場合について説明したが、逆に2分周CLK47の正エッジの位相が進んでいる場合についても、同じ結果となる。もちろん、2分周CLK47、48を基準にして同期信号61との位相差を考えるようにしても同様である。また、同図では、2分周CLK47と同期信号61の正エッジ間の位相差を基準としているが、2分周CLK48と同期信号61の正エッジ間の位相差を基準としても最も位相差の小さいエッジ同士を同期させるように、位相差信号46、ロック信号321、322の出力レベルを設定すれば、同様の結果となる。
【0043】
図9は、位相比較器30の回路構成を示す図であって、図10は、位相比較器30の回路内における信号波形を示したものである。まず、2分周CLK47の位相が同期信号61よりも45°までの範囲内で遅れている場合について、図10(a)の信号波形を参照しながら、回路動作を説明する。
位相比較器30は、D−FF70、微分回路71A、71B、セレクタ73、81、82などから構成される。
【0044】
D−FF70は、D端子に入力されている同期信号61をT端子に入力されている2分周CLK47の正エッジでラッチするフリップフロップである。図8(a)では、2分周CLK47の位相が同期信号61の位相よりも遅れているので、D−FF70のQ端子は、「1」となり、QB端子は「0」となる。
微分回路71Aは、入力した同期信号61の正エッジ及び負エッジを検出したとき、及び微分回路71Bは、入力した2分周CLK47の正エッジ及び負エッジを検出したときだけ、マイナスの微分パルスを出力する公知の微分回路である。各回路の出力信号80A、80Bは、非同期セットD−FF72に出力される。
【0045】
非同期セットD−FF72は、SB端子が「0」になると、Q端子を「1」に、QB端子を「0」にセットし、また、D端子を常時「0」としているので、TB端子に負エッジの信号が入ると、Q端子を「0」に、QB端子を「1」にセットするフロップフリップ回路である。
従って、Q端子には、図10(a)に示すようなパルス信号76が出力され、QB端子には、パルス信号76を反転させた状態のパルス信号77が出力される。
【0046】
セレクタ73は、S端子が「0」になると、A端子の信号をそのままY端子に出力し、「1」になると、B端子の信号をそのままY端子に出力する公知の切り替え回路である。他のセレクタ81、82も同様である。
D−FF70のQ端子は、上記から「1」になっているので、セレクタ73のY端子には、B端子の信号が出力される。さらに、2分周CLK47の位相が同期信号61よりも45°までの範囲内で遅れている場合には(図8(a)の場合)、上述のように位相差検出器32からのロック信号321は「0」となるので、セレクタ81は、A端子の信号をY端子に出力する。すなわち、非同期セットD−FF72のQB端子から出力されるパルス信号77が、セレクタ81のY端子から出力されることになる。位相比較器選択部50の出力信号39は、第1PLL回路10を動作させるための信号であり、ここでは、「0」となるので、ORゲート79の出力信号は、パルス信号77と同じ波形になる。一方、セレクタ82のS端子は、「0」となるので、Y端子の信号97は、「1」となる。3ステートバッファ74は、ORゲート79の出力が「0」になると動作して信号97をそのまま出力するので、出力信号(位相差信号)38は、図10(a)のように、パルス信号77を反転させたものと同じ波形(信号76と同じ波形)となる。つまり、位相差信号38が「1」のときだけ3ステートバッファ74が動作して、LPF33に電流が供給されることになり(充電)、これによりLPF33の出力電圧が上昇し、VCO34から出力される周波数が高くなり、2分周CLK47の位相が進むようになる。また、「0」のときは、3ステートバッファ74が動作しないので、出力端子がハイインピーダンスの状態となり、LPF33には、電流が供給されないことになる。
【0047】
次に、2分周CLK47の位相が同期信号61よりも、135°から180°の範囲内で遅れている場合の回路動作について、図10(b)を参照しながら説明する。
この場合は、D−FF70のQ端子は「1」になり、QB端子は「0」となる。従って、セレクタ73は、B端子の信号をそのままY端子に出力する。さらに、この場合のロック信号321は「1」となるので、セレクタ81のB端子に入力される信号、すなわちセレクタ73のY端子からの信号78がNOTゲート84で反転された信号が入力され、これがY端子から出力される。また、セレクタ82のS端子は「1」となるので、Y端子の信号97は、「0」となる。従って、図10(b)のように、位相差信号38は、パルス信号76と同様の波形となる。つまり、位相差信号38が「−1」のときだけ3ステートバッファ74が動作して、LPF33から電荷を引き込んで(放電させて)、LPF33の出力電圧を下降させる。これにより、VCO34から出力される周波数が低くなり、2分周CLK47の位相が遅れるようになる。また、「0」のときは、3ステートバッファ74が動作しないので、出力端子がハイインピーダンスの状態となり、LPF33には、電流が供給されないことになる。
【0048】
図10(c)は、2分周CLK47の位相が同期信号61よりも、180°から225°の範囲内で遅れている場合の波形図である。
この場合は、D−FF70のQ端子は「0」になり、QB端子は「1」となるので、セレクタ73は、A端子の信号をそのままY端子に出力する。また、ロック信号321が「1」となるので、セレクタ73のY端子からの信号78が反転された信号がセレクタ81のY端子から出力される。そして、セレクタ82のS端子は「1」となるので、Y端子の信号97は「1」となり、位相差信号38は、図10(a)と同様になるので、結果として2分周CLK47の位相が進むようになる。
【0049】
図10(d)は、2分周CLK47の位相が同期信号61よりも、315°から360°の範囲内で遅れている場合の波形図である。
この場合は、D−FF70のQ端子は「0」になり、QB端子は「1」となるので、セレクタ73は、A端子の信号をそのままY端子に出力する。また、ロック信号321が「0」となるので、セレクタ73のY端子からの信号78がそのままセレクタ81のY端子から出力される。そして、セレクタ82のS端子は「0」となるので、Y端子の信号97は「0」となり、位相差信号38は、図10(b)と同様になるので、結果として2分周CLK47の位相が遅れるようになる。
【0050】
以上、説明したように位相比較器30は、同方向エッジ間だけでなく、異方向エッジ間でも位相差の大きさに応じて位相差信号38を生成できるように回路構成されているので、ロック信号321の出力レベルの切り換えにより、第1PLL回路10において、同方向エッジ同士でも異方向エッジ同士でも同期をとることができる。
【0051】
また、図示していないが、位相比較器31も同様の構成にしているので、第2PLL回路11において、同期信号61と2分周CLK48の同方向エッジでも異方向エッジ同士でも同期がとれるようになっている。
このように、PLL回路部20は、同期信号61、2分周CLK47、48の位相差の大きさに基づいて第1PLL回路10と第2PLL回路11とを切り換えると共に、同方向エッジでも異方向エッジ同士でも同期をとれるように構成されているので、従来のように同方向エッジだけで同期をとる場合に比べて、同期を早くとれるようになる。従って、同期信号61の送出時間をその分だけ従来よりも短くすることができるようになるので、結果として信頼性を落とすことなく伝送効率を向上できる。
【0052】
なお、データ復調部35は、位相合わせが同期信号61と2分周CLK47との間で行われた場合(第1PLL回路10で行われた場合)には、同期信号61の次に送られてくるスタートビット62と情報データ63とを図2のように受信CLK44の負エッジのタイミングでラッチしてサンプリングする。
この場合、受信CLK44の負エッジが情報データ63の1ビットの中央の位置に現れるので、負エッジでラッチするようにしておけば、たとえ受信CLK44の位相がわずかにずれたとしても、信号のレベル(「0」または「1」)を誤って認識することがなくなり信頼性を向上できる。
【0053】
一方、位相合わせが第2PLL回路11で行われた場合には、受信CLK44の正エッジのタイミングでラッチする。これは、2分周CLK48が、受信CLK44の負エッジのタイミングで2分周されて生成された信号なので、受信CLK44の負エッジが情報データ63の正エッジ及び負エッジと同期していることになり、情報データ63の1ビットの中央の位置には正エッジが現れることになるからである。
【0054】
図11は、データ復調部35内のラッチ切り替え部351を示した図である。上記のように、第1PLL回路10が選択された場合には、位相差信号46が「0」になる。セレクタ352は、S端子に「0」が入力されると、A端子の信号を、「1」が入力されると、B端子の信号をY端子から出力する公知の切り換え回路であって、この場合、S端子が「0」になるので、受信CLK44がそのままの状態で、8ビットシフトレジスタに送られる。8ビットシフトレジスタは図示していないが、情報データ63を入力すると、ビット毎に受信CLK44の負エッジでラッチする。
【0055】
一方、第2PLL回路11が選択された場合には、位相差信号46が「1」になり、セレクタ352のS端子が「1」になるので、受信CLK44は、NOTゲート353で反転されてY端子から出力され、8ビットシフトレジスタに送られる。
8ビットシフトレジスタは、上記のように情報データ63を負エッジでラッチする回路なので、受信CLK44を8ビットシフトレジスタに入力する前に反転させておけば、実質的には受信CLK44の正エッジのタイミングで情報データ63をラッチさせたことと同じことになる。
【0056】
なお、本発明は、上記実施の形態に限定されないのは言うまでもなく、以下のような変形例を考えることができる。
(1)上記実施の形態では、第1、第2PLL回路10、11を選択的に切り替える構成としているが、第1PLL回路10だけで構成して受信CLK44を生成するようにしてもよい。この場合は、2分周CLK48が存在しないので、同期信号61と2分周CLK47との同方向エッジ間、もしく異方向エッジ間の内、位相差の小さい方のエッジ同士を同期させるようにロック信号321の出力レベルを設定する。このようにしても、従来のように同方向エッジ間でのみ同期をとることに比べると、位相合わせに要する時間を短縮できる。また、回路構成が簡易になりコストも軽減できる。なお、この場合は、受信CLK44の立ち下がりエッジで情報データ63をサンプリングするようにすればよい。
【0057】
(2)上記実施の形態では、受信CLK44を2分周した2分周CLK47、48を生成し、これらと同期信号61との間で位相合わせを行うようにしているが、2分周に限定されることはない。例えば、4分周した2つのパルス信号を90°位相をずらして生成し、これらと同期信号61との間で位相合わせを行うようにしても、上記同様に位相合わせに要する時間を短縮できるという効果を得ることができる。このことは、分周しない場合、すなわち2分周器36、37を取り除いた場合でも同じことがいえる。なお、分周しない場合は、受信CLK44と入力信号60の周波数が同一になるので、これらを同方向エッジもしくは異方向エッジ同士で同期させると、サンプリングエッジが情報データ63の立ち上がりエッジもしくは立ち下がりエッジと同タイミングになり、例えば受信CLK44の位相がわずかでもずれると信号レベルを誤って認識することになってしまう。そこで、このような場合は、上記のラッチ切り換え部351の代わりに、位相を例えば180度ずらすことができる公知の位相調整回路を構成しておけば、位相のずれた受信CLKの立ち上がりもしくは立ち下がりエッジが、情報データ63の1ビットのほぼ中央部に位置することになる。従って、いずれのエッジでサンプリングを行っても誤認識することがなくなり、信頼性を向上できる。
【0058】
また、相互に位相の異なる複数の分周パルスを生成し、これらと同期信号61との間で位相合わせを行うようにすれば、さらに位相合わせに要する時間を短縮できるという効果を得ることができる。例えば、上記の2分周CLK47から45°遅れた位相の2分周クロック471(図示せず)を生成すると共に、これと同期信号61とを位相合わせさせる第3のPLL回路を新たに設ける。そして、位相差検出器32では、2分周CLK47、48、471と同期信号61との間において最も位相差の小さいエッジ間を求め、そのエッジ同士を同期させるように、第1〜第3PLL回路のいずれかを動作させるようにする。このようにすれば、生成した3つの2分周CLK47、48、471との位相差により、動作させるPLL回路を選択できるので、上述よりも位相の調整量が少なくて済み、位相合わせに要する時間を短縮できる。
【0059】
(3)上記実施の形態では、第1、第2PLL回路10、11を用いて同期信号61から受信CLK44を生成するようにしているが、本発明はこれに限定されず、同期信号61と位相合わせを行って受信CLK44を生成することができる回路であれば適用できる。
【0060】
【発明の効果】
以上説明してきたように本発明によれば、受信した同期信号とパルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択し、そのエッジ間の位相差がなくなるように、クロックパルスの位相を調整させるようにしたので、従来のように同方向エッジ間での位相差をなくすようにクロックパルスの位相を調整する方法に比べて、位相の調整量が少なくて済み、位相調整に要する時間を短縮できる。これにより、同期信号の送出時間をその分短縮できるようになるので、結果として伝送効率の向上を図れる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るデータ受信装置の全体構成図である。
【図2】外部装置から上記データ受信装置に伝送されてくる入力信号の構成例を示した図である。
【図3】上記データ受信装置内のVCOの入力電圧に対する受信CLKの周波数特性を示す図である。
【図4】(a)は、同期信号と2分周CLKの同方向エッジ(正エッジ同士及び負エッジ同士)を同期させた状態を示す図であって、(b)は、同期信号と2分周CLKとの異方向エッジ(正エッジと負エッジ)を同期させた状態を示す図である。
【図5】位相差検出器の回路構成を示す図である。
【図6】同期信号と2分周CLKとの位相差に応じて出力されたパルス信号の波形を示す図である。
【図7】LPFの出力電圧特性を示す図である。
【図8】位相差検出器に入力している同期信号と2分周CLKとの位相の関係を示した模式図である。
【図9】位相比較器の回路構成を示す図である。
【図10】位相比較器の回路内における信号波形を示した図である。
【図11】データ復調部内のラッチ切り替え部の構成を示した図である。
【符号の説明】
10 第1PLL回路
11 第2PLL回路
20 PLL回路部
30、31 位相比較器
32 位相差検出器
33、53、92 LPF
34 VCO
35 データ復調部
36、37 2分周器
38、40、46 位相差信号
42 イネーブル信号
44 受信CLK
45 ホールド信号
47、48 2分周CLK
49、50 位相比較器選択部
51、90 Ex.OR
52、74、91 3ステートバッファ
54、57、93 コンパレータ
55、70 D−FF
58 ANDゲート
60 入力信号
61 同期信号
62 スタートビット
63 情報データ
71A、71B 微分回路
72 非同期セットD−FF
73、81、82、352 セレクタ
79 ORゲート
84、353 NOTゲート
321、322 ロック信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data receiving apparatus that generates a clock pulse when a synchronization signal transmitted from a transmission apparatus is received, and samples information data transmitted following the synchronization signal using the clock pulse.
[0002]
[Prior art]
One method for transmitting data at high speed is a bit serial data transmission method.
In this method, a synchronization signal that repeats “0” and “1” for each bit and information data representing character information, image information, etc. in a bit string in units of 8 bits are configured and transmitted as one frame. It is transmitted as transmission data from the side. On the receiving side, when receiving the synchronization signal, for example, a clock pulse having the same frequency and the same phase as the synchronization signal is generated by PLL (Phase-Locked Loop) control, and is transmitted following the synchronization signal using this clock pulse. Sampling information data.
[0003]
This PLL is mainly composed of a closed loop circuit of a voltage controlled oscillator (VCO), a phase comparator, and a low pass filter (LPF). The VCO outputs a clock pulse having a predetermined frequency according to an input voltage. The synchronization signal and the clock pulse output from the VCO are input to the phase comparator, and the phase comparator detects the phase component (phase difference) of both signals and outputs this as a pulse signal (phase difference signal). And output to the LPF.
[0004]
The LPF is mainly composed of a resistor and a capacitor, removes unnecessary noise components contained in the phase difference signal, converts the phase difference signal into a DC voltage, and outputs it to the VCO. The VCO changes the phase of the clock pulse in such a direction that the phase difference disappears, and sends this to the phase comparator. By repeating this operation, the phase of the clock pulse approaches the phase of the synchronization signal, and eventually both phases are matched (this operation is referred to as “phase matching”). Specifically, this phase alignment is performed so that the phase difference between the edges in the same direction between the rising edges (positive edges) of the synchronization signal and the clock pulse is eliminated.
[0005]
However, even if phase adjustment is performed in this way, leakage current is generated in the PLL control circuit, and therefore the frequency and phase of the clock pulse once phase-adjusted gradually change over time, so that sampling of information data In order to perform accurately, it is desirable to perform this phase alignment every frame.
[0006]
[Problems to be solved by the invention]
However, when serial data is received using a PLL as described above, only one transmission path is required, but information data cannot be transmitted while a synchronization signal is being transmitted. There was a problem of inefficiency. In order to improve the transmission efficiency in such a data configuration, it is conceivable to shorten the transmission time of the synchronization signal as much as possible. However, as described above, the PLL is configured by a closed loop circuit that eliminates the phase difference by varying the oscillation frequency of the VCO by the detected phase difference. Therefore, if the phase difference is large, the phase adjustment is performed accordingly. It takes a long time to complete. Therefore, it is necessary to set the transmission time of the synchronization signal to a time necessary for surely performing the phase alignment even when the phase difference between the two signals is the largest, that is, even when the phase is shifted by 180 °. is there. Otherwise, during synchronization signal reception, phase alignment cannot be completed, and information data is sampled using clock pulses of different frequencies, so that accurate information cannot be obtained, resulting in communication reliability. It is because it becomes impossible to secure.
[0007]
Such a problem is not limited to a method of generating a clock pulse using a PLL, but occurs in a data receiving apparatus that generates a clock pulse by performing phase alignment with a received synchronization signal.
The present invention has been made in view of the above-described problems, and in a data receiving apparatus that samples information data with a clock pulse generated by performing phase alignment with a received synchronization signal, The purpose is to shorten the transmission time of the synchronization signal by completing the matching as soon as possible, and consequently improve the transmission efficiency of the information data.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a data receiving apparatus for receiving transmission data including a synchronization signal and information data, the pulse generation means for generating a clock pulse, the received synchronization signal, and the pulse generation means. A phase difference between the same-direction edges and different-direction edges with respect to the clock pulse generated by the step, and selecting means for selecting a combination of edges having the smallest phase difference, so that the phase difference between the selected edges is eliminated. And a phase adjusting means for adjusting the phase of the clock pulse, and a sampling means for sampling the information data based on the clock pulse after the phase adjustment.
[0009]
In addition, the clock pulse generated by the pulse generation means is divided by the same frequency division ratio, and has a frequency division pulse generation means for generating a plurality of frequency division pulses having different phases from each other, the selection means is In place of the clock pulse, a phase difference between the same-direction edge and the opposite-direction edge between each generated divided pulse and the synchronization signal is obtained, and a combination of edges having the smallest phase difference is selected. Features.
[0010]
Further, when the selected division pulse is a pulse divided by using the rising edge of the clock pulse as a trigger, the previous period sampling means executes sampling of the previous period information data at the falling edge of the clock pulse, When the pulse is divided by using the falling edge of the clock pulse as a trigger, the information data is sampled at the rising edge of the clock pulse.
[0011]
The previous transmission data consists of alternating synchronization signals and information data, and the previous phase adjustment means stops adjusting the frequency and phase of the clock pulse while receiving the information data, and the previous synchronization state It is characterized by maintaining.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a data receiving apparatus according to the present invention will be described below.
FIG. 1 is an overall configuration diagram of a data receiving apparatus, and FIG. 2 is a diagram illustrating an example configuration of an
As shown in FIG. 1, the data receiving apparatus is roughly composed of a
[0013]
The
The
[0014]
The
FIG. 3 is a graph showing the frequency characteristics of the
[0015]
Returning to FIG. 1, the divide-by-two 36 is composed of a flip-flop circuit that operates at the rising edge (positive edge) of the
The divide-by-two 37 is composed of a flip-flop circuit that operates at the falling edge (negative edge) of the
[0016]
The
Further, since it is constituted by a charge pump circuit, when there is no phase difference, the output terminal is in a high impedance state and no current flows through the
[0017]
Here, the
[0018]
Returning to FIG. 1, the
[0019]
Further, the
The
[0020]
The
The
[0021]
When the
[0022]
In the data receiving apparatus having such a configuration, when receiving the
[0023]
The data demodulator 35 changes the enable signal 42 from “0” to “1” and simultaneously sets the
[0024]
The data demodulator 35 counts the number of pulses of the received
[0025]
The data demodulator 35 samples the
[0026]
FIG. 5 is a diagram illustrating a circuit configuration of the
The
Ex. An
[0027]
This
[0028]
The
FIG. 7 is a graph showing the output voltage characteristics of the
[0029]
Returning to FIG. 5, the output voltage of the
[0030]
The reference voltage VTH1 is applied to the
The output signals of the
[0031]
The D-
[0032]
Ex. An
This
[0033]
The
[0034]
In such a configuration, Ex. When the phase difference between the
[0035]
FIG. 8 is a schematic diagram showing the phase relationship between the
Here, the interval between adjacent positive edges of the
[0036]
When the phase difference between the
[0037]
Subsequently, when the phase difference between the synchronizing
[0038]
Further, when the phase difference between the synchronizing
[0039]
Further, when the phase difference between the synchronizing
[0040]
When the phase difference is from 315 ° to 360 °, the output voltage of the
[0041]
As described above, the
[0042]
Further, in FIG. 8, the case where the phase of the half-divided
[0043]
FIG. 9 is a diagram showing a circuit configuration of the
The
[0044]
The D-
Only when the
[0045]
Asynchronous set D-FF72 sets the Q terminal to “1”, the QB terminal to “0” when the SB terminal becomes “0”, and the D terminal is always “0”. When a negative edge signal is input, the flip-flop circuit sets the Q terminal to “0” and the QB terminal to “1”.
Accordingly, a
[0046]
The
Since the Q terminal of the D-
[0047]
Next, a circuit operation in the case where the phase of the half-divided
In this case, the Q terminal of the D-
[0048]
FIG. 10C is a waveform diagram in the case where the phase of the half-divided
In this case, since the Q terminal of the D-
[0049]
FIG. 10D is a waveform diagram in the case where the phase of the divide-by-2
In this case, since the Q terminal of the D-
[0050]
As described above, the
[0051]
Although not shown, since the
As described above, the
[0052]
The
In this case, since the negative edge of the
[0053]
On the other hand, when the phase alignment is performed by the
[0054]
FIG. 11 is a diagram showing a
[0055]
On the other hand, when the
Since the 8-bit shift register is a circuit that latches the
[0056]
Needless to say, the present invention is not limited to the above embodiment, and the following modifications can be considered.
(1) In the above-described embodiment, the first and
[0057]
(2) In the above embodiment, the half-divided
[0058]
Further, if a plurality of frequency-divided pulses having different phases are generated and phase alignment is performed between them and the
[0059]
(3) In the above embodiment, the
[0060]
【The invention's effect】
As described above, according to the present invention, the phase difference between the same-direction edge and the different-direction edge between the received synchronization signal and the clock pulse generated by the pulse generation means is obtained, and the edge having the smallest phase difference is obtained. Since the combination is selected and the phase of the clock pulse is adjusted so that there is no phase difference between the edges, the phase of the clock pulse is adjusted to eliminate the phase difference between the edges in the same direction as before. Compared with this method, the amount of phase adjustment is small, and the time required for phase adjustment can be shortened. As a result, the transmission time of the synchronization signal can be shortened accordingly, and as a result, the transmission efficiency can be improved.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a data receiving apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram showing a configuration example of an input signal transmitted from an external device to the data receiving device.
FIG. 3 is a diagram illustrating frequency characteristics of a reception CLK with respect to an input voltage of a VCO in the data reception device.
FIG. 4A is a diagram showing a state in which the synchronization signal and the same direction edge (positive edges and negative edges) of the frequency-divided CLK are synchronized, and FIG. It is a figure which shows the state which synchronized the different direction edge (positive edge and negative edge) with frequency division CLK.
FIG. 5 is a diagram illustrating a circuit configuration of a phase difference detector.
FIG. 6 is a diagram illustrating a waveform of a pulse signal output in accordance with a phase difference between a synchronization signal and a half-divided CLK.
FIG. 7 is a diagram illustrating output voltage characteristics of an LPF.
FIG. 8 is a schematic diagram showing a phase relationship between a synchronization signal input to a phase difference detector and a divided CLK by two.
FIG. 9 is a diagram illustrating a circuit configuration of a phase comparator.
FIG. 10 is a diagram showing signal waveforms in the circuit of the phase comparator.
FIG. 11 is a diagram illustrating a configuration of a latch switching unit in the data demodulating unit.
[Explanation of symbols]
10 First PLL circuit
11 Second PLL circuit
20 PLL circuit
30, 31 Phase comparator
32 Phase detector
33, 53, 92 LPF
34 VCO
35 Data demodulator
36, 37 Divider
38, 40, 46 Phase difference signal
42 Enable signal
44 Receive CLK
45 Hold signal
47, 48 2 divided by CLK
49, 50 Phase comparator selector
51, 90 Ex. OR
52, 74, 91 3-state buffer
54, 57, 93 Comparator
55, 70 D-FF
58 AND gate
60 Input signal
61 Sync signal
62 Start bit
63 Information data
71A, 71B Differentiation circuit
72 Asynchronous Set D-FF
73, 81, 82, 352 selector
79 OR gate
84, 353 NOT gate
321, 322 Lock signal
Claims (4)
クロックパルスを生成するパルス生成手段と、
受信した同期信号と前記パルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択する選択手段と、
前記選択されたエッジ間の位相差がなくなるように、クロックパルスの位相を調整する位相調整手段と、
前記位相調整後のクロックパルスに基づいて、前記情報データをサンプリングするサンプリング手段と
を備えることを特徴とするデータ受信装置。A data receiving device for receiving transmission data including a synchronization signal and information data,
Pulse generation means for generating a clock pulse;
Selection means for obtaining a phase difference between the same direction edge and the opposite direction edge of the received synchronization signal and the clock pulse generated by the pulse generation means, and selecting a combination of edges having the smallest phase difference;
Phase adjusting means for adjusting the phase of the clock pulse so that the phase difference between the selected edges is eliminated;
A data receiving apparatus comprising: sampling means for sampling the information data based on the clock pulse after the phase adjustment.
前記選択手段は、前記クロックパルスに代えて、生成された各分周パルスと、前記同期信号との同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択することを特徴とする請求項1に記載のデータ受信装置。Dividing the clock pulse generated by the pulse generating means by the same frequency dividing ratio and generating a plurality of divided pulses having different phases from each other,
The selecting means obtains a phase difference between the same-direction edge and the different-direction edge of each of the generated divided pulses and the synchronization signal instead of the clock pulse, and determines a combination of edges having the smallest phase difference. The data receiving device according to claim 1, wherein the data receiving device is selected.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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