JP3984270B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

Description

本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法に関する。

ＰＤＰは、自己発光型の表示装置であるため視認性が良く、薄型で大画面表示が可能であることから、ＣＲＴに代わる次世代の表示装置として注目されている。特に面放電ＡＣ型ＰＤＰは、大画面化が可能なことから、高品位デジタル放送に対応した表示装置としての期待が高まっており、ＣＲＴを凌ぐ高画質化が要求されている。

高画質化には、高精細化、高階調化、高輝度化、高コントラスト化等がある。高精細化は画素ピッチを細かくすることにより達成され、高階調化はフレーム内のサブフィールド数を増加させることにより達成される。また高輝度化は、一定の電力から得られる可視光の量を多くすることや、維持放電の回数を多くすることにより達成される。さらに高コントラスト化は、表示パネル表面の外来光の反射率を低減することや、表示発光に寄与しない黒表示時の発光を低減することにより達成される。

図１０は面放電型ＰＤＰの概略構成図であり、本出願人が既に出願した、全ての維持放電電極間で表示を行う方式のＰＤＰの構成を示すものである。（特開平９−６０５２５号公報）
ＰＤＰ１は、一方の基板上に平行に配置された維持放電電極Ｘ１〜Ｘ３，Ｙ１〜Ｙ３と、他方の基板上に形成され、維持放電電極に交差するように形成されたアドレス電極Ａ１〜Ａ４と、アドレス電極と平行に配置され、放電空間を仕切るための隔壁２により形成されている。互いに隣接する維持放電電極とそれに交差するアドレス電極とで規定される領域にはそれぞれ放電セルが形成され、可視光を得るための螢光体が設けられる。また両基板間には、放電を起こすためのガスが封入される。なお本図では、簡単のため、維持放電電極を３本ずつ、アドレス電極を４本としている。

この構成のＰＤＰは、各々の維持放電電極がその両側の維持放電電極との間でそれぞれ維持放電を行うことができるため、全ての電極の隙間（Ｌ１〜Ｌ５）が全て表示ラインとなる。例えばＸ１電極とＹ１電極は表示ラインＬ１を形成し、Ｙ１電極とＸ２電極は表示ラインＬ２を形成するわけである。

図１１は、 図１０のＰＤＰのアドレス電極に沿った断面図であり、３は前面基板、４は背面基板、Ｄ１〜Ｄ３はそれぞれ電極間での放電を示している。具体的には、Ｙ１電極とＸ１電極との間に電圧を加えることで、放電Ｄ１を起こすことができる。また、Ｙ１電極とＸ２電極との間に電圧を加えることで放電Ｄ２を起こすことができ、同じくＸ２電極とＹ２電極とでは放電Ｄ３を起こすことができる。このように１本の電極をその両側の表示に活用することで、電極数の削減による高精細化および、それらの電極の駆動回路の削減が可能である。

図１２は、 図１０のＰＤＰにおけるフレームの構成を示す図である。１フレームは、第１フィールドおよび第２フィールドの２つのフィールドにより構成される。第１フィールドでは奇数番目の表示ライン（Ｌ１、Ｌ３、Ｌ５）において表示を行うものであり、第２フィールドでは偶数行の表示ライン（Ｌ２、Ｌ４）において表示を行うことで、１画面の表示を構成している。また各フィールドは所定の輝度比を有する複数のサブフィールドによって構成されており、それらのサブフィールドを表示データに応じて選択的に発光させることで、画素ごとの輝度の違いである階調を表現している。そして各サブフィールドは、直前のサブフィールドでの表示状態によりそれぞれ異なっているセルの状態を均一にするためのリセット期間、新たな表示データを書き込むためのアドレス期間、書き込まれた表示データに基づき維持放電による発光表示を行う維持放電期間により構成される。

図１３は、 図１０のＰＤＰにおける従来の駆動方法を示す波形図であり、第１フィールド内の任意のサブフィールドを示している。

リセット期間においては、全てのＸ電極に放電開始電圧を越える電圧Ｖｗからなるリセットパルスが印加され、隣接するＹ電極との間で放電が開始される。この結果、全表示ライン（Ｌ１〜Ｌ５）にて第１の放電（リセット放電）が行なわれることになり、放電セル内には正イオンや電子による壁電荷が形成される。次に上記リセットパルスを取り去って各電極を同電位に保持すると、電極上に形成された壁電荷自身による電位差で再度第２の放電（自己消去放電）が発生する。この時には各電極を同電位としてあるため、放電によって形成された正イオンや電子は放電空間内で再結合し、壁電荷が消滅する。この放電より、全表示セルにおける壁電荷量をほぼ均一にすることができる。（壁電荷分布の均一化）
次にアドレス期間においては、Ｙ１電極から順次電圧−Ｖｙからなる走査パルスが印加される。同時にアドレス電極に表示データに応じて電圧Ｖａからなるアドレスパルスが印加されてアドレス放電が開始される。その際、第１フィールドにおいてＹ１電極に対して表示を行う電極対であるＸ１電極には、電圧Ｖｘからなるパルスが補助的に印加されており、アドレス電極とＹ１電極間で発生した放電は、Ｘ１電極とＹ１電極間に移行する。これにより、維持放電の開始に必要な壁電荷がＸ１電極およびＹ１電極近傍に形成される。一方表示を行なわないラインを形成する電極対であるＸ２電極の電圧は０Ｖに維持されており、Ｘ２電極側で放電が生じることを防止している。同様にして、まず奇数番目のＹ電極について順次アドレス放電が行われる。

奇数番目のＹ電極によるアドレス放電が終了した後、Ｙ２電極に走査パルスが印加される。この際Ｙ２電極に対して表示を行う電極対であるＸ２電極には、同様に電圧Ｖｘからなるパルスが印加され、図示しないＸ３電極はＸ１電極と同様に０Ｖに維持される。同様にして、偶数番目のＹ電極について順次アドレス放電が行われ、全画面の奇数表示行でのアドレス放電が行なわれる。

次に維持放電期間に入り、Ｘ電極とＹ電極に交互に電圧Ｖｓからなる維持パルスが印加される。この時表示を行なわないラインの電極対間の電位差が０Ｖとなるように維持パルスの位相を設定することで、非表示ラインで放電が生じることを防止している。例えば、第１フィールドで表示を行うＸ１電極とＹ１電極の対にはそれぞれ位相が異なった維持パルスが印加されるが、非表示ラインの電極対であるＹ１電極とＸ２電極間では上記維持パルスは同位相となる。このように１サブフィールドでの表示が行なわれる。

なお 図１３において、Ｖｓは維持放電を行うために必要な電圧であり、通常１７０Ｖ程度に設定される。また、Ｖｗは放電開始電圧を越える電圧として３５０Ｖ程度に、走査パルスである−Ｖｙは−１５０Ｖ程度に、アドレスパルスＶａは６０Ｖ程度に設定される。なおＶａとＶｙの絶対値の合計は、アドレス電極とＹ電極間の放電開始電圧以上となるように設定される。またＶｘは５０Ｖ程度であり、アドレス電極とＹ電極間の放電がＸ電極側に移行し十分な壁電荷を形成できる値に設定されている。
特開平９−１６０５２５号公報 特願平９−２３０６４１号（特開平１１−６５５１８号）

しかしながら従来の駆動方法では、リセット放電を実施するために、放電セルにおける放電開始電圧を越える十分な電圧パルスＶｗを印加しており、強い放電が生じていた。この放電に伴って発生する発光は、本来の映像表示には無関係な背景発光であり、結果としてコントラストの低下につながっていた。

また、特に前述の、全ての維持放電電極間を表示ラインとして用いる駆動方式の場合、リセット放電が全ての放電セルにおいて安定に生じない可能性があることが明らかになった。すなわち、全Ｘ電極に印加されるリセットパルスにより全表示ラインにおいて放電を起こすわけであるが、各放電セルの放電開始時間のばらつきにより、一部のセルで放電が生じない可能性が存在するのである。

図１１においてＸ２電極に着目した場合、Ｘ２電極とＹ１電極間の放電Ｄ２が先に生じたと仮定する。そして放電により発生した電荷が電極近傍に蓄積し始めると、壁電荷による逆バイアスがかかり放電空間に対する実効電圧が低下する。具体的には、Ｘ２電極側に電子による壁電荷が形成され、電極に印加されているＶｗ電圧の放電空間に対する実効電圧を低下させる。この実効電圧の低下がＸ２電極とＹ２電極間の放電開始より先行した場合、Ｘ２電極とＹ２電極間の放電が行われないままリセット期間が終了する可能性がある。リセット放電が一部の放電セルで実施されなければ、セルの状態の均一化が図られず、当該放電セルにおけるアドレス放電を安定に起こすことができず誤表示となる。

仮にリセット放電が全てのセルで起こせた場合でも、それに続く自己消去放電が安定に生じない可能性がある。すなわち自己消去放電は、リセット放電によって形成された壁電荷自身の電位差によって引き起こされるため、リセット放電よりも小規模になることが多い。このため個々の放電セルの特性ばらつきによっては、自己消去放電が起こらずにリセット放電によって形成された壁電荷がそのまま残留してしまう。或いはリセット放電の終了時点で十分な壁電荷が形成されておらずに、自己消去放電が生じない可能性もある。その結果、消去放電が実施されなかった放電セルにおいては、続くアドレス放電が正常に行なわれずに誤表示の原因となる。

これらの問題を解決する方法として、リセットパルスの電圧を上げ、全セルにおいてより確実に放電を起こすことが考えられる。しかしながら、放電電圧の更なる上昇は前述の背景発光をますます増大させ、コントラストを悪化させてしまう。

更に、上記した原因により放電セルに壁電荷が残留したままアドレス期間に移行すると、別の問題も生じる。前述したようにアドレス期間では、表示ラインを構成するＸ電極に電圧Ｖｘを印加すると共に、非表示ラインを構成するＸ電極は０Ｖを保持することでアドレス放電を発生を防いでいる。しかしながら不要な壁電荷が残留していると、非表示ラインにおいても放電が生じる可能性がある。

例えば図１１において、Ｙ１電極に電圧−Ｖｙからなる走査パルスが印加され、アドレス電極に電圧Ｖａからなるアドレスパルスが印加されてアドレス放電が行なわれる。その時、Ｘ１電極には電圧Ｖｘが印加されているためＹ１電極とＸ１電極間の放電に移行し、放電Ｄ１が行なわれる。この時Ｙ１電極に隣接するＸ２電極は０Ｖの電圧に保持されており、本来であれば放電Ｄ２の発生は回避できるはずである。しかしながらリセット放電の不確実さによる残留電荷の偏りにより、放電Ｄ２が発生してしまう場合がある。その結果、Ｘ２電極上に負極性の壁電荷が蓄積され、次に行うアドレス放電Ｄ３が影響を受けてしまうのである。なお、この非表示電極による誤放電は、放電セルごとの放電開始電圧のばらつき等によっても生じる可能性がある。

また、各サブフィールドでの維持放電は、維持放電電圧Ｖｓやセル構造などにより放電が広がる場合がある。図６を参照すれば、電極Ｘ１−Ｙ１間及び電極Ｘ２−Ｙ２間にて維持放電を行なった場合、電極Ｙ１−Ｘ２間にもある程度の壁電荷が蓄積される。これらは、各サブフィールドのリセット期間において消去されるが、その中の一部特にアドレス電極側に形成された壁電荷が消去されずにそのまま残留する場合がある。この壁電荷は、上記電極Ｘ１−Ｙ１間及び電極Ｘ２−Ｙ２間にて表示を行うフィールドでは影響を及ぼさないが、電極Ｙ１−Ｘ２間において表示を行う次のフィールドにおいてアドレス放電を不安定にさせる原因となる。

本発明は、リセット放電によるコントラストの低下を抑制する、或いはコントラストの低下を伴うことなく、リセット放電及び消去放電を確実に実施し、安定なアドレス放電を実現し得るプラズマディスプレイパネルの駆動方法を提供することを目的とする。

上記の目的を達成するために，本発明の第１の側面によれば，並行する第１および第２の電極が互いに隣接して複数配置されると共に、該第１および第２の電極に交差するように第３の電極が複数配置されてなり、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法であって、
前記アドレス期間において、各第２の電極に隣接し、該第２の電極と対となり表示ラインを構成する第１の電極に正極性のパルスを印加すると共に、各第２の電極に隣接し、該第２の電極と非表示ラインを構成する第１の電極に負極性のパルスを印加した状態で、各第２の電極に順次負極性の走査パルスを印加し、さらに、奇数番目の各第２の電極に対して順次走査パルスを印加した後に、偶数番目の各第２の電極に順次走査パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法である。

上記の第１の側面によれば，アドレス期間において，確実に書込放電を行うことができる。

上記の第１の側面の好ましい態様によれば，前記リセット期間において、前記第２の電極に、時間の経過に伴って印加電圧値が増大する正極性のパルスを印加し、次いで、前記第２の電極に時間の経過に伴って印加電圧値が減少するパルスを印加する。

上記の態様によれば，微弱放電によるリセット放電であるためパネル全面にリセット放電を発生させることができ，且つコントラストの低下を防止することができる。

［第1実施例］
図１は、本発明の第１実施例を示す波形図である。 図１は、奇数ラインの表示を行う第１フィールド中の任意のサブフィールドにおけるアドレス電極、Ｘ１電極、Ｙ１電極、Ｘ２電極およびＹ２電極の波形を示しており、それぞれリセット期間，アドレス期間および維持放電期間とから構成される。以下の説明ではＸ１電極とＸ２電極をＸ電極、Ｙ１電極とＹ２電極をＹ電極と呼び、それらを全て維持放電電極と呼ぶこととする。

リセット期間においては、アドレス電極を０Ｖとした上で、維持放電電極に正極性と負極性のパルスが印加される。すなわち、Ｘ電極に電圧−Ｖｗｘからなるパルスが印加されると共に、Ｙ電極には電圧Ｖｗｙからなるパルスが印加される。この際Ｙ電極に印加されるパルスは、単位時間あたりの電圧変化量が変化しつつ電圧Ｖｗｙに達する鈍りパルスである。これによってＸ電極とＹ電極間には微弱な第１の放電が行なわれる。

印加電圧として従来のような矩形波Ｖｗを印加した場合、放電セルにおける放電開始電圧Ｖｆとの差Ｖｗ−Ｖｆに応じた強い放電が生じ、過剰な壁電荷が形成されて隣接する放電セルに影響を与えてしまう。しかしながら鈍りパルスを用いることにより、印加電圧が放電セルごとの放電開始電圧Ｖｆを越えた時点で各放電セルが放電を開始するため、生じる放電は微弱なものにしかならず、形成される壁電荷の量も僅かなものとなる。この結果、ある放電セルにおけるリセット放電が先行したとしても、隣接する放電セルに影響を与えることはない。また放電が微弱なため、背景発光も小さくなる。

続いてＸ電極に電圧Ｖｅｘからなるパルスが印加されると共に、Ｙ電極には電圧−Ｖｅｙからなるパルスが印加される。この際Ｙ電極に印加されるパルスは、単位時間あたりの電圧変化量が変化しつつ電圧−Ｖｅｙに達する鈍りパルスである。これにより、第２の放電が起こり、直前の放電によって形成された壁電荷が消去される。

従来のように自己消去放電を用いた場合、形成されている壁電荷の量、或いは放電セルの特性によっては放電が生じない事態が生じたが、本発明ではＶｅｘ＋Ｖｅｙの電圧印加により強制的に放電を生じさせているため、消去放電は確実に実施される。更に印加パルスが鈍り波形であるため、放電は微弱なものとなり、コントラストを悪化させることもない。また、上記Ｖｅｘ＋Ｖｅｙを放電開始電圧Ｖｆよりやや低い程度の電圧に設定することにより、前記第１の放電により生じた僅かな壁電荷を重畳して消去放電が実施される。

なお、維持放電は基本的にＸ−Ｙ電極間にて実施するものであるが、その間維持放電電圧Ｖｓより低い電位に維持されているアドレス電極には、プラスの極性の壁電荷が形成される。本実施例の第１の放電では、Ｘ電極に負極性のパルスを印加しているため、アドレス電極上に残留する壁電荷に重畳する形でアドレス−Ｘ電極間にも放電が生じ、アドレス電極のＸ電極上方付近に残留する壁電荷が消去されるのである。また続く第２の放電では、Ｙ電極に負極性のパルスを印加しているため、同様にアドレス電極のＹ電極上方付近に残留する壁電荷が消去されることになる。

次にアドレス期間において、順次Ｙ電極に走査パルスが印加されてアドレス放電が行なわれる。Ｘ電極に着目すると、走査パルスが印加されたＹ電極と対となり表示ラインを構成するＸ電極には、従来と同様に電圧Ｖｘが印加されてアドレス放電が実施される。一方非表示ラインを構成するＸ電極には−Ｖｕｘからなる電圧が印加されており、Ｙ電極との電位差を小さくして非表示ラインにアドレス放電が生じることを防止している。奇数番目のＹ電極に対して順次走査パルスを印加してアドレス放電を実施した後に、偶数番目のＹ電極に対して順次走査パルスを印加してアドレス放電を実施することは、従来と同様である。

アドレス期間が終了すると、維持放電期間に入りＸ電極およびＹ電極に交互に維持パルスが印加され、アドレス期間においてアドレス放電が行なわれたセルにおいて維持放電を繰り返す。この際、従来と同様に、非表示ラインにて維持放電が生じないように、維持放電パルスの位相を設定する。

なお 図１において、リセット期間における−ＶｗｘとＶｗｙの絶対値の和はＸ電極とＹ電極間の放電開始電圧を超える値に設定されており、例えば−Ｖｗｘは−１３０Ｖ、Ｖｗｙは２２０Ｖである。続く消去放電は、例えばＶｅｘが６０Ｖ、−Ｖｅｙが−１６０Ｖである。またアドレス期間のＶａは例えば６０Ｖ、走査パルスの−Ｖｙは例えば−１５０Ｖ、Ｘ電極のＶｘは例えば５０Ｖ、−Ｖｕｘは例えば−８０Ｖ、さらに維持パルスのＶｓは例えば１７０Ｖである。またＶｅｘとＶｘ、−Ｖｅｙと−Ｖｙは同じ電圧に設定しても良く、それにより回路を共通化し、回路規模を抑えることが可能である。

図２は、本発明の第１実施例におけるフレームの構成を示す図である。 図７に示すものとの違いは、各フィールドの開始時にフィールドリセット期間を設けている点である。フィールドリセット期間は、フィールドの切り換え時にアドレス電極側に残留する壁電荷を消去するためのものである。

図３は、本発明の第１実施例におけるフィールドリセットを示す波形図である。時間ｔ１において、Ｙ１電極に−Ｖｙ、Ｘ２電極にＶｓからなる電圧が印加されて放電が起こり、壁電荷が形成される。その後パルスが除去されて各電極電位が同電位に保持されると、形成された壁電荷自身の電位差により自己消去放電が生じ、壁電荷の消去が行なわれる。同様にして時間ｔ２からｔ４まで、４回に分けて全ての電極間にて順次リセット放電が行われ、壁電荷の確実な消去が実施される。なお本実施例では、ｔ１にて奇数番目のＹ電極−偶数番目のＸ電極間、ｔ２にて奇数番目のＸ電極−偶数番目のＹ電極間、ｔ３にて奇数番目のＸ電極−奇数番目のＹ電極間、ｔ４にて偶数番目のＸ電極−偶数番目のＹ電極間にて放電を行っているが、ｔ１〜ｔ４において、どの順番で放電を行うかは任意である。

上述の第１実施例は、第１及び第２の放電の際にＹ電極に印加するパルスを、それぞれ単位時間当たりの電圧変化量が変化する鈍りパルスとしている。このようなパルス波形は、パルスを出力するスイッチング素子に抵抗Ｒを接続し、電極間に形成される静電容量Ｃとの組合せでＲＣ回路を構成することにより簡単に得ることが可能である。そしてこの鈍りパルスのカーブは、ＲＣで規定される時定数で決定される。

しかしながら鈍りパルスを用いる場合、立ち上がり又は立ち下がりに伴って単位時間あたりの電圧変化量が変化しているため、どの時点で放電が開始されるかによって放電の強さが異なってくるという問題がある。このため、パルスが設定電圧に飽和し始めた付近で放電を開始した場合は非常に微弱な放電を実現することが可能であるが、例えば放電セルの特性ばらつきなどから放電が比較的早い段階、すなわちパルスの立ち上がり或いは立ち下がりが比較的急峻な時点で放電を開始した場合、強い放電が起こり、多量の壁電荷が形成されてしまう可能性があった。

［第２実施例］
図４は、本発明の第２実施例を示す波形図である。本実施例は、第１及び第２の放電の際にＹ電極に印加するパルスを、単位時間あたりの電圧変化量が一定な三角波としたものである。本実施例によれば、三角波を作るための回路構成は第１の実施例に較べて多少複雑になるものの、パルスの傾きが一定であるため、確実に微弱な放電を起こすことが可能である。

［第３実施例］
図５は、本発明の第３実施例を示す波形図であり、前サブフィールドにおける維持放電期間の最終パルスと次サブフィールドにおけるリセット期間とを示している。本実施例においては、第１及び第２の放電の際にＹ電極に印加するパルスを単位時間当たりの電圧変化量が変化する鈍りパルスとしており、この点では第１実施例と共通である。しかしながら本実施例では、前サブフィールドの維持放電期間における最終維持パルスの立ち下がりから次サブフィールドのリセット期間でのパルス印加までに十分な時間を空けるようにしている。

維持パルスの印加により維持放電が生じると、放電の終了と共に、所定量の壁電荷が蓄積される。そして放電の終了からある程度の時間が経過すると、形成された壁電荷が放電空間に存在する空間電荷と中和を開始する。従って、最終維持パルスの印加から十分な時間を空けた後にリセット放電を行うようにすれば、維持放電期間終了時に残留していた壁電荷をある程度消去することが可能である。この結果、続くリセット放電を、残留壁電荷のより少ない状態で実施することができ、安定なリセット放電が可能となる。なお、最終維持パルスの立ち下がりから次のリセット放電の開始までの時間ｔ１は、少なくとも１μｓより長くすることが適当であり、好ましくは１０μｓである。

また本実施例では、リセット期間における第１の放電の際に、Ｘ電極への負極性のパルスとＹ電極への正極性のパルスとをタイミングを異ならせて印加するようにしている。

第１実施例のようにＸ電極への負極性パルスとＹ電極への正極性のパルスとを同時に印加した場合、鈍りパルスを用いているにも関わらず、強放電が生じる可能性がある。そこで本実施例では、Ｘ電極への負極性のパルスとＹ電極への負極性のパルスとをタイミングを異ならせて印加するようにしている。

前述したように、第１の放電の際にＸ電極に印加する負極性のパルスは、アドレス電極上に残留する壁電荷を消去する効果を有しているが、この消去放電を先行させた場合、アドレス電極上の壁電荷が消去されるのに伴い、負極性パルスを印加しているＸ電極上には正の壁電荷が形成される。この状態でＹ電極に対して正極性の第２のパルスを印加すると、Ｘ−Ｙ電極間の実効電圧が低下して、強放電を防止することができるのである。なお、単に強放電を防止するためということであれば、Ｘ電極に印加する負極性の電圧を低くするという方法もあるが、この場合はアドレス電極との間で行う消去放電を十分に行うことが困難となるので好ましくない。

なお、Ｘ電極へのパルス印加からＹ電極へのパルス印加までの遅延時間ｔ２は、少なくとも５μｓ程度とすることが適当である。

［第４実施例］
図６は、本発明の第４実施例を示す波形図であり、リセット期間におけるＹ電極の波形のみを示している。Ｙ電極に印加されるパルスは、単位時間当たりの電圧変化量が変化する鈍りパルスである。

前述した第１〜第３実施例では、第１の放電に引き続いて第２の放電を行う際、Ｖｗｙに到達していたＹ電極の電位を一旦０Ｖまで一度に立ち下げた後に、第２の放電のためのパルスを印加するようにしていた。しかしながら、Ｙ電極電位の０Ｖへの立ち下げと、第２の放電に伴うＸ電極への正極性のパルス印加及びＹ電極への負極性のパルス印加とが同時に行われると、電極間に一度に高電圧が印加されることから、強放電が生じる可能性がある。

そのため本実施例における図６(a) の例では、Ｙ電極電位を０Ｖまで引き下げることなく、直ちに第２の放電のためのパルスを印加するようにしている。このようにすることにより、電極間に一度に高電圧が印加されることを防止することができるため、強放電を回避することが可能である。

しかしながら図６(a) の例では、第２の放電に要する時間が長くなってしまうという問題がある。これは、Ｙ電極の電位をＶｗｙから−Ｖｅｙまで鈍りパルスを用いて電圧降下させているためである。仮に第２の放電に要する時間を短縮しようとすれば、単位時間当たりの電圧変化量を大きくしなければならず、第２の放電における放電規模が増大し、コントラストの低下をもたらしてしまう。

図６(b) の例は、第１〜第３実施例と図６(a) の例との中間に相当するものである。すなわちＶｗｙに到達しているＹ電極電位を０Ｖより高い電位（例えば２０Ｖ程度）まで一旦引き下げた後に、鈍りパルスからなる負極性パルスを印加するものである。

例えば、電極電位がＶｗｙに到達しているＹ電極を、維持放電用の電源Ｖｓに接続することにより一旦Ｖｓまで降下させ、更にＹ電極に接続されている電力回収回路を利用して所定の電位までＹ電極電位を降下させるといった手法が容易に採用可能である。なお電力回収回路は、Ｙ電極（又はＸ電極）にインダクタを接続してパネル容量と共に直列共振回路を構成し、電極に印加された維持電圧Ｖｓを回収、再利用するものである。維持放電期間ではＸ−Ｙ電極間に交互に維持電圧Ｖｓが印加されるわけであるが、この動作はＸ−Ｙ電極間にて形成されるパネル容量を充放電しているのに等価である。電力回収回路は、この充放電電流を有効利用するためのものであって、ＰＤＰの低消費電力化には欠かせない。この電力回収回路を利用することにより、新たな回路を追加することなくＹ電極電位を低下させることが可能である。

そしてＹ電極電位を所定の電位まで降下させた後に、通常の鈍波回路に接続する。この結果、本例では、強放電を生じさせることも単位時間当たりの電圧変化量を大きくすることもなく、第２の放電に要する時間を短縮することが可能である。

［第５実施例］
図７は、本発明の第５実施例を示す波形図である。本実施例では、第２の放電終了時にＹ電極が到達する電位を、走査パルスの電位である−Ｖｙより高くしている。

第２の放電の際にＹ電極に印加される鈍りパルスは負極性であるため、Ｙ電極上には正の壁電荷が形成される。この際前述の第１〜第４実施例では、Ｙ電極電位が走査パルスの電位である−Ｖｙまで下げられていたため、形成される壁電荷が比較的多量となっていた。引き続いて行われるアドレス期間では、Ｙ電極に負極性の走査パルスが印加されるわけであるが、この際に正の壁電荷が残留していると走査パルスの実効電圧を引き下げてしまい、アドレス放電の安定な実効を阻害する可能性があった。反対に第２の放電終了時におけるＹ電極の到達電位が高すぎる（例えばアドレス期間におけるＹ電極の非選択電位−Ｖｓｃ）場合、Ｙ電極上には負の壁電荷が形成されてしまう。この場合は、Ｙ電極に負の走査パルスを印加した際に負の壁電荷が重畳されてしまい、アドレスパルスの印加されていないセルまでも放電が起きてしまう可能性がある。

本実施例では、第２の放電終了時におけるＹ電極の到達電位を、アドレス期間におけるＹ電極の選択電位−Ｖｙと非選択電位−Ｖｓｃとの間とし、安定なアドレス放電を可能としている。或いは、従来と同程度の駆動マージンを得るのであれば、アドレスパルスの印加電圧を低下させることが可能である。なお、Ｙ電極の到達電位は、アドレス期間におけるＹ電極の選択電位−Ｖｙからの上昇分ΔＶが、０＜ΔＶ＜２０Ｖの範囲、好ましくは１０Ｖ程度となるように設定することが適当である。

［第６実施例］
図８は、本発明の第６実施例におけるフレームの構成を示す図であり、図９は同実施例を示す波形図である。本実施例は、図２にて説明したフィールドリセット期間を設けている点で第１実施例と共通するが、フィールドリセット期間に先立って、更にフィールドリセット電荷調整期間を設けている点が特徴である。

第１フィールド又は第２フィールド終了時、各セルにおける電荷の状態は様々である。これは、セルによってフィールド毎の放電状態が異なるからである。仮にフィールドリセット期間の開始時に、フィールドリセットのための印加パルスに対して逆極性の壁電荷が残留していた場合、印加パルスの実効電圧を低下させることになり、安定なフィールドリセットが困難となる。例えば図３の例において、Ｙ１電極上に正の壁電荷（又はＸ２電極上に負の壁電荷）が残留していた場合、Ｙ１−Ｘ２電極間に印加される実効電圧が低下することになり、安定な放電が不可能となってしまう。

本実施例では、フィールドリセット期間に先立ってフィールドリセット電荷調整期間を設け、フィールドリセット期間にて印加されるパルスに対して同極性の壁電荷を積極的に形成しようとするものである。

図９は具体的な波形図である。フィールドリセット電荷調整期間において、まずはＸ１電極に負極性のパルスを、Ｙ１電極には正極性のパルスを印加する。Ｘ１電極に印加した電圧ＶｗｘとＹ１電極に印加した電圧Ｖｗｙの合計は、セルの放電開始電圧を越え、全セルでの放電が開始される。この際Ｙ１電極に印加するパルスを単位時間当たりの電圧変化量が変化する鈍りパルスとしているため、この放電はリセット期間における第１の放電同様微弱放電となり、コントラストの低下を抑えることができる。この全面放電により、Ｙ１電極上には負の壁電荷が蓄積される。しかしながらここで蓄積された壁電荷は多量であり、そのままフィールドリセット期間に移行した場合、壁電荷の重畳により放電が大規模になりすぎるため、続けてＹ１電極には負極性の消去パルスを印加し、蓄積されている壁電荷の量を調整する。この負極性のパルスも、単位時間当たりの電圧変化量が変化する鈍りパルスである。

この結果、フィールドリセット電荷調整期間の終了時には、適度な量の負の壁電荷が蓄積されていることになる。この状態でフィールドリセット期間に移行することにより、形成されている壁電荷は印加パルスに重畳されることとなり、確実にフィールドリセットを実行することが可能となる。

本発明の第１実施例を示す波形図である。 本発明の第１実施例におけるフレームの構成を示す図である。 本発明の第１実施例におけるフィールドリセットを示す波形図である。 本発明の第２実施例を示す波形図である。 本発明の第３実施例を示す波形図である。 本発明の第４実施例を示す波形図である。 本発明の第５実施例を示す波形図である。 本発明の第６実施例におけるフレーム構成を示す図である。 本発明の第６実施例を示す波形図である。 面放電型ＰＤＰの概略構成図である。 図１０のＰＤＰのアドレス電極Ａ１に沿った断面図である。 図１０のＰＤＰにおけるフレームの構成を示す図である。 図１０のＰＤＰにおける従来の駆動方法を示す波形図である。

符号の説明

１ ＰＤＰ
２ 隔壁
３ 前面基板
４ 背面基板
Ｘ１，Ｘ２，Ｘ３・・・，Ｙ１，Ｙ２，Ｙ３・・・ 維持放電電極
Ａ１，Ａ２，Ａ３・・・ アドレス電極
Ｌ１，Ｌ２，Ｌ３・・・ 表示ライン

Claims (2)

1. 並行する第１および第２の電極が互いに隣接して複数配置されると共に、該第１および第２の電極に交差するように第３の電極が複数配置されてなり、リセット期間と、アドレス期間と、維持放電期間とを有するプラズマディスプレイパネルの駆動方法であって、
   前記リセット期間において、前記第２の電極に時間の経過に伴って印加電圧値が増大する正極性の第１の波形信号を印加し、次いで、前記第２の電極に時間の経過に伴って印加電圧値が減少する第２の波形信号を印加し、前記第２の波形信号の到達する電位は、前記アドレス期間における前記第２の電極の選択電位より高く前記第２の電極の非選択電位より低く、
   前記アドレス期間において、前記第２の電極に隣接し、前記第２の電極と対となり表示ラインを構成する前記第１の電極に正極性の電位を印加し、前記第２の電極と非表示ラインを構成する前記第１の電極に負極性の電位を印加した状態で、各第２の電極に順次負極性の走査パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記アドレス期間は、奇数番目の全ての前記第２の電極に対して順次走査パルスを印加する第１のアドレス期間と、前記第１のアドレス期間の後に、偶数番目の全ての前記第２の電極に対して順次走査パルスを印加する第２のアドレス期間とを有することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。

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