JP3973307B2

JP3973307B2 - AD converter

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Publication number: JP3973307B2
Application number: JP33088198A
Authority: JP
Inventors: 昌利 ▲高▼田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1998-11-20
Filing date: 1998-11-20
Publication date: 2007-09-12
Anticipated expiration: 2018-11-20
Also published as: JP2000156636A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号のサンプリングを高速化するために、２つ以上のサンプルホールド回路を並列動作させるＡＤ変換器に関するものである。
【０００２】
【従来の技術】
ＡＤ変換器のデータ変換方式としては、各々長所短所を有する方式が従来より各種提案されている。その中でも、高速用途向けのＡＤ変換器に適した変換方式の１つとしてフラッシュ型がある。このフラッシュ型のＡＤ変換器は、入力されるアナログ信号の電圧とデジタル信号に対応する各々の基準電圧とを同時に比較して変換を行うため、変換速度は非常に高速であるが、素子数が多く高価になるという問題点がある。
【０００３】
従来は、この問題点を解決する１つの手法として、フラッシュ型と比較して素子数の点で有利な比較的回路規模の小さい他の変換方式を用い、高速化の上でネックとなる機能ブロックを２つ以上備えて、これらの機能ブロックをタイミングをずらして並列動作させながら、その出力を順次切り替えて変換処理を行うことにより、回路規模を削減しつつ同時に高速化にも対応可能な変換方式が採用されている。
【０００４】
ここで、図９に、上記変換方式を採用する従来のＡＤ変換器の一例のブロック構成図を示す。図示例のＡＤ変換器６２は、アナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換するもので、タイミングをずらして並列に動作する２つの低速動作ブロック６４ａ，６４ｂ、切り替え信号の制御により、これらの２つの低速動作ブロック６４ａ，６４ｂの出力を交互に切り替えて出力するマルチプレクサ６６、および、低速動作ブロック６４ａ，６４ｂと比較して２倍の速度で動作する高速動作ブロック６８を有する。
【０００５】
このＡＤ変換器６２において、アナログ信号Ａinは２つの低速動作ブロック６４ａ，６４ｂに同じように入力される。前述のように、２つの低速動作ブロック６４ａ，６４ｂは、高速動作ブロック６８の半分の速度でタイミングをずらして並列に動作し、これらの出力は、切り替え信号の制御によりマルチプレクサ６６によって交互に出力される。高速動作ブロック６８は低速動作ブロック６４ａ，６４ｂの２倍の速度で動作し、その出力はデジタル信号Ｄ０〜Ｄn-1 として出力される。
【０００６】
この方式を採用するＡＤ変換器６２において、変換精度の点から高速動作させるのが困難な低速動作ブロック６４ａ，６４ｂは比較的低速で動作しているものの、互いにタイミングをずらして並列に動作し、これらの出力をマルチプレクサ６６によって交互に出力しているため、ＡＤ変換器６２全体としては、見かけ上高速動作ブロック６８の動作速度で高速に変換動作が行われており、変換精度を低下させることなく高速にＡＤ変換を行うことが可能である。
【０００７】
ここで、高速動作が困難な低速動作ブロック６４ａ，６４ｂとしては、代表的に、ＡＤ変換を行う前にアナログ信号をサンプリングしてホールドするサンプルホールド回路を挙げることができる。このサンプルホールド回路の一例の構成回路図を図１０に示す。図示例のサンプルホールド回路７０は、ＣＭＯＳ型のトランスファゲート７２およびインバータ７４からなるスイッチ７６、電荷保持用コンデンサ７８ならびにインピーダンス変換するオペアンプ８０を有する。
【０００８】
スイッチ７６は、アナログ信号Ａinとオペアンプ８０の入力端子＋との間に接続され、そのＮチャネルトランジスタのゲートにはクロック信号ＳＣＬＫが、Ｐチャネルトランジスタのゲートには、インバータ７４を介してクロック信号ＳＣＬＫが入力されている。電荷保持用コンデンサ７８は、オペアンプ８０の入力端子＋とグランドとの間に接続されている。オペアンプ８０からは、電荷保持用コンデンサ７８に保持されたアナログ信号Ａinに相当するアナログ信号ＳＨＯＵＴが出力されるとともに、その入力端子−にフィードバックされている。
【０００９】
このサンプルホールド回路７０においては、サンプリングクロックＳＣＬＫがハイレベルになるとスイッチ７２がオン状態となり、電荷保持用コンデンサ７８には、スイッチ７６を介して入力されるアナログ信号Ａinの電圧レベルまで電荷が充電され、オペアンプ８０からは、この電荷保持用コンデンサ７８に保持されたアナログ信号Ａinの電圧レベルに相当する電圧レベルのアナログ信号ＳＨＯＵＴが出力される。この状態がサンプリング状態である。
【００１０】
これに対し、サンプリングクロックＳＣＬＫがローレベルになるとスイッチ７６はオフ状態となり、電荷保持用コンデンサ７８への電荷の充放電は遮断されるため、オペアンプ８０から出力されるアナログ信号ＳＨＯＵＴは、サンプリング時のアナログ信号ＳＨＯＵＴの電圧レベルを保持する。この状態がホールド状態である。通常、このホールド状態の時に、次段に接続されているＡＤ変換回路によってＡＤ変換が行われ、変換結果が出力される。
【００１１】
ところで、前述の低速動作ブロック６４ａ，６４ｂとして上記サンプルホールド回路７０を２つ以上備えるＡＤ変換器において、これら複数のサンプルホールド回路７０は、高精度な変換を行うために全く同じ動作をするように設計される。ところが、実際の回路では、例えばレイアウトの都合、製造ばらつき、チップ応力等の理由により、各サンプルホールド回路７０の特性にばらつきが生じ、データ変換特性に影響を与える。
【００１２】
特に、サンプルホールド回路７０のスイッチ７６を構成するトランスファゲート７２の抵抗成分、電荷保持用コンデンサ７８の容量成分のばらつきや、サンプリングクロック信号ＳＣＬＫを発生するクロックジェネレータの遅延ばらつき等は、アナログ信号Ａinのサンプリングに必要なサンプリング時間のばらつきを生じさせ、高速変換時にリニアリティの低下や有効ビット数の低下といった問題を発生させ、製品の歩留りが低下するという深刻な問題を発生する。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、高速動作時であっても変換精度を低下させることがなく、製品歩留りを向上させることができるＡＤ変換器を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、アナログ信号のサンプルホールド回路を２つ以上備え、各々の前記サンプルホールド回路をタイミングをずらして並列動作させながら、各々の前記サンプルホールド回路の出力を順次切り替えてＡＤ変換を行い、前記アナログ信号に対応するデジタル信号を出力するＡＤ変換器であって、
各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、この比較した結果に応じて、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号が同じになるように、各々の前記サンプルホールド回路を制御するサンプリングクロック信号のサンプリング時間を調整する校正回路を有することを特徴とするＡＤ変換器を提供するものである。
【００１５】
ここで、前記校正回路は、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較して誤差検出信号を出力する誤差検出回路と、前記誤差検出信号に基づいて、前記サンプリングクロック信号のサンプリング時間を制御する遅延制御信号を出力する遅延制御回路と、前記遅延制御信号に基づいて、前記サンプリングクロック信号のサンプリング時間を調整する遅延調整回路とを有するのが好ましい。
【００１６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のＡＤ変換器を詳細に説明する。
【００１７】
図１は、本発明のＡＤ変換器の一実施例のブロック構成図である。
同図に示すＡＤ変換器１０は、アナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換するもので、クロックジェネレータ１２、サンプルホールド回路１４ａ，１４ｂ、マルチプレクサ１６、ＡＤ変換回路１８、位相シフト回路２０、誤差検出回路２２、フィルタ回路２４ａ，２４ｂ、遅延制御回路２６ａ，２６ｂおよび遅延調整回路２８ａ，２８ｂを有する。
【００１８】
ここで、位相シフト回路２０、誤差検出回路２２、フィルタ回路２４ａ，２４ｂ、遅延制御回路２６ａ，２６ｂおよび遅延調整回路２８ａ，２８ｂは、各々のサンプルホールド回路１４ａ，１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、両者のデジタル信号が同じになるように、各々のサンプルホールド回路１４ａ，１４ｂを制御するサンプリングクロック信号のサンプリング時間を調整する本発明の校正回路を構成する。
【００１９】
図示例のＡＤ変換器１０において、まず、クロックジェネレータ１２は、クロック信号ＣＬＫを２分周してクロック信号ＣＬＫ２を発生する。図示例では、フリップフロップ３０が用いられており、クロック信号ＣＬＫはそのクロック入力端子に入力されている。また、フリップフロップ３０のデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、フリップフロップ３０の出力端子Ｑからは、クロック信号ＣＬＫ２が出力されている。
【００２０】
続いて、サンプルホールド回路１４ａ，１４ｂは、各々排他的に動作するサンプリングクロック信号ＳＣＬＫＡおよびＳＣＬＫＢの制御により、入力されるアナログ信号Ａinをサンプリングしてホールドするもので、例えば図１０に例示するものを用いることができる。なお、サンプルホールド回路１４ａ，１４ｂとしては、図１０に示すものに限定されず、従来公知のあらゆるサンプルホールド回路を適用することができる。
【００２１】
サンプルホールド回路１４ａ，１４ｂの出力は、各々マルチプレクサ１６の入力端子０および１に入力されている。マルチプレクサ１６の選択入力端子には、前述のクロックジェネレータ１２によって発生されるクロック信号ＣＬＫ２が入力されており、マルチプレクサ１６からは、このクロック信号ＣＬＫ２の制御によって、サンプルホールド回路１４ａまたはサンプルホールド回路１４ｂの出力が交互に出力される。
【００２２】
マルチプレクサ１６の出力はＡＤ変換回路１８に入力されている。ＡＤ変換回路１８は、アナログ信号を所定ビット数のデジタル信号に変換するもので、図示例の場合、サンプルホールド回路１４ａ，１４ｂおよびマルチプレクサ１６を経て入力されるアナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換して出力する。なお、ＡＤ変換回路１８としては何ら制限はなく、サンプルホールド回路を必要とする従来公知のあらゆるＡＤ変換回路を用いることができる。
【００２３】
ＡＤ変換回路１８の出力は、アナログ信号Ａinに対応するデジタル信号Ｄ０〜Ｄn-1 として本発明のＡＤ変換器１０から出力されるとともに、その一部、本実施例の場合には、下位側の２ビットのデジタル信号Ｄ０およびＤ１が位相シフト回路２０および誤差検出回路２２に入力されている。なお、位相シフト回路２０および誤差検出回路２２に入力されるデジタル信号Ｄ０〜Ｄn-1 のビット数は必要に応じて適宜決めればよい。
【００２４】
続いて、位相シフト回路２０は、後述する誤差検出回路２２において、デジタル信号を比較するために、サンプルホールド回路１４ａ，１４ｂに保持されたアナログ信号ＡinをＡＤ変換して得られるデジタル信号の内のいずれか一方をシフト、本実施例の場合、サンプルホールド回路１４ａに対応するデジタル信号の位相をシフトして、サンプルホールド回路１４ｂに対応するデジタル信号の位相に合わせる。
【００２５】
ここで、図２に、位相シフト回路の一実施例の構成回路図を示す。
図示例の位相シフト回路２０は、フリップフロップ３２ａ，３２ｂおよびフリップフロップ３４ａ，３４ｂを有する。フリップフロップ３２ａ，３２ｂのクロック反転入力端子にはクロック信号ＣＬＫが入力され、そのデータ入力端子Ｄには各々デジタル信号Ｄ０およびＤ１が入力され、その出力端子Ｑからの出力は各々フリップフロップ３４ａ，３４ｂのデータ入力端子Ｄに入力されている。また、フリップフロップ３４ａ，３４ｂのクロック入力端子にはクロック信号ＣＬＫ２が入力され、その出力端子Ｑからは各々デジタル信号ＤＤ０およびＤＤ１が出力されている。
【００２６】
この位相シフト回路２０においては、クロック信号ＣＬＫの立ち下がりエッジで、デジタル信号Ｄ０およびＤ１が各々フリップフロップ３２ａおよび３２ｂに保持された後、クロック信号ＣＬＫ２の立ち上がりエッジで、フリップフロップ３２ａおよび３２ｂに保持されている、サンプルホールド回路１４ａに対応するデジタル信号Ｄ０およびＤ１が各々フリップフロップ３４ａおよび３４ｂに保持されるとともに、デジタル信号ＤＤ０およびＤＤ１として出力される。
【００２７】
続いて、誤差検出回路２２は、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号、すなわち、位相シフト回路２０から出力されるデジタル信号ＤＤ０およびＤＤ１と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１とを比較して、その比較結果である誤差検出信号ＭＲ，ＣＲを出力する。
【００２８】
ここで、図３に、誤差検出回路の一実施例の構成回路図を示す。
図示例の誤差検出回路２２は、ＥＸＯＲゲート３６、ＮＡＮＤゲート３８、全加算器（ＦＡ）４０およびＮＯＲゲート４２を有する。ＥＸＯＲゲート３６の入力端子ＡおよびＢには、各々デジタル信号ＤＤ０およびＤ０が入力されている。また、ＮＡＮＤゲート３８の入力端子Ａおよび反転入力端子Ｂには、各々デジタル信号Ｄ０およびＤＤ０が入力されている。また、ＥＸＯＲゲート３６の出力端子Ｙからの出力はＮＯＲゲート４２の一方の入力端子に入力され、ＮＡＮＤゲート３８の出力端子Ｙからの出力はＦＡ４０のキャリー入力端子ＣＩに入力されている。ＦＡ４０の入力端子Ａおよび反転入力端子Ｂには、各々デジタル信号ＤＤ１およびＤ１が入力され、その出力端子Ｓからの出力はＮＯＲゲート４２の他方の入力端子に入力されている。ＮＯＲゲート４２の出力およびＦＡ４０のキャリー出力端子ＣＯからの出力は、各々誤差検出信号ＭＲおよびＣＲとして出力されている。
【００２９】
図４は、図３に示す誤差検出回路の出力結果の表である。
この表には、誤差検出回路２２において、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号ＤＤ０およびＤＤ１と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１と、を比較した結果、誤差検出回路２２から出力される誤差検出信号ＭＲおよびＣＲの状態が示されている。
【００３０】
この表に示すように、デジタル信号ＤＤ０およびＤＤ１とデジタル信号Ｄ０およびＤ１とを比較した結果、デジタル信号ＤＤ０およびＤＤ１とデジタル信号Ｄ０およびＤ１とが同じであれば、誤差検出信号ＭＲ，ＣＲはともにハイレベルとなる。これに対し、デジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１の方が大きければ、誤差検出信号ＭＲ，ＣＲはともにローレベルとなり、デジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１の方が小さければ、誤差検出信号ＭＲ，ＣＲは各々ローレベルおよびハイレベルとなる。
【００３１】
なお、本実施例では、位相シフト回路２０と誤差検出回路２２とを別々の機能ブロックとして表しているが、位相シフト回路２０および誤差検出回路２２を１まとめにしたものを誤差検出回路としてもよい。
誤差検出回路２２から出力される誤差検出信号の内、ＭＲはフィルタ回路２４ａ，２４ｂに入力されている。また、ＣＲはインバータ５０を介してフィルタ回路２４ａに入力され、フィルタ回路２４ｂには直接入力されている。
【００３２】
ところで、本発明のＡＤ変換器１０では、変換後のデジタル信号を比較し、その比較結果をフィードバックして、サンプルホールド回路１４ａ，１４ｂのサンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を調整する。フィルタ回路２４ａ，２４ｂは、必ずしも必要なものではないが、本発明のＡＤ変換器１０で用いられる校正回路がフィードバック系であることを考慮して、誤差検出回路２２における検出感度を低下させるためのものである。
【００３３】
ここで、図５に、フィルタ回路の一実施例の構成回路図を示す。
図示例のフィルタ回路２４は、ＡＮＤゲート４４、フリップフロップ４６およびＡＮＤゲート４８を有する。ＡＮＤゲート４４には、校正モード指定信号ＣＨＥＣＫ、誤差検出信号ＭＲ，ＣＲおよびクロック信号ＣＬＫが入力され、その出力は、フリップフロップ４６のクロック入力端子およびＡＮＤゲート４８の一方の入力端子に入力されている。フリップフロップ４６のデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、そのクリア入力端子にはリセット信号ＲＥＳＥＴが入力されている。また、フリップフロップ４６の反転出力端子ＱＮからの出力はＡＮＤゲート４８の他方の入力端子に入力されており、このＡＮＤゲート４８の出力がフィルタ回路２４の出力となる。
【００３４】
ここで、校正モード指定信号ＣＨＥＣＫは、校正回路を使用して、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を調整する校正モード、もしくは、通常のＡＤ変換を行う通常モードを指定する信号である。本実施例では、校正モード指定信号ＣＨＥＣＫがハイレベルの場合に校正モードが指定される。また、リセット信号ＲＥＳＥＴは、校正回路を初期化するための信号であり、ローレベルにすることで校正回路は初期化される。
【００３５】
フィルタ回路２４においては、まず、リセット信号ＲＥＳＥＴがローレベルとされて初期化され、フリップフロップ４６の反転出力端子ＱＮからの出力はハイレベルとなる。リセット信号ＲＥＳＥＴがハイレベルとされた後、校正モード指定信号がローレベルであればＡＮＤゲート４４からは常にローレベルが出力され、フィルタ回路２４の出力となるＡＮＤゲート４８からもローレベルが出力される。これに対し、校正モード指定信号ＣＨＥＣＫがハイレベルであれば、ＡＮＤゲート４４からは、誤差検出信号ＭＲ，ＣＲの状態に応じて、フィルタ回路２４ａの場合にはデジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１が大きければ、すなわち、誤差検出信号ＭＲ，ＣＲがいずれもローレベルであれば、また、フィルタ回路２４ｂの場合にはデジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１が小さければ、すなわち、誤差検出信号ＭＲ，ＣＲが各々ローレベルおよびハイレベルであれば、クロック信号ＣＬＫが反転出力される。ＡＮＤゲート４４からの出力はフリップフロップ４６によって２分周され、ＡＮＤゲート４８によって、その反転出力端子ＱＮからの出力とＡＮＤゲート４４からの出力との論理積が取られて出力される。
【００３６】
すなわち、フィルタ回路２４においては、上述する校正モード指定信号ＣＨＥＣＫがハイレベルで、かつ、誤差検出信号ＭＲ，ＣＲの条件が満足された場合に２パルス分のクロック信号ＣＬＫが入力されると、クロック信号ＣＬＫのローレベルのパルス幅に相当する１つのパルス信号が出力されるように感度が低下される。図１に示すように、フィルタ回路２４ａ，２４ｂからの出力は各々遅延制御回路２６ａ，２６ｂに入力されている。
【００３７】
遅延制御回路２６ａ，２６ｂは、誤差検出回路２２から出力される誤差検出信号ＭＲ，ＣＲに基づいて、より正確には本実施例の場合、上記フィルタ回路２４ａ，２４ｂによって、誤差検出回路２２から出力される誤差検出信号ＭＲ，ＣＲの感度を低下させた信号に基づいて、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を制御する遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を出力する。
【００３８】
ここで、図６に、遅延制御回路の一実施例の構成回路図を示す。
図示例の遅延制御回路２６は、２つのフリップフロップ５２ａ，５２ｂからなる２ビットのダウンカウンタ、ならびに、４つのＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄからなるデコーダを有する。フリップフロップ５２ａ，５２ｂのクリア入力端子にはリセット信号ＲＥＳＥＴが入力されている。また、フリップフロップ５２ａのクロック入力端子にはクロック信号ＣＬＫすなわちフィルタ回路２４からの出力信号が入力され、そのデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、その出力端子Ｑからの出力は、フリップフロップ５２ｂのクロック入力端子およびＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの一方の入力端子に入力されている。また、フリップフロップ５２ｂのデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、その出力端子Ｑからの出力は、ＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの他方の入力端子に入力されている。ＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの出力は各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３として出力されている。
【００３９】
図６の遅延制御回路２６においては、まず、リセット信号ＲＥＳＥＴがローレベルとされて初期化されると、フリップフロップ５２ａ，５２ｂの出力端子Ｑからの出力はともにローレベルとなり、遅延制御信号Ｓ０がハイレベルとなる。リセット信号ＲＥＳＥＴがハイレベルとされた後、クロック信号ＣＬＫすなわちフィルタ回路２４からの出力信号が入力される毎に、ダウンカウンタとなるフリップフロップ５２ａ，５２ｂの出力は０から３，２，１，０の順に変化する。デコーダとなるＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄでは、ダウンカウンタの出力０，３，２，１に対応して各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３がハイレベルとなる。
【００４０】
すなわち、この遅延制御回路２６から出力される遅延制御信号は、初期化後には遅延制御信号Ｓ０がハイレベルとなっており、フィルタ回路２４からの出力信号が入力される毎に、順次遅延制御信号Ｓ１，Ｓ２，Ｓ３がハイレベルとなる。なお、本実施例では、フィルタ回路２４と遅延制御回路２６とを別々の機能ブロックとして表しているが、これに限定されず、両者を合わせて遅延制御回路としてもよい。
【００４１】
図１に示すように、遅延制御回路２６ａ，２６ｂから出力される遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３は、各々対応する遅延調整回路２８ａ，２８ｂに入力されている。遅延調整回路２８は、遅延制御回路２６から出力される遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３に基づいて、サンプリングクロック信号ＳＣＬＫのサンプリング時間を調整する。本実施例の場合、変換後の数値が小さいデジタル信号に対応するサンプルホールド回路のサンプリングクロック信号のサンプリング時間を長くするように調整する。
【００４２】
ここで、図７に、遅延調整回路の一実施例の構成回路図を示す。
図示例の遅延調整回路２８は、直列接続された複数のバッファからなる遅延ライン５６、および、遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３に各々対応する４つのスイッチ５８を有する。遅延ライン５６には、クロック信号ＣＬＫ２が入力されている。４つのスイッチ５８の一方の端子は、この遅延ライン５６の所定数のバッファ以降の異なるバッファの出力に各々接続され、その他方の端子は短絡され、クロック信号ＣＬＫ２’として出力されている。
【００４３】
この遅延調整回路２８においては、遅延ライン５６を構成する各々のバッファによって、クロックジェネレータ１２から入力されるクロック信号ＣＬＫ２が遅延される。４つのスイッチ５８は、各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３によってそのオンオフを制御される。すなわち、ハイレベルの遅延制御信号に対応するスイッチ５８だけがオン状態となり、このオン状態となったスイッチ５８に対応して遅延されたクロック信号ＣＬＫ２’が出力される。
【００４４】
図１に示すように、遅延調整回路２８ａ，２８ｂの出力は各々ＡＮＤゲート６０ａ，６０ｂの一方の端子に入力されている。ＡＮＤゲート６０ａ，６０ｂの他方の入力端子にはクロック信号ＣＬＫ２が入力されており、その出力は、サンプリングクロックＳＣＬＫＡ，ＳＣＬＫＢとして出力されている。本実施例の場合、遅延制御信号Ｓ０＜Ｓ１＜Ｓ２＜Ｓ３の順に、遅延ライン５６によるクロック信号ＣＬＫ２の遅延時間が長くなり、これに応じてサンプリングクロック信号ＳＣＬＫのサンプリング時間すなわちハイレベルのパルス幅も長くなる。
【００４５】
なお、図示例の場合、誤差検出信号ＭＲ，ＣＲの状態に応じて、クロック信号ＣＬＫ２の遅延量をデジタル的に制御する場合の一例を示しているが、本発明はこれに限定されず、誤差検出信号ＭＲ，ＣＲの状態に応じて、クロック信号ＣＬＫ２の遅延量を制御するアナログ的な制御信号の電圧レベルを制御し、この制御信号を用いてアナログ的に遅延量を可変にする回路を使用してもよい。
本発明のＡＤ変換器は、基本的に以上のような構成を有する。
【００４６】
次に、図８に示すタイミングチャートを参照して、本発明のＡＤ変換器の動作について説明する。
【００４７】
図８は、サンプリングクロック信号ＳＣＬＫＢのサンプリング時間が、サンプリングクロック信号ＳＣＬＫＡに比べて不足している場合、すなわち、サンプルホールド回路１４ａに保持されたアナログ信号をＡＤ変換して得られるデジタル信号の数値よりも、サンプルホールド回路１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号の数値のほうが小さかった場合の本発明のＡＤ変換器の動作を表す一例のタイミングチャートである。
【００４８】
まず、通常モードの動作について説明する。
通常モードでは、校正モード指定信号ＣＨＥＣＫがローレベルとされる。一旦、リセット信号ＲＥＳＥＴをローレベルとして校正回路を初期化すると、遅延制御信号Ｓ０がハイレベルとなり、これに対応するスイッチ５８がオンし、校正回路はこの状態を保持する。
クロック信号ＣＬＫは、クロックジェネレータ１２によって２分周され、クロック信号ＣＬＫの立ち上がりエッジで変化するクロック信号ＣＬＫ２が発生される。これらのクロック信号ＣＬＫ，ＣＬＫ２は、マルチプレクサ１６および本発明の特徴部分となる校正回路の所定の各ブロックに供給される。
【００４９】
アナログ信号Ａinは２つのサンプルホールド回路１４ａ，１４ｂに同じように入力される。サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢは、タイミングをずらして互いに排他的に動作する。サンプルホールド回路１４ａ，１４ｂは、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢがハイレベルの時にアナログ信号Ａinをサンプリングし、これをローレベルの期間ホールドする。
【００５０】
２つのサンプルホールド回路１４ａ，１４ｂの出力はマルチプレクサ１６に入力される。マルチプレクサ１６は、クロックジェネレータ１２から入力されるクロック信号ＣＬＫ２の制御により、サンプルホールド回路１４ａ，１４ｂからの出力を切り替えて交互に出力する。本実施例の場合、クロック信号ＣＬＫ２がハイレベルであればサンプルホールド回路１４ｂからの出力が出力され、ローレベルであればサンプルホールド回路１４ａからの出力が出力される。
【００５１】
すなわち、２つのサンプルホールド回路１４ａ，１４ｂは、クロック信号ＣＬＫの２倍の周期のクロック信号ＣＬＫ２の速度で動作しているが、マルチプレクサ１６からは、クロック信号ＣＬＫの周期で信号が出力されてＡＤ変換回路１８に入力される。したがって、ＡＤ変換回路１８では、クロック信号ＣＬＫの速度で高速にＡＤ変換が行われ、アナログ信号Ａinに対応するｎビットのデジタル信号Ｄ０〜Ｄn-1 、すなわち、各々サンプルホールド回路１４ａ，１４ｂに対応するデジタル信号Ｄａｔａ（Ａ）およびＤａｔａ（Ｂ）が順次交互に出力される。
【００５２】
続いて、本発明の特徴部分となる校正モードの動作について説明する。
校正モードでは、校正モード指定信号ＣＨＥＣＫがハイレベルとされる。一旦、リセット信号ＲＥＳＥＴをローレベルとして校正回路を初期化すると、遅延制御信号Ｓ０がハイレベルとなり、これに対応するスイッチ５８がオンする。したがって、この段階では、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間の設定は同じであり、各々遅延制御信号Ｓ０に対応する遅延ライン５６の遅延量ｄｅｌａｙＡ，ｄｅｌａｙＢに相当するパルス幅となる。
【００５３】
ＡＤ変換回路１８によって変換されたデジタル信号Ｄ０〜Ｄn-1 の内、下位２ビットのデジタル信号Ｄ０，Ｄ１は位相シフト回路２０および誤差検出回路２２にも入力される。位相シフト回路２０では、サンプルホールド回路１４ｂに対応するデジタル信号Ｄａｔａ（Ｂ）の位相に一致するように、サンプルホールド回路１４ａに対応するデジタル信号Ｄａｔａ（Ａ）の位相がシフトされ、各々デジタル信号Ｄ０，Ｄ１に対応するデジタル信号ＤＤ０，ＤＤ１が出力される。
【００５４】
続いて、誤差検出回路２２において、位相シフト回路２０から出力されるデジタル信号ＤＤ０およびＤＤ１、すなわち、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１とが比較され、その比較結果である誤差検出信号ＭＲ，ＣＲが出力される。
【００５５】
ここでは、前述のように、サンプルホールド回路１４ａに保持されたアナログ信号をＡＤ変換して得られるデジタル信号Ｄａｔａ（Ａ）の数値よりも、サンプルホールド回路１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号Ｄａｔａ（Ｂ）の数値のほうが小さいため、図８のタイミングチャートに示すように、誤差検出回路２２によって両者を比較した結果、誤差検出信号ＭＲ，ＣＲとして各々ローレベルおよびハイレベルが出力される。
【００５６】
誤差検出信号ＭＲ，ＣＲはフィルタ回路２４ａ，２４ｂに入力される。ここで、フィルタ回路２４ｂからは、誤差検出信号ＭＲとして２回目のローレベルが入力された時に、クロック信号ＣＬＫのローレベルに相当するパルス幅のハイレベルのパルス信号が出力され、次段の遅延制御回路２６ｂに入力される。一方、フィルタ回路２４ａは、誤差検出信号ＣＲがハイレベルであるため、その出力は常にローレベルとなる。
【００５７】
遅延制御回路２６ａ，２６ｂのダウンカウンタとなる２つのフリップフロップ５２ａ，５２ｂの出力端子Ｑからは、リセット信号ＲＥＳＥＴによって初期化された状態であるローレベルが出力されており、ともに遅延制御信号Ｓ０がハイレベルとなっている。遅延調整回路２８ａでは、フィルタ回路２４ａの出力が常にローレベルであるから、遅延制御信号Ｓ０のハイレベルに対応するスイッチ５８がオンしたままの状態を保持する。
【００５８】
これに対して、遅延調整回路２８ｂでは、フィルタ回路２４ｂからハイレベルのパルス信号が入力されると、フリップフロップ５２ａ，５２ｂの出力端子Ｑからの出力はともにハイレベルとなり、遅延制御信号Ｓ１がハイレベルとなる。したがって、遅延制御信号Ｓ１のハイレベルに対応するスイッチ５８がオンし、これに応じてクロック信号ＣＬＫ２の遅延量が増大する。遅延調整回路２８ａ，２８ｂからの出力は各々ＡＮＤゲート６０ａ，６０ｂに入力され、ＡＮＤゲート６０ａ，６０ｂからは、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢが出力されて、サンプルホールド回路１４ａ，１４ｂに入力される。
【００５９】
したがって、本実施例の場合には、遅延調整回路２８ａによる遅延量ｄｅｌａｙＡ、すなわち、サンプリングクロック信号ＳＣＬＫＡのサンプリング時間は初期化されたままの状態であるが、遅延調整回路２８ｂによる遅延量ｄｅｌａｙＢ、すなわち、サンプリングクロック信号ＳＣＬＫＢのサンプリング時間は増大するように作用する。本発明のＡＤ変換器１０では、まず、校正モードにおいて、アナログ信号Ａinとして校正用の基準電圧を入力し、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を適切に調整した後、通常モードでのＡＤ変換を行う。
【００６０】
これにより、本発明のＡＤ変換器によれば、例えばレイアウトの都合、製造ばらつき、チップ応力等の理由により発生する、サンプルホールド回路１４ａ，１４ｂのスイッチ７６を構成するトランスファゲート７２の抵抗成分、電荷保持用コンデンサ７８の容量成分のばらつきや、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢを発生するクロックジェネレータの遅延ばらつき等によるサンプリング時間のばらつきを校正してほぼ一致させることができるため、高速動作時のリニアリティ特性劣化を改善することができ、その結果製品の歩留りを向上させることができる。
【００６１】
なお、上記実施例では、図面に示す回路の一例を挙げて説明したが、本発明は図示例の回路に限定されず、同じ機能を実現するデジタルおよびアナログの各種の別の回路構成によっても実現可能である。
以上、本発明のＡＤ変換器について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６２】
【発明の効果】
以上詳細に説明した様に、本発明のＡＤ変換器は、２つ以上のサンプルホールド回路をタイミングをずらして並列動作させるＡＤ変換器において、各々のサンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、この比較した結果に応じて、各々のサンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号が同じになるように、各々のサンプルホールド回路を制御するサンプリングクロック信号のサンプリング時間を調整するものである。
これにより、本発明のＡＤ変換器によれば、サンプリングクロック信号を発生するクロックジェネレータの遅延ばらつき等によるサンプリング時間のばらつきを自動的に校正して、各サンプルホールド回路におけるサンプリング電荷のばらつきを防止することができるため、高速動作時のリニアリティ特性劣化を改善することができ、その結果製品の歩留りを向上させることができる。
【図面の簡単な説明】
【図１】本発明のＡＤ変換器の一実施例のブロック構成図である。
【図２】位相シフト回路の一実施例の構成回路図である。
【図３】誤差検出回路の一実施例の構成回路図である。
【図４】図３に示す誤差検出回路の出力結果の表である。
【図５】フィルタ回路の一実施例の構成回路図である。
【図６】遅延制御回路の一実施例の構成回路図である。
【図７】遅延調整回路の一実施例の構成回路図である。
【図８】本発明のＡＤ変換器の動作を表す一実施例のタイミングチャートである。
【図９】従来のＡＤ変換器の一例のブロック構成図である。
【図１０】サンプルホールド回路の一例の構成回路図である。
【符号の説明】
１０，６２ＡＤ変換器
１２クロックジェネレータ
１４ａ，１４ｂ，７０サンプルホールド回路
１６，６６マルチプレクサ
１８ＡＤ変換回路
２０位相シフト回路
２２誤差検出回路
２４，２４ａ，２４ｂフィルタ回路
２６，２６ａ，２６ｂ遅延制御回路
２８，２８ａ，２８ｂ遅延調整回路
３０，３２ａ，３２ｂ，３４ａ，３４ｂ，４６，５２ａ，５２ｂフリップフロップ
３６ＥＸＯＲゲート
３８ＮＡＮＤゲート
４０全加算器（ＦＡ）
４２ＮＯＲゲート
４４，４８，５４ａ，５４ｂ，５４ｃ，５４ｄ，６０ａ，６０ｂＡＮＤゲート
５０，７４インバータ
５６遅延ライン
５８スイッチ
Ａin アナログ信号
Ｄ０〜Ｄn-1 デジタル信号
ＣＬＫ，ＣＬＫ２クロック信号
ＳＣＬＫ，ＳＣＬＫＡ，ＳＣＬＫＢサンプリング信号
ＣＨＥＣＫ校正モード指定信号
ＲＥＳＥＴリセット信号
ＭＲ，ＣＲ誤差検出信号
Ｓ０，Ｓ１，Ｓ２，Ｓ３遅延制御信号
６４ａ，６４ｂ低速動作ブロック
６８高速動作ブロック
７２トランスファゲート
７６スイッチ
７８電荷保持用コンデンサ
８０オペアンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an AD converter that operates two or more sample and hold circuits in parallel in order to increase the sampling speed of an analog signal.
[0002]
[Prior art]
Various data conversion methods for AD converters have been proposed in the past, each having advantages and disadvantages. Among them, a flash type is one of conversion methods suitable for AD converters for high-speed applications. This flash type AD converter performs conversion by simultaneously comparing the voltage of the input analog signal and each reference voltage corresponding to the digital signal, so the conversion speed is very high, but the number of elements is There is a problem that it is expensive.
[0003]
Conventionally, as one method for solving this problem, another conversion method having a relatively small circuit scale, which is advantageous in terms of the number of elements as compared with the flash type, is used, and a functional block that becomes a bottleneck in increasing the speed is used. A conversion method that reduces the circuit scale and simultaneously supports high-speed processing by switching two or more of these functional blocks in parallel while shifting their outputs in sequence and performing conversion processing. Is adopted.
[0004]
FIG. 9 is a block diagram showing an example of a conventional AD converter that employs the above conversion method. The AD converter 62 in the illustrated example converts the analog signal Ain into n-bit digital signals D0 to Dn-1, and controls two low-speed operation blocks 64a and 64b that operate in parallel at different timings and a switching signal. Therefore, a multiplexer 66 that alternately switches and outputs the outputs of these two low-speed operation blocks 64a and 64b, and a high-speed operation block 68 that operates at twice the speed of the low-speed operation blocks 64a and 64b are provided.
[0005]
In the AD converter 62, the analog signal Ain is similarly input to the two low-speed operation blocks 64a and 64b. As described above, the two low-speed operation blocks 64a and 64b operate in parallel at the half speed of the high-speed operation block 68, and these outputs are alternately output by the multiplexer 66 under the control of the switching signal. The The high-speed operation block 68 operates at twice the speed of the low-speed operation blocks 64a and 64b, and its output is output as digital signals D0 to Dn-1.
[0006]
In the AD converter 62 employing this method, the low-speed operation blocks 64a and 64b, which are difficult to operate at high speed from the viewpoint of conversion accuracy, operate at a relatively low speed, but operate in parallel at different timings. Since these outputs are alternately output by the multiplexer 66, the AD converter 62 as a whole is apparently performing a high-speed conversion operation at the operation speed of the high-speed operation block 68 without reducing the conversion accuracy. It is possible to perform AD conversion at high speed.
[0007]
Here, as the low-speed operation blocks 64a and 64b in which high-speed operation is difficult, a sample-and-hold circuit that samples and holds an analog signal before AD conversion can be given as a typical example. FIG. 10 shows a configuration circuit diagram of an example of the sample hold circuit. The sample hold circuit 70 in the illustrated example has a switch 76 including a CMOS type transfer gate 72 and an inverter 74, a charge holding capacitor 78, and an operational amplifier 80 for impedance conversion.
[0008]
The switch 76 is connected between the analog signal Ain and the input terminal + of the operational amplifier 80. The clock signal SCLK is connected to the gate of the N-channel transistor, and the clock signal SCLK is connected to the gate of the P-channel transistor via the inverter 74. Is entered. The charge holding capacitor 78 is connected between the input terminal + of the operational amplifier 80 and the ground. From the operational amplifier 80, an analog signal SHOUT corresponding to the analog signal Ain held in the charge holding capacitor 78 is output and fed back to its input terminal −.
[0009]
In the sample and hold circuit 70, when the sampling clock SCLK becomes high level, the switch 72 is turned on, and the charge holding capacitor 78 is charged to the voltage level of the analog signal Ain inputted through the switch 76. The operational amplifier 80 outputs an analog signal SHOUT having a voltage level corresponding to the voltage level of the analog signal Ain held in the charge holding capacitor 78. This state is a sampling state.
[0010]
On the other hand, when the sampling clock SCLK becomes low level, the switch 76 is turned off, and charging / discharging of the charge holding capacitor 78 is cut off. Therefore, the analog signal SHOUT output from the operational amplifier 80 is The voltage level of the analog signal SHOUT is held. This state is the hold state. Normally, in this hold state, AD conversion is performed by an AD conversion circuit connected to the next stage, and a conversion result is output.
[0011]
By the way, in the AD converter provided with two or more of the sample and hold circuits 70 as the low-speed operation blocks 64a and 64b, the plurality of sample and hold circuits 70 operate in exactly the same way in order to perform highly accurate conversion. Designed. However, in an actual circuit, the characteristics of each sample-and-hold circuit 70 vary due to reasons such as layout convenience, manufacturing variations, chip stress, and the like, which affects data conversion characteristics.
[0012]
In particular, variations in the resistance component of the transfer gate 72 constituting the switch 76 of the sample-and-hold circuit 70, the capacitance component of the charge holding capacitor 78, the delay variation in the clock generator that generates the sampling clock signal SCLK, and the like are caused by the analog signal Ain. This causes variations in sampling time necessary for sampling, causes problems such as a decrease in linearity and a decrease in the number of effective bits during high-speed conversion, and a serious problem that a product yield decreases.
[0013]
[Problems to be solved by the invention]
An object of the present invention is to provide an AD converter that can improve the product yield without reducing the conversion accuracy even at the time of high-speed operation, looking back on the problems based on the above-described conventional technology. .
[0014]
[Means for Solving the Problems]
In order to achieve the above object, the present invention comprises two or more analog signal sample and hold circuits, and sequentially outputs the outputs of the sample and hold circuits while operating the sample and hold circuits in parallel at different timings. An AD converter that performs AD conversion by switching and outputs a digital signal corresponding to the analog signal,
A digital signal obtained by AD conversion of the analog signal held in each of the sample hold circuits is compared, and according to the comparison result, the analog signal held in each of the sample hold circuits is AD converted. The present invention provides an AD converter comprising a calibration circuit for adjusting the sampling time of the sampling clock signal for controlling each of the sample and hold circuits so that the obtained digital signals are the same.
[0015]
Here, the calibration circuit compares an analog signal held in each of the sample and hold circuits with a digital signal obtained by AD conversion, outputs an error detection signal, and based on the error detection signal And a delay control circuit that outputs a delay control signal that controls a sampling time of the sampling clock signal, and a delay adjustment circuit that adjusts the sampling time of the sampling clock signal based on the delay control signal. .
[0016]
DETAILED DESCRIPTION OF THE INVENTION
The AD converter according to the present invention will be described below in detail with reference to the preferred embodiments shown in the accompanying drawings.
[0017]
FIG. 1 is a block diagram of an AD converter according to an embodiment of the present invention.
An AD converter 10 shown in FIG. 1 converts an analog signal Ain into n-bit digital signals D0 to Dn-1, and includes a clock generator 12, sample hold circuits 14a and 14b, a multiplexer 16, an AD conversion circuit 18, and a phase. A shift circuit 20, an error detection circuit 22, filter circuits 24a and 24b, delay control circuits 26a and 26b, and delay adjustment circuits 28a and 28b are provided.
[0018]
Here, the phase shift circuit 20, the error detection circuit 22, the filter circuits 24a and 24b, the delay control circuits 26a and 26b, and the delay adjustment circuits 28a and 28b convert the analog signals held in the respective sample hold circuits 14a and 14b to AD. The digital signal obtained by the conversion is compared, and the calibration circuit of the present invention is configured to adjust the sampling time of the sampling clock signal that controls each of the sample hold circuits 14a and 14b so that the two digital signals are the same. .
[0019]
In the illustrated AD converter 10, first, the clock generator 12 divides the clock signal CLK by two to generate the clock signal CLK2. In the illustrated example, a flip-flop 30 is used, and the clock signal CLK is input to the clock input terminal. An output from the inverted output terminal QN is input to the data input terminal D of the flip-flop 30, and a clock signal CLK 2 is output from the output terminal Q of the flip-flop 30.
[0020]
Subsequently, the sample and hold circuits 14a and 14b sample and hold the input analog signal Ain under the control of the sampling clock signals SCLKA and SCLKB, which operate exclusively, respectively. For example, those illustrated in FIG. Can be used. The sample and hold circuits 14a and 14b are not limited to those shown in FIG. 10, and any conventionally known sample and hold circuit can be applied.
[0021]
The outputs of the sample and hold circuits 14a and 14b are input to the input terminals 0 and 1 of the multiplexer 16, respectively. The clock signal CLK2 generated by the clock generator 12 described above is input to the selection input terminal of the multiplexer 16, and the multiplexer 16 controls the sample and hold circuit 14a or the sample and hold circuit 14b under the control of the clock signal CLK2. The output is output alternately.
[0022]
The output of the multiplexer 16 is input to the AD conversion circuit 18. The AD conversion circuit 18 converts an analog signal into a digital signal having a predetermined number of bits. In the illustrated example, the analog signal Ain input through the sample hold circuits 14a and 14b and the multiplexer 16 is converted into an n-bit digital signal D0. Convert to ~ Dn-1 and output. The AD converter circuit 18 is not limited in any way, and any conventionally known AD converter circuit that requires a sample hold circuit can be used.
[0023]
The output of the AD conversion circuit 18 is output from the AD converter 10 of the present invention as digital signals D0 to Dn-1 corresponding to the analog signal Ain. Two-bit digital signals D0 and D1 are input to the phase shift circuit 20 and the error detection circuit 22. Note that the number of bits of the digital signals D0 to Dn-1 input to the phase shift circuit 20 and the error detection circuit 22 may be appropriately determined as necessary.
[0024]
Subsequently, the phase shift circuit 20 performs an AD conversion on the analog signal Ain held in the sample hold circuits 14a and 14b in order to compare the digital signals in the error detection circuit 22 described later. Either one is shifted, and in the case of this embodiment, the phase of the digital signal corresponding to the sample hold circuit 14a is shifted to match the phase of the digital signal corresponding to the sample hold circuit 14b.
[0025]
Here, FIG. 2 shows a configuration circuit diagram of an embodiment of the phase shift circuit.
The illustrated phase shift circuit 20 includes flip-flops 32a and 32b and flip-flops 34a and 34b. The clock signal CLK is input to the clock inversion input terminals of the flip-flops 32a and 32b, the digital signals D0 and D1 are input to the data input terminal D, and the outputs from the output terminals Q are the flip-flops 34a and 34b, respectively. Are input to the data input terminal D. The clock signal CLK2 is input to the clock input terminals of the flip-flops 34a and 34b, and the digital signals DD0 and DD1 are output from the output terminal Q, respectively.
[0026]
In the phase shift circuit 20, the digital signals D0 and D1 are held in the flip-flops 32a and 32b at the falling edge of the clock signal CLK, respectively, and then held in the flip-flops 32a and 32b at the rising edge of the clock signal CLK2. The digital signals D0 and D1 corresponding to the sample hold circuit 14a are held in the flip-flops 34a and 34b, respectively, and output as the digital signals DD0 and DD1.
[0027]
Subsequently, the error detection circuit 22 is a digital signal obtained by performing AD conversion on the voltage level of the analog signal Ain held in the sample hold circuit 14a, that is, the digital signals DD0 and DD1 output from the phase shift circuit 20, The digital signals D0 and D1 obtained by AD converting the voltage level of the analog signal held in the sample hold circuit 14b are compared, and error detection signals MR and CR, which are the comparison results, are output.
[0028]
Here, FIG. 3 shows a configuration circuit diagram of an embodiment of the error detection circuit.
The illustrated error detection circuit 22 includes an EXOR gate 36, a NAND gate 38, a full adder (FA) 40 and a NOR gate 42. Digital signals DD0 and D0 are input to input terminals A and B of the EXOR gate 36, respectively. Further, the digital signals D0 and DD0 are input to the input terminal A and the inverting input terminal B of the NAND gate 38, respectively. The output from the output terminal Y of the EXOR gate 36 is input to one input terminal of the NOR gate 42, and the output from the output terminal Y of the NAND gate 38 is input to the carry input terminal CI of the FA 40. The digital signals DD1 and D1 are input to the input terminal A and the inverting input terminal B of the FA 40, respectively, and the output from the output terminal S is input to the other input terminal of the NOR gate 42. The output of the NOR gate 42 and the output from the carry output terminal CO of the FA 40 are output as error detection signals MR and CR, respectively.
[0029]
FIG. 4 is a table of output results of the error detection circuit shown in FIG.
This table shows that the digital signal DD0 and DD1 obtained by AD conversion of the voltage level of the analog signal Ain held in the sample hold circuit 14a in the error detection circuit 22 and the analog signal held in the sample hold circuit 14b. As a result of comparing the digital signals D0 and D1 obtained by AD converting the voltage level, the states of the error detection signals MR and CR output from the error detection circuit 22 are shown.
[0030]
As shown in this table, if the digital signals DD0 and DD1 and the digital signals D0 and D1 are the same as a result of comparing the digital signals DD0 and DD1 with the digital signals D0 and D1, the error detection signals MR and CR are both Become high level. On the other hand, if the digital signals D0 and D1 are larger than the digital signals DD0 and DD1, the error detection signals MR and CR are both low level, and the digital signals D0 and D1 are smaller than the digital signals DD0 and DD1. For example, the error detection signals MR and CR are at a low level and a high level, respectively.
[0031]
In this embodiment, the phase shift circuit 20 and the error detection circuit 22 are shown as separate functional blocks. However, a combination of the phase shift circuit 20 and the error detection circuit 22 may be used as the error detection circuit. .
Among the error detection signals output from the error detection circuit 22, MR is input to the filter circuits 24a and 24b. CR is input to the filter circuit 24a via the inverter 50 and directly input to the filter circuit 24b.
[0032]
By the way, the AD converter 10 of the present invention compares the converted digital signals, feeds back the comparison results, and adjusts the sampling time of the sampling clock signals SCLKA and SCLKB of the sample hold circuits 14a and 14b. The filter circuits 24a and 24b are not necessarily required, but are for reducing the detection sensitivity in the error detection circuit 22 in consideration of the fact that the calibration circuit used in the AD converter 10 of the present invention is a feedback system. Is.
[0033]
Here, FIG. 5 shows a configuration circuit diagram of an embodiment of the filter circuit.
The illustrated filter circuit 24 includes an AND gate 44, a flip-flop 46, and an AND gate 48. The AND gate 44 receives the calibration mode designating signal CHECK, the error detection signals MR and CR, and the clock signal CLK. The output is input to the clock input terminal of the flip-flop 46 and one input terminal of the AND gate 48. Yes. An output from the inverted output terminal QN is input to the data input terminal D of the flip-flop 46, and a reset signal RESET is input to the clear input terminal. The output from the inverting output terminal QN of the flip-flop 46 is input to the other input terminal of the AND gate 48, and the output of the AND gate 48 becomes the output of the filter circuit 24.
[0034]
Here, the calibration mode designation signal CHECK is a signal for designating a calibration mode for adjusting the sampling time of the sampling clock signals SCLKA and SCLKB using a calibration circuit, or a normal mode for performing normal AD conversion. In this embodiment, the calibration mode is designated when the calibration mode designation signal CHECK is at a high level. The reset signal RESET is a signal for initializing the calibration circuit, and the calibration circuit is initialized by setting it to a low level.
[0035]
In the filter circuit 24, first, the reset signal RESET is set to a low level and initialized, and the output from the inverting output terminal QN of the flip-flop 46 is set to a high level. After the reset signal RESET is set to the high level, if the calibration mode designation signal is at the low level, the AND gate 44 always outputs the low level, and the AND gate 48 that is the output of the filter circuit 24 also outputs the low level. The On the other hand, if the calibration mode designating signal CHECK is at a high level, the AND gate 44 determines that the digital signal is higher than the digital signals DD0 and DD1 in the case of the filter circuit 24a in accordance with the states of the error detection signals MR and CR. If D0 and D1 are large, that is, if the error detection signals MR and CR are both low level, and if the digital signals D0 and D1 are smaller than the digital signals DD0 and DD1 in the case of the filter circuit 24b, that is, If the error detection signals MR and CR are low level and high level, the clock signal CLK is inverted and output. The output from the AND gate 44 is divided by two by the flip-flop 46, and the AND gate 48 takes the logical product of the output from the inverted output terminal QN and the output from the AND gate 44 and outputs the result.
[0036]
That is, in the filter circuit 24, when the clock signal CLK for two pulses is input when the calibration mode designation signal CHECK described above is at a high level and the conditions of the error detection signals MR and CR are satisfied, The sensitivity is lowered so that one pulse signal corresponding to the low-level pulse width of the signal CLK is output. As shown in FIG. 1, the outputs from the filter circuits 24a and 24b are input to the delay control circuits 26a and 26b, respectively.
[0037]
Based on the error detection signals MR and CR output from the error detection circuit 22, the delay control circuits 26a and 26b are more accurately output from the error detection circuit 22 by the filter circuits 24a and 24b in this embodiment. Delay control signals S0, S1, S2 and S3 for controlling the sampling times of the sampling clock signals SCLKA and SCLKB are output based on the signals of which the sensitivity of the error detection signals MR and CR is lowered.
[0038]
Here, FIG. 6 shows a configuration circuit diagram of an embodiment of the delay control circuit.
The illustrated delay control circuit 26 includes a 2-bit down counter composed of two flip-flops 52a and 52b and a decoder composed of four AND gates 54a, 54b, 54c and 54d. A reset signal RESET is input to the clear input terminals of the flip-flops 52a and 52b. Further, the clock signal CLK, that is, the output signal from the filter circuit 24, is input to the clock input terminal of the flip-flop 52a, the output from the inverted output terminal QN is input to the data input terminal D, and the output terminal Q Is input to the clock input terminal of the flip-flop 52b and one input terminal of the AND gates 54a, 54b, 54c, 54d. The output from the inverted output terminal QN is input to the data input terminal D of the flip-flop 52b, and the output from the output terminal Q is input to the other input terminal of the AND gates 54a, 54b, 54c, 54d. Has been. The outputs of the AND gates 54a, 54b, 54c, 54d are output as delay control signals S0, S1, S2, S3, respectively.
[0039]
In the delay control circuit 26 of FIG. 6, first, when the reset signal RESET is set to the low level and initialized, the outputs from the output terminals Q of the flip-flops 52a and 52b are both set to the low level, and the delay control signal S0 is Become high level. Each time the clock signal CLK, that is, the output signal from the filter circuit 24, is input after the reset signal RESET is set to the high level, the outputs of the flip-flops 52a and 52b serving as down counters are 0 to 3, 2, 1, 0. It changes in order. In the AND gates 54a, 54b, 54c, and 54d serving as decoders, the delay control signals S0, S1, S2, and S3 are at a high level corresponding to the outputs 0, 3, 2, and 1 of the down counter, respectively.
[0040]
In other words, the delay control signal output from the delay control circuit 26 is such that the delay control signal S0 is at a high level after initialization, and the delay control signal is sequentially input each time the output signal from the filter circuit 24 is input. S1, S2 and S3 become high level. In the present embodiment, the filter circuit 24 and the delay control circuit 26 are shown as separate functional blocks, but the present invention is not limited to this, and both may be combined into a delay control circuit.
[0041]
As shown in FIG. 1, the delay control signals S0, S1, S2, and S3 output from the delay control circuits 26a and 26b are input to the corresponding delay adjustment circuits 28a and 28b, respectively. The delay adjustment circuit 28 adjusts the sampling time of the sampling clock signal SCLK based on the delay control signals S0, S1, S2, and S3 output from the delay control circuit 26. In the case of the present embodiment, adjustment is performed so that the sampling time of the sampling clock signal of the sample hold circuit corresponding to the digital signal having a small converted numerical value is extended.
[0042]
FIG. 7 is a circuit diagram showing a configuration of an embodiment of the delay adjustment circuit.
The delay adjustment circuit 28 in the illustrated example has a delay line 56 composed of a plurality of buffers connected in series, and four switches 58 respectively corresponding to the delay control signals S0, S1, S2, and S3. The clock signal CLK2 is input to the delay line 56. One terminal of each of the four switches 58 is connected to outputs of different buffers after a predetermined number of buffers of the delay line 56, and the other terminal is short-circuited and output as a clock signal CLK2 ′.
[0043]
In the delay adjustment circuit 28, the clock signal CLK 2 input from the clock generator 12 is delayed by each buffer constituting the delay line 56. The four switches 58 are controlled to be turned on and off by delay control signals S0, S1, S2, and S3, respectively. That is, only the switch 58 corresponding to the high-level delay control signal is turned on, and the clock signal CLK2 ′ delayed corresponding to the switch 58 that is turned on is output.
[0044]
As shown in FIG. 1, the outputs of the delay adjustment circuits 28a and 28b are respectively input to one terminals of AND gates 60a and 60b. A clock signal CLK2 is input to the other input terminals of the AND gates 60a and 60b, and outputs thereof are output as sampling clocks SCLKA and SCLKB. In the case of this embodiment, the delay time of the clock signal CLK2 by the delay line 56 becomes longer in the order of the delay control signals S0 <S1 <S2 <S3. Also gets longer.
[0045]
In the case of the illustrated example, an example in which the delay amount of the clock signal CLK2 is digitally controlled according to the state of the error detection signals MR and CR is shown, but the present invention is not limited to this and the error is not limited to this. A circuit that controls the voltage level of an analog control signal that controls the delay amount of the clock signal CLK2 in accordance with the states of the detection signals MR and CR and uses the control signal to vary the delay amount in an analog manner is used. May be.
The AD converter of the present invention basically has the above configuration.
[0046]
Next, the operation of the AD converter of the present invention will be described with reference to the timing chart shown in FIG.
[0047]
FIG. 8 shows the case where the sampling time of the sampling clock signal SCLKB is insufficient compared to the sampling clock signal SCLKA, that is, from the numerical value of the digital signal obtained by AD conversion of the analog signal held in the sample hold circuit 14a. FIG. 6 is a timing chart showing an example of the operation of the AD converter according to the present invention when the digital signal obtained by AD converting the analog signal held in the sample hold circuit 14b is smaller.
[0048]
First, the operation in the normal mode will be described.
In the normal mode, the calibration mode designation signal CHECK is set to a low level. Once the reset signal RESET is set to low level and the calibration circuit is initialized, the delay control signal S0 becomes high level, the corresponding switch 58 is turned on, and the calibration circuit maintains this state.
The clock signal CLK is divided by two by the clock generator 12, and a clock signal CLK2 that changes at the rising edge of the clock signal CLK is generated. These clock signals CLK and CLK2 are supplied to a predetermined block of the multiplexer 16 and the calibration circuit which is a characteristic part of the present invention.
[0049]
The analog signal Ain is similarly input to the two sample and hold circuits 14a and 14b. Sampling clock signals SCLKA and SCLKB operate mutually exclusively at different timings. The sample and hold circuits 14a and 14b sample the analog signal Ain when the sampling clock signals SCLKA and SCLKB are at a high level, respectively, and hold them for a low level period.
[0050]
The outputs of the two sample and hold circuits 14 a and 14 b are input to the multiplexer 16. The multiplexer 16 switches the outputs from the sample hold circuits 14a and 14b under the control of the clock signal CLK2 input from the clock generator 12, and alternately outputs them. In the present embodiment, if the clock signal CLK2 is at a high level, the output from the sample hold circuit 14b is output, and if the clock signal CLK2 is at a low level, the output from the sample hold circuit 14a is output.
[0051]
That is, the two sample and hold circuits 14a and 14b operate at the speed of the clock signal CLK2 having a cycle twice that of the clock signal CLK. However, the multiplexer 16 outputs a signal at the cycle of the clock signal CLK, and AD Input to the conversion circuit 18. Therefore, the AD conversion circuit 18 performs AD conversion at high speed at the speed of the clock signal CLK, and corresponds to the n-bit digital signals D0 to Dn-1 corresponding to the analog signal Ain, that is, the sample hold circuits 14a and 14b, respectively. The digital signals Data (A) and Data (B) to be output are sequentially and alternately output.
[0052]
Next, the operation in the calibration mode that is a characteristic part of the present invention will be described.
In the calibration mode, the calibration mode designation signal CHECK is set to the high level. Once the reset signal RESET is set to the low level and the calibration circuit is initialized, the delay control signal S0 is set to the high level, and the corresponding switch 58 is turned on. Accordingly, at this stage, the sampling time settings of the sampling clock signals SCLKA and SCLKB are the same, and the pulse widths correspond to the delay amounts delayA and delayB of the delay line 56 corresponding to the delay control signal S0.
[0053]
Of the digital signals D0 to Dn-1 converted by the AD conversion circuit 18, the lower two bits of the digital signals D0 and D1 are also input to the phase shift circuit 20 and the error detection circuit 22. In the phase shift circuit 20, the phase of the digital signal Data (A) corresponding to the sample hold circuit 14a is shifted so as to match the phase of the digital signal Data (B) corresponding to the sample hold circuit 14b, and each of the digital signals D0. , D1 corresponding to the digital signals DD0, DD1 are output.
[0054]
Subsequently, in the error detection circuit 22, digital signals DD0 and DD1 output from the phase shift circuit 20, that is, a digital signal obtained by AD conversion of the voltage level of the analog signal Ain held in the sample hold circuit 14a, Digital signals D0 and D1 obtained by AD converting the voltage level of the analog signal held in the sample-and-hold circuit 14b are compared, and error detection signals MR and CR as the comparison results are output.
[0055]
Here, as described above, the analog signal held in the sample hold circuit 14b is AD-converted from the numerical value of the digital signal Data (A) obtained by AD conversion of the analog signal held in the sample hold circuit 14a. Since the numerical value of the digital signal Data (B) obtained in this way is smaller, as shown in the timing chart of FIG. 8, as a result of comparing the two by the error detection circuit 22, the error detection signals MR and CR are respectively low level and high level. Is output.
[0056]
The error detection signals MR and CR are input to the filter circuits 24a and 24b. Here, when the second low level is input as the error detection signal MR, the filter circuit 24b outputs a high-level pulse signal having a pulse width corresponding to the low level of the clock signal CLK, and delays the next stage. It is input to the control circuit 26b. On the other hand, since the error detection signal CR is at a high level, the output of the filter circuit 24a is always at a low level.
[0057]
From the output terminals Q of the two flip-flops 52a and 52b serving as down counters of the delay control circuits 26a and 26b, a low level that is initialized by the reset signal RESET is output. High level. In the delay adjustment circuit 28a, since the output of the filter circuit 24a is always at the low level, the switch 58 corresponding to the high level of the delay control signal S0 is kept on.
[0058]
On the other hand, in the delay adjustment circuit 28b, when a high level pulse signal is input from the filter circuit 24b, the outputs from the output terminals Q of the flip-flops 52a and 52b are both high level, and the delay control signal S1 is high. Become a level. Therefore, the switch 58 corresponding to the high level of the delay control signal S1 is turned on, and the delay amount of the clock signal CLK2 increases accordingly. Outputs from the delay adjustment circuits 28a and 28b are input to AND gates 60a and 60b, respectively, and sampling clock signals SCLKA and SCLKB are output from the AND gates 60a and 60b, respectively, and input to the sample hold circuits 14a and 14b. .
[0059]
Accordingly, in the present embodiment, the delay amount delayA by the delay adjustment circuit 28a, that is, the sampling time of the sampling clock signal SCLKA remains initialized, but the delay amount delayB by the delay adjustment circuit 28b, that is, The sampling time of the sampling clock signal SCLKB acts to increase. In the AD converter 10 of the present invention, first, in the calibration mode, a calibration reference voltage is input as the analog signal Ain, the sampling time of the sampling clock signals SCLKA and SCLKB is appropriately adjusted, and then AD conversion in the normal mode. I do.
[0060]
As a result, according to the AD converter of the present invention, the resistance component and charge of the transfer gate 72 constituting the switch 76 of the sample hold circuits 14a and 14b, which are generated due to reasons such as layout convenience, manufacturing variation, chip stress, and the like. Variations in the sampling time due to variations in the capacitance components of the holding capacitor 78 and delay variations in the clock generators that generate the sampling clock signals SCLKA and SCLKB can be calibrated and substantially matched, resulting in degradation of linearity characteristics during high-speed operation As a result, the product yield can be improved.
[0061]
In the above embodiment, the circuit shown in the drawings is described as an example. However, the present invention is not limited to the illustrated circuit, and can be realized by various other digital and analog circuit configurations that realize the same function. Is possible.
The AD converter according to the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the spirit of the present invention. is there.
[0062]
【The invention's effect】
As described in detail above, the AD converter of the present invention is an AD converter that operates two or more sample-and-hold circuits in parallel at different timings, and AD-converts analog signals held in the respective sample-and-hold circuits. Each sample and hold circuit so that the digital signals obtained by AD conversion of the analog signals held in the respective sample and hold circuits are the same according to the comparison result. This adjusts the sampling time of the sampling clock signal for controlling the signal.
As a result, according to the AD converter of the present invention, the sampling time variation due to the delay variation of the clock generator that generates the sampling clock signal is automatically calibrated to prevent the variation in the sampling charge in each sample hold circuit. Therefore, it is possible to improve the degradation of linearity characteristics during high-speed operation, and as a result, it is possible to improve the product yield.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of an AD converter according to the present invention.
FIG. 2 is a configuration circuit diagram of an embodiment of a phase shift circuit.
FIG. 3 is a configuration circuit diagram of an embodiment of an error detection circuit.
4 is a table of output results of the error detection circuit shown in FIG.
FIG. 5 is a configuration circuit diagram of an embodiment of a filter circuit.
FIG. 6 is a configuration circuit diagram of an embodiment of a delay control circuit.
FIG. 7 is a configuration circuit diagram of an embodiment of a delay adjustment circuit.
FIG. 8 is a timing chart of an embodiment illustrating the operation of the AD converter according to the present invention.
FIG. 9 is a block diagram of an example of a conventional AD converter.
FIG. 10 is a configuration circuit diagram of an example of a sample and hold circuit.
[Explanation of symbols]
10,62 AD converter
12 Clock generator
14a, 14b, 70 Sample hold circuit
16,66 multiplexer
18 AD converter circuit
20 Phase shift circuit
22 Error detection circuit
24, 24a, 24b filter circuit
26, 26a, 26b delay control circuit
28, 28a, 28b Delay adjustment circuit
30, 32a, 32b, 34a, 34b, 46, 52a, 52b flip-flop
36 EXOR gate
38 NAND gate
40 Full adder (FA)
42 NOR gate
44, 48, 54a, 54b, 54c, 54d, 60a, 60b AND gate
50, 74 inverter
56 delay line
58 switch
Ain analog signal
D0 to Dn-1 Digital signal
CLK, CLK2 clock signal
SCLK, SCLKA, SCLKB Sampling signal
CHECK Calibration mode designation signal
RESET Reset signal
MR, CR error detection signal
S0, S1, S2, S3 Delay control signal
64a, 64b Low-speed operation block
68 High-speed operation block
72 Transfer Gate
76 switch
78 Capacitor for charge retention
80 operational amplifier

Claims

Two or more analog signal sample and hold circuits are provided, and the respective sample and hold circuits are operated in parallel at different timings, and the AD conversion is performed by sequentially switching the outputs of the respective sample and hold circuits. An AD converter that outputs a digital signal
A digital signal obtained by AD conversion of the analog signal held in each of the sample hold circuits is compared, and according to the comparison result, the analog signal held in each of the sample hold circuits is AD converted. An AD converter comprising a calibration circuit for adjusting a sampling time of a sampling clock signal for controlling each of the sample hold circuits so that the obtained digital signals are the same.

The calibration circuit includes: an error detection circuit that compares a digital signal obtained by AD conversion of the analog signal held in each of the sample hold circuits and outputs an error detection signal; and the error detection signal based on the error detection signal. A delay control circuit that outputs a delay control signal that controls a sampling time of the sampling clock signal, and a delay adjustment circuit that adjusts a sampling time of the sampling clock signal based on the delay control signal. Item 2. The AD converter according to Item 1.