JP3947438B2 - Pre-drive circuit and display device - Google Patents

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JP3947438B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の出力素子を駆動するためのプリドライブ回路およびプリドライブ回路を用いた表示装置に関するものである。
【０００２】
【従来の技術】
従来、平面表示装置の１つであるプラズマディスプレイ装置の回路コストを低減する方法として、“ＳＩＤ ０１ ＤＩＧＥＳＴ”の１２３６頁から１２３９頁に、表題「Ａ Ｎｅｗ Ｄｒｉｖｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＰＤＰｓ ｗｉｔｈ Ｃｏｓｔ Ｅｆｆｅｃｔｉｖｅ Ｓｕｓｔａｉｎ Ｃｉｒｃｕｉｔ」が開示されている。また、上記文献に対応する特許公報として、特開２００２−０６２８８４４（特許第３２０１６０３号）にも同様の内容が開示されている。
【０００３】
また、例えば、プラズマディスプレイ装置の１つである交流駆動型プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）には、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、上記３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に当該第３の電極を形成する場合とがあった。
【０００４】
上記した各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１および第２の電極を第１の基板に設けるとともに、これとは別に、当該第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。
【０００５】
図１４は、交流駆動型ＰＤＰ装置の全体構成を示す図である。図１４において、交流駆動型ＰＤＰ装置１は、各セルが表示画像の１画素であるマトリックス状に配置された複数のセルを備える。それは、図１４に示すような、ｍ行ｎ列のマトリックスに配置されたセルＣｍｎである。また、交流駆動型ＰＤＰ装置１には、第１の基板に互いに平行な走査電極Ｙ１〜Ｙｎおよび共通電極Ｘが設けられるとともに、上記第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。
【０００６】
上記共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。また、アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は、表示すべき列を選択する回路から成る。
【０００７】
これらのＸ側回路２、Ｙ側回路３およびアドレス側回路４は、駆動制御回路５から供給される制御信号により制御される。すなわち、アドレス側回路４とＹ側回路３内の線順次走査する回路によりどこのセルを点灯させるかを決め、Ｘ側回路２およびＹ側回路３の放電を繰り返すことによって、ＰＤＰ装置の表示動作を行う。
【０００８】
制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳに基づいて上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３およびアドレス側回路４に供給する。
【０００９】
図１５（ａ）は、１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。図１５（ａ）において、共通電極Ｘおよび走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。
【００１０】
一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００１１】
図１５（ｂ）は、交流駆動型ＰＤＰ装置の容量Ｃｐについて説明するための図である。図１５（ｂ）に示すように、交流駆動型ＰＤＰ装置には、放電空間１７、共通電極Ｘと走査電極Ｙとの間、および前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当りの容量Ｃｐcellが決まる（Ｃｐcell＝Ｃａ＋Ｃｂ＋Ｃｃ）。全てのセルの容量Ｃｐcellの合計がパネル容量Ｃｐである。
【００１２】
また、図１５（ｃ）は、交流駆動型ＰＤＰ装置の発光について説明するための図である。図１５（ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗付されており、共通電極Ｘおよび走査電極Ｙの間の放電によって蛍光体１８を励起して発光するようになっている。
【００１３】
また、交流駆動型ＰＤＰ装置の駆動方法の１つとして、図１６に示すような駆動装置を用い、一方の電極には正の電圧を印加し、他方の電極には負の電圧を印加することにより、電極間の電位差を利用して電極間の放電を行う駆動方法が提案されている。
【００１４】
図１６は、交流駆動型ＰＤＰ装置の駆動装置の回路構成例を示す図である。
図１６において、容量負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、上記走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００１５】
まず、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。
【００１６】
また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して中間から負荷２０の共通電極Ｘに接続されるとともに、電力回収回路２１に接続されている。さらに、第２の信号ラインＯＵＴＢと、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１を含むスイッチＳＷ６が接続される。
【００１７】
電力回収回路２１は、負荷２０に接続された２つのコイルＬ１、Ｌ２と、一方のコイルＬ１に直列に接続されるダイオードＤ２およびトランジスタＴｒ１と、もう一方のコイルＬ２に直列に接続されるダイオードＤ３およびトランジスタＴｒ２とを備える。さらに、電力回収回路２１は上記２つのトランジスタＴｒ１、Ｔｒ２の相互接続点と第２の信号ラインＯＵＴＢとの間に接続されるコンデンサＣ２を備える。
【００１８】
そして、上記容量負荷２０とそれに接続されるそれぞれのコイルＬ１、Ｌ２により、２系統の直列共振回路が構成される。すなわち、この電力回収回路２１は、２系統のＬ−Ｃ共振回路を持つものであり、コイルＬ１と負荷２０との共振によってパネルに供給した電荷を、コイルＬ２と負荷２０との共振によって回収するものである。
【００１９】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ２’は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１’、ＳＷ２’の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３’が接続される。
【００２０】
また、コンデンサＣ４の上記一方の端子に接続されたスイッチＳＷ４’は、ダイオードＤ７のカソードに接続され、ダイオードＤ７のアノードとコンデンサＣ４の上記他方の端子が接続される。コンデンサＣ４の上記他方の端子に接続されたスイッチＳＷ５’は、ダイオードＤ６のアノードに接続され、ダイオードＤ６のカソードとコンデンサＣ４の上記一方の端子が接続される。
【００２１】
そして、ダイオードＤ７のカソードに接続されるスイッチＳＷ４’、ダイオードＤ６のアノードに接続されるスイッチＳＷ５’のそれぞれの一端からスキャンドライバ２２を介して負荷２０が接続されるとともに、電力回収回路２１’が接続されている。さらに、第４の信号ラインＯＵＴＢ’と、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１’を含むスイッチＳＷ６’が接続される。
【００２２】
電力回収回路２１’は、負荷２０から上記スキャンドライバ２２を介して接続される２つのコイルＬ３、Ｌ４と、一方のコイルＬ３に直列に接続されるダイオードＤ４およびトランジスタＴｒ３と、もう一方のコイルＬ４に直列に接続されるダイオードＤ５およびトランジスタＴｒ４とを備える。さらに、電力回収回路２１’は上記２つのトランジスタＴｒ３、Ｔｒ４の共通端子と第４の信号ラインＯＵＴＢ’との間に接続されるコンデンサＣ３を備える。
【００２３】
この電力回収回路２１’も、２系統のＬ−Ｃ共振回路を持ち、コイルＬ４と容量負荷２０との共振によって負荷２０に供給した電荷を、コイルＬ３と負荷２０との共振によって回収するものである。
【００２４】
さらに、走査電極Ｙ側においては、以上の構成の他に、３つのトランジスタＴｒ５、Ｔｒ６、Ｔｒ７と、２つのダイオードＤ６、Ｄ７とを更に備えている。トランジスタＴｒ５は、これがオンとなることにより、これに接続された抵抗Ｒ２の作用によって、走査電極Ｙに印加するパルス電圧の波形を鈍らせるためのものである。このトランジスタＴｒ５と抵抗Ｒ２は、スイッチＳＷ５’と並列に接続されている。
【００２５】
また、トランジスタＴｒ６、Ｔｒ７は、後述するアドレス期間中にスキャンドライバ２２の両端に（Ｖｓ／２）の電位差を与えるためのものである。すなわち、アドレス期間中に、スイッチＳＷ２’およびトランジスタＴｒ６がオンとなることによりスキャンドライバ２２の上側の電圧がグランドレベルになる。さらに、トランジスタＴｒ７がオンとなることにより、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ’に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、スキャンパルス出力時には、スキャンドライバ２２により走査電極Ｙに負の電圧（−Ｖｓ／２）を印加することが可能となる。
【００２６】
上述したスイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７は、駆動制御回路３１からそれぞれ供給される制御信号により制御される。上記駆動制御回路３１は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳ等に基づいて上記制御信号を生成し、スイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７に供給する。
【００２７】
なお、図１６においては、駆動制御回路３１からの制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４にそれぞれ接続された制御線のみ図示しているが、スイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７のそれぞれに駆動制御回路３１からの制御線が接続されている。
【００２８】
図１７は、上記図１６のように構成した交流駆動型ＰＤＰ装置の駆動装置による駆動波形を示すタイムチャートであり、１フレームを構成する複数のサブフィールドのうちの１サブフィールド分を示している。１つのサブフィールドは、全面書き込み期間および全面消去期間から成るリセット期間と、アドレス期間と、維持放電期間とに区分される。
【００２９】
図１７において、リセット期間においては、まず、共通電極Ｘ側のスイッチＳＷ２、ＳＷ５がオンとなり、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６がオフとなる。これにより、第２の信号ラインＯＵＴＢの電圧が、コンデンサＣ１に蓄積されている電荷に応じて（−Ｖｓ／２）に引き下げられる。そして、その電圧（−Ｖｓ／２）がスイッチＳＷ５を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。
【００３０】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ４’、ＳＷ６’がオンとなり、スイッチＳＷ２’、ＳＷ３’、ＳＷ５’はオフとなる。これにより、出力ラインＯＵＴＣ’に電圧ＶｗとコンデンサＣ４に蓄積された電荷による電圧（Ｖｓ／２）とを加算した電圧が印加される。そして、その電圧（Ｖｓ／２＋Ｖｗ）が負荷２０の走査電極Ｙに印加される。このとき、スイッチＳＷ６’内の抵抗Ｒ１’の作用により、電圧は時間経過とともに徐々に上昇していく。
【００３１】
これにより、共通電極Ｘと走査電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００３２】
次に、各スイッチを適宜制御することにより、共通電極Ｘおよび走査電極Ｙの電圧をグランドレベルに戻した後、共通電極Ｘ側と走査電極Ｙ側とで上述した状態とは逆の状態を作り出す。すなわち、共通電極Ｘ側のスイッチＳＷ１、ＳＷ４、ＳＷ６をオン、スイッチＳＷ２、ＳＷ３、ＳＷ５をオフとするとともに、走査電極Ｙ側のスイッチＳＷ２’、ＳＷ５’をオン、スイッチＳＷ１’、ＳＷ３’、ＳＷ４’、ＳＷ６’をオフとする。
【００３３】
これにより、共通電極Ｘに対する印加電圧がグランドレベルから（Ｖｓ／２＋Ｖｗ）まで時間経過にともない連続的に上昇していくとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ／２）に落とされる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始される。このとき、上述のように共通電極Ｘに対する印加電圧を、時間経過とともに連続的に上昇させることにより、微弱放電が行われ、蓄積されていた壁電荷が一部を除いて消去される（全面消去）。
【００３４】
次に、アドレス期間においては、表示データに応じて各セルのオン／オフを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ３、ＳＷ４がオンとなり、スイッチＳＷ２、ＳＷ５、ＳＷ６がオフとなることにより、第１の信号ラインＯＵＴＡの電圧が、スイッチＳＷ１を介して与えられる電圧（Ｖｓ／２）まで引き上げられる。そして、その電圧（Ｖｓ／２）がスイッチＳＷ４を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。
【００３５】
また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときは、スイッチＳＷ２’およびトランジスタＴｒ６がオンとなることによってスキャンドライバ２２の上側の電圧がグランドレベルとされる。また、このときトランジスタＴｒ７がオンとなることによって、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ’に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、線順次により選択された走査電極Ｙには（−Ｖｓ／２）レベル、非選択の走査電極Ｙにはグランドレベルの電圧が負荷２０の走査電極Ｙに印加される。
【００３６】
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘと走査電極Ｙとの放電に即移行する。これにより、選択セルの共通電極Ｘおよび走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
【００３７】
その後、維持放電期間になると、共通電極Ｘ側では、最初に２つのスイッチＳＷ１、ＳＷ３をオンにし、残りのスイッチＳＷ２、ＳＷ４〜ＳＷ６はオフにする。このとき、第１の信号ラインＯＵＴＡの電圧は（＋Ｖｓ／２）となり、第２の信号ラインＯＵＴＢの電圧はグランドレベルとなる。このとき、電力回収回路２１内のトランジスタＴｒ１をオンにすることにより、コイルＬ１と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷がトランジスタＴｒ１、ダイオードＤ２、コイルＬ１を介して負荷２０に供給される。
【００３８】
このとき、走査電極Ｙ側では、スイッチＳＷ２’がオンとなっていることにより、共通電極Ｘ側のスイッチＳＷ３を介してコンデンサＣ２から共通電極Ｘに供給された電流は、走査電極Ｙ側のスキャンドライバ２２内のダイオード、およびダイオードＤ６を通り、第３の信号ラインＯＵＴＡ’、スイッチＳＷ２’を介してＧＮＤに供給される。このような電流の流れにより、共通電極Ｘの電圧は図１７のように徐々に上昇していく。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をオンとすることにより、共通電極Ｘの電圧を（Ｖｓ／２）にクランプする。
【００３９】
次に、走査電極Ｙ側において、電力回収回路２１’内のトランジスタＴｒ３が更にオンとされる。これにより、コイルＬ３と負荷２０の容量にてＬ−Ｃ共振が行われ、共通電極Ｘ側のスイッチＳＷ３、コンデンサＣ１から第１の信号ラインＯＵＴＡを介してスイッチＳＷ４を通して共通電極Ｘに供給された電流が、走査電極Ｙ側のスキャンドライバ２２内のダイオードおよび電力回収回路２１’内のダイオードＤ４を通り、更にトランジスタＴｒ３、コンデンサＣ３、コンデンサＣ４、スイッチＳＷ２’を介してＧＮＤに供給される。このような電流の流れによって、走査電極Ｙの電圧は図１７のように徐々に下降していく。このとき、その一部の電荷をコンデンサＣ３に回収することができる。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ５’を更にオンとすることにより、走査電極Ｙの電圧を（−Ｖｓ／２）にクランプする。
【００４０】
同様にして、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（−Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、電力回収回路２１、２１’内のコンデンサＣ２、Ｃ３に回収されていた電荷を供給することにより、印加電圧を徐々に上昇させていく。
【００４１】
また、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、負荷２０に蓄積されていた電荷がＧＮＤに供給されることで、印加電圧を徐々に下降させるとともに、負荷２０に蓄積されていた電荷の一部を電力回収回路２１、２１’内のコンデンサＣ２、Ｃ３に回収する。
【００４２】
このようにして維持放電期間には、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。
【００４３】
しかしながら、上述した交流駆動型ＰＤＰの駆動装置では、論理回路等で構成される駆動制御回路３１はＧＮＤレベルを基準電位としているが、上記駆動制御回路３１から制御信号が供給され、共通電極Ｘおよび走査電極Ｙに電圧を印加する出力素子、すなわちスイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’および電源回収回路２１、２１’内のトランジスタＴｒ１〜Ｔｒ４は駆動動作において基準電位が変化する。そのため、例えば、駆動制御回路３１により生成した信号を上記出力素子に供給する際、出力素子の電圧変動が駆動制御回路３１に逆流することにより、駆動制御回路３１に高電圧がかかる可能性があるという問題があった。
【００４４】
この問題を解決する方法の一つとして、制御回路から出力される制御信号をレベルシフト回路によってレベルシフトすることにより、基準電位の変換を行う方法が考えられる。例えば、駆動制御回路３１と上述した出力素子の間に、電圧を印加する出力素子へ基準電位を変換した制御信号を出力するプリドライブ回路を用いる方法について述べる。この時、プリドライブ回路は、制御信号の基準電位を出力素子側の基準電位（−Ｖｓ／２〜Ｖｓ／２）に応じてレベルシフトして、出力素子へレベルシフト後の制御信号を出力する。
【００４５】
図１８は、出力素子側の基準電位の変動に対応したプリドライブ回路例を示す図である。尚、図１８に示すプリドライブ回路Ｐ１は、上述した図１６に示す駆動制御回路３１と出力素子のスイッチＳＷ４の間に挿入する集積回路（半導体回路）である。図１８において、増幅／レベルシフト回路Ｐ１０は、駆動制御回路３１が出力する制御信号ＣＴＬ１の基準電位（ＧＮＤ）を出力素子側の基準電位（−Ｖｓ／２〜Ｖｓ／２）までレベルシフトして、増幅する回路である。出力回路Ｐ１１は、増幅／レベルシフト回路Ｐ１０の出力する信号を基にスイッチＳＷ４を駆動するための回路である。
【００４６】
上述した増幅／レベルシフト回路Ｐ１０の入力端子は、制御信号ＣＴＬ１が入力されるプリドライブ回路Ｐ１の入力端子ＶＩＮに接続されている。また、半導体基板にＰ型不純物が付加されたＰ型基板である基板Ｐ１３は、プリドライブ回路Ｐ１の基準電位端子Ｋ１と接続され、制御信号ＣＴＬ１の基準電位ＧＮＤが入力される。
【００４７】
また、出力回路Ｐ１１は、図１８に示すようにｎチャネルＭＯＳＦＥＴであるＴｒ１１とＴｒ１２およびインバータ回路であるＩＮＶ１３から構成される。Ｔｒ１１は、増幅／レベルシフト回路Ｐ１０が出力する制御信号に応じてオン／オフすることで、電源端子Ｖ１から供給される電圧Ｖｃｃを出力端子Ｖｏより出力するか否かを制御するトランジスタである。Ｔｒ１２は、増幅／レベルシフト回路Ｐ１０が出力する制御信号をＩＮＶ１３で反転した信号に応じてオン／オフすることで、基準電位端子Ｋ２より供給される基準電位（−Ｖｓ／２〜Ｖｓ／２）を出力するか否かを制御するトランジスタである。
【００４８】
寄生ダイオード１２は、基板Ｐ１３とＴｒ１２の一部とで形成されるｐｎ接合部分に生じる寄生ダイオードを視覚的に表したものである。これにより、基板Ｐ１３は、プリドライブ回路Ｐ１より出力される制御信号の基準電位である−Ｖｓ／２が印加される基準電位端子Ｋ２と寄生ダイオード１２を介して接続されている。尚、寄生ダイオード１２のアノード端子は、基板Ｐ１３と接続されている。
【００４９】
【発明が解決しようとする課題】
上述したように、駆動制御回路３１により生成した制御信号を上記出力素子に供給する際、出力素子の基準電位の変動により、駆動制御回路３１に高電圧がかかる可能性があり、安定して制御信号を出力素子へ伝達できないという問題があった。
また、駆動制御回路３１への高電圧の印加を防ぐため、上記のプリドライブ回路Ｐ１によって、０Ｖが基準電位の制御信号を基に、基準電位が−Ｖｓ／２〜Ｖｓ／２に変化するスイッチＳＷ４を駆動するための制御信号を生成することができる。しかしながら、基準電位端子Ｋ１にＧＮＤを、基準電位端子Ｋ２に−Ｖｓ／２の負電圧を印加した場合に、上述した寄生ダイオード１２のために異常電流Ｉｐが発生して、プリドライブ回路Ｐ１の正常動作を阻害する可能性があるという問題があった。
【００５０】
この発明は、上述した事情を考慮してなされたもので、出力素子側に発生する基準電位が高電圧となった場合でも、制御信号が安定に伝達できるよう上記出力素子を駆動するプリドライブ回路および表示装置を提供することを目的とする。
また、出力素子側に発生する基準電位が負電圧となった場合でも、正常に動作可能な集積回路に適したプリドライブ回路および表示装置を提供することを目的とする。
【００５１】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるプリドライブ回路においては、入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、入力信号と比較の基準となる基準電圧信号とを比較する比較回路と、比較結果を基に、第１の基準電位を有する入力信号を基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、入力レベルシフト回路が出力する第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、出力レベルシフト回路が出力する第３信号を増幅して出力素子を駆動するための駆動信号を出力する信号増幅回路とを具備することを特徴とする。
【００５２】
上記のように構成した本発明のプリドライブ回路によれば、入力信号の基準電位と、駆動する対象である出力素子の基準電位とが異なり、負電圧である場合でも、入力信号を比較回路で処理することで、入力信号の第１の基準電位をプリドライブ回路の入力側の基板電位とする必要がなくなる。すなわち、プリドライブ回路の基板電位を第２の基準電位に応じた電位とすることができ、プリドライブ回路の寄生ダイオードに順方向の電位差が生じない電位とすることができる。
【００５３】
【発明の実施の形態】
次に、本発明の一実施形態であるプリドライブ回路を用いた表示装置の一例として、プラズマディスプレイパネルの実施形態について図を用いて説明する。
（第１の実施形態）
図１は、第１の実施形態によるプリドライブ回路を用いた交流駆動型ＰＤＰ（プラズマ・ディスプレイ・パネル）の駆動装置の構成例を示す図である。なお、この図１に示す本実施形態の駆動装置は、例えば図１４、図１５に全体構成および１画素を構成する１つのセルの構成を示した交流駆動型ＰＤＰ装置（表示装置）に適用することが可能である。また、この図１において、図１６に示した符号と同一の符号を付したものは、同一の機能を有するものである。
【００５４】
図１において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。また、負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。
【００５５】
共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。
【００５６】
また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続され、上記スイッチＳＷ４は第１の信号ラインＯＵＴＡを介して、コンデンサＣ１の上記一方の端子に接続され、上記スイッチＳＷ５は第２の信号ラインＯＵＴＢを介して、コンデンサＣ１の上記他方の端子に接続される。そして、これら２つのスイッチＳＷ４およびスイッチＳＷ５の相互接続点には、出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘが接続されている。
【００５７】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ２’は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１’、ＳＷ２’の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３’が接続される。
【００５８】
また、コンデンサＣ４の上記一方の端子に第３の信号ラインＯＵＴＡ’を介して接続されたスイッチＳＷ４’は、ダイオードＤ１４のカソードに接続され、ダイオードＤ１４のアノードとコンデンサＣ４の上記他方の端子が接続される。また、コンデンサＣ４の上記他方の端子に第４の信号ラインＯＵＴＢ’を介して接続されたスイッチＳＷ５’は、ダイオードＤ１５のアノードに接続され、ダイオードＤ１５のカソードとコンデンサＣ４の上記一方の端子が接続される。そして、ダイオードＤ１４のカソードに接続されるスイッチＳＷ４’、ダイオードＤ１５のアノードに接続されるスイッチＳＷ５’のそれぞれの一端からスキャンドライバ２２を介して負荷２０の走査電極Ｙが接続されている。
【００５９】
なお、図１ではスキャンドライバ２２を１つのみ示しているが、実際には、ＰＤＰが備える複数の表示ラインに対してそれぞれ備えられている。その他の回路は、複数の表示ラインに共通に設けられる共通回路である。
【００６０】
駆動制御回路３１は、論理回路等を用いて構成され、本駆動装置を構成する上記スイッチＳＷ１〜ＳＷ５、ＳＷ１’〜ＳＷ５’を制御するための回路である。すなわち、駆動制御回路３１は、外部から供給される表示データ、クロック、水平同期信号および垂直同期信号等に基づいて、上記スイッチＳＷ１〜ＳＷ５、ＳＷ１’〜ＳＷ５’を制御するための制御信号を生成する。そして、駆動制御回路３１は、生成した制御信号を上記スイッチＳＷ１〜ＳＷ５、ＳＷ１’〜ＳＷ５’にそれぞれ供給する。
【００６１】
なお、図１においては、駆動制御回路３１から制御信号を供給する制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４’およびスイッチＳＷ５’にそれぞれ接続されたプリドライブ回路３２−１、３２−２、３２−３、３３−３に制御信号を供給する制御線ＣＴＬ１〜ＣＴＬ４のみ図示しているが、スイッチＳＷ１〜ＳＷ３、ＳＷ１’〜ＳＷ３’のそれぞれに駆動制御回路３１から制御信号を供給する制御線が接続されている。
【００６２】
プリドライブ回路３２−１〜３２−４は、上記駆動制御回路３１から制御線ＣＴＬ１〜ＣＴＬ４を介してそれぞれ供給される駆動制御回路３１の基準電位（例えば、ＧＮＤ）を基準とする制御信号を、上記スイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。なお、このプリドライブ回路３２−１〜３２−４の詳細については後述する。
【００６３】
次に、図２を用いて上述した駆動装置の動作について説明する。
図２は、上記図１に示した交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。なお、この図２において、図１に示した符号と同じ符号を付したものは、同一の機能を有するものであり、重複する説明は省略する。
【００６４】
図２において、共通電極Ｘ側の２つのスイッチＳＷ１、ＳＷ３がオンとなり、残りのスイッチＳＷ２、ＳＷ４、ＳＷ５はオフとなると、第１の信号ラインＯＵＴＡの電圧は、図示しない電源よりスイッチＳＷ１を介して与えられる電圧レベル（＋Ｖｓ／２）となる。その後、スイッチＳＷ４がオンとなるとともに、走査電極Ｙ側のスイッチＳＷ４’、ＳＷ２’がオンとなることにより、第１の信号ラインＯＵＴＡの電圧（＋Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに印加され、共通電極Ｘと走査電極Ｙとの間に（Ｖｓ／２）の電圧が印加される。
【００６５】
また、この段階では、スイッチＳＷ１、ＳＷ３がオンとなってコンデンサＣ１が電源に接続されることとなるので、当該コンデンサＣ１には、図示しない電源からスイッチＳＷ１、ＳＷ３によって与えられる電圧（Ｖｓ／２）に応じた電荷が蓄積される。
【００６６】
次に、スイッチＳＷ４がオフとなって、電圧を印加する際の電流経路が遮断された後、スイッチＳＷ５がパルス状にオンとなることにより、出力ラインＯＵＴＣの電圧がグランドレベルまで下げられる。次に、スイッチＳＷ２がオン、残り４つのスイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５がオフとされた後、スイッチＳＷ４がパルス的にオンとなる。このスイッチＳＷ４がオンとなることにより、共通電極Ｘ（グランド）に対し、走査電極Ｙ側に電圧を印加するときの電流経路となる。
【００６７】
次に、スイッチＳＷ２をオンに維持したまま、スイッチＳＷ５がオンとなる。このとき、第１の信号ラインＯＵＴＡには図示しない電源からスイッチＳＷ１を介して電源電圧が供給されないので、その電圧はグランドレベルとなる。一方、第２の信号ラインＯＵＴＢに関しては、スイッチＳＷ２がオンとなって第１の信号ラインＯＵＴＡが接地されることにより、第２の信号ラインＯＵＴＢの電圧は、コンデンサＣ１に蓄積されている電荷に応じた電圧（Ｖｓ／２）分だけグランドレベルから下がった電位（−Ｖｓ／２）となる。
【００６８】
このとき、スイッチＳＷ５がオンとなっているので、第２の信号ラインＯＵＴＢの電圧（−Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０に印加される。その際、走査電極Ｙ側のスイッチＳＷ３’、ＳＷ４’をオンとし、走査電極Ｙ（電圧Ｖｓ／２）に対し、共通電極Ｘ側に電圧（−Ｖｓ／２）を印加することとなる。
【００６９】
次に、スイッチＳＷ２、ＳＷ４がオンとなり、残りのスイッチＳＷ１、ＳＷ３、ＳＷ５はオフとなる。これにより、出力ラインＯＵＴＣの電圧がグランドレベルに持ち上げられる。その後、最初の段階と同様に３つのスイッチＳＷ１、ＳＷ３、ＳＷ４がオン、残り２つのスイッチＳＷ２、ＳＷ５がオフとなり、以降同様に繰り返されていく。
【００７０】
このようにして、負荷２０の共通電極Ｘに対して正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。一方、負荷２０の走査電極Ｙに対しても、共通電極Ｘ側と同様のスイッチング制御を行うことにより、正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。
【００７１】
このとき、共通電極Ｘおよび走査電極Ｙのそれぞれに印加する電圧（±Ｖｓ／２）は、互いに位相が反転するように印加する。つまり、共通電極Ｘに正の電圧（＋Ｖｓ／２）が印加されているときには、走査電極Ｙには負の電圧（−Ｖｓ／２）を印加するようにする。このようにすることにより、共通電極Ｘと走査電極Ｙ間の電位差を、共通電極Ｘと走査電極Ｙ間での維持放電が可能な電位差にすることができる。
【００７２】
次に、図１に示したプリドライブ回路３２−２の概略構成について図を用いて説明する。
図３は、図１に示したプリドライブ回路３２−２の概略構成を示すブロック図である。図３に示すプリドライブ回路３２−２は、図１に示した駆動制御回路３１が出力する基準電位がＧＮＤ（第１の基準電位）の制御信号であるＣＴＬ２を入力して、ＣＴＬ２の基準電位のＧＮＤと異なる基準電位Ｖｓｓ（第２の基準電位）を有するスイッチＳＷ５（出力素子）を駆動するための駆動信号Ｖｇを出力する。
【００７３】
まず、プリドライブ回路３２−２が駆動するスイッチＳＷ５について説明する。出力素子であるスイッチＳＷ５は、負荷２０へ電圧を印加するｎチャネルパワーＭＯＳＦＥＴである。このｎチャネルパワーＭＯＳＦＥＴのゲート端子には、後述する信号増幅回路４２の出力線（プリドライブ回路３２−２の出力端子「Ｖｏ」を介する）が接続され、信号増幅回路４２が出力する駆動信号Ｖｇを入力する。また、スイッチＳＷ５のドレイン端子は、負荷２０へ印加する電圧を出力する図１に示した出力ラインＯＵＴＣに接続される。また、スイッチＳＷ５のソース端子は、基準電位Ｖｓｓを供給するＶｓｓ供給線に接続される。また、コンデンサＣｏの一方の端子は、Ｖｃｃ供給線に接続され、他方の端子は、Ｖｓｓ供給線に接続されている。これにより、コンデンサＣｏの上記一方の端子側にＶｃｃ＋Ｖｓｓである電源電圧Ｖｃｃ１（出力電源電圧）が生じる。
【００７４】
次に、プリドライブ回路３２−２の具備する端子について説明する。図３において、プリドライブ回路３２−２は、入力端子「ＶＩＮ＋」「ＶＩＮ−」および出力端子「Ｖｏ」と、電源端子「Ｖｄ」、「Ｖｃ」と、基準電位端子「Ｖｓｕｂ」、「Ｖｓ」とを備える。入力端子「ＶＩＮ＋」には、駆動制御回路３１より制御信号ＣＴＬ２を入力する。入力端子「ＶＩＮ−」には、制御信号ＣＴＬ２と比較する基準となる基準電圧Ｖｃｎｔ（例えば２．５Ｖ）を入力する。尚、本実施形態においては、制御信号ＣＴＬ２の振幅はＧＮＤから５Ｖである。
【００７５】
電源端子「Ｖｄ」には制御信号ＣＴＬ２の電源電圧Ｖｄｄ（例えば５Ｖ）が供給される。基準電位端子「Ｖｓ」には、図１に示した第２の信号ラインＯＵＴＢからスイッチＳＷ５の基準電位Ｖｓｓが供給される。基準電位端子「Ｖｓｕｂ」には、基準電位Ｖｓｓを後述する整流回路（基板電位形成回路）４３で整流した基板電位Ｖｓｕｂが供給される。出力端子「Ｖｏ」は、スイッチＳＷ５のゲート端子に接続され、スイッチＳＷ５を駆動する信号Ｖｇを出力する。電源端子「Ｖｃ」には、スイッチＳＷ５の基準電位Ｖｓｓを基準に＋１５〜２０Ｖの電源電圧Ｖｃｃを加算した電源電圧Ｖｃｃ１が供給される。
【００７６】
次に、プリドライブ回路３２−２の内部構成について説明する。図３に示すように、プリドライブ回路３２−２は、制御信号ＣＴＬ２と基準電圧Ｖｃｎｔを比較し、その比較結果を基に電源電圧Ｖｃｃ１および基板電位Ｖｓｕｂに応じてレベルシフトした信号ＶＬＳ２を出力する信号伝達回路４１と、伝達信号ＶＬＳ２を増幅する信号増幅回路４２とから構成される。
【００７７】
まず、信号伝達回路４１について説明する。信号伝達回路４１は、入力端子「ＶＩＮ＋」に接続される第１の入力線を備え、その第１の入力線には制御信号ＣＴＬ２が入力される。また、信号伝達回路４１は、入力端子「ＶＩＮ−」に接続される第２の入力線を備え、その第２の入力線には基準電圧Ｖｃｎｔが入力される。また、信号伝達回路４１は、電源端子「Ｖｄ」に接続される第１の電源線を備え、その第１の電源線には電源電圧Ｖｄｄが供給される。また、信号伝達回路４１は、基準電位端子「Ｖｓｕｂ」に接続される第１の基準電位線を備え、その第１の基準電位線には基板電位Ｖｓｕｂが供給される。また、信号伝達回路４１は、電源端子「Ｖｃ」に接続される第２の電源線を備え、その第２の電源線には電源電圧Ｖｃｃ１が供給される。また、信号伝達回路４１は、電源電圧Ｖｃｃ１で基準電位が基板電位Ｖｓｕｂにレベルシフトした制御信号ＣＴＬ２に応じた伝達信号ＶＬＳ２を出力する出力線を備える。
【００７８】
以上の構成により、信号伝達回路４１は、入力端子「ＶＩＮ＋」に入力されるＣＴＬ２と、入力端子「ＶＩＮ−」に入力される基準電圧Ｖｃｎｔとを比較し、ＣＴＬ２が基準電圧Ｖｃｎｔを超えた場合に、基準電位端子「Ｖｓｕｂ」に入力される基板電位Ｖｓｕｂに応じてレベルシフトした図４に示す伝達信号ＶＬＳ１を生成し、更に伝達信号ＶＬＳ１を電源電圧Ｖｃｃ１と基板電位Ｖｓｕｂに応じてレベルシフトした伝達信号ＶＬＳ２を出力線より出力する。
【００７９】
次に、信号増幅回路４２について説明する。信号増幅回路４２は、信号伝達回路４１の出力線に接続される入力線を備え、その入力線には伝達信号ＶＬＳ２が入力される。また、信号増幅回路４２は、電源端子「Ｖｃ」に接続される電源線を備え、その電源線には電源電圧Ｖｃｃ１が供給される。また、信号増幅回路４２は、基準電位端子「Ｖｓ」に接続される基準電位線を備え、その基準電位線には基準電位Ｖｓｓが供給される。また、信号増幅回路４２は、スイッチＳＷ５のゲート端子に接続される出力線を備え、その出力線から、信号伝達回路４１より入力された信号ＶＬＳ２を増幅した駆動信号Ｖｇを出力する。以上の構成により、信号増幅回路４２は、信号伝達回路４１が出力する伝達信号ＶＬＳ２を増幅して駆動信号ＶｇをスイッチＳＷ５のゲート端子へ出力する。
【００８０】
次に、整流回路４３について説明する。整流回路４３は、Ｖｓｓ供給線と接続される入力線を備え、その入力線には基準電位Ｖｓｓが供給される。また、整流回路４３は、基準電位端子「Ｖｓｕｂ」と接続される出力線を備え、その出力線から基板電位Ｖｓｕｂを供給する。以上に示したように、整流回路４３は、−Ｖｓ／２からＶｓ／２まで周期的に変化する基準電位Ｖｓｓを整流して、−Ｖｓ／２で一定の電位である基板電位Ｖｓｕｂを生成する。
尚、信号伝達回路４１の出力する伝達信号ＶＬＳ２の振幅が、スイッチＳＷ５を駆動するのに十分な振幅であれば、信号増幅回路４２を省いてもよい。
【００８１】
次に、プリドライブ回路３２−２の入出力信号例について説明する。入力端子「ＶＩＮ＋」に入力されるＣＴＬ２は、ＧＮＤ（０Ｖ）を基準電位とする矩形パルス信号（振幅は５Ｖ）である。また、入力端子「ＶＩＮ−」に入力される基準電圧Ｖｃｎｔは、ＧＮＤを基準電位として一定の電圧値２．５Ｖである。また、基準電位端子「Ｖｓｕｂ」に入力される基板電位Ｖｓｕｂは、基準電位Ｖｓｓの最低値である−Ｖｓ／２の電位で一定である。
【００８２】
尚、上述したように基準電位Ｖｓｓは、ＧＮＤ（０Ｖ）と−Ｖｓ／２（負電圧）とＶｓ／２（正電圧）の３値のいずれかの値をとる。また、基準電位Ｖｓｓは、３値のいずれかの値に周期的に変化する。以上により、プリドライブ回路３２−２は、入力される制御信号ＣＴＬ２に応じて、基準電位Ｖｓｓとなる駆動信号Ｖｇを出力する。これにより、図１に示した出力素子（スイッチＳＷ４、ＳＷ５）の出力が、図１７に示した波形になる。
【００８３】
また、プリドライブ回路３２−２は、ＣＴＬ２＝０Ｖが入力端子「ＶＩＮ＋」に入力されている間は、駆動信号Ｖｇは基準電位Ｖｓｓと同じ電位を出力する。また、ＣＴＬ２が入力端子「ＶＩＮ−」に入力される基準電圧Ｖｃｎｔを超える電圧値で、所定のパルス幅のパルスとして入力端子「ＶＩＮ＋」に入力された場合は、プリドライブ回路３２−２が出力する駆動信号Ｖｇは、基準電位Ｖｓｓの電位より電源電圧Ｖｃｃだけ高い電位であって、ＣＴＬ２と同じパルス幅のパルスとなる。
【００８４】
次に、上述したプリドライブ回路３２−２の具備する信号伝達回路４１の概略構成と、整流回路４３の回路構成例について説明する。
図４は、図３の信号伝達回路４１の概略構成を示すブロック図である。図４に示すように、信号伝達回路４１は、比較回路４１ａ、入力レベルシフト回路４１ｂ、出力レベルシフト回路４１ｃを具備する。比較回路４１ａの電源端子及び入力レベルシフト回路４１ｂの電源端子は、プリドライブ回路３２−２の電源端子「Ｖｄ」に接続され（第１の電源線）、電源電圧Ｖｄｄが供給される。また、比較回路４１ａの入力端子＋は、プリドライブ回路３２−２の入力端子「ＶＩＮ＋」に接続され（第１の入力線）、制御信号ＣＴＬ２が入力される。比較回路４１ａの入力端子−は、プリドライブ回路３２−２の入力端子「ＶＩＮ−」に接続され（第２の入力線）、制御信号ＣＴL２と比較するための基準電圧Ｖｃｎｔ（基準電圧信号）が入力される。
【００８５】
また、比較回路４１ａの基準電位端子及び入力レベルシフト回路４１ｂ及び出力レベルシフト回路４１ｃの基準電位端子は、プリドライブ回路３２−２の基準電位端子「Ｖｓｕｂ」に接続され（第１の基準電位線）、基板電位Ｖｓｕｂが供給される。また、比較回路４１ａの出力端子は、入力レベルシフト回路４１ｂの入力端子と接続され（出力線）、比較結果を示す信号を出力する。また、入力レベルシフト回路４１ｂの出力端子は、出力レベルシフト回路４１ｃの入力端子と接続され（出力線）、伝達信号ＶＬＳ１を出力する。また、出力レベルシフト回路４１ｃの電源端子は、プリドライブ回路３２−２の電源端子「Ｖｃ」に接続され（第２の電源線）、電源電圧Ｖｃｃ１が供給される。また、出力レベルシフト回路４１ｃの出力端子は、信号増幅回路４２の入力端子に接続され、伝達信号ＶＬＳ２を出力する。
【００８６】
以上の構成により、比較回路４１ａは、入力端子「ＶＩＮ＋」に入力されるＣＴＬ２と、入力端子「ＶＩＮ−」に入力される基準電圧Ｖｃｎｔとを比較し、ＣＴＬ２が基準電圧Ｖｃｎｔを超えた場合にＨレベルの信号を、ＣＴＬ２が基準電圧Ｖｃｎｔを超えていない場合にＬレベルの信号を出力する。次に、入力レベルシフト回路４１ｂは、比較回路４１ａの出力する信号を基に、基準電位端子「Ｖｓｕｂ」に入力される基板電位Ｖｓｕｂに応じてレベルシフトした伝達信号ＶＬＳ１を生成し出力する。次に、出力レベルシフト回路４１ｃは、入力レベルシフト回路４１ｂが出力する伝達信号ＶＬＳ１を、電源電圧Ｖｃｃ１と基板電位Ｖｓｕｂに応じてレベルシフトした伝達信号ＶＬＳ２を出力線より出力する。
【００８７】
次に、図４に示した整流回路４３の回路構成例について説明する。図４に示すように整流回路４３は、ダイオードＤｓｕｂとコンデンサＣｓｕｂを具備する。ダイオードＤｓｕｂのカソード端子にＶｓｓ供給線が接続され、基準電位Ｖｓｓが供給される。また、ダイオードＤｓｕｂのアノード端子にはコンデンサＣｓｕｂの一方の端子が接続される。また、コンデンサＣｓｕｂの他方の端子はＧＮＤに接続される。また、ダイオードＤｓｕｂとコンデンサＣｓｕｂの相互接続点は、プリドライブ回路３２−２の基準電位端子「Ｖｓｕｂ」に接続され、基板電位Ｖｓｕｂを出力する。
【００８８】
以上に示した構成により、整流回路４３は、−Ｖｓ／２からＶｓ／２まで周期的に変化する基準電位Ｖｓｓを整流して、ほぼ−Ｖｓ／２で一定の電位である基板電位Ｖｓｕｂを生成する。例えば初期状態で、コンデンサＣｓｕｂの電位がＧＮＤ（０Ｖ）であった場合に、ダイオードＤｓｕｂは、基準電位Ｖｓｓの０〜Ｖｓ／２までの電位の変化をコンデンサＣｓｕｂへ通さず、０〜−Ｖｓ／２までの電位の変化をコンデンサＣｓｕｂへ供給し、コンデンサＣｓｕｂの電位が−Ｖｓ／２になると、ダイオードＤｓｕｂに電流が流れなくなる。これにより、コンデンサＣｓｕｂには、−Ｖｓ／２の電位に応じた電荷が蓄積され、整流回路４３は、電圧−Ｖｓ／２で一定の基盤電圧Ｖｓｕｂを出力する。
【００８９】
以上に示すように、信号伝達回路４１は、比較回路４１ａと、入力レベルシフト回路４１ｂと、出力レベルシフト回路４１ｃとを具備することで、基準電位がＧＮＤである制御信号ＣＴＬ２の変化に応じて、電源電圧Ｖｃｃ１と基板電位Ｖｓｕｂにレベルシフトした伝達信号ＶＬＳ２を生成し出力することができる。また、信号増幅回路４２および出力素子であるスイッチＳＷ５の構成は図３に示した構成と同様である。これにより、信号増幅回路４２は、信号伝達回路４１が出力する伝達信号ＶＬＳ２を基に、スイッチＳＷ５を駆動可能な振幅まで増幅した駆動信号Ｖｇを出力する。次に、スイッチＳＷ５は、駆動信号Ｖｇに応じてオン／オフすることでドレイン端子に接続された出力ラインＯＵＴＣへ負荷２０に印加する電圧を出力する。
【００９０】
次に、上述したプリドライブ回路３２−２の回路構成例について図を用いて説明する。
図５は、図４に示したプリドライブ回路３２−２の回路構成を示す図である。まず、信号伝達回路４１の具備する比較回路４１ａ、入力レベルシフト回路４１ｂ、出力レベルシフト回路４１ｃの回路構成について説明する。図５に示すように比較回路４１ａは、ｐｎｐトランジスタＱ１とｐｎｐトランジスタＱ２とから構成される。ｐｎｐトランジスタＱ１のベース端子は、制御信号ＣＴＬ２を入力する入力端子「ＶＩＮ＋」に接続される。また、ｐｎｐトランジスタＱ１のエミッタ端子は、電源端子「Ｖｄ」に抵抗Ｒ１を介して接続され、電源電圧Ｖｄｄが供給される。また、ｐｎｐトランジスタＱ１のコレクタ端子は、基準電位端子「Ｖｓｕｂ」と接続され、基板電位Ｖｓｕｂが供給される。
【００９１】
また、ｐｎｐトランジスタＱ２のベース端子は、基準電圧Ｖｃｎｔを入力する入力端子「ＶＩＮ−」に接続される。また、ｐｎｐトランジスタＱ２のエミッタ端子は、ｐｎｐトランジスタＱ１のエミッタ端子と抵抗Ｒ１との相互接続点に接続され、電源電圧Ｖｄｄが供給される。また、ｐｎｐトランジスタＱ２のコレクタ端子は、ｎｐｎトランジスタＱ３のコレクタ端子に接続される。
【００９２】
また、図５に示すように入力レベルシフト回路４１ｂは、ｐｎｐトランジスタＱ２とｎｐｎトランジスタＱ３と抵抗Ｒ１、Ｒ２から構成される。尚、入力レベルシフト回路４１ｂと比較回路４１ａは、ｐｎｐトランジスタＱ２を共有している。ここで、ｐｎｐトランジスタＱ２と抵抗Ｒ１は上述した接続関係であり、ｎｐｎトランジスタＱ３のベース端子は、ｎｐｎトランジスタＱ４のベース端子と接続される。また、ｐｎｐトランジスタＱ２のコレクタ端子とｎｐｎトランジスタＱ３のコレクタ端子の相互接続点は、ｎｐｎトランジスタＱ３のベース端子とｎｐｎトランジスタＱ４のベース端子の相互接続点に接続される。これにより、入力レベルシフト回路４１ｂは、伝達信号ＶＬＳ１を出力する。ｎｐｎトランジスタＱ３のエミッタ端子は、抵抗Ｒ２を介して基準電位端子「Ｖｓｕｂ」と接続され、基板電位Ｖｓｕｂが供給される。
【００９３】
また、図５に示すように出力レベルシフト回路４１ｃは、ｎｐｎトランジスタＱ４とｐｎｐトランジスタＱ５と抵抗Ｒ３、Ｒ４から構成される。ここで、ｎｐｎトランジスタＱ４のエミッタ端子は、抵抗Ｒ３を介して基準電位端子「Ｖｓｕｂ」と接続され、基板電位Ｖｓｕｂが供給される。また、ｎｐｎトランジスタＱ４のコレクタ端子は、ｐｎｐトランジスタＱ５のコレクタ端子に接続される。また、ｐｎｐトランジスタＱ５のベース端子は、ｐｎｐトランジスタＱ６のベース端子と接続される。また、ｎｐｎトランジスタＱ４のコレクタ端子とｐｎｐトランジスタＱ５のコレクタ端子の相互接続点は、ｐｎｐトランジスタＱ５のベース端子とｐｎｐトランジスタＱ６のベース端子の相互接続点に接続される。これにより、出力レベルシフト回路４１ｃは、伝達信号ＶＬＳ２を出力する。また、ｐｎｐトランジスタＱ５のエミッタ端子は、抵抗Ｒ４を介して電源端子「Ｖｃ」と接続され、電源電圧Ｖｃｃ１が供給される。
【００９４】
次に、信号増幅回路４２の回路構成について説明する。図５に示すように信号増幅回路４２は、抵抗Ｒ５、Ｒ６と、ｐｎｐトランジスタＱ６と、インバータＩＮＶと、ｎチャネルＭＯＳＦＥＴ・Ｑ７と、ｎチャネルＭＯＳＦＥＴ・Ｑ８とを具備する。ｐｎｐトランジスタＱ６のエミッタ端子は、抵抗Ｒ５を介して電源端子「Ｖｃ」と接続され、電源電圧Ｖｃｃ１が供給される。ｐｎｐトランジスタＱ６のコレクタ端子は、抵抗Ｒ６を介して基準電位端子「Ｖｓ」に接続され、基準電位Ｖｓｓが供給される。また、ｐｎｐトランジスタＱ６のコレクタ端子と抵抗Ｒ６の相互接続点は、インバータＩＮＶの入力端子およびｎチャネルＭＯＳＦＥＴ・Ｑ７のゲート端子と接続される。
【００９５】
また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のドレイン端子は、電源端子「Ｖｃ」と接続され、電源電圧Ｖｃｃ１が供給される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のソース端子は、ｎチャネルＭＯＳＦＥＴ・Ｑ８のドレイン端子と接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ８のゲート端子は、インバータＩＮＶの出力端子と接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ８のソース端子は、準電位端子「Ｖｓ」に接続され、基準電位Ｖｓｓが供給される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のソース端子とｎチャネルＭＯＳＦＥＴ・Ｑ８のドレイン端子の相互接続点は、出力端子「Ｖｏ」と接続され、スイッチＳＷ５を駆動する信号Ｖｇを出力する。以上に示した構成により、信号伝達回路４１が出力する伝達信号ＶＬＳ２を増幅して駆動信号ＶｇをスイッチＳＷ５のゲート端子へ出力する。
【００９６】
次に、上述したプリドライブ回路３２−２の動作を説明する。
図６は、図５に示したプリドライブ回路３２−２への入力信号例と出力信号例を示す図である。図６に示すように、基準電位がＧＮＤである制御信号ＣＴＬ２として、パルスＶＡとパルスＶＢ（振幅は３〜５Ｖ）が、プリドライブ回路３２−２の入力端子「ＶＩＮ＋」へ供給され、基準電位ＶｓｓがＧＮＤ（０Ｖ）から−Ｖｓ／２（−８０Ｖ）またはＶｓ／２（８０Ｖ）まで変化してプリドライブ回路３２−２の基準電位端子「Ｖｓ」へ供給される場合について、プリドライブ回路３２−２の動作を以下に説明する。
【００９７】
ここで、基準電位Ｖｓｓが図５に示す変化を行う目的を説明する。上述した図１に示した表示装置において、維持放電期間に、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行う必要がある。このため、負荷２０の共通電極Ｘに対して正の電圧＋Ｖｓ／２と負の電圧−Ｖｓ／２とを交互に印加する。すなわち、出力素子であるスイッチＳＷ５の基準電位Ｖｓｓを−Ｖｓ／２からＶｓ／２まで変化させる。一方、負荷２０の走査電極Ｙに対しても、正の電圧＋Ｖｓ／２と負の電圧−Ｖｓ／２とを交互に印加するよう、出力素子のスイッチＳＷ５’やスキャンドライバ２２の基準電位を−Ｖｓ／２〜Ｖｓ／２まで変化させる。
【００９８】
このとき、スイッチＳＷ５およびスイッチＳＷ５’それぞれに印加する基準電位Ｖｓｓは、互いに位相が反転するように印加する。つまり、スイッチＳＷ５に正の基準電位（Ｖｓ／２）が印加されているときには、スイッチＳＷ５’には負の基準電位（−Ｖｓ／２）を印加するようにする。これにより、スイッチＳＷ５およびスイッチＳＷ５’の出力は、共通電極Ｘと走査電極Ｙ間の電位差を、共通電極Ｘと走査電極Ｙ間での維持放電が可能な電位差にすることができる。以上の目的により基準電位Ｖｓｓが図６のタイミングで変化させられる。
【００９９】
次に、ＣＴＬ２及びＶｓｓの変化に応じたプリドライブ回路３２−２の動作について、図４または図５の回路図中に示した信号Ｖｓｕｂ、ＶＬＳ１、ＶＬＳ２、Ｑ６Ｖ、Ｖｇの変化を時刻ｔ１〜ｔ７の順に図６を用いて説明する。尚、以下の説明において特に図４と記述しない限り図５に示した回路であるとする。
【０１００】
まず、時刻ｔ１でＶｓｓ＝０Ｖの時は、図４に示した整流回路４３の出力のＶｓｕｂ＝０Ｖであり、図４に示したコンデンサＣｏによりＶｃｃ１＝Ｖｃｃである。また、時刻ｔ１で制御信号ＣＴＬ２＝０Ｖなので、ｐｎｐトランジスタＱ１はオンしており、ｐｎｐトランジスタＱ２はオフしている。これにより、ｎｐｎトランジスタＱ３はオフであり、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１＝０Ｖである。これにより、ｎｐｎトランジスタＱ４はオフであり、ｐｎｐトランジスタＱ５もオフである。これにより、信号伝達回路４１の出力する伝達信号ＶＬＳ２≒Ｖｃｃ１＝Ｖｃｃとなる。
【０１０１】
また、伝達信号ＶＬＳ２≒ＶｃｃなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、信号増幅回路４２の出力信号Ｖｇ＝０Ｖとなる。
【０１０２】
次に、時刻ｔ２でＶｓｓ＝−Ｖｓ／２に変化した時は、整流回路４３のコンデンサＣｓｕｂには電圧が−Ｖｓ／２となる電荷が充電され、Ｖｓｕｂ≒−Ｖｓ／２となる。また、Ｖｃｃ１＝Ｖｃｃ−Ｖｓ／２となる。また、時刻ｔ２で制御信号ＣＴＬ２＝０Ｖのままなので、ｐｎｐトランジスタＱ１はオンのままで、ｐｎｐトランジスタＱ２もオフのままである。また、ｎｐｎトランジスタＱ３は、Ｖｓｕｂ≒−Ｖｓ／２となったことにより、ベース端子とエミッタ端子に電位差が生じて一時的にオンする。そして、ｎｐｎトランジスタＱ３のベース端子の電圧がＶｓｕｂと同じ電圧になると、ｎｐｎトランジスタＱ３はオフする。これにより、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１はＶｓｕｂと同じ電圧となる。同様に、ｎｐｎトランジスタＱ４は一時的にオンして、ｎｐｎトランジスタＱ４のコレクタ端子をＶｓｕｂとほぼ同じ電圧にして、ｎｐｎトランジスタＱ３と同時にオフする。
【０１０３】
次に、ｐｎｐトランジスタＱ５のベース端子の電位がＶｓｕｂ≒−Ｖｓ／２となり、ｐｎｐトランジスタＱ５のエミッタ端子の電位Ｖｃｃ１＝Ｖｃｃ−Ｖｓ／２との電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃｃ１＝Ｖｃｃ−Ｖｓ／２になった時点でオフする。これにより、信号伝達回路４１の出力する伝達信号ＶＬＳ２≒Ｖｃｃ−Ｖｓ／２となる。次に、伝達信号ＶＬＳ２≒Ｖｃｃ−Ｖｓ／２なのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位−Ｖｓ／２である。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、信号増幅回路４２の出力信号Ｖｇ＝−Ｖｓ／２となる。
【０１０４】
次に、時刻ｔ３で、ＣＴＬ２がパルスＶＡにより立ち上がると、比較回路４１ａにおいて、入力端子「ＶＩＮ−」に入力される定電圧Ｖｃｎｔを超える電圧値のパルスＶＡにより、ｐｎｐトランジスタＱ１はオフし、ｐｎｐトランジスタＱ２はオンする。これにより、ｎｐｎトランジスタＱ３はオンし、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１の電圧値は、Ｖｓｕｂ〜Ｖｄｄ間の電圧値であってＲ２にかかる電圧値に変化し、図６に示すパルスＶＡ１（立ち上がり信号）を形成する。
【０１０５】
次に、ｎｐｎトランジスタＱ３のオンにより、ｎｐｎトランジスタＱ４がオンし、これによりｐｎｐトランジスタＱ５もオンする。以上により、信号伝達回路４１が出力する伝達信号ＶＬＳ２は、Ｖｓｕｂ〜Ｖｃｃ１（−Ｖｓ／２〜Ｖｃｃ−Ｖｓ／２）間の電圧値であってＲ３にかかる電圧値に変化し、図６に示すパルスＶＡ２（立下り信号）を出力する。次に、ｐｎｐトランジスタＱ５がオンすることでｐｎｐトランジスタＱ６もオンする。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｕｂ〜Ｖｃｃ１（−Ｖｓ／２〜Ｖｃｃ−Ｖｓ／２）間の電圧値であって、抵抗Ｒ５と抵抗Ｒ６により分圧された電圧値へ変化し、図６に示すパルスＶＡ３を形成する。
【０１０６】
以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオンし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオフするので、信号増幅回路４２の出力信号Ｖｇ＝Ｖｃｃ−Ｖｓ／２に変化し、図６に示すパルスＶ４を形成する。尚、図６に示すパルスＶＡが終了する（ＣＴＬ２が０Ｖになる）と各パルスＶＡ１〜４も終了し、プリドライブ回路３２−２は、上述したｔ２〜ｔ３の間の状態に戻る。
【０１０７】
次に、時刻ｔ４で、Ｖｓｓ＝０Ｖに戻った時は、図４の整流回路４３において、ダイオードＤｓｕｂの働きによりコンデンサＣｓｕｂの電圧は、−Ｖｓ／２に維持されたままであり、Ｖｓｕｂ≒−Ｖｓ／２を維持する。また、時刻ｔ４でＶｃｃ１＝Ｖｃｃとなる。また、時刻ｔ４で制御信号ＣＴＬ２＝０Ｖのままなので、ｐｎｐトランジスタＱ１はオンのままで、ｐｎｐトランジスタＱ２もオフのままである。また、ｎｐｎトランジスタＱ３もオフのままである。これにより、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１の電圧値は、Ｖｓｕｂ≒−Ｖｓ／２のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１０８】
次に、ｐｎｐトランジスタＱ５は、エミッタ端子にかかる電位Ｖｃｃ１＝Ｖｃｃとベース端子にかかる電位Ｖｃｃ−Ｖｓ／２との電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃｃ１＝Ｖｃｃになった時点でオフする。これにより、信号伝達回路４１の出力する伝達信号ＶＬＳ２≒Ｖｃｃとなる。次に、伝達信号ＶＬＳ２≒ＶｃｃなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、信号増幅回路４２の出力信号Ｖｇ＝０Ｖとなる。
【０１０９】
次に、時刻ｔ５で、基準電位ＶｓｓがＶｓ／２に上昇した時は、図４の整流回路４３において、ダイオードＤｓｕｂの働きによりコンデンサＣｓｕｂの電圧は、−Ｖｓ／２に維持されたままであり、Ｖｓｕｂ≒−Ｖｓ／２を維持する。また、時刻ｔ５でＶｃｃ１＝Ｖｃｃ＋Ｖｓ／２となる。また、時刻ｔ５で制御信号ＣＴＬ２＝０Ｖのままなので、ｐｎｐトランジスタＱ１はオンのままで、ｐｎｐトランジスタＱ２もオフのままである。また、ｎｐｎトランジスタＱ３もオフのままである。これにより、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１の電圧値は、Ｖｓｕｂ≒−Ｖｓ／２のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１１０】
次に、ｐｎｐトランジスタＱ５は、エミッタ端子にかかる電位Ｖｃｃ１＝Ｖｃｃ＋Ｖｓ／２とベース端子にかかる電位Ｖｃｃの電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃｃ１＝Ｖｃｃ＋Ｖｓ／２になった時点でオフする。これにより、信号伝達回路４１の出力する伝達信号ＶＬＳ２≒Ｖｃｃ＋Ｖｓ／２となる。次に、伝達信号ＶＬＳ２≒Ｖｃｃ＋Ｖｓ／２なのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位＋Ｖｓ／２である。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、信号増幅回路４２の出力信号Ｖｇ＝＋Ｖｓ／２となる。
【０１１１】
次に、時刻ｔ６で、ＣＴＬ２がパルスＶＢにより立ち上がると、比較回路４１ａにおいて、入力端子「ＶＩＮ−」に入力される定電圧Ｖｃｎｔを超える電圧値のパルスＶＢにより、ｐｎｐトランジスタＱ１はオフし、ｐｎｐトランジスタＱ２はオンする。これにより、ｎｐｎトランジスタＱ３はオンし、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１の電圧値は、Ｖｓｕｂ〜Ｖｄｄ間の電圧値であってＲ２にかかる電圧値に変化し、図６に示すパルスＶＢ１（立ち上がり信号）を形成する。
【０１１２】
次に、ｎｐｎトランジスタＱ３のオンにより、ｎｐｎトランジスタＱ４がオンし、これによりｐｎｐトランジスタＱ５もオンする。以上により、信号伝達回路４１が出力する伝達信号ＶＬＳ２は、Ｖｓｕｂ〜Ｖｃｃ１（−Ｖｓ／２〜Ｖｃｃ＋Ｖｓ／２）間の電圧値であってＲ３にかかる電圧値に変化し、図６に示すパルスＶＢ２（立下り信号）を形成する。次に、ｐｎｐトランジスタＱ５がオンすることでｐｎｐトランジスタＱ６もオンする。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｕｂ〜Ｖｃｃ１（＋Ｖｓ／２〜Ｖｃｃ＋Ｖｓ／２）間の電圧値であって、抵抗Ｒ５と抵抗Ｒ６により分圧された電圧値へ変化し、図６に示すパルスＶＢ３を形成する。
【０１１３】
以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオンし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオフするので、信号増幅回路４２の出力信号Ｖｇ＝Ｖｃｃ＋Ｖｓ／２に変化し、図６に示すパルスＶＢ４を形成する。尚、図６に示すパルスＶＢが終了する（ＣＴＬ２が０Ｖになる）と各パルスＶＢ１〜４も終了し、プリドライブ回路３２−２は、上述したｔ５〜ｔ６の間の状態に戻る。
【０１１４】
次に、時刻ｔ７で、Ｖｓｓ＝０Ｖに戻った時は、図４の整流回路４３において、ダイオードＤｓｕｂの働きによりコンデンサＣｓｕｂの電圧は、−Ｖｓ／２に維持されたままであり、Ｖｓｕｂ≒−Ｖｓ／２を維持する。また、時刻ｔ７でＶｃｃ１＝Ｖｃｃとなる。また、時刻ｔ７で制御信号ＣＴＬ２＝０Ｖのままなので、ｐｎｐトランジスタＱ１はオンのままで、ｐｎｐトランジスタＱ２もオフのままである。また、ｎｐｎトランジスタＱ３もオフのままである。これにより、入力レベルシフト回路４１ｂの出力する伝達信号ＶＬＳ１の電圧値は、Ｖｓｕｂ≒−Ｖｓ／２のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１１５】
次に、ｐｎｐトランジスタＱ５は、ベース端子の電位がほぼＶｃｃ＋Ｖｓ／２であるのでオフのままである。これにより、信号伝達回路４１の出力する伝達信号ＶＬＳ２≒Ｖｃｃ＋Ｖｓ／２のままなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、信号増幅回路４２の出力信号Ｖｇ＝０Ｖとなる。
【０１１６】
以上に説明したように、図１に示した表示装置において、本発明の実施形態であるプリドライブ回路を用いることにより、駆動制御回路３１から入力される入力信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４の基準電位ＧＮＤと、出力素子のスイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’を駆動する際の基準電位ＯＵＴＢ，ＯＵＴＢ’とが異なる電位であって、更に基準電位ＯＵＴＢ、ＯＵＴＢ’が負の電圧値となる場合でも、基準電位を基板電位として供給する基板とトランジスタとの間に生じる寄生ダイオードに過電流が流れるのを防ぎ、安定に動作することができる。
【０１１７】
図７は、プリドライブ回路３２−２の他の構成例を示すブロック図である。
図７に示すプリドライブ回路３２−２は、上記図３に示したプリドライブ回路３２−２に時定数回路５１と定電圧回路５２をさらに設けたものである。
【０１１８】
図７において、時定数回路５１および定電圧回路５２は、駆動制御回路３１から供給される制御信号がプリドライブ回路３２−２を介して出力素子に供給される際の位相の遅延を各プリドライブ回路３２−１〜３２−４間で調整するための回路である。尚、プリドライブ回路３２−１、３、４は、プリドライブ回路３２−２と同様の回路構成である。
【０１１９】
すなわち、駆動制御回路３１から供給される制御信号が、信号伝達回路４１により基準電位が変換されたり、信号増幅回路４２により増幅されたりする際に、上記信号伝達回路４１および信号増幅回路４２を構成する素子のばらつきにより、プリドライブ回路３２−１〜３２−４から出力される信号には位相のばらつきが発生する。
上記時定数回路５１および定電圧回路５２は、この信号伝達回路４１および信号増幅回路４２により発生した位相のばらつきを各プリドライブ回路３２−１〜３２−４の間で調整し、位相をあわせて各出力素子に制御信号を供給する。
【０１２０】
図７に示すように、時定数回路５１は、コンデンサＣｄと抵抗Ｒｄより構成することができる。時定数回路５１において、抵抗Ｒｄは、駆動制御回路３１からの出力信号ＣＴＬ２を入力端子「ＶＩＮ＋」に入力するための信号線に直列に挿入する。コンデンサＣｄの一方の端子は、抵抗Ｒｄと入力端子「ＶＩＮ＋」の相互接続点に接続される。また、コンデンサＣｄの他方の端子は、グランドに接続される。以上の構成により、プリドライブ回路３２−２に入力される制御信号ＣＴＬ２は、コンデンサＣｄの容量値や抵抗Ｒｄの抵抗値を調整することで位相の遅延を調整することができる。
【０１２１】
また、定電圧回路５２は、一定の電圧を出力する回路であって、その電圧値を調整可能な回路である。定電圧回路５２の出力電圧Ｖｃｎｔは、入力端子「ＶＩＮ−」へ供給される。これにより、時定数回路５１により緩やかに立ち上がるＣＴＬ２信号の任意の電圧値を、比較するＶｃｎｔの電圧値とすることができる。すなわち、比較回路４１ａの出力が切り換わるタイミングを調整することができ、プリドライブ回路３２−２の出力タイミングを調整することができる。尚、時定数回路５１および定電圧回路５２の基準電位は制御信号と同じＧＮＤ（０Ｖ）である。
【０１２２】
図８（ａ）は、図７に示した時定数回路５１の替わりにランプ波形成回路５３を設けた場合の構成例を示す図である。図８（ｂ）に示すようにランプ波形成回路５３は、矩形波が入力されると、ランプ波を形成して出力する回路である。これにより、時間に比例して増加するランプ波の任意の電圧値を、比較基準となる電圧値Ｖｃｎｔと設定することで、プリドライブ回路３２−２における遅延時間の調整を電圧値Ｖｃｎｔにより調整することができる。
【０１２３】
ここで、図８（ａ）に示したランプ波形成回路５３の回路構成について説明する。ランプ波形成回路５３は、インバータＩＮＶ５と、ｐｎｐトランジスタＴｒｄ１と、ｎｐｎトランジスタＴｒｄ２と、抵抗Ｒｄ５、Ｒｄ６、Ｒｄ７と、コンデンサＣｄ１より構成される。また、ランプ波形成回路５３は、駆動制御回路３１が出力する制御信号ＣＴＬ２が入力される入力端子ＩＮと、ランプ波を出力する出力端子ＯＵＴを具備する。
【０１２４】
ｎｐｎトランジスタＴｒｄ２のベース端子は、インバータＩＮＶ５を介して入力端子ＩＮと接続され、制御信号ＣＴＬ２が反転して入力される。ｎｐｎトランジスタＴｒｄ２のエミッタ端子はＧＮＤに接続される。ｎｐｎトランジスタＴｒｄ２のコレクタ端子は、ｐｎｐトランジスタＴｒｄ１のエミッタ端子と接続され、ｐｎｐトランジスタＴｒｄ１がエミッタ端子から出力する出力信号が入力される。ｐｎｐトランジスタＴｒｄ１のコレクタ端子は、抵抗Ｒｄ６を介して電源電圧Ｖｄｄを供給する電源端子に接続される。抵抗Ｒｄ５と抵抗Ｒｄ７は電源端子とＧＮＤの間に直列に接続され、電源電圧Ｖｄｄを分圧する。
【０１２５】
ｐｎｐトランジスタＴｒｄ１のベース端子は、抵抗Ｒｄ５と抵抗Ｒｄ７の相互接続点と接続され、電源電圧Ｖｄｄを分圧した電圧が供給される。また、ｎｐｎトランジスタＴｒｄ２のコレクタ端子とｐｎｐトランジスタＴｒｄ１のエミッタ端子との相互接続点は出力端子ＯＵＴおよびコンデンサＣｄ１の一方の端子が接続される。また、コンデンサＣｄ１の他方の端子は、ＧＮＤに接続される。
【０１２６】
以上の構成により、ランプ波形成回路５３は、ＣＴＬ２の立ち上がりに伴って、徐々に電圧が上昇するランプ波形を出力する。以下に、ランプ波形成回路５３の動作について説明する。まず、ＣＴＬ２が立ち上がった場合に、インバータＩＮＶ５の出力は立ち下がる。これにより、ｎｐｎトランジスタＴｒｄ２がオフし、ｐｎｐトランジスタＴｒｄ１の出力をコンデンサＣｄ１が電荷として蓄積し始める。これにより、コンデンサＣｄ１に生じる電圧が徐々に上昇し、その電圧値は出力端子ＯＵＴよりランプ波電圧として出力される。
【０１２７】
このようにプリドライブ回路３２−２の入力側に時定数回路５１またはランプ波形成回路５３と定電圧回路５２を設けることで、信号伝達回路４１および信号増幅回路４２を構成する素子等のばらつきによる位相の遅延を調整することができ、出力素子の動作の安定化を図ることができる。尚、時定数回路５１およびランプ波形成回路５３の回路構成は、上述した限りではなく、同様の機能を有する他の構成の回路を用いてもよい。
【０１２８】
次に、第１の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例について説明する。
図９は、第１の実施形態によるプリドライブ回路を具備する交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。図９に示す駆動装置は、上記図１６に示した駆動装置に対して、本実施形態によるプリドライブ回路を設けたものである。なお、この図９において、図１６に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。
【０１２９】
図９において、３２−１〜３２−８はプリドライブ回路であり、駆動制御回路３１’からそれぞれ供給される制御信号を、スイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。すなわち、図１に示したプリドライブ回路と同様の機能を有し、駆動制御回路３１’からそれぞれ供給される制御信号の基準電位を、駆動制御回路３１’の基準電位がＧＮＤから出力素子の基準電位Ｖｓｓに変換して出力素子に供給する。
この図９に示す駆動装置においては、スイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４の基準電位が駆動動作において変化するので、プリドライブ回路３２−１〜３２−８をそれぞれ設けている。
【０１３０】
このように、駆動動作において基準電位が変化するスイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに対してプリドライブ回路３２−１〜３２−８を設けることで、基準電位にあった制御信号がスイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに供給されるので、各出力素子を安定して動作させることができる。
なお、図９に示すプリドライブ回路３２−１〜３２−８には、上述した何れのプリドライブ回路を用いることができる。
【０１３１】
以上、詳しく説明したように本実施形態によれば、プリドライブ回路内の信号伝達回路４１により、駆動制御回路３１’から供給される制御信号の基準電位がＧＮＤを出力素子（スイッチＳＷ４、ＳＷ５、ＳＷ４、ＳＷ５、トランジスタＴｒ１〜Ｔｒ４等）の基準電位Ｖｓｓに変換し、信号増幅回路４２にて増幅した後、出力素子に供給する。
【０１３２】
これにより、駆動制御回路３１’および制御信号の基準電位と出力素子の基準電位が異なっていたとしても、基準電位を絶縁して制御信号を出力素子に伝達することができるので、出力素子の基準電位が負電圧に変化したとしても、その影響が駆動制御回路３１’に及ぶことを防止することができる。したがって、プラズマディスプレイ装置を安定して駆動させることができ、プラズマディスプレイ装置の信頼性を向上させることができる。
【０１３３】
また、例えば、プリドライブ回路内に位相調整回路４９を設けるようにした場合には、制御信号を出力素子の基準電位に変換する際に、信号伝達回路４１、信号増幅回路４２等により発生する位相の遅延を調整することができるので、各出力素子の動作タイミングを同期させることができ、プラズマディスプレイ装置を安定して駆動することができる。
【０１３４】
（第２の実施形態）
次に、図１に示したプリドライブ回路３２−１およびプリドライブ回路３２−２を合わせた機能を有する第２の実施形態であるプリドライブ回路３２ａの概略構成について図を用いて説明する。また、プリドライブ回路３２ａは、スイッチＳＷ４およびスイッチＳＷ５が同時にオンすることを防止する同時オン防止機能も更に有する。
図１０は、図１に示したプリドライブ回路３２−１およびプリドライブ回路３２−２を合わせた機能を有する第２の実施形態であるプリドライブ回路３２ａの概略構成を示す図である。
【０１３５】
まず、プリドライブ回路３２ａの具備する端子について説明する。図１０において、プリドライブ回路３２ａは、入力端子「ＶＩＮ１＋」、「ＶＩＮ１−」、「ＶＩＮ２＋」、「ＶＩＮ２−」および出力端子「Ｖｏ１」、「Ｖｏ２」と、電源端子「Ｖｄ」、「Ｖｃ１」、「Ｖｃ２」と、基準電位端子「Ｖｓｕｂ」、「Ｖｓ１」、「Ｖｓ２」と、コントロール信号端子「ＣＯＮＴ」を備える。入力端子「ＶＩＮ１＋」には、図１に示した駆動制御回路３１より制御信号ＣＴＬ１を入力する。入力端子「ＶＩＮ２＋」には、駆動制御回路３１より制御信号ＣＴＬ２を入力する。入力端子「ＶＩＮ１−」、「ＶＩＮ２−」には、制御信号ＣＴＬ１、２と比較する基準となる基準電圧Ｖｃｎｔ１、Ｖｃｎｔ２を入力する。尚、本実施形態においては、制御信号ＣＴＬ１、２の振幅はＧＮＤ（０Ｖ）から５Ｖである。
【０１３６】
電源端子「Ｖｄ」、には制御信号ＣＴＬ１、２の振幅に応じた電源電圧Ｖｄｄ（例えば５Ｖ）が供給される。基準電位端子「Ｖｓ１」には、図１に示した第２の信号ラインＯＵＴＡからスイッチＳＷ４の基準電位Ｖｓｓ１が供給される。基準電位端子「Ｖｓ２」には、図１に示した第２の信号ラインＯＵＴＢからスイッチＳＷ５の基準電位Ｖｓｓ２が供給される。基準電位端子「Ｖｓｕｂ」には、基準電位Ｖｓｓ１およびＶｓｓ２における最低電位で整流した基板電位Ｖｓｕｂが供給される。
【０１３７】
出力端子「Ｖｏ１」は、スイッチＳＷ４を駆動する信号Ｖｇ１を出力する。出力端子「Ｖｏ２」は、スイッチＳＷ５を駆動する信号Ｖｇ２を出力する。電源端子「Ｖｃ１」には、スイッチＳＷ４の基準電位Ｖｓｓ１を基準に＋１５〜２０Ｖの電源電圧Ｖｃｃを加算した電源電圧Ｖｃｃ１が供給される。また、電源端子「Ｖｃ２」には、スイッチＳＷ５の基準電位Ｖｓｓ２を基準に＋１５〜２０Ｖの電源電圧Ｖｃｃを加算した電源電圧Ｖｃｃ２が供給される。また、コントロール信号端子「ＣＯＮＴ」には、駆動制御回路３１から同時オン防止のためのコントロール信号（Ｈ（ハイ）：同時オン防止回路４４を活性化、Ｌ（ロー）：同時オン防止回路４４を停止）が入力される。
【０１３８】
ここで、同時オン防止回路４４について説明する。図１０に示すように、同時オン防止回路４４は、２つの入力端子Ｉ１、Ｉ２と、２つの出力端子Ｏ１、Ｏ２を具備する。そして、同時オン防止回路４４は、入力端子Ｉ１およびＩ２に入力される２つの入力信号が同時にオン（Ｈレベル）していない場合には、その入力信号をそのまま出力端子Ｏ１，Ｏ２より出力する。しかし、同時オン防止回路４４は、入力端子Ｉ１およびＩ２に入力される２つの入力信号が同時にオンしている場合には、出力端子Ｏ１，Ｏ２よりＬレベルの信号を出力する。
【０１３９】
図１１は、同時オン防止回路４４の動作を示す入出力信号例である。図１１に示すように、入力端子Ｉ１に入力される信号がＨレベルの期間であって、入力端子Ｉ２に入力される信号が通常はＬレベルであるはずの期間にノイズパルスＡが生じた場合には、同時オン防止回路４４の出力端子Ｏ１、Ｏ２共に、Ｌレベルの出力となる。以上に示したように、同時オン防止回路４４は、入力端子Ｉ１およびＩ２に入力される信号が同時にＨレベルになっても、出力端子Ｏ１およびＯ２から、同時にＨレベルの信号が出力されることを防ぐ。この同時オン防止回路４４を設ける目的は、プリドライブ回路３２ａが駆動するスイッチＳＷ４およびスイッチＳＷ５が同時にオンしないようにするためである。
【０１４０】
次に、プリドライブ回路３２ａの内部構成について説明する。図１０に示すように、プリドライブ回路３２ａは、比較回路（第1の比較回路）４１ａ１、比較回路４１ａ２（第２の比較回路）、第１の入力レベルシフト回路４１ｂ１、第２の入力レベルシフト回路４１ｂ２、第１の出力レベルシフト回路４１ｃ１、第２の出力レベルシフト回路４１ｃ２、信号増幅回路（第1の信号増幅回路）４２ａ、信号増幅回路（第２の信号増幅回路）４２ｂ、同時オン防止回路（同時活性化防止回路）４４を具備する。また、比較回路４１ａ１及び比較回路４１ａ２の電源端子と第１の入力レベルシフト回路４１ｂ１及び第２の入力レベルシフト回路４１ｂ２の電源端子は、プリドライブ回路３２ａの電源端子「Ｖｄ」に接続され、電源電圧Ｖｄｄが供給される。
【０１４１】
また、比較回路４１ａ１の入力端子＋は、プリドライブ回路３２ａの入力端子「ＶＩＮ１＋」に接続され、制御信号ＣＴＬ１が入力される。また、比較回路４１ａ１の入力端子−は、プリドライブ回路３２ａの入力端子「ＶＩＮ１−」に接続され、基準電圧Ｖｃｎｔ１が入力される。また、比較回路４１ａ２の入力端子＋は、プリドライブ回路３２ａの入力端子「ＶＩＮ２＋」に接続され、制御信号ＣＴＬ２が入力される。また、比較回路４１ａ２の入力端子−は、プリドライブ回路３２ａの入力端子「ＶＩＮ２−」に接続され、基準電圧Ｖｃｎｔ２が入力される。
【０１４２】
また、比較回路４１ａ１の出力端子は、第１の入力レベルシフト回路４１ｂ１の入力端子と接続され、比較結果を示す信号を出力する。また、第１の入力レベルシフト回路４１ｂ１の出力端子は、同時オン防止回路４４の入力端子Ｉ１と接続され、伝達信号ＶＬＳ１ａを出力する。また、同時オン防止回路４４の出力端子Ｏ１は、第1の出力レベルシフト回路４１ｃ１の入力端子と接続され、同時オンでなければそのまま伝達信号ＶＬＳ１ａを出力する。また、第1の出力レベルシフト回路４１ｃ１の電源端子は、プリドライブ回路３２ａの電源端子「Ｖｃ１」に接続され、電源電圧Ｖｃｃ１が供給される。また、第1の出力レベルシフト回路４１ｃ１の出力端子は、比較回路４２ａの入力端子に接続され、伝達信号ＶＬＳ２ａを出力する。
【０１４３】
また、比較回路４１ａ２の出力端子は、第２の入力レベルシフト回路４１ｂ２の入力端子と接続され、比較結果を示す信号を出力する。また、第２の入力レベルシフト回路４１ｂ２の出力端子は、同時オン防止回路４４の入力端子Ｉ２と接続され、伝達信号ＶＬＳ１ｂを出力する。また、同時オン防止回路４４の出力端子Ｏ２は、第２の出力レベルシフト回路４１ｃ２の入力端子と接続され、同時オンでなければそのまま伝達信号ＶＬＳ１ｂを出力する。また、第２の出力レベルシフト回路４１ｃ２の電源端子は、プリドライブ回路３２ａの電源端子「Ｖｃ２」に接続され、電源電圧Ｖｃｃ２が供給される。また、第２の出力レベルシフト回路４１ｃ２の出力端子は、比較回路４２ｂの入力端子に接続され、伝達信号ＶＬＳ２ｂを出力する。
【０１４４】
また、比較回路４１ａ１及び比較回路４１ａ２の基準電位端子と、第１の入力レベルシフト回路４１ｂ１及び第２の入力レベルシフト回路４１ｂ２の基準電位端子と、第１の出力レベルシフト回路４１ｃ１及び第２の出力レベルシフト回路４１ｃ２の基準電位端子は、プリドライブ回路３２ａの基準電位端子「Ｖｓｕｂ」に接続され、基板電位Ｖｓｕｂが供給される。
【０１４５】
また、基準電位端子「Ｖｓｕｂ」と基準電位端子「Ｖｓ１」とは、プリドライブ回路３２ａ内においてダイオードＤｓｕｂ１を介して接続されている。ダイオードＤｓｕｂ１のカソード端子に基準電位端子「Ｖｓ１」が接続され、ダイオードＤｓｕｂ１のアノード端子に基準電位端子「Ｖｓｕｂ」が接続される。同様に、基準電位端子「Ｖｓｕｂ」と基準電位端子「Ｖｓ２」とは、プリドライブ回路３２ａ内においてダイオードＤｓｕｂ２を介して接続されている。ダイオードＤｓｕｂ２のカソード端子に基準電位端子「Ｖｓ２」が接続され、ダイオードＤｓｕｂ２のアノード端子に基準電位端子「Ｖｓｕｂ」が接続される。また、基準電位端子「Ｖｓｕｂ」は外側にコンデンサＣｓｕｂの一方の端子が接続され、コンデンサＣｓｕｂｎｏ他方の端子はＧＮＤに接続されている。
【０１４６】
以上により、ダイオードＤｓｕｂ１およびダイオードＤｓｕｂ２のアノード端子側の基準電位はＶｓｕｂとなり、ダイオードＤｓｕｂ１のカソード端子側の基準電位はＶｓｓ１、ダイオードＤｓｕｂ２のカソード端子側の基準電位はＶｓｓ２となる。すなわち、Ｖｓｕｂの基準電位で動作する比較回路４１ａ１及び比較回路４１ａ２及び第１の入力レベルシフト回路４１ｂ１及び第２の入力レベルシフト回路４１ｂ２及び第１の出力レベルシフト回路４１ｃ１及び第２の出力レベルシフト回路４１ｃ２の基準電位端子は、ダイオードＤｓｕｂ１、２のアノード端子と基準電位端子「Ｖｓｕｂ」の相互接続点に接続される。また、信号増幅回路４２ａの基準電位端子は、ダイオードＤｓｕｂ１のカソード端子と基準電位端子「Ｖｓ１」の相互接続点に接続され、基準電位Ｖｓｓ１が供給される。また、信号増幅回路４２ｂの基準電位端子は、ダイオードＤｓｕｂ２のカソード端子と基準電位端子「Ｖｓ２」の相互接続点に接続され、基準電位Ｖｓｓ２が供給される。
【０１４７】
また、信号増幅回路４２ａの電源端子は、電源端子「Ｖｃ１」に接続され、電源電圧Ｖｃｃ１が供給される。また、信号増幅回路４２ｂの電源端子は、電源端子「Ｖｃ２」に接続され、電源電圧Ｖｃｃ２が供給される。また、信号増幅回路４２ａの出力端子は、出力端子「Ｖｏ１」に接続され、伝達信号ＶＬＳ２ａを増幅した駆動信号Ｖｇ１を出力する。また、信号増幅回路４２ａの出力端子は、出力端子「Ｖｏ２」接続され、伝達信号ＶＬＳ２ｂを増幅した駆動信号Ｖｇ２を出力する。
【０１４８】
以上の構成により、比較回路４１ａ１は、入力端子「ＶＩＮ１＋」に入力されるＣＴＬ１と、入力端子「ＶＩＮ１−」に入力される基準電圧Ｖｃｎｔ１とを比較し、ＣＴＬ１が基準電圧Ｖｃｎｔ１を超えた場合にＨレベルの信号を、ＣＴＬ１が基準電圧Ｖｃｎｔを超えていない場合にＬレベルの信号を出力する。次に、第1の入力レベルシフト回路４１ｂ１は、比較回路４１ａ１の出力する信号を基に、基準電位端子「Ｖｓｕｂ」に入力される基板電位Ｖｓｕｂに応じてレベルシフトした伝達信号ＶＬＳ１ａを生成し出力する。次に、第1の出力レベルシフト回路４１ｃ１は、第1の入力レベルシフト回路４１ｂが出力し、同時オン防止回路４４を経た伝達信号ＶＬＳ１ａを、電源電圧Ｖｃｃ１と基板電位Ｖｓｕｂに応じてレベルシフトした伝達信号ＶＬＳ２ａを出力する。次に、信号増幅回路４２ａは、第1の出力レベルシフト回路４１ｃ１が出力する伝達信号ＶＬＳ２ａを増幅して、電源電圧Ｖｃｃ１と基準電位Ｖｓｓ１に応じた駆動信号Ｖｇ１を出力端子「Ｖｏ１」から出力する。この駆動信号Ｖｇ１は、スイッチＳＷ４のゲート端子へ入力される。
【０１４９】
また、同様に、入力端子「ＶＩＮ２＋」より入力される制御信号ＣＴＬ２についても、プリドライブ回路３２ａは、比較回路４１ａ２、第２の入力レベルシフト回路４１ｂ２、同時オン防止回路４４、第２の出力レベルシフト回路４１ｃ２、信号増幅回路４２ｂを経ることで電源電圧Ｖｃｃ２と基準電位Ｖｓｓ２に応じた駆動信号Ｖｇ２を出力する。
以上に示したように、図１または図９中のスイッチＳＷ１〜５やＴｒ１〜７などにおいて同時にオンしてはいけない組み合わせがある場合に、上述したプリドライブ回路３２ａを用いることで、同時オンを防止することができる。
【０１５０】
次に、図１０に示した第２の実施形態のプリドライブ回路３２ａをＩＣ（集積回路）化して、図９に示した表示装置の回路の一部（Ｘ側の駆動装置部分）と同等の回路を、ＩＣ化したプリドライブ回路３２ａを用いて構成した場合について以下に説明する。尚、本実施形態の集積回路は、Ｐ型不純物が付加された半導体基板（Ｐ型基板）上に形成されたものである。
【０１５１】
図１２は、ＩＣ化したプリドライブ回路３２ａを用いて構成した駆動装置の概略構成を示す図である。図１２に示した駆動装置は、図９に示した表示装置の回路の一部であるＸ側の駆動装置と同等である。図１２において、プリドライブ回路３２ａ−１〜４は、図１０に示したプリドライブ回路３２ａをＩＣ化したものである。また、図１２において、図９および図１０に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。また、図１２に示した信号名において、図９および図１０に示した信号名と同一のものは、同様な信号であり説明は省略する。尚、図１２に示す駆動装置は、図９に示した駆動装置の一部と多少構成の異なる部分があるが、機能は同等である。
【０１５２】
まず、図１２に示した入力信号と入力先について説明する。Ｖｄｃは、１０〜１２Ｖくらいの直流電源電圧であり、この信号線はプリドライブ回路３２ａ−１、４の電源端子「Ｖｃ２」へ接続される。また、Ｖｄｃの信号線は、ダイオードＤａを介してプリドライブ回路３２ａ−１の電源端子「Ｖｃ１」へ接続される。この時、ダイオードＤａのアノード端子が電源供給側である。ＨＶＩＮはスイッチＳＷ１を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−１の入力端子「ＶＩＮ１＋」に接続される。ＦＶＩＮは、スイッチＳＷ２を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−１の入力端子「ＶＩＮ２＋」に接続される。ＣＯＮＴ１〜４は、プリドライブ回路３２ａ−１〜４の同時オン防止回路を活性化するか否かを制御する制御信号であり、これらの信号線は各々プリドライブ回路３２ａ−１〜４のコントロール信号端子「ＣＯＮＴ」に接続される。
【０１５３】
Ｖｆｅは、信号線ＯＵＴＢの電位に上述した電源電圧Ｖｃｃの分だけ上の電位となる信号であり、この信号線はプリドライブ回路３２ａ−２の電源端子「Ｖｃ２」へ接続される。また、Ｖｆｅの信号線は、ダイオードＤｃを介してプリドライブ回路３２ａ−２の電源端子「Ｖｃ１」へ接続され、ダイオードＤｆを介してプリドライブ回路３２ａ−３の電源端子「Ｖｃ１」、「Ｖｃ２」へ接続され、ダイオードＤｇを介してプリドライブ回路３２ａ−３の電源端子「Ｖｃ１」へ接続される。また、ダイオードＤｃ、Ｄｆ、Ｄｇのアノード端子が電源供給側である。
【０１５４】
ＣＴＬ１は、上述したようにスイッチＳＷ４を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−２の入力端子「ＶＩＮ１＋」に接続される。ＣＴＬ２は、上述したようにスイッチＳＷ５を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−２の入力端子「ＶＩＮ２＋」に接続される。ＬＵＩＮは、Ｔｒ１を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−３の入力端子「ＶＩＮ１＋」に接続される。ＬＤＩＮは、Ｔｒ２を制御する制御信号であり、この信号線はプリドライブ回路３２ａ−３の入力端子「ＶＩＮ２＋」に接続される。ＢＤＰＩＮは、スイッチＳＷ３ｐを制御する制御信号であり、この信号線はプリドライブ回路３２ａ−４の入力端子「ＶＩＮ１＋」に接続される。ＢＤＮＩＮは、スイッチＳＷ３ｎを制御する制御信号であり、この信号線はプリドライブ回路３２ａ−４の入力端子「ＶＩＮ２＋」に接続される。
【０１５５】
尚、上述したＨＶＩＮ、ＦＶＩＮ、ＬＵＩＮ、ＬＤＩＮ、ＢＤＰＩＮ、ＢＤＮＩＮ、ＣＯＮＴ１〜４、ＣＴＬ１、ＣＴＬ２の各制御信号は、図9に示した駆動制御回路３１’が出力する信号である。また、基準電位Ｖｓｓは、図６に示したように変化する信号であり、スイッチＳＷ１のドレイン端子と接続される。また、各プリドライブ回路３２ａ−１〜４において、電源端子「Ｖｃ１」と基準電位端子「Ｖｓ１」、電源端子「Ｖｃ２」と基準電位端子「Ｖｓ２」が、コンデンサＣｏを介して接続される。また、電源電圧Ｖｄｄは、各プリドライブ回路３２ａ１〜４の電源端子「Ｖｄ」に接続される。
【０１５６】
次に、図１２に示した駆動装置を構成する各素子と接続先について説明する。抵抗Ｒ１１および抵抗Ｒ１２は、電源電圧ＶｄｄとＧＮＤ間に直列に接続される。これにより、抵抗Ｒ１１と抵抗Ｒ１２の相互接続点には、Ｖｄｄの電圧を分圧した比較回路４１ａ１、４１ａ２において比較の基準となる電圧（基準電圧信号）が生成される。また、抵抗Ｒ１１と抵抗Ｒ１２の相互接続点は、各プリドライブ回路３２ａ１〜４の入力端子「ＶＩＮ１−」、「ＶＩＮ２−」に接続される。
【０１５７】
スイッチＳＷ１のゲート端子は、プリドライブ回路３２ａ−１の出力端子「Ｖｏ１」と接続され、この信号線をＨＶＧとする。スイッチＳＷ１のソース端子は、プリドライブ回路３２ａ−１の基準電位端子「Ｖｓ１」と接続される。また、スイッチＳＷ１のソース端子は、ダイオードＤ１を介してスイッチＳＷ２のドレイン端子に接続される。尚、ダイオードＤ１のアノード端子はスイッチＳＷ１側である。スイッチＳＷ２のゲート端子は、プリドライブ回路３２ａ−１の出力端子「Ｖｏ２」と接続され、この信号線をＦＶＧとする。また、スイッチＳＷ２のソース端子および、プリドライブ回路３２ａ−１の基準電位端子「Ｖｓ２」は、ＧＮＤに接続される。
【０１５８】
また、スイッチＳＷ１のソース端子とスイッチＳＷ２のドレイン端子の相互接続点は、電解コンデンサＣ１のプラス極性の端子に接続され、この信号線をＯＵＴＡとする。信号線ＯＵＴＡは、スイッチＳＷ４のドレイン端子に接続される。また、スイッチＳＷ４のゲート端子は、プリドライブ回路３２ａ−２の出力端子「Ｖｏ１」と接続され、この信号線をＣＵＧとする。スイッチＳＷ４のソース端子は、プリドライブ回路３２ａ−２の基準電位端子「Ｖｓ１」と接続される。また、スイッチＳＷ４のソース端子は、ダイオードＤｄ、Ｄｅを介してスイッチＳＷ５のドレイン端子に接続される。尚、ダイオードＤｄ、Ｄｅのアノード端子はスイッチＳＷ４側である。また、ダイオードＤｄのカソード端子とダイオードＤｅのアノード端子の相互接続点は負荷２０に接続され、この信号線はＯＵＴＣとする。
【０１５９】
スイッチＳＷ５のゲート端子は、プリドライブ回路３２ａ−２の出力端子「Ｖｏ２」と接続され、この信号線をＣＤＧとする。スイッチＳＷ５のソース端子は、プリドライブ回路３２ａ−２の基準電位端子「Ｖｓ２」、プリドライブ回路３２ａ−４の基準電位端子「Ｖｓ１」、電解コンデンサＣ１のマイナス極性の端子に接続され、この信号線をＯＵＴＢとする。また、信号線ＯＵＴＡと信号線ＯＵＴＢは、直列にコンデンサＣ２とコンデンサＣ３を介して接続される。尚、信号線ＯＵＴＡと信号線ＯＵＴＢは電解コンデンサＣ１を介しても接続されており、電解コンデンサＣ１と、直列接続されたコンデンサＣ２、Ｃ３は並列接続の関係にある。
【０１６０】
また、信号線ＯＵＴＢとプリドライブ回路３２ａ−２〜４の基準電位端子「Ｖｓｕｂ」は、ダイオードＤｓｕｂを介して接続される。また、ダイオードＤｓｕｂのカソード端子と信号線ＯＵＴＢが接続され、ダイオードＤｓｕｂのカソード端子とプリドライブ回路３２ａ−２〜４の基準電位端子「Ｖｓｕｂ」の相互接続点とＧＮＤが、コンデンサＣｓｕｂを介して接続される。尚、このコンデンサＣｓｕｂおよびダイオードＤｓｕｂにより、基板電位Ｖｓｕｂが形成される。
【０１６１】
また、スイッチＳＷ４のソース端子とダイオードＤｄのアノード端子の相互接続点とＴｒ１のソース端子とがコイルＬ１とダイオードＤ２を介して接続される。また、Ｔｒ１のソース端子とダイオードＤ２のアノード端子の相互接続点は、プリドライブ回路３２ａ−３の基準電位端子「Ｖｓ１」と接続される。また、Ｔｒ１のゲート端子は、プリドライブ回路３２ａ−３の出力端子「Ｖｏ１」と接続され、この信号線をＬＵＧとする。また、Ｔｒ１のドレイン端子は、Ｔｒ２のソース端子およびプリドライブ回路３２ａ−３の基準電位端子「Ｖｓ２」と接続される。
【０１６２】
また、Ｔｒ１のドレイン端子とＴｒ２のソース端子の相互接続点は、直列接続されたコンデンサＣ２とコンデンサＣ３の相互接続点と接続される。また、スイッチＳＷ５のドレイン端子とダイオードＤｅのカソード端子の相互接続点とＴｒ２のドレイン端子とがコイルＬ２とダイオードＤ３を介して接続される。また、Ｔｒ２のゲート端子は、プリドライブ回路３２ａ−３の出力端子「Ｖｏ２」と接続され、この信号線をＬＤＧとする。
【０１６３】
また、スイッチＳＷ３ｐのゲート端子は、プリドライブ回路３２ａ−４の出力端子「Ｖｏ１」と接続され、この信号線をＢＤＰＧとする。また、スイッチＳＷ３ｐのソース端子は、ダイオードＤｐとダイオードＤｎを介してスイッチＳＷ３ｎのドレイン端子に接続される。また、スイッチＳＷ３ｎのゲート端子は、プリドライブ回路３２ａ−４の出力端子「Ｖｏ２」と接続され、この信号線をＢＤＮＧとする。また、スイッチＳＷ３ｐのドレイン端子と、スイッチＳＷ３ｎのソース端子と、プリドライブ回路３２ａ−４の基準電位端子「Ｖｓ２」は、ＧＮＤに接続される。また、ダイオードＤｐのカソード端子とダイオードＤｎのアノード端子の相互接続点と信号線ＯＵＴＢは接続される。
【０１６４】
また、上述したスイッチＳＷ１、ＳＷ２、ＳＷ３ｐ、ＳＷ３ｎ、ＳＷ４、ＳＷ５、Ｔｒ１、Ｔｒ２は、ｎチャネルパワーＭＯＳＦＥＴであるが、この限りではなく、ＩＧＢＴ等であってもよい。また、図９においてスイッチＳＷ３は、ｎチャネルパワーＭＯＳＦＥＴとｐチャネルパワーＭＯＳＦＥＴで構成されていたが、図１２においては、スイッチＳＷ３ｐ、ＳＷ３ｎともにｎチャネルパワーＭＯＳＦＥＴである。これにより、ｐチャネルパワーＭＯＳＦＥＴに比べてオン抵抗が少ないｎチャネルパワーＭＯＳＦＥＴをスイッチＳＷ３ｐとして用いることで、消費電力を削減することができる。
【０１６５】
次に、図１２を用いて構成を説明した駆動装置の動作について説明する。
図１３は、図１２に示した駆動装置の維持放電期間の動作を説明するための動作波形図である。図１２の駆動装置は図１３に示すｔ１〜ｔ１１までの動作を１周期として維持放電期間の間繰り返すことで、共通電極Ｘに電圧（＋Ｖｓ／２〜−Ｖｓ／２）を印加して維持放電を行う。図１３は、図１２に示す信号線ＯＵＴＡ、ＯＵＴＢ、ＯＵＴＣ、ＨＶＧ、ＦＶＧ、ＢＤＰＧ、ＢＤＮＧ、ＣＵＧ、ＣＤＧ、ＬＵＧ、ＬＤＧの信号波形を示す。
【０１６６】
まず、プリドライブ回路３２ａ−１の入力端子「ＶＩＮ１＋」に制御信号ＨＶＩＮとして、図１３の信号線ＨＶＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−１の出力端子「Ｖｏ１」に接続された信号線ＨＶＧに電源電圧Ｖｄｃ、基準電位Ｖｓｓに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ１は、ｔ１でオンしてｔ６でオフする。また、プリドライブ回路３２ａ−１の入力端子「ＶＩＮ２＋」に制御信号ＦＶＩＮとして、図１３の信号線ＦＶＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−１の出力端子「Ｖｏ２」に接続された信号線ＦＶＧに電源電圧Ｖｄｃ、基準電位ＧＮＤに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ２は、ｔ１でオフしてｔ６でオンする。以上のスイッチＳＷ１とスイッチＳＷ２のオン／オフにより、信号線ＯＵＴＡは、ｔ１でＧＮＤからＶｓ／２まで立ち上がり、ｔ６でＶｓ／２からＧＮＤまで立ち下がる。
【０１６７】
また、プリドライブ回路３２ａ−２の入力端子「ＶＩＮ１＋」に制御信号ＣＴＬ１として、図１３の信号線ＣＵＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−２の出力端子「Ｖｏ１」に接続された信号線ＣＵＧに電源電圧Ｖｆｅに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ４は、ｔ３でオンしてｔ４の直前でオフし、ｔ１０でオンしてｔ１１の直前でオフする。また、プリドライブ回路３２ａ−２の入力端子「ＶＩＮ２＋」に制御信号ＣＴＬ２として、図１３の信号線ＣＤＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−２の出力端子「Ｖｏ２」に接続された信号線ＣＤＧに電源電圧Ｖｆｅに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ５は、ｔ３でオンしてｔ４の直前でオフし、ｔ１０でオンしてｔ１１の直前でオフする。
【０１６８】
また、プリドライブ回路３２ａ−３の入力端子「ＶＩＮ１＋」に制御信号ＬＵＩＮとして、図１３の信号線ＬＵＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−３の出力端子「Ｖｏ１」に接続された信号線ＬＵＧに電源電圧Ｖｆｅに応じた図１３に示す信号が出力される。これにより、Ｔｒ１は、ｔ２でオンしてｔ３の直後でオフし、ｔ９でオンしてｔ１０の直後でオフする。また、プリドライブ回路３２ａ−３の入力端子「ＶＩＮ２＋」に制御信号ＬＤＩＮとして、図１３の信号線ＬＤＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−３の出力端子「Ｖｏ２」に接続された信号線ＬＤＧに電源電圧Ｖｆｅに応じた図１３に示す信号が出力される。これにより、Ｔｒ２は、ｔ４でオンしてｔ５の直後でオフし、ｔ７でオンしてｔ８の直後でオフする。尚、上述した直前または直後とは０．１μｓ〜１μｓの時間を目安とする。
【０１６９】
また、プリドライブ回路３２ａ−４の入力端子「ＶＩＮ１＋」に制御信号ＢＤＰＩＮとして、図１３の信号線ＢＤＰＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−４の出力端子「Ｖｏ１」に接続された信号線ＢＤＰＧに電源電圧Ｖｆｅに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ３ｐは、ｔ１でオンしてｔ６でオフする。また、プリドライブ回路３２ａ−４の入力端子「ＶＩＮ２＋」に制御信号ＢＤＮＩＮとして、図１３の信号線ＢＤＮＧの信号波形と同じ信号が入力される。これにより、プリドライブ回路３２ａ−４の出力端子「Ｖｏ２」に接続された信号線ＢＤＮＧに電源電圧Ｖｄｃ、基準電位ＧＮＤに応じた図１３に示す信号が出力される。これにより、スイッチＳＷ３ｎは、常時オンしている。
【０１７０】
以上のスイッチＳＷ４、ＳＷ５、Ｔｒ１、Ｔｒ２、スイッチＳＷ３ｐ、ＳＷ３ｎのオン／オフにより、信号線ＯＵＴＢは、ｔ１で−Ｖｓ／２からＧＮＤまで立ち上がり、ｔ６でＧＮＤから−Ｖｓ／２まで立ち下がる。また、信号線ＯＵＴＣは、ｔ２からｔ３の間にＧＮＤからＶｓ／２まで立ち上がり、Ｔ４からＴ５の間にＶｓ／２からＧＮＤまで立ち下がり、ｔ７からｔ８の間にＧＮＤから−Ｖｓ／２まで立ち下がり、ｔ９からｔ１０の間に−Ｖｓ／２からＧＮＤまで立ち上がる。この信号を、共通電極Ｘに印加することで維持放電を行う。
【０１７１】
また、上述した実施形態において、各プリドライブ回路３２ａ−１〜４の基準電位端子「Ｖｓｕｂ」へ供給される電位Ｖｓｕｂは、電位Ｖｓｓ（第２の基準電位）の最低電位（−Ｖｓ／２）であったがこの限りではない。つまり、整流回路４３により、各プリドライブ回路３２ａ−１〜４の基準電位端子「Ｖｓｕｂ」へ供給される電位Ｖｓｕｂは、基準電位端子「Ｖｓ１」、「Ｖｓ２」に供給される電位よりも低くなるよう制御される。これにより、Ｐ型基板とスイッチＳＷ４、ＳＷ５、…などの素子間に存在する寄生ダイオードに異常電流が流れることを防ぐことができる。また、上述した実施形態においては、時定数回路５１およびランプ波形成回路５３はプリドライブ回路３２ａの外部に設けたがこの限りではなく、プリドライブ回路の内部に具備しても良い。
【０１７２】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【０１７３】
（付記１） 入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、
前記第１の基準電位を有する前記入力信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、
前記比較回路の比較結果を基に、前記第１の基準電位を有する前記入力信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、
前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、
前記出力レベルシフト回路が出力する前記第３信号を増幅して前記出力素子を駆動するための駆動信号を出力する信号増幅回路と
を具備することを特徴とするプリドライブ回路。
【０１７４】
（付記２） 前記基板電位は、前記第２の基準電位以下の電位であることを特徴とする付記１に記載のプリドライブ回路。
【０１７５】
（付記３） 前記出力電源電圧は、前記第２の基準電位より一定の電位差の電圧値であることを特徴とする付記１に記載のプリドライブ回路。
【０１７６】
（付記４） 前記信号増幅回路は、前記出力レベルシフト回路が出力する前記第３信号を前記第２の基準電位を基準として増幅することを特徴とする付記１に記載のプリドライブ回路。
【０１７７】
（付記５） 前記第２の基準電位が変動している場合に、その変動の最小電位を整流して前記基板電位を形成する基板電位形成回路を更に具備することを特徴とする付記１に記載のプリドライブ回路。
【０１７８】
（付記６） 前記第１の基準電位は０Ｖであり、前記基準電圧信号の前記電圧値は前記入力信号の最大値と０Ｖとの間の値であることを特徴とする付記１に記載のプリドライブ回路。
【０１７９】
（付記７） 前記比較回路の入力側に時定数回路を更に具備し、
前記入力信号が前記時定数回路を経て供給される場合に、前記時定数回路の時定数または、前記基準電圧信号の前記電圧値を調整することにより前記入力信号の伝播遅延時間を調整することを特徴とする付記１に記載のプリドライブ回路。
【０１８０】
（付記８） 前記比較回路の入力側に矩形波よりランプ波を形成するランプ波形成回路を更に具備し、
前記入力信号がランプ波形成回路を経て供給される場合に、前記ランプ波形成回路の形成するランプ波の傾きまたは、前記基準電圧信号の前記電圧値を調整することにより前記入力信号の伝播遅延時間を調整することを特徴とする付記１に記載のプリドライブ回路。
【０１８１】
（付記９） 前記比較回路、前記入力レベルシフト回路、前記出力レベルシフト回路、前記信号増幅回路を１チップの集積回路上に形成することを特徴とする付記１に記載のプリドライブ回路。
【０１８２】
（付記１０） 前記集積回路はＰ型不純物が付加された半導体基板上に形成することを特徴とする付記９に記載のプリドライブ回路。
【０１８３】
（付記１１） 第１の入力信号が有する第１の基準電位に対して第２の基準電位を有する第１の出力素子と、第１の入力信号が有する第１の基準電位に対して第３の基準電位を有する第２の出力素子とを駆動するプリドライブ回路であって、
前記第１の基準電位を有する前記第１の入力信号と比較の基準となる電圧値を有する第１の基準電圧信号とを比較する第１の比較回路と、
前記第１の比較回路の比較結果を基に、前記第１の基準電位を有する前記第１の入力信号を前記第２の基準電位および前記第３の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する第１の入力レベルシフト回路と、
前記第１の入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する第１の出力レベルシフト回路と、
前記第１の出力レベルシフト回路が出力する前記第３信号を増幅して前記第１の出力素子を駆動する信号を出力する第１の信号増幅回路と、
前記第１の基準電位を有する前記第２の入力信号と比較の基準となる電圧値を有する第２の基準電圧信号とを比較する第２の比較回路と、
前記第２の比較回路の比較結果を基に、前記第１の基準電位を有する前記第２の入力信号を前記基板電位に応じた第４信号に変換して出力する第２の入力レベルシフト回路と、
前記第２の入力レベルシフト回路が出力する前記第４信号を出力電源電圧に応じた第５信号に変換して出力する第２の出力レベルシフト回路と、
前記第２の出力レベルシフト回路が出力する前記第５信号を増幅して前記第２の出力素子を駆動する信号を出力する第２の信号増幅回路と
を具備することを特徴とするプリドライブ回路。
【０１８４】
（付記１２） 前記基板電位は、前記第２の基準電位および前記第３の基準電位以下の電位であることを特徴とする付記１１に記載のプリドライブ回路。
【０１８５】
（付記１３） 前記第１の出力電源電圧は前記第２の基準電位より一定の電圧値であり、前記第２の出力電源電圧は前記第３の基準電位より一定の電圧値であることを特徴とする付記１１に記載のプリドライブ回路。
【０１８６】
（付記１４） 前記第１の信号増幅回路は、前記第１の出力レベルシフト回路が出力する前記第３信号を前記第２の基準電位を基準として増幅し、前記第２の信号増幅回路は、前記第２の出力レベルシフト回路が出力する前記第５信号を前記第３の基準電位を基準として増幅することを特徴とする付記１１に記載のプリドライブ回路。
【０１８７】
（付記１５） 前記第２の基準電位および前記第３の基準電位が変動している場合に、前記第２の基準電位および前記第３の基準電位の変動における最小電位を整流して前記基板電位を形成する基板電位形成回路を更に具備することを特徴とする付記１１に記載のプリドライブ回路。
【０１８８】
（付記１６） 前記第１の基準電位は０Ｖであり、前記第１の基準電圧信号の前記電圧値は前記第１の入力信号の最大値と０Ｖとの間の値であり、前記第２の基準電圧信号の前記電圧値は前記第２の入力信号の最大値と０Ｖとの間の値であることを特徴とする付記１１に記載のプリドライブ回路。
【０１８９】
（付記１７） 前記第１の入力信号および前記第２の入力信号が時定数回路を経て供給される場合に、前記時定数回路の時定数または、前記第１の基準電圧信号および前記第２の基準電圧信号の前記電圧値を調整することにより前記第１の入力信号および前記第２の入力信号の伝播遅延時間を調整することを特徴とする付記１１に記載のプリドライブ回路。
【０１９０】
（付記１８） 前記第１の入力信号および前記第２の入力信号がランプ波形成回路を経て供給される場合に、前記ランプ波形成回路の形成するランプ波の傾きまたは、前記第１の基準電圧信号および前記第２の基準電圧信号の前記電圧値を調整することにより前記第１の入力信号および前記第２の入力信号の伝播遅延時間を調整することを特徴とする付記１１に記載のプリドライブ回路。
【０１９１】
（付記１９） 前記第１の信号増幅回路が前記第１の出力素子を活性化する信号を出力するタイミングと、前記第２の信号増幅回路が前記第２の出力素子を活性化する信号を出力するタイミングとが重なることを防止する同時活性化防止回路を更に具備することを特徴とする付記１１に記載のプリドライブ回路。
【０１９２】
（付記２０） 前記同時活性化防止回路は、２つの入力端子が前記第１の入力レベルシフト回路および前記第２の入力レベルシフト回路の出力端子と接続され、２つの出力端子が前記第１の出力レベルシフト回路および前記第２の出力レベルシフト回路の入力端子に接続されていることを特徴とする付記１９に記載のプリドライブ回路。
【０１９３】
（付記２１） 前記第１の比較回路、前記第２の比較回路、前記第１の入力レベルシフト回路、前記第２の入力レベルシフト回路、前記第１の出力レベルシフト回路、前記第２の出力レベルシフト回路、前記第１の信号増幅回路、前記第２の信号増幅回路を１チップの集積回路上に形成することを特徴とする付記１１に記載のプリドライブ回路。
（付記２２） 前記集積回路はＰ型不純物が付加された半導体基板上に形成することを特徴とする付記２１に記載のプリドライブ回路。
【０１９４】
（付記２３） 表示セル中において電圧を印加するために設けられた複数の電極と、
前記複数の電極別に変化する電圧を供給する複数の出力素子と、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第１の基準電位と前記出力素子の第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記出力素子を駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。
【０１９５】
(付記２４) 正電圧のサステインパルスを出力する第１の出力素子と負電圧のサステインパルスを出力する第２の出力素子とを備えるサステイン回路を具備する表示装置において、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第１の基準電位と前記第１の出力素子および前記第２の出力素子の第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第１の出力素子および前記第２の出力素子を駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。
【０１９６】
(付記２５) 表示セル中において電圧を印加するために設けられた複数の電極を容量性負荷として駆動する表示装置であって、
正電圧から負電圧まで変化する電源電圧に一方の端子を接続された第１のスイッチと、
前記第１のスイッチの他方の端子と、グランドを接続する第２のスイッチと、前記第１のスイッチと前記第２のスイッチの相互接続点と前記容量性負荷を接続する第３のスイッチと、
グラウンドに一方の端子を接続された第４のスイッチと、
前記第４のスイッチの他方の端子と前記容量性負荷とを接続する第５のスイッチと、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第３のスイッチおよび前記第５のスイッチが電界効果型トランジスタで構成されていて、前記第１の基準電位と前記第３のスイッチおよび前記第５のスイッチの第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第３のスイッチおよび前記第５のスイッチを駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。
【０１９７】
(付記２６) 前記容量性負荷と前記第３のスイッチとの相互接続点と、第１のコイルを介して接続される第６のスイッチと、
前記容量性負荷と前記第５のスイッチとの相互接続点と、第２のコイルを介して接続される第７のスイッチと、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第６のスイッチおよび前記第７のスイッチが電界効果型トランジスタで構成されていて、前記第１の基準電位と前記第６のスイッチおよび前記第７のスイッチの第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第６のスイッチおよび前記第７のスイッチを駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を更に具備することを特徴とする付記２５に記載の表示装置。
【０１９８】
【発明の効果】
以上に説明したように、本発明によるプリドライブ回路においては、入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、入力信号と比較の基準となる基準電圧信号とを比較する比較回路と、比較結果を基に、第１の基準電位を有する入力信号を基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、入力レベルシフト回路が出力する第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、出力レベルシフト回路が出力する第３信号を増幅して出力素子を駆動するための駆動信号を出力する信号増幅回路とを具備するので、入力信号の基準電位と、駆動する対象である出力素子の基準電位とが異なり、負電圧である場合でも、入力信号を比較回路で処理することで、入力信号の第１の基準電位をプリドライブ回路の入力側の基板電位とする必要がなくなる。
【０１９９】
これにより、プリドライブ回路の入力側の基板電位を出力側である第２の基準電位に応じた電位とすることができ、プリドライブ回路の寄生ダイオードに順方向の電位差が生じない電位とすることができる。すなわち、寄生ダイオードに異常電流が生じることを防ぎ、プリドライブ回路が誤動作する確率を減少させることができる。
【図面の簡単な説明】
【図１】第１の実施形態によるプリドライブ回路を用いた交流駆動型ＰＤＰの駆動装置の構成例を示す図である。
【図２】図１に示した交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。
【図３】図１に示したプリドライブ回路３２−２の概略構成を示すブロック図である。
【図４】図３の信号伝達回路４１の概略構成を示すブロック図である。
【図５】図４に示したプリドライブ回路３２−２の回路構成を示す図である。
【図６】図５に示したプリドライブ回路３２−２への入力信号例と出力信号例を示す図である。
【図７】プリドライブ回路３２−２の他の構成例を示すブロック図である。
【図８】図７に示した時定数回路５１の替わりにランプ波形成回路５３を設けた場合の構成例を示す図である。
【図９】第１の実施形態によるプリドライブ回路を具備する交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。
【図１０】本発明の第２の実施形態であるプリドライブ回路３２ａの概略構成を示す図である。
【図１１】同時オン防止回路４４の動作を示す入出力信号例を示す図である。
【図１２】ＩＣ化したプリドライブ回路３２ａを用いて構成した駆動装置の概略構成を示す図である。
【図１３】図１２に示した駆動装置の維持放電期間の動作を説明するための動作波形図である。
【図１４】従来の交流駆動型ＰＤＰ装置の全体構成を示す図である。
【図１５】従来の交流駆動型ＰＤＰ装置における１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。
【図１６】従来の交流駆動型ＰＤＰ装置の駆動装置の回路構成例を示す図である。
【図１７】図１６のように構成した交流駆動型ＰＤＰ装置の駆動装置による駆動波形を示すタイムチャートである。
【図１８】出力素子側の基準電位の変動に対応したプリドライブ回路例を示す図である。
【符号の説明】
１ 交流駆動型ＰＤＰ
２０ 負荷
３１、３１’ 駆動制御回路
３２−１〜３２−８ プリドライブ回路
４１ 信号伝達回路
４１ａ、４１ａ１、４１ａ２ 比較回路
４１ｂ 入力レベルシフト回路
４１ｂ１ 第１の入力レベルシフト回路
４１ｂ２ 第２の入力レベルシフト回路
４１ｃ 出力レベルシフト回路
４１ｃ１ 第１の出力レベルシフト回路
４１ｃ２ 第２の出力レベルシフト回路
４２、４２ａ、４２ｂ 信号増幅回路
４３ 整流回路
４４ 同時オン防止回路
５１ 時定数回路
５２ 定電圧回路
５３ ランプ波形成回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pre-drive circuit for driving an output element such as a power MOS (Metal-Oxide Semiconductor) FET (Field-Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor), and a display device using the pre-drive circuit. It is.
[0002]
[Prior art]
Conventionally, as a method for reducing the circuit cost of a plasma display device which is one of flat display devices, the title “A New Driving Technology for PDPs with Cost Effective Sustain Circuit” is described on pages 1236 to 1239 of “SID 01 DIGEST”. It is disclosed. The same content is also disclosed in Japanese Patent Application Laid-Open No. 2002-0628844 (Japanese Patent No. 3201603) as a patent gazette corresponding to the above document.
[0003]
In addition, for example, an AC-driven plasma display panel (PDP) which is one of plasma display devices includes a two-electrode type that performs selective discharge (address discharge) and sustain discharge with two electrodes, There is a three-electrode type in which address discharge is performed using three electrodes. In the three-electrode type, the third electrode is formed on the substrate on which the first electrode and the second electrode for performing the sustain discharge are arranged, and the third electrode is formed on the other substrate facing the third electrode type. In some cases, an electrode was formed.
[0004]
Since each of the above-mentioned types of PDP apparatuses has the same operating principle, hereinafter, the first and second electrodes for performing the sustain discharge are provided on the first substrate. An example of the configuration of a PDP device in which a third electrode is provided on a second substrate facing the substrate will be described.
[0005]
FIG. 14 is a diagram showing an overall configuration of an AC drive type PDP device. In FIG. 14, the AC drive type PDP device 1 includes a plurality of cells arranged in a matrix in which each cell is one pixel of a display image. It is a cell Cmn arranged in a matrix of m rows and n columns as shown in FIG. Further, in the AC drive type PDP apparatus 1, scanning electrodes Y1 to Yn and a common electrode X which are parallel to each other are provided on a first substrate, and these electrodes Y1 are provided on a second substrate facing the first substrate. Address electrodes A1 to Am are provided in a direction perpendicular to Yn and X. The common electrode X is provided corresponding to each of the scanning electrodes Y1 to Yn and close thereto, and one end thereof is connected in common with each other.
[0006]
The common end of the common electrode X is connected to the output end of the X-side circuit 2, and each scanning electrode Y <b> 1 to Yn is connected to the output end of the Y-side circuit 3. The address electrodes A1 to Am are connected to the output terminal of the address side circuit 4. The X-side circuit 2 is composed of a circuit that repeats discharge, and the Y-side circuit 3 is composed of a circuit that performs line sequential scanning and a circuit that repeats discharge. The address side circuit 4 includes a circuit for selecting a column to be displayed.
[0007]
These X-side circuit 2, Y-side circuit 3 and address-side circuit 4 are controlled by a control signal supplied from the drive control circuit 5. That is, the display operation of the PDP device is determined by determining which cell is to be lit by the line side scanning circuit in the address side circuit 4 and the Y side circuit 3, and repeating the discharge of the X side circuit 2 and the Y side circuit 3. I do.
[0008]
The control circuit 5 generates the control signal based on the external display data D, the clock CLK indicating the read timing of the display data D, the horizontal synchronization signal HS, and the vertical synchronization signal VS, and generates the X side circuit 2 and the Y side circuit. 3 and the address side circuit 4.
[0009]
FIG. 15A is a diagram illustrating a cross-sectional configuration of the cell Cij in the i-th row and the j-th column, which is one pixel. In FIG. 15A, the common electrode X and the scan electrode Yi are formed on the front glass substrate 11. A dielectric layer 12 for insulating the discharge space 17 is deposited thereon, and a MgO (magnesium oxide) protective film 13 is further deposited thereon.
[0010]
On the other hand, the address electrode Aj is formed on the rear glass substrate 14 disposed so as to face the front glass substrate 11, and the dielectric layer 15 is deposited thereon, and the phosphor 18 is further deposited thereon. Has been. The discharge space 17 between the MgO protective film 13 and the dielectric layer 15 is filled with Ne + Xe Penning gas or the like.
[0011]
FIG. 15B is a diagram for explaining the capacitance Cp of the AC drive type PDP device. As shown in FIG. 15B, in the AC drive type PDP device, there are capacitance components Ca, Cb, Cc in the discharge space 17, between the common electrode X and the scan electrode Y, and in the front glass substrate 11, respectively. The total of these determines the capacity Cpcell per cell (Cpcell = Ca + Cb + Cc). The total of the capacitance Cpcell of all the cells is the panel capacitance Cp.
[0012]
FIG. 15C is a diagram for explaining light emission of the AC drive type PDP device. As shown in FIG. 15 (c), red, blue, and green phosphors 18 are arrayed and applied in stripes on the inner surface of the rib 16 between the common electrode X and the scan electrode Y. The phosphor 18 is excited by the discharge to emit light.
[0013]
Further, as one of the driving methods of the AC drive type PDP device, a drive device as shown in FIG. 16 is used, and a positive voltage is applied to one electrode and a negative voltage is applied to the other electrode. Thus, there has been proposed a driving method for performing discharge between electrodes using a potential difference between the electrodes.
[0014]
FIG. 16 is a diagram illustrating a circuit configuration example of a driving device of an AC driving type PDP device.
In FIG. 16, a capacitive load 20 (hereinafter referred to as “load”) is the total capacity of cells formed between one common electrode X and one scan electrode Y. A common electrode X and a scanning electrode Y are formed on the load 20. Here, the scanning electrode Y is an arbitrary scanning electrode among the scanning electrodes Y1 to Yn.
[0015]
First, on the common electrode X side, the switches SW1 and SW2 are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and a ground (GND). One terminal of a capacitor C1 is connected to an interconnection point between the two switches SW1 and SW2, and a switch SW3 is connected between the other terminal of the capacitor C1 and GND.
[0016]
The switches SW4 and SW5 are connected in series to both ends of the capacitor C1. The interconnection point of these two switches SW4 and SW5 is connected to the common electrode X of the load 20 from the middle via the output line OUTC and to the power recovery circuit 21. Further, a switch SW6 including a resistor R1 is connected between the second signal line OUTB and the power supply line that generates the write voltage Vw.
[0017]
The power recovery circuit 21 includes two coils L1 and L2 connected to the load 20, a diode D2 and a transistor Tr1 connected in series to one coil L1, and a diode D3 connected in series to the other coil L2. And a transistor Tr2. Further, the power recovery circuit 21 includes a capacitor C2 connected between the connection point of the two transistors Tr1 and Tr2 and the second signal line OUTB.
[0018]
The capacitive load 20 and the coils L1 and L2 connected to the capacitive load 20 constitute two series resonance circuits. That is, the power recovery circuit 21 has two L-C resonance circuits, and recovers the charge supplied to the panel by resonance between the coil L1 and the load 20 by resonance between the coil L2 and the load 20. Is.
[0019]
On the other hand, on the scan electrode Y side, the switches SW1 ′ and SW2 ′ are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and GND. One terminal of a capacitor C4 is connected to an interconnection point between the two switches SW1 ′ and SW2 ′, and a switch SW3 ′ is connected between the other terminal of the capacitor C4 and GND.
[0020]
The switch SW4 ′ connected to the one terminal of the capacitor C4 is connected to the cathode of the diode D7, and the anode of the diode D7 and the other terminal of the capacitor C4 are connected. The switch SW5 ′ connected to the other terminal of the capacitor C4 is connected to the anode of the diode D6, and the cathode of the diode D6 and the one terminal of the capacitor C4 are connected.
[0021]
The load 20 is connected via the scan driver 22 from one end of the switch SW4 ′ connected to the cathode of the diode D7 and the switch SW5 ′ connected to the anode of the diode D6, and the power recovery circuit 21 ′ It is connected. Further, a switch SW6 ′ including a resistor R1 ′ is connected between the fourth signal line OUTB ′ and a power supply line that generates the write voltage Vw.
[0022]
The power recovery circuit 21 ′ includes two coils L3 and L4 connected from the load 20 via the scan driver 22, a diode D4 and a transistor Tr3 connected in series to one coil L3, and the other coil L4. Are connected in series to a diode D5 and a transistor Tr4. Further, the power recovery circuit 21 ′ includes a capacitor C3 connected between the common terminal of the two transistors Tr3 and Tr4 and the fourth signal line OUTB ′.
[0023]
This power recovery circuit 21 ′ also has two L-C resonance circuits, and recovers the charge supplied to the load 20 due to resonance between the coil L 4 and the capacitive load 20 due to resonance between the coil L 3 and the load 20. is there.
[0024]
Furthermore, on the scanning electrode Y side, in addition to the above configuration, three transistors Tr5, Tr6, Tr7 and two diodes D6, D7 are further provided. When the transistor Tr5 is turned on, the waveform of the pulse voltage applied to the scan electrode Y is blunted by the action of the resistor R2 connected thereto. The transistor Tr5 and the resistor R2 are connected in parallel with the switch SW5 ′.
[0025]
The transistors Tr6 and Tr7 are for applying a potential difference of (Vs / 2) to both ends of the scan driver 22 during an address period to be described later. That is, during the address period, the switch SW2 ′ and the transistor Tr6 are turned on, so that the voltage on the upper side of the scan driver 22 becomes the ground level. Further, when the transistor Tr7 is turned on, the negative voltage (−Vs / 2) output to the fourth signal line OUTB ′ in accordance with the electric charge accumulated in the capacitor C4 is applied to the lower side of the scan driver 22. Applied. As a result, when the scan pulse is output, the scan driver 22 can apply a negative voltage (−Vs / 2) to the scan electrode Y.
[0026]
The above-described switches SW1 to SW6, SW1 ′ to SW6 ′ and transistors Tr1 to Tr7 are controlled by control signals supplied from the drive control circuit 31, respectively. The drive control circuit 31 is configured using a logic circuit or the like, generates the control signal based on display data D, clock CLK, horizontal synchronization signal HS, vertical synchronization signal VS, and the like supplied from the outside, and switches SW1 To SW6, SW1 ′ to SW6 ′ and transistors Tr1 to Tr7.
[0027]
In FIG. 16, only the control lines connected to the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 are shown as the control lines from the drive control circuit 31, but the switches SW1 to SW6 are shown. , SW1 ′ to SW6 ′ and the transistors Tr1 to Tr7 are connected to control lines from the drive control circuit 31, respectively.
[0028]
FIG. 17 is a time chart showing drive waveforms of the drive device of the AC drive type PDP device configured as shown in FIG. 16, and shows one subfield of a plurality of subfields constituting one frame. . One subfield is divided into a reset period including an entire writing period and an entire erasing period, an address period, and a sustain discharge period.
[0029]
In FIG. 17, in the reset period, first, the switches SW2 and SW5 on the common electrode X side are turned on, and the switches SW1, SW3, SW4, and SW6 are turned off. As a result, the voltage of the second signal line OUTB is lowered to (−Vs / 2) in accordance with the electric charge accumulated in the capacitor C1. The voltage (−Vs / 2) is output to the output line OUTC via the switch SW5 and applied to the common electrode X of the load 20.
[0030]
On the other hand, on the scanning electrode Y side, the switches SW1 ′, SW4 ′, SW6 ′ are turned on, and the switches SW2 ′, SW3 ′, SW5 ′ are turned off. As a result, a voltage obtained by adding the voltage Vw and the voltage (Vs / 2) due to the charge accumulated in the capacitor C4 is applied to the output line OUTC ′. Then, the voltage (Vs / 2 + Vw) is applied to the scan electrode Y of the load 20. At this time, the voltage gradually increases with time due to the action of the resistor R1 ′ in the switch SW6 ′.
[0031]
As a result, the potential difference between the common electrode X and the scanning electrode Y becomes (Vs + Vw), and discharge is performed in all cells of all display lines regardless of the previous display state, and wall charges are formed (full-surface writing).
[0032]
Next, by appropriately controlling each switch, the voltages of the common electrode X and the scan electrode Y are returned to the ground level, and then the opposite state is created on the common electrode X side and the scan electrode Y side. . That is, the switches SW1, SW4, SW6 on the common electrode X side are turned on, the switches SW2, SW3, SW5 are turned off, the switches SW2 ′, SW5 ′ on the scan electrode Y side are turned on, and the switches SW1 ′, SW3 ′, SW4 are turned on. ', SW6' is turned off.
[0033]
As a result, the voltage applied to the common electrode X continuously increases from the ground level to (Vs / 2 + Vw) over time, and the voltage applied to the scan electrode Y is reduced to (−Vs / 2). As a result, the voltage of the wall charge itself exceeds the discharge start voltage in all the cells, and the discharge is started. At this time, as described above, the voltage applied to the common electrode X is continuously increased as time passes, so that a weak discharge is performed, and the accumulated wall charges are erased except for a part (entire erasure). ).
[0034]
Next, in the address period, address discharge is performed line-sequentially in order to turn on / off each cell in accordance with display data. At this time, on the common electrode X side, the switches SW1, SW3, and SW4 are turned on, and the switches SW2, SW5, and SW6 are turned off, so that the voltage of the first signal line OUTA is applied via the switch SW1. It is raised to (Vs / 2). The voltage (Vs / 2) is output to the output line OUTC via the switch SW4 and applied to the common electrode X of the load 20.
[0035]
Further, when a voltage is applied to the scan electrode Y corresponding to a certain display line, the voltage above the scan driver 22 is set to the ground level by turning on the switch SW2 ′ and the transistor Tr6. At this time, when the transistor Tr7 is turned on, the negative voltage (−Vs / 2) output to the fourth signal line OUTB ′ in accordance with the electric charge accumulated in the capacitor C4 is below the scan driver 22. Applied to the side. As a result, a voltage of (−Vs / 2) level is applied to the scanning electrode Y selected by line sequential, and a ground level voltage is applied to the scanning electrode Y of the load 20 to the non-selected scanning electrode Y.
[0036]
At this time, the address pulse of the voltage Va is selectively applied to the address electrode Aj corresponding to the cell causing the sustain discharge in each of the address electrodes A1 to Am, that is, the cell to be lit. As a result, a discharge occurs between the address electrode Aj of the cell to be lit and the scan electrode Y selected line-sequentially, and this is used as a priming (seeding) to immediately shift to the discharge between the common electrode X and the scan electrode Y. . As a result, wall charges of an amount capable of the next sustain discharge are accumulated on the MgO protective film surface on the common electrode X and the scan electrode Y of the selected cell.
[0037]
Thereafter, during the sustain discharge period, on the common electrode X side, first, the two switches SW1 and SW3 are turned on, and the remaining switches SW2 and SW4 to SW6 are turned off. At this time, the voltage of the first signal line OUTA becomes (+ Vs / 2), and the voltage of the second signal line OUTB becomes the ground level. At this time, by turning on the transistor Tr1 in the power recovery circuit 21, LC resonance is performed by the capacitance of the coil L1 and the load 20, and the charge recovered in the capacitor C2 is converted into the transistor Tr1, the diode D2, the coil It is supplied to the load 20 via L1.
[0038]
At this time, since the switch SW2 ′ is turned on on the scan electrode Y side, the current supplied from the capacitor C2 to the common electrode X via the switch SW3 on the common electrode X side is scanned on the scan electrode Y side. The signal passes through the diode in the driver 22 and the diode D6, and is supplied to the GND through the third signal line OUTA ′ and the switch SW2 ′. With such a current flow, the voltage of the common electrode X gradually increases as shown in FIG. Then, by turning on the switch SW4 in the vicinity of the peak voltage generated at the time of resonance, the voltage of the common electrode X is clamped to (Vs / 2).
[0039]
Next, on the scan electrode Y side, the transistor Tr3 in the power recovery circuit 21 ′ is further turned on. Thereby, LC resonance is performed by the capacity of the coil L3 and the load 20, and the common electrode X is supplied from the switch SW3 on the common electrode X side and the capacitor C1 to the common electrode X through the switch SW4 via the first signal line OUTA. The current passes through the diode in the scan driver 22 on the scan electrode Y side and the diode D4 in the power recovery circuit 21 ′, and is further supplied to GND via the transistor Tr3, the capacitor C3, the capacitor C4, and the switch SW2 ′. With such a current flow, the voltage of the scan electrode Y gradually decreases as shown in FIG. At this time, a part of the charge can be collected by the capacitor C3. Then, by further turning on the switch SW5 ′ in the vicinity of the peak voltage generated at the time of resonance, the voltage of the scan electrode Y is clamped to (−Vs / 2).
[0040]
Similarly, when the applied voltage of the common electrode X and the scan electrode Y is changed from the voltage (−Vs / 2) to the ground level (0 V), the voltage is recovered by the capacitors C2 and C3 in the power recovery circuits 21 and 21 ′. By supplying the electric charge, the applied voltage is gradually increased.
[0041]
Further, when the voltage applied to the common electrode X and the scan electrode Y is changed from the voltage (Vs / 2) to the ground level (0 V), the charge accumulated in the load 20 is supplied to the GND, so that the applied voltage is gradually reduced. And a part of the electric charge accumulated in the load 20 is recovered by the capacitors C2 and C3 in the power recovery circuits 21 and 21 ′.
[0042]
In this manner, during the sustain discharge period, voltages having different polarities (+ Vs / 2, −Vs / 2) are alternately applied to the common electrode X and the scan electrode Y of each display line to perform sustain discharge. Display subfield video.
[0043]
However, in the drive device of the AC drive type PDP described above, the drive control circuit 31 constituted by a logic circuit or the like uses the GND level as a reference potential, but a control signal is supplied from the drive control circuit 31 to the common electrode X and The reference potential of the output elements that apply a voltage to the scan electrode Y, that is, the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 in the power recovery circuits 21 and 21 ′ change during the driving operation. For this reason, for example, when a signal generated by the drive control circuit 31 is supplied to the output element, a high voltage may be applied to the drive control circuit 31 due to the voltage fluctuation of the output element flowing back to the drive control circuit 31. There was a problem.
[0044]
As one method for solving this problem, a method of converting the reference potential by level-shifting a control signal output from the control circuit by a level shift circuit is conceivable. For example, a method of using a pre-drive circuit that outputs a control signal obtained by converting a reference potential to an output element to which a voltage is applied between the drive control circuit 31 and the output element described above will be described. At this time, the pre-drive circuit shifts the level of the reference potential of the control signal according to the reference potential (−Vs / 2 to Vs / 2) on the output element side, and outputs the control signal after the level shift to the output element. .
[0045]
FIG. 18 is a diagram illustrating an example of a pre-drive circuit corresponding to a change in the reference potential on the output element side. The pre-drive circuit P1 shown in FIG. 18 is an integrated circuit (semiconductor circuit) inserted between the drive control circuit 31 shown in FIG. 16 and the switch SW4 of the output element. In FIG. 18, the amplification / level shift circuit P10 level-shifts the reference potential (GND) of the control signal CTL1 output from the drive control circuit 31 to the reference potential (−Vs / 2 to Vs / 2) on the output element side. A circuit to amplify. The output circuit P11 is a circuit for driving the switch SW4 based on the signal output from the amplification / level shift circuit P10.
[0046]
The input terminal of the amplification / level shift circuit P10 described above is connected to the input terminal VIN of the pre-drive circuit P1 to which the control signal CTL1 is input. A substrate P13, which is a P-type substrate obtained by adding a P-type impurity to a semiconductor substrate, is connected to the reference potential terminal K1 of the pre-drive circuit P1, and receives the reference potential GND of the control signal CTL1.
[0047]
As shown in FIG. 18, the output circuit P11 includes n-channel MOSFETs Tr11 and Tr12 and an inverter circuit INV13. Tr11 is a transistor that controls whether or not the voltage Vcc supplied from the power supply terminal V1 is output from the output terminal Vo by being turned on / off according to the control signal output from the amplification / level shift circuit P10. The Tr12 is turned on / off in accordance with a signal obtained by inverting the control signal output from the amplification / level shift circuit P10 at INV13, whereby the reference potential (−Vs / 2 to Vs / 2) supplied from the reference potential terminal K2. Is a transistor that controls whether or not to output.
[0048]
The parasitic diode 12 is a visual representation of a parasitic diode generated at a pn junction formed by the substrate P13 and a part of Tr12. Thus, the substrate P13 is connected via the parasitic diode 12 to the reference potential terminal K2 to which -Vs / 2, which is the reference potential of the control signal output from the pre-drive circuit P1, is applied. The anode terminal of the parasitic diode 12 is connected to the substrate P13.
[0049]
[Problems to be solved by the invention]
As described above, when the control signal generated by the drive control circuit 31 is supplied to the output element, there is a possibility that a high voltage is applied to the drive control circuit 31 due to a change in the reference potential of the output element. There was a problem that the signal could not be transmitted to the output element.
Further, in order to prevent the application of a high voltage to the drive control circuit 31, the pre-drive circuit P1 switches the reference potential from -Vs / 2 to Vs / 2 based on the control signal whose reference potential is 0V. A control signal for driving SW4 can be generated. However, when GND is applied to the reference potential terminal K1 and a negative voltage of −Vs / 2 is applied to the reference potential terminal K2, an abnormal current Ip is generated due to the parasitic diode 12 described above, and the predrive circuit P1 is normal. There was a problem that there is a possibility of hindering the operation.
[0050]
The present invention has been made in consideration of the above-described circumstances, and a pre-drive circuit for driving the output element so that a control signal can be stably transmitted even when a reference potential generated on the output element side becomes a high voltage. An object is to provide a display device.
It is another object of the present invention to provide a pre-drive circuit and a display device suitable for an integrated circuit that can operate normally even when the reference potential generated on the output element side becomes a negative voltage.
[0051]
[Means for Solving the Problems]
The present invention has been made to solve the above-described problems. In the pre-drive circuit according to the present invention, an output element having a second reference potential different from the first reference potential of the input signal is driven. A pre-drive circuit for comparing an input signal with a reference voltage signal serving as a reference for comparison; and a second signal corresponding to the substrate potential based on the comparison result, an input signal having a first reference potential An input level shift circuit that converts and outputs the output signal, an output level shift circuit that converts the second signal output from the input level shift circuit into a third signal corresponding to the output power supply voltage, and outputs the output signal, and an output level shift circuit that outputs And a signal amplifying circuit for amplifying the third signal to output a driving signal for driving the output element.
[0052]
According to the pre-drive circuit of the present invention configured as described above, even when the reference potential of the input signal is different from the reference potential of the output element to be driven and is a negative voltage, the input signal is output by the comparison circuit. Processing eliminates the need for the first reference potential of the input signal to be the substrate potential on the input side of the pre-drive circuit. That is, the substrate potential of the predrive circuit can be set to a potential corresponding to the second reference potential, and can be set to a potential that does not cause a forward potential difference in the parasitic diode of the predrive circuit.
[0053]
DETAILED DESCRIPTION OF THE INVENTION
Next, an embodiment of a plasma display panel will be described with reference to the drawings as an example of a display device using a pre-drive circuit according to an embodiment of the present invention.
(First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a driving device of an AC driving type PDP (plasma display panel) using a pre-drive circuit according to the first embodiment. 1 is applied to, for example, an AC drive type PDP device (display device) shown in FIG. 14 and FIG. 15 which shows the entire configuration and the configuration of one cell constituting one pixel. It is possible. Further, in FIG. 1, those given the same reference numerals as those shown in FIG. 16 have the same functions.
[0054]
In FIG. 1, a load 20 is a total capacity of cells formed between one common electrode X and one scan electrode Y. A common electrode X and a scan electrode Y are formed on the load 20.
[0055]
On the common electrode X side, the switches SW1 and SW2 are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and the ground (GND). One terminal of a capacitor C1 is connected to an interconnection point between the two switches SW1 and SW2, and a switch SW3 is connected between the other terminal of the capacitor C1 and GND.
[0056]
The switches SW4 and SW5 are connected in series to both ends of the capacitor C1, the switch SW4 is connected to the one terminal of the capacitor C1 through the first signal line OUTA, and the switch SW5 is connected to the second switch SW5. Is connected to the other terminal of the capacitor C1 through the signal line OUTB. The common electrode X of the load 20 is connected to the interconnection point between the two switches SW4 and SW5 via the output line OUTC.
[0057]
On the other hand, on the scan electrode Y side, the switches SW1 ′ and SW2 ′ are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and GND. One terminal of a capacitor C4 is connected to an interconnection point between the two switches SW1 ′ and SW2 ′, and a switch SW3 ′ is connected between the other terminal of the capacitor C4 and GND.
[0058]
The switch SW4 ′ connected to the one terminal of the capacitor C4 via the third signal line OUTA ′ is connected to the cathode of the diode D14, and the anode of the diode D14 and the other terminal of the capacitor C4 are connected. Is done. The switch SW5 ′ connected to the other terminal of the capacitor C4 via the fourth signal line OUTB ′ is connected to the anode of the diode D15, and the cathode of the diode D15 and the one terminal of the capacitor C4 are connected. Is done. The scan electrode Y of the load 20 is connected via the scan driver 22 from one end of each of the switch SW4 ′ connected to the cathode of the diode D14 and the switch SW5 ′ connected to the anode of the diode D15.
[0059]
Although only one scan driver 22 is shown in FIG. 1, actually, it is provided for each of a plurality of display lines provided in the PDP. The other circuits are common circuits provided in common for the plurality of display lines.
[0060]
The drive control circuit 31 is configured by using a logic circuit or the like, and is a circuit for controlling the switches SW1 to SW5 and SW1 ′ to SW5 ′ constituting the drive device. That is, the drive control circuit 31 generates control signals for controlling the switches SW1 to SW5 and SW1 ′ to SW5 ′ based on display data, clocks, horizontal synchronization signals, vertical synchronization signals, and the like supplied from the outside. To do. Then, the drive control circuit 31 supplies the generated control signal to the switches SW1 to SW5 and SW1 ′ to SW5 ′, respectively.
[0061]
In FIG. 1, the control lines for supplying control signals from the drive control circuit 31 are pre-drive circuits 32-1, 32-2, 32-- connected to the switches SW4, SW5, SW4 ′ and the switch SW5 ′, respectively. 3, only control lines CTL1 to CTL4 for supplying control signals to 33-3 are shown, but control lines for supplying control signals from the drive control circuit 31 are connected to the switches SW1 to SW3 and SW1 ′ to SW3 ′, respectively. Has been.
[0062]
The pre-drive circuits 32-1 to 32-4 receive control signals based on the reference potential (for example, GND) of the drive control circuit 31 supplied from the drive control circuit 31 via the control lines CTL1 to CTL4, respectively. Voltage levels are converted and supplied to control signals in accordance with the reference potentials of the switches SW4, SW5, SW4 ′ and SW5 ′. The details of the pre-drive circuits 32-1 to 32-4 will be described later.
[0063]
Next, the operation of the driving device described above will be described with reference to FIG.
FIG. 2 is a conceptual diagram for explaining the operation of the drive device for the AC drive type PDP shown in FIG. 2 that have the same reference numerals as those shown in FIG. 1 have the same functions, and redundant description is omitted.
[0064]
In FIG. 2, when the two switches SW1 and SW3 on the common electrode X side are turned on and the remaining switches SW2, SW4 and SW5 are turned off, the voltage of the first signal line OUTA is supplied from a power source (not shown) via the switch SW1. Voltage level (+ Vs / 2). Thereafter, the switch SW4 is turned on and the switches SW4 ′ and SW2 ′ on the scan electrode Y side are turned on, so that the voltage (+ Vs / 2) of the first signal line OUTA passes through the output line OUTC. A voltage of (Vs / 2) is applied between the common electrode X and the scan electrode Y.
[0065]
At this stage, the switches SW1 and SW3 are turned on and the capacitor C1 is connected to the power source. Therefore, the voltage (Vs / 2) applied to the capacitor C1 from the power source (not shown) by the switches SW1 and SW3. ) Is accumulated.
[0066]
Next, after the switch SW4 is turned off and the current path when the voltage is applied is interrupted, the switch SW5 is turned on in a pulsed manner, whereby the voltage of the output line OUTC is lowered to the ground level. Next, after the switch SW2 is turned on and the remaining four switches SW1, SW3, SW4, and SW5 are turned off, the switch SW4 is turned on in a pulsed manner. When the switch SW4 is turned on, it becomes a current path when a voltage is applied to the common electrode X (ground) on the scanning electrode Y side.
[0067]
Next, the switch SW5 is turned on while the switch SW2 is kept on. At this time, since the power supply voltage is not supplied to the first signal line OUTA from the power supply (not shown) via the switch SW1, the voltage becomes the ground level. On the other hand, regarding the second signal line OUTB, the switch SW2 is turned on and the first signal line OUTA is grounded, so that the voltage of the second signal line OUTB is changed to the charge accumulated in the capacitor C1. The potential (−Vs / 2) is lowered from the ground level by the corresponding voltage (Vs / 2).
[0068]
At this time, since the switch SW5 is on, the voltage (−Vs / 2) of the second signal line OUTB is applied to the load 20 via the output line OUTC. At this time, the switches SW3 ′ and SW4 ′ on the scan electrode Y side are turned on, and the voltage (−Vs / 2) is applied to the common electrode X side with respect to the scan electrode Y (voltage Vs / 2).
[0069]
Next, the switches SW2 and SW4 are turned on, and the remaining switches SW1, SW3, and SW5 are turned off. As a result, the voltage of the output line OUTC is raised to the ground level. Thereafter, as in the first stage, the three switches SW1, SW3, SW4 are turned on, the remaining two switches SW2, SW5 are turned off, and so on.
[0070]
In this way, a positive voltage (+ Vs / 2) and a negative voltage (−Vs / 2) are alternately applied to the common electrode X of the load 20. On the other hand, a positive voltage (+ Vs / 2) and a negative voltage (−Vs / 2) are alternately applied to the scan electrode Y of the load 20 by performing the same switching control as that on the common electrode X side. I will do it.
[0071]
At this time, the voltage (± Vs / 2) applied to each of the common electrode X and the scanning electrode Y is applied so that the phases are reversed. That is, when a positive voltage (+ Vs / 2) is applied to the common electrode X, a negative voltage (−Vs / 2) is applied to the scan electrode Y. By doing so, the potential difference between the common electrode X and the scan electrode Y can be made a potential difference capable of sustain discharge between the common electrode X and the scan electrode Y.
[0072]
Next, a schematic configuration of the pre-drive circuit 32-2 shown in FIG. 1 will be described with reference to the drawings.
FIG. 3 is a block diagram showing a schematic configuration of the pre-drive circuit 32-2 shown in FIG. The pre-drive circuit 32-2 shown in FIG. 3 receives CTL2, which is a control signal having a reference potential GND (first reference potential) output from the drive control circuit 31 shown in FIG. A drive signal Vg for driving the switch SW5 (output element) having a reference potential Vss (second reference potential) different from the GND of the output signal is output.
[0073]
First, the switch SW5 driven by the predrive circuit 32-2 will be described. The switch SW5, which is an output element, is an n-channel power MOSFET that applies a voltage to the load 20. The gate terminal of the n-channel power MOSFET is connected to an output line of a signal amplification circuit 42 (via an output terminal “Vo” of the pre-drive circuit 32-2), which will be described later, and a drive signal Vg output from the signal amplification circuit 42. Enter. The drain terminal of the switch SW5 is connected to the output line OUTC shown in FIG. The source terminal of the switch SW5 is connected to a Vss supply line that supplies a reference potential Vss. One terminal of the capacitor Co is connected to the Vcc supply line, and the other terminal is connected to the Vss supply line. As a result, a power supply voltage Vcc1 (output power supply voltage) of Vcc + Vss is generated on the one terminal side of the capacitor Co.
[0074]
Next, the terminals included in the pre-drive circuit 32-2 will be described. In FIG. 3, the pre-drive circuit 32-2 includes input terminals “VIN +” and “VIN−”, an output terminal “Vo”, power supply terminals “Vd” and “Vc”, and reference potential terminals “Vsub” and “Vs”. With. The control signal CTL2 is input from the drive control circuit 31 to the input terminal “VIN +”. A reference voltage Vcnt (for example, 2.5 V) serving as a reference to be compared with the control signal CTL2 is input to the input terminal “VIN−”. In the present embodiment, the amplitude of the control signal CTL2 is 5V from GND.
[0075]
A power supply voltage Vdd (for example, 5 V) of the control signal CTL2 is supplied to the power supply terminal “Vd”. The reference potential Vss of the switch SW5 is supplied to the reference potential terminal “Vs” from the second signal line OUTB shown in FIG. A substrate potential Vsub obtained by rectifying the reference potential Vss by a rectifier circuit (substrate potential forming circuit) 43 described later is supplied to the reference potential terminal “Vsub”. The output terminal “Vo” is connected to the gate terminal of the switch SW5 and outputs a signal Vg for driving the switch SW5. A power supply voltage Vcc1 obtained by adding a power supply voltage Vcc of +15 to 20 V with respect to the reference potential Vss of the switch SW5 is supplied to the power supply terminal “Vc”.
[0076]
Next, the internal configuration of the predrive circuit 32-2 will be described. As shown in FIG. 3, the pre-drive circuit 32-2 compares the control signal CTL2 with the reference voltage Vcnt, and outputs a signal VLS2 that is level-shifted according to the power supply voltage Vcc1 and the substrate potential Vsub based on the comparison result. The signal transmission circuit 41 and a signal amplification circuit 42 that amplifies the transmission signal VLS2 are configured.
[0077]
First, the signal transmission circuit 41 will be described. The signal transmission circuit 41 includes a first input line connected to the input terminal “VIN +”, and the control signal CTL2 is input to the first input line. Further, the signal transmission circuit 41 includes a second input line connected to the input terminal “VIN−”, and the reference voltage Vcnt is input to the second input line. The signal transmission circuit 41 includes a first power supply line connected to the power supply terminal “Vd”, and the power supply voltage Vdd is supplied to the first power supply line. Further, the signal transmission circuit 41 includes a first reference potential line connected to the reference potential terminal “Vsub”, and the substrate potential Vsub is supplied to the first reference potential line. The signal transmission circuit 41 includes a second power supply line connected to the power supply terminal “Vc”, and the power supply voltage Vcc1 is supplied to the second power supply line. The signal transmission circuit 41 includes an output line that outputs a transmission signal VLS2 corresponding to the control signal CTL2 in which the reference potential is level-shifted to the substrate potential Vsub at the power supply voltage Vcc1.
[0078]
With the above configuration, the signal transmission circuit 41 compares CTL2 input to the input terminal “VIN +” with the reference voltage Vcnt input to the input terminal “VIN−”, and CTL2 exceeds the reference voltage Vcnt. In addition, the transmission signal VLS1 shown in FIG. 4 that is level-shifted according to the substrate potential Vsub input to the reference potential terminal “Vsub” is generated, and the transmission signal VLS1 is further level-shifted according to the power supply voltage Vcc1 and the substrate potential Vsub. The transmission signal VLS2 is output from the output line.
[0079]
Next, the signal amplifier circuit 42 will be described. The signal amplifier circuit 42 includes an input line connected to the output line of the signal transmission circuit 41, and the transmission signal VLS2 is input to the input line. The signal amplifier circuit 42 includes a power supply line connected to the power supply terminal “Vc”, and the power supply voltage Vcc1 is supplied to the power supply line. Further, the signal amplifier circuit 42 includes a reference potential line connected to the reference potential terminal “Vs”, and the reference potential Vss is supplied to the reference potential line. The signal amplifier circuit 42 includes an output line connected to the gate terminal of the switch SW5, and outputs a drive signal Vg obtained by amplifying the signal VLS2 input from the signal transmission circuit 41 from the output line. With the above configuration, the signal amplification circuit 42 amplifies the transmission signal VLS2 output from the signal transmission circuit 41 and outputs the drive signal Vg to the gate terminal of the switch SW5.
[0080]
Next, the rectifier circuit 43 will be described. The rectifier circuit 43 includes an input line connected to the Vss supply line, and the reference potential Vss is supplied to the input line. The rectifier circuit 43 includes an output line connected to the reference potential terminal “Vsub”, and supplies the substrate potential Vsub from the output line. As described above, the rectifier circuit 43 rectifies the reference potential Vss that periodically changes from −Vs / 2 to Vs / 2 to generate the substrate potential Vsub that is a constant potential at −Vs / 2. .
If the amplitude of the transmission signal VLS2 output from the signal transmission circuit 41 is sufficient to drive the switch SW5, the signal amplification circuit 42 may be omitted.
[0081]
Next, input / output signal examples of the pre-drive circuit 32-2 will be described. CTL2 input to the input terminal “VIN +” is a rectangular pulse signal (amplitude is 5 V) having GND (0 V) as a reference potential. The reference voltage Vcnt input to the input terminal “VIN−” has a constant voltage value of 2.5 V with GND as the reference potential. The substrate potential Vsub input to the reference potential terminal “Vsub” is constant at −Vs / 2, which is the lowest value of the reference potential Vss.
[0082]
As described above, the reference potential Vss takes one of three values of GND (0 V), -Vs / 2 (negative voltage), and Vs / 2 (positive voltage). Further, the reference potential Vss periodically changes to any one of three values. As described above, the pre-drive circuit 32-2 outputs the drive signal Vg having the reference potential Vss according to the input control signal CTL2. As a result, the outputs of the output elements (switches SW4 and SW5) shown in FIG. 1 have the waveforms shown in FIG.
[0083]
The pre-drive circuit 32-2 outputs the same potential as the reference potential Vss while CTL2 = 0V is input to the input terminal “VIN +”. In addition, when CTL2 has a voltage value exceeding the reference voltage Vcnt input to the input terminal “VIN−” and is input to the input terminal “VIN +” as a pulse having a predetermined pulse width, the predrive circuit 32-2 outputs The drive signal Vg to be driven is a potential that is higher than the reference potential Vss by the power supply voltage Vcc and has a pulse with the same pulse width as that of CTL2.
[0084]
Next, a schematic configuration of the signal transmission circuit 41 included in the pre-drive circuit 32-2 and a circuit configuration example of the rectifier circuit 43 will be described.
FIG. 4 is a block diagram showing a schematic configuration of the signal transmission circuit 41 of FIG. As shown in FIG. 4, the signal transmission circuit 41 includes a comparison circuit 41a, an input level shift circuit 41b, and an output level shift circuit 41c. The power supply terminal of the comparison circuit 41a and the power supply terminal of the input level shift circuit 41b are connected to the power supply terminal “Vd” of the pre-drive circuit 32-2 (first power supply line) and supplied with the power supply voltage Vdd. The input terminal + of the comparison circuit 41a is connected to the input terminal “VIN +” of the pre-drive circuit 32-2 (first input line), and the control signal CTL2 is input thereto. The input terminal − of the comparison circuit 41a is connected to the input terminal “VIN−” of the pre-drive circuit 32-2 (second input line), and a reference voltage Vcnt (reference voltage signal) for comparison with the control signal CTL2 is received. Entered.
[0085]
The reference potential terminal of the comparison circuit 41a and the reference potential terminals of the input level shift circuit 41b and the output level shift circuit 41c are connected to the reference potential terminal “Vsub” of the pre-drive circuit 32-2 (the first reference potential line). ), The substrate potential Vsub is supplied. The output terminal of the comparison circuit 41a is connected to the input terminal of the input level shift circuit 41b (output line) and outputs a signal indicating the comparison result. The output terminal of the input level shift circuit 41b is connected to the input terminal of the output level shift circuit 41c (output line) and outputs the transmission signal VLS1. Further, the power supply terminal of the output level shift circuit 41c is connected to the power supply terminal “Vc” of the pre-drive circuit 32-2 (second power supply line) and supplied with the power supply voltage Vcc1. The output terminal of the output level shift circuit 41c is connected to the input terminal of the signal amplifier circuit 42 and outputs the transmission signal VLS2.
[0086]
With the above configuration, the comparison circuit 41a compares the CTL2 input to the input terminal “VIN +” with the reference voltage Vcnt input to the input terminal “VIN−”, and when the CTL2 exceeds the reference voltage Vcnt. An H level signal is output as an L level signal when CTL2 does not exceed the reference voltage Vcnt. Next, the input level shift circuit 41b generates and outputs a transmission signal VLS1 whose level is shifted according to the substrate potential Vsub input to the reference potential terminal “Vsub” based on the signal output from the comparison circuit 41a. Next, the output level shift circuit 41c outputs from the output line a transmission signal VLS2 obtained by shifting the level of the transmission signal VLS1 output from the input level shift circuit 41b in accordance with the power supply voltage Vcc1 and the substrate potential Vsub.
[0087]
Next, a circuit configuration example of the rectifier circuit 43 illustrated in FIG. 4 will be described. As shown in FIG. 4, the rectifier circuit 43 includes a diode Dsub and a capacitor Csub. A Vss supply line is connected to the cathode terminal of the diode Dsub, and the reference potential Vss is supplied. In addition, one terminal of the capacitor Csub is connected to the anode terminal of the diode Dsub. The other terminal of the capacitor Csub is connected to GND. The interconnection point between the diode Dsub and the capacitor Csub is connected to the reference potential terminal “Vsub” of the pre-drive circuit 32-2, and outputs the substrate potential Vsub.
[0088]
With the configuration described above, the rectifier circuit 43 rectifies the reference potential Vss that periodically changes from −Vs / 2 to Vs / 2, and generates a substrate potential Vsub that is a constant potential at approximately −Vs / 2. To do. For example, when the potential of the capacitor Csub is GND (0 V) in the initial state, the diode Dsub does not pass the potential change of the reference potential Vss from 0 to Vs / 2 to the capacitor Csub. When the potential change up to 2 is supplied to the capacitor Csub and the potential of the capacitor Csub becomes −Vs / 2, no current flows through the diode Dsub. As a result, charges corresponding to the potential of −Vs / 2 are accumulated in the capacitor Csub, and the rectifier circuit 43 outputs a constant base voltage Vsub at the voltage −Vs / 2.
[0089]
As described above, the signal transmission circuit 41 includes the comparison circuit 41a, the input level shift circuit 41b, and the output level shift circuit 41c, so that the reference potential is GND according to the change of the control signal CTL2. The transmission signal VLS2 level-shifted to the power supply voltage Vcc1 and the substrate potential Vsub can be generated and output. The configuration of the signal amplifying circuit 42 and the switch SW5 that is an output element is the same as the configuration shown in FIG. Thereby, the signal amplification circuit 42 outputs the drive signal Vg amplified to an amplitude that can drive the switch SW5 based on the transmission signal VLS2 output from the signal transmission circuit 41. Next, the switch SW5 is turned on / off according to the drive signal Vg to output a voltage to be applied to the load 20 to the output line OUTC connected to the drain terminal.
[0090]
Next, a circuit configuration example of the above-described predrive circuit 32-2 will be described with reference to the drawings.
FIG. 5 is a diagram showing a circuit configuration of the pre-drive circuit 32-2 shown in FIG. First, circuit configurations of the comparison circuit 41a, the input level shift circuit 41b, and the output level shift circuit 41c included in the signal transmission circuit 41 will be described. As shown in FIG. 5, the comparison circuit 41a includes a pnp transistor Q1 and a pnp transistor Q2. The base terminal of the pnp transistor Q1 is connected to an input terminal “VIN +” for inputting the control signal CTL2. The emitter terminal of the pnp transistor Q1 is connected to the power supply terminal “Vd” via the resistor R1 and supplied with the power supply voltage Vdd. The collector terminal of the pnp transistor Q1 is connected to the reference potential terminal “Vsub”, and the substrate potential Vsub is supplied.
[0091]
The base terminal of the pnp transistor Q2 is connected to the input terminal “VIN−” for inputting the reference voltage Vcnt. The emitter terminal of the pnp transistor Q2 is connected to the interconnection point between the emitter terminal of the pnp transistor Q1 and the resistor R1, and the power supply voltage Vdd is supplied. The collector terminal of pnp transistor Q2 is connected to the collector terminal of npn transistor Q3.
[0092]
As shown in FIG. 5, the input level shift circuit 41b includes a pnp transistor Q2, an npn transistor Q3, and resistors R1 and R2. The input level shift circuit 41b and the comparison circuit 41a share the pnp transistor Q2. Here, the pnp transistor Q2 and the resistor R1 are connected as described above, and the base terminal of the npn transistor Q3 is connected to the base terminal of the npn transistor Q4. The interconnection point between the collector terminal of pnp transistor Q2 and the collector terminal of npn transistor Q3 is connected to the interconnection point between the base terminal of npn transistor Q3 and the base terminal of npn transistor Q4. Thereby, the input level shift circuit 41b outputs the transmission signal VLS1. The emitter terminal of the npn transistor Q3 is connected to the reference potential terminal “Vsub” via the resistor R2, and the substrate potential Vsub is supplied.
[0093]
As shown in FIG. 5, the output level shift circuit 41c includes an npn transistor Q4, a pnp transistor Q5, and resistors R3 and R4. Here, the emitter terminal of the npn transistor Q4 is connected to the reference potential terminal “Vsub” via the resistor R3, and supplied with the substrate potential Vsub. The collector terminal of npn transistor Q4 is connected to the collector terminal of pnp transistor Q5. The base terminal of the pnp transistor Q5 is connected to the base terminal of the pnp transistor Q6. The interconnection point between the collector terminal of npn transistor Q4 and the collector terminal of pnp transistor Q5 is connected to the interconnection point between the base terminal of pnp transistor Q5 and the base terminal of pnp transistor Q6. Thereby, the output level shift circuit 41c outputs the transmission signal VLS2. The emitter terminal of the pnp transistor Q5 is connected to the power supply terminal “Vc” via the resistor R4 and supplied with the power supply voltage Vcc1.
[0094]
Next, the circuit configuration of the signal amplifier circuit 42 will be described. As shown in FIG. 5, the signal amplifying circuit 42 includes resistors R5 and R6, a pnp transistor Q6, an inverter INV, an n-channel MOSFET Q7, and an n-channel MOSFET Q8. The emitter terminal of the pnp transistor Q6 is connected to the power supply terminal “Vc” via the resistor R5 and supplied with the power supply voltage Vcc1. The collector terminal of the pnp transistor Q6 is connected to the reference potential terminal “Vs” via the resistor R6 and supplied with the reference potential Vss. The interconnection point between the collector terminal of the pnp transistor Q6 and the resistor R6 is connected to the input terminal of the inverter INV and the gate terminal of the n-channel MOSFET Q7.
[0095]
The drain terminal of the n-channel MOSFET Q7 is connected to the power supply terminal “Vc” and supplied with the power supply voltage Vcc1. The source terminal of the n-channel MOSFET Q7 is connected to the drain terminal of the n-channel MOSFET Q8. The gate terminal of the n-channel MOSFET Q8 is connected to the output terminal of the inverter INV. The source terminal of the n-channel MOSFET Q8 is connected to the quasi-potential terminal “Vs” and supplied with the reference potential Vss. An interconnection point between the source terminal of the n-channel MOSFET Q7 and the drain terminal of the n-channel MOSFET Q8 is connected to the output terminal “Vo” and outputs a signal Vg for driving the switch SW5. With the configuration described above, the transmission signal VLS2 output from the signal transmission circuit 41 is amplified and the drive signal Vg is output to the gate terminal of the switch SW5.
[0096]
Next, the operation of the above-described predrive circuit 32-2 will be described.
FIG. 6 is a diagram illustrating an example of an input signal and an example of an output signal to the pre-drive circuit 32-2 illustrated in FIG. As shown in FIG. 6, as a control signal CTL2 whose reference potential is GND, a pulse VA and a pulse VB (amplitude is 3 to 5V) are supplied to the input terminal “VIN +” of the pre-drive circuit 32-2, and the reference potential When Vss changes from GND (0 V) to −Vs / 2 (−80 V) or Vs / 2 (80 V) and is supplied to the reference potential terminal “Vs” of the predrive circuit 32-2, the predrive circuit 32 The operation of -2 will be described below.
[0097]
Here, the purpose of changing the reference potential Vss shown in FIG. 5 will be described. In the display device shown in FIG. 1 described above, voltages having different polarities (+ Vs / 2, −Vs / 2) are alternately applied to the common electrode X and the scan electrode Y of each display line during the sustain discharge period. It is necessary to perform a sustain discharge. Therefore, a positive voltage + Vs / 2 and a negative voltage −Vs / 2 are alternately applied to the common electrode X of the load 20. That is, the reference potential Vss of the switch SW5 that is an output element is changed from −Vs / 2 to Vs / 2. On the other hand, the reference potential of the switch SW5 ′ of the output element and the scan driver 22 is − so that the positive voltage + Vs / 2 and the negative voltage −Vs / 2 are alternately applied to the scan electrode Y of the load 20 as well. Vs / 2 is changed to Vs / 2.
[0098]
At this time, the reference potential Vss applied to each of the switch SW5 and the switch SW5 ′ is applied so that the phases thereof are reversed. That is, when a positive reference potential (Vs / 2) is applied to the switch SW5, a negative reference potential (−Vs / 2) is applied to the switch SW5 ′. As a result, the outputs of the switch SW5 and the switch SW5 ′ can make the potential difference between the common electrode X and the scan electrode Y a potential difference capable of sustain discharge between the common electrode X and the scan electrode Y. For the above purpose, the reference potential Vss is changed at the timing shown in FIG.
[0099]
Next, regarding the operation of the pre-drive circuit 32-2 in accordance with changes in CTL2 and Vss, the changes in the signals Vsub, VLS1, VLS2, Q6V, and Vg shown in the circuit diagram of FIG. 4 or FIG. This will be described with reference to FIG. In the following description, the circuit shown in FIG. 5 is assumed unless otherwise described as FIG.
[0100]
First, when Vss = 0 V at time t1, Vsub = 0 V of the output of the rectifier circuit 43 shown in FIG. 4, and Vcc1 = Vcc by the capacitor Co shown in FIG. Since the control signal CTL2 = 0V at time t1, the pnp transistor Q1 is on and the pnp transistor Q2 is off. Thereby, the npn transistor Q3 is off, and the transmission signal VLS1 = 0V output from the input level shift circuit 41b. As a result, the npn transistor Q4 is off and the pnp transistor Q5 is also off. As a result, the transmission signal VLS2 output from the signal transmission circuit 41 is approximately equal to Vcc1 = Vcc.
[0101]
Further, since the transmission signal VLS2≈Vcc, the pnp transistor Q6 is off. Thereby, Q6V, which is an output signal of the pnp transistor Q6, has the same potential 0V as Vss. As described above, the n-channel MOSFET Q7 is turned off and the n-channel MOSFET Q8 is turned on, so that the output signal Vg of the signal amplifier circuit 42 becomes 0V.
[0102]
Next, when the voltage changes to Vss = −Vs / 2 at time t2, the capacitor Csub of the rectifier circuit 43 is charged with a charge having a voltage of −Vs / 2, and Vsub≈−Vs / 2. Further, Vcc1 = Vcc−Vs / 2. Since the control signal CTL2 remains at 0V at time t2, the pnp transistor Q1 remains on and the pnp transistor Q2 remains off. Further, the npn transistor Q3 is temporarily turned on due to a potential difference between the base terminal and the emitter terminal due to Vsub≈−Vs / 2. When the voltage at the base terminal of the npn transistor Q3 becomes the same voltage as Vsub, the npn transistor Q3 is turned off. Thus, the transmission signal VLS1 output from the input level shift circuit 41b becomes the same voltage as Vsub. Similarly, npn transistor Q4 is temporarily turned on, the collector terminal of npn transistor Q4 is set to substantially the same voltage as Vsub, and turned off simultaneously with npn transistor Q3.
[0103]
Next, the potential of the base terminal of the pnp transistor Q5 becomes Vsub≈−Vs / 2, and is temporarily turned on due to the potential difference between the potential Vcc1 = Vcc−Vs / 2 of the emitter terminal of the pnp transistor Q5. The transistor is turned off when the potential of the base terminal of the pnp transistor Q5 becomes approximately Vcc1 = Vcc−Vs / 2. As a result, the transmission signal VLS2 output from the signal transmission circuit 41 becomes approximately Vcc−Vs / 2. Next, since transmission signal VLS2≈Vcc-Vs / 2, pnp transistor Q6 is off. Thus, Q6V, which is an output signal of the pnp transistor Q6, is at the same potential −Vs / 2 as Vss. As described above, the n-channel MOSFET Q7 is turned off and the n-channel MOSFET Q8 is turned on, so that the output signal Vg of the signal amplifier circuit 42 becomes −Vs / 2.
[0104]
Next, when CTL2 rises by the pulse VA at time t3, the pnp transistor Q1 is turned off by the pulse VA having a voltage value exceeding the constant voltage Vcnt input to the input terminal “VIN−” in the comparison circuit 41a. Transistor Q2 is turned on. As a result, the npn transistor Q3 is turned on, and the voltage value of the transmission signal VLS1 output from the input level shift circuit 41b changes to a voltage value between Vsub and Vdd and applied to R2, and the pulse shown in FIG. VA1 (rising signal) is formed.
[0105]
Next, when the npn transistor Q3 is turned on, the npn transistor Q4 is turned on, whereby the pnp transistor Q5 is also turned on. As described above, the transmission signal VLS2 output from the signal transmission circuit 41 changes to a voltage value between Vsub and Vcc1 (−Vs / 2 to Vcc−Vs / 2) and applied to R3, and is shown in FIG. A pulse VA2 (falling signal) is output. Next, when the pnp transistor Q5 is turned on, the pnp transistor Q6 is also turned on. Thereby, Q6V, which is an output signal of the pnp transistor Q6, is a voltage value between Vsub and Vcc1 (−Vs / 2 to Vcc−Vs / 2), and is a voltage value divided by the resistors R5 and R6. Changes to form the pulse VA3 shown in FIG.
[0106]
As described above, the n-channel MOSFET Q7 is turned on and the n-channel MOSFET Q8 is turned off, so that the output signal Vg of the signal amplifier circuit 42 changes to Vcc-Vs / 2, and the pulse V4 shown in FIG. 6 is formed. When the pulse VA shown in FIG. 6 ends (CTL2 becomes 0 V), the pulses VA1 to VA4 are also ended, and the predrive circuit 32-2 returns to the state between t2 and t3 described above.
[0107]
Next, when Vss returns to 0V at time t4, the voltage of the capacitor Csub is maintained at −Vs / 2 by the action of the diode Dsub in the rectifier circuit 43 of FIG. 4, and Vsub≈−Vs. / 2 is maintained. At time t4, Vcc1 = Vcc. Since the control signal CTL2 remains at 0V at time t4, the pnp transistor Q1 remains on and the pnp transistor Q2 remains off. Also, the npn transistor Q3 remains off. As a result, the voltage value of the transmission signal VLS1 output from the input level shift circuit 41b remains Vsub≈−Vs / 2. Similarly, the npn transistor Q4 remains off.
[0108]
Next, the pnp transistor Q5 is temporarily turned on by the potential difference between the potential Vcc1 = Vcc applied to the emitter terminal and the potential Vcc−Vs / 2 applied to the base terminal. Then, it turns off when the potential of the base terminal of the pnp transistor Q5 becomes approximately Vcc1 = Vcc. Thus, the transmission signal VLS2≈Vcc output from the signal transmission circuit 41 is satisfied. Next, since transmission signal VLS2≈Vcc, pnp transistor Q6 is off. Thereby, Q6V, which is an output signal of the pnp transistor Q6, has the same potential 0V as Vss. As described above, the n-channel MOSFET Q7 is turned off and the n-channel MOSFET Q8 is turned on, so that the output signal Vg of the signal amplifier circuit 42 becomes 0V.
[0109]
Next, when the reference potential Vss rises to Vs / 2 at time t5, in the rectifier circuit 43 of FIG. 4, the voltage of the capacitor Csub is maintained at −Vs / 2 by the action of the diode Dsub. Vsub≈−Vs / 2 is maintained. At time t5, Vcc1 = Vcc + Vs / 2. Since the control signal CTL2 remains at 0V at time t5, the pnp transistor Q1 remains on and the pnp transistor Q2 remains off. Also, the npn transistor Q3 remains off. As a result, the voltage value of the transmission signal VLS1 output from the input level shift circuit 41b remains Vsub≈−Vs / 2. Similarly, the npn transistor Q4 remains off.
[0110]
Next, the pnp transistor Q5 is temporarily turned on by the potential difference between the potential Vcc1 = Vcc + Vs / 2 applied to the emitter terminal and the potential Vcc applied to the base terminal. The transistor is turned off when the potential of the base terminal of the pnp transistor Q5 becomes approximately Vcc1 = Vcc + Vs / 2. As a result, the transmission signal VLS2 output from the signal transmission circuit 41 becomes approximately Vcc + Vs / 2. Next, since the transmission signal VLS2≈Vcc + Vs / 2, the pnp transistor Q6 is off. Thereby, Q6V which is an output signal of the pnp transistor Q6 is the same potential + Vs / 2 as Vss. As described above, the n-channel MOSFET Q7 is turned off and the n-channel MOSFET Q8 is turned on, so that the output signal Vg of the signal amplifying circuit 42 becomes + Vs / 2.
[0111]
Next, when CTL2 rises by the pulse VB at time t6, the pnp transistor Q1 is turned off by the pulse VB having a voltage value exceeding the constant voltage Vcnt input to the input terminal “VIN−” in the comparison circuit 41a. Transistor Q2 is turned on. As a result, the npn transistor Q3 is turned on, and the voltage value of the transmission signal VLS1 output from the input level shift circuit 41b changes to a voltage value between Vsub and Vdd and applied to R2, and the pulse shown in FIG. VB1 (rising signal) is formed.
[0112]
Next, when the npn transistor Q3 is turned on, the npn transistor Q4 is turned on, whereby the pnp transistor Q5 is also turned on. As described above, the transmission signal VLS2 output from the signal transmission circuit 41 changes to a voltage value between Vsub and Vcc1 (−Vs / 2 to Vcc + Vs / 2) and applied to R3, and the pulse VB2 shown in FIG. (Falling signal) is formed. Next, when the pnp transistor Q5 is turned on, the pnp transistor Q6 is also turned on. Thereby, Q6V which is an output signal of the pnp transistor Q6 is a voltage value between Vsub and Vcc1 (+ Vs / 2 to Vcc + Vs / 2), and changes to a voltage value divided by the resistors R5 and R6. A pulse VB3 shown in FIG. 6 is formed.
[0113]
As described above, the n-channel MOSFET Q7 is turned on and the n-channel MOSFET Q8 is turned off, so that the output signal Vg of the signal amplifier circuit 42 changes to Vcc + Vs / 2, and the pulse VB4 shown in FIG. 6 is formed. When the pulse VB shown in FIG. 6 ends (CTL2 becomes 0 V), the pulses VB1 to VB4 are also ended, and the pre-drive circuit 32-2 returns to the state between t5 and t6 described above.
[0114]
Next, when Vss returns to 0 V at time t7, the voltage of the capacitor Csub is maintained at −Vs / 2 by the action of the diode Dsub in the rectifier circuit 43 of FIG. 4, and Vsub≈−Vs. / 2 is maintained. At time t7, Vcc1 = Vcc. Further, since the control signal CTL2 remains at 0V at time t7, the pnp transistor Q1 remains on and the pnp transistor Q2 remains off. Also, the npn transistor Q3 remains off. As a result, the voltage value of the transmission signal VLS1 output from the input level shift circuit 41b remains Vsub≈−Vs / 2. Similarly, the npn transistor Q4 remains off.
[0115]
Next, the pnp transistor Q5 remains off because the potential at the base terminal is approximately Vcc + Vs / 2. As a result, the transmission signal VLS2 output from the signal transmission circuit 41 remains Vcc2≈Vcc + Vs / 2, so that the pnp transistor Q6 is off. Thereby, Q6V, which is an output signal of the pnp transistor Q6, has the same potential 0V as Vss. As described above, the n-channel MOSFET Q7 is turned off and the n-channel MOSFET Q8 is turned on, so that the output signal Vg of the signal amplifier circuit 42 becomes 0V.
[0116]
As described above, in the display device shown in FIG. 1, by using the predrive circuit according to the embodiment of the present invention, the reference of the input signals CTL1, CTL2, CTL3, and CTL4 input from the drive control circuit 31 is used. The potential GND is different from the reference potentials OUTB and OUTB ′ when driving the switches SW4, SW5, SW4 ′, and SW5 ′ of the output element, and the reference potentials OUTB and OUTB ′ have negative voltage values. Even in this case, an overcurrent can be prevented from flowing through a parasitic diode generated between the substrate and the transistor that supplies the reference potential as the substrate potential, and the semiconductor device can operate stably.
[0117]
FIG. 7 is a block diagram showing another configuration example of the pre-drive circuit 32-2.
The pre-drive circuit 32-2 shown in FIG. 7 is obtained by further adding a time constant circuit 51 and a constant voltage circuit 52 to the pre-drive circuit 32-2 shown in FIG.
[0118]
In FIG. 7, the time constant circuit 51 and the constant voltage circuit 52 indicate the phase delay when the control signal supplied from the drive control circuit 31 is supplied to the output element via the predrive circuit 32-2. It is a circuit for adjusting between the circuits 32-1 to 32-4. The pre-drive circuits 32-1, 3 and 4 have the same circuit configuration as the pre-drive circuit 32-2.
[0119]
That is, when the control signal supplied from the drive control circuit 31 is converted into a reference potential by the signal transmission circuit 41 or amplified by the signal amplification circuit 42, the signal transmission circuit 41 and the signal amplification circuit 42 are configured. Due to variations in the elements to be processed, variations in phase occur in the signals output from the pre-drive circuits 32-1 to 32-4.
The time constant circuit 51 and the constant voltage circuit 52 adjust the phase variation generated by the signal transmission circuit 41 and the signal amplification circuit 42 between the pre-drive circuits 32-1 to 32-4, and match the phases. A control signal is supplied to each output element.
[0120]
As shown in FIG. 7, the time constant circuit 51 can be composed of a capacitor Cd and a resistor Rd. In the time constant circuit 51, the resistor Rd is inserted in series with a signal line for inputting the output signal CTL2 from the drive control circuit 31 to the input terminal “VIN +”. One terminal of the capacitor Cd is connected to an interconnection point between the resistor Rd and the input terminal “VIN +”. The other terminal of the capacitor Cd is connected to the ground. With the above configuration, the control signal CTL2 input to the pre-drive circuit 32-2 can adjust the phase delay by adjusting the capacitance value of the capacitor Cd and the resistance value of the resistor Rd.
[0121]
The constant voltage circuit 52 is a circuit that outputs a constant voltage and can adjust the voltage value. The output voltage Vcnt of the constant voltage circuit 52 is supplied to the input terminal “VIN−”. As a result, an arbitrary voltage value of the CTL2 signal that rises gently by the time constant circuit 51 can be used as the voltage value of Vcnt to be compared. That is, the timing at which the output of the comparison circuit 41a is switched can be adjusted, and the output timing of the pre-drive circuit 32-2 can be adjusted. The reference potential of the time constant circuit 51 and the constant voltage circuit 52 is the same GND (0 V) as that of the control signal.
[0122]
FIG. 8A is a diagram showing a configuration example when a ramp wave forming circuit 53 is provided instead of the time constant circuit 51 shown in FIG. As shown in FIG. 8B, the ramp wave forming circuit 53 is a circuit that forms and outputs a ramp wave when a rectangular wave is inputted. Thus, by setting an arbitrary voltage value of the ramp wave that increases in proportion to the time as a voltage value Vcnt as a comparison reference, the adjustment of the delay time in the pre-drive circuit 32-2 is adjusted by the voltage value Vcnt. be able to.
[0123]
Here, a circuit configuration of the ramp wave forming circuit 53 shown in FIG. The ramp wave forming circuit 53 includes an inverter INV5, a pnp transistor Trd1, an npn transistor Trd2, resistors Rd5, Rd6, Rd7, and a capacitor Cd1. The ramp wave forming circuit 53 includes an input terminal IN to which a control signal CTL2 output from the drive control circuit 31 is input, and an output terminal OUT that outputs a ramp wave.
[0124]
The base terminal of the npn transistor Trd2 is connected to the input terminal IN via the inverter INV5, and the control signal CTL2 is inverted and input. The emitter terminal of the npn transistor Trd2 is connected to GND. The collector terminal of the npn transistor Trd2 is connected to the emitter terminal of the pnp transistor Trd1, and an output signal output from the emitter terminal of the pnp transistor Trd1 is input. The collector terminal of the pnp transistor Trd1 is connected to the power supply terminal that supplies the power supply voltage Vdd via the resistor Rd6. The resistors Rd5 and Rd7 are connected in series between the power supply terminal and GND, and divide the power supply voltage Vdd.
[0125]
The base terminal of the pnp transistor Trd1 is connected to the interconnection point of the resistors Rd5 and Rd7, and a voltage obtained by dividing the power supply voltage Vdd is supplied. An output terminal OUT and one terminal of the capacitor Cd1 are connected to an interconnection point between the collector terminal of the npn transistor Trd2 and the emitter terminal of the pnp transistor Trd1. The other terminal of the capacitor Cd1 is connected to GND.
[0126]
With the above configuration, the ramp wave forming circuit 53 outputs a ramp waveform in which the voltage gradually increases as CTL2 rises. The operation of the ramp wave forming circuit 53 will be described below. First, when CTL2 rises, the output of the inverter INV5 falls. As a result, the npn transistor Trd2 is turned off, and the capacitor Cd1 starts to accumulate the output of the pnp transistor Trd1 as charges. As a result, the voltage generated in the capacitor Cd1 gradually increases, and the voltage value is output as a ramp voltage from the output terminal OUT.
[0127]
As described above, by providing the time constant circuit 51 or the ramp wave forming circuit 53 and the constant voltage circuit 52 on the input side of the pre-drive circuit 32-2, due to variations in the elements constituting the signal transmission circuit 41 and the signal amplification circuit 42, etc. The phase delay can be adjusted, and the operation of the output element can be stabilized. The circuit configurations of the time constant circuit 51 and the ramp wave forming circuit 53 are not limited to those described above, and circuits having other configurations having similar functions may be used.
[0128]
Next, another configuration example of the drive device for the AC drive type PDP according to the first embodiment will be described.
FIG. 9 is a diagram illustrating another configuration example of the drive device for the AC drive type PDP including the pre-drive circuit according to the first embodiment. The drive device shown in FIG. 9 is obtained by providing the drive device shown in FIG. 16 with the predrive circuit according to the present embodiment. In FIG. 9, the same parts as those shown in FIG. 16 are denoted by the same reference numerals, and redundant description is omitted.
[0129]
In FIG. 9, reference numerals 32-1 to 32-8 denote pre-drive circuits, and control signals supplied from the drive control circuit 31 ′ are used as reference potentials of the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4, respectively. The voltage level is converted and supplied to the control signal according to the above. That is, it has the same function as the pre-drive circuit shown in FIG. 1, and the reference potential of the control signal supplied from the drive control circuit 31 ′ is changed from the GND to the reference potential of the output element. It is converted to the potential Vss and supplied to the output element.
In the driving apparatus shown in FIG. 9, since the reference potentials of the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 change in the driving operation, predrive circuits 32-1 to 32-8 are provided, respectively. Yes.
[0130]
In this way, by providing the pre-drive circuits 32-1 to 32-8 for the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 whose reference potential changes in the driving operation, the reference potential is set. Since the existing control signal is supplied to each of the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4, each output element can be stably operated.
Note that any of the predrive circuits described above can be used for the predrive circuits 32-1 to 32-8 shown in FIG.
[0131]
As described above in detail, according to the present embodiment, the reference potential of the control signal supplied from the drive control circuit 31 ′ is set to the output element (switches SW4, SW5,. SW4, SW5, transistors Tr1 to Tr4, etc.) are converted to a reference potential Vss, amplified by the signal amplifier circuit 42, and then supplied to the output element.
[0132]
Thus, even if the reference potential of the drive control circuit 31 ′ and the control signal is different from the reference potential of the output element, the reference potential can be insulated and the control signal can be transmitted to the output element. Even if the potential changes to a negative voltage, it is possible to prevent the influence from reaching the drive control circuit 31 ′. Therefore, the plasma display device can be driven stably, and the reliability of the plasma display device can be improved.
[0133]
Further, for example, when the phase adjustment circuit 49 is provided in the pre-drive circuit, the phase generated by the signal transmission circuit 41, the signal amplification circuit 42, etc. when the control signal is converted into the reference potential of the output element. Therefore, the operation timing of each output element can be synchronized, and the plasma display device can be driven stably.
[0134]
(Second Embodiment)
Next, a schematic configuration of a predrive circuit 32a according to the second embodiment having a function of combining the predrive circuit 32-1 and the predrive circuit 32-2 shown in FIG. 1 will be described with reference to the drawings. In addition, the pre-drive circuit 32a further has a simultaneous on prevention function for preventing the switches SW4 and SW5 from being turned on at the same time.
FIG. 10 is a diagram showing a schematic configuration of a predrive circuit 32a which is a second embodiment having a function of combining the predrive circuit 32-1 and the predrive circuit 32-2 shown in FIG.
[0135]
First, the terminals included in the pre-drive circuit 32a will be described. In FIG. 10, the pre-drive circuit 32a includes input terminals “VIN1 +”, “VIN1-”, “VIN2 +”, “VIN2-”, output terminals “Vo1”, “Vo2”, and power supply terminals “Vd”, “Vc1”. , “Vc2”, reference potential terminals “Vsub”, “Vs1”, “Vs2”, and a control signal terminal “CONT”. A control signal CTL1 is input to the input terminal “VIN1 +” from the drive control circuit 31 shown in FIG. The control signal CTL2 is input from the drive control circuit 31 to the input terminal “VIN2 +”. Reference voltages Vcnt1 and Vcnt2 serving as a reference to be compared with the control signals CTL1 and CTL2 are input to the input terminals “VIN1-” and “VIN2-”. In the present embodiment, the amplitudes of the control signals CTL1 and CTL2 are from GND (0V) to 5V.
[0136]
A power supply voltage Vdd (for example, 5 V) corresponding to the amplitudes of the control signals CTL1 and CTL2 is supplied to the power supply terminal “Vd”. The reference potential terminal “Vs1” is supplied with the reference potential Vss1 of the switch SW4 from the second signal line OUTA shown in FIG. The reference potential Vss2 of the switch SW5 is supplied to the reference potential terminal “Vs2” from the second signal line OUTB illustrated in FIG. The reference potential terminal “Vsub” is supplied with the substrate potential Vsub rectified by the lowest potential among the reference potentials Vss1 and Vss2.
[0137]
The output terminal “Vo1” outputs a signal Vg1 for driving the switch SW4. The output terminal “Vo2” outputs a signal Vg2 for driving the switch SW5. A power supply voltage Vcc1 obtained by adding a power supply voltage Vcc of +15 to 20 V with respect to the reference potential Vss1 of the switch SW4 is supplied to the power supply terminal “Vc1”. Further, a power supply voltage Vcc2 obtained by adding a power supply voltage Vcc of +15 to 20 V with respect to the reference potential Vss2 of the switch SW5 is supplied to the power supply terminal “Vc2”. Further, the control signal terminal “CONT” has a control signal (H (high): activates the simultaneous on prevention circuit 44) from the drive control circuit 31 and L (low): activates the simultaneous on prevention circuit 44. Stop) is entered.
[0138]
Here, the simultaneous ON prevention circuit 44 will be described. As shown in FIG. 10, the simultaneous-on prevention circuit 44 includes two input terminals I1 and I2 and two output terminals O1 and O2. When the two input signals inputted to the input terminals I1 and I2 are not simultaneously turned on (H level), the simultaneous on prevention circuit 44 outputs the input signals as they are from the output terminals O1 and O2. However, when the two input signals input to the input terminals I1 and I2 are simultaneously turned on, the simultaneous on prevention circuit 44 outputs an L level signal from the output terminals O1 and O2.
[0139]
FIG. 11 is an example of input / output signals showing the operation of the simultaneous ON prevention circuit 44. As shown in FIG. 11, when a noise pulse A occurs during a period in which the signal input to the input terminal I1 is at the H level and the signal input to the input terminal I2 should normally be at the L level. Both of the output terminals O1 and O2 of the simultaneous on prevention circuit 44 are L level outputs. As described above, the simultaneous ON prevention circuit 44 outputs the H level signal simultaneously from the output terminals O1 and O2 even if the signals input to the input terminals I1 and I2 simultaneously become H level. prevent. The purpose of providing the simultaneous on prevention circuit 44 is to prevent the switches SW4 and SW5 driven by the pre-drive circuit 32a from being simultaneously turned on.
[0140]
Next, the internal configuration of the predrive circuit 32a will be described. As shown in FIG. 10, the pre-drive circuit 32a includes a comparison circuit (first comparison circuit) 41a1, a comparison circuit 41a2 (second comparison circuit), a first input level shift circuit 41b1, and a second input level shift. Circuit 41b2, first output level shift circuit 41c1, second output level shift circuit 41c2, signal amplification circuit (first signal amplification circuit) 42a, signal amplification circuit (second signal amplification circuit) 42b, simultaneous ON prevention A circuit (simultaneous activation prevention circuit) 44 is provided. The power supply terminals of the comparison circuit 41a1 and the comparison circuit 41a2 and the power supply terminals of the first input level shift circuit 41b1 and the second input level shift circuit 41b2 are connected to the power supply terminal “Vd” of the pre-drive circuit 32a. A voltage Vdd is supplied.
[0141]
The input terminal + of the comparison circuit 41a1 is connected to the input terminal “VIN1 +” of the pre-drive circuit 32a, and the control signal CTL1 is input. The input terminal − of the comparison circuit 41a1 is connected to the input terminal “VIN1-” of the pre-drive circuit 32a, and the reference voltage Vcnt1 is input thereto. The input terminal + of the comparison circuit 41a2 is connected to the input terminal “VIN2 +” of the pre-drive circuit 32a, and the control signal CTL2 is input. The input terminal − of the comparison circuit 41a2 is connected to the input terminal “VIN2-” of the pre-drive circuit 32a, and the reference voltage Vcnt2 is input thereto.
[0142]
The output terminal of the comparison circuit 41a1 is connected to the input terminal of the first input level shift circuit 41b1 and outputs a signal indicating the comparison result. The output terminal of the first input level shift circuit 41b1 is connected to the input terminal I1 of the simultaneous on prevention circuit 44, and outputs the transmission signal VLS1a. Further, the output terminal O1 of the simultaneous on prevention circuit 44 is connected to the input terminal of the first output level shift circuit 41c1, and outputs the transmission signal VLS1a as it is if not simultaneously on. The power supply terminal of the first output level shift circuit 41c1 is connected to the power supply terminal “Vc1” of the pre-drive circuit 32a, and the power supply voltage Vcc1 is supplied. The output terminal of the first output level shift circuit 41c1 is connected to the input terminal of the comparison circuit 42a, and outputs the transmission signal VLS2a.
[0143]
The output terminal of the comparison circuit 41a2 is connected to the input terminal of the second input level shift circuit 41b2, and outputs a signal indicating the comparison result. The output terminal of the second input level shift circuit 41b2 is connected to the input terminal I2 of the simultaneous on prevention circuit 44, and outputs the transmission signal VLS1b. Further, the output terminal O2 of the simultaneous ON prevention circuit 44 is connected to the input terminal of the second output level shift circuit 41c2, and if it is not simultaneously ON, the transmission signal VLS1b is output as it is. The power supply terminal of the second output level shift circuit 41c2 is connected to the power supply terminal “Vc2” of the pre-drive circuit 32a and supplied with the power supply voltage Vcc2. The output terminal of the second output level shift circuit 41c2 is connected to the input terminal of the comparison circuit 42b and outputs the transmission signal VLS2b.
[0144]
Further, the reference potential terminals of the comparison circuit 41a1 and the comparison circuit 41a2, the reference potential terminals of the first input level shift circuit 41b1 and the second input level shift circuit 41b2, the first output level shift circuit 41c1 and the second output level shift circuit 41c1. The reference potential terminal of the output level shift circuit 41c2 is connected to the reference potential terminal “Vsub” of the pre-drive circuit 32a, and the substrate potential Vsub is supplied.
[0145]
The reference potential terminal “Vsub” and the reference potential terminal “Vs1” are connected to each other through the diode Dsub1 in the pre-drive circuit 32a. The reference potential terminal “Vs1” is connected to the cathode terminal of the diode Dsub1, and the reference potential terminal “Vsub” is connected to the anode terminal of the diode Dsub1. Similarly, the reference potential terminal “Vsub” and the reference potential terminal “Vs2” are connected to each other through the diode Dsub2 in the pre-drive circuit 32a. The reference potential terminal “Vs2” is connected to the cathode terminal of the diode Dsub2, and the reference potential terminal “Vsub” is connected to the anode terminal of the diode Dsub2. The reference potential terminal “Vsub” has one terminal of the capacitor Csub connected to the outside and the other terminal of the capacitor Csubno connected to GND.
[0146]
Thus, the reference potential on the anode terminal side of the diode Dsub1 and the diode Dsub2 is Vsub, the reference potential on the cathode terminal side of the diode Dsub1 is Vss1, and the reference potential on the cathode terminal side of the diode Dsub2 is Vss2. That is, the comparison circuit 41a1, the comparison circuit 41a2, the first input level shift circuit 41b1, the second input level shift circuit 41b2, the first output level shift circuit 41c1, and the second output level shift that operate at the reference potential of Vsub. The reference potential terminal of the circuit 41c2 is connected to an interconnection point between the anode terminals of the diodes Dsub1 and Dsub2 and the reference potential terminal “Vsub”. The reference potential terminal of the signal amplifier circuit 42a is connected to an interconnection point between the cathode terminal of the diode Dsub1 and the reference potential terminal “Vs1”, and is supplied with the reference potential Vss1. The reference potential terminal of the signal amplifier circuit 42b is connected to an interconnection point between the cathode terminal of the diode Dsub2 and the reference potential terminal “Vs2”, and is supplied with the reference potential Vss2.
[0147]
Further, the power supply terminal of the signal amplifier circuit 42a is connected to the power supply terminal “Vc1” and supplied with the power supply voltage Vcc1. The power supply terminal of the signal amplification circuit 42b is connected to the power supply terminal “Vc2” and supplied with the power supply voltage Vcc2. The output terminal of the signal amplifier circuit 42a is connected to the output terminal “Vo1”, and outputs a drive signal Vg1 obtained by amplifying the transmission signal VLS2a. The output terminal of the signal amplifier circuit 42a is connected to the output terminal “Vo2” and outputs a drive signal Vg2 obtained by amplifying the transmission signal VLS2b.
[0148]
With the above configuration, the comparison circuit 41a1 compares CTL1 input to the input terminal “VIN1 +” with the reference voltage Vcnt1 input to the input terminal “VIN1-”, and when CTL1 exceeds the reference voltage Vcnt1. An H level signal is output when CTL1 does not exceed the reference voltage Vcnt. Next, the first input level shift circuit 41b1 generates and outputs a transmission signal VLS1a that is level-shifted according to the substrate potential Vsub input to the reference potential terminal “Vsub” based on the signal output from the comparison circuit 41a1. To do. Next, the first output level shift circuit 41c1 shifts the level of the transmission signal VLS1a output from the first input level shift circuit 41b and passed through the simultaneous ON prevention circuit 44 in accordance with the power supply voltage Vcc1 and the substrate potential Vsub. A transmission signal VLS2a is output. Next, the signal amplifier circuit 42a amplifies the transmission signal VLS2a output from the first output level shift circuit 41c1, and outputs the drive signal Vg1 corresponding to the power supply voltage Vcc1 and the reference potential Vss1 from the output terminal “Vo1”. . This drive signal Vg1 is input to the gate terminal of the switch SW4.
[0149]
Similarly, for the control signal CTL2 input from the input terminal “VIN2 +”, the pre-drive circuit 32a includes a comparison circuit 41a2, a second input level shift circuit 41b2, a simultaneous ON prevention circuit 44, and a second output level. The drive signal Vg2 corresponding to the power supply voltage Vcc2 and the reference potential Vss2 is output through the shift circuit 41c2 and the signal amplifier circuit 42b.
As described above, when there is a combination that should not be turned on at the same time in the switches SW1 to 5 and Tr1 to 7 in FIG. 1 or FIG. 9, the pre-drive circuit 32a described above is used to turn on simultaneously. Can be prevented.
[0150]
Next, the pre-drive circuit 32a of the second embodiment shown in FIG. 10 is made into an IC (integrated circuit), and is equivalent to a part of the circuit of the display device shown in FIG. 9 (X-side drive device part). A case where the circuit is configured using an IC pre-drive circuit 32a will be described below. Note that the integrated circuit of this embodiment is formed on a semiconductor substrate (P-type substrate) to which a P-type impurity is added.
[0151]
FIG. 12 is a diagram showing a schematic configuration of a driving apparatus configured using an IC pre-drive circuit 32a. The driving device shown in FIG. 12 is equivalent to the driving device on the X side which is a part of the circuit of the display device shown in FIG. In FIG. 12, pre-drive circuits 32a-1 to 32a-4 are ICs that are the pre-drive circuits 32a shown in FIG. In FIG. 12, the same parts as those shown in FIGS. 9 and 10 are denoted by the same reference numerals, and redundant description is omitted. Also, in the signal names shown in FIG. 12, the same signal names as those shown in FIG. 9 and FIG. The drive device shown in FIG. 12 has a slightly different structure from the drive device shown in FIG. 9, but the functions are the same.
[0152]
First, the input signal and input destination shown in FIG. 12 will be described. Vdc is a DC power supply voltage of about 10 to 12 V, and this signal line is connected to the power supply terminal “Vc2” of the pre-drive circuits 32 a-1 and 4. The Vdc signal line is connected to the power supply terminal “Vc1” of the pre-drive circuit 32a-1 via the diode Da. At this time, the anode terminal of the diode Da is the power supply side. HVIN is a control signal for controlling the switch SW1, and this signal line is connected to the input terminal “VIN1 +” of the pre-drive circuit 32a-1. FVIN is a control signal for controlling the switch SW2, and this signal line is connected to the input terminal “VIN2 +” of the pre-drive circuit 32a-1. CONT1 to CONT4 are control signals for controlling whether or not to activate the simultaneous ON prevention circuits of the predrive circuits 32a-1 to 32a-4. These signal lines are control signals for the predrive circuits 32a-1 to 32a-4, respectively. Connected to terminal “CONT”.
[0153]
Vfe is a signal that is higher than the potential of the power supply voltage Vcc described above by the potential of the signal line OUTB, and this signal line is connected to the power supply terminal “Vc2” of the pre-drive circuit 32a-2. The Vfe signal line is connected to the power supply terminal “Vc1” of the predrive circuit 32a-2 via the diode Dc, and the power supply terminals “Vc1” and “Vc2” of the predrive circuit 32a-3 via the diode Df. And is connected to the power supply terminal “Vc1” of the pre-drive circuit 32a-3 via the diode Dg. The anode terminals of the diodes Dc, Df, and Dg are on the power supply side.
[0154]
CTL1 is a control signal for controlling the switch SW4 as described above, and this signal line is connected to the input terminal “VIN1 +” of the pre-drive circuit 32a-2. CTL2 is a control signal for controlling the switch SW5 as described above, and this signal line is connected to the input terminal “VIN2 +” of the pre-drive circuit 32a-2. LUIN is a control signal for controlling Tr1, and this signal line is connected to the input terminal “VIN1 +” of the pre-drive circuit 32a-3. LDIN is a control signal for controlling Tr2, and this signal line is connected to the input terminal “VIN2 +” of the pre-drive circuit 32a-3. BDPIN is a control signal for controlling the switch SW3p, and this signal line is connected to the input terminal “VIN1 +” of the pre-drive circuit 32a-4. BDNIN is a control signal for controlling the switch SW3n, and this signal line is connected to the input terminal “VIN2 +” of the pre-drive circuit 32a-4.
[0155]
The above-described control signals HVIN, FVIN, LUIN, LDIN, BDPIN, BDNIN, CONT1 to 4, CTL1 and CTL2 are signals output from the drive control circuit 31 ′ shown in FIG. The reference potential Vss is a signal that changes as shown in FIG. 6, and is connected to the drain terminal of the switch SW1. In each pre-drive circuit 32a-1 to 32a-1, the power supply terminal “Vc1” and the reference potential terminal “Vs1”, and the power supply terminal “Vc2” and the reference potential terminal “Vs2” are connected via the capacitor Co. The power supply voltage Vdd is connected to the power supply terminal “Vd” of each pre-drive circuit 32a1-4.
[0156]
Next, each element and connection destination constituting the driving apparatus shown in FIG. 12 will be described. Resistor R11 and resistor R12 are connected in series between power supply voltage Vdd and GND. Thus, a voltage (reference voltage signal) serving as a reference for comparison in the comparison circuits 41a1 and 41a2 obtained by dividing the voltage of Vdd is generated at an interconnection point between the resistors R11 and R12. The interconnection point between the resistors R11 and R12 is connected to the input terminals “VIN1-” and “VIN2-” of the pre-drive circuits 32a1 to 32a1-4.
[0157]
The gate terminal of the switch SW1 is connected to the output terminal “Vo1” of the pre-drive circuit 32a-1, and this signal line is HVG. The source terminal of the switch SW1 is connected to the reference potential terminal “Vs1” of the pre-drive circuit 32a-1. The source terminal of the switch SW1 is connected to the drain terminal of the switch SW2 via the diode D1. The anode terminal of the diode D1 is on the switch SW1 side. The gate terminal of the switch SW2 is connected to the output terminal “Vo2” of the pre-drive circuit 32a-1, and this signal line is FVG. The source terminal of the switch SW2 and the reference potential terminal “Vs2” of the pre-drive circuit 32a-1 are connected to GND.
[0158]
The interconnection point between the source terminal of the switch SW1 and the drain terminal of the switch SW2 is connected to the positive polarity terminal of the electrolytic capacitor C1, and this signal line is referred to as OUTA. The signal line OUTA is connected to the drain terminal of the switch SW4. The gate terminal of the switch SW4 is connected to the output terminal “Vo1” of the pre-drive circuit 32a-2, and this signal line is CUG. The source terminal of the switch SW4 is connected to the reference potential terminal “Vs1” of the pre-drive circuit 32a-2. The source terminal of the switch SW4 is connected to the drain terminal of the switch SW5 via the diodes Dd and De. The anode terminals of the diodes Dd and De are on the switch SW4 side. An interconnection point between the cathode terminal of the diode Dd and the anode terminal of the diode De is connected to the load 20 and this signal line is OUTC.
[0159]
The gate terminal of the switch SW5 is connected to the output terminal “Vo2” of the pre-drive circuit 32a-2, and this signal line is CDG. The source terminal of the switch SW5 is connected to the reference potential terminal “Vs2” of the predrive circuit 32a-2, the reference potential terminal “Vs1” of the predrive circuit 32a-4, and the negative polarity terminal of the electrolytic capacitor C1. Is OUTB. The signal line OUTA and the signal line OUTB are connected in series via a capacitor C2 and a capacitor C3. The signal line OUTA and the signal line OUTB are also connected via the electrolytic capacitor C1, and the electrolytic capacitor C1 and the capacitors C2 and C3 connected in series are in a parallel connection relationship.
[0160]
Further, the signal line OUTB and the reference potential terminal “Vsub” of the pre-drive circuits 32 a-2 to 4 are connected via the diode Dsub. Further, the cathode terminal of the diode Dsub and the signal line OUTB are connected, and the connection point between the cathode terminal of the diode Dsub and the reference potential terminal “Vsub” of the pre-drive circuits 32 a-2 to 4 and GND are connected via the capacitor Csub. Is done. A substrate potential Vsub is formed by the capacitor Csub and the diode Dsub.
[0161]
The interconnection point between the source terminal of the switch SW4 and the anode terminal of the diode Dd and the source terminal of the Tr1 are connected via the coil L1 and the diode D2. The interconnection point between the source terminal of Tr1 and the anode terminal of the diode D2 is connected to the reference potential terminal “Vs1” of the pre-drive circuit 32a-3. The gate terminal of Tr1 is connected to the output terminal “Vo1” of the pre-drive circuit 32a-3, and this signal line is LUG. The drain terminal of Tr1 is connected to the source terminal of Tr2 and the reference potential terminal “Vs2” of the pre-drive circuit 32a-3.
[0162]
The interconnection point between the drain terminal of Tr1 and the source terminal of Tr2 is connected to the interconnection point of the capacitor C2 and the capacitor C3 connected in series. Further, the interconnection point between the drain terminal of the switch SW5 and the cathode terminal of the diode De and the drain terminal of the Tr2 are connected via the coil L2 and the diode D3. The gate terminal of Tr2 is connected to the output terminal “Vo2” of the pre-drive circuit 32a-3, and this signal line is referred to as LDG.
[0163]
The gate terminal of the switch SW3p is connected to the output terminal “Vo1” of the predrive circuit 32a-4, and this signal line is BDPG. The source terminal of the switch SW3p is connected to the drain terminal of the switch SW3n via the diode Dp and the diode Dn. The gate terminal of the switch SW3n is connected to the output terminal “Vo2” of the pre-drive circuit 32a-4, and this signal line is BDNG. The drain terminal of the switch SW3p, the source terminal of the switch SW3n, and the reference potential terminal “Vs2” of the pre-drive circuit 32a-4 are connected to GND. Further, the signal line OUTB is connected to the interconnection point between the cathode terminal of the diode Dp and the anode terminal of the diode Dn.
[0164]
The switches SW1, SW2, SW3p, SW3n, SW4, SW5, Tr1, and Tr2 described above are n-channel power MOSFETs, but are not limited thereto and may be IGBTs or the like. In FIG. 9, the switch SW3 is composed of an n-channel power MOSFET and a p-channel power MOSFET, but in FIG. 12, both the switches SW3p and SW3n are n-channel power MOSFETs. Accordingly, the power consumption can be reduced by using an n-channel power MOSFET having a lower on-resistance than the p-channel power MOSFET as the switch SW3p.
[0165]
Next, the operation of the driving device whose configuration has been described with reference to FIG. 12 will be described.
FIG. 13 is an operation waveform diagram for explaining the operation of the driving apparatus shown in FIG. 12 during the sustain discharge period. The driving device of FIG. 12 applies the voltage (+ Vs / 2 to −Vs / 2) to the common electrode X by repeating the operation from t1 to t11 shown in FIG. I do. FIG. 13 shows signal waveforms of the signal lines OUTA, OUTB, OUTC, HVG, FVG, BDPG, BDNG, CUG, CDG, LUG, and LDG shown in FIG.
[0166]
First, the same signal as the signal waveform of the signal line HVG in FIG. 13 is input as the control signal HVIN to the input terminal “VIN1 +” of the pre-drive circuit 32a-1. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vdc and the reference potential Vss is output to the signal line HVG connected to the output terminal “Vo1” of the pre-drive circuit 32a-1. As a result, the switch SW1 is turned on at t1 and turned off at t6. Further, the same signal as the signal waveform of the signal line FVG of FIG. 13 is input as the control signal FVIN to the input terminal “VIN2 +” of the pre-drive circuit 32a-1. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vdc and the reference potential GND is output to the signal line FVG connected to the output terminal “Vo2” of the pre-drive circuit 32a-1. As a result, the switch SW2 is turned off at t1 and turned on at t6. By turning on / off the switches SW1 and SW2, the signal line OUTA rises from GND to Vs / 2 at t1, and falls from Vs / 2 to GND at t6.
[0167]
Further, the same signal as the signal waveform of the signal line CUG in FIG. 13 is input as the control signal CTL1 to the input terminal “VIN1 +” of the pre-drive circuit 32a-2. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vfe is output to the signal line CUG connected to the output terminal “Vo1” of the pre-drive circuit 32a-2. Accordingly, the switch SW4 is turned on at t3 and turned off immediately before t4, and is turned on at t10 and turned off immediately before t11. Further, the same signal as the signal waveform of the signal line CDG in FIG. 13 is input as the control signal CTL2 to the input terminal “VIN2 +” of the pre-drive circuit 32a-2. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vfe is output to the signal line CDG connected to the output terminal “Vo2” of the pre-drive circuit 32a-2. Thereby, the switch SW5 is turned on at t3 and turned off immediately before t4, and is turned on at t10 and turned off immediately before t11.
[0168]
Further, the same signal as the signal waveform of the signal line LUG in FIG. 13 is input as the control signal LUIN to the input terminal “VIN1 +” of the pre-drive circuit 32a-3. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vfe is output to the signal line LUG connected to the output terminal “Vo1” of the pre-drive circuit 32a-3. Thus, Tr1 is turned on at t2 and turned off immediately after t3, and is turned on at t9 and turned off immediately after t10. Further, the same signal as the signal waveform of the signal line LDG in FIG. 13 is input to the input terminal “VIN2 +” of the pre-drive circuit 32a-3 as the control signal LDIN. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vfe is output to the signal line LDG connected to the output terminal “Vo2” of the pre-drive circuit 32a-3. Thereby, Tr2 is turned on at t4 and turned off immediately after t5, and is turned on at t7 and turned off immediately after t8. Note that the time immediately before or immediately after the above is a time of 0.1 μs to 1 μs.
[0169]
Further, the same signal as the signal waveform of the signal line BDPG in FIG. 13 is input as the control signal BDPIN to the input terminal “VIN1 +” of the pre-drive circuit 32a-4. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vfe is output to the signal line BDPG connected to the output terminal “Vo1” of the pre-drive circuit 32a-4. As a result, the switch SW3p is turned on at t1 and turned off at t6. Further, the same signal as the signal waveform of the signal line BDNG of FIG. 13 is input as the control signal BDNIN to the input terminal “VIN2 +” of the pre-drive circuit 32a-4. As a result, the signal shown in FIG. 13 corresponding to the power supply voltage Vdc and the reference potential GND is output to the signal line BDNG connected to the output terminal “Vo2” of the pre-drive circuit 32a-4. As a result, the switch SW3n is always on.
[0170]
By turning on / off the switches SW4, SW5, Tr1, Tr2, and switches SW3p, SW3n, the signal line OUTB rises from −Vs / 2 to GND at t1, and falls from GND to −Vs / 2 at t6. The signal line OUTC rises from GND to Vs / 2 between t2 and t3, falls from Vs / 2 to GND between T4 and T5, and rises from GND to -Vs / 2 between t7 and t8. And rises from −Vs / 2 to GND between t9 and t10. By applying this signal to the common electrode X, a sustain discharge is performed.
[0171]
In the above-described embodiment, the potential Vsub supplied to the reference potential terminal “Vsub” of each pre-drive circuit 32a-1 to 4 is the lowest potential (−Vs / 2) of the potential Vss (second reference potential). However, this is not the case. That is, the potential Vsub supplied by the rectifier circuit 43 to the reference potential terminals “Vsub” of the pre-drive circuits 32a-1 to 32a-4 is lower than the potential supplied to the reference potential terminals “Vs1” and “Vs2”. It is controlled as follows. Thereby, it is possible to prevent an abnormal current from flowing through a parasitic diode existing between the P-type substrate and the elements such as the switches SW4, SW5,. In the above-described embodiment, the time constant circuit 51 and the ramp wave forming circuit 53 are provided outside the predrive circuit 32a. However, the present invention is not limited to this, and may be provided inside the predrive circuit.
[0172]
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes designs and the like that do not depart from the gist of the present invention.
The embodiment of the present invention can be applied variously as shown below, for example.
[0173]
(Supplementary note 1) A pre-drive circuit for driving an output element having a second reference potential different from a first reference potential of an input signal,
A comparison circuit for comparing the input signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison;
Based on the comparison result of the comparison circuit, the input level having the first reference potential is converted into a second signal corresponding to the substrate potential, which is a potential created from the second reference potential, and is output. A shift circuit;
An output level shift circuit that converts the second signal output from the input level shift circuit into a third signal corresponding to an output power supply voltage and outputs the third signal;
A signal amplifying circuit for amplifying the third signal output from the output level shift circuit and outputting a driving signal for driving the output element;
A pre-drive circuit comprising:
[0174]
(Supplementary note 2) The pre-drive circuit according to supplementary note 1, wherein the substrate potential is a potential equal to or lower than the second reference potential.
[0175]
(Supplementary note 3) The pre-drive circuit according to supplementary note 1, wherein the output power supply voltage is a voltage value having a constant potential difference from the second reference potential.
[0176]
(Supplementary note 4) The predrive circuit according to supplementary note 1, wherein the signal amplification circuit amplifies the third signal output from the output level shift circuit with reference to the second reference potential.
[0177]
(Supplementary note 5) The supplementary note 1, further comprising a substrate potential forming circuit that rectifies a minimum potential of the fluctuation and forms the substrate potential when the second reference potential is fluctuating. Pre-drive circuit.
[0178]
(Supplementary note 6) The pre-reference according to supplementary note 1, wherein the first reference potential is 0 V, and the voltage value of the reference voltage signal is a value between a maximum value of the input signal and 0 V. Drive circuit.
[0179]
(Supplementary Note 7) A time constant circuit is further provided on the input side of the comparison circuit,
Adjusting the propagation delay time of the input signal by adjusting the time constant of the time constant circuit or the voltage value of the reference voltage signal when the input signal is supplied via the time constant circuit; 2. The pre-drive circuit according to appendix 1, which is characterized.
[0180]
(Additional remark 8) It further comprises the ramp wave formation circuit which forms a ramp wave from a rectangular wave on the input side of the comparison circuit,
When the input signal is supplied through a ramp wave forming circuit, the propagation delay time of the input signal is adjusted by adjusting the slope of the ramp wave formed by the ramp wave forming circuit or the voltage value of the reference voltage signal. The pre-drive circuit as set forth in appendix 1, wherein:
[0181]
(Supplementary note 9) The pre-drive circuit according to supplementary note 1, wherein the comparison circuit, the input level shift circuit, the output level shift circuit, and the signal amplification circuit are formed on a one-chip integrated circuit.
[0182]
(Supplementary note 10) The pre-drive circuit according to supplementary note 9, wherein the integrated circuit is formed on a semiconductor substrate to which a P-type impurity is added.
[0183]
(Supplementary Note 11) A first output element having a second reference potential with respect to a first reference potential of the first input signal, and a third of the first reference potential of the first input signal. A pre-drive circuit for driving a second output element having a reference potential of
A first comparison circuit for comparing the first input signal having the first reference potential with a first reference voltage signal having a voltage value serving as a reference for comparison;
Based on the comparison result of the first comparison circuit, the first input signal having the first reference potential is set to a substrate potential that is a potential created from the second reference potential and the third reference potential. A first input level shift circuit that converts and outputs a corresponding second signal;
A first output level shift circuit that converts the second signal output from the first input level shift circuit into a third signal corresponding to an output power supply voltage and outputs the third signal;
A first signal amplifier circuit for amplifying the third signal output from the first output level shift circuit and outputting a signal for driving the first output element;
A second comparison circuit for comparing the second input signal having the first reference potential with a second reference voltage signal having a voltage value serving as a reference for comparison;
A second input level shift circuit that converts the second input signal having the first reference potential into a fourth signal corresponding to the substrate potential and outputs the converted signal based on the comparison result of the second comparison circuit. When,
A second output level shift circuit that converts the fourth signal output from the second input level shift circuit into a fifth signal corresponding to an output power supply voltage and outputs the fifth signal;
A second signal amplification circuit for amplifying the fifth signal output from the second output level shift circuit and outputting a signal for driving the second output element;
A pre-drive circuit comprising:
[0184]
(Supplementary note 12) The pre-drive circuit according to Supplementary note 11, wherein the substrate potential is equal to or lower than the second reference potential and the third reference potential.
[0185]
(Supplementary Note 13) The first output power supply voltage is a voltage value that is more constant than the second reference potential, and the second output power supply voltage is a voltage value that is more constant than the third reference potential. The predrive circuit according to appendix 11.
[0186]
(Supplementary Note 14) The first signal amplifier circuit amplifies the third signal output from the first output level shift circuit with reference to the second reference potential, and the second signal amplifier circuit includes: 12. The pre-drive circuit according to appendix 11, wherein the fifth signal output from the second output level shift circuit is amplified with the third reference potential as a reference.
[0187]
(Supplementary Note 15) When the second reference potential and the third reference potential are fluctuating, the substrate potential is rectified by rectifying the minimum potential in the fluctuations of the second reference potential and the third reference potential. The pre-drive circuit according to claim 11, further comprising a substrate potential forming circuit for forming the substrate.
[0188]
(Supplementary Note 16) The first reference potential is 0V, the voltage value of the first reference voltage signal is a value between the maximum value of the first input signal and 0V, and the second reference potential is The pre-drive circuit according to appendix 11, wherein the voltage value of the reference voltage signal is a value between the maximum value of the second input signal and 0V.
[0189]
(Supplementary Note 17) When the first input signal and the second input signal are supplied through a time constant circuit, the time constant of the time constant circuit or the first reference voltage signal and the second input signal are supplied. 12. The pre-drive circuit according to appendix 11, wherein a propagation delay time of the first input signal and the second input signal is adjusted by adjusting the voltage value of a reference voltage signal.
[0190]
(Supplementary Note 18) When the first input signal and the second input signal are supplied via a ramp wave forming circuit, the slope of the ramp wave formed by the ramp wave forming circuit or the first reference voltage 12. The predrive according to claim 11, wherein propagation delay times of the first input signal and the second input signal are adjusted by adjusting the voltage values of the signal and the second reference voltage signal. circuit.
[0191]
(Supplementary Note 19) The timing at which the first signal amplification circuit outputs a signal for activating the first output element, and the second signal amplification circuit outputs a signal for activating the second output element. 12. The pre-drive circuit according to appendix 11, further comprising a simultaneous activation preventing circuit that prevents the timing to overlap.
[0192]
(Supplementary note 20) In the simultaneous activation preventing circuit, two input terminals are connected to output terminals of the first input level shift circuit and the second input level shift circuit, and two output terminals are connected to the first input level shift circuit. The pre-drive circuit according to appendix 19, wherein the pre-drive circuit is connected to input terminals of an output level shift circuit and the second output level shift circuit.
[0193]
(Supplementary Note 21) The first comparison circuit, the second comparison circuit, the first input level shift circuit, the second input level shift circuit, the first output level shift circuit, and the second output 12. The predrive circuit according to appendix 11, wherein the level shift circuit, the first signal amplifier circuit, and the second signal amplifier circuit are formed on a one-chip integrated circuit.
(Supplementary note 22) The pre-drive circuit according to supplementary note 21, wherein the integrated circuit is formed on a semiconductor substrate to which a P-type impurity is added.
[0194]
(Supplementary Note 23) A plurality of electrodes provided for applying a voltage in the display cell;
A plurality of output elements for supplying a voltage varying for each of the plurality of electrodes;
A drive control circuit for outputting a control signal having a first reference potential;
When the first reference potential is different from the second reference potential of the output element, the control signal having the first reference potential is compared with a reference voltage signal having a voltage value serving as a reference for comparison. Based on the comparison result of the comparison circuit and the comparison circuit, the control signal having the first reference potential is converted into a second signal corresponding to the substrate potential, which is a potential created from the second reference potential. An output level shift circuit for outputting, an output level shift circuit for converting and outputting the second signal output by the input level shift circuit to a third signal corresponding to an output power supply voltage, and the output level shift circuit outputting A plurality of pre-drive circuits comprising a signal amplifier circuit for amplifying the third signal and outputting a signal for driving the output element;
A display device comprising:
[0195]
(Supplementary Note 24) In a display device including a sustain circuit including a first output element that outputs a positive voltage sustain pulse and a second output element that outputs a negative voltage sustain pulse.
A drive control circuit for outputting a control signal having a first reference potential;
When the first reference potential is different from the second reference potential of the first output element and the second output element, the control signal having the first reference potential is a reference voltage for comparison. A comparison circuit for comparing a reference voltage signal having a value, and a substrate potential that is a potential for generating the control signal having the first reference potential from the second reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts and outputs a second signal according to the output level, and an output level shift circuit that converts the second signal output from the input level shift circuit into a third signal according to an output power supply voltage and outputs the third signal And a signal amplifying circuit for amplifying the third signal output from the output level shift circuit and outputting signals for driving the first output element and the second output element. When
A display device comprising:
[0196]
(Supplementary note 25) A display device for driving a plurality of electrodes provided to apply a voltage in a display cell as a capacitive load,
A first switch having one terminal connected to a power supply voltage that changes from a positive voltage to a negative voltage;
A second switch connecting the other terminal of the first switch, a ground, a connection point of the first switch and the second switch, and a third switch connecting the capacitive load;
A fourth switch with one terminal connected to the ground;
A fifth switch connecting the other terminal of the fourth switch and the capacitive load;
A drive control circuit for outputting a control signal having a first reference potential;
The third switch and the fifth switch are composed of field effect transistors, and the first reference potential is different from the second reference potential of the third switch and the fifth switch. A comparison circuit for comparing the control signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison, and the first reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts the control signal into a second signal corresponding to a substrate potential that is a potential created from the second reference potential and outputs the second signal, and the second signal that the input level shift circuit outputs An output level shift circuit that converts and outputs a third signal corresponding to an output power supply voltage, amplifies the third signal output from the output level shift circuit, and outputs the third switch and the third switch. A plurality of pre-drive circuit and a signal amplifying circuit for outputting a signal for driving the switch
A display device comprising:
[0197]
(Supplementary note 26) An interconnection point between the capacitive load and the third switch, a sixth switch connected via a first coil,
An interconnection point between the capacitive load and the fifth switch; a seventh switch connected via a second coil;
A drive control circuit for outputting a control signal having a first reference potential;
The sixth switch and the seventh switch are composed of field effect transistors, and the first reference potential is different from the second reference potential of the sixth switch and the seventh switch. A comparison circuit for comparing the control signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison, and the first reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts the control signal into a second signal corresponding to a substrate potential that is a potential created from the second reference potential and outputs the second signal, and the second signal that the input level shift circuit outputs An output level shift circuit that converts and outputs a third signal corresponding to an output power supply voltage, amplifies the third signal output by the output level shift circuit, and the sixth switch and the A plurality of pre-drive circuit and a signal amplifying circuit for outputting a signal for driving the switch
The display device according to appendix 25, further comprising:
[0198]
【The invention's effect】
As described above, the pre-drive circuit according to the present invention is a pre-drive circuit that drives an output element having a second reference potential different from the first reference potential of the input signal. And a reference circuit that compares the reference voltage signal as a reference for comparison, and an input level shift that converts the input signal having the first reference potential into a second signal corresponding to the substrate potential and outputs the converted signal based on the comparison result A circuit, an output level shift circuit for converting and outputting a second signal output from the input level shift circuit to a third signal corresponding to the output power supply voltage, and amplifying and outputting the third signal output from the output level shift circuit Since the signal amplifying circuit that outputs a drive signal for driving the element is provided, the reference potential of the input signal is different from the reference potential of the output element to be driven, and even when it is a negative voltage, By processing the force signal comparison circuit, it is not necessary to the first reference potential of the input signal and the input side of the substrate potential of the pre-drive circuit.
[0199]
As a result, the substrate potential on the input side of the predrive circuit can be set to a potential corresponding to the second reference potential on the output side, and the potential does not cause a forward potential difference in the parasitic diode of the predrive circuit. Can do. That is, it is possible to prevent an abnormal current from being generated in the parasitic diode and to reduce the probability that the pre-drive circuit malfunctions.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration example of a driving device of an AC driving type PDP using a pre-drive circuit according to a first embodiment.
FIG. 2 is a conceptual diagram for explaining the operation of the drive device for the AC drive type PDP shown in FIG. 1;
3 is a block diagram showing a schematic configuration of a pre-drive circuit 32-2 shown in FIG.
4 is a block diagram showing a schematic configuration of a signal transmission circuit 41 in FIG. 3. FIG.
5 is a diagram showing a circuit configuration of a pre-drive circuit 32-2 shown in FIG.
6 is a diagram showing an example of an input signal and an example of an output signal to the pre-drive circuit 32-2 shown in FIG.
FIG. 7 is a block diagram showing another configuration example of the pre-drive circuit 32-2.
8 is a diagram showing a configuration example when a ramp wave forming circuit 53 is provided instead of the time constant circuit 51 shown in FIG.
FIG. 9 is a diagram illustrating another configuration example of the driving device for the AC drive type PDP including the pre-drive circuit according to the first embodiment.
FIG. 10 is a diagram showing a schematic configuration of a pre-drive circuit 32a according to a second embodiment of the present invention.
11 is a diagram showing an example of input / output signals showing the operation of the simultaneous on prevention circuit 44. FIG.
FIG. 12 is a diagram showing a schematic configuration of a driving device configured using an IC pre-drive circuit 32a.
13 is an operation waveform diagram for explaining an operation in a sustain discharge period of the drive device shown in FIG.
FIG. 14 is a diagram showing an overall configuration of a conventional AC drive type PDP device.
FIG. 15 is a diagram illustrating a cross-sectional configuration of a cell Cij in an i-th row and a j-th column which is one pixel in a conventional AC drive type PDP device.
FIG. 16 is a diagram illustrating a circuit configuration example of a driving device of a conventional AC driving type PDP device.
FIG. 17 is a time chart showing drive waveforms of the drive device of the AC drive type PDP device configured as shown in FIG. 16;
FIG. 18 is a diagram illustrating an example of a pre-drive circuit corresponding to a change in the reference potential on the output element side.
[Explanation of symbols]
1 AC drive type PDP
20 load
31, 31 'drive control circuit
32-1 to 32-8 pre-drive circuit
41 Signal transmission circuit
41a, 41a1, 41a2 comparison circuit
41b Input level shift circuit
41b1 first input level shift circuit
41b2 Second input level shift circuit
41c Output level shift circuit
41c1 first output level shift circuit
41c2 Second output level shift circuit
42, 42a, 42b Signal amplification circuit
43 Rectifier circuit
44 Simultaneous ON prevention circuit
51 Time constant circuit
52 Constant voltage circuit
53 Ramp Wave Forming Circuit

Claims (10)

入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、
前記第１の基準電位を有する前記入力信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、
前記比較回路の比較結果を基に、前記第１の基準電位を有する前記入力信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、
前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、
前記出力レベルシフト回路が出力する前記第３信号を増幅して前記出力素子を駆動するための駆動信号を出力する信号増幅回路と
を具備することを特徴とするプリドライブ回路。A pre-drive circuit that drives an output element having a second reference potential different from a first reference potential of an input signal,
A comparison circuit for comparing the input signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison;
Based on the comparison result of the comparison circuit, the input level having the first reference potential is converted into a second signal corresponding to the substrate potential, which is a potential created from the second reference potential, and is output. A shift circuit;
An output level shift circuit that converts the second signal output from the input level shift circuit into a third signal corresponding to an output power supply voltage and outputs the third signal;
A preamplifier circuit comprising: a signal amplifying circuit for amplifying the third signal output from the output level shift circuit and outputting a driving signal for driving the output element; 前記第２の基準電位が変動している場合に、その変動の最小電位を整流して前記基板電位を形成する基板電位形成回路を更に具備することを特徴とする請求項１に記載のプリドライブ回路。2. The predrive according to claim 1, further comprising a substrate potential forming circuit configured to rectify a minimum potential of the fluctuation when the second reference potential is fluctuated to form the substrate potential. circuit. 前記比較回路の入力側に時定数回路を更に具備し、
前記入力信号が前記時定数回路を経て供給される場合に、前記時定数回路の時定数または、前記基準電圧信号の前記電圧値を調整することにより前記入力信号の伝播遅延時間を調整することを特徴とする請求項１または請求項２に記載のプリドライブ回路。Further comprising a time constant circuit on the input side of the comparison circuit,
Adjusting the propagation delay time of the input signal by adjusting the time constant of the time constant circuit or the voltage value of the reference voltage signal when the input signal is supplied via the time constant circuit; The pre-drive circuit according to claim 1 or 2, characterized in that 前記比較回路の入力側に矩形波よりランプ波を形成するランプ波形成回路を更に具備し、
前記入力信号がランプ波形成回路を経て供給される場合に、前記ランプ波形成回路の形成するランプ波の傾きまたは、前記基準電圧信号の前記電圧値を調整することにより前記入力信号の伝播遅延時間を調整することを特徴とする請求項１から請求項３のいずれか１項に記載のプリドライブ回路。A ramp wave forming circuit for forming a ramp wave from a rectangular wave on the input side of the comparison circuit;
When the input signal is supplied through a ramp wave forming circuit, the propagation delay time of the input signal is adjusted by adjusting the slope of the ramp wave formed by the ramp wave forming circuit or the voltage value of the reference voltage signal. The pre-drive circuit according to claim 1, wherein the pre-drive circuit is adjusted. 第１の入力信号が有する第１の基準電位に対して第２の基準電位を有する第１の出力素子と、第１の入力信号が有する第１の基準電位に対して第３の基準電位を有する第２の出力素子とを駆動するプリドライブ回路であって、
前記第１の基準電位を有する前記第１の入力信号と比較の基準となる電圧値を有する第１の基準電圧信号とを比較する第１の比較回路と、
前記第１の比較回路の比較結果を基に、前記第１の基準電位を有する前記第１の入力信号を前記第２の基準電位および前記第３の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する第１の入力レベルシフト回路と、
前記第１の入力レベルシフト回路が出力する前記第２信号を第１の出力電源電圧に応じた第３信号に変換して出力する第１の出力レベルシフト回路と、
前記第１の出力レベルシフト回路が出力する前記第３信号を増幅して前記第１の出力素子を駆動する信号を出力する第１の信号増幅回路と、
前記第１の基準電位を有する前記第２の入力信号と比較の基準となる電圧値を有する第２の基準電圧信号とを比較する第２の比較回路と、
前記第２の比較回路の比較結果を基に、前記第１の基準電位を有する前記第２の入力信号を前記基板電位に応じた第４信号に変換して出力する第２の入力レベルシフト回路と、
前記第２の入力レベルシフト回路が出力する前記第４信号を第２の出力電源電圧に応じた第５信号に変換して出力する第２の出力レベルシフト回路と、
前記第２の出力レベルシフト回路が出力する前記第５信号を増幅して前記第２の出力素子を駆動する信号を出力する第２の信号増幅回路と
を具備することを特徴とするプリドライブ回路。A first output element having a second reference potential with respect to a first reference potential of the first input signal; and a third reference potential with respect to the first reference potential of the first input signal. A pre-drive circuit for driving a second output element having:
A first comparison circuit for comparing the first input signal having the first reference potential with a first reference voltage signal having a voltage value serving as a reference for comparison;
Based on the comparison result of the first comparison circuit, the first input signal having the first reference potential is set to a substrate potential that is a potential created from the second reference potential and the third reference potential. A first input level shift circuit that converts and outputs a corresponding second signal;
A first output level shift circuit that converts the second signal output from the first input level shift circuit into a third signal corresponding to a first output power supply voltage and outputs the third signal;
A first signal amplifier circuit for amplifying the third signal output from the first output level shift circuit and outputting a signal for driving the first output element;
A second comparison circuit for comparing the second input signal having the first reference potential with a second reference voltage signal having a voltage value serving as a reference for comparison;
A second input level shift circuit that converts the second input signal having the first reference potential into a fourth signal corresponding to the substrate potential and outputs the converted signal based on the comparison result of the second comparison circuit. When,
A second output level shift circuit for converting and outputting the fourth signal output from the second input level shift circuit to a fifth signal corresponding to a second output power supply voltage;
And a second signal amplification circuit for amplifying the fifth signal output from the second output level shift circuit and outputting a signal for driving the second output element. . 前記第１の信号増幅回路が前記第１の出力素子を活性化する信号を出力するタイミングと、前記第２の信号増幅回路が前記第２の出力素子を活性化する信号を出力するタイミングとが重なることを防止する同時活性化防止回路を更に具備することを特徴とする請求項５に記載のプリドライブ回路。The timing at which the first signal amplification circuit outputs a signal for activating the first output element, and the timing at which the second signal amplification circuit outputs a signal for activating the second output element. 6. The pre-drive circuit according to claim 5, further comprising a simultaneous activation preventing circuit for preventing overlapping. 表示セル中において電圧を印加するために設けられた複数の電極と、
前記複数の電極別に変化する電圧を供給する複数の出力素子と、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第１の基準電位と前記出力素子の第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記出力素子を駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。A plurality of electrodes provided for applying a voltage in the display cell;
A plurality of output elements for supplying a voltage varying for each of the plurality of electrodes;
A drive control circuit for outputting a control signal having a first reference potential;
When the first reference potential is different from the second reference potential of the output element, the control signal having the first reference potential is compared with a reference voltage signal having a voltage value serving as a reference for comparison. Based on the comparison result of the comparison circuit and the comparison circuit, the control signal having the first reference potential is converted into a second signal corresponding to the substrate potential, which is a potential created from the second reference potential. An output level shift circuit that outputs, an output level shift circuit that converts the second signal output from the input level shift circuit into a third signal corresponding to an output power supply voltage, and outputs the third signal, and the output level shift circuit outputs A display device comprising: a plurality of pre-drive circuits including a signal amplification circuit that amplifies the third signal and outputs a signal for driving the output element. 正電圧のサステインパルスを出力する第１の出力素子と負電圧のサステインパルスを出力する第２の出力素子とを備えるサステイン回路を具備する表示装置において、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第１の基準電位と前記第１の出力素子および前記第２の出力素子の第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第１の出力素子および前記第２の出力素子を駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。In a display device including a sustain circuit including a first output element that outputs a positive voltage sustain pulse and a second output element that outputs a negative voltage sustain pulse,
A drive control circuit for outputting a control signal having a first reference potential;
When the first reference potential is different from the second reference potential of the first output element and the second output element, the control signal having the first reference potential is a reference voltage for comparison. A comparison circuit for comparing a reference voltage signal having a value, and a substrate potential that is a potential for generating the control signal having the first reference potential from the second reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts and outputs a second signal according to the output level, and an output level shift circuit that converts the second signal output from the input level shift circuit into a third signal according to an output power supply voltage and outputs the third signal And a signal amplifying circuit for amplifying the third signal output from the output level shift circuit and outputting signals for driving the first output element and the second output element. When Display device characterized by comprising. 表示セル中において電圧を印加するために設けられた複数の電極を容量性負荷として駆動する表示装置であって、
正電圧から負電圧まで変化する電源電圧に一方の端子を接続された第１のスイッチと、
前記第１のスイッチの他方の端子と、グランドを接続する第２のスイッチと、
前記第１のスイッチと前記第２のスイッチの相互接続点と前記容量性負荷を接続する第３のスイッチと、
グラウンドに一方の端子を接続された第４のスイッチと、
前記第４のスイッチの他方の端子と前記容量性負荷とを接続する第５のスイッチと、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第３のスイッチおよび前記第５のスイッチが電界効果型トランジスタで構成されていて、前記第１の基準電位と前記第３のスイッチおよび前記第５のスイッチの第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第３のスイッチおよび前記第５のスイッチを駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を具備することを特徴とする表示装置。A display device for driving a plurality of electrodes provided for applying a voltage in a display cell as a capacitive load,
A first switch having one terminal connected to a power supply voltage that changes from a positive voltage to a negative voltage;
A second switch that connects the other terminal of the first switch to the ground;
A third switch connecting the capacitive load and the interconnection point of the first switch and the second switch;
A fourth switch with one terminal connected to the ground;
A fifth switch connecting the other terminal of the fourth switch and the capacitive load;
A drive control circuit for outputting a control signal having a first reference potential;
The third switch and the fifth switch are composed of field effect transistors, and the first reference potential is different from the second reference potential of the third switch and the fifth switch. A comparison circuit for comparing the control signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison, and the first reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts the control signal into a second signal corresponding to a substrate potential that is a potential created from the second reference potential and outputs the second signal, and the second signal that the input level shift circuit outputs An output level shift circuit that converts and outputs a third signal corresponding to an output power supply voltage, amplifies the third signal output from the output level shift circuit, and outputs the third switch and the third switch. Display device characterized by comprising a plurality of pre-drive circuit and a signal amplifying circuit for outputting a signal for driving the switch. 前記容量性負荷と前記第３のスイッチとの相互接続点と、第１のコイルを介して接続される第６のスイッチと、
前記容量性負荷と前記第５のスイッチとの相互接続点と、第２のコイルを介して接続される第７のスイッチと、
第１の基準電位を有する制御信号を出力する駆動制御回路と、
前記第６のスイッチおよび前記第７のスイッチが電界効果型トランジスタで構成されていて、前記第１の基準電位と前記第６のスイッチおよび前記第７のスイッチの第２の基準電位とが異なる場合に、前記第１の基準電位を有する前記制御信号と比較の基準となる電圧値を有する基準電圧信号とを比較する比較回路と、前記比較回路の比較結果を基に、前記第１の基準電位を有する前記制御信号を前記第２の基準電位より作成する電位である基板電位に応じた第２信号に変換して出力する入力レベルシフト回路と、前記入力レベルシフト回路が出力する前記第２信号を出力電源電圧に応じた第３信号に変換して出力する出力レベルシフト回路と、前記出力レベルシフト回路が出力する前記第３信号を増幅して前記第６のスイッチおよび前記第７のスイッチを駆動する信号を出力する信号増幅回路とを具備する複数のプリドライブ回路と
を更に具備することを特徴とする請求項９に記載の表示装置。An interconnection point between the capacitive load and the third switch; a sixth switch connected via a first coil;
An interconnection point between the capacitive load and the fifth switch; a seventh switch connected via a second coil;
A drive control circuit for outputting a control signal having a first reference potential;
The sixth switch and the seventh switch are composed of field effect transistors, and the first reference potential is different from the second reference potential of the sixth switch and the seventh switch. A comparison circuit for comparing the control signal having the first reference potential with a reference voltage signal having a voltage value serving as a reference for comparison, and the first reference potential based on a comparison result of the comparison circuit. An input level shift circuit that converts the control signal into a second signal corresponding to a substrate potential that is a potential created from the second reference potential and outputs the second signal, and the second signal that the input level shift circuit outputs An output level shift circuit that converts and outputs a third signal corresponding to an output power supply voltage, amplifies the third signal output by the output level shift circuit, and the sixth switch and the The display device according to claim 9, further comprising a plurality of pre-drive circuit and a signal amplifying circuit for outputting a signal for driving the switch.
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