JP3917357B2

JP3917357B2 - Non-linear conversion method, computer-readable recording medium storing program, and non-linear conversion device

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Publication number: JP3917357B2
Application number: JP2000309676A
Authority: JP
Inventors: 充松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-10
Filing date: 2000-10-10
Publication date: 2007-05-23
Anticipated expiration: 2020-10-10
Also published as: JP2002116691A

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、暗号及び復号に用いられる非線形変換方法及び非線形変換装置に関するものである。特に、非線形変換を高速に行うソフトウェア（プログラム）に関するものである。
【０００２】
【従来の技術】
以下、図において、数値「８」はデータのビット数を示している。また、図において、丸印の中に「＋」を記入した記号は、排他的論理和回路又は排他的論理和演算を示している。また、以下の説明で、「＋」は排他的論理和演算を意味するものとする。また、「‖」は連結（コンカティネーション）を意味するものとする。例えば、Ａを８ビットのデータとし、Ｂを８ビットのデータとすると、Ａ‖Ｂは、データＡの後にデータＢをつなげた１６ビットのデータを意味する。
【０００３】
従来例１．
図２９は、従来の非線形変換装置を示す図である。
図２９に示す非線形変換装置は、左入力データに第１の非線形変換をし、該第１の非線形変換された変換データと、上記右入力データとの排他的論理和を第１の右中間データとして出力し、かつ、上記右入力データを第１の左中間データとして出力する第１の副変換処理部と、上記第１の左中間データを入力し、第２の非線形変換をし、該第２の非線形変換された変換データと、上記第１の右中間データとの排他的論理和を第２の右中間データとして出力し、かつ、上記第１の右中間データを第２の左中間データとして出力する第２の副変換処理部とを備え、上記第１の副変換処理部を１段とし、上記第２の副変換処理部を次の１段として交互にｎ段（図においては、３段）接続して、第１から第ｎの副変換処理部を形成し、非線形変換を行い、第ｎの副変換処理部から出力される左中間データと右中間データを、データ変換されたＡデータとＢデータとして出力することを特徴とするデータ変換装置を示している。このデータ変換装置は、第１の副変換処理部の非線形変換処理の終了以前に、第２副変換処理部の非線形変換処理を開始するものである。
【０００４】
図２９においては、１６ビットの入力データは、８ビットずつに分割される。分割された８ビットのデータは、交互に非線形変換テーブルＴ１，非線形変換テーブルＴ２，非線形変換テーブルＴ３により非線形変換を施され、最後に１６ビットの出力データとなる。ここで、８ビットに分割された一方のデータをデータＡとし、非線形変換テーブルＴ１により非線形変換されたデータをデータＢとする。データＡは、非線形変換テーブルＴ２により変換データ［Ｔ２（Ａ）］８１に変換される。変換データ［Ｔ２（Ａ）］８１は、排他的論理和回路Ｘ２により変換データ［Ｔ２（Ａ）＋Ｂ’］８４になる。一方、データＢは、非線形変換テーブルＴ３により変換データ［Ｔ３（Ｂ）］８３になる。変換データ［Ｔ３（Ｂ）］８３は、排他的論理和回路Ｘ３により変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］８５になる。最後に、変換データ［Ｔ２（Ａ）＋Ｂ’］８４と変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］８５が連結され、１６ビットのデータＣとなる。即ち、データＣは、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］８９となる。
【０００５】
図３０は、図２９のＹ部分のハードウェア構成図である。
図３０に示すように、８ビットのデータＡと８ビットのデータＢを連結（コンカティネート）して１６ビットのデータＣとする場合には、単に８本のラインと８本のラインを束ねて１６本のラインにすればよい。このため、連結に必要な時間は、一切かからない。
【０００６】
図３１は、図２９に示したデータＡとデータＢの非線形変換をプログラムを用いて行う場合のソースコードである。
図３１に示すソースコードに用いられているプログラミング言語は、仮想のものである。また、予め非線形変換テーブルＴ１、非線形変換テーブルＴ２、非線形変換テーブルＴ３は、プログラムから参照できるような状態でメモリに存在しているものとする。
まず、Ｓ１において、データＡを用いて非線形変換テーブルＴ２を検索し、変換データ［Ｔ２（Ａ）］８１を得る。次に、Ｓ２において、データＡとデータＢの排他的論理和演算を行い、変換データ［Ｔ２（Ａ）＋Ｂ’］８４を得る。次に、データＢを用いて非線形変換テーブルＴ３を検索し、変換データ［Ｔ３（Ｂ）］８３を得る。次に、Ｓ４において、データＢとデータＡの排他的論理和演算を行い、変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］８５を得る。次に、Ｓ５において、データＡを８ビット左側にシフトする。図３２のＳ５は、データＡを８ビット左側にシフトした場合を示している。
次に、Ｓ６において、データＡとデータＢの排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］８９を得る。図３２のＳ６は、データＡとデータＢの排他的論理和演算をした結果、８ビットのデータＡと８ビットのデータＢから１６ビットのデータＣを得た場合を示している。
このように、ソフトウェア（プログラム）を用いて８ビットのデータと８ビットのデータＢとを連結する場合には、Ｓ５に示したように、データＡを左側に８ビットシフトしてからでなければ、連結処理を行うことができない。
以上のように、６ステップで処理が完了する。
【０００７】
次に、非線形変換テーブルのテーブルサイズについて説明する。
図３３に示すように、Ｎビットのデータを用いてテーブルを検索し、Ｍビットのデータを出力する場合には、２^N ×Ｍビットのサイズが必要である。例えば、図３４に示すように、２ビットのデータを用いて４ビットのデータを出力する場合には、２² ×４＝１６ビットのテーブルサイズが必要となる。図２９及び図３１に示す非線形変換テーブルＴ１、非線形変換テーブルＴ２、非線形変換テーブルＴ３は、８ビットのデータを入力し、８ビットのデータを出力するテーブルであるから、図３５に示すように、２⁸ ×８＝２５６×８ビット＝２５６バイトとなり、各テーブルが２５６バイトのテーブルサイズを持つ。従って、図２９及び図３１に示す３つのテーブルの合計サイズは、２５６バイト×３＝７６８バイトである。
【０００８】
一方、図２９に示す装置を、図３６に示すように、１つのテーブルで実現することも可能である。即ち、１６ビットを入力し、非線形変換した１６ビットのデータを出力するテーブルを１つだけ設けるようにすることも可能である。図３６に示すテーブルによるデータ変換をソフトウェアで行う場合には、１回のテーブル検索により非線形変換が完了することになる。この場合には、図３６に示すように、テーブルサイズは、２¹⁶×１６ビット＝１２８キロバイトとなる。テーブルを図３６のように１つにまとめた場合には、図２９及び図３１に示したように、３つのテーブルで行う場合に比べて、テーブルサイズが約１７０倍（１２８キロバイト÷７６８バイト＝１７０．６６６）となる。
【０００９】
従来例２．
図３７は、１６ビットの入力データを９ビットと７ビットに分割して非線形変換を行う場合を示している。
図３８は、９ビットのデータの非線形変換を行う非線形変換テーブルＴ１の構成図である。非線形変換テーブルＴ３も非線形変換テーブルＴ１と同じ構成である。
また、図３９は、７ビットのデータの非線形変換を行う非線形変換テーブルＴ２の構成図である。
コンピュータは、８ビット、１６ビット、３２ビット、６４ビットのように、８ビット単位（１バイト単位）にデータ処理を行うようになっている。従って、図３８と図３９に示すように、通常は、テーブルも８ビット単位に構成する。図３８の場合には、９ビットのデータを入力して、有効ビット数が９ビットのデータを出力するものである。しかし、図３８に示すように、１レコードを１６ビットで構成するため、上位７ビットのには０をパディングしてある。このため、テーブルサイズは、２⁹ ×１６ビット＝１キロバイトとなる。
また、図３９の場合は、７ビットのデータを入力して、有効ビット数が７ビットのデータを出力する。しかし、１レコードを８ビットに構成している。即ち、上位１ビットには、０がパディングしてある。このため、テーブルサイズは、２⁷ ×８ビット＝１２８バイトとなる。
【００１０】
図４０は、図３７に示したデータＡとデータＢとの非線形変換を実行するプログラムのソースコードを示す図である。
まず、Ｓ１において、変換データ［Ｔ２（Ａ）］８１を得る。次に、Ｓ２において、７ビットのデータＡと９ビットのデータＢの排他的論理和演算を行い、図４１のＳ２に示すように、９ビットのデータＡを得る。次に、Ｓ２１において、データＡを７ビットのデータにするために、図４１のＳ２１に示すように、上位２ビットを削除（トランケート）するための７ビットのマスク処理を行う。ここで、データＡの上位２ビットはトランケートされ、７ビットのデータＡとなる。即ち、Ｓ２とＳ２１により変換データ［Ｔ２（Ａ）＋Ｂ’］８４が得られる。ここで、データＢ’は、９ビットのデータＢの上位２ビットがトランケートされた７ビットのデータをいう。次に、Ｓ３において、変換データ［Ｔ３（Ｂ）］８３を得る。次に、Ｓ４において、９ビットのデータＢと７ビットのデータＡに２ビットの０が上位に付加された９ビットのデータとを用いて、図４１のＳ４に示すように、排他的論理和演算を行い、９ビットのデータＢを得る。即ち、変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］８５を得る。ここで、Ｔ２（Ａ）”は、７ビットのデータＴ２（Ａ）の先頭に２ビットの０を付加した９ビットのデータである。また、Ｂ”は、７ビットのデータＢ’の先頭に２ビットの０を付加した９ビットのデータである。即ち、Ｂ”は、９ビットのデータＢの上位２ビットを０にしたものである。次に、Ｓ５において、データＡを９ビット左側にシフトし、Ｓ６においてデータＢと連結し、１６ビットのデータＣを得る。
【００１１】
図３１の場合には、６ステップであったが、図４０に示す場合は、Ｓ２１に示すマスク処理が追加されており、７ステップの処理となる。
【００１２】
図４２は、図３７の処理に対して更に鍵データを用いた変換が追加された場合を示している。
即ち、排他的論理和回路Ｘ４において、変換データ［Ｔ２（Ａ）＋Ｂ’］８４と７ビットの鍵データＫＩ１１１とが排他的論理和演算されている。また、排他的論理和回路Ｘ５において、データＢと９ビットの鍵データＫＩ１１２とが排他的論理和演算されている。
【００１３】
図４３は、図４２の鍵データを用いた場合のソースコードを示している。
まず、Ｓ１において、変換データ［Ｔ２（Ａ）］８１を得る。次に、Ｓ２において、変換データ［Ｔ２（Ａ）＋Ｂ］を得る。次に、Ｓ２１において、データＡを９ビットから７ビットのデータにするために、７ビットのマスク処理を行う。こうして、変換データ［Ｔ２（Ａ）＋Ｂ’］８４が得られる。次に、Ｓ２２において、鍵データＫＩ１１１との排他的論理和演算が行われ、変換データ［Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１］８６を得る。次に、Ｓ２３において、鍵データＫＩ１１２の排他的論理和演算を行い、変換データ［Ｂ＋ＫＩ１１２］８２を得る。次に、Ｓ３において、非線形変換テーブルＴ３により変換データ［Ｔ３（Ｂ＋ＫＩ１１２）］８７を得る。次に、Ｓ４において、データＡとの排他的論理和演算を行い、変換データ［Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１）］８８を得る。そして、Ｓ５において、データＡを左側に９ビットシフトし、Ｓ６において、データＡとデータＢの連結を行い、１６ビットのデータＣを得る。データＣは、変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］９９となる。
【００１４】
鍵データを用いる場合には、図４０に示したソースコードに比べてＳ２１とＳ２３とが追加され、９ステップにより非線形変換が行われる。
【００１５】
従来例３．
図４４は、従来の他の非線形変換回路を示す図である。
８ビットのデータＡは、非線形変換テーブルＴ２により変換データ［Ｔ２（Ａ）］８１になる。変換データ［Ｔ２（Ａ）］８１は、排他的論理和回路Ｘ２により変換データ［Ｔ２（Ａ）＋Ｂ’］８４となる。変換データ［Ｔ２（Ａ）＋Ｂ’］８４は、非線形変換テーブルＴ３により変換データ［Ｔ３（Ｔ２（Ａ）＋Ｂ）］９７になる。変換データ［Ｔ３（Ｔ２（Ａ）＋Ｂ）］９７は、排他的論理和回路Ｘ３により変換データ［Ｔ３（Ｔ２（Ａ）＋Ｂ）＋Ａ］９８となる。そして、データＣは、［（Ｔ３（Ｔ２（Ａ）＋Ｂ）＋Ａ）‖（Ｔ２（Ａ）＋Ｂ）］１９９となる。
【００１６】
【発明が解決しようとする課題】
コンピュータに用いられる中央処理装置は、キャッシュメモリ及びメインメモリを用いてデータ処理を行う。キャッシュメモリは、メインメモリに比べて高速なアクセスを行うことができる。従って、前述した非線形変換テーブルは、できるだけキャッシュメモリに常駐できるようにすることが望ましい。キャッシュメモリのサイズが１６キロバイト、或いは、３２キロバイトのように限られている場合には、テーブルサイズが限られてしまう。図３６に示したように、１つのテーブルにより非線形変換を行う場合には、１２８キロバイトのキャッシュメモリサイズが必要になる。１つのテーブルを用いて変換をする場合には、テーブル検索が１回で済み、ハードウェア処理及びソフトウェア処理のいずれの場合においても高速処理が可能になる。しかし、キャッシュメモリのサイズが１２８キロバイト未満の中央処理装置を用いる場合には、図３６に示したような１２８キロバイトという大容量のテーブルをキャッシュメモリに常駐させることはできず、処理が遅くなってしまう。
【００１７】
また、図３０に示したように、ＮビットとＬビットのデータをハードウェアで連結してＭビットのデータ作成する場合には、特別なオペレーションは必要ないが、図３１に示したように、ソフトウェアでＮビットとＬビットのデータを連結する場合には、シフト処理が必要になり、ソフトウェアの処理の高速化が図りにくいという課題がある。
【００１８】
この発明は、非線形変換処理を高速に行えるようにすることを目的とする。また、テーブルサイズを大容量にすることなく、非線形変換テーブルをキャッシュメモリに記憶させることによりテーブルへの高速アクセスを実現することを目的とする。また、非線形変換処理をプログラムで行う場合に、プログラムの処理速度を高速化することを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係る非線形変換方法は、ＮビットのデータＡとＬビットのデータＢとをそれぞれ非線形変換して、Ｍ（Ｍ≠Ｎ，Ｍ≠Ｌ）ビットのデータＣを出力する非線形変換方法において、
ＮビットのデータＡを非線形変換して、Ｍビットの変換データＡとする第１の非線形変換工程と、
ＬビットのデータＢを非線形変換して、Ｍビットの変換データＢとする第２の非線形変換工程と、
上記Ｍビットの変換データＡと上記Ｍビットの変換データＢとを演算してＭビットの変換データＣを出力する演算工程と
を備えたことを特徴とする。
【００２０】
上記非線形変換方法は、Ｍビットの変換データを入力し、Ｍビットの変換データをＮビットのデータとＬビットのデータとに分割して（Ｍ＝Ｌ＋Ｎ）、分割したＮビットのデータとＬビットのデータとを複数段にわたり非線形変換して、非線形変換したＮビットのデータとＬビットのデータとを連結して非線形変換したＭビットとデータを出力する非線形変換方法であることを特徴とする。
【００２１】
上記第１の非線形変換工程と第２の非線形変換工程と演算工程とは、ＮビットのデータとＬビットのデータとをそれぞれ非線形変換する最後の段の代わりに実行することを特徴とする。
【００２２】
上記非線形変換方法は、
第１の非線形変換工程において、非線形変換テーブルを用いてＮビットのデータからＭビットの変換データを生成し、
第２の非線形変換工程において、非線形変換テーブルを用いてＬビットのデータからＭビットの変換データを生成し、
演算工程により上記２つのＭビットの変換データのＭビット演算をしてＭビットのデータを出力することにより、
ＮビットのデータとＬビットのデータとを連結するオペレーションを実行しないことを特徴とする。
【００２３】
この発明に係る非線形変換方法は、Ｎビット＝Ｌビットであり、かつ、Ｍビット＝Ｎビット＋Ｌビットであり、
上記第１の非線形変換工程は、ＮビットのデータＡをＮビットのデータに非線形変換したＮビットの変換データを２つ連結したＭビットの変換データＡを出力し、
上記第２の非線形変換工程は、
ＬビットのデータＢと、
ＬビットのデータＢをＬビットのデータに非線形変換したＬビットの変換データとＬビットのデータＢとを論理演算したＬビットの変換データと
を連結したＭビットの変換データＢを出力することを特徴とする。
【００２４】
上記第１の非線形変換工程は、
ＮビットのデータＡから第１の非線形変換テーブルＴａを用いてＭビットの変換データＡ［Ａ＝Ｔａ（Ａ）‖Ｔａ（Ａ）］（「‖」は連結を示す）を出力し、
上記第２の非線形変換工程は、
ＬビットのデータＢから第２の非線形変換テーブルＴｂを用いてＭビットの変換データＢ［Ｂ＝Ｂ‖（Ｔｂ（Ｂ）＋Ｂ）］（「＋」は排他的論理和演算を示す）を出力し、
上記演算工程は、
上記Ｍビットの変換データＡ［Ａ＝Ｔａ（Ａ）‖Ｔａ（Ａ）］と上記Ｍビットの変換データＢ［Ｂ＝Ｂ‖（Ｔｂ（Ｂ）＋Ｂ）］との排他的論理和演算を行い、Ｍビットの変換データＣ［Ｃ＝（Ｔａ（Ａ）＋Ｂ）‖（Ｔｂ（Ｂ）＋Ｔａ（Ａ）＋Ｂ）］を出力することを特徴とする。
【００２５】
上記第１の非線形変換テーブルＴａと上記第２の非線形変換テーブルＴｂとの少なくともいずれか一方は、鍵データに基づく非線形変換を実行する非線形変換テーブルであることを特徴とする。
【００２６】
この発明に係る非線形変換方法は、Ｎビット＜Ｌビットであり、かつ、Ｍビット＝Ｎビット＋Ｌビットであり、
第１の非線形変換工程は、
ＮビットのデータＡをＮビットのデータに非線形変換したＮビットの変換データと、
（Ｌ−Ｎ）ビットのパディングデータと、
ＮビットのデータＡをＮビットのデータに非線形変換したＮビットの変換データと
を連結したＭビットの変換データＡを出力し、
第２の非線形変換工程は、
ＬビットのデータＢの上位（Ｌ−Ｎ）ビットがトランケートされたＮビットのデータＢ’と、
ＬビットのデータＢをＬビットのデータに非線形変換したＬビットの変換データとＬビットのデータＢとを論理演算したＬビットの変換データと
を連結したＭビットの変換データを出力することを特徴とする。
【００２７】
上記第１の非線形変換工程は、
ＮビットのデータＡから第１の非線形変換テーブルＴａを用いてＭビットの変換データＡ［Ａ＝Ｔａ（Ａ）‖（Ｌ−Ｎ）ビット分の０‖Ｔａ（Ａ）］（「‖」は連結を示す）を出力し、
上記第２の非線形変換工程は、
ＬビットのデータＢから第２の非線形変換テーブルＴｂを用いてＭビットの変換データＢ［Ｂ＝Ｂ’‖（Ｔｂ（Ｂ）＋Ｂ”）］（Ｂ’はＬビットのデータＢの下位Ｎビットのデータを意味する。「＋」は、排他的論理和演算を示す。Ｂ”はＬビットのデータＢの上位（Ｌ−Ｎ）ビット分を０にしたＬビットのデータを示す。）を出力し、
上記演算工程は、
上記Ｍビットの変換データＡ［Ａ＝Ｔａ（Ａ）‖（Ｌ−Ｎ）ビット分の０‖Ｔａ（Ａ）］と上記Ｍビットの変換データＢ［Ｂ＝Ｂ’‖（Ｔｂ（Ｂ）＋Ｂ”）］との排他的論理和演算を行い、Ｍビットの変換データＣ［Ｃ＝（Ｔａ（Ａ）＋Ｂ’）‖（Ｔｂ（Ｂ）＋Ｔａ（Ａ）”＋Ｂ”）］（ここで、Ｔａ（Ａ）”は［（Ｌ−Ｎ）ビット分の０‖Ｔａ（Ａ）］を示す。）を出力することを特徴とする。
【００２８】
上記第１の非線形変換テーブルＴａと上記第２の非線形変換テーブルＴｂとの少なくともいずれか一方は、鍵データに基づく非線形変換を実行する非線形変換テーブルであることを特徴とする。
【００２９】
また、この発明は、上記非線形変換方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体である。
【００３０】
また、この発明に係る非線形変換装置は、ＮビットのデータＡを入力してＮビットのデータＡをＭビットのデータに非線形変換して、非線形変換したＭビットのデータをＭビットの変換データＡとして出力する第１の非線形変換回路と、
ＬビットのデータＢを入力してＬビットのデータＢをＭビットのデータに非線形変換して、非線形変換したＭビットのデータをＭビットの変換データＢとして出力する第２の非線形変換回路と、
上記第１の非線形変換回路から出力されたＭビットの変換データＡと、上記第２の非線形変換回路から出力されたＭビットの変換データＢとを論理演算してＭビットの変換データＣを出力する演算器と
を備えたことを特徴とする。
【００３１】
【発明の実施の形態】
実施の形態１．
図１は、この実施の形態の非線形変換方法が用いられる環境を示す図である。この実施の形態の非線形変換は、図１に示した各種の電子機器との間で通信されるデータの暗号化又は復号化に用いることができる。例えば、携帯電話と基地局（ＢＳ）との間の通信、サーバとパーソナルコンピュータ（ＰＣ）との間の通信等に用いられる暗号化、復号化に用いることができる。
【００３２】
図２は、図１に示した各種電子機器の一般的なシステム構成図である。
各種電子機器の内部には、中央処理装置（ＣＰＵ）、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、キーボード（Ｋ／Ｂ）、通信制御装置（ＣＯＭ）、ディスク装置等が設けられている。これらは、バスにより接続されている。また、ＣＰＵは、キャッシュメモリを有しており、キャッシュメモリにあるデータを高速アクセスすることが可能である。また、暗号ユニット１００がバスに接続され、ＣＰＵから供給されるデータの非線形変換を行い、データの暗号化又は復号化を行い、バスを介してデータをＣＰＵに転送する。暗号ユニット１００は、バスに接続されたハードウェアとして実現することもできるが、暗号プログラム１０１によりソフトウェアとして実現することも可能である。暗号プログラム１０１は、ディスク等の記録媒体に記憶されており、ＣＰＵにより読み出され実行されることにより、暗号ユニット１００と同一の機能を提供することができる。
【００３３】
図３は、暗号ユニット１００の構成図である。
暗号ユニット１００は、非線形変換回路ＦＯを８段縦続接続したものである。
【００３４】
図４は、非線形変換回路ＦＯ１の構成図である。
非線形変換回路ＦＯ２〜非線形変換回路ＦＯ８も、非線形変換回路ＦＯ１と同じ構成である。非線形変換回路ＦＯ１は、非線形変換回路ＦＩ１から非線形変換回路ＦＩ３までを３つ縦続接続したものである。
【００３５】
図３と図４は、ともに左入力データに第１の非線形変換をし、該第１の非線形変換された変換データと、上記右入力データとの排他的論理和を第１の右中間データとして出力し、かつ、上記右入力データを第１の左中間データとして出力する第１の副変換処理部と、上記第１の左中間データを入力し、第２の非線形変換をし、該第２の非線形変換された変換データと、上記第１の右中間データとの排他的論理和を第２の右中間データとして出力し、かつ、上記第１の右中間データを第２の左中間データとして出力する第２の副変換処理部とを備え、上記第１の副変換処理部を１段とし、上記第２の副変換処理部を次の１段として交互にｎ段（図においては、３段）接続して、第１から第ｎの副変換処理部を形成し、非線形変換を行い、第ｎの副変換処理部から出力される左中間データと右中間データを、データ変換されたＡデータとＢデータとして出力することを特徴とするデータ変換装置を示している。このデータ変換装置は、第１の副変換処理部の非線形変換処理の終了以前に、第２副変換処理部の非線形変換処理を開始するものである。
【００３６】
図５は、非線形変換回路ＦＩ１の構成図である。図５は、図２９と同じ処理結果を得るものである。
非線形変換回路ＦＩ２と非線形変換回路ＦＩ３も、非線形変換回路ＦＩ１と同じ構成である。
図５において、数値「８」，「１６」は、ビット数を示している。
１６ビット（Ｍ＝１６）のデータは、８ビット（Ｌビット）のデータと８ビット（Ｎビット）のデータに分割される（Ｍ＝Ｌ＋Ｎ，Ｌ＝Ｎ）。非線形変換テーブルＴ１は、８ビットのデータを入力して非線形変換を施し、８ビットのデータを出力する。この８ビットのデータに対して排他的論理和回路Ｘ１において、８ビット（Ｎビット）のデータＡで排他的論理和演算を行うことにより、８ビット（Ｌビット）のデータＢが生成される。ここでは、データＡもデータＢも８ビットのデータである。非線形変換テーブルＴ４は、８ビットのデータＡを入力して非線形変換を行い、１６ビットのデータを出力する。非線形変換テーブルＴ５は、８ビットのデータＢを入力して非線形変換を行い、１６ビットのデータを出力する。排他的論理和回路Ｘ９は、非線形変換テーブルＴ４から出力された１６ビットのデータと非線形変換テーブルＴ５から出力された１６ビットのデータとの排他的論理和演算を行い、１６ビット（Ｍビット）のデータＣを出力する。
【００３７】
図６は、非線形変換テーブルＴ４の構成図である。
非線形変換テーブルＴ４は、２つの非線形変換テーブルＴ２を連結したものである。非線形変換テーブルＴ２は、データＡを入力してデータＡに対して非線形変換を行い、変換データ［Ｔ２（Ａ）］６６を出力するものである。従って、非線形変換テーブルＴ４は、データＡを入力して変換データ［Ｔ２（Ａ）‖Ｔ２（Ａ）］６１を出力する。ここで、「‖」は、連結を示す。以下、同じ。
非線形変換テーブルＴ４のサイズは、２⁸ ×１６ビット＝５１２バイトとなる。
【００３８】
図７は、非線形変換テーブルＴ５の構成図である。
非線形変換テーブルＴ５は、テーブルＴ６と非線形変換テーブルＴ７を連結したものである。テーブルＴ６は、図８に示すように、０〜２５５までのデータＢが記憶されたテーブルである。非線形変換テーブルＴ７は、図９に示すように、非線形変換テーブルＴ３とテーブルＴ６を用いて生成することができる。テーブルＴ６は、図８に示したものと同じテーブルである。非線形変換テーブルＴ３は、データＢを入力し、データＢを非線形変換し、変換データ［Ｔ３（Ｂ）］６４を出力するテーブルである。この非線形変換テーブルＴ３とテーブルＴ６のテーブルを排他的論理和演算を行った結果生成されるのが、非線形変換テーブルＴ７である。この結果、非線形変換テーブルＴ７には、変換データ［Ｔ３（Ｂ）＋Ｂ］６５が記憶されていることになる。ここで、「＋」は、排他的論理和演算を意味する。以下、同じ。図７に示したように、非線形変換テーブルＴ５は、データＢを入力し、変換データ［Ｂ‖（Ｔ３（Ｂ）＋Ｂ）］６３を出力するものである。
非線形変換テーブルＴ５のテーブルサイズは、２⁸ ×１６ビット＝５１２バイトとなる。
【００３９】
図１０は、図５に示した８ビット（Ｎ＝８）のデータＡと８ビット（Ｌ＝８，Ｌ＝Ｎ）のデータＢの非線形変換を行う仮想のプログラミング言語によるプログラムソースコードである。Ｆで示された枠内の３ステップ（Ｓ１〜Ｓ３の左側）がプログラムソースコードである。Ｓ１〜Ｓ３の右側は、各ステップの意味を示す記述であり、プログラムソースコードではない（以下、同じ）。
Ｓ１において、非線形変換テーブルＴ４によりデータＡを非線形変換し、変換データ［Ｔ２（Ａ）‖Ｔ２（Ａ）］６１を得る。Ｓ２において、データＢを非線形変換テーブルＴ５において非線形変換し、変換データ［Ｂ‖（Ｔ３（Ｂ）＋Ｂ）］６３を得る。Ｓ３において、データＡとデータＢの排他的論理和演算を行い、１６ビット（Ｍ＝１６，Ｍ＝Ｌ＋Ｎ）のデータＣを得る。データＣは、変換データ［（Ｔ２（Ａ）＋Ｂ）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）＋Ｂ）］６９となる。
図３１に示した場合は、６ステップ必要であったが、図１０に示す場合は、３ステップとなる。図１０においては、非線形変換テーブルが１６ビットの変換データを出力するので、図３１のＳ５に示すシフト処理が不要になる。また、図３１のＳ２とＳ４に示した８ビットの排他的論理和演算も不要になる。
【００４０】
図１１は、図１０に示した３ステップをＦとした場合、このＦを入れ子構造にしたプログラムを示す図である。
Ｆの前後にプリプロセス３とホストプロセス３を実行することにより、非線形変換回路ＦＩと同一の処理を実行することができる。この非線形変換回路ＦＩと同一の処理を変数Ｌ２を用いて３回実行することにより、図４に示した非線形変換回路ＦＩ１、非線形変換回路ＦＩ２、非線形変換回路ＦＩ３と同一の処理を実行することができる。そして、プリプロセス２とホストプロセス２を実行することにより、非線形変換回路ＦＯと同一の処理を実行することができる。そして、変数Ｌ１により非線形変換回路ＦＯと同一の処理を８回実行することにより、非線形変換回路ＦＯ１から非線形変換回路ＦＯ８までの処理と同一の処理を実行することができる。このように、図１０に示したＦは、３重のループ処理の中で２４回実行されるものである。従って、図１０に示したプログラムのステップ数を１ステップ減少させるということは、２４ステップ減少させることに等しくなる。即ち、プログラムの高速化が図れる。
【００４１】
図１２は、図２９と図３１で用いたテーブルのサイズと図５と図１０で用いたテーブルのサイズとの比較図である。
非線形変換テーブルＴ４は、非線形変換テーブルＴ２の２倍のサイズになり、非線形変換テーブルＴ５は、非線形変換テーブルＴ３の２倍のサイズになる。そして、３テーブルのトータルのテーブルサイズは、従来が７８６バイトであったのに対して、この実施の形態では１２８０バイトとなる。キャッシュメモリのサイズが３２キロバイト程度である場合には、この程度のテーブルサイズの増加は何ら問題とならず、全てのテーブルをキャッシュメモリに常駐させることができる。
【００４２】
図５に示す構成は、図２９に示す構成の代わりに用いることができる。図５に示す構成は、データＣの上位８ビットが［Ｔ２（Ａ）＋Ｂ］であり、データＡとデータＢとの分離変換が可能である。また、データＣの下位８ビットが［Ｔ３（Ｂ）＋Ｔ２（Ａ）＋Ｂ］であり、データＡとデータＢとの分離変換が可能である。即ち、データＡから［Ｔ２（Ａ）‖Ｔ２（Ａ）］を生成すればよい。また、データＢから［Ｂ‖（Ｔ３（Ｂ）＋Ｂ）］を生成すればよい。
このように、データＢを無視してデータＡのみの分離変換をするのが非線形変換テーブルＴ４である。また、データＡを無視してデータＢのみの分離変換をするのが非線形変換テーブルＴ５である。
一方、図５に示す構成は、図４４に示す構成の代わりに用いることはできない。なぜなら、データＣの上位８ビットが［Ｔ３（Ｔ２（Ａ）＋Ｂ）＋Ａ］であり、データＡとデータＢの分離変換ができないからである。即ち、非線形変換テーブルＴ３には、［Ｔ２（Ａ）＋Ｂ］を入力させる必要があり、非線形変換テーブルＴ３の変換をデータＡの変換とデータＢの変換に分離できないからである。
【００４３】
実施の形態２．
図１３は、図５に示した非線形変換回路ＦＩ１の他の構成を示す図である。図１３は、図３７と同じ処理結果を得るものである。
暗号ユニット１００及び非線形変換回路ＦＯ１から非線形変換回路ＦＯ８の構成は、図３，図４と同じである。また、非線形変換回路ＦＩ２と非線形変換回路ＦＩ３は、非線形変換回路ＦＩ１と同じ構成である。図１３に示す非線形変換回路ＦＩ１は、１６ビット（Ｍビット）のデータを９ビット（Ｌビット）のデータと７ビット（Ｎビット）のデータに分割して非線形変換を行うものである（Ｍ＝Ｌ＋Ｎ，Ｌ＞Ｎ）。
【００４４】
図１４は、非線形変換テーブルＴ４の構成図である。
非線形変換テーブルＴ４は、非線形変換テーブルＴ２’と非線形変換テーブルＴ２を連結したものである。
【００４５】
図１５は、非線形変換テーブルＴ４の詳細図である。
非線形変換テーブルＴ４は、非線形変換テーブルＴ２’と非線形変換テーブルＴ２から生成される。非線形変換テーブルＴ２は、１レコードが８ビットで構成されており、上位１ビットには、０がパディングされている。非線形変換テーブルＴ２は、７ビットのデータを入力し、８ビットのデータを出力するテーブルである。非線形変換テーブルＴ４は、１レコードを１６ビットにしたテーブルである。非線形変換テーブルＴ４は、１６ビットの後ろ８ビットに、非線形変換テーブルＴ２の８ビットのデータをそのまま用いる。また、１６ビットの上位７ビットに、非線形変換テーブルＴ２の下位７ビットを用いている。更に、非線形変換テーブルＴ４の１６ビットデータの上位から８ビット目は、非線形変換テーブルＴ２の上位１ビット目のパディングされた０を配置している。即ち、非線形変換テーブルＴ２’は、非線形変換テーブルＴ２をサイクリックに１ビット左側にローテーションシフトさせたものである。
図１４に示すように、非線形変換テーブルＴ４は、データＡを入力し、２ビット（９−７ビット＝Ｌ−Ｎビット）の０が挿入された変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７を出力する。
非線形変換テーブルＴ４のテーブルサイズは、２⁷ ×１６ビット＝２５６キロバイトである。
【００４６】
図１６は、非線形変換テーブルＴ５の構成図である。
非線形変換テーブルＴ５は、テーブルＴ６’と非線形変換テーブルＴ７’を連結したものである。
【００４７】
図１７は、テーブルＴ６と非線形変換テーブルＴ７から非線形変換テーブルＴ５を生成する図である。
テーブルＴ６は、９ビットのデータＢを記録したテーブルである。テーブルＴ６の上位７ビットには、０がパディングしてある。非線形変換テーブルＴ７は、変換データ［Ｔ３（Ｂ）＋Ｂ”］１６５を記録したテーブルである。ここで、データＢ”は、データＢの上位２ビット（Ｌ−Ｎビット）を０にしたものである。非線形変換テーブルＴ７の上位７ビットには、０がパディングしてある。図１７に示した非線形変換テーブルＴ７は、図９の変換テーブルＴ６の代わりとなるデータＢ”のテーブルと図９の変換テーブルＴ３とを用いて、図９に示した方法と同じ方法で作成することができる。異なる点は、図９が８ビットデータを用いている点に対して、図１７の非線形変換テーブルＴ７を生成する場合には、有効ビット数が９ビットのデータ（即ち、７ビットの０が上位にパディングされている１６ビットのデータ）を用いている点である。
テーブルＴ６の下位７ビットをテーブルＴ６’として非線形変換テーブルＴ５の上位７ビットに配置する。また、非線形変換テーブルＴ７の下位９ビットを非線形変換テーブルＴ７’として非線形変換テーブルＴ５の下位９ビットに配置する。このようにして、テーブルＴ６’と非線形変換テーブルＴ７’から非線形変換テーブルＴ５が生成される。非線形変換テーブルＴ５の上位７ビットは、データＢの上位２ビット（９−７ビット＝Ｌ−Ｎビット）を削除（トランケート）した下位７ビット（Ｎビット）のみのデータであり、このデータＢの下位７ビットのデータを７ビットデータＢ’とする。図１６に示すように、非線形変換テーブルＴ５は、データＢを入力し、１６ビットの変換データ［Ｂ’‖（Ｔ３（Ｂ）＋Ｂ”）］１６３を出力する。
非線形変換テーブルＴ５のテーブルサイズは、２⁹ ×１６ビット＝１キロバイトである。
【００４８】
図１８は、７ビット（Ｎ＝７）のデータＡと９ビット（Ｌ＝９，Ｌ＞Ｎ）のデータＢの非線形変換を行うプログラムのソースコードを示す図である。
Ｓ１において、非線形変換テーブルＴ４を用いてデータＡを非線形変換し、変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７を得る。Ｓ２において、非線形変換テーブルＴ５を用いてデータＢを非線形変換し、変換データ［Ｂ’‖（Ｔ３（Ｂ）＋Ｂ”）］１６３を得る。Ｓ３において、データＡとデータＢの排他的論理和演算を行い、１６ビット（Ｍ＝１６，Ｍ＝Ｌ＋Ｎ）のデータＣを得る。データＣは、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］１６９である。ここで、Ｔ２（Ａ）”は、２ビット（Ｌ−Ｎビット）の０とＴ２（Ａ）とを連結した９ビットのデータ［００‖Ｔ２（Ａ）］を示す。
【００４９】
図１９は、非線形変換テーブルＴ４から得られた変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７と非線形変換テーブルＴ５から得られた変換データ［Ｂ’‖（Ｔ３（Ｂ）＋Ｂ”）］１６３をＳ３により排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］１６９を得る場合を示している。
変換データ［Ｔ３（Ｂ）＋Ｂ”］１６５と上位２ビットに０がおかれた変換データ［Ｔ２（Ａ）］６６とが排他的論理和演算され、変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］７３となる。また、データＢから上位２ビットを削除した７ビットデータＢ’と変換データ［Ｔ２（Ａ）］６６との排他的論理和演算が行われ、変換データ［Ｔ２（Ａ）＋Ｂ’］７１が得られる。
【００５０】
図１８に示す場合も、３ステップで処理が完了するので、処理の高速化が図れる。図１８の場合は、図１０の場合に比べて、更に、非線形変換テーブルＴ５が９ビットデータＢをマスクした７ビットデータＢ’を出力するので、図４０のＳ２１に示した７ビットマスク処理が不要になる。
【００５１】
実施の形態３．
図２０は、暗号ユニット１００の他の例を示す図である。
暗号ユニット１００は、鍵生成部１１０を有している。鍵生成部１１０は、非線形変換回路ＦＯと非線形変換回路ＦＩに必要な鍵データＫＯと鍵データＫＩを生成して出力する。
【００５２】
図２１は、鍵生成部１１０の鍵データＫＩの生成手順を示す図である。
鍵生成部１１０は、１２８ビットの鍵データＫから１６ビットの鍵データＫ１から鍵データＫ８の８つの鍵データを作り出し、鍵スケジュールに則り、１６ビットの８つの鍵データＫ１’から鍵データＫ８’を生成する。
一方、鍵データＫＩ１から鍵データＫＩ８は、図２０に示すように、非線形変換回路ＦＯ１から非線形変換回路ＦＯ８に配布される。更に、鍵データＫＩ１は、鍵データＫＩ１１、鍵データＫＩ１２、鍵データＫＩ１３に分割され、図２２に示すように、非線形変換回路ＦＩ１、非線形変換回路ＦＩ２、非線形変換回路ＦＩ３に配布される。そして、鍵データＫＩ１１は、データＡと排他的論理和演算が行われる鍵データＫＩ１１１とデータＢと排他的論理和演算が行われる鍵データＫＩ１１２に分割される。図２１に示す鍵データＫＩ１１から鍵データＫＩ８３は、１６ビットの鍵であり、合計２４の鍵データである。それに対して、生成された鍵データは、鍵データＫ１’から鍵データＫ８’までの８つの鍵データである。この８つの鍵データは、２４個の鍵データに重複して用いられる。例えば、図２１において、鍵データＫ１’は、鍵データＫＩ１１と鍵データＫＩ８２の両方に用いられている。
このように、鍵の配布先は、鍵生成部１１０により定められており、かつ、その種類は８種類である。従って、鍵データが含まれているテーブルを８種類用意しておき、いずれか１つのテーブルを選択して使用することにより、鍵データが反映された非線形変換を行うことが可能になる。例えば、図２１において、鍵データＫ１’は、鍵データＫＩ１１に用いられており、図２２の非線形変換回路ＦＩ１には、鍵データＫＩ１１が配布されている。従って、非線形変換回路ＦＩ１１の非線形変換処理に用いるテーブルは、鍵データＫ１’から鍵データＫ８’までの鍵データがそれぞれ反映された８種類のテーブルの中から鍵データＫ１’が反映されたテーブルを選択して、非線形変換を行えばよい。また、図２１において、鍵データＫ３’は、鍵データＫＩ１２に用いられており、図２２において、非線形変換回路ＦＩ２には、鍵データＫＩ１２が配布されているので、非線形変換回路ＦＩ２における非線形変換を実施する場合には、鍵データＫ３’が反映されたテーブルを選択して、非線形変換を行えばよい。
【００５３】
図２２の非線形変換回路ＦＩ１は、任意の２つのＡ入力データとＢ入力データに対し、上記Ａ入力データを第１の鍵パラメータ１１１で第１の非線形変換をし、該第１の非線形変換された出力データと上記Ｂ入力データとの排他的論理和を第１のＡ中間データとして出力し、上記Ｂ入力データを第１のＢ中間データとして出力する第１の副変換処理部１２１と、上記第１のＢ中間データを第２の鍵パラメータ１１２で第２の非線形変換をし、該第２の非線形変換された出力データと上記第１のＡ中間データとの排他的論理和を第２のＢ中間データとして出力し、上記第１のＡ中間データを第２のＡ中間データとして出力する第２の副変換処理部１２２とをｎ段（図では、３段）備えたデータ変換装置を示している。
【００５４】
図２３は、鍵データＫ１’から鍵データＫ８’までの８つの鍵データの下位９ビットがそれぞれ反映された非線形変換テーブルＴ５１から非線形変換テーブルＴ５８の８つのテーブルが用意された非線形変換回路ＦＩ１（ＦＩ２，ＦＩ３）を示す図である。
図２３は、図４２に示した回路と同一の非線形変換結果を得るものである。
非線形変換テーブルＴ４は、実施の形態２に示したものと同一のものである。非線形変換テーブルＴ５１は、鍵データＫ１’の下位９ビットを反映した非線形変換データを出力するテーブルである。同様に、非線形変換テーブルＴ５２〜非線形変換テーブルＴ５８は、鍵データＫ２’から鍵データＫ８’の下位９ビットをそれぞれ反映した非線形変換データを出力するテーブルである。図２３において、非線形変換テーブルＴ４は、データＡを入力し、変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７を出力する。そして、図２３に示す非線形変換回路ＦＩが鍵データＫＩ１１を入力する非線形変換回路ＦＯ１の非線形変換回路ＦＩ１である場合には、非線形変換テーブルＴ５１を選択し、非線形変換テーブルＴ５１によりデータＢを入力して変換データ［Ｂ’‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｂ”）］７６を出力する。排他的論理和回路Ｘ９により変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７と変換データ［Ｂ’‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｂ”）］７６との排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”）］７８を得る。そして、排他的論理和回路Ｘ８により変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”）］７８と鍵データ［ＫＩ１１１‖００‖ＫＩ１１１］（データＤ）との排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］７９を得る。
【００５５】
図２４は、データＡとデータＢとの非線形変換を行うソースプログラムを示す図である。
まず、Ｓ０において、変数Ｊにいずれの鍵データを用いるかを示す値を代入する。即ち、鍵データＫ１’から鍵データＫ８’のいずれの鍵データがこの非線形変換回路ＦＩにおいて用いられるかを示す値を代入する。ここでは、非線形変換回路ＦＯ１の非線形変換回路ＦＩ１が鍵データＫ１’を用いるものとしてＪに１を代入している。次に、Ｓ１において、データＡを非線形変換テーブルＴ４により非線形変換し、変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］６７を得る。次に、Ｓ２において、非線形変換テーブルＴ５１を用いてデータＢの非線形変換を行い、変換データ［Ｂ’‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｂ”）］７６を得る。次に、Ｓ３において、データＡとデータＢの排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”）］７８を得る。次に、Ｓ４において、データＣと鍵データ［ＫＩ１１１‖００‖ＫＩ１１１］（データＤ）の排他的論理和演算を行い、変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］７９を得る。
【００５６】
実施の形態４．
図２５は、図２３に示した非線形変換回路ＦＩの他の構成を示す図である。図２５は、図４２と同じ処理結果を得るものである。
図２５においては、図２３の非線形変換テーブルＴ４と排他的論理和回路Ｘ８の代わりに、非線形変換テーブルＴ４１から非線形変換テーブルＴ４８を用いる場合を示している。非線形変換テーブルＴ４１は、鍵データＫ１’の上位７ビットを反映した非線形変換データを出力する。同様に、非線形変換テーブルＴ４２から非線形変換テーブルＴ４８は、鍵データＫ２’から鍵データＫ８’の上位７ビットを反映した非線形変換データを出力する。
【００５７】
図２６は、図２５のデータＡとデータＢとを非線形変換するソースプログラムを示す図である。
まず、Ｓ０において、Ｊに１を代入する。ここでは、図２５に示す非線形変換回路ＦＩが非線形変換回路ＦＯ１の非線形変換回路ＦＩ１に対して、鍵データＫ１’を用いて非線形変換する場合を示している。次に、Ｓ１において、非線形変換テーブルＴ４１を用いてデータＡを変換データ［（Ｔ２（Ａ）＋ＫＩ１１１）‖００‖（Ｔ２（Ａ）＋ＫＩ１１１）］７７に変換する。次に、Ｓ２において、非線形変換テーブルＴ５１を用いてデータＢを変換データ［Ｂ’‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｂ”）］７６に変換する。次に、Ｓ３において、データＡとデータＢの排他的論理和演算を行い、データＣを出力する。データＣは、変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］７９である。
【００５８】
図２７は、実施の形態２，３，４に用いたテーブルのテーブルサイズと図３７に示したテーブルのテーブルサイズとの比較図である。
実施の形態２の合計テーブルサイズは、従来とほとんど変わらない。また、実施の形態３に示した場合は、８個のキーデータに対応した８個のテーブルを設けるため、合計テーブルサイズが約９キロバイトになっている。また、実施の形態４の場合には、８個の鍵データに対して、それぞれテーブルを２つずつ設け、１６個のテーブルが必要となるため、合計１７キロバイトのテーブルサイズが必要となる。いずれの場合も、３２キロバイトのキャッシュメモリがあれば全てのテーブルをキャッシュメモリに常駐させることができる。
なお、実施の形態３及び実施の形態４において、鍵データの種類が８個ではなく、１６個や３２個とを増加した場合には、その増加数に従ってテーブルの数も増やさなければならず、キャッシュメモリサイズをオーバーしてしまう場合もある。そのような場合には、実施の形態４ではなく、実施の形態３のように、鍵データを全てテーブルに反映するのではなく、鍵データの一部分をテーブルに反映するような形にして、全てのテーブルをキャッシュメモリに常駐させるようにすればよい。
【００５９】
図２８は、前述した実施の形態の非線形変換を多段接続したものである。（ａ）に、この実施の形態の多段縦続接続した場合の一例（２段縦続接続の場合）を示している。（ｂ）の場合は、（ａ）と等価な場合であって、従来の４段縦続接続による非線形変換の場合を示している。
従来の２段の縦続接続をまとめて１段の変換にすることができる。
【００６０】
【発明の効果】
前述した実施の形態１から実施の形態４によれば、非線形変換処理を高速に行うことができる。特に、非線形変換処理をソフトウェア（プログラム）により行う場合には、ステップ数を減少させることができ、高速処理を行うことができる。
【００６１】
また、マスク処理をしたテーブルを用いているので、プログラムでマスク処理を行う必要がない。
【００６２】
また、テーブルを検索することにより、最終的に出力するビット数と同一ビット数の非線形変換データを非線形変換テーブルから出力しているので、データの連結処理を行う必要がない。
【００６３】
また、全ての非線形変換テーブルをキャッシュメモリに配置することができ、高速なテーブル検索を行うことができる。
【図面の簡単な説明】
【図１】実施の形態１の非線形変換が用いられる環境を示す図。
【図２】実施の形態１の非線形変換が動作する構成図。
【図３】暗号ユニット１００の構成図。
【図４】非線形変換回路ＦＯ１の構成図。
【図５】非線形変換回路ＦＩ１の構成図。
【図６】非線形変換テーブルＴ４の構成図。
【図７】非線形変換テーブルＴ５の構成図。
【図８】テーブルＴ６の構成図。
【図９】非線形変換テーブルＴ７の構成図。
【図１０】プログラムのソースコードを示す図。
【図１１】暗号プログラム１０１の概略構成図。
【図１２】テーブルサイズの比較図。
【図１３】実施の形態２のＦＩ１の構成図。
【図１４】非線形変換テーブルＴ４の構成図。
【図１５】非線形変換テーブルＴ４の詳細図。
【図１６】非線形変換テーブルＴ５の構成図。
【図１７】非線形変換テーブルＴ５の詳細図。
【図１８】プログラムのソースコードを示す図。
【図１９】データＡとデータＢの演算を示す図。
【図２０】実施の形態３の暗号ユニット１００の構成図。
【図２１】鍵生成部１１０の動作図。
【図２２】非線形変換回路ＦＯ１の構成図。
【図２３】非線形変換回路ＦＩの構成図。
【図２４】プログラムのソースコードを示す図。
【図２５】実施の形態４の非線形変換回路ＦＩを示す図。
【図２６】プログラムのソースコードを示す図。
【図２７】テーブルサイズの比較図。
【図２８】その他の実施の形態を示す図。
【図２９】従来例１の非線形変換回路を示す図。
【図３０】図２９のＹ部分の拡大図。
【図３１】従来のプログラムのソースコードを示す図。
【図３２】データＡとデータＢの連結動作を示す図。
【図３３】テーブルサイズの説明図。
【図３４】テーブルサイズの説明図。
【図３５】テーブルサイズの説明図。
【図３６】テーブルサイズの説明図。
【図３７】従来例２の非線形変換回路を示す図。
【図３８】非線形変換テーブルＴ１の構成図。
【図３９】非線形変換テーブルＴ２の構成図。
【図４０】従来のプログラムのソースコードを示す図。
【図４１】従来の動作を説明する図。
【図４２】従来の非線形変換回路を示す図。
【図４３】従来のプログラムのソースコードを示す図。
【図４４】従来の非線形変換回路を示す図。
【符号の説明】
６１変換データ［Ｔ２（Ａ）‖Ｔ２（Ａ）］、６３変換データ［Ｂ‖（Ｔ３（Ｂ）＋Ｂ）］、６４変換データ［Ｔ３（Ｂ）］、６５変換データ［Ｔ３（Ｂ）＋Ｂ］、６６変換データ［Ｔ２（Ａ）］、６７変換データ［Ｔ２（Ａ）‖００‖Ｔ２（Ａ）］、６９変換データ［（Ｔ２（Ａ）＋Ｂ）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）＋Ｂ）］、７１変換データ［Ｔ２（Ａ）＋Ｂ’］、７３変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］、７６変換データ［Ｂ’‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｂ”）］、７７変換データ［（Ｔ２（Ａ）＋ＫＩ１１１）‖００‖（Ｔ２（Ａ）＋ＫＩ１１１）］、７８変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”）］、７９変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］、８１変換データ［Ｔ２（Ａ）］、８３変換データ［Ｔ３（Ｂ）］、８４変換データ［Ｔ２（Ａ）＋Ｂ’］、８５変換データ［Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”］、８６変換データ［Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１］、８７変換データ［Ｔ３（Ｂ＋ＫＩ１１２）］、８８変換データ［Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１）］、８９変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］、９９変換データ［（Ｔ２（Ａ）＋Ｂ’＋ＫＩ１１１）‖（Ｔ３（Ｂ＋ＫＩ１１２）＋Ｔ２（Ａ）”＋Ｂ”＋（００‖ＫＩ１１１））］、１００暗号ユニット、１０１暗号プログラム、１１０鍵生成部、１６３変換データ［Ｂ’‖（Ｔ３（Ｂ）＋Ｂ”）］、１６５変換データ［Ｔ３（Ｂ）＋Ｂ”］、１６９変換データ［（Ｔ２（Ａ）＋Ｂ’）‖（Ｔ３（Ｂ）＋Ｔ２（Ａ）”＋Ｂ”）］、Ａ，Ｂ，Ｃデータ、Ｂ’ ７ビットデータ、Ｄ鍵データ［ＫＩ１１１‖００‖ＫＩ１１１］、ＦＩ，ＦＯ非線形変換回路、ＫＩ，ＫＯ鍵データ、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ７，Ｔ８，Ｔ９非線形変換テーブル、Ｔ６テーブル、Ｘ排他的論理和回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonlinear conversion method and a nonlinear conversion device used for encryption and decryption, for example. In particular, the present invention relates to software (program) that performs nonlinear conversion at high speed.
[0002]
[Prior art]
Hereinafter, in the figure, the numerical value “8” indicates the number of bits of data. In the figure, a symbol in which “+” is entered in a circle indicates an exclusive OR circuit or an exclusive OR operation. In the following description, “+” means an exclusive OR operation. Further, “‖” means concatenation. For example, if A is 8-bit data and B is 8-bit data, A‖B means 16-bit data in which data B is connected after data A.
[0003]
Conventional Example 1
FIG. 29 is a diagram illustrating a conventional nonlinear conversion device.
The nonlinear transformation device shown in FIG. 29 performs first nonlinear transformation on the left input data, and obtains an exclusive OR of the first nonlinear transformation data and the right input data as the first right intermediate data. A first sub-conversion processing unit that outputs the right input data as first left intermediate data, and inputs the first left intermediate data, performs a second non-linear conversion, 2 is output as second right intermediate data, and the first right intermediate data is output as second left intermediate data. A second sub-conversion processing unit that outputs the first sub-conversion processing unit as one stage, and the second sub-conversion processing unit as the next one stage. (3 stages) are connected to form the first to nth sub-conversion processing units and perform non-linear conversion. Shows a data conversion apparatus and outputs the left intermediate data and right intermediate data output from the sub-transformation unit of the n, as A data and B data to data conversion. This data conversion apparatus starts the non-linear conversion process of the second sub-conversion processing unit before the end of the non-linear conversion process of the first sub-conversion processing unit.
[0004]
In FIG. 29, 16-bit input data is divided into 8 bits. The divided 8-bit data is subjected to non-linear conversion alternately by the non-linear conversion table T1, the non-linear conversion table T2, and the non-linear conversion table T3, and finally becomes 16-bit output data. Here, one data divided into 8 bits is set as data A, and the data nonlinearly converted by the non-linear conversion table T1 is set as data B. Data A is converted into converted data [T2 (A)] 81 by the non-linear conversion table T2. The converted data [T2 (A)] 81 becomes converted data [T2 (A) + B ′] 84 by the exclusive OR circuit X2. On the other hand, the data B becomes converted data [T3 (B)] 83 by the nonlinear conversion table T3. The converted data [T3 (B)] 83 becomes converted data [T3 (B) + T2 (A) "+ B"] 85 by the exclusive OR circuit X3. Finally, the conversion data [T2 (A) + B ′] 84 and the conversion data [T3 (B) + T2 (A) ″ + B ″] 85 are connected to form 16-bit data C. That is, the data C is converted data [(T2 (A) + B ′) ‖ (T3 (B) + T2 (A) ″ + B ″)] 89.
[0005]
FIG. 30 is a hardware configuration diagram of a Y portion in FIG.
As shown in FIG. 30, when 8 bits of data A and 8 bits of data B are concatenated to form 16 bits of data C, only 8 lines and 8 lines are bundled. 16 lines can be used. For this reason, the time required for connection is not taken at all.
[0006]
FIG. 31 is a source code in the case of performing non-linear conversion of data A and data B shown in FIG. 29 using a program.
The programming language used for the source code shown in FIG. 31 is virtual. Further, it is assumed that the nonlinear conversion table T1, the nonlinear conversion table T2, and the nonlinear conversion table T3 exist in the memory in a state that can be referred to from a program in advance.
First, in S1, the nonlinear conversion table T2 is searched using the data A, and converted data [T2 (A)] 81 is obtained. Next, in S2, exclusive OR operation of data A and data B is performed to obtain converted data [T2 (A) + B ′] 84. Next, the nonlinear conversion table T3 is searched using the data B, and converted data [T3 (B)] 83 is obtained. Next, in S4, an exclusive OR operation of data B and data A is performed to obtain converted data [T3 (B) + T2 (A) "+ B"] 85. Next, in S5, the data A is shifted to the left by 8 bits. S5 in FIG. 32 shows a case where data A is shifted to the left by 8 bits.
Next, in S6, exclusive OR operation of data A and data B is performed to obtain converted data [(T2 (A) + B ′) ‖ (T3 (B) + T2 (A) ″ + B ″)] 89. S6 in FIG. 32 shows a case where 16-bit data C is obtained from 8-bit data A and 8-bit data B as a result of the exclusive OR operation of data A and data B.
Thus, when 8-bit data and 8-bit data B are concatenated using software (program), data A must be shifted 8 bits to the left as shown in S5. , Can not be connected.
As described above, the process is completed in six steps.
[0007]
Next, the table size of the nonlinear conversion table will be described.
As shown in FIG. 33, when searching a table using N-bit data and outputting M-bit data, 2 ^N A size of × M bits is required. For example, as shown in FIG. 34, when 2-bit data is used to output 4-bit data, 2 ² X4 = A table size of 16 bits is required. The non-linear conversion table T1, the non-linear conversion table T2, and the non-linear conversion table T3 shown in FIGS. 29 and 31 are tables that input 8-bit data and output 8-bit data, as shown in FIG. 2 ⁸ × 8 = 256 × 8 bits = 256 bytes, and each table has a table size of 256 bytes. Therefore, the total size of the three tables shown in FIGS. 29 and 31 is 256 bytes × 3 = 768 bytes.
[0008]
On the other hand, the apparatus shown in FIG. 29 can be realized by a single table as shown in FIG. That is, it is possible to provide only one table for inputting 16 bits and outputting 16-bit data subjected to nonlinear conversion. When data conversion using the table shown in FIG. 36 is performed by software, nonlinear conversion is completed by one table search. In this case, the table size is 2 as shown in FIG. ¹⁶ X 16 bits = 128 kilobytes. When the tables are combined into one as shown in FIG. 36, the table size is about 170 times (128 kilobytes ÷ 768 bytes = compared with the case of using three tables as shown in FIGS. 29 and 31). 170.666).
[0009]
Conventional Example 2
FIG. 37 shows a case where 16-bit input data is divided into 9 bits and 7 bits to perform nonlinear conversion.
FIG. 38 is a configuration diagram of a nonlinear conversion table T1 for performing nonlinear conversion of 9-bit data. The nonlinear conversion table T3 has the same configuration as the nonlinear conversion table T1.
FIG. 39 is a configuration diagram of a nonlinear conversion table T2 for performing nonlinear conversion of 7-bit data.
The computer performs data processing in units of 8 bits (1 byte unit) such as 8 bits, 16 bits, 32 bits, and 64 bits. Therefore, as shown in FIGS. 38 and 39, the table is usually configured in units of 8 bits. In the case of FIG. 38, 9-bit data is input, and data having an effective bit number of 9 bits is output. However, as shown in FIG. 38, since one record is composed of 16 bits, the upper 7 bits are padded with 0. For this reason, the table size is 2 ⁹ X 16 bits = 1 kilobyte.
In the case of FIG. 39, 7-bit data is input, and data having a valid bit number of 7 bits is output. However, one record is composed of 8 bits. That is, 0 is padded in the upper 1 bit. For this reason, the table size is 2 ⁷ X 8 bits = 128 bytes.
[0010]
FIG. 40 is a diagram showing source code of a program that performs nonlinear conversion between data A and data B shown in FIG.
First, in S1, conversion data [T2 (A)] 81 is obtained. Next, in S2, the exclusive OR operation of the 7-bit data A and the 9-bit data B is performed to obtain 9-bit data A as shown in S2 of FIG. Next, in S21, in order to make data A into 7-bit data, as shown in S21 of FIG. 41, 7-bit mask processing for deleting (truncating) the upper 2 bits is performed. Here, the upper 2 bits of data A are truncated to become 7-bit data A. That is, converted data [T2 (A) + B ′] 84 is obtained by S2 and S21. Here, data B ′ refers to 7-bit data obtained by truncating the upper 2 bits of 9-bit data B. Next, in S3, conversion data [T3 (B)] 83 is obtained. Next, in S4, as shown in S4 of FIG. 41, exclusive OR is performed using 9-bit data B and 9-bit data in which 2-bit 0 is added to 7-bit data A. An operation is performed to obtain 9-bit data B. That is, conversion data [T3 (B) + T2 (A) "+ B"] 85 is obtained. Here, T2 (A) ″ is 9-bit data obtained by adding 2 bits of 0 to the head of 7-bit data T2 (A). B ″ is the head of 7-bit data B ′. 9-bit data with 2-bit 0 added. That is, B ″ is the upper 2 bits of 9-bit data B set to 0. Next, in S5, data A is shifted to the left by 9 bits, concatenated with data B in S6, and 16-bit Data C is obtained.
[0011]
In the case of FIG. 31, there are 6 steps, but in the case shown in FIG. 40, the mask processing shown in S <b> 21 is added, resulting in 7 steps.
[0012]
FIG. 42 shows a case where conversion using key data is further added to the processing of FIG.
That is, in the exclusive OR circuit X4, the converted data [T2 (A) + B ′] 84 and the 7-bit key data KI111 are subjected to an exclusive OR operation. Further, in the exclusive OR circuit X5, the data B and the 9-bit key data KI112 are subjected to an exclusive OR operation.
[0013]
FIG. 43 shows a source code when the key data of FIG. 42 is used.
First, in S1, conversion data [T2 (A)] 81 is obtained. Next, in S2, conversion data [T2 (A) + B] is obtained. Next, in S21, a 7-bit mask process is performed to change the data A from 9 bits to 7 bits. In this way, conversion data [T2 (A) + B ′] 84 is obtained. Next, in S22, an exclusive OR operation with the key data KI111 is performed to obtain converted data [T2 (A) + B ′ + KI111] 86. Next, in S23, an exclusive OR operation is performed on the key data KI112 to obtain converted data [B + KI112] 82. Next, in S3, conversion data [T3 (B + KI112)] 87 is obtained from the nonlinear conversion table T3. Next, in S4, an exclusive OR operation with the data A is performed to obtain conversion data [T3 (B + KI112) + T2 (A) "+ B" + (00‖KI111)] 88. In S5, the data A is shifted to the left by 9 bits, and in S6, the data A and the data B are concatenated to obtain 16-bit data C. The data C is converted data [(T2 (A) + B ′ + KI111) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″ + (00‖KI111))] 99.
[0014]
When key data is used, S21 and S23 are added compared to the source code shown in FIG. 40, and nonlinear transformation is performed in 9 steps.
[0015]
Conventional Example 3
FIG. 44 is a diagram showing another conventional nonlinear conversion circuit.
The 8-bit data A becomes converted data [T2 (A)] 81 by the nonlinear conversion table T2. The converted data [T2 (A)] 81 becomes converted data [T2 (A) + B ′] 84 by the exclusive OR circuit X2. The converted data [T2 (A) + B ′] 84 becomes converted data [T3 (T2 (A) + B)] 97 by the nonlinear conversion table T3. The converted data [T3 (T2 (A) + B)] 97 becomes converted data [T3 (T2 (A) + B) + A] 98 by the exclusive OR circuit X3. The data C becomes [(T3 (T2 (A) + B) + A) Ａ (T2 (A) + B)] 199.
[0016]
[Problems to be solved by the invention]
A central processing unit used in a computer performs data processing using a cache memory and a main memory. The cache memory can be accessed faster than the main memory. Therefore, it is desirable that the nonlinear conversion table described above can be resident in the cache memory as much as possible. When the cache memory size is limited to 16 kilobytes or 32 kilobytes, the table size is limited. As shown in FIG. 36, when nonlinear conversion is performed using one table, a cache memory size of 128 kilobytes is required. When conversion is performed using one table, the table search is performed once, and high-speed processing is possible in both hardware processing and software processing. However, when a central processing unit having a cache memory size of less than 128 kilobytes is used, a large-capacity table of 128 kilobytes as shown in FIG. 36 cannot be made resident in the cache memory, which slows down the processing. End up.
[0017]
In addition, as shown in FIG. 30, when N-bit and L-bit data are concatenated by hardware to create M-bit data, no special operation is required, but as shown in FIG. When N-bit and L-bit data are linked by software, a shift process is required, and it is difficult to increase the speed of the software process.
[0018]
An object of the present invention is to enable nonlinear conversion processing to be performed at high speed. It is another object of the present invention to realize high-speed access to a table by storing a nonlinear conversion table in a cache memory without increasing the table size. Another object of the present invention is to increase the processing speed of a program when nonlinear conversion processing is performed by a program.
[0019]
[Means for Solving the Problems]
The nonlinear conversion method according to the present invention is a nonlinear conversion method in which N-bit data A and L-bit data B are nonlinearly converted to output M (M ≠ N, M ≠ L) -bit data C.
A first non-linear conversion step for converting N-bit data A into M-bit conversion data A by non-linear conversion;
A second non-linear conversion step of converting L-bit data B into M-bit conversion data B by non-linear conversion;
A calculation step of calculating the M-bit conversion data A and the M-bit conversion data B and outputting the M-bit conversion data C;
It is provided with.
[0020]
In the nonlinear conversion method, M-bit conversion data is input, the M-bit conversion data is divided into N-bit data and L-bit data (M = L + N), and the divided N-bit data and L bits are divided. The non-linear conversion method is characterized in that non-linear conversion is performed over a plurality of stages and N-bit data and L-bit data subjected to non-linear conversion are connected to output M bit and data subjected to non-linear conversion.
[0021]
The first non-linear conversion step, the second non-linear conversion step, and the calculation step are performed in place of the last stage for performing non-linear conversion on N-bit data and L-bit data, respectively.
[0022]
The above nonlinear conversion method is
In the first non-linear conversion step, M-bit conversion data is generated from N-bit data using a non-linear conversion table,
In the second non-linear conversion step, M-bit conversion data is generated from the L-bit data using the non-linear conversion table,
By performing an M-bit operation on the above two M-bit conversion data through an operation step and outputting M-bit data,
An operation for linking N-bit data and L-bit data is not executed.
[0023]
In the nonlinear conversion method according to the present invention, N bits = L bits, M bits = N bits + L bits,
The first non-linear conversion step outputs M-bit conversion data A obtained by connecting two N-bit conversion data obtained by non-linear conversion of N-bit data A into N-bit data,
The second non-linear conversion step includes
L-bit data B;
L-bit conversion data obtained by performing a logical operation on L-bit conversion data obtained by nonlinearly converting L-bit data B into L-bit data and L-bit data B;
M-bit conversion data B obtained by concatenating the two is output.
[0024]
The first nonlinear conversion step includes
M-bit conversion data A [A = Ta (A) ‖Ta (A)] (“‖” indicates concatenation) is output from the N-bit data A using the first nonlinear conversion table Ta.
The second non-linear conversion step includes
M-bit conversion data B [B = B‖ (Tb (B) + B)] (“+” indicates exclusive OR operation) is output from the L-bit data B using the second nonlinear conversion table Tb. And
The calculation process is as follows:
An exclusive OR operation is performed on the M-bit conversion data A [A = Ta (A) ‖Ta (A)] and the M-bit conversion data B [B = B‖ (Tb (B) + B)]. , M-bit conversion data C [C = (Ta (A) + B) Ｔ (Tb (B) + Ta (A) + B)] is output.
[0025]
At least one of the first non-linear conversion table Ta and the second non-linear conversion table Tb is a non-linear conversion table for executing non-linear conversion based on key data.
[0026]
In the nonlinear conversion method according to the present invention, N bits <L bits and M bits = N bits + L bits,
The first nonlinear conversion step is
N-bit conversion data obtained by nonlinearly converting N-bit data A into N-bit data;
(LN) bits of padding data;
N-bit converted data obtained by nonlinearly converting N-bit data A into N-bit data;
M-bit conversion data A concatenated with
The second nonlinear conversion step is
N-bit data B ′ in which the upper (L−N) bits of the L-bit data B are truncated;
L-bit conversion data obtained by performing a logical operation on L-bit conversion data obtained by nonlinearly converting L-bit data B into L-bit data and L-bit data B;
M-bit conversion data obtained by concatenating the data is output.
[0027]
The first nonlinear conversion step includes
Using the first non-linear conversion table Ta from the N-bit data A, M-bit conversion data A [A = Ta (A) ‖ (L−N) bits of 0‖Ta (A)] (“‖” is Output)
The second non-linear conversion step includes
M-bit conversion data B [B = B′‖ (Tb (B) + B ″)] (B ′ is the lower N bits of L-bit data B using the second nonlinear conversion table Tb from L-bit data B “+” Indicates an exclusive OR operation, and B ″ indicates L-bit data in which the upper (L−N) bits of L-bit data B are 0. And
The calculation process is as follows:
The M-bit conversion data A [A = Ta (A) ‖ (L−N) bits of 0‖Ta (A)] and the M-bit conversion data B [B = B′‖ (Tb (B) + B ")], And M-bit conversion data C [C = (Ta (A) + B ') ‖ (Tb (B) + Ta (A)" + B ")] (where Ta (A) ″ indicates [(L−N) bits of 0‖Ta (A)]).
[0028]
At least one of the first non-linear conversion table Ta and the second non-linear conversion table Tb is a non-linear conversion table for executing non-linear conversion based on key data.
[0029]
The present invention also provides a computer-readable recording medium on which a program for causing a computer to execute the nonlinear conversion method is recorded.
[0030]
The nonlinear conversion device according to the present invention inputs N-bit data A, nonlinearly converts N-bit data A into M-bit data, and converts the M-bit data nonlinearly converted into M-bit conversion data A. A first nonlinear conversion circuit that outputs as
A second non-linear conversion circuit that inputs L-bit data B, performs non-linear conversion of L-bit data B into M-bit data, and outputs non-linearly converted M-bit data as M-bit conversion data B;
M-bit conversion data A output from the first non-linear conversion circuit and M-bit conversion data B output from the second non-linear conversion circuit are logically operated to output M-bit conversion data C With a calculator
It is provided with.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a diagram showing an environment in which the nonlinear conversion method of this embodiment is used. The non-linear transformation of this embodiment can be used for encryption or decryption of data communicated with various electronic devices shown in FIG. For example, it can be used for encryption and decryption used for communication between a mobile phone and a base station (BS), communication between a server and a personal computer (PC), and the like.
[0032]
FIG. 2 is a general system configuration diagram of the various electronic devices shown in FIG.
Various electronic devices are provided with a central processing unit (CPU), a read-only memory (ROM), a random access memory (RAM), a keyboard (K / B), a communication control unit (COM), a disk unit, and the like. Yes. These are connected by a bus. The CPU has a cache memory, and can access data in the cache memory at high speed. The encryption unit 100 is connected to the bus, performs non-linear conversion of data supplied from the CPU, encrypts or decrypts the data, and transfers the data to the CPU via the bus. The encryption unit 100 can be realized as hardware connected to the bus, but can also be realized as software by the encryption program 101. The encryption program 101 is stored in a recording medium such as a disk, and can be provided with the same function as the encryption unit 100 by being read and executed by the CPU.
[0033]
FIG. 3 is a configuration diagram of the cryptographic unit 100.
The cryptographic unit 100 is a cascade connection of eight stages of nonlinear conversion circuits FO.
[0034]
FIG. 4 is a configuration diagram of the nonlinear conversion circuit FO1.
The non-linear conversion circuits FO2 to FO8 have the same configuration as the non-linear conversion circuit FO1. The nonlinear conversion circuit FO1 is formed by cascading three nonlinear conversion circuits FI1 to FI3.
[0035]
3 and 4 both perform a first non-linear conversion on the left input data, and an exclusive OR of the first non-linear conversion data and the right input data is used as the first right intermediate data. A first sub-conversion processing unit that outputs and outputs the right input data as first left intermediate data; inputs the first left intermediate data; performs second nonlinear conversion; Of the non-linearly transformed data and the first right intermediate data is output as second right intermediate data, and the first right intermediate data is used as second left intermediate data. A second sub-conversion processing unit for outputting, wherein the first sub-conversion processing unit is one stage, and the second sub-conversion processing unit is the next one stage. ) To form first to nth sub-conversion processing units, perform non-linear transformation, and The left intermediate data and right intermediate data output from the conversion processing section, shows a data conversion apparatus and outputs as an A data and B data to data conversion. This data conversion apparatus starts the non-linear conversion process of the second sub-conversion processing unit before the end of the non-linear conversion process of the first sub-conversion processing unit.
[0036]
FIG. 5 is a configuration diagram of the nonlinear conversion circuit FI1. FIG. 5 obtains the same processing result as FIG.
The non-linear conversion circuit FI2 and the non-linear conversion circuit FI3 have the same configuration as the non-linear conversion circuit FI1.
In FIG. 5, numerical values “8” and “16” indicate the number of bits.
The 16-bit (M = 16) data is divided into 8-bit (L-bit) data and 8-bit (N-bit) data (M = L + N, L = N). The nonlinear conversion table T1 inputs 8-bit data, performs nonlinear conversion, and outputs 8-bit data. The exclusive OR circuit X1 performs an exclusive OR operation on the 8-bit data with the 8-bit (N-bit) data A to generate 8-bit (L-bit) data B. Here, both data A and data B are 8-bit data. The non-linear conversion table T4 receives 8-bit data A, performs non-linear conversion, and outputs 16-bit data. The nonlinear conversion table T5 inputs 8-bit data B, performs nonlinear conversion, and outputs 16-bit data. The exclusive OR circuit X9 performs an exclusive OR operation on the 16-bit data output from the non-linear conversion table T4 and the 16-bit data output from the non-linear conversion table T5 to obtain a 16-bit (M-bit) Data C is output.
[0037]
FIG. 6 is a configuration diagram of the nonlinear conversion table T4.
The nonlinear conversion table T4 is obtained by connecting two nonlinear conversion tables T2. The non-linear conversion table T2 receives data A, performs non-linear conversion on the data A, and outputs converted data [T2 (A)] 66. Therefore, the nonlinear conversion table T4 inputs the data A and outputs the converted data [T2 (A) ‖T2 (A)] 61. Here, “‖” indicates connection. same as below.
The size of the non-linear conversion table T4 is 2 ⁸ X 16 bits = 512 bytes.
[0038]
FIG. 7 is a configuration diagram of the nonlinear conversion table T5.
The nonlinear conversion table T5 is obtained by connecting the table T6 and the nonlinear conversion table T7. The table T6 is a table in which data B from 0 to 255 is stored as shown in FIG. As shown in FIG. 9, the non-linear conversion table T7 can be generated using the non-linear conversion table T3 and the table T6. The table T6 is the same table as shown in FIG. The non-linear conversion table T3 is a table that receives data B, performs non-linear conversion on the data B, and outputs converted data [T3 (B)] 64. A nonlinear conversion table T7 is generated as a result of performing an exclusive OR operation on the tables of the nonlinear conversion table T3 and the table T6. As a result, conversion data [T3 (B) + B] 65 is stored in the nonlinear conversion table T7. Here, “+” means an exclusive OR operation. same as below. As shown in FIG. 7, the non-linear conversion table T5 inputs data B and outputs conversion data [B‖ (T3 (B) + B)] 63.
The table size of the non-linear conversion table T5 is 2 ⁸ X 16 bits = 512 bytes.
[0039]
FIG. 10 shows program source code in a virtual programming language that performs non-linear conversion between the 8-bit (N = 8) data A and 8-bit (L = 8, L = N) data B shown in FIG. Three steps (left side of S1 to S3) in the frame indicated by F are program source codes. The right side of S1 to S3 is a description indicating the meaning of each step, and is not a program source code (hereinafter the same).
In S1, the data A is nonlinearly transformed by the nonlinear transformation table T4 to obtain transformed data [T2 (A) ‖T2 (A)] 61. In S2, the data B is nonlinearly converted in the nonlinear conversion table T5 to obtain conversion data [B‖ (T3 (B) + B)] 63. In S3, exclusive OR operation of data A and data B is performed to obtain 16-bit (M = 16, M = L + N) data C. The data C is converted data [(T2 (A) + B) ‖ (T3 (B) + T2 (A) + B)] 69.
In the case shown in FIG. 31, 6 steps are required, but in the case shown in FIG. 10, 3 steps are required. In FIG. 10, since the non-linear conversion table outputs 16-bit conversion data, the shift process shown in S5 of FIG. 31 becomes unnecessary. Further, the 8-bit exclusive OR operation shown in S2 and S4 of FIG. 31 is also unnecessary.
[0040]
FIG. 11 is a diagram showing a program in which F is nested in the case where the three steps shown in FIG. 10 are F.
By executing the preprocess 3 and the host process 3 before and after F, the same processing as that of the non-linear conversion circuit FI can be performed. By executing the same process as the nonlinear conversion circuit FI three times using the variable L2, the same process as the nonlinear conversion circuit FI1, the nonlinear conversion circuit FI2, and the nonlinear conversion circuit FI3 shown in FIG. 4 can be executed. it can. Then, by executing the pre-process 2 and the host process 2, the same processing as that of the nonlinear conversion circuit FO can be executed. Then, the same processing as that from the nonlinear conversion circuit FO1 to the nonlinear conversion circuit FO8 can be executed by executing the same processing as the nonlinear conversion circuit FO eight times by the variable L1. As described above, F shown in FIG. 10 is executed 24 times in the triple loop processing. Therefore, reducing the number of steps of the program shown in FIG. 10 by one step is equivalent to reducing the number of steps by 24 steps. That is, the program can be speeded up.
[0041]
FIG. 12 is a comparison diagram of the table size used in FIGS. 29 and 31 and the table size used in FIGS.
The non-linear conversion table T4 is twice the size of the non-linear conversion table T2, and the non-linear conversion table T5 is twice the size of the non-linear conversion table T3. The total table size of the three tables is 786 bytes in this embodiment, compared with 786 bytes in the prior art. When the size of the cache memory is about 32 kilobytes, this increase in the table size does not cause any problem, and all the tables can be made resident in the cache memory.
[0042]
The configuration shown in FIG. 5 can be used instead of the configuration shown in FIG. In the configuration shown in FIG. 5, the upper 8 bits of data C are [T2 (A) + B], and data A and data B can be separated and converted. Further, the lower 8 bits of the data C are [T3 (B) + T2 (A) + B], and the data A and the data B can be separated and converted. That is, [T2 (A) ‖T2 (A)] may be generated from the data A. Further, [BＴ (T3 (B) + B)] may be generated from the data B.
In this way, the non-linear conversion table T4 performs the separation conversion of only the data A while ignoring the data B. Further, the non-linear conversion table T5 performs the separation conversion of only the data B while ignoring the data A.
On the other hand, the configuration shown in FIG. 5 cannot be used in place of the configuration shown in FIG. This is because the upper 8 bits of data C are [T3 (T2 (A) + B) + A], and data A and data B cannot be separated and converted. That is, it is necessary to input [T2 (A) + B] to the nonlinear conversion table T3, and the conversion of the nonlinear conversion table T3 cannot be separated into the conversion of data A and the conversion of data B.
[0043]
Embodiment 2. FIG.
FIG. 13 is a diagram showing another configuration of the nonlinear conversion circuit FI1 shown in FIG. FIG. 13 obtains the same processing result as FIG.
The configurations of the cryptographic unit 100 and the nonlinear conversion circuit FO1 to the nonlinear conversion circuit FO8 are the same as those in FIGS. The nonlinear conversion circuit FI2 and the nonlinear conversion circuit FI3 have the same configuration as the nonlinear conversion circuit FI1. The non-linear conversion circuit FI1 shown in FIG. 13 performs non-linear conversion by dividing 16-bit (M-bit) data into 9-bit (L-bit) data and 7-bit (N-bit) data (M = L + N, L> N).
[0044]
FIG. 14 is a configuration diagram of the nonlinear conversion table T4.
The nonlinear conversion table T4 is obtained by connecting the nonlinear conversion table T2 ′ and the nonlinear conversion table T2.
[0045]
FIG. 15 is a detailed view of the nonlinear conversion table T4.
The non-linear conversion table T4 is generated from the non-linear conversion table T2 ′ and the non-linear conversion table T2. In the non-linear conversion table T2, one record is composed of 8 bits, and 0 is padded in the upper 1 bit. The nonlinear conversion table T2 is a table that inputs 7-bit data and outputs 8-bit data. The non-linear conversion table T4 is a table in which one record is 16 bits. The non-linear conversion table T4 uses the 8-bit data of the non-linear conversion table T2 as it is as the 8 bits after the 16 bits. Further, the lower 7 bits of the non-linear conversion table T2 are used as the upper 7 bits of 16 bits. Furthermore, the padded 0 of the upper first bit of the non-linear conversion table T2 is arranged in the upper eight bits of the 16-bit data of the non-linear conversion table T4. That is, the non-linear conversion table T2 ′ is obtained by cyclically shifting the non-linear conversion table T2 to the left by one bit.
As shown in FIG. 14, the nonlinear conversion table T4 receives the data A, and the converted data [T2 (A) ‖00‖T2 () in which 2 bits (9-7 bits = LN bits) 0 are inserted. A)] 67 is output.
The table size of the non-linear conversion table T4 is 2 ⁷ X 16 bits = 256 kilobytes.
[0046]
FIG. 16 is a configuration diagram of the nonlinear conversion table T5.
The nonlinear conversion table T5 is obtained by connecting the table T6 ′ and the nonlinear conversion table T7 ′.
[0047]
FIG. 17 is a diagram for generating a nonlinear conversion table T5 from the table T6 and the nonlinear conversion table T7.
The table T6 is a table in which 9-bit data B is recorded. In the upper 7 bits of the table T6, 0 is padded. The non-linear conversion table T7 is a table in which conversion data [T3 (B) + B ″] 165 is recorded. Here, the data B ″ is obtained by setting the upper 2 bits (L−N bits) of the data B to 0. is there. In the upper 7 bits of the non-linear conversion table T7, 0 is padded. The nonlinear conversion table T7 shown in FIG. 17 is created by the same method as shown in FIG. 9 using the data B ″ table instead of the conversion table T6 in FIG. 9 and the conversion table T3 in FIG. 9 differs from the fact that FIG. 9 uses 8-bit data in the case where the nonlinear conversion table T7 of FIG. This is a point of using 16-bit data padded on the upper side.
The lower 7 bits of the table T6 are arranged in the upper 7 bits of the nonlinear conversion table T5 as a table T6 ′. Further, the lower 9 bits of the nonlinear conversion table T7 are arranged as the lower 9 bits of the nonlinear conversion table T5 as a nonlinear conversion table T7 ′. In this way, the nonlinear conversion table T5 is generated from the table T6 ′ and the nonlinear conversion table T7 ′. The upper 7 bits of the nonlinear conversion table T5 are data of only the lower 7 bits (N bits) obtained by deleting (truncating) the upper 2 bits (9-7 bits = LN bits) of the data B. The lower 7-bit data is defined as 7-bit data B ′. As shown in FIG. 16, the non-linear conversion table T5 inputs data B and outputs 16-bit conversion data [B′Ｔ (T3 (B) + B ″)] 163.
The table size of the non-linear conversion table T5 is 2 ⁹ X 16 bits = 1 kilobyte.
[0048]
FIG. 18 is a diagram showing source code of a program that performs non-linear conversion between 7-bit (N = 7) data A and 9-bit (L = 9, L> N) data B.
In S1, the data A is nonlinearly converted using the nonlinear conversion table T4 to obtain conversion data [T2 (A) ‖00‖T2 (A)] 67. In S2, the data B is nonlinearly transformed using the nonlinear transformation table T5 to obtain transformed data [B′‖ (T3 (B) + B ″)] 163. In S3, an exclusive OR operation of data A and data B is performed. To obtain 16-bit (M = 16, M = L + N) data C. The data C is converted data [(T2 (A) + B ′) ‖ (T3 (B) + T2 (A) ″ + B ″)]. Here, T2 (A) "indicates 9-bit data [00‖T2 (A)] obtained by concatenating 2-bit (L-N bits) 0 and T2 (A).
[0049]
FIG. 19 shows conversion data [T2 (A) ‖00‖T2 (A)] 67 obtained from the nonlinear conversion table T4 and conversion data [B′‖ (T3 (B) + B ″) obtained from the nonlinear conversion table T5. )] 163 is subjected to an exclusive OR operation in S3 to obtain conversion data [(T2 (A) + B ′) ‖ (T3 (B) + T2 (A) ″ + B ″)] 169.
The converted data [T3 (B) + B ″] 165 and the converted data [T2 (A)] 66 in which the upper 2 bits are set to 0 are subjected to an exclusive OR operation, and the converted data [T3 (B) + T2 (A) "+ B"] 73. Also, an exclusive OR operation is performed on the converted data [T2 (A)] 66 and the 7-bit data B 'obtained by deleting the upper 2 bits from the data B, and the converted data [T2 ( A) + B ′] 71 is obtained.
[0050]
Also in the case shown in FIG. 18, the processing is completed in three steps, so that the processing speed can be increased. In the case of FIG. 18, compared with the case of FIG. 10, the nonlinear conversion table T5 further outputs 7-bit data B ′ in which the 9-bit data B is masked. Therefore, the 7-bit mask process shown in S21 of FIG. It becomes unnecessary.
[0051]
Embodiment 3 FIG.
FIG. 20 is a diagram illustrating another example of the cryptographic unit 100.
The encryption unit 100 has a key generation unit 110. The key generation unit 110 generates and outputs key data KO and key data KI necessary for the nonlinear conversion circuit FO and the nonlinear conversion circuit FI.
[0052]
FIG. 21 is a diagram illustrating a generation procedure of the key data KI of the key generation unit 110.
The key generation unit 110 generates eight key data from the 128-bit key data K to the 16-bit key data K1 to the key data K8, and according to the key schedule, from the 16-bit eight key data K1 ′ to the key data K8 ′. Is generated.
On the other hand, the key data KI1 to key data KI8 are distributed from the nonlinear conversion circuit FO1 to the nonlinear conversion circuit FO8 as shown in FIG. Further, the key data KI1 is divided into key data KI11, key data KI12, and key data KI13, and is distributed to the non-linear conversion circuit FI1, the non-linear conversion circuit FI2, and the non-linear conversion circuit FI3 as shown in FIG. The key data KI11 is divided into key data KI111 that is subjected to an exclusive OR operation with data A and key data KI112 that is subjected to an exclusive OR operation with data B. Key data KI11 to key data KI83 shown in FIG. 21 are 16-bit keys, and a total of 24 key data. On the other hand, the generated key data is eight key data from key data K1 ′ to key data K8 ′. These eight key data are used redundantly for 24 key data. For example, in FIG. 21, key data K1 ′ is used for both key data KI11 and key data KI82.
Thus, the key distribution destinations are determined by the key generation unit 110, and there are eight types. Accordingly, by preparing eight types of tables including key data and selecting and using any one table, it is possible to perform nonlinear conversion reflecting the key data. For example, in FIG. 21, the key data K1 ′ is used as the key data KI11, and the key data KI11 is distributed to the nonlinear conversion circuit FI1 in FIG. Therefore, the table used for the non-linear conversion processing of the non-linear conversion circuit FI11 is a table reflecting the key data K1 ′ from eight types of tables reflecting the key data from the key data K1 ′ to the key data K8 ′. Select and perform non-linear transformation. In FIG. 21, the key data K3 ′ is used for the key data KI12. In FIG. 22, since the key data KI12 is distributed to the non-linear conversion circuit FI2, non-linear conversion in the non-linear conversion circuit FI2 is performed. In the case of implementation, nonlinear conversion may be performed by selecting a table reflecting the key data K3 ′.
[0053]
The non-linear conversion circuit FI1 of FIG. 22 performs a first non-linear conversion on arbitrary two A input data and B input data by using the first key parameter 111 to convert the A input data into the first non-linear conversion circuit. A first sub-conversion processing unit 121 that outputs an exclusive OR of the output data and the B input data as first A intermediate data, and outputs the B input data as first B intermediate data; The first B intermediate data is subjected to a second nonlinear transformation with the second key parameter 112, and an exclusive OR of the second nonlinear transformed output data and the first A intermediate data is obtained as a second 2 shows a data conversion apparatus including n stages (three stages in the figure) of a second sub-conversion processing unit 122 that outputs B intermediate data and outputs the first A intermediate data as second A intermediate data. ing.
[0054]
FIG. 23 shows a nonlinear conversion circuit FI1 (8) including a nonlinear conversion table T51 to a nonlinear conversion table T58 in which the lower 9 bits of the eight key data from the key data K1 ′ to the key data K8 ′ are reflected. FIG. 2 shows FI2, FI3).
FIG. 23 obtains the same non-linear conversion result as the circuit shown in FIG.
The nonlinear conversion table T4 is the same as that shown in the second embodiment. The non-linear conversion table T51 is a table that outputs non-linear conversion data reflecting the lower 9 bits of the key data K1 ′. Similarly, the non-linear conversion table T52 to the non-linear conversion table T58 are tables that output non-linear conversion data reflecting the lower 9 bits of the key data K2 ′ to the key data K8 ′. In FIG. 23, the nonlinear conversion table T4 receives data A and outputs converted data [T2 (A) ‖00‖T2 (A)] 67. If the nonlinear conversion circuit FI shown in FIG. 23 is the nonlinear conversion circuit FI1 of the nonlinear conversion circuit FO1 that inputs the key data KI11, the nonlinear conversion table T51 is selected, and the data B is input by the nonlinear conversion table T51. Converted data [B′‖ (T3 (B + KI112) + B ″)] 76. The exclusive OR circuit X9 outputs the converted data [T2 (A) ‖00‖T2 (A)] 67 and the converted data [B ′. XOR operation with ‖ (T3 (B + KI112) + B ″)] 76 is performed to obtain conversion data [(T2 (A) + B ′) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″)] 78. . Then, the exclusive OR circuit X8 converts the converted data [(T2 (A) + B ′) Ｋ (T3 (B + KI112) + T2 (A) ″ + B ″)] 78 and the key data [KI111‖00‖KI111] (data D). To obtain converted data [(T2 (A) + B ′ + KI111) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″ + (00‖KI111))] 79.
[0055]
FIG. 24 is a diagram illustrating a source program that performs nonlinear conversion between data A and data B.
First, in S0, a value indicating which key data is used is substituted for the variable J. That is, a value indicating which of the key data K1 ′ to key data K8 ′ is used in the nonlinear conversion circuit FI is substituted. Here, 1 is substituted for J on the assumption that the nonlinear conversion circuit FI1 of the nonlinear conversion circuit FO1 uses the key data K1 ′. Next, in S1, the data A is nonlinearly transformed by the nonlinear transformation table T4 to obtain transformed data [T2 (A) ‖00‖T2 (A)] 67. Next, in S2, nonlinear conversion of data B is performed using the nonlinear conversion table T51 to obtain converted data [B′‖ (T3 (B + KI112) + B ″)] 76. Next, in S3, data A and data An exclusive OR operation of B is performed to obtain conversion data [(T2 (A) + B ′) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″)]] 78. Next, in S4, data C and the key are obtained. An exclusive OR operation is performed on the data [KI111‖00‖KI111] (data D), and the converted data [(T2 (A) + B ′ + KI111) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″ + (00‖ KI111))] 79 is obtained.
[0056]
Embodiment 4 FIG.
FIG. 25 is a diagram showing another configuration of the nonlinear conversion circuit FI shown in FIG. FIG. 25 obtains the same processing result as FIG.
FIG. 25 shows a case where the nonlinear conversion table T41 to the nonlinear conversion table T48 are used instead of the nonlinear conversion table T4 and the exclusive OR circuit X8 of FIG. The nonlinear conversion table T41 outputs nonlinear conversion data reflecting the upper 7 bits of the key data K1 ′. Similarly, the non-linear conversion table T42 to the non-linear conversion table T48 output non-linear conversion data reflecting the upper 7 bits of the key data K2 ′ to the key data K8 ′.
[0057]
FIG. 26 is a diagram showing a source program for nonlinearly converting data A and data B in FIG.
First, 1 is substituted for J in S0. Here, a case is shown in which the nonlinear transformation circuit FI shown in FIG. 25 performs nonlinear transformation on the nonlinear transformation circuit FI1 of the nonlinear transformation circuit FO1 using the key data K1 ′. Next, in S1, the data A is converted into converted data [(T2 (A) + KI111) ‖00‖ (T2 (A) + KI111)] 77 using the nonlinear conversion table T41. Next, in S2, the data B is converted into converted data [B′‖ (T3 (B + KI112) + B ″)] 76 using the nonlinear conversion table T51. Next, in S3, the exclusive of the data A and the data B is converted. Perform logical OR operation and output data C. Data C is converted data [(T2 (A) + B ′ + KI111) １１１ (T3 (B + KI112) + T2 (A) ″ + B ″ + (00‖KI111))] 79. It is.
[0058]
FIG. 27 is a comparison diagram of the table size of the table used in Embodiments 2, 3, and 4 and the table size of the table shown in FIG.
The total table size of the second embodiment is almost the same as the conventional one. In the case of the third embodiment, since eight tables corresponding to eight key data are provided, the total table size is about 9 kilobytes. In the case of the fourth embodiment, two tables are provided for each of the eight pieces of key data, and 16 tables are required, so a total table size of 17 kilobytes is required. In either case, if there is a 32 kilobyte cache memory, all tables can be made resident in the cache memory.
In the third and fourth embodiments, when the number of types of key data is increased from 16 to 32 instead of 8, the number of tables must be increased according to the increased number. In some cases, the cache memory size may be exceeded. In such a case, instead of reflecting the key data all in the table as in the third embodiment instead of the fourth embodiment, a part of the key data is reflected in the table. This table may be made resident in the cache memory.
[0059]
FIG. 28 shows a multistage connection of the nonlinear transformations of the above-described embodiment. (A) shows an example (in the case of two-stage cascade connection) of the multi-stage cascade connection of this embodiment. The case of (b) is a case equivalent to (a) and shows the case of the conventional nonlinear conversion by the four-stage cascade connection.
The conventional two-stage cascade connection can be combined into one-stage conversion.
[0060]
【The invention's effect】
According to the first to fourth embodiments described above, the nonlinear conversion process can be performed at high speed. In particular, when the non-linear conversion process is performed by software (program), the number of steps can be reduced and high-speed processing can be performed.
[0061]
In addition, since a table subjected to mask processing is used, it is not necessary to perform mask processing by a program.
[0062]
Also, by searching the table, the nonlinear conversion data having the same number of bits as the final output is output from the nonlinear conversion table, so there is no need to perform data concatenation processing.
[0063]
Further, all nonlinear conversion tables can be arranged in the cache memory, and high-speed table search can be performed.
[Brief description of the drawings]
FIG. 1 is a diagram showing an environment in which nonlinear transformation according to Embodiment 1 is used.
FIG. 2 is a configuration diagram in which the nonlinear conversion according to the first embodiment operates.
FIG. 3 is a configuration diagram of a cryptographic unit 100. FIG.
FIG. 4 is a configuration diagram of a nonlinear conversion circuit FO1.
FIG. 5 is a configuration diagram of a nonlinear conversion circuit FI1.
FIG. 6 is a configuration diagram of a nonlinear conversion table T4.
FIG. 7 is a configuration diagram of a nonlinear conversion table T5.
FIG. 8 is a configuration diagram of a table T6.
FIG. 9 is a configuration diagram of a nonlinear conversion table T7.
FIG. 10 is a view showing source code of a program.
11 is a schematic configuration diagram of an encryption program 101. FIG.
FIG. 12 is a comparison diagram of table sizes.
FIG. 13 is a configuration diagram of FI1 according to the second embodiment.
FIG. 14 is a configuration diagram of a nonlinear conversion table T4.
FIG. 15 is a detailed view of a nonlinear conversion table T4.
FIG. 16 is a configuration diagram of a nonlinear conversion table T5.
FIG. 17 is a detailed view of a nonlinear conversion table T5.
FIG. 18 is a diagram showing source code of a program.
FIG. 19 is a diagram showing calculation of data A and data B.
FIG. 20 is a configuration diagram of the cryptographic unit 100 according to the third embodiment.
FIG. 21 is an operation diagram of the key generation unit 110.
FIG. 22 is a configuration diagram of a nonlinear conversion circuit FO1.
FIG. 23 is a configuration diagram of a nonlinear conversion circuit FI.
FIG. 24 is a diagram showing source code of a program.
25 shows a nonlinear conversion circuit FI of Embodiment 4. FIG.
FIG. 26 shows a program source code.
FIG. 27 is a comparison diagram of table sizes.
FIG. 28 is a diagram showing another embodiment.
FIG. 29 is a diagram showing a nonlinear conversion circuit of Conventional Example 1;
30 is an enlarged view of a Y portion in FIG. 29. FIG.
FIG. 31 is a diagram showing source code of a conventional program.
FIG. 32 is a diagram showing a concatenation operation of data A and data B.
FIG. 33 is an explanatory diagram of a table size.
FIG. 34 is an explanatory diagram of a table size.
FIG. 35 is an explanatory diagram of a table size.
FIG. 36 is an explanatory diagram of a table size.
FIG. 37 is a diagram showing a nonlinear conversion circuit of Conventional Example 2;
FIG. 38 is a configuration diagram of a nonlinear conversion table T1.
FIG. 39 is a configuration diagram of a nonlinear conversion table T2.
FIG. 40 is a diagram showing source code of a conventional program.
FIG. 41 is a diagram for explaining a conventional operation.
FIG. 42 is a diagram showing a conventional nonlinear conversion circuit.
FIG. 43 shows a source code of a conventional program.
FIG. 44 is a diagram showing a conventional nonlinear conversion circuit.
[Explanation of symbols]
61 Conversion data [T2 (A) ‖T2 (A)], 63 Conversion data [B‖ (T3 (B) + B)], 64 Conversion data [T3 (B)], 65 Conversion data [T3 (B) + B] , 66 Conversion data [T2 (A)], 67 Conversion data [T2 (A) ‖00‖T2 (A)], 69 Conversion data [(T2 (A) + B) ‖ (T3 (B) + T2 (A) + B ] Conversion data [T2 (A) + B ′], 73 Conversion data [T3 (B) + T2 (A) ″ + B ″], 76 Conversion data [B′‖ (T3 (B + KI112) + B ″)]], 77 Conversion data [(T2 (A) + KI111) ‖00‖ (T2 (A) + KI111)], 78 Conversion data [(T2 (A) + B ′) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″)], 79 Conversion data [(T2 (A) + B ′ + KI111) ‖ (T (B + KI112) + T2 (A) ″ + B ″ + (00‖KI111))], 81 conversion data [T2 (A)], 83 conversion data [T3 (B)], 84 conversion data [T2 (A) + B ′] 85 conversion data [T3 (B) + T2 (A) "+ B"], 86 conversion data [T2 (A) + B '+ KI111], 87 conversion data [T3 (B + KI112)], 88 conversion data [T3 (B + KI112) + T2 (A) "+ B" + (00‖KI111)], 89 conversion data [(T2 (A) + B ') ‖ (T3 (B) + T2 (A) "+ B")], 99 conversion data [(T2 (A ) + B ′ + KI111) ‖ (T3 (B + KI112) + T2 (A) ″ + B ″ + (00‖KI111))], 100 cryptographic unit, 101 cryptographic program, 110 key generation unit, 163 conversion data [B ′ (T3 (B) + B ″)], 165 conversion data [T3 (B) + B ″], 169 conversion data [(T2 (A) + B ′) ‖ (T3 (B) + T2 (A) ″ + B ″)], A, B, C data, B ′ 7-bit data, D key data [KI111‖00‖KI111], FI, FO nonlinear transformation circuit, KI, KO key data, T1, T2, T3, T4, T5, T7, T8 , T9 Non-linear conversion table, T6 table, X exclusive OR circuit.

Claims

The upper N bits (N is a positive integer) is N-bit converted data obtained by nonlinear conversion of N-bit data, the middle (L-N) bits (L is an integer equal to or greater than N) is 0, and the lower N A first non-linear conversion table that stores (N + L) -bit data, the bit of which is the same as the upper N bits, in association with the N-bit data;
  The upper N bits are the lower N bits of the L bit data, and the lower L bits are L-bit data obtained by nonlinear conversion of the L bit data and the upper (L-N) bits of the L bit data are set to 0. A non-linear conversion device including a second non-linear conversion table that stores (N + L) -bit data that is an exclusive OR with data in association with the L-bit data.
  Input N bits of data A,
  Using the first non-linear conversion table, (N + L) -bit data corresponding to the input N-bit data A is acquired as converted data A,
  Input L-bit data B,
  Using the second non-linear conversion table, (N + L) -bit data corresponding to the input L-bit data B is obtained as converted data B,
  An exclusive OR of the conversion data A and the conversion data B is calculated,
  The operation result of the calculated exclusive OR is output as data C.
A non-linear conversion method characterized by that.

The upper N bits (N is a positive integer) is N-bit converted data obtained by nonlinear conversion of N-bit data, and the 2N-bit data whose lower N bits are the same data as the upper N bits A first non-linear conversion table stored in association with data;
  The upper N bits are the same data as the N bit data, and the lower N bits are 2N bits which are exclusive OR of the N bit conversion data obtained by nonlinear conversion of the N bit data and the N bit data. A non-linear conversion device comprising a second non-linear conversion table storing data in association with the N-bit data,
  Input N bits of data A,
  Using the first non-linear conversion table, 2N-bit data corresponding to the input N-bit data A is acquired as converted data A,
  Input N-bit data B,
  Using the second non-linear conversion table, 2N-bit data corresponding to the input N-bit data B is acquired as converted data B,
  An exclusive OR of the conversion data A and the conversion data B is calculated,
  The operation result of the calculated exclusive OR is output as data C.
A nonlinear conversion method characterized by the above.

The upper N bits (N is a positive integer) is N-bit converted data obtained by nonlinearly converting N-bit data, the middle (L-N) bits (L is an integer equal to or greater than N) is 0, and the lower N A non-linear conversion device including a first non-linear conversion table that stores (N + L) -bit data whose bits are the same as the upper N bits in association with the N-bit data.
  Input (N + L) -bit key data K ′,
  For the L-bit data, an exclusive OR of the lower L bits of the input key data K ′ and the L-bit data is calculated.
  Non-linear conversion of the calculated exclusive OR operation result to obtain L-bit conversion data,
  Calculating an exclusive OR of the acquired L-bit conversion data and data in which the upper (LN) bits of the L-bit data are set to 0;
  The upper N bits are the lower N bits of the L bit data, and (N + L) bit data that is the result of the exclusive OR operation performed by the lower L bits is generated.
  The generated (N + L) bit data is stored in association with the L bit data, As a second nonlinear conversion table,
  The upper N bits are the upper N bits of the input key data K ′, the middle (L−N) bit is 0, and the lower N bits are the same data as the upper N bits. Generate key data D,
  Input N-bit data A,
  Using the first non-linear conversion table, (N + L) -bit data corresponding to the input N-bit data A is acquired as converted data A,
  Input L-bit data B,
  Using the second non-linear conversion table, (N + L) -bit data corresponding to the input L-bit data B is obtained as converted data B,
  An exclusive OR of the conversion data A and the conversion data B is calculated,
  An exclusive OR of the calculated conversion data A and conversion data B and an exclusive OR of the key data D are calculated,
  The exclusive OR of the calculated exclusive OR and key data D is output as data C
A non-linear conversion method characterized by that.

Non-linear converter
  Input key data K ′ of (N + L) bits (N is a positive integer, L is an integer greater than or equal to N),
  For N-bit data, obtain N-bit conversion data obtained by nonlinearly converting the N-bit data,
  An exclusive OR of the upper N bits of the input key data K ′ and the obtained N-bit conversion data is calculated,
  This is the result of the exclusive OR operation with the upper N bits, generating (N + L) bits of data with the middle (L-N) bits being 0 and the lower N bits being the same data as the upper N bits. And
  The generated (N + L) -bit data is stored in association with the N-bit data to form a first nonlinear conversion table,
  For L-bit data, an exclusive OR of the lower L bits of the input key data K ′ and the L-bit data is calculated.
  Non-linear conversion of the calculated exclusive OR operation result to obtain L-bit conversion data,
  Calculating an exclusive OR of the acquired L-bit conversion data and data in which the upper (LN) bits of the L-bit data are set to 0;
  The upper N bits are the lower N bits of the L bit data, and (N + L) bit data that is the result of the exclusive OR operation performed by the lower L bits is generated.
  The generated (N + L) -bit data is stored in association with the L-bit data to form a second nonlinear conversion table,
  Input N-bit data A,
  Using the first non-linear conversion table, (N + L) -bit data corresponding to the input N-bit data A is acquired as converted data A,
  Input L-bit data B,
  Using the second non-linear conversion table, (N + L) -bit data corresponding to the input L-bit data B is obtained as converted data B,
  An exclusive OR of the conversion data A and the conversion data B is calculated,
  The operation result of the calculated exclusive OR is output as data C.
A nonlinear conversion method characterized by the above.

The nonlinear conversion method further includes:
  Enter key data K,
  Based on the input key data K, (N + L) -bit key data K ′ is generated,
  The generated key data K ′ is input as the key data K ′.
5. The nonlinear conversion method according to claim 3, wherein the nonlinear conversion method is performed.

In a non-linear conversion method in which N-bit data A and L-bit data B are non-linearly converted to output M (M ≠ N, M ≠ L) -bit data C,
A first non-linear conversion step for converting N-bit data A into M-bit conversion data A by non-linear conversion;
A second non-linear conversion step of converting L-bit data B into M-bit conversion data B by non-linear conversion;
And an arithmetic step of outputting as the data C of the M bits by exclusive Kazu演 calculation and conversion data B of the conversion data A and the M bits of the M bit,
N bits ≦ L bits, and M bits = N bits + L bits,
The first nonlinear conversion step is
N-bit conversion data obtained by nonlinearly converting N-bit data A into N-bit data;
(LN) bits of padding data;
N-bit converted data obtained by nonlinearly converting N-bit data A into N-bit data;
Using the first non-linear conversion table that outputs M-bit conversion data A concatenated with
The second non-linear transformation step is
N-bit data B ′ in which the upper (L−N) bits of the L-bit data B are truncated;
L-bit conversion obtained by performing an exclusive OR operation on L-bit conversion data obtained by nonlinear conversion of L-bit data B into L-bit data and data in which the upper (LN) bits of L-bit data B are 0 Data and
A non-linear conversion method, characterized in that non-linear conversion is performed using a second non-linear conversion table that outputs M-bit conversion data obtained by concatenating .

The first nonlinear conversion step includes
Conversion data A [A = Ta (A) ‖ (L-N) of bits 0‖Ta (A)] of the data A to M bits of N-bit ( "Ta" indicates the non-linear transformation. "||" is using a first nonlinear conversion table to output the showing the connection), and non-linear transformation,
The second non-linear conversion step includes
L-bit data B or et M bits of conversion data B [B = B'‖ (Tb ( B) + B ")] (B ' denotes the data of the lower N bits of the data B of L bits." Tb " Indicates non-linear transformation, “ +” indicates exclusive OR operation, and B ″ indicates L-bit data in which the upper (L−N) bits of L-bit data B are 0. Using the second non-linear conversion table to be converted ,
The calculation process is as follows:
The M-bit conversion data A [A = Ta (A) ‖ (L−N) bits of 0‖Ta (A)] and the M-bit conversion data B [B = B′‖ (Tb (B) + B ")], And M-bit conversion data C [C = (Ta (A) + B ') ‖ (Tb (B) + Ta (A)" + B ")] (where Ta 7. The nonlinear conversion method according to claim 6, wherein (A) ″ indicates [(L−N) bits of 0‖Ta (A)].).

In a non-linear conversion method in which N-bit data A and L-bit data B are non-linearly converted to output M (M ≠ N, M ≠ L) -bit data C,
A first non-linear conversion step for converting N-bit data A into M-bit conversion data A by non-linear conversion;
A second non-linear conversion step of converting L-bit data B into M-bit conversion data B by non-linear conversion;
A calculation step of performing an exclusive OR operation on the M-bit conversion data A and the M-bit conversion data B and outputting the result as M-bit data C;
With
N bit = L bit and M bit = N bit + L bit,
Said first nonlinear transformation step, a first non-linear conversion table for output the converted data A M-bit data A of the N-bit converted data of N bits which is non-linear transformation to the N-bit data two linked Using non-linear transformation ,
The second non-linear conversion step includes
L-bit data B;
M-bit conversion data B obtained by concatenating L-bit conversion data obtained by non-linear conversion of L-bit data B into L-bit data and L-bit conversion data obtained by exclusive-ORing L-bit data B is output. using the second nonlinear conversion table you, non linear transformation way to said that you nonlinear conversion.

The first nonlinear conversion step includes
N-bit data A to M-bit conversion data A [A = Ta (A) ‖Ta (A)] ( "Ta" indicates the non-linear transformation. "||" indicates concatenation) first to output the Using the nonlinear conversion table of
The second non-linear conversion step includes
L-bit data B or et M bits of conversion data B [B = B‖ (Tb ( B) + B)] ( "Tb" indicates a non-linear transformation. "+" Indicates an exclusive OR operation) out of the Using the second non-linear conversion table to be converted ,
The calculation process is as follows:
An exclusive OR operation is performed on the M-bit conversion data A [A = Ta (A) ‖Ta (A)] and the M-bit conversion data B [B = B‖ (Tb (B) + B)]. 9. The nonlinear conversion method according to claim 8 , wherein M-bit conversion data C [C = (Ta (A) + B) ‖ (Tb (B) + Ta (A) + B)] is output.

Said at least one of the first non-linear transformation tables and the second nonlinear conversion table is claim 7 or claim characterized in that it is a non-linear conversion table for performing non-linear transformation based on key data 10. The nonlinear conversion method according to 9 .

A computer-readable recording medium recording a program for causing a computer to execute the nonlinear conversion method according to any one of claims 1 to 10 .

N-bit converted data obtained by nonlinear conversion of N-bit (N is a positive integer) data A into N-bit data, (L−N) -bit (L is an integer equal to or greater than N) padding data, N-bit data A first nonlinear conversion table for storing M-bit (M = N + L) conversion data A obtained by concatenating N-bit conversion data obtained by nonlinear conversion of data A into N-bit data;
N-bit data B ′ obtained by truncating the upper (L−N) bits of L-bit data B, L-bit conversion data obtained by nonlinear conversion of L-bit data B into L-bit data, and L-bit data B A second non-linear conversion table for storing M-bit conversion data obtained by concatenating L-bit conversion data obtained by performing an exclusive OR operation on data in which the upper (L-N) bits are set to 0;
N- bit data A is input , N-bit data A is nonlinearly converted to M-bit data using the first non-linear conversion table, and the non-linearly converted M-bit data is used as M-bit conversion data A. A first nonlinear conversion circuit for outputting;
L-bit data B is input , L-bit data B is nonlinearly converted to M-bit data using the second nonlinear conversion table, and the nonlinearly-converted M-bit data is used as M-bit conversion data B A second non-linear conversion circuit for outputting;
The M-bit conversion data A is obtained by performing an exclusive OR operation on the M-bit conversion data A output from the first non-linear conversion circuit and the M-bit conversion data B output from the second non-linear conversion circuit. A non-linear conversion apparatus comprising an arithmetic unit that outputs C.