JP3913201B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device having a capacitor using a ferroelectric film or a high dielectric film as a capacitive insulating film, and a method for manufacturing the same.
強誘電体膜あるいは高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置は、ヒステリシス特性による残留分極や高い比誘電率を有しているため、不揮発性メモリやDRAMの分野において、シリコン酸化膜またはシリコン窒化膜からなる容量絶縁膜を有する半導体装置を置き換える可能性がある。しかしながら、既存のメモリに比べメモリセル面積が大きいことが課題である。 A semiconductor device having a capacitor having a ferroelectric film or a high dielectric film as a capacitive insulating film has a residual polarization due to hysteresis characteristics and a high relative dielectric constant. Therefore, in the fields of nonvolatile memory and DRAM, silicon oxide is used. There is a possibility of replacing a semiconductor device having a capacitive insulating film made of a film or a silicon nitride film. However, the problem is that the memory cell area is large compared to existing memories.
必要なキャパシタ電荷量(キャパシタ面積)を確保しながらメモリセル面積を縮小するため、種々のキャパシタ構造が提案されているが、一般的なものとして、タングステンまたはポリシリコンのプラグ上に酸素バリア膜を介して立体形状のキャパシタを形成する方法がある(例えば、特許文献1参照。)。 Various capacitor structures have been proposed to reduce the memory cell area while ensuring the required capacitor charge (capacitor area). As a general rule, an oxygen barrier film is formed on a tungsten or polysilicon plug. There is a method of forming a three-dimensional capacitor through the structure (for example, see Patent Document 1).
酸素バリア膜はプラグを酸化させないために必要で、どのような膜種、膜厚が必要かは強誘電体膜あるいは高誘電体膜の結晶化温度に依存する。一般的に膜厚を厚くすれば酸素バリア性は向上するが、エッチングされにくいイリジウムや酸化イリジウムなどの貴金属が用いられることが多く、膜厚は薄い方が微細化に有利である。 The oxygen barrier film is necessary in order not to oxidize the plug, and what kind of film and film thickness are required depend on the crystallization temperature of the ferroelectric film or the high dielectric film. In general, when the film thickness is increased, the oxygen barrier property is improved, but noble metals such as iridium and iridium oxide which are difficult to be etched are often used, and a thinner film is advantageous for miniaturization.
立体形状としては、柱状の電極、または絶縁膜に形成した凹型のパターンを利用した電極が一般的であるが、電極として高温酸素雰囲気で使用できるPt等の貴金属が用いられるため、電極加工の容易さで後者が有力である。
しかしながら、凹型のパターンを利用する場合、凹部の大きさは大きいほどキャパシタ面積は大きくなるが、通常のリソグラフィーで安定して形成できるパターンはホールとホール間スペースが1対1程度であるため、メモリセル面積を増加させずに凹部を大きくすると、隣接パターンと接触してしまうという課題が有る。 However, when a concave pattern is used, the capacitor area increases as the size of the concave portion increases. However, a pattern that can be stably formed by normal lithography has a hole-to-hole space of about one to one. If the concave portion is enlarged without increasing the cell area, there is a problem that the adjacent pattern comes into contact.
また、エッチングにより酸素バリア膜へ到達する凹部を形成するが、凹部が酸素バリア膜よりも大きいと酸素バリア膜の側面もエッチング時に露出してしまい、実質的な酸素バリア膜厚が低下してしまうという問題がある。 In addition, a recess that reaches the oxygen barrier film is formed by etching. If the recess is larger than the oxygen barrier film, the side surface of the oxygen barrier film is also exposed during etching, and the substantial oxygen barrier film thickness is reduced. There is a problem.
また、強誘電体膜あるいは高誘電体膜の成膜方法としては、MOCVD法が一般的であるが、複数の有機金属ソースを用いるため、全ての電極位置で組成や膜厚を合わせることが大きな課題である。さらに、組成がずれたり、膜厚が薄くなるとリーク不良になり、膜厚が厚くなると書き込み不足によるリテンション不良の原因となる。従って、キャパシタ面積を大きくするためにDRAMで用いられている表面に凹凸を有する電極やMOCVDソースが入り込みにくい複雑な構造(例えば、特開平5−251658号公報、第3頁及び図1参照。)を用いることはできない。 As a method for forming a ferroelectric film or a high dielectric film, the MOCVD method is generally used. However, since a plurality of organometallic sources are used, it is important to match the composition and film thickness at all electrode positions. It is a problem. Further, when the composition is shifted or the film thickness is reduced, a leak failure is caused. When the film thickness is increased, a retention failure due to insufficient writing is caused. Therefore, a complicated structure in which an electrode having an uneven surface and an MOCVD source used in a DRAM to increase the capacitor area is difficult to enter (see, for example, JP-A-5-251658, page 3, and FIG. 1). Cannot be used.
このように、従来の半導体装置においては、必要なキャパシタ面積を確保しながらメモリセル面積を縮小することが困難であった。 As described above, in the conventional semiconductor device, it is difficult to reduce the memory cell area while securing a necessary capacitor area.
本発明は、上記課題を解決するものであり、隣接パターンと接触することなくキャパシタの凹部の大きさを大きくすることによりキャパシタ面積を確保する、また、酸素バリア膜周辺部のオーバーエッチングを抑制することにより酸素バリア膜厚を抑制し、微細化を容易にすることを目的とする。 The present invention solves the above-described problem, and by securing the capacitor area by increasing the size of the concave portion of the capacitor without contacting with the adjacent pattern, the over-etching around the oxygen barrier film is suppressed. Accordingly, it is an object to suppress the oxygen barrier film thickness and facilitate miniaturization.
上記課題を解決を達成するために、本発明に係る第1の半導体装置は、基板上に形成された導電性の酸素バリア膜と、酸素バリア膜の側面及び上方を覆い、酸素バリア膜の上面を露出する開口部を有する第1の絶縁膜と、開口部の底面及び側面に沿って形成された下部電極と、開口部の側面と下部電極との間に形成された第2の絶縁膜と、第1、第2の絶縁膜上及び下部電極表面に沿って形成された容量絶縁膜と、容量絶縁膜表面に沿って形成された上部電極とを備え、開口部は、開口部の底面の少なくとも一部が酸素バリア膜の上面からはみ出すように形成され、このはみ出した部分の底面が酸素バリア膜の上面よりも下方に位置することで酸素バリア膜の上面の周りにはみ出した部分からなる溝領域を有しており、溝領域は第2の絶縁膜で埋め込まれている。 In order to achieve the above object, a first semiconductor device according to the present invention includes a conductive oxygen barrier film formed on a substrate, a side surface and an upper side of the oxygen barrier film, and an upper surface of the oxygen barrier film. A first insulating film having an opening exposing the bottom, a lower electrode formed along a bottom surface and a side surface of the opening, a second insulating film formed between the side surface of the opening and the lower electrode, A capacitor insulating film formed on the first and second insulating films and along the surface of the lower electrode, and an upper electrode formed along the surface of the capacitor insulating film, and the opening is formed on the bottom surface of the opening. At least a portion is formed so as to protrude from the upper surface of the oxygen barrier film, and the bottom surface of the protruding portion is located below the upper surface of the oxygen barrier film, so that the groove is formed from a portion protruding around the upper surface of the oxygen barrier film. And the trench region is a second insulating film It is embedded.
第1の半導体装置によると、酸素バリア膜よりも第1の絶縁膜の開口部を大きくすることによりキャパシタ面積を大きくできる。また、開口部形成時の酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。さらに第2の絶縁膜を形成することにより、隣接の開口部間の距離が小さくなるに従って顕著になるCMP時のエロージョン(絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき)を抑制できる。 According to the first semiconductor device, the capacitor area can be increased by making the opening of the first insulating film larger than the oxygen barrier film. In addition, over-etching around the oxygen barrier film at the time of forming the opening can be suppressed to the distance between the side surface of the oxygen barrier film and the side surface of the opening. Further, by forming the second insulating film, it is possible to suppress erosion during CMP (decrease in the height of the insulating film and variations in the capacitor array position) that becomes conspicuous as the distance between adjacent openings decreases.
また、第1の絶縁膜をシリコン酸化膜、第2の絶縁膜をシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。 Further, by using a silicon oxide film as the first insulating film and a silicon nitride film as the second insulating film and a general material used in semiconductor manufacturing, manufacturing can be facilitated.
また、容量絶縁膜が強誘電体膜または高誘電体膜である場合、酸素バリア膜厚が厚いため、酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著である。 In addition, when the capacitor insulating film is a ferroelectric film or a high dielectric film, the oxygen barrier film thickness is large, so that the effect of suppressing the overetching around the oxygen barrier film is remarkable.
本発明に係る第1の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、マスクを用いて絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達する開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大することで、開口部における酸素バリア膜からはみ出した部分に溝領域を形成する工程と、溝領域を含む開口部の底面及び側面に沿って下部電極を形成する工程と、絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。 A first method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film so as to cover an oxygen barrier film formed on a substrate, and an upper surface region of the oxygen barrier film in the insulating film using a mask. In the step of forming the opening reaching the oxygen barrier film and isotropic etching, the opening is expanded to the outside of the upper surface region of the oxygen barrier film, so that the opening protrudes from the oxygen barrier film. A step of forming a groove region, a step of forming a lower electrode along the bottom and side surfaces of the opening including the groove region, a step of forming a capacitive insulating film on the insulating film and on the surface of the lower electrode, and a capacitance Forming an upper electrode along the surface of the insulating film.
第1の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。また、酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。 According to the first method for manufacturing a semiconductor device, since the opening of the lower electrode pattern is expanded to the outside of the oxygen barrier film by isotropic etching, contact with an adjacent opening can be prevented. Further, the over-etching around the oxygen barrier film can be suppressed to the extent of the distance between the side surface of the oxygen barrier film and the side surface of the opening.
本発明に係る第2の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように絶縁膜を形成する工程と、マスクを用いて絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達しない開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大するとともに、開口部を酸素バリア膜に到達させる工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。 A second method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film so as to cover an oxygen barrier film formed on a substrate, and an upper surface region of the oxygen barrier film in the insulating film using a mask. Forming an opening that does not reach the oxygen barrier film, and expanding the opening to the outside of the upper surface region of the oxygen barrier film by isotropic etching, and allowing the opening to reach the oxygen barrier film; Forming a lower electrode along the bottom and side surfaces of the opening, forming a capacitive insulating film on the insulating film and on the surface of the lower electrode, and forming an upper electrode along the surface of the capacitive insulating film Process.
第2の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。またそれと同時に開口部を酸素バリア膜に到達させるため、酸素バリア膜周辺部のオーバーエッチングを抑制できる。 According to the second method for manufacturing a semiconductor device, since the opening of the lower electrode pattern is expanded to the outside of the oxygen barrier film by isotropic etching, contact with an adjacent opening can be prevented. At the same time, since the opening reaches the oxygen barrier film, over-etching around the oxygen barrier film can be suppressed.
また、第1及び第2の半導体装置の製造方法において、絶縁膜上及び開口部の底面及び側面に沿って電極膜を成膜した後、CMPまたはレジストエッチバック法により絶縁膜上における電極膜のみを除去することにより下部電極を形成することにより、隣接キャパシタの分離を容易にできる。 In the first and second semiconductor device manufacturing methods, after an electrode film is formed on the insulating film and along the bottom and side surfaces of the opening, only the electrode film on the insulating film is formed by CMP or resist etch back. By forming the lower electrode by removing, adjacent capacitors can be easily separated.
本発明に係る第3の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように第1の絶縁膜を形成する工程と、マスクを用いて第1の絶縁膜中に酸素バリア膜の上面領域内で酸素バリア膜に到達する開口部を形成する工程と、等方的なエッチングにより、開口部を酸素バリア膜の上面領域の外側まで拡大することで、開口部における酸素バリア膜からはみ出した部分に溝領域を形成する工程と、第1の絶縁膜上と、溝領域を含む開口部の底面及び側面に沿って第2の絶縁膜を形成する工程と、開口部の側面及び溝領域に形成された第2の絶縁膜のみを残し、他の部分の第2の絶縁膜を除去する工程と、第1の絶縁膜上と、開口部の底面及び第2の絶縁膜の表面に沿って電極膜を形成する工程と、CMP法により開口部内以外の電極膜を除去することにより開口部内の電極膜からなる下部電極を形成する工程と、第1、第2の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。 The third method for manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film so as to cover an oxygen barrier film formed on a substrate, and an oxygen in the first insulating film using a mask. The step of forming an opening reaching the oxygen barrier film in the upper surface region of the barrier film and the isotropic etching to expand the opening to the outside of the upper surface region of the oxygen barrier film, thereby providing an oxygen barrier in the opening. Forming a groove region in a portion protruding from the film; forming a second insulating film on the first insulating film along a bottom surface and a side surface of the opening including the groove region; and a side surface of the opening And leaving only the second insulating film formed in the trench region and removing the other portion of the second insulating film, the first insulating film, the bottom surface of the opening, and the second insulating film A step of forming an electrode film along the surface, and other than the inside of the opening by CMP Forming a lower electrode comprising an electrode film in the opening by removing the polar film; forming a capacitive insulating film on the first and second insulating films and on the surface of the lower electrode; and capacitive insulation Forming an upper electrode along the film surface.
第3の半導体装置の製造方法によると、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜の外側まで拡大するため、隣接の開口部との接触を防止できる。また、酸素バリア膜周辺部のオーバーエッチングは、酸素バリア膜の側面と開口部の側面との距離程度に抑制できる。さらに、開口部の側面及び溝領域に第2の絶縁膜を形成することにより、隣接の開口部間の距離が小さくなるに従って顕著になるCMP時のエロージョン(絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき)を抑制できる。 According to the third method for manufacturing a semiconductor device, since the opening of the lower electrode pattern is expanded to the outside of the oxygen barrier film by isotropic etching, contact with an adjacent opening can be prevented. Further, the over-etching around the oxygen barrier film can be suppressed to the extent of the distance between the side surface of the oxygen barrier film and the side surface of the opening. Further, by forming a second insulating film on the side surface and groove region of the opening, erosion during CMP that becomes more prominent as the distance between adjacent openings becomes smaller (decreasing the height of the insulating film and the position of the capacitor array). Variation).
また、第1の絶縁膜がシリコン酸化膜、CMPストッパ膜の第2の絶縁膜がシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。 Further, the first insulating film can be easily manufactured by using a silicon oxide film and the second insulating film of the CMP stopper film using a silicon nitride film and a general material used in semiconductor manufacturing.
本発明に係る第4の半導体装置の製造方法は、基板上に形成された酸素バリア膜を覆うように第1の絶縁膜を形成する工程と、第1の絶縁膜上に第2の絶縁膜を形成する工程と、マスクを用いて第2の絶縁膜を等方的にエッチングすることにより、第2の絶縁膜に、酸素バリア膜の上面領域を含みその上面領域より広い領域に開口部を形成する工程と、第2の絶縁膜をマスクにして第1の絶縁膜をエッチングし、開口部を酸素バリア膜まで到達させる工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、第2の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。 A fourth method for manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film so as to cover an oxygen barrier film formed on a substrate, and a second insulating film on the first insulating film. And isotropically etching the second insulating film using a mask to form an opening in the second insulating film that includes the upper surface region of the oxygen barrier film and that is wider than the upper surface region. Forming, etching the first insulating film using the second insulating film as a mask to reach the opening to the oxygen barrier film, and forming a lower electrode along the bottom and side surfaces of the opening And forming a capacitive insulating film along the second insulating film and the lower electrode surface, and forming an upper electrode along the capacitive insulating film surface.
第4の半導体装置の製造方法によると、レジストマスクではなく第2の絶縁膜を用いたハードマスクを使用しているため、隣接の開口部との接触を防止しながら、酸素バリア膜に到達しその酸素バリア膜より広い開口部を形成することができる。 According to the fourth method of manufacturing a semiconductor device, since the hard mask using the second insulating film is used instead of the resist mask, the oxygen barrier film is reached while preventing contact with the adjacent opening. An opening wider than the oxygen barrier film can be formed.
また、第1の絶縁膜がシリコン酸化膜、第2の絶縁膜がシリコン窒化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。 Further, by using a silicon oxide film as the first insulating film and a silicon nitride film as the second insulating film and a general material used in semiconductor manufacturing, manufacturing can be facilitated.
本発明に係る第5の半導体装置の製造方法は、基板上及び基板上に周囲より突出するように形成された酸素バリア膜上に第1の絶縁膜を形成する工程と、CMPまたはレジストエッチバック法により、酸素バリア膜の上面が露出するように第1の絶縁膜を平坦化する工程と、酸素バリア膜及び第1の絶縁膜上に第2の絶縁膜を形成する工程と、第2の絶縁膜中に酸素バリア膜に到達する開口部を、酸素バリア膜の上面領域を含みその上面領域より広い領域にわたって形成する工程と、開口部の底面及び側面に沿って下部電極を形成する工程と、第2の絶縁膜上及び下部電極表面上に沿って容量絶縁膜を形成する工程と、容量絶縁膜表面上に沿って上部電極を形成する工程とを含む。 A fifth method for manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a substrate and an oxygen barrier film formed on the substrate so as to protrude from the periphery , and CMP or resist etch back. A step of planarizing the first insulating film so that an upper surface of the oxygen barrier film is exposed by a method ; a step of forming a second insulating film on the oxygen barrier film and the first insulating film; Forming an opening reaching the oxygen barrier film in the insulating film over a region including the upper surface region of the oxygen barrier film and wider than the upper surface region ; and forming a lower electrode along the bottom and side surfaces of the opening. And a step of forming a capacitive insulating film along the surface of the second insulating film and the lower electrode, and a step of forming an upper electrode along the surface of the capacitive insulating film.
第5の半導体装置の製造方法によると、酸素バリア膜周囲に第1の絶縁膜を形成することにより、第2の絶縁膜中に酸素バリア膜に到達する開口部を形成する時の酸素バリア膜周辺部のオーバーエッチングを抑制することができ、それにより酸素バリア膜厚を抑制する(薄くする)ことができる。 According to the fifth method for manufacturing a semiconductor device, the first insulating film is formed around the oxygen barrier film, whereby the oxygen barrier film when the opening reaching the oxygen barrier film is formed in the second insulating film. Overetching of the peripheral portion can be suppressed, thereby suppressing (thinning) the oxygen barrier film thickness.
また、第1の絶縁膜がシリコン窒化膜、第2の絶縁膜がシリコン酸化膜と半導体製造で使用される一般的な材料を用いることにより、製造を容易にできる。 Further, by using a silicon nitride film as the first insulating film and a silicon oxide film as the second insulating film and a general material used in semiconductor manufacturing, manufacturing can be facilitated.
また、容量絶縁膜が強誘電体膜または高誘電体膜である場合、酸素バリア膜厚が厚いため、酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著である。 In addition, when the capacitor insulating film is a ferroelectric film or a high dielectric film, the oxygen barrier film thickness is large, so that the effect of suppressing the overetching around the oxygen barrier film is remarkable.
本発明によると、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタにおいて、隣接パターンと接触することなくキャパシタの凹部(開口部)の大きさを大きくすることによりキャパシタ面積を確保しながらメモリセル面積を縮小し、また、酸素バリア膜周辺部のオーバーエッチングを抑制することにより酸素バリア膜厚を抑制し、微細化を容易にすることができる。 According to the present invention, in a capacitor using a ferroelectric film or a high dielectric film as a capacitor insulating film, the capacitor area is secured by increasing the size of the concave portion (opening) of the capacitor without contacting the adjacent pattern. However, the area of the memory cell can be reduced, and the over-etching around the oxygen barrier film can be suppressed, so that the oxygen barrier film thickness can be suppressed and the miniaturization can be facilitated.
(第1の実施の形態)
以下、本発明の第1の実施の形態に係る半導体装置について、図1を参照しながら説明する。
(First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG.
半導体基板101上に素子分離層102、多結晶シリコン配線103、拡散層104、及びシリサイド層105が形成されている。その上に、表面が平坦化された層間膜106を挟んで、タングステン配線107、更に表面が平坦化された層間膜108が形成されている。層間膜106及び層間膜108を貫通してシリサイド層105に到達するコンタクトホール内に、チタン及び窒化チタンをバリアメタルとするタングステンからなる直径200nmのプラグ109が形成されている。
An
プラグ109上面を覆うように下層から窒化チタンアルミニウム100nm、イリジウム50nm、酸化イリジウム200nmからなる一辺400nmの正方形で、その隣接パターンとの距離が200nmの酸素バリア膜110が形成されている。酸素バリア膜110上の残膜が600nmのシリコン酸化膜111bに、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのコンタクトホールが酸素バリア膜110上面が露出するように形成されている。酸素バリア膜110の側面から50nmの範囲(図1の寸法B)のシリコン酸化膜111bも酸素バリア膜110上面位置から下方に50nm(図1の寸法A)エッチングされている。
An
コンタクトホール内壁部に白金30nmからなる下部電極112aが形成され、下部電極112aの表面上及びシリコン酸化膜111b上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物60nmからなる強誘電体容量絶縁膜113と、白金30nmからなる上部電極114が形成されている。
A
以下、本発明の第1の実施の形態に係る半導体装置の製造方法について、図2(a)〜(f)及び図3(a)〜(e)を参照しながら説明する。 A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS. 2 (a) to 2 (f) and FIGS. 3 (a) to 3 (e).
まず、図2(a)に示すように、半導体基板101上に素子分離層102、及び多結晶シリコン配線103を形成した後、拡散層104、及びシリサイド層105を形成する。次に、表面が平坦化された層間膜106を形成した後、タングステン配線107を形成し、更に表面が平坦化された層間膜108を形成する。
First, as shown in FIG. 2A, after forming the
次に、図2(b)に示すように、ドライエッチングにより層間膜106及び層間膜108を貫通してシリサイド層105に到達する直径200nmのコンタクトホールを形成した後、チタン10nm及び窒化チタン20nmをスパッタまたはCVDにより、タングステンをCVDにより200nm成膜する。次に、これらのメタル膜をCMPによりコンタクトホール内部にのみ残留させ、プラグ109を形成する。
Next, as shown in FIG. 2B, a contact hole having a diameter of 200 nm that reaches the
次に、図2(c)に示すように、窒化チタンアルミニウム100nm、イリジウム50nm、酸化イリジウム200nmをスパッタにより積層し、ドライエッチングによりプラグ109上面を覆うように一辺400nmの正方形で、その隣接パターンとの距離が200nmの酸素バリア膜110を形成する。
Next, as shown in FIG. 2 (c), titanium aluminum nitride 100 nm, iridium 50 nm, and iridium oxide 200 nm are stacked by sputtering, and a square with a side of 400 nm so as to cover the upper surface of the
次に、図2(d)に示すように、酸素バリア膜110上に膜厚1400nmのシリコン酸化膜を成膜し、酸素バリア膜110上の残膜が700nmになるようにCMPにより平坦化したシリコン酸化膜111を形成する。
Next, as shown in FIG. 2D, a silicon oxide film having a thickness of 1400 nm is formed on the
次に、図2(e)に示すように、酸素バリア膜110上方に膜厚700nmで直径300nmの円状の開口部を有し、その隣接パターンとの距離が300nmのフォトレジスト115を形成する。
Next, as shown in FIG. 2E, a
次に、図2(f)に示すように、C、H、Fを含むガス及びOを含むガスによるプラズマを用いたドライエッチングにより、フォトレジスト115とほぼ同形状のシリコン酸化膜111aを形成する。
Next, as shown in FIG. 2F, a
次に、図3(a)に示すように、Oを含むガスによるプラズマを用いて、フォトレジスト115を除去する。
Next, as shown in FIG. 3A, the
次に、図3(b)に示すように、蒸気状のフッ化水素を用いて、シリコン酸化膜111aを等方的に100nmエッチングし、酸素バリア膜110上の残膜が600nmで、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのシリコン酸化膜111bを形成する。この時、開口部の側面が後退して酸素バリア膜110よりも大きなパターンを形成するため、酸素バリア膜110の側面のシリコン酸化膜111bも上方から50nmエッチングされる。
Next, as shown in FIG. 3B, the
次に、図3(c)に示すように、白金膜112をスパッタまたはCVDにより30nm成膜する。次に、図3(d)に示すように、主表面上の白金膜112のみをCMPまたはレジストエッチバックにより除去し、下部電極112aを形成する。次に、図3(e)に示すように、MOCVDによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を60nm成膜した後、白金30nmをスパッタにより成膜し、強誘電体容量絶縁膜113、上部電極114を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。
Next, as shown in FIG. 3C, a
第1の実施の形態に係る半導体装置及びその製造方法によると、酸素バリア膜110よりも絶縁膜の開口部を大きくすることによりキャパシタ面積を大きくできる。
According to the semiconductor device and the manufacturing method thereof according to the first embodiment, the capacitor area can be increased by making the opening of the insulating film larger than the
フォトレジストを大きく形成する方法では、隣接パターンと接触しやすくなり、安定してパターンを形成できない。また、パターンが酸素バリア膜より大きくなるため、酸素バリア膜周辺部がオーバーエッチングされ、実質的な酸素バリア膜厚が減少する。パターンをドライエッチングにて形成する場合は、膜厚ばらつき及びエッチングレートのばらつきのため、20%から30%のオーバーエッチングが必要なため、膜厚600nmの場合、酸素バリア膜周辺部に120nmから180nmと大きなオーバーエッチングが入ることになる。 In the method of forming a large photoresist, it is easy to come into contact with an adjacent pattern, and the pattern cannot be formed stably. Further, since the pattern becomes larger than the oxygen barrier film, the peripheral portion of the oxygen barrier film is over-etched, and the substantial oxygen barrier film thickness is reduced. When the pattern is formed by dry etching, overetching of 20% to 30% is required due to film thickness variation and etching rate variation. Therefore, when the film thickness is 600 nm, 120 nm to 180 nm is formed around the oxygen barrier film. And a big over-etching will enter.
以上のように本実施の形態によれば、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜110の外側まで拡大するため、隣接の開口部との接触を防止できるとともにキャパシタ面積を大きくできる。また、酸素バリア膜110周辺部のオーバーエッチングは、酸素バリア膜110の側面と開口部の側面との距離程度に抑制できるため、酸素バリア膜110を薄くすることが可能になる。また、CMPまたはレジストエッチバック法により下部電極112aを形成することにより、隣接キャパシタの分離を容易にできる。
As described above, according to the present embodiment, the opening of the lower electrode pattern is expanded to the outside of the
また、容量絶縁膜が強誘電体膜であるため、膜厚が厚くなり開口部拡大の効果が顕著となる。また、容量絶縁膜が強誘電体膜であるため、酸素バリア膜厚が厚くなり酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著となる。 In addition, since the capacitor insulating film is a ferroelectric film, the film thickness is increased, and the effect of expanding the opening becomes remarkable. Further, since the capacitor insulating film is a ferroelectric film, the oxygen barrier film thickness is increased, and the effect of suppressing over-etching around the oxygen barrier film becomes significant.
(第2の実施の形態)
以下、本発明の第2の実施の形態に係る半導体装置の製造方法について、図4(a)〜(e)を参照しながら説明する。第1の実施の形態と同様の部分については説明を省略する。
(Second Embodiment)
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. A description of the same parts as those in the first embodiment will be omitted.
まず、図4(a)に示すように、第1の実施の形態と同様に、酸素バリア膜210上に酸素バリア膜210上の残膜が700nmになるようにCMPにより平坦化したシリコン酸化膜211を形成した後、酸素バリア膜210上方に膜厚700nmで直径300nmの円状の開口部を有し、その隣接パターンとの距離が300nmのフォトレジスト215を形成する。第2の実施の形態では、酸素バリア膜210を構成するうちの酸化イリジウムの膜厚を100nmとしており、200nmとした第1の実施の形態とは、その酸化イリジウムの膜厚が100nm薄いことのみ異なる。
First, as shown in FIG. 4A, as in the first embodiment, the silicon oxide film planarized by CMP so that the remaining film on the
次に、図4(b)に示すように、C、H、Fを含むガス及びOを含むガスによるプラズマを用いたドライエッチングにより、フォトレジスト215とほぼ同形状のシリコン酸化膜211aを形成する。この時、シリコン酸化膜211aの開口部は酸素バリア膜210に到達させず、100nm程度残しておく。
Next, as shown in FIG. 4B, a
次に、図4(c)に示すように、Oを含むガスによるプラズマを用いて、フォトレジスト115を除去した後、蒸気状のフッ化水素を用いて、シリコン酸化膜211aを等方的に100nmエッチングし、酸素バリア膜210上の残膜が600nmで、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのシリコン酸化膜211bを形成する。この時、開口部の側面が後退するとともに底面が下降して酸素バリア膜210に達するが、酸素バリア膜210の側面のシリコン酸化膜211bはエッチングされない(理想的な場合で、実際には膜厚ばらつきやエッチングレートばらつきのため、酸素バリア膜210の側面のシリコン酸化膜211bは、ばらつき分エッチングされる。)
次に、図4(d)に示すように、白金膜をスパッタまたはCVDにより30nm成膜した後、主表面上の白金膜のみをCMPまたはレジストエッチバックにより除去し、下部電極212aを形成する。次に、図4(e)に示すように、MOCVDによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を60nm成膜した後、白金30nmをスパッタにより成膜し、強誘電体容量絶縁膜213、上部電極214を形成する。
Next, as shown in FIG. 4C, after removing the
Next, as shown in FIG. 4D, after a platinum film is formed by sputtering or CVD to a thickness of 30 nm, only the platinum film on the main surface is removed by CMP or resist etch back to form the
第2の実施の形態に係る半導体装置及びその製造方法によると、酸素バリア膜210周辺部のオーバーエッチングを抑制しながら、パターンを酸素バリア膜210の外側まで拡大できる。また、CMPまたはレジストエッチバック法により下部電極212aを形成することにより、隣接キャパシタの分離を容易にできる。
According to the semiconductor device and the manufacturing method thereof according to the second embodiment, the pattern can be expanded to the outside of the
以上のように本実施の形態によれば、等方的なエッチングにより下部電極パターンの開口部を酸素バリア膜210の外側まで拡大するため、隣接の開口部との接触を防止できるとともにキャパシタ面積を大きくできる。またそれと同時に開口部を酸素バリア膜210に到達させるため、酸素バリア膜210周辺部のオーバーエッチングを抑制でき、酸素バリア膜210を薄くすることが可能になる。また、CMPまたはレジストエッチバック法により下部電極212aを形成することにより、隣接キャパシタの分離を容易にできる。
As described above, according to the present embodiment, the opening of the lower electrode pattern is expanded to the outside of the
また、容量絶縁膜が強誘電体膜であるため、膜厚が厚くなり開口部拡大の効果が顕著となる。また、容量絶縁膜が強誘電体膜であるため、酸素バリア膜厚が厚くなり酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著となる。 In addition, since the capacitor insulating film is a ferroelectric film, the film thickness is increased, and the effect of expanding the opening becomes remarkable. Further, since the capacitor insulating film is a ferroelectric film, the oxygen barrier film thickness is increased, and the effect of suppressing over-etching around the oxygen barrier film becomes significant.
(第3の実施の形態)
以下、本発明の第3の実施の形態に係る半導体装置について、図5を参照しながら説明する。
(Third embodiment)
A semiconductor device according to the third embodiment of the present invention will be described below with reference to FIG.
半導体基板101上に素子分離層102、多結晶シリコン配線103、拡散層104、及びシリサイド層105が形成されている。その上に、表面が平坦化された層間膜106を挟んで、タングステン配線107、更に表面が平坦化された層間膜108が形成されている。層間膜106及び層間膜108を貫通してシリサイド層105に到達するコンタクトホール内に、チタン及び窒化チタンをバリアメタルとするタングステンからなる直径200nmのプラグ109が形成されている。
An
プラグ109上面を覆うように下層から窒化チタンアルミニウム100nm、イリジウム50nm、酸化イリジウム150nmからなる一辺400nmの正方形で、その隣接パターンとの距離が200nmの酸素バリア膜310が形成されている。酸素バリア膜310上の残膜が600nmのシリコン酸化膜311bに、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのコンタクトホールが酸素バリア膜310上面が露出するように形成されている。酸素バリア膜310の側面も上方から50nmエッチングされている。
An
コンタクトホール内壁部にシリコン窒化膜30nmからなるCMPストッパ膜312aが形成され、上方から50nmエッチングされている酸素バリア膜310の側面部は埋め込まれている。その内側に白金30nmからなる下部電極313aが形成されている。下部電極313aの表面上及びシリコン酸化膜311b上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物60nmからなる強誘電体容量絶縁膜314と、白金30nmからなる上部電極315が形成されている。
A
以下、本発明の第3の実施の形態に係る半導体装置の製造方法について、図6(a)〜(f)を参照しながら説明する。第1の実施の形態と同様の部分については説明を省略する。 Hereinafter, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. A description of the same parts as those in the first embodiment will be omitted.
まず、図6(a)に示すように、第1の実施の形態と同様に蒸気状のフッ化水素を用いて、シリコン酸化膜を等方的に100nmエッチングし、酸素バリア膜310上の残膜が600nmで、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのシリコン酸化膜311bを形成する。第3の実施の形態では、酸素バリア膜310を構成するうちの酸化イリジウムの膜厚を150nmとしており、200nmとした第1の実施の形態とは、その酸化イリジウムの膜厚が50nm薄いことのみ異なる。酸素バリア膜310の側面のシリコン酸化膜311bも上方から50nmエッチングされているのは第1の実施の形態と同様である。
First, as shown in FIG. 6A, the silicon oxide film is isotropically etched by 100 nm using vaporous hydrogen fluoride in the same manner as in the first embodiment, and the residue on the
次に、図6(b)に示すように、シリコン窒化膜312をCVDにより30nm成膜する。上方から50nmエッチングされている酸素バリア膜310の側面部は埋め込まれる。
Next, as shown in FIG. 6B, a
次に、図6(c)に示すように、主表面上のシリコン窒化膜312のみをCMPまたはレジストエッチバックにより除去し、CMPストッパ膜312aを形成する。
Next, as shown in FIG. 6C, only the
次に、図6(d)に示すように、白金膜313をスパッタまたはCVDにより30nm成膜する。次に、図6(e)に示すように、主表面上の白金膜313のみをCMPにより除去し、下部電極313aを形成する。次に、図6(f)に示すように、MOCVDによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を60nm成膜した後、白金30nmをスパッタにより成膜し、強誘電体容量絶縁膜314、上部電極315を形成する。
Next, as shown in FIG. 6D, a
以上のように本実施の形態によれば、第1の実施の形態と同様の効果が得られる他、CMPストッパ膜312aにより、隣接の開口部間の距離が小さくなるに従って顕著になるCMP時のエロージョン(絶縁膜高さの低下及びキャパシタアレイ位置でのばらつき)を抑制できる。
As described above, according to the present embodiment, the same effects as those of the first embodiment can be obtained, and the
また、CMPストッパ膜312a形成時にCMPを使う場合は、その際にエロージョンが発生する可能性があるが、シリコン窒化膜312と白金膜313のCMP時のエロージョンを比較すると、シリコン酸化膜311bとの選択比を確保しやすいシリコン窒化膜312のCMPの方がエロージョンが小さくなる。このCMPストッパ膜312aの膜厚分、キャパシタの面積を決定する開口部の面積は小さくなるが、キャパシタの面積ばらつきを小さくするという効果がある。
In addition, when CMP is used when forming the
また、CMPストッパ膜312aとして、半導体で使用される一般的な材料であるシリコン窒化膜を用いることにより、製造を容易にできる。
Further, by using a silicon nitride film, which is a general material used in semiconductors, as the
(第4の実施の形態)
以下、本発明の第4の実施の形態に係る半導体装置について、図7を参照しながら説明する。
(Fourth embodiment)
A semiconductor device according to the fourth embodiment of the present invention will be described below with reference to FIG.
半導体基板101上に素子分離層102、多結晶シリコン配線103、拡散層104、及びシリサイド層105が形成されている。その上に、表面が平坦化された層間膜106を挟んで、タングステン配線107、更に表面が平坦化された層間膜108が形成されている。層間膜106及び層間膜108を貫通してシリサイド層105に到達するコンタクトホール内に、チタン及び窒化チタンをバリアメタルとするタングステンからなる直径200nmのプラグ109が形成されている。
An
プラグ109上面を覆うように下層から窒化チタンアルミニウム100nm、イリジウム50nm、酸化イリジウム50nmからなる一辺400nmの正方形で、その隣接パターンとの距離が200nmの酸素バリア膜410が形成されている。酸素バリア膜410は、下層から膜厚150nmのシリコン酸化膜411aと膜厚50nmのシリコン窒化膜412aとに埋め込まれている。酸素バリア膜410及びシリコン窒化膜412a上に下層から550nmのシリコン酸化膜413bとシリコン窒化膜414aが形成され、その中に直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのコンタクトホールが酸素バリア膜410上面が露出するように形成されている。酸素バリア膜410の側面はシリコン窒化膜412aがストッパとなり露出していない。
An
コンタクトホール内壁部に白金30nmからなる下部電極415aが形成され、下部電極415aの表面上及びシリコン窒化膜414a上にストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物60nmからなる強誘電体容量絶縁膜416と、白金30nmからなる上部電極417が形成されている。
A
以下、本発明の第4の実施の形態に係る半導体装置の製造方法について、図8(a)〜(e)及び図9(a)〜(d)を参照しながら説明する。第1の実施の形態と同様の部分については説明を省略する。 A semiconductor device manufacturing method according to the fourth embodiment of the present invention will be described below with reference to FIGS. 8 (a) to 8 (e) and FIGS. 9 (a) to 9 (d). A description of the same parts as those in the first embodiment will be omitted.
まず、図8(a)に示すように、第1の実施の形態と同様に酸素バリア膜410を形成する。第4の実施の形態では、酸素バリア膜410を構成するうちの酸化イリジウムの膜厚を50nmとしており、200nmとした第1の実施の形態とは、その酸化イリジウムの膜厚が150nm薄いことのみ異なる。酸素バリア膜410上に膜厚600nmのシリコン酸化膜を成膜し、酸素バリア膜410上の残膜が200nmになるようにCMPにより平坦化したシリコン酸化膜411を形成する。
First, as shown in FIG. 8A, an
次に、図8(b)に示すように、エッチバックにより酸素バリア膜410より下方50nmまでシリコン酸化膜411をエッチングし、シリコン酸化膜411aを形成する。
Next, as shown in FIG. 8B, the
次に、図8(c)に示すように、シリコン窒化膜412を150nm成膜する。次に、図8(d)に示すように、酸素バリア膜410上が露出するようにCMPまたはレジストエッチバックにより平坦化したシリコン窒化膜412aを形成する。
Next, as shown in FIG. 8C, a
次に、図8(e)に示すように、シリコン酸化膜413を550nm、シリコン窒化膜414を50nm成膜した後、酸素バリア膜410上方に直径300nmの円状の開口部を有し、その隣接パターンとの距離が300nmのフォトレジスト417を形成する。
Next, as shown in FIG. 8E, after forming the
次に、図9(a)に示すように、C、Fを含むガス及びOを含むガスによるプラズマを用いた等方的なドライエッチングにより、直径500nmの円状の開口部を有し、その隣接パターンとの距離が100nmのシリコン窒化膜414aを形成する。この時、シリコン酸化膜413は一部エッチングされ、シリコン酸化膜413aとなる。
Next, as shown in FIG. 9A, a circular opening having a diameter of 500 nm is formed by isotropic dry etching using plasma containing a gas containing C and F and a gas containing O. A
次に、図9(b)に示すように、Oを含むガスによるプラズマを用いて、フォトレジスト417を除去する。次に、図9(c)に示すように、C、H、Fを含むガス及びOを含むガスによるプラズマを用いたドライエッチングにより、シリコン酸化膜413aをエッチングし、酸素バリア膜410及びシリコン窒化膜412aの一部を露出させる。この時、シリコン窒化膜412aがエッチングストッパとなり、酸素バリア膜410の側面の絶縁膜はエッチングされない。
Next, as shown in FIG. 9B, the
次に、図9(d)に示すように、白金膜をスパッタまたはCVDにより30nm成膜する。次に、主表面上の白金膜のみをCMPまたはレジストエッチバックにより除去し、下部電極415aを形成する。この時、シリコン窒化膜414aがCMPストッパまたはエッチングストッパとなり、開口部周辺の絶縁膜はエッチングされない。次に、MOCVDによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体を60nm成膜した後、白金30nmをスパッタにより成膜し、強誘電体容量絶縁膜416、上部電極417を形成する。
Next, as shown in FIG. 9D, a platinum film is formed to a thickness of 30 nm by sputtering or CVD. Next, only the platinum film on the main surface is removed by CMP or resist etch back to form the
以上のように本実施の形態によれば、レジストマスクではなくシリコン窒化膜414aを用いたハードマスクを使用しているため、隣接の開口部との接触を防止しながら、酸素バリア膜410に到達し、その酸素バリア膜410より広い開口部を形成することができ、キャパシタ面積を大きくすることができる。
As described above, according to the present embodiment, since the hard mask using the
また、シリコン窒化膜412aにより酸素バリア膜410周辺部のオーバーエッチングを抑制することにより、酸素バリア膜厚を抑制することができる。
Further, by suppressing over-etching around the
また、ハードマスクやストッパとして半導体で使用される一般的な材料であるシリコン窒化膜(412a、414a)を用いることにより、製造を容易にできる。また、容量絶縁膜が強誘電体膜であるため、膜厚が厚くなり開口部拡大の効果が顕著となる。また、容量絶縁膜が強誘電体膜であるため、酸素バリア膜厚が厚くなり酸素バリア膜周辺部のオーバーエッチング抑制の効果が顕著となる。 Further, by using a silicon nitride film (412a, 414a) which is a general material used in a semiconductor as a hard mask or a stopper, manufacturing can be facilitated. In addition, since the capacitor insulating film is a ferroelectric film, the film thickness is increased, and the effect of expanding the opening becomes remarkable. Further, since the capacitor insulating film is a ferroelectric film, the oxygen barrier film thickness is increased, and the effect of suppressing over-etching around the oxygen barrier film becomes significant.
なお、第4の実施の形態におけるシリコン窒化膜412aを、第1の実施の形態に適用してもよく、これにより、酸素バリア膜110周辺部のオーバーエッチングをより抑制でき、酸素バリア膜厚もより薄くすることができる。
Note that the
上記第1〜第4の実施の形態ではいずれも、キャパシタの下部電極が形成される開口部の直径より、隣接するキャパシタの下部電極間の距離を小さくできる。 In any of the first to fourth embodiments, the distance between the lower electrodes of adjacent capacitors can be made smaller than the diameter of the opening in which the lower electrode of the capacitor is formed.
また、上記第1〜第4の実施の形態では、容量絶縁膜として、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体膜を用いたが、強誘電体膜の代わりに高誘電体膜を用いてもよい。高誘電体膜の材料としては、ペロブスカイト構造をもつBST(BaSrTiOx)や、STO(SrTiOx)がある。さらに、High−Kゲート絶縁膜材料(高誘電体材料)としても有望な、TiOx,Ta2O5,HfO2,ZrOx,PrOx,La2O5,Al2O3などがある。 In the first to fourth embodiments, a ferroelectric film made of a bismuth layered perovskite oxide containing strontium, bismuth, tantalum, and niobium is used as the capacitor insulating film. A high dielectric film may be used instead of the film. Examples of the material for the high dielectric film include BST (BaSrTiOx) having a perovskite structure and STO (SrTiOx). Furthermore, even promising as High-K gate dielectric materials (high-dielectric material), TiOx, Ta 2 O 5 , HfO 2, ZrOx, PrOx, and the like La 2 O 5, Al 2 O 3.
なお、酸素バリア膜(110、210、310、410)を形成している理由は、容量絶縁膜となる強誘電体膜または高誘電体膜の結晶化処理を高温酸素雰囲気下で行う必要があり、この熱処理時に下層のプラグ109が酸化され高抵抗化することを防止するためである。
The reason why the oxygen barrier film (110, 210, 310, 410) is formed is that the ferroelectric film or the high dielectric film that becomes the capacitive insulating film needs to be crystallized in a high-temperature oxygen atmosphere. This is because the
本発明にかかる半導体装置及びその製造方法は、隣接パターンと接触することなくキャパシタ面積を確保し、また、酸素バリア膜周辺部のオーバーエッチングを抑制する効果を有し、強誘電体膜または高誘電体膜を容量絶縁膜とするキャパシタを有する半導体装置及びその製造方法等として有用である。 The semiconductor device and the manufacturing method thereof according to the present invention have an effect of securing a capacitor area without being in contact with an adjacent pattern and suppressing an overetching around the oxygen barrier film. It is useful as a semiconductor device having a capacitor having a body film as a capacitive insulating film, a manufacturing method thereof, and the like.
101 半導体基板
102 素子分離層
103 多結晶シリコン配線
104 拡散層
105 シリサイド層
106 層間膜
107 タングステン配線
108 層間膜
109 プラグ
110 酸素バリア膜
111、111a、111b シリコン酸化膜
112 白金膜
112a 下部電極
113 強誘電体容量絶縁膜
114 上部電極
115 フォトレジスト
210 酸素バリア膜
211、211a、211b シリコン酸化膜
212a 下部電極
213 強誘電体容量絶縁膜
214 上部電極
215 フォトレジスト
310 酸素バリア膜
311、311a、311b シリコン酸化膜
312 シリコン窒化膜
312a CMPストッパ膜
313 白金膜
313a 下部電極
314 強誘電体容量絶縁膜
315 上部電極
410 酸素バリア膜
311、411a シリコン酸化膜
412、412a シリコン窒化膜
413、413a、413b シリコン酸化膜
414、414a シリコン窒化膜
415a 下部電極
416 強誘電体容量絶縁膜
417 上部電極
418 フォトレジスト
DESCRIPTION OF
Claims (13)
前記酸素バリア膜の側面及び上方を覆い、前記酸素バリア膜の上面を露出する開口部を有する第1の絶縁膜と、
前記開口部の底面及び側面に沿って形成された下部電極と、
前記開口部の側面と前記下部電極との間に形成された第2の絶縁膜と、
前記第1、第2の絶縁膜上及び前記下部電極表面に沿って形成された容量絶縁膜と、
前記容量絶縁膜表面に沿って形成された上部電極とを備え、
前記開口部は、前記開口部の底面の少なくとも一部が前記酸素バリア膜の上面からはみ出すように形成され、このはみ出した部分の底面が前記酸素バリア膜の上面よりも下方に位置することで前記酸素バリア膜の上面の周りに前記はみ出した部分からなる溝領域を有しており、
前記溝領域は前記第2の絶縁膜で埋め込まれていることを特徴とする半導体装置。 A conductive oxygen barrier film formed on the substrate;
A first insulating film that covers the side and upper side of the oxygen barrier film and has an opening that exposes the upper surface of the oxygen barrier film;
A lower electrode formed along the bottom and side surfaces of the opening;
A second insulating film formed between a side surface of the opening and the lower electrode;
A capacitive insulating film formed on the first and second insulating films and along the surface of the lower electrode;
An upper electrode formed along the surface of the capacitive insulating film,
The opening is formed such that at least a part of the bottom surface of the opening protrudes from the top surface of the oxygen barrier film, and the bottom surface of the protruding portion is positioned below the top surface of the oxygen barrier film, thereby A groove region comprising the protruding portion around the upper surface of the oxygen barrier film;
The semiconductor device, wherein the trench region is filled with the second insulating film.
マスクを用いて前記絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達する開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大することで、前記開口部における前記酸素バリア膜からはみ出した部分に溝領域を形成する工程と、
前記溝領域を含む前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming an insulating film so as to cover the oxygen barrier film formed on the substrate;
Forming an opening reaching the oxygen barrier film in the upper surface region of the oxygen barrier film in the insulating film using a mask;
Forming the groove region in a portion of the opening protruding from the oxygen barrier film by expanding the opening to the outside of the upper surface region of the oxygen barrier film by isotropic etching;
Forming a lower electrode along the bottom and side surfaces of the opening including the groove region;
Forming a capacitive insulating film on the insulating film and on the surface of the lower electrode;
And a step of forming an upper electrode along the surface of the capacitor insulating film.
マスクを用いて前記絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達しない開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大するとともに、前記開口部を前記酸素バリア膜に到達させる工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming an insulating film so as to cover the oxygen barrier film formed on the substrate;
Forming an opening that does not reach the oxygen barrier film in the upper surface region of the oxygen barrier film in the insulating film using a mask;
Expanding the opening to the outside of the upper surface region of the oxygen barrier film by isotropic etching, and allowing the opening to reach the oxygen barrier film;
Forming a lower electrode along the bottom and side surfaces of the opening;
Forming a capacitive insulating film on the insulating film and on the surface of the lower electrode;
And a step of forming an upper electrode along the surface of the capacitor insulating film.
マスクを用いて前記第1の絶縁膜中に前記酸素バリア膜の上面領域内で前記酸素バリア膜に到達する開口部を形成する工程と、
等方的なエッチングにより、前記開口部を前記酸素バリア膜の上面領域の外側まで拡大することで、前記開口部における前記酸素バリア膜からはみ出した部分に溝領域を形成する工程と、
前記第1の絶縁膜上と、前記溝領域を含む前記開口部の底面及び側面に沿って第2の絶縁膜を形成する工程と、
前記開口部の側面及び前記溝領域に形成された前記第2の絶縁膜のみを残し、他の部分の前記第2の絶縁膜を除去する工程と、
前記第1の絶縁膜上と、前記開口部の底面及び前記第2の絶縁膜の表面に沿って電極膜を形成する工程と、
CMP法により前記開口部内以外の前記電極膜を除去することにより前記開口部内の前記電極膜からなる下部電極を形成する工程と、
前記第1、第2の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a first insulating film so as to cover the oxygen barrier film formed on the substrate;
Forming an opening reaching the oxygen barrier film in the upper surface region of the oxygen barrier film in the first insulating film using a mask;
Forming the groove region in the portion of the opening that protrudes from the oxygen barrier film by expanding the opening to the outside of the upper surface region of the oxygen barrier film by isotropic etching;
Forming a second insulating film on the first insulating film and along a bottom surface and a side surface of the opening including the groove region;
Leaving only the second insulating film formed on the side surface of the opening and the groove region, and removing the second insulating film in other portions;
Forming an electrode film on the first insulating film, along the bottom surface of the opening and the surface of the second insulating film;
Forming a lower electrode made of the electrode film in the opening by removing the electrode film other than in the opening by a CMP method;
Forming a capacitive insulating film along the first and second insulating films and the lower electrode surface;
And a step of forming an upper electrode along the surface of the capacitor insulating film.
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
マスクを用いて前記第2の絶縁膜を等方的にエッチングすることにより、前記第2の絶縁膜に、前記酸素バリア膜の上面領域を含みその上面領域より広い領域に開口部を形成する工程と、
前記第2の絶縁膜をマスクにして前記第1の絶縁膜をエッチングし、前記開口部を前記酸素バリア膜まで到達させる工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記第2の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a first insulating film so as to cover the oxygen barrier film formed on the substrate;
Forming a second insulating film on the first insulating film;
A step of isotropically etching the second insulating film using a mask to form an opening in the second insulating film in a region including the upper surface region of the oxygen barrier film and wider than the upper surface region; When,
Etching the first insulating film using the second insulating film as a mask to reach the opening to the oxygen barrier film;
Forming a lower electrode along the bottom and side surfaces of the opening;
Forming a capacitive insulating film on the second insulating film and on the lower electrode surface;
And a step of forming an upper electrode along the surface of the capacitor insulating film.
CMPまたはレジストエッチバック法により、前記酸素バリア膜の上面が露出するように前記第1の絶縁膜を平坦化する工程と、
前記酸素バリア膜及び前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜中に前記酸素バリア膜に到達する開口部を、前記酸素バリア膜の上面領域を含みその上面領域より広い領域にわたって形成する工程と、
前記開口部の底面及び側面に沿って下部電極を形成する工程と、
前記第2の絶縁膜上及び前記下部電極表面上に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜表面上に沿って上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a first insulating film on the substrate and on the oxygen barrier film formed on the substrate so as to protrude from the surroundings ;
Planarizing the first insulating film so that the upper surface of the oxygen barrier film is exposed by CMP or resist etchback;
Forming a second insulating film on the oxygen barrier film and the first insulating film;
Forming an opening reaching the oxygen barrier film in the second insulating film over a region including the upper surface region of the oxygen barrier film and wider than the upper surface region ;
Forming a lower electrode along the bottom and side surfaces of the opening;
Forming a capacitive insulating film on the second insulating film and on the lower electrode surface;
And a step of forming an upper electrode along the surface of the capacitor insulating film.
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