JP3898061B2

JP3898061B2 - Interference canceller

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Publication number: JP3898061B2
Application number: JP2002007855A
Authority: JP
Inventors: 大成末満; 直仁友江
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-16
Filing date: 2002-01-16
Publication date: 2007-03-28
Anticipated expiration: 2022-01-16
Also published as: JP2003209530A

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば、ＣＤＭＡ（ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ：符号分割多元接続）方式の通信システムに用いられる干渉キャンセラ装置に関するものである。
【０００２】
【従来の技術】
移動体通信で用いられるＣＤＭＡ方式には、マルチパスによる干渉やマルチユーザによる符号間干渉があり、同一エリア内での通信可能なユーザ数に制限が生じる。
この様な干渉を低減する要素技術として干渉キャンセラがある。これは受信拡散信号のうち、所望のユーザ以外の信号を除去し、干渉を擬似的に取り除いた上で所望のユーザの信号を復調するという技術である。従来の干渉キャンセラは「シンボルレプリカ処理を活用した逐次伝送路推定型ＣＤＭＡマルチステージ干渉キャンセラ」（ＲＣＳ９６−１７１、１９９７年２月）などに記載されている。
【０００３】
干渉低減のためのもう一つの要素技術として、アダプティブアレーアンテナというものがある。これは適応信号処理アルゴリズムを用いてアンテナビームの指向性パターンを制御し、所望のユーザの信号と他のユーザの信号とを空間的に分離して、干渉をアンテナ数による制限の範囲内で取り除いた上で所望のユーザの信号を復調するというものである。アダプティブアレーアンテナの原理は「アレーアンテナによる適応信号処理」（菊間信良著、科学技術出版）などに記載されている。
【０００４】
また、干渉キャンセラとアレーアンテナとを組み合わせた受信機がある。これは、干渉キャンセラの各ステージのレプリカ生成部や、最終ステージの復調部にウェイトを乗算する機能を組み込んだ回路を備えるものであり、各ステージのレプリカ生成の精度が上がる効果が得られる。また、参照信号には、既知シンボルだけでは所望するビームの指向性パターンの形成が遅いので、ＲＡＫＥ合成後の硬判定値をウェイト演算部に入力する手法も存在する。
【０００５】
図１９は例えば特開平１１−２７５０６４号公報に示された従来の干渉キャンセラ装置を示す構成図であり、図において、１−１〜１−Ｋはアレーアンテナを構成するアンテナ素子、２−１〜２−Ｋはアンテナ素子１−１〜１−Ｋにより受信された拡散信号を所定時間だけ保持してから出力する遅延器、３−１〜３−Ｎは各ユーザの受信拡散信号のチップレプリカとシンボルレプリカを生成する干渉レプリカ生成部、４−１〜４−Ｋは遅延器２−１〜２−Ｋから出力された拡散信号から、干渉レプリカ生成部３−１〜３−Ｎにより生成されたチップレプリカをそれぞれ引き去る減算回路である。
【０００６】
５−１〜５−Ｋは減算回路４−１〜４−Ｋによる減算後の信号である残差信号を所定時間だけ保持してから出力する遅延器、６−１〜６−Ｎは各ユーザの残差信号のチップレプリカとシンボルレプリカを生成する干渉レプリカ生成部、７−１〜７−Ｋは遅延器５−１〜５−Ｋから出力された残差信号から、干渉レプリカ生成部６−１〜６−Ｎにより生成されたチップレプリカをそれぞれ引き去る減算回路、８−１〜８−Ｎは減算回路７−１〜７−Ｋによる減算後の信号である残差信号を逆拡散して重み付け値を乗算し、その乗算結果を合成して復号するアレーアンテナ復調部である。
【０００７】
図２０は干渉レプリカ生成部３−１〜３−Ｎ，６−１〜６−Ｎの内部を示す構成図であり、干渉レプリカ生成部３−１〜３−Ｎ，６−１〜６−Ｎは図２０からも明らかなように各パス毎に同一の構成が設けられている。
図において、１１−１〜１１−Ｋは各パスにおいて受信拡散信号又は残差信号の逆拡散を行う逆拡散回路、１２−１〜１２−Ｋは逆拡散回路１１−１〜１１−Ｋの逆拡散結果に前ステージから出力されたシンボルレプリカを加算する加算回路、１３は加算回路１２−１〜１２−Ｋの加算結果と伝送路特性推定部１６により推定された伝送路特性と硬判定部１９の硬判定値とを入力してウェイトを演算するウェイト演算部である。
【０００８】
１４−１〜１４−Ｋは加算回路１２−１〜１２−Ｋの加算結果にウェイト演算部１３により演算されたウェイトを乗算するウェイト乗算回路、１５はウェイト乗算回路１４−１〜１４−Ｋの乗算結果をビーム合成するビーム合成部、１６はビーム合成部１５による合成後のシンボルからシンボルの伝送路特性を推定する伝送路特性推定部、１７は伝送路特性推定部１６により推定された伝送路特性の複素共役をビーム合成部１５による合成後のシンボルに乗算して、シンボルの伝送路特性を補償する乗算器である。
【０００９】
１８は乗算器１７により伝送路特性が補償された各パスのシンボルをＲＡＫＥ合成して軟判定値を出力するＲＡＫＥ合成部、１９はＲＡＫＥ合成部１８から出力された軟判定値を硬判定する硬判定部、２０は硬判定部１９から出力された硬判定値に伝送路特性推定部１６により推定された伝送路特性を乗算する乗算回路、２１−１〜２１−Ｋは乗算器２０の乗算結果にウェイト演算部１３により演算されたウェイトの複素共役を乗算して各素子のシンボルレプリカを生成するウェイト乗算回路である。
【００１０】
２２−１〜２２−Ｋはウェイト乗算回路２１−１〜２１−Ｋにより生成されたシンボルレプリカから前ステージにおいて生成されたシンボルレプリカを減算する減算回路、２３−１〜２３−Ｋは減算回路２２−１〜２２−Ｋの減算結果を逆拡散回路１１−１〜１１−Ｋと同じ拡散コードで拡散する再拡散回路、２４−１〜２４−Ｋは再拡散回路２３−１〜２３−Ｋから出力された各パスの拡散信号を加算して、各素子のチップレプリカを生成する加算回路である。
【００１１】
なお、第１ステージの干渉レプリカ生成部３−１〜３−Ｎでは、前ステージからのシンボルレプリカの入力が存在しない。従って、加算回路１２−１〜１２−Ｋはなくてもよい。また、最終ステージのアレーアンテナ復調部８−１〜８−Ｎは、図２０において、乗算器２０と、ウェイト乗算回路２１−１〜２１−Ｋと、減算回路２２−１〜２２−Ｋと、再拡散回路２３−１〜２３−Ｋと、加算回路２４−１〜２４−Ｋとを取り除いたものに相当する。
【００１２】
次に動作について説明する。
まず、アンテナ素子１−１〜１−Ｋにより受信された拡散信号は、第１ステージの遅延器２−１〜２−Ｋに入力されるとともに、第１ステージの干渉レプリカ生成部３−１〜３−Ｎに入力される。
第１ステージの干渉レプリカ生成部３−１〜３−Ｎは、アンテナ素子１−１〜１−Ｋにより受信された拡散信号を入力すると、各ユーザの受信拡散信号のチップレプリカとシンボルレプリカを生成する。
具体的には次の通りである。
【００１３】
まず、干渉レプリカ生成部３−１〜３−Ｎの逆拡散回路１１−１〜１１−Ｋは、アンテナ素子１−１〜１−Ｋにより受信された拡散信号を入力すると、各パスの受信拡散信号の逆拡散を実施し、その逆拡散結果を加算回路１２−１〜１２−Ｋに出力する。
干渉レプリカ生成部３−１〜３−Ｎの加算回路１２−１〜１２−Ｋは、逆拡散回路１１−１〜１１−Ｋによる逆拡散後のシンボルと前ステージにおいて生成されたシンボルレプリカを加算する。ただし、第１ステージでは、前ステージからシンボルレプリカを受けないので、実際には、逆拡散回路１１−１〜１１−Ｋによる逆拡散後のシンボルをそのままウェイト乗算回路１４−１〜１４−Ｋに出力する。
【００１４】
干渉レプリカ生成部３−１〜３−Ｎのウェイト乗算回路１４−１〜１４−Ｋは、加算回路１２−１〜１２−Ｋから逆拡散後のシンボルを受けると、逆拡散後のシンボルにウェイト演算部１３により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を乗算する。
ここで、ウェイト演算部１３は、加算回路１２−１〜１２−Ｋから出力された逆拡散後のシンボルと、伝送路特性推定部１６により推定された伝送路特性と、硬判定部１９の硬判定値とに基づいてウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を演算する。
【００１５】
干渉レプリカ生成部３−１〜３−Ｎのビーム合成部１５は、ウェイト乗算回路１４−１〜１４−Ｋから乗算結果を受けると、その乗算結果をビーム合成する。
干渉レプリカ生成部３−１〜３−Ｎの伝送路特性推定部１６は、ビーム合成部１５から合成後のシンボルを受けると、合成後のシンボルからシンボルの伝送路特性を推定する。
そして、干渉レプリカ生成部３−１〜３−Ｎの乗算器１７は、伝送路特性推定部１６により推定された伝送路特性の複素共役をビーム合成部１５による合成後のシンボルに乗算して、シンボルの伝送路特性を補償する。
【００１６】
干渉レプリカ生成部３−１〜３−ＮのＲＡＫＥ合成部１８は、乗算器１７により伝送路特性が補償された各パスのシンボルを入力すると、各パスのシンボルをＲＡＫＥ合成して軟判定値を出力する。
干渉レプリカ生成部３−１〜３−Ｎの硬判定部１９は、ＲＡＫＥ合成部１８から軟判定値を受けると、その軟判定値に対する硬判定を実施する。
【００１７】
干渉レプリカ生成部３−１〜３−Ｎの乗算器２０は、硬判定部１９の硬判定値を受けると、その硬判定値に伝送路特性推定部１６により推定された伝送路特性を乗算する。
そして、干渉レプリカ生成部３−１〜３−Ｎのウェイト乗算回路２１−１〜２１−Ｋは、乗算器２０の乗算結果にウェイト演算部１３により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１の複素共役を乗算して第１ステージのシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を生成する。なお、第１ステージのシンボルレプリカは第２ステージに出力される。
【００１８】
干渉レプリカ生成部３−１〜３−Ｎの減算回路２２−１〜２２−Ｋは、ウェイト乗算回路２１−１〜２１−Ｋがシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を生成すると、そのシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１から前ステージにおいて生成されたシンボルレプリカｓ−（ｚ−１）−ｎ−１−１〜ｓ−（ｚ−１）−ｎ−Ｋ−１を減算する。ただし、第１ステージにおいては、前ステージからシンボルレプリカを受けないので、実際には、乗算回路２１−１〜２１−Ｋにより生成されたシンボルレプリカをそのまま再拡散回路２３−１〜２３−Ｋに出力する。
【００１９】
干渉レプリカ生成部３−１〜３−Ｎの再拡散回路２３−１〜２３−Ｋは、減算回路２２−１〜２２−Ｋから減算結果を受けると、その減算結果を逆拡散回路１１−１〜１１−Ｋと同じ拡散コードで拡散する。
そして、干渉レプリカ生成部３−１〜３−Ｎの加算回路２４−１〜２４−Ｋは、再拡散回路２３−１〜２３−Ｋから各パスの拡散信号を受けると、各パスの拡散信号を加算して、各素子のチップレプリカｃ−ｚ−ｎ−１〜ｃ−ｚ−ｎ−Ｋを生成する。
【００２０】
減算回路４−１〜４−Ｋは、上記のようにして干渉レプリカ生成部３−１〜３−Ｎがチップレプリカｃ−１−１〜ｃ−１−Ｎ（例えば、ｃ−１−Ｎはｃ−ｚ−Ｎ−１〜ｃ−ｚ−Ｎ−Ｋに相当する）を生成すると、遅延器２−１〜２−Ｋに保持されている受信拡散信号を取り出し、その受信拡散信号から、そのチップレプリカｃ−１−１〜ｃ−１−Ｎをそれぞれ引き去る処理を行う。
【００２１】
減算回路４−１〜４−Ｋによる減算後の信号である残差信号は、第２ステージの遅延器５−１〜５−Ｋに入力されるとともに、第２ステージの干渉レプリカ生成部６−１〜６−Ｎに入力される。
第２ステージの干渉レプリカ生成部６−１〜６−Ｎは、減算回路４−１〜４−Ｋから残差信号を入力すると、各ユーザの残差信号のチップレプリカとシンボルレプリカを生成する。
【００２２】
第２ステージの干渉レプリカ生成部６−１〜６−Ｎの動作は、基本的には第１ステージの干渉レプリカ生成部３−１〜３−Ｎの動作と同様であるため詳細な説明を省略するが、第２ステージにおいては、第１ステージにおいて生成されたシンボルレプリカを受けるので、干渉レプリカ生成部６−１〜６−Ｎの加算回路１２−１〜１２−Ｋでは、逆拡散回路１１−１〜１１−Ｋによる逆拡散後のシンボルと第１ステージにおいて生成されたシンボルレプリカを加算する。
また、干渉レプリカ生成部６−１〜６−Ｎの減算回路２２−１〜２２−Ｋでは、乗算回路２１−１〜２１−Ｋにより生成されたシンボルレプリカから第１ステージにおいて生成されたシンボルレプリカを減算する。
【００２３】
このように、逆拡散回路１１−１〜１１−Ｋによる逆拡散後のシンボルと第１ステージにおいて生成されたシンボルレプリカを加算することは、他ユーザの受信拡散信号（干渉信号）を取り除いた状態で、所望のユーザの拡散信号を逆拡散することと等しくなるので、精度の高いシンボルとなっており、伝送路特性推定部１６における伝送路特性の推定が第１ステージより正確なものとなる。従って、硬判定部１９による硬判定値も第１ステージの硬判定結果より精度の高いものとなり、ウェイト乗算回路２１−１〜２１−Ｋにより生成される第２ステージのシンボルレプリカも第１ステージで生成されたシンボルレプリカより精度の高いものとなる。
【００２４】
減算回路７−１〜７−Ｋは、上記のようにして干渉レプリカ生成部６−１〜６−Ｎがチップレプリカｃ−２−１〜ｃ−２−Ｎを生成すると、遅延器５−１〜５−Ｋに保持されている残差信号を取り出し、その残差信号から、そのチップレプリカｃ−２−１〜ｃ−２−Ｎをそれぞれ引き去る処理を行う。
【００２５】
アレーアンテナ復調部８−１〜８−Ｎは、減算回路７−１〜７−Ｋによる減算後の信号である残差信号を逆拡散して重み付け値を乗算し、その乗算結果を合成して復号する。
アレーアンテナ復調部８−１〜８−Ｎは、干渉レプリカ生成部６−１〜６−Ｎの構成から、乗算器２０と、ウェイト乗算回路２１−１〜２１−Ｋと、減算回路２２−１〜２２−Ｋと、再拡散回路２３−１〜２３−Ｋと、加算回路２４−１〜２４−Ｋとを取り除いたものに相当するため、具体的な動作説明は省略する。
【００２６】
【発明が解決しようとする課題】
従来の干渉キャンセラ装置は以上のように構成されているので、全てのステージ（＝干渉除去手段及び最終段の復調手段）においてウェイト演算部１３がウェイト演算を実施して、ウェイト乗算回路１４−１〜１４−Ｋ，２１−１〜２２−Ｋがウェイトの乗算処理を実施する。これにより干渉の除去精度が高められるが、全てのステージにおいてウェイト演算を実施しているため、所望するビームの指向性パターンの形成に長時間を要するなどの課題があった。
【００２７】
この発明は上記のような課題を解決するためになされたもので、所望するビームの指向性パターンを速やかに形成することができるアダプティブアレーの信号処理を組み込んだ干渉キャンセラ装置を得ることを目的とする。
【００２８】
【課題を解決するための手段】
この発明に係る干渉キャンセラ装置は、干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して復調手段に出力するようにしたものである。
【００２９】
この発明に係る干渉キャンセラ装置は、干渉除去手段がアレーアンテナにより受信された各拡散信号に係る重み付け値を演算する際、既知シンボルの拡散結果と干渉レプリカを除去した各拡散信号とを入力するようにしたものである。
【００３０】
この発明に係る干渉キャンセラ装置は、干渉除去手段により演算された各拡散信号に係る重み付け値を周波数補正して送信信号に乗算するようにしたものである。
【００３１】
この発明に係る干渉キャンセラ装置は、第１の干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して復調手段に出力するようにしたものである。
【００３２】
この発明に係る干渉キャンセラ装置は、第１の干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して第２の干渉除去手段に出力するようにしたものである。
【００３３】
この発明に係る干渉キャンセラ装置は、第１の干渉除去手段が各拡散信号に係る重み付け値を第２の干渉除去手段及び復調手段に出力するようにしたものである。
【００３４】
この発明に係る干渉キャンセラ装置は、第１の干渉除去手段がアレーアンテナにより受信された各拡散信号に係る重み付け値を演算する際、既知シンボルの拡散結果と干渉レプリカを除去した各拡散信号とを入力するようにしたものである。
【００３５】
この発明に係る干渉キャンセラ装置は、比較手段の比較結果が自己のＳＩＲ測定値が最高値である旨を示す場合に限り、その比較手段が出力する軟判定値を選択して復号するようにしたものである。
【００３６】
この発明に係る干渉キャンセラ装置は、復調手段が、第１の干渉除去手段、第２の干渉除去手段及び復調手段のうち、軟判定値が選択された手段においてのみ、重み付け値の乗算処理を実施するようにしたものである。
【００３７】
この発明に係る干渉キャンセラ装置は、第１の干渉除去手段により演算された各拡散信号に係る重み付け値を周波数補正して送信信号に乗算するようにしたものである。
【００３８】
この発明に係る干渉キャンセラ装置は、第２の干渉除去手段を複数段直列に接続したものである。
【００３９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による干渉キャンセラ装置を示す構成図であり、図において、５１−１〜５１−Ｋはアレーアンテナを構成するアンテナ素子、５２−１〜５２−Ｋはアンテナ素子５１−１〜５１−Ｋにより受信された拡散信号を所定時間だけ保持してから出力する遅延器、５３−１〜５３−Ｎは各ユーザの受信拡散信号のチップレプリカやシンボルレプリカ等を生成する干渉レプリカ生成部、５４−１〜５４−Ｋは遅延器５２−１〜５２−Ｋから出力された拡散信号から、干渉レプリカ生成部５３−１〜５３−Ｎにより生成されたチップレプリカをそれぞれ引き去る減算回路である。なお、遅延器５２−１〜５２−Ｋ、干渉レプリカ生成部５３−１〜５３−Ｎ及び減算回路５４−１〜５４−Ｋから第１の干渉除去手段（第１ステージ）が構成されている。
【００４０】
５５−１〜５５−Ｋは減算回路５４−１〜５４−Ｋによる減算後の信号である残差信号を所定時間だけ保持してから出力する遅延器、５６−１〜５６−Ｎは各ユーザの残差信号のチップレプリカやシンボルレプリカ等を生成する干渉レプリカ生成部、５７−１〜５７−Ｋは遅延器５５−１〜５５−Ｋから出力された残差信号から、干渉レプリカ生成部５６−１〜５６−Ｎにより生成されたチップレプリカをそれぞれ引き去る減算回路である。なお、遅延器５５−１〜５５−Ｋ、干渉レプリカ生成部５６−１〜５６−Ｎ及び減算回路５７−１〜５７−Ｋから第２の干渉除去手段が構成されている。
５８−１〜５８−Ｎは減算回路５７−１〜５７−Ｋによる減算後の信号である残差信号を逆拡散してウェイト（重み付け値）を乗算し、その乗算結果を合成して復号するアレーアンテナ復調部（最終段の復調手段＝最終ステージ）である。
【００４１】
図２は干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図、図３は干渉レプリカ生成部５６−１〜５６−Ｎの内部を示す構成図、図４はアレーアンテナ復調部５８−１〜５８−Ｎの内部を示す構成図である。干渉レプリカ生成部５３−１〜５３−Ｎ，５６−１〜５６−Ｎ及びアレーアンテナ復調部５８−１〜５８−Ｎは図２〜図４からも明らかなように各パス毎に同一の構成が設けられている。
【００４２】
図において、７１−１〜７１−Ｋは各パスにおいて受信拡散信号の逆拡散を行う逆拡散回路、７２は逆拡散回路７１−１〜７１−Ｋの逆拡散結果と伝送路特性推定部７５により推定された伝送路特性と加算器７９により生成された参照信号とを入力してウェイトを演算するウェイト演算部、７３−１〜７３−Ｋは逆拡散回路７１−１〜７１−Ｋの逆拡散結果にウェイト演算部７２により演算されたウェイトを乗算するウェイト乗算回路、７４はウェイト乗算回路７３−１〜７３−Ｋの乗算結果をビーム合成するビーム合成部、７５はビーム合成部７４による合成後のシンボルからシンボルの伝送路特性を推定する伝送路特性推定部、７６は伝送路特性推定部７５により推定された伝送路特性の複素共役をビーム合成部７４による合成後のシンボルに乗算して、シンボルの伝送路特性を補償する乗算器である。
【００４３】
７７は乗算器７６により伝送路特性が補償された各パスのシンボルをＲＡＫＥ合成して軟判定値を出力するＲＡＫＥ合成部、７８はＲＡＫＥ合成部７７から出力された軟判定値を硬判定する硬判定部、７９は硬判定部７８の硬判定値と既知シンボルを加算して参照信号を生成する加算器、８０は硬判定部７８の硬判定値に伝送路特性推定部７５により推定された伝送路特性を乗算する乗算器、８１−１〜８１−Ｋは乗算器８０の乗算結果にウェイト演算部７２により演算されたウェイトの複素共役を乗算して各素子のシンボルレプリカを生成するウェイト乗算回路である。
【００４４】
８２−１〜８２−Ｋはウェイト乗算回路８１−１〜８１−Ｋにより生成されたシンボルレプリカを逆拡散回路７１−１〜７１−Ｋと同じ拡散コードで拡散する再拡散回路、８３−１〜８３−Ｋは再拡散回路８２−１〜８２−Ｋから出力された各パスの拡散信号を加算して、各素子のチップレプリカを生成する加算回路である。
【００４５】
９１−１〜９１−Ｋは逆拡散回路７１−１〜７１−Ｋの逆拡散結果に前ステージから出力されたシンボルレプリカを加算する加算回路、９２−１〜９２−Ｋはウェイト乗算回路８１−１〜８１−Ｋにより生成されたシンボルレプリカから前ステージにおいて生成されたシンボルレプリカを減算する減算回路、９３−ｎはＲＡＫＥ合成部７７から出力された軟判定値を復号する復号部である。
【００４６】
次に動作について説明する。
まず、アンテナ素子５１−１〜５１−Ｋにより受信された拡散信号は、第１ステージの遅延器５２−１〜５２−Ｋに入力されるとともに、第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎに入力される。
【００４７】
第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎは、アンテナ素子５１−１〜５１−Ｋにより受信された拡散信号を入力すると、各ユーザの受信拡散信号のチップレプリカｃ−１−１〜ｃ−１−Ｎとシンボルレプリカｓ−１−１〜ｓ−１−ＮとウェイトＷ−１〜Ｗ−Ｎを生成する。
具体的には次の通りである。
【００４８】
まず、干渉レプリカ生成部５３−１〜５３−Ｎの逆拡散回路７１−１〜７１−Ｋは、アンテナ素子５１−１〜５１−Ｋにより受信された拡散信号を入力すると、各パスの受信拡散信号の逆拡散を実施し、その逆拡散結果をウェイト乗算回路７３−１〜７３−Ｋに出力する。
干渉レプリカ生成部５３−１〜５３−Ｎのウェイト乗算回路７３−１〜７３−Ｋは、逆拡散回路７１−１〜７１−Ｋから逆拡散後のシンボルを受けると、逆拡散後のシンボルにウェイト演算部７２により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を乗算する。
【００４９】
ここで、ウェイト演算部７２は、逆拡散回路７１−１〜７１−Ｋの逆拡散結果と、伝送路特性推定部７５により推定された伝送路特性と、加算器７９により生成された参照信号（硬判定部７８の硬判定値又は既知シンボルのみを参照信号としてもよい）とを入力して、ウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を演算する。ウェイト演算部７２により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１は、第２ステージ及び最終ステージに出力される。
なお、ウェイトの演算方法は、例えば「アレーアンテナによる適応信号処理」（菊間信良著、科学技術出版）に示されているように、ＬＭＳやＲＬＳなどのアルゴリズムを用いて行う。
【００５０】
干渉レプリカ生成部５３−１〜５３−Ｎのビーム合成部７４は、ウェイト乗算回路７３−１〜７３−Ｋから乗算結果を受けると、その乗算結果をビーム合成する。
干渉レプリカ生成部５３−１〜５３−Ｎの伝送路特性推定部７５は、ビーム合成部７４から合成後のシンボルを受けると、合成後のシンボルからシンボルの伝送路特性を推定する。
そして、干渉レプリカ生成部５３−１〜５３−Ｎの乗算器７６は、伝送路特性推定部７５により推定された伝送路特性の複素共役をビーム合成部７４による合成後のシンボルに乗算して、シンボルの伝送路特性を補償する。
【００５１】
干渉レプリカ生成部５３−１〜５３−ＮのＲＡＫＥ合成部７７は、乗算器７６により伝送路特性が補償された各パスのシンボルを入力すると、各パスのシンボルをＲＡＫＥ合成して軟判定値を出力する。
干渉レプリカ生成部５３−１〜５３−Ｎの硬判定部７８は、ＲＡＫＥ合成部７７から軟判定値を受けると、その軟判定値に対する硬判定を実施する。
【００５２】
干渉レプリカ生成部５３−１〜５３−Ｎの乗算器８０は、硬判定部７８の硬判定値を受けると、その硬判定値に伝送路特性推定部７５により推定された伝送路特性を乗算する。
そして、干渉レプリカ生成部５３−１〜５３−Ｎのウェイト乗算回路８１−１〜８１−Ｋは、乗算器８０の乗算結果にウェイト演算部７２により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１の複素共役を乗算して第１ステージのシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を生成する。なお、第１ステージのシンボルレプリカは第２ステージに出力される。
【００５３】
干渉レプリカ生成部５３−１〜５３−Ｎの再拡散回路８２−１〜８２−Ｋは、ウェイト乗算回路８１−１〜８１−Ｋから乗算結果を受けると、その乗算結果を逆拡散回路７１−１〜７１−Ｋと同じ拡散コードで拡散する。
そして、干渉レプリカ生成部５３−１〜５３−Ｎの加算回路８３−１〜８３−Ｋは、再拡散回路８２−１〜８２−Ｋから各パスの拡散信号を受けると、各パスの拡散信号を加算して、各素子のチップレプリカｃ−１−ｎ−１〜ｃ−１−ｎ−Ｋを生成する。
【００５４】
減算回路５４−１〜５４−Ｋは、上記のようにして干渉レプリカ生成部５３−１〜５３−Ｎがチップレプリカｃ−１−１〜ｃ−１−Ｎ（例えば、ｃ−１−Ｎはｃ−１−Ｎ−１〜ｃ−１−Ｎ−Ｋに相当する）を生成すると、遅延器５２−１〜５２−Ｋに保持されている受信拡散信号を取り出し、その受信拡散信号から、そのチップレプリカｃ−１−１〜ｃ−１−Ｎをそれぞれ引き去る処理を行う。
【００５５】
減算回路５４−１〜５４−Ｋによる減算後の信号である残差信号は、第２ステージの遅延器５５−１〜５５−Ｋに入力されるとともに、第２ステージの干渉レプリカ生成部５６−１〜５６−Ｎに入力される。
第２ステージの干渉レプリカ生成部５６−１〜５６−Ｎは、減算回路５４−１〜５４−Ｋから残差信号を入力すると、各ユーザの残差信号のチップレプリカｃ−２−１〜ｃ−２−Ｎとシンボルレプリカｓ−２−１〜ｓ−２−Ｎを生成する。
【００５６】
第２ステージの干渉レプリカ生成部５６−１〜５６−Ｎの動作は、基本的には第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎの動作と同様であるが、第２ステージにおいては、逆拡散回路７１−１〜７１−Ｋの逆拡散結果に第１ステージから出力されたシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を加算して、その加算結果をウェイト乗算回路７３−１〜７３−Ｋに出力する加算回路９１−１〜９１−Ｋと、ウェイト乗算回路８１−１〜８１−Ｋにより生成されたシンボルレプリカから第１ステージにおいて生成されたシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を減算して、その減算結果を再拡散回路８２−１〜８２−Ｋに出力する減算回路９２−１〜９２−Ｋとが設けられている点が異なる。
また、第２ステージにおいては、ウェイト演算部７２が設けられておらず、ウェイト乗算回路７３−１〜７３−Ｋ，８１−１〜８１−Ｋは、第１ステージのウェイト演算部７２により演算されたウェイトを使用する。
【００５７】
減算回路５７−１〜５７−Ｋは、上記のようにして干渉レプリカ生成部５６−１〜５６−Ｎがチップレプリカｃ−２−１〜ｃ−２−Ｎを生成すると、遅延器５５−１〜５５−Ｋに保持されている残差信号を取り出し、その残差信号から、そのチップレプリカｃ−２−１〜ｃ−２−Ｎをそれぞれ引き去る処理を行う。
【００５８】
アレーアンテナ復調部５８−１〜５８−Ｎは、減算回路５７−１〜５７−Ｋによる減算後の信号である残差信号を逆拡散してウェイトを乗算し、その乗算結果を合成して復号する。
具体的には次の通りである。
【００５９】
アレーアンテナ復調部５８−１〜５８−Ｎの逆拡散回路７１−１〜７１−Ｋは、減算回路５７−１〜５７−Ｋから出力された残差信号の逆拡散を実施する。
アレーアンテナ復調部５８−１〜５８−Ｎの加算回路９１−１〜９１−Ｋは、逆拡散回路７１−１〜７１−Ｋの逆拡散結果に前ステージから出力されたシンボルレプリカｓ−ｚ−ｎ−１−１〜ｓ−ｚ−ｎ−Ｋ−１を加算して、その加算結果をウェイト乗算回路７３−１〜７３−Ｋに出力する。
【００６０】
アレーアンテナ復調部５８−１〜５８−Ｎのウェイト乗算回路７３−１〜７３−Ｋは、加算回路９１−１〜９１−Ｋから加算結果を受けると、その加算結果に第１ステージのウェイト演算部７２により演算されたウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を乗算する。
アレーアンテナ復調部５８−１〜５８−Ｎのビーム合成部７４は、ウェイト乗算回路７３−１〜７３−Ｋから乗算結果を受けると、その乗算結果をビーム合成する。
【００６１】
アレーアンテナ復調部５８−１〜５８−Ｎの伝送路特性推定部７５は、ビーム合成部７４から合成後のシンボルを受けると、合成後のシンボルからシンボルの伝送路特性を推定する。
そして、アレーアンテナ復調部５８−１〜５８−Ｎの乗算器７６は、伝送路特性推定部７５により推定された伝送路特性の複素共役をビーム合成部７４による合成後のシンボルに乗算して、シンボルの伝送路特性を補償する。
【００６２】
アレーアンテナ復調部５８−１〜５８−ＮのＲＡＫＥ合成部７７は、乗算器７６により伝送路特性が補償された各パスのシンボルを入力すると、各パスのシンボルをＲＡＫＥ合成して軟判定値を出力する。
アレーアンテナ復調部５８−１〜５８−Ｎの復号部９３−ｎは、ＲＡＫＥ合成部７７から軟判定値を受けると、その軟判定値を復号する。
【００６３】
以上で明らかなように、この実施の形態１によれば、第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎにおけるウェイト演算部７２がウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を演算し、そのウェイトｗ１−ｎ−１〜ｗＫ−ｎ−１を第２ステージ及び最終ステージに出力するように構成したので、第２ステージ及び最終ステージにおいてはウェイト演算を実施することなく、ウェイトの乗算処理を実施することができる。その結果、所望するビームの指向性パターンを速やかに形成することができる効果を奏する。
【００６４】
なお、この実施の形態１では、第２ステージが１段構成のものについて示したが、第２ステージと同等な構成の回路が複数段直列に接続されていてもよく、この場合には、干渉除去精度を高めることができる。
【００６５】
実施の形態２．
図５はこの発明の実施の形態２による干渉キャンセラ装置の干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図、図６は干渉レプリカ生成部５６−１〜５６−Ｎの内部を示す構成図である。図において、図２及び図３と同一符号は同一または相当部分を示すので説明を省略する。
９４−１〜９４−Ｋは伝送路特性推定部７５により推定された伝送路特性の複素共役を加算回路９１−１〜９１−Ｋの加算結果に乗算して、シンボルの伝送路特性を補償する乗算器、９５−１〜９５−Ｋは硬判定部７８の硬判定値に伝送路特性推定部７５により推定された伝送路特性を乗算する乗算器である。
【００６６】
上記実施の形態１では、第１及び第２ステージにおいても、ウェイト乗算回路７３−１〜７３−Ｋ，８１−１〜８１−Ｋがウェイトの乗算処理を実施するものについて示したが、この実施の形態２では、例えば、最終ステージにおいてのみウェイトの乗算処理を実施する。
即ち、全ステージにおいてウェイトの乗算処理を実施する必要はなく、いずれかのステージにおいてウェイトの乗算処理を実施するようにすればよい。これにより、回路規模を削減することができる。
【００６７】
実施の形態３．
図７はこの発明の実施の形態３による干渉キャンセラ装置の干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図、図８は干渉レプリカ生成部５６−１〜５６−Ｎの内部を示す構成図、図９はアレーアンテナ復調部５８−１〜５８−Ｎの内部を示す構成図である。図において、図２〜図４等と同一符号は同一または相当部分を示すので説明を省略する。
９６−１〜９６−Ｋは伝送路特性推定部７５により推定された伝送路特性の複素共役を逆拡散回路７１−１〜７１−Ｋによる逆拡散後のシンボルに乗算して、各素子の伝送路特性を補償する乗算器、９７−１〜９７−Ｋは乗算器９６−１〜９６−Ｋにより伝送路特性が補償された各パスのシンボルを加算する加算回路、９８は加算回路９７−１〜９７−Ｋの加算結果と加算器７９により生成された参照信号とを入力してウェイトを演算するウェイト演算部である。
【００６８】
上記実施の形態１では、第１ステージにおいて、ウェイト演算部７２をパス毎に設けるものについて示したが、この実施の形態３では、図７に示すように、ウェイト演算部９８を１つだけ設けるようにしたものであり、上記実施の形態１と同様の効果を奏することができる。
【００６９】
実施の形態４．
上記実施の形態３では、第１及び第２ステージにおいても、ウェイト乗算回路７３−１〜７３−Ｋ，８１−１〜８１−Ｋがウェイトの乗算処理を実施するものについて示したが、この実施の形態４では、図１０及び図１１に示すように、第１及び第２ステージにおいてはウェイトの乗算処理を実施せず、最終ステージにおいてのみウェイトの乗算処理を実施するようにしたものである。
即ち、全ステージにおいてウェイトの乗算処理を実施する必要はなく、いずれかのステージにおいてウェイトの乗算処理を実施するようにすればよい。これにより、回路規模を削減することができる。
【００７０】
実施の形態５．
図１２はこの発明の実施の形態５による干渉キャンセラ装置の干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
９９は再拡散回路８２−１〜８２−Ｋと同じ拡散コードを用いて、既知シンボルを拡散して参照信号を生成する拡散部、１００は加算回路８３−１〜８３−Ｋから出力された各素子のチップレプリカと伝送路特性推定部７５により推定された伝送路特性と拡散部９９により生成された参照信号とを入力してウェイトを演算するウェイト演算部である。
【００７１】
上記実施の形態１等では、ウェイト演算部７２が逆拡散回路７１−１〜７１−Ｋの逆拡散結果と伝送路特性推定部７５により推定された伝送路特性と加算器７９により生成された参照信号とを入力してウェイトを演算するものについて示したが、この実施の形態５では、ウェイト演算部１００が加算回路８３−１〜８３−Ｋから出力された各素子のチップレプリカと伝送路特性推定部７５により推定された伝送路特性と拡散部９９により生成された参照信号とを入力してウェイトを演算するようにしたものである。
このように、拡散後の信号を用いてウェイト演算を行うので、上記実施の形態１等よりもウェイトの演算時間を短縮することができる効果を奏する。
【００７２】
実施の形態６．
図１３はこの発明の実施の形態６による干渉キャンセラ装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
６１−１〜６１−Ｎは各ステージにおけるＳＩＲ測定値を比較する比較器、６２−１〜６２−ＮはＳＩＲ測定値が最高値のステージの軟判定値を選択して復号部９３−１〜９３−Ｎに出力するスイッチである。この比較器及びスイッチは、本発明の比較手段を構成する。
【００７３】
図１４は干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図、図１５は干渉レプリカ生成部５６−１〜５６−Ｎの内部を示す構成図、図１６はアレーアンテナ復調部５８−１〜５８−Ｎの内部を示す構成図である。図において、図２〜図４と同一符号は同一または相当部分を示すので説明を省略する。
１０１はビーム合成部７４による合成後のシンボルのＳＩＲ測定値を測定するＳＩＲ測定部、１０２は比較器６１−１〜６１−Ｎの比較結果が自己のステージのＳＩＲ測定値が最高値である旨を示す場合に限り、ウェイト乗算回路７３−１〜７３−Ｋにおけるウェイトの乗算処理を許可する制御信号を出力するスイッチである。なお、スイッチ１０２がウェイトの乗算処理を許可しない制御信号を出力する場合、逆拡散回路７１−１〜７１−Ｋによる逆拡散後のシンボル又は加算回路９１−１〜９１−Ｋから出力されたシンボルのうち、いずれかのシンボルが選択されてビーム合成部７４に出力される。
【００７４】
上記実施の形態１では、全ステージにおいて、ウェイト乗算回路７３−１〜７３−Ｋがウェイトの乗算処理を実施するものについて示したが、この実施の形態６では、ＳＩＲ測定値が最良のステージのウェイト乗算回路７３−１〜７３−Ｋのみがウェイトの乗算処理を実施するようにしたものである。
【００７５】
即ち、各ステージのＳＩＲ測定部１０１がビーム合成部７４による合成後のシンボルのＳＩＲ測定値を測定すると、比較器６１−１〜６１−Ｎが各ステージにおけるＳＩＲ測定部１０１のＳＩＲ測定値を比較する。
そして、各ステージのスイッチ１０２は、比較器６１−１〜６１−Ｎの比較結果が自己のステージのＳＩＲ測定値が最高値である旨を示す場合に限り、ウェイト乗算回路７３−１〜７３−Ｋにおけるウェイトの乗算処理を許可する制御信号を出力するようにする。
また、スイッチ６２−１〜６２−Ｎは、ＳＩＲ測定値が最高値のステージの軟判定値を選択して復号部９３−１〜９３−Ｎに出力する。
このように、ＳＩＲ測定値が最良のステージのおいてのみウェイト乗算が行われ、ＳＩＲ測定値が最高値のステージの軟判定値が選択されて復号されるため、受信機の安定化を図ることができる効果を奏する。
【００７６】
実施の形態７．
図１７はこの発明の実施の形態７による干渉キャンセラ装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
６３は第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎにより演算されたウェイトを周波数補正する周波数補正部である。
【００７７】
図１８は干渉レプリカ生成部５３−１〜５３−Ｎの内部を示す構成図である。図において、図７と同一符号は同一または相当部分を示すので説明を省略する。
６４は送信データを拡散する拡散部、６５−１〜６５−Ｋは拡散部６４から出力された送信拡散信号に周波数補正後のウェイトを乗算し、その乗算結果をアンテナ素子５１−１〜５１−Ｋに出力する乗算器である。
【００７８】
上記実施の形態１〜６では、アンテナ素子５１−１〜５１−Ｋが拡散信号を受信する場合について示したが、この実施の形態７では、アンテナ素子５１−１〜５１−Ｋから拡散信号を送信する際、拡散信号の受信時において、第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎにより演算されたウェイトを使用するようにしたものである。
【００７９】
即ち、アンテナ素子５１−１〜５１−Ｋから拡散信号を送信する際、ウェイトの演算処理を省くため、周波数補正部６３が第１ステージの干渉レプリカ生成部５３−１〜５３−Ｎにより演算されたウェイトを周波数補正する。
ここで、周波数補正部６３は、Ｗ−ＣＤＭＡ方式がＦＤＤモードの場合、送受信の周波数が異なることから設けられた機能であり、周波数の相違に伴うビームの指向性パターンの相違を補正するものである。
補正の具体的な方法は、「ＣＤＭＡ無線伝送装置及びＣＤＭＡ無線伝送システム」（特開平８−２７４６８７号公報）や、「セルラ基地局のアンテナ指向性制御による周波数利用率の改善」（信学技報ＲＣＳ９３−８）に示されている通り、送受信ビームの指向性パターン間の平均二乗誤差を最小にするなどによって補正を行う。
【００８０】
乗算器６５−１〜６５−Ｎは、周波数補正部６３がウェイトの周波数補正を行うと、拡散部６４から出力された送信拡散信号に周波数補正後のウェイトを乗算し、その乗算結果をアンテナ素子５１−１〜５１−Ｋに出力する。
これにより、送信ビームの指向性パターンが速やかに形成されるとともに、回路規模が削減される効果を奏する。
【００８１】
なお、この実施の形態７では、拡散部６４による拡散後の送信信号に周波数補正後のウェイトを乗算するものについて示したが、拡散前の送信信号に周波数補正後のウェイトを乗算し、その乗算結果を拡散するようにしてもよい。
【００８２】
【発明の効果】
以上のように、この発明によれば、干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して復調手段に出力するように構成したので、所望するビームの指向性パターンを速やかに形成することができる効果がある。
【００８３】
この発明によれば、干渉除去手段がアレーアンテナにより受信された各拡散信号に係る重み付け値を演算する際、既知シンボルの拡散結果と干渉レプリカを除去した各拡散信号とを入力するように構成したので、所望するビームの指向性パターンを速やかに形成することができる効果がある。
【００８４】
この発明によれば、干渉除去手段により演算された各拡散信号に係る重み付け値を周波数補正して送信拡散信号に乗算するように構成したので、送信ビームの指向性パターンを速やかに形成することができるとともに、回路規模を削減することができる効果がある。
【００８５】
この発明によれば、第１の干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して復調手段に出力するように構成したので、所望するビームの指向性パターンを速やかに形成することができる効果がある。
【００８６】
この発明によれば、第１の干渉除去手段が干渉レプリカを生成する際、アレーアンテナにより受信された各拡散信号に係る重み付け値を演算して第２の干渉除去手段に出力するように構成したので、所望するビームの指向性パターンを速やかに形成することができる効果がある。
【００８７】
この発明によれば、第１の干渉除去手段が各拡散信号に係る重み付け値を第２の干渉除去手段及び復調手段に出力するように構成したので、所望するビームの指向性パターンを速やかに形成することができる効果がある。
【００８８】
この発明によれば、第１の干渉除去手段がアレーアンテナにより受信された各拡散信号に係る重み付け値を演算する際、既知シンボルの拡散結果と干渉レプリカを除去した各拡散信号とを入力するように構成したので、ウェイトの演算時間を短縮することができる効果がある。
【００８９】
この発明によれば、比較手段の比較結果が自己のＳＩＲ測定値が最高値である旨を示す場合に限り、その比較手段が出力する軟判定値を選択して復号するように構成したので、受信機の安定化を図ることができる効果がある。
【００９０】
この発明によれば、復調手段が、第１の干渉除去手段、第２の干渉除去手段及び復調手段のうち、軟判定値が選択された手段においてのみ、重み付け値の乗算処理を実施するように構成したので、受信機の安定化を図ることができる効果がある。
【００９１】
この発明によれば、第１の干渉除去手段により演算された各拡散信号に係る重み付け値を周波数補正して送信拡散信号に乗算するように構成したので、送信ビームの指向性パターンを速やかに形成することができるとともに、回路規模を削減することができる効果がある。
【００９２】
この発明によれば、第２の干渉除去手段を複数段直列に接続するように構成したので、干渉除去精度を高めることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１〜５による干渉キャンセラ装置を示す構成図である。
【図２】この発明の実施の形態１による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図３】この発明の実施の形態１による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図４】この発明の実施の形態１による干渉キャンセラ装置のアレーアンテナ復調部の内部を示す構成図である。
【図５】この発明の実施の形態２による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図６】この発明の実施の形態２による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図７】この発明の実施の形態３による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図８】この発明の実施の形態３による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図９】この発明の実施の形態３による干渉キャンセラ装置のアレーアンテナ復調部の内部を示す構成図である。
【図１０】この発明の実施の形態４による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１１】この発明の実施の形態４による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１２】この発明の実施の形態５による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１３】この発明の実施の形態６による干渉キャンセラ装置を示す構成図である。
【図１４】この発明の実施の形態６による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１５】この発明の実施の形態６による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１６】この発明の実施の形態６による干渉キャンセラ装置のアレーアンテナ復調部の内部を示す構成図である。
【図１７】この発明の実施の形態７による干渉キャンセラ装置を示す構成図である。
【図１８】この発明の実施の形態７による干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【図１９】従来の干渉キャンセラ装置を示す構成図である。
【図２０】従来の干渉キャンセラ装置の干渉レプリカ生成部の内部を示す構成図である。
【符号の説明】
５１−１〜５１−Ｋアンテナ素子（アレーアンテナ）、５２−１〜５２−Ｋ遅延器（第１の干渉除去手段）、５３−１〜５３−Ｎ干渉レプリカ生成部（第１の干渉除去手段）、５４−１〜５４−Ｋ減算回路（第１の干渉除去手段）、５５−１〜５５−Ｋ遅延器（第２の干渉除去手段）、５６−１〜５６−Ｎ干渉レプリカ生成部（第２の干渉除去手段）、５７−１〜５７−Ｋ減算回路（第２の干渉除去手段）、５８−１〜５８−Ｎアレーアンテナ復調部（復調手段）、６１−１〜６１−Ｎ比較器（比較手段）、６２−１〜６２−Ｎスイッチ、６３周波数補正部、６４拡散部、６５−１〜６５−Ｋ乗算器、７１−１〜７１−Ｋ逆拡散回路、７２ウェイト演算部、７３−１〜７３−Ｋウェイト乗算回路、７４ビーム合成部、７５伝送路特性推定部、７６乗算器、７７ＲＡＫＥ合成部、７８硬判定部、７９加算器、８０乗算器、８１−１〜８１−Ｋウェイト乗算回路、８２−１〜８２−Ｋ再拡散回路、８３−１〜８３−Ｋ加算回路、９１−１〜９１−Ｋ加算回路、９２−１〜９２−Ｋ減算回路、９３−１〜９３−Ｎ復号部、９４−１〜９４−Ｋ乗算器、９５−１〜９５−Ｋ乗算器、９６−１〜９６−Ｋ乗算器、９７−１〜９７−Ｋ加算回路、９８ウェイト演算部、９９拡散部、１００ウェイト演算部、１０１ＳＩＲ測定部、１０２スイッチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an interference canceller apparatus used in, for example, a CDMA (Code Division Multiple Access) communication system.
[0002]
[Prior art]
The CDMA system used in mobile communication has interference due to multipath and intersymbol interference due to multiuser, and the number of users that can communicate within the same area is limited.
There is an interference canceller as an element technology for reducing such interference. This is a technique in which signals other than the desired user are removed from the received spread signal and the signal of the desired user is demodulated after artificially removing the interference. Conventional interference cancellers are described in “Sequential transmission path estimation type CDMA multistage interference canceller utilizing symbol replica processing” (RCS 96-171, February 1997).
[0003]
Another element technology for reducing interference is an adaptive array antenna. This uses an adaptive signal processing algorithm to control the directivity pattern of the antenna beam, spatially separate the desired user's signal from other users' signals, and remove interference within the limits imposed by the number of antennas. In addition, the signal of the desired user is demodulated. The principle of an adaptive array antenna is described in “Adaptive signal processing by an array antenna” (Nobuyoshi Kikuma, Science and Technology Publishing).
[0004]
There is a receiver that combines an interference canceller and an array antenna. This is provided with a circuit incorporating a function of multiplying the replica generation unit of each stage of the interference canceller and the demodulation unit of the final stage by a weight, and an effect of increasing the accuracy of replica generation of each stage is obtained. In addition, since a desired signal directivity pattern is formed slowly in a reference signal only with known symbols, there is a method of inputting a hard decision value after RAKE combining to a weight calculation unit.
[0005]
FIG. 19 is a block diagram showing a conventional interference canceller apparatus disclosed in, for example, Japanese Patent Application Laid-Open No. 11-275064. In the figure, 1-1 to 1-K denote antenna elements constituting an array antenna, and 2-1 to 2-K is a delay unit that outputs the spread signal received by the antenna elements 1-1 to 1-K after being held for a predetermined time, and 3-1 to 3-N is a chip replica of each user's received spread signal. Interference replica generation units 4-1 to 4-K that generate symbol replicas are generated by the interference replica generation units 3-1 to 3-N from the spread signals output from the delay units 2-1 to 2-K. It is a subtracting circuit that pulls out each chip replica.
[0006]
5-1 to 5 -K are delay devices that output a residual signal, which is a signal after subtraction by the subtraction circuits 4-1 to 4 -K, for a predetermined time, and 6-1 to 6 -N denote each user. Interference replica generators 7-1 to 7-K generate chip replicas and symbol replicas of the residual signals of the residual signals from the residual signals output from the delay units 5-1 to 5-K. 1 to 6-N, subtracting circuits for removing the chip replicas respectively, and 8-1 to 8-N despread the residual signals, which are signals after subtraction by the subtracting circuits 7-1 to 7-K. This is an array antenna demodulator that multiplies the weighted values and synthesizes and decodes the multiplication results.
[0007]
FIG. 20 is a configuration diagram showing the inside of the interference replica generation units 3-1 to 3-N, 6-1 to 6-N, and the interference replica generation units 3-1 to 3-N and 6-1 to 6-N. As is clear from FIG. 20, the same configuration is provided for each path.
In the figure, 11-1 to 11-K are despreading circuits that despread the received spread signal or residual signal in each path, and 12-1 to 12-K are the reverse of the despreading circuits 11-1 to 11-K. An addition circuit for adding the symbol replica output from the previous stage to the spread result, 13 is the addition result of the addition circuits 12-1 to 12-K, the transmission path characteristic estimated by the transmission path characteristic estimation section 16, and the hard decision section 19 Is a weight calculation unit that inputs a hard decision value and calculates a weight.
[0008]
Reference numerals 14-1 to 14-K denote weight multiplication circuits that multiply the addition results of the addition circuits 12-1 to 12-K by the weights calculated by the weight calculation unit 13. Reference numeral 15 denotes weight multiplication circuits 14-1 to 14-K. A beam combining unit that combines the multiplication results with the beam, 16 is a transmission line characteristic estimation unit that estimates the transmission characteristic of the symbol from the symbols combined by the beam combining unit 15, and 17 is a transmission line estimated by the transmission line characteristic estimation unit 16. This is a multiplier that multiplies the complex conjugate of the characteristic by the symbol combined by the beam combining unit 15 to compensate the transmission path characteristic of the symbol.
[0009]
Reference numeral 18 denotes a RAKE combiner that outputs a soft decision value by RAKE combining the symbols of the paths whose transmission path characteristics have been compensated by the multiplier 17, and reference numeral 19 denotes a hard decision of the soft decision value output from the RAKE combiner 18. The determination unit 20 is a multiplication circuit that multiplies the hard decision value output from the hard decision unit 19 by the transmission line characteristic estimated by the transmission line characteristic estimation unit 16, and 21-1 to 21-K are multiplication results of the multiplier 20. 2 is a weight multiplication circuit that multiplies the complex conjugate of the weight calculated by the weight calculation unit 13 to generate a symbol replica of each element.
[0010]
22-1 to 22-K are subtraction circuits that subtract the symbol replica generated in the previous stage from the symbol replicas generated by the weight multiplication circuits 21-1 to 21-K, and 23-1 to 23-K are subtraction circuits 22. The respreading circuit that spreads the subtraction results of -1 to 22-K with the same spreading code as the despreading circuits 11-1 to 11-K, and 24-1 to 24-K are the respreading circuits 23-1 to 23-K. This is an adder circuit that adds the output spread signals of each path to generate a chip replica of each element.
[0011]
Note that, in the first stage interference replica generation units 3-1 to 3-N, there is no input of symbol replicas from the previous stage. Therefore, the adder circuits 12-1 to 12-K may not be provided. Further, in FIG. 20, the array antenna demodulation units 8-1 to 8-N at the final stage in FIG. 20 include a multiplier 20, weight multiplication circuits 21-1 to 21-K, subtraction circuits 22-1 to 22-K, This corresponds to a circuit obtained by removing the respreading circuits 23-1 to 23-K and the adding circuits 24-1 to 24-K.
[0012]
Next, the operation will be described.
First, the spread signals received by the antenna elements 1-1 to 1-K are input to the first stage delay units 2-1 to 2-K, and the first stage interference replica generation units 3-1 to 3-1 are used. 3-N is input.
The first stage interference replica generation units 3-1 to 3-N generate chip replicas and symbol replicas of the received spread signals of the respective users when the spread signals received by the antenna elements 1-1 to 1-K are input. To do.
Specifically, it is as follows.
[0013]
First, when the despreading circuits 11-1 to 11-K of the interference replica generation units 3-1 to 3-N receive the spread signals received by the antenna elements 1-1 to 1-K, the reception spread of each path is received. The signal is despread and the despread result is output to the adder circuits 12-1 to 12-K.
The adder circuits 12-1 to 12-K of the interference replica generation units 3-1 to 3-N add the symbols after despreading by the despreading circuits 11-1 to 11-K and the symbol replicas generated in the previous stage. To do. However, since the symbol replica is not received from the previous stage in the first stage, actually, the symbols after despreading by the despreading circuits 11-1 to 11-K are directly sent to the weight multiplication circuits 14-1 to 14-K. Output.
[0014]
When the weight multiplication circuits 14-1 to 14-K of the interference replica generation units 3-1 to 3-N receive the despread symbols from the adder circuits 12-1 to 12-K, the weights are added to the despread symbols. The weights w1-n-1 to wK-n-1 calculated by the calculation unit 13 are multiplied.
Here, the weight calculation unit 13 receives the despread symbols output from the adder circuits 12-1 to 12 -K, the transmission path characteristics estimated by the transmission path characteristic estimation unit 16, and the hard decision unit 19. Weights w1-n-1 to wK-n-1 are calculated based on the determination value.
[0015]
When receiving the multiplication results from the weight multiplication circuits 14-1 to 14-K, the beam synthesis unit 15 of the interference replica generation units 3-1 to 3-N performs beam synthesis on the multiplication results.
When the transmission path characteristic estimation unit 16 of the interference replica generation units 3-1 to 3 -N receives the combined symbol from the beam combining unit 15, it estimates the transmission path characteristic of the symbol from the combined symbol.
Then, the multiplier 17 of the interference replica generation unit 3-1 to 3-N multiplies the complex conjugate of the transmission path characteristic estimated by the transmission path characteristic estimation unit 16 by the symbol combined by the beam combining unit 15, Compensates for the transmission characteristics of symbols.
[0016]
When the RAKE combining unit 18 of the interference replica generating units 3-1 to 3 -N receives the symbols of the respective paths whose transmission path characteristics are compensated by the multiplier 17, the RAKE combining of the symbols of the respective paths is performed to obtain a soft decision value. Output.
When the hard decision unit 19 of the interference replica generation units 3-1 to 3 -N receives the soft decision value from the RAKE combining unit 18, the hard decision unit 19 performs a hard decision on the soft decision value.
[0017]
When the multiplier 20 of the interference replica generation unit 3-1 to 3-N receives the hard decision value of the hard decision unit 19, the multiplier 20 multiplies the hard decision value by the transmission channel characteristic estimated by the transmission channel characteristic estimation unit 16. .
Then, the weight multiplication circuits 21-1 to 21 -K of the interference replica generation units 3-1 to 3 -N are weights w 1 -n 1 to w K− calculated by the weight calculation unit 13 on the multiplication result of the multiplier 20. Multiply n-1 complex conjugates to generate first stage symbol replicas sz-n-1-1-1 to sz-n-K-1. The symbol replica of the first stage is output to the second stage.
[0018]
In the subtraction circuits 22-1 to 22-K of the interference replica generation units 3-1 to 3-N, the weight multiplication circuits 21-1 to 21-K are symbol replicas szn-1-1 to sz-. When n-K-1 is generated, the symbol replica s- (z-1) -n- generated in the previous stage from the symbol replicas sz-n-1-1-1 to sz-n-K-1. 1-1 to s- (z-1) -n-K-1 are subtracted. However, since the symbol replica is not received from the previous stage in the first stage, actually, the symbol replica generated by the multiplication circuits 21-1 to 21-K is directly used as the respreading circuits 23-1 to 23-K. Output.
[0019]
When the respreading circuits 23-1 to 23-K of the interference replica generation units 3-1 to 3-N receive the subtraction result from the subtraction circuits 22-1 to 22-K, the subspreading circuit 11-1 Spread with the same spreading code as ~ 11-K.
When the adder circuits 24-1 to 24-K of the interference replica generation units 3-1 to 3-N receive the spread signal of each path from the respreading circuits 23-1 to 23-K, the spread signal of each path Are added to generate chip replicas cz-n-1 to cz-n-K of each element.
[0020]
In the subtraction circuits 4-1 to 4 -K, the interference replica generation units 3-1 to 3 -N perform chip replicas c- 1-1 to c 1 -N (for example, c-1-N is cz-N-1 to c-z-N-K), the received spread signals held in the delay units 2-1 to 2-K are extracted, and the received spread signals are Processing for pulling out the chip replicas c-1-1-1 to c-1-N is performed.
[0021]
The residual signal, which is a signal after subtraction by the subtraction circuits 4-1 to 4-K, is input to the second stage delay units 5-1 to 5-K, and the second stage interference replica generation unit 6- 1 to 6-N.
When the second stage interference replica generation units 6-1 to 6-N receive the residual signals from the subtraction circuits 4-1 to 4-K, the second stage interference replica generation units 6-1 to 6-N generate chip replicas and symbol replicas of the residual signals of the respective users.
[0022]
Since the operations of the second-stage interference replica generation units 6-1 to 6-N are basically the same as the operations of the first-stage interference replica generation units 3-1 to 3-N, detailed description thereof is omitted. However, since the symbol replica generated in the first stage is received in the second stage, the adder circuits 12-1 to 12-K of the interference replica generation units 6-1 to 6-N have the despreading circuit 11- The symbols after despreading by 1 to 11-K and the symbol replica generated in the first stage are added.
In addition, in the subtraction circuits 22-1 to 22-K of the interference replica generation units 6-1 to 6-N, the symbol replicas generated in the first stage from the symbol replicas generated by the multiplication circuits 21-1 to 21-K. Is subtracted.
[0023]
Thus, adding the symbols after despreading by the despreading circuits 11-1 to 11-K and the symbol replica generated in the first stage is a state in which the received spread signals (interference signals) of other users are removed. Thus, since it is equivalent to despreading the spread signal of the desired user, it is a highly accurate symbol, and the transmission line characteristic estimation in the transmission line characteristic estimation unit 16 is more accurate than the first stage. Accordingly, the hard decision value by the hard decision unit 19 is also more accurate than the hard decision result of the first stage, and the second stage symbol replicas generated by the weight multiplication circuits 21-1 to 21-K are also the first stage. It is more accurate than the generated symbol replica.
[0024]
When the interference replica generation units 6-1 to 6-N generate the chip replicas c-2-1 to c-2-N as described above, the subtraction circuits 7-1 to 7-K generate the delay unit 5-1. The residual signal held at ˜5-K is extracted, and the chip replicas c-2-1 to c-2-N are respectively extracted from the residual signal.
[0025]
The array antenna demodulation units 8-1 to 8-N despread the residual signals, which are signals after subtraction by the subtraction circuits 7-1 to 7-K, multiply the weighted values, and synthesize the multiplication results. Decrypt.
The array antenna demodulating units 8-1 to 8-N are configured from the interference replica generating units 6-1 to 6-N, so that the multiplier 20, the weight multiplying circuits 21-1 to 21-K, and the subtracting circuit 22-1. ˜22-K, the respreading circuits 23-1 to 23-K, and the addition circuits 24-1 to 24-K are removed, and the detailed operation description is omitted.
[0026]
[Problems to be solved by the invention]
Since the conventional interference canceller apparatus is configured as described above, the weight calculation unit 13 performs weight calculation in all stages (= interference removal unit and final stage demodulation unit), and the weight multiplication circuit 14-1. ˜14-K and 21-1 to 22-K perform weight multiplication processing. As a result, the interference removal accuracy is improved, but since weight calculation is performed in all stages, there is a problem that it takes a long time to form a desired beam directivity pattern.
[0027]
The present invention has been made to solve the above-described problems, and an object thereof is to provide an interference canceller apparatus incorporating an adaptive array signal processing capable of quickly forming a desired beam directivity pattern. To do.
[0028]
[Means for Solving the Problems]
In the interference canceller according to the present invention, when the interference canceling means generates an interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the demodulating means.
[0029]
In the interference canceller according to the present invention, when the interference canceling unit calculates the weighting value for each spread signal received by the array antenna, the spread result of the known symbol and each spread signal from which the interference replica is removed are input. It is a thing.
[0030]
In the interference canceller according to the present invention, the transmission signal is multiplied by the frequency of the weighting value for each spread signal calculated by the interference canceling means.
[0031]
In the interference canceller according to the present invention, when the first interference canceling means generates an interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the demodulating means. is there.
[0032]
In the interference canceller according to the present invention, when the first interference canceling unit generates an interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the second interference canceling unit. It is a thing.
[0033]
In the interference canceller apparatus according to the present invention, the first interference canceling means outputs the weighting value related to each spread signal to the second interference canceling means and the demodulating means.
[0034]
In the interference canceller according to the present invention, when the first interference canceling unit calculates a weighting value for each spread signal received by the array antenna, the spread result of the known symbol and each spread signal from which the interference replica is removed are calculated. It is something to be entered.
[0035]
The interference canceller according to the present invention selects and decodes the soft decision value output by the comparison means only when the comparison result of the comparison means indicates that its own SIR measurement value is the highest value. Is.
[0036]
In the interference canceller according to the present invention, the demodulating means performs weighting value multiplication processing only in the means for which the soft decision value is selected among the first interference removing means, the second interference removing means, and the demodulating means. It is what you do.
[0037]
The interference canceller apparatus according to the present invention is such that the weight value for each spread signal calculated by the first interference cancellation means is frequency-corrected and multiplied by the transmission signal.
[0038]
In the interference canceller according to the present invention, a plurality of second interference canceling means are connected in series.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
1 is a block diagram showing an interference canceller according to Embodiment 1 of the present invention. In the figure, reference numerals 51-1 to 51-K denote antenna elements constituting an array antenna, and 52-1 to 52-K denote antenna elements. Delay units 53-1 to 53-N that hold and output the spread signals received by 51-1 to 51-K for a predetermined time and generate chip replicas, symbol replicas, and the like of the received spread signals of each user The interference replica generation units 54-1 to 54-K subtract the chip replicas generated by the interference replica generation units 53-1 to 53-N from the spread signals output from the delay units 52-1 to 52-K, respectively. It is a subtraction circuit that leaves. The delay units 52-1 to 52-K, the interference replica generation units 53-1 to 53-N, and the subtraction circuits 54-1 to 54-K constitute first interference removal means (first stage). .
[0040]
Reference numerals 55-1 to 55-K denote delay units that output a residual signal, which is a signal after subtraction by the subtraction circuits 54-1 to 54-K, for a predetermined time, and reference numerals 56-1 to 56-N denote users. Interference replica generators 57-1 to 57-K generate chip replicas, symbol replicas, and the like of the residual signals of the residual signals from the residual signals output from the delay units 55-1 to 55-K. This is a subtracting circuit that pulls out the chip replicas generated by −1 to 56-N. The delay units 55-1 to 55-K, the interference replica generation units 56-1 to 56-N, and the subtraction circuits 57-1 to 57-K constitute second interference removing means.
58-1 to 58 -N despread the residual signal, which is a signal after subtraction by the subtraction circuits 57-1 to 57-K, multiply by a weight (weighting value), and synthesize and decode the multiplication result. An array antenna demodulator (final stage demodulation means = final stage).
[0041]
2 is a block diagram showing the inside of the interference replica generators 53-1 to 53-N, FIG. 3 is a block diagram showing the inside of the interference replica generators 56-1 to 56-N, and FIG. It is a block diagram which shows the inside of -1-58-N. The interference replica generation units 53-1 to 53-N, 56-1 to 56-N, and the array antenna demodulation units 58-1 to 58-N have the same configuration for each path as is apparent from FIGS. Is provided.
[0042]
In the figure, reference numerals 71-1 to 71-K denote despreading circuits that despread the received spread signal in each path, and 72 denotes a despreading result of the despreading circuits 71-1 to 71-K and a transmission path characteristic estimation unit 75. Weight calculation units 73-1 to 73-K that calculate the weights by inputting the estimated transmission path characteristics and the reference signal generated by the adder 79 are despreading circuits 71-1 to 71-K. A weight multiplication circuit that multiplies the result by the weight calculated by the weight calculation unit 72, 74 is a beam combining unit that combines the multiplication results of the weight multiplying circuits 73-1 to 73-K, and 75 is a combination after the combining by the beam combining unit 74. A transmission line characteristic estimation unit 76 estimates the transmission line characteristic of the symbol from the symbols of the symbol, and 76 indicates a complex conjugate of the transmission line characteristic estimated by the transmission line characteristic estimation unit 75. By multiplying the Le, a multiplier for compensating the transmission path characteristics of the symbol.
[0043]
77 is a RAKE combining unit that RAKE-combines the symbols of each path whose transmission path characteristics have been compensated by the multiplier 76 and outputs a soft decision value, and 78 is a hard decision of the soft decision value output from the RAKE combining unit 77. A determination unit 79 is an adder that generates a reference signal by adding the hard decision value of the hard decision unit 78 and a known symbol, and 80 is a transmission estimated by the transmission path characteristic estimation unit 75 to the hard decision value of the hard decision unit 78. Multipliers 81-1 to 81-K that multiply the path characteristics multiply the multiplication results of the multiplier 80 by the complex conjugate of the weights calculated by the weight calculator 72, and generate weight replica circuits that generate symbol replicas of the respective elements. It is.
[0044]
82-1 to 82-K are respreading circuits that spread the symbol replicas generated by the weight multiplying circuits 81-1 to 81-K with the same spreading codes as the despreading circuits 71-1 to 71-K, 83-1 to Reference numeral 83-K denotes an adder circuit that adds the spread signals of the respective paths output from the respreading circuits 82-1 to 82-K to generate chip replicas of the respective elements.
[0045]
Reference numerals 91-1 to 91-K denote addition circuits for adding the symbol replicas output from the previous stage to the despreading results of the despreading circuits 71-1 to 71-K, and 92-1 to 92-K denote weight multiplication circuits 81-. A subtracting circuit 93-n is a decoding unit that decodes the soft decision value output from the RAKE combining unit 77. The subtracting circuit 93-n subtracts the symbol replica generated in the previous stage from the symbol replica generated by 1-81 -K.
[0046]
Next, the operation will be described.
First, the spread signals received by the antenna elements 51-1 to 51-K are input to the first stage delay units 52-1 to 52-K, and the first stage interference replica generation units 53-1 to 53-K. 53-N.
[0047]
When the first stage interference replica generation units 53-1 to 53-N receive the spread signals received by the antenna elements 51-1 to 51-K, the chip replicas c-1-1 of the received spread signals of the respective users. ~ C-1-N, symbol replicas s-1-1 to s-1-N and weights W-1 to W-N are generated.
Specifically, it is as follows.
[0048]
First, when the despreading circuits 71-1 to 71-K of the interference replica generation units 53-1 to 53-N receive the spread signals received by the antenna elements 51-1 to 51-K, the reception spread of each path is received. The signal is despread and the despread result is output to weight multiplication circuits 73-1 to 73-K.
When the weight multiplication circuits 73-1 to 73-K of the interference replica generation units 53-1 to 53-N receive the despread symbols from the despread circuits 71-1 to 71-K, The weights w1-n-1 to wK-n-1 calculated by the weight calculation unit 72 are multiplied.
[0049]
Here, the weight calculator 72 despreads the despreading circuits 71-1 to 71-K, the transmission path characteristics estimated by the transmission path characteristics estimation section 75, and the reference signal generated by the adder 79 ( The hard decision value of the hard decision unit 78 or only known symbols may be used as reference signals), and the weights w1-n-1 to wK-n-1 are calculated. The weights w1-n-1 to wK-n-1 calculated by the weight calculation unit 72 are output to the second stage and the final stage.
The weight calculation method is performed using an algorithm such as LMS or RLS as shown in “Adaptive signal processing by array antenna” (Nobuyoshi Kikuma, published by Science and Technology Publishing).
[0050]
When receiving the multiplication results from the weight multiplication circuits 73-1 to 73-K, the beam synthesis unit 74 of the interference replica generation units 53-1 to 53-N performs beam synthesis on the multiplication results.
When the transmission path characteristic estimation unit 75 of the interference replica generation units 53-1 to 53-N receives the combined symbol from the beam combining unit 74, it estimates the transmission path characteristic of the symbol from the combined symbol.
The multiplier 76 of the interference replica generation units 53-1 to 53-N multiplies the complex conjugate of the transmission path characteristic estimated by the transmission path characteristic estimation section 75 by the symbol synthesized by the beam combining section 74, and Compensates for the transmission characteristics of symbols.
[0051]
When the RAKE combining unit 77 of the interference replica generating units 53-1 to 53-N receives the symbols of the respective paths whose transmission path characteristics are compensated by the multiplier 76, the RAKE combining of the symbols of the respective paths is performed to obtain a soft decision value. Output.
When the hard decision unit 78 of the interference replica generation units 53-1 to 53-N receives the soft decision value from the RAKE combining unit 77, the hard decision unit 78 performs a hard decision on the soft decision value.
[0052]
When the multiplier 80 of the interference replica generation unit 53-1 to 53-N receives the hard decision value of the hard decision unit 78, the multiplier 80 multiplies the hard decision value by the transmission line characteristic estimated by the transmission line characteristic estimation unit 75. .
The weight multiplication circuits 81-1 to 81-K of the interference replica generation units 53-1 to 53-N are weights w1-n-1 to wK− calculated by the weight calculation unit 72 on the multiplication result of the multiplier 80. Multiply n-1 complex conjugates to generate first stage symbol replicas sz-n-1-1-1 to sz-n-K-1. The symbol replica of the first stage is output to the second stage.
[0053]
When the respreading circuits 82-1 to 82-K of the interference replica generation units 53-1 to 53-N receive the multiplication results from the weight multiplication circuits 81-1 to 81-K, the multiplication results are transferred to the despreading circuit 71-. Spread with the same spreading code as 1-71-K.
When the adder circuits 83-1 to 83-K of the interference replica generation units 53-1 to 53-N receive the spread signal of each path from the respreading circuits 82-1 to 82-K, the spread signal of each path Are added to generate chip replicas c-1-n-1 to c-1-n-K of each element.
[0054]
In the subtraction circuits 54-1 to 54-K, as described above, the interference replica generation units 53-1 to 53-N are connected to the chip replicas c-1-1 to c-1-N (for example, c-1-N is (corresponding to c-1-N-1 to c-1-N-K), the received spread signals held in the delay units 52-1 to 52-K are extracted, and the received spread signals are Processing for pulling out the chip replicas c-1-1-1 to c-1-N is performed.
[0055]
The residual signal, which is a signal after subtraction by the subtraction circuits 54-1 to 54-K, is input to the second stage delay units 55-1 to 55-K, and the second stage interference replica generation unit 56- 1 to 56-N.
When the second stage interference replica generation units 56-1 to 56-N receive residual signals from the subtraction circuits 54-1 to 54-K, chip replicas c2-1 to c of the residual signals of the respective users are input. -N and symbol replicas s-2-1 to s-2-N are generated.
[0056]
The operations of the second-stage interference replica generation units 56-1 to 56-N are basically the same as the operations of the first-stage interference replica generation units 53-1 to 53-N. Adds the symbol replicas sz-n-1-1 to sz-n-K-1 output from the first stage to the despreading results of the despreading circuits 71-1 to 71-K, Generated in the first stage from the adder circuits 91-1 to 91-K for outputting the addition result to the weight multiplier circuits 73-1 to 73-K and the symbol replicas generated by the weight multiplier circuits 81-1 to 81-K. Subtracting circuit 92-1 that subtracts symbol replicas szn-1-1-1 to szn-K-1 and outputs the subtraction result to respreading circuits 82-1 to 82-K. ˜92-K is different.
In the second stage, the weight calculation unit 72 is not provided, and the weight multiplication circuits 73-1 to 73-K and 81-1 to 81-K are calculated by the weight calculation unit 72 of the first stage. Use weights.
[0057]
When the interference replica generation units 56-1 to 56-N generate the chip replicas c-2-1 to c-2-N as described above, the subtraction circuits 57-1 to 57-K generate the delay unit 55-1. The residual signal held at .about.55-K is extracted, and the chip replicas c-2-1 to c-2-N are respectively extracted from the residual signal.
[0058]
Array antenna demodulation sections 58-1 to 58-N despread the residual signals, which are signals after subtraction by subtraction circuits 57-1 to 57-K, multiply the weights, and synthesize and decode the multiplication results. To do.
Specifically, it is as follows.
[0059]
Despreading circuits 71-1 to 71-K of array antenna demodulating units 58-1 to 58-N perform despreading of the residual signals output from subtraction circuits 57-1 to 57-K.
Adder circuits 91-1 to 91-K of array antenna demodulation sections 58-1 to 58-N receive symbol replicas sz- outputted from the previous stage as the result of despreading of despreading circuits 71-1 to 71-K. n-1-1-1 to sz-n-K-1 are added, and the addition result is output to the weight multiplication circuits 73-1 to 73-K.
[0060]
When weight multiplication circuits 73-1 to 73-K of array antenna demodulation sections 58-1 to 58-N receive the addition results from addition circuits 91-1 to 91-K, the first stage weight calculation is performed on the addition results. The weights w1-n-1 to wK-n-1 calculated by the unit 72 are multiplied.
When the beam combining unit 74 of the array antenna demodulating units 58-1 to 58-N receives the multiplication results from the weight multiplying circuits 73-1 to 73-K, it performs beam combining on the multiplication results.
[0061]
When channel characteristics estimation section 75 of array antenna demodulation sections 58-1 to 58-N receives the combined symbol from beam combining section 74, it estimates the transmission path characteristics of the symbol from the combined symbol.
Then, the multiplier 76 of the array antenna demodulator 58-1 to 58-N multiplies the complex conjugate of the transmission path characteristic estimated by the transmission path characteristic estimation section 75 by the symbol combined by the beam combining section 74, and Compensates for the transmission characteristics of symbols.
[0062]
The RAKE combining unit 77 of the array antenna demodulating units 58-1 to 58-N receives the symbols of the paths whose transmission path characteristics are compensated by the multiplier 76, and RAKE combines the symbols of the paths to obtain a soft decision value. Output.
When receiving the soft decision value from RAKE combining unit 77, decoding unit 93-n of array antenna demodulation units 58-1 to 58-N decodes the soft decision value.
[0063]
As is apparent from the above, according to the first embodiment, the weight calculator 72 in the first-stage interference replica generators 53-1 to 53-N calculates the weights w1-n-1 to wK-n-1. Since the operation is performed and the weights w1-n-1 to wK-n-1 are output to the second stage and the final stage, the weight calculation is not performed in the second stage and the final stage. Multiplication processing can be performed. As a result, the desired beam directivity pattern can be quickly formed.
[0064]
In the first embodiment, the second stage is shown as having a single stage configuration, but a circuit having a configuration equivalent to the second stage may be connected in series in a plurality of stages. Removal accuracy can be increased.
[0065]
Embodiment 2. FIG.
FIG. 5 is a block diagram showing the inside of the interference replica generation units 53-1 to 53-N of the interference canceller apparatus according to Embodiment 2 of the present invention, and FIG. 6 shows the inside of the interference replica generation units 56-1 to 56-N. FIG. In the figure, the same reference numerals as those in FIG. 2 and FIG.
94-1 to 94-K multiply the addition result of the adder circuits 91-1 to 91-K by the complex conjugate of the transmission line characteristic estimated by the transmission line characteristic estimation unit 75 to compensate the transmission line characteristic of the symbol. Multipliers 95-1 to 95 -K are multipliers that multiply the hard decision value of the hard decision unit 78 by the transmission line characteristic estimated by the transmission line characteristic estimation unit 75.
[0066]
In the first embodiment, the weight multiplication circuits 73-1 to 73-K and 81-1 to 81-K perform weight multiplication processing in the first and second stages as well. In the second embodiment, for example, weight multiplication processing is performed only in the final stage.
That is, it is not necessary to perform weight multiplication processing in all stages, and weight multiplication processing may be performed in any stage. Thereby, the circuit scale can be reduced.
[0067]
Embodiment 3 FIG.
FIG. 7 is a block diagram showing the inside of the interference replica generation units 53-1 to 53-N of the interference canceller apparatus according to Embodiment 3 of the present invention. FIG. 8 shows the inside of the interference replica generation units 56-1 to 56-N. FIG. 9 is a block diagram showing the inside of the array antenna demodulation units 58-1 to 58-N. In the figure, the same reference numerals as those in FIGS.
96-1 to 96-K multiply the symbols after despreading by the despreading circuits 71-1 to 71-K by the complex conjugate of the transmission path characteristics estimated by the transmission path characteristic estimating unit 75, and transmit the transmission of each element. Multipliers 97-1 to 97-K for adding path symbols whose transmission path characteristics are compensated by multipliers 96-1 to 96-K, and 98 for an adder circuit 97-1. A weight calculation unit that calculates the weight by inputting the addition result of ˜97-K and the reference signal generated by the adder 79.
[0068]
In the first embodiment, the weight calculation unit 72 is provided for each path in the first stage. However, in the third embodiment, only one weight calculation unit 98 is provided as shown in FIG. Thus, the same effects as those of the first embodiment can be obtained.
[0069]
Embodiment 4 FIG.
In the third embodiment, the weight multiplication circuits 73-1 to 73-K and 81-1 to 81-K perform weight multiplication processing in the first and second stages as well. In the fourth embodiment, as shown in FIGS. 10 and 11, weight multiplication processing is not performed in the first and second stages, but weight multiplication processing is performed only in the final stage.
That is, it is not necessary to perform weight multiplication processing in all stages, and weight multiplication processing may be performed in any stage. Thereby, the circuit scale can be reduced.
[0070]
Embodiment 5 FIG.
FIG. 12 is a block diagram showing the inside of interference replica generation units 53-1 to 53-N of the interference canceller apparatus according to Embodiment 5 of the present invention. In the figure, the same reference numerals as those in FIG. Therefore, explanation is omitted.
99 is a spreading unit that spreads a known symbol using the same spreading code as the respreading circuits 82-1 to 82-K and generates a reference signal, and 100 is each output from the adder circuits 83-1 to 83-K. This is a weight calculation unit that calculates the weight by inputting the chip replica of the element, the transmission line characteristic estimated by the transmission line characteristic estimation unit 75 and the reference signal generated by the spreading unit 99.
[0071]
In the first embodiment and the like, the weight calculation unit 72 uses the despreading results of the despreading circuits 71-1 to 71-K, the transmission path characteristics estimated by the transmission path characteristic estimation unit 75, and the reference generated by the adder 79. In the fifth embodiment, a signal is input and a weight is calculated. In the fifth embodiment, the weight calculator 100 outputs the chip replica and transmission path characteristics of each element output from the adder circuits 83-1 to 83-K. The transmission path characteristic estimated by the estimation unit 75 and the reference signal generated by the spreading unit 99 are input to calculate the weight.
As described above, since the weight calculation is performed using the spread signal, the weight calculation time can be shortened as compared with the first embodiment.
[0072]
Embodiment 6 FIG.
13 is a block diagram showing an interference canceller according to Embodiment 6 of the present invention. In the figure, the same reference numerals as those in FIG.
61-1 to 61-N are comparators for comparing the SIR measurement values at the respective stages, and 62-1 to 62-N select the soft decision values of the stage having the highest SIR measurement value and select the decoding units 93-1 to 93-1. This switch outputs to 93-N. This comparator and switch constitute the comparison means of the present invention.
[0073]
14 is a block diagram showing the inside of the interference replica generators 53-1 to 53-N, FIG. 15 is a block diagram showing the inside of the interference replica generators 56-1 to 56-N, and FIG. It is a block diagram which shows the inside of -1-58-N. In the figure, the same reference numerals as those in FIGS.
101 is an SIR measurement unit that measures the SIR measurement value of the symbol after synthesis by the beam synthesis unit 74, and 102 is that the comparison result of the comparators 61-1 to 61-N is the highest value of the SIR value of its own stage. Is a switch that outputs a control signal that permits weight multiplication processing in the weight multiplication circuits 73-1 to 73-K. When the switch 102 outputs a control signal that does not permit weight multiplication processing, the symbol after despreading by the despreading circuits 71-1 to 71-K or the symbol output from the adding circuits 91-1 to 91-K Any symbol is selected and output to the beam combining unit 74.
[0074]
In the first embodiment, the weight multiplication circuits 73-1 to 73-K perform weight multiplication processing in all the stages. However, in the sixth embodiment, the SIR measurement value of the stage having the best SIR measurement value is shown. Only the weight multiplying circuits 73-1 to 73-K perform the weight multiplying process.
[0075]
That is, when the SIR measurement unit 101 of each stage measures the SIR measurement value of the symbol after the synthesis by the beam synthesis unit 74, the comparators 61-1 to 61-N compare the SIR measurement values of the SIR measurement unit 101 in each stage. To do.
Then, the switch 102 of each stage only applies the weight multiplication circuits 73-1 to 73- when the comparison result of the comparators 61-1 to 61-N indicates that the SIR measurement value of its own stage is the highest value. A control signal permitting weight multiplication processing at K is output.
Further, the switches 62-1 to 62-N select the soft decision value of the stage having the highest SIR measurement value and output the selected soft decision value to the decoding units 93-1 to 93-N.
In this way, weight multiplication is performed only in the stage with the best SIR measurement value, and the soft decision value of the stage with the highest SIR measurement value is selected and decoded, so that the receiver can be stabilized. There is an effect that can.
[0076]
Embodiment 7 FIG.
FIG. 17 is a block diagram showing an interference canceller according to Embodiment 7 of the present invention. In the figure, the same reference numerals as those in FIG.
Reference numeral 63 denotes a frequency correction unit for correcting the frequency of the weight calculated by the first stage interference replica generation units 53-1 to 53-N.
[0077]
FIG. 18 is a configuration diagram showing the inside of the interference replica generation units 53-1 to 53-N. In the figure, the same reference numerals as those in FIG.
64 is a spreading unit that spreads transmission data, and 65-1 to 65-K multiply the transmission spread signal output from the spreading unit 64 by the weight after frequency correction, and the multiplication results are used as antenna elements 51-1 to 51-. A multiplier for outputting to K.
[0078]
In the first to sixth embodiments, the antenna elements 51-1 to 51-K receive the spread signal. However, in the seventh embodiment, the spread signals are received from the antenna elements 51-1 to 51-K. At the time of transmission, the weights calculated by the first stage interference replica generation units 53-1 to 53-N are used when receiving the spread signal.
[0079]
That is, when transmitting spread signals from the antenna elements 51-1 to 51-K, the frequency correction unit 63 is calculated by the first stage interference replica generation units 53-1 to 53-N in order to omit weight calculation processing. Correct the weight of the weight.
Here, when the W-CDMA system is in the FDD mode, the frequency correction unit 63 is a function provided because the transmission and reception frequencies are different, and corrects the difference in beam directivity pattern due to the difference in frequency. is there.
Specific methods of correction include “CDMA radio transmission apparatus and CDMA radio transmission system” (Japanese Patent Laid-Open No. 8-274687) and “Improvement of frequency utilization rate by controlling antenna directivity of cellular base station” (Science and Technology). As shown in the report RCS93-8), correction is performed by minimizing the mean square error between the directivity patterns of the transmitted and received beams.
[0080]
Multipliers 65-1 to 65 -N, when frequency correction unit 63 performs frequency correction of weights, multiply the transmission spread signal output from spreading unit 64 by the weight after frequency correction, and the multiplication result is an antenna element. Output to 51-1 to 51-K.
As a result, the directivity pattern of the transmission beam can be quickly formed and the circuit scale can be reduced.
[0081]
In the seventh embodiment, the transmission signal after spreading by the spreading unit 64 is multiplied by the weight after frequency correction. However, the transmission signal before spreading is multiplied by the weight after frequency correction, and the multiplication is performed. The result may be diffused.
[0082]
【The invention's effect】
As described above, according to the present invention, when the interference removal unit generates the interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the demodulation unit. There is an effect that a desired beam directivity pattern can be quickly formed.
[0083]
According to the present invention, the interference canceling means is configured to input the spread result of the known symbol and each spread signal from which the interference replica is removed when calculating the weighting value related to each spread signal received by the array antenna. Therefore, there is an effect that a desired beam directivity pattern can be quickly formed.
[0084]
According to the present invention, since the weighted value related to each spread signal calculated by the interference canceling unit is frequency corrected and multiplied to the transmission spread signal, the directivity pattern of the transmission beam can be formed quickly. In addition, the circuit scale can be reduced.
[0085]
According to the present invention, when the first interference removing unit generates the interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the demodulating unit. There is an effect that the directivity pattern of the beam can be formed quickly.
[0086]
According to the present invention, when the first interference removing unit generates an interference replica, the weighting value related to each spread signal received by the array antenna is calculated and output to the second interference removing unit. Therefore, there is an effect that a desired beam directivity pattern can be quickly formed.
[0087]
According to the present invention, since the first interference canceling unit is configured to output the weighting value related to each spread signal to the second interference canceling unit and the demodulating unit, the directivity pattern of the desired beam can be quickly formed. There is an effect that can be done.
[0088]
According to the present invention, when the first interference canceling means calculates the weighting value related to each spread signal received by the array antenna, the spread result of the known symbol and each spread signal from which the interference replica is removed are input. Thus, the weight calculation time can be shortened.
[0089]
According to the present invention, the soft decision value output by the comparison means is selected and decoded only when the comparison result of the comparison means indicates that the SIR measurement value of the comparison means is the highest value. There is an effect that the receiver can be stabilized.
[0090]
According to the present invention, the demodulating means performs the weighting value multiplication processing only in the means for which the soft decision value is selected among the first interference removing means, the second interference removing means, and the demodulating means. Since it was comprised, there exists an effect which can aim at stabilization of a receiver.
[0091]
According to the present invention, since the weighted value related to each spread signal calculated by the first interference canceling unit is frequency corrected and multiplied by the transmission spread signal, the directivity pattern of the transmission beam is quickly formed. In addition, the circuit scale can be reduced.
[0092]
According to the present invention, since the second interference canceling means is configured to be connected in series in a plurality of stages, there is an effect that the interference canceling accuracy can be improved.
[Brief description of the drawings]
FIG. 1 is a configuration diagram illustrating an interference canceller apparatus according to first to fifth embodiments of the present invention.
FIG. 2 is a configuration diagram showing the inside of an interference replica generation unit of the interference canceller apparatus according to Embodiment 1 of the present invention;
FIG. 3 is a configuration diagram showing the inside of an interference replica generation unit of the interference canceller apparatus according to Embodiment 1 of the present invention;
FIG. 4 is a configuration diagram showing the inside of an array antenna demodulation unit of the interference canceller apparatus according to Embodiment 1 of the present invention;
FIG. 5 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 2 of the present invention;
FIG. 6 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 2 of the present invention;
FIG. 7 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 3 of the present invention;
FIG. 8 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 3 of the present invention;
FIG. 9 is a configuration diagram showing the inside of an array antenna demodulation unit of an interference canceller apparatus according to Embodiment 3 of the present invention;
FIG. 10 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 4 of the present invention;
FIG. 11 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 4 of the present invention;
FIG. 12 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 5 of the present invention;
FIG. 13 is a block diagram showing an interference canceller apparatus according to Embodiment 6 of the present invention;
FIG. 14 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 6 of the present invention;
FIG. 15 is a configuration diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 6 of the present invention;
FIG. 16 is a configuration diagram showing the inside of an array antenna demodulation unit of an interference canceller apparatus according to Embodiment 6 of the present invention;
FIG. 17 is a block diagram showing an interference canceller apparatus according to Embodiment 7 of the present invention;
FIG. 18 is a block diagram showing the inside of an interference replica generation unit of an interference canceller apparatus according to Embodiment 7 of the present invention;
FIG. 19 is a block diagram showing a conventional interference canceller apparatus.
FIG. 20 is a block diagram showing the inside of an interference replica generation unit of a conventional interference canceller apparatus.
[Explanation of symbols]
51-1 to 51-K antenna element (array antenna), 52-1 to 52-K delay device (first interference canceling means), 53-1 to 53-N interference replica generation unit (first interference canceling means) ), 54-1 to 54-K subtraction circuit (first interference canceling means), 55-1 to 55-K delay unit (second interference canceling means), 56-1 to 56-N interference replica generation unit ( (Second interference canceling means), 57-1 to 57-K subtraction circuit (second interference canceling means), 58-1 to 58-N array antenna demodulating section (demodulating means), 61-1 to 61-N (Comparison means), 62-1 to 62-N switch, 63 frequency correction unit, 64 spreading unit, 65-1 to 65-K multiplier, 71-1 to 71-K despreading circuit, 72 weight calculation unit, 73-1 to 73-K Weight multiplying circuit, 74 beam combining unit, 75 transmission path Sex estimation unit, 76 multiplier, 77 RAKE combining unit, 78 hard decision unit, 79 adder, 80 multiplier, 81-1 to 81-K weight multiplication circuit, 82-1 to 82-K respreading circuit, 83- 1-83-K adder circuit, 91-1 to 91-K adder circuit, 92-1 to 92-K subtractor circuit, 93-1 to 93-N decoder, 94-1 to 94-K multiplier, 95- 1 to 95-K multiplier, 96-1 to 96-K multiplier, 97-1 to 97-K adder circuit, 98 weight calculation unit, 99 spreading unit, 100 weight calculation unit, 101 SIR measurement unit, 102 switch.

Claims

An interference replica is generated from each spread signal received by the array antenna, an interference removal means for removing the interference replica from each spread signal, and each spread signal from which the interference replica has been removed by the interference removal means is despread. In an interference canceller apparatus comprising a demodulating means for multiplying weighted values and synthesizing and decoding the multiplication results, the spread signal received by the array antenna is generated when the interference removing means generates an interference replica. An interference canceller apparatus that calculates the weighted value and outputs it to the demodulation means.

2. The interference canceling means inputs a spread result of a known symbol and each spread signal from which an interference replica is removed when calculating a weighting value for each spread signal received by the array antenna. Interference canceller device.

3. The interference canceller according to claim 1, further comprising a multiplying unit that frequency-corrects the weighted value for each spread signal calculated by the interference canceling unit and multiplies the transmission signal.

An interference replica is generated from each spread signal received by the array antenna, and each interference replica is removed by each of the first interference removal means for removing the interference replica from each spread signal and the first interference removal means. An interference replica is generated from the spread signal, a second interference removal means for removing the interference replica from each spread signal, and each spread signal from which the interference replica has been removed by the second interference removal means is despread. In the interference canceller apparatus comprising the demodulation means for decoding, when the demodulation means despreads each spread signal, multiplies the weighted value, and combines and decodes the multiplication results, the first interference cancellation When the means generates an interference replica, it calculates a weight value relating to each spread signal received by the array antenna and outputs it to the demodulation means. Interference canceller.

An interference replica is generated from each spread signal received by the array antenna, and each interference replica is removed by each of the first interference removal means for removing the interference replica from each spread signal and the first interference removal means. An interference replica is generated from the spread signal, a second interference removal means for removing the interference replica from each spread signal, and each spread signal from which the interference replica has been removed by the second interference removal means is despread. In the interference canceller apparatus including the demodulating means for decoding, when the second interference removing means despreads each spread signal and multiplies the weighted value to generate an interference replica, the first interference When the removing unit generates the interference replica, the weighting value related to each spread signal received by the array antenna is calculated, and the second interference removing unit Interference canceller, characterized by force.

When the demodulating means despreads each spread signal and multiplies the weighted values and combines and decodes the multiplication results, the first interference canceling means outputs the weighted values related to the spread signals to the demodulating means. The interference canceller apparatus according to claim 5.

The first interference canceling means inputs a spread result of a known symbol and each spread signal from which an interference replica is removed when calculating a weighting value related to each spread signal received by the array antenna. The interference canceller according to any one of claims 4 to 6.

Comparing means for comparing SIR measurement values in the first interference removing means, the second interference removing means, and the demodulating means is provided, and the first interference removing means, the second interference removing means, and the demodulating means are the comparing means. 8. The soft decision value output by the comparison means is selected and decoded only when the comparison result of the above indicates that the SIR measurement value of the self is the highest value. The interference canceller apparatus according to any one of the above.

9. The demodulating means performs weighting value multiplication processing only in a means for which a soft decision value is selected among the first interference removing means, the second interference removing means, and the demodulating means. The interference canceller apparatus described.

10. The multiplier according to claim 4, further comprising a multiplying unit that frequency-corrects a weighting value for each spread signal calculated by the first interference canceling unit and multiplies the transmission signal. The interference canceller apparatus according to the item.

The interference canceller apparatus according to any one of claims 4 to 10, wherein a plurality of second interference canceling means are connected in series.