JP3888014B2

JP3888014B2 - Phase synchronization circuit

Info

Publication number: JP3888014B2
Application number: JP35915899A
Authority: JP
Inventors: 明夫笹井; 英明小坂
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-12-17
Filing date: 1999-12-17
Publication date: 2007-02-28
Anticipated expiration: 2019-12-17
Also published as: JP2001177401A

Description

【０００１】
【発明の属する技術分野】
この発明は、放送衛星や地上波を利用するデジタル放送、ケーブルを利用するケーブルテレビ（以下、ＣＡＴＶと記す）放送、あるいはＤＶＤ等で用いられるＭＰＥＧ規格で圧縮されたプログラムストリームあるいはトランスポートストリームを復調するＭＰＥＧデコーダ等に使用される位相同期回路に関するものである。
【０００２】
【従来の技術】
図１０は、一般に使用されている従来のＭＰＥＧデコーダを使用したデジタル衛星放送受信機のブロック図である。図において、１０１は受信信号を入力する入力端子、１０２は入力端子１からの受信信号を入力するチューナ・モジュール、１０３はチューナ・モジュール１０２からの出力を入力とするデスクランブラ、１０４はデスクランブラ１０３からの出力を入力とするＭＰＥＧデマルチプレクサ、１０５はＭＰＥＧデマルチプレクサ１０４からの出力を入力とするＭＰＥＧビデオデコーダ、１０６はＭＰＥＧデマルチプレクサ１０４からの出力を入力とするＭＰＥＧオーディオデコーダ、１０７はＭＰＥＧビデオデコーダ１０５からの出力を入力とするＮＴＳＣエンコーダ、１０８はＮＴＳＣ信号を出力する出力端子、１０９はＭＰＥＧオーディオデコーダからの出力を入力とするＤ／Ａコンバータ、１１０はアナログ音声信号を出力する出力端子、１１１は制御用ＣＰＵである。
【０００３】
受信機における信号処理を説明すると、まず、衛星放送受信アンテナで受信した衛星波が、入力端子１０１からチューナ・モジュール１０２へに入力される。チューナ・モジュール１０２は、受信トランスポンダの切り替え、復調、誤り訂正の復号などを行い、個別のデータ列（ストリーム）が多重化されたＭＰＥＧトランスポート・ストリームを抽出する。このトランスポート・ストリーム（以下、ＴＳと記す）は、デスクランブラ１０３に入力され暗号解除されて、ＭＰＥＧデマルチプレクサ１０４に転送される。ＭＰＥＧデマルチプレクサ１０４は、視聴者の選局操作に基づくプログラム仕様情報（Program Specific Information：以下、ＰＳＩと記す）を受信し、ＴＳから必要な映像データと音声データを抽出し、ＭＰＥＧビデオデコーダ１０５及びＭＰＥＧオーディオデコーダ１０６に送出する。ＭＰＥＧビデオデコーダ１０５は、映像データの圧縮を解除し、ＮＴＳＣエンコーダ１０７によりＮＴＳＣ信号に変換して出力端子１０８よりテレビ受像機へＮＴＳＣ信号を出力する。ＭＰＥＧオーディオデコーダ１０６は、音声データの圧縮を解除し、Ｄ／Ａコンバータ１０９によりアナログ音声信号に変換して、出力端子１１０よりテレビ受像機へ出力する。制御用ＣＰＵ１１１は、これら一連の処理を制御する。
【０００４】
なお、ＣＡＴＶにおいても、ケーブルを介して受信したデジタル信号が上記と同様の処理をされてテレビ受像機へ出力される。このように、ＭＰＥＧデマルチプレクサ１０４は、受信した衛星波に含まれるＭＰＥＧのＴＳを映像データ、オーディオデータ、その他の制御データに分解する機能を有している。また、一方で、ＭＰＥＧデマルチプレクサ１０４、ＭＰＥＧビデオデコーダ１０５、ＭＰＥＧオーディオデコーダ１０６、ＮＴＳＣエンコーダ１０７で使用するクロック信号の再生処理を行う機能も有している。
【０００５】
このクロック信号の再生処理とは、放送事業者側で映像データや音声データを符号化して圧縮するＭＰＥＧエンコーダ（符号化装置）と、視聴者側で映像データや音声データの圧縮を解除するＭＰＥＧデコーダ（復号化装置）との間で共通の時間管理、すなわち同期をとる処理である。次に、クロック信号の再生処理について説明する。
【０００６】
図１１は、クロック信号の再生処理に用いられる位相同期回路の構成を示すブロック図である。図において、１はＴＳ信号が入力する入力端子、２は入力端子１から入力したＴＳ信号内に含まれているプログラム時刻基準参照値（Program Clock Reference：以下、ＰＣＲと記す）から、後述するカウンタ部９より出力する、ＭＰＥＧデコーダにおいて時刻標準となる同期信号の値（System Time Clock：以下、ＳＴＣと記す）を減算する減算部（位相比較部）、３は減算部２の出力するデジタル信号をアナログ信号に変換するデジタル／アナログ変換部（以下、Ｄ／Ａ変換部と記す）、４はＤ／Ａ変換部３の出力を入力とする第１のローパスフィルタ（以下、第１のＬＰＦと記す）、７は第１のＬＰＦ４の出力を入力とする電圧制御発振部（Voltage Control Oscillator：以下、ＶＣＯと記す）、８はクロックを後段回路に出力する出力端子。９はＶＣＯ７が出力するクロックをカウントするカウンタ部である。
【０００７】
位相同期回路におけるクロック信号の再生処理には、ＴＳから抽出、分離されたＰＣＲが用いられる。このＰＣＲは、ビデオデコーダ１０５及びオーディオデコーダ１０６を含むＭＰＥＧデコーダにおいて、ＳＴＣの値を放送業者側のＭＰＥＧエンコーダ側で意図した値、すなわち、ＭＰＥＧ２の場合では２７ＭＨｚのクロック周波数に設定、補正するための情報であり、特定のストリームの中に４２ビットの長さで含まれている。
クロック信号ＣＬＫの再生処理について説明すると、まず、特定のストリームから抽出したＰＣＲの値を、そのままカウンタ部９に書き込み（設定し）、カウンタ部９から出力されるＳＴＣとＰＣＲとを同期状態（同じ値）として初期化する。カウンタ９は書き込まれたＰＣＲを初期値とし、ＶＣＯ７から出力される受信クロックをカウントしてカウントアップしていく。次のＰＣＲが入力されると、減算部２においてＰＣＲを受信した時のカウンタ部９からのＳＴＣとの減算処理を行う。ＰＣＲ及びＳＴＣ両者のクロック信号の位相が完全に一致している場合には、減算部の出力は０となる。一方、両者の位相が相違する場合には、その差分をＤ／Ａ変換部３及び第１のＬＰＦ４を介して電圧信号に変換してＶＣＯ７に印加する。この電圧信号によりＶＣＯ７から出力されるクロック信号CLKの周波数が補正されることにより、ＣＬＫの位相補正される。カウンタ部９は、ＶＣＯ７から出力されるクロック信号CLKによりカウントアップするように構成されているので、ＶＣＯ７の出力変化に応じてカウント値、すなわち、ＳＴＣの位相が制御される。
【０００８】
このように、ＰＣＲに基づいてクロック信号を再生処理することにより、ＭＰＥＧデコーダ側のクロック信号ＣＬＫの位相を、ＭＰＥＧエンコーダ側と正確に一致させることができる。そのため、ビデオデコーダ１０５及びオーディオデコーダ１０６に付属して設けられるバッファメモリのデータ量がオーバフロー、アンダーフロー状態となることを防止することができ、また、再生出力の時刻管理情報（Presentation Time Stamp：以下、ＰＴＳと記す）を用いた映像データと音声データの同期をとることができる。
このような位相同期回路によるクロック信号の再生処理は、ストリーム中のＰＣＲが正確に生成されていることを前提としている。
【０００９】
【発明が解決しようとする課題】
ところで、多数の個別のストリームを時分割多重化したパケット（トランスポート・ストリームパケット：以下、ＴＳパケットと記す）の構造は、ビデオエレメンタリーストリーム、オーディオエレメンタリーストリームを含んだパケットエレメンタリー・ストリーム（Packetized Elementary Stream：以下、ＰＥＳと記す）パケットや、ＰＥＳパケットとは異なる階層でＰＳＩ、ＰＣＲ等から含まれる多重階層構造を有している。
【００１０】
そのため、ＭＰＥＧエンコーダ側において、入力されたデータから直接ＴＳパケットを生成する場合、ＰＣＲを作成して挿入することは容易に行うことができるが、エレメンタリーストリームまたはＰＥＳパケットのデータのみを合成して、ＴＳパケットを生成しようとすると、ＰＣＲがＴＳパケットのレベルで含まれているため、エレメンタリストリームが作成された時のクロックの位相が反映されず、正確なＰＣＲを作成して挿入することができない。
【００１１】
また、通信網の関係から他の情報と時分割で多重して伝送するために伝送速度を上げて伝送する通信網を介しているような場合、送信側では、送信基準クロック源からの基準周波数のクロックに基づいて計時するカウンタからランダムな間隔で時刻が読出され、時刻情報ＰＣＲとして通信網に送信される。
【００１２】
この時刻情報ＰＣＲは、所定間隔１００ｍｓ以内のランダムな間隔でカウンタから読出されるもので、その値は直前の読出しからの時刻Ｔを示す。受信側では、上記通信網を介して時刻情報を受信時刻情報として受信し、位相同期回路により受信クロックが再生される。このとき伝送信号は伝送速度を上げて伝送した場合、ＴＳデータは有効データ期間信号と共に上記有効データ期間信号で示される期間に時間圧縮されバースト的に伝送されることになり時刻情報に時間的ずれが生じ、受信時刻情報の到着時刻が変動する。また、上記は、ＴＳについて説明したが、プログラムストリームの場合も同様であり、上記プログラムストリームの場合はシステム時刻基準参照値（System Clock Reference：以下、ＳＣＲと記す）は、所定間隔７００ｍｓ以内のランダムな間隔で同様にカウンタから読出されるもので、その値は直前の読出しからの時刻Ｔを示す。受信側では、上記通信網を介して時刻情報を受信時刻情報として受信し、位相同期回路により受信クロックが再生される。
【００１３】
上記のような時刻情報の到着時刻の変動は、ＳＴＣの位相の揺らぎ（ジッタ）として現れ、従来の位相同期回路ではこの種の位相の揺らぎを抑制できないことから、上記のような通信網での伝送信号は安定した受信動作ができないという問題点があった。
【００１４】
また、上述のような問題点の解消に例えばＩＴＵＴ−Ｔ勧告Ｈ．２２０．０では、受信されたデータをバッファし、受信データのシンタックス中に示されている伝送レートを使ってバッファから近似的に一定のレートで伝送する方法が開示されているが、上記伝送レートは正確なレートを示しているわけではないのでバッファを付加することに加えてバッファ内のデータの充足度を監視し制御しなければならないという問題点があった。
【００１５】
この発明は、上述のような課題を解消するためになされたもので、サンプリング周波数近傍で位相の揺らぎが発生する場合でも精度良くクロックを再生することにより、ビデオデコーダ１０５及びオーディオデコーダ１０６に付属して設けられるバッファメモリのデータ量がオーバフロー、アンダーフロー状態となることを防止することができるとともに、再生出力のＰＴＳを用いた映像データと音声データの同期をとることができる位相同期回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明に係る位相同期回路は、デコーダ側で使用されるクロック信号の位相と、入力信号に含まれる基準時間情報の位相との差分値に基づいて前記クロック信号の同期処理を行う位相同期回路において、前記入力信号の有効・無効を表わすデータを入力として、無効データが入力される期間が所定期間以上続いた場合、あるいは無効データが入力される確率が所定値以上となった場合に、前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定する判定手段と、前記判定手段の判定結果に基づき同期処理の応答感度を変更する変更手段とを備えたことを特徴とする。
【００２２】
また、本発明に係る位相同期回路は、前記判定手段を、入力信号の有効・無効を表わすデータを入力として、無効データが入力する期間を求め、求めた期間を第１の閾値と比較し、第１の閾値より大きい場合には無効データが入力する毎にアップカウント、小さい場合にはダウンカウントするアップダウンカウンタと、前記アップダウンカウンタのカウント値を第２の閾値と比較し、第２の閾値より大きい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定し、小さい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号ではないと判定する比較器とから構成したことを特徴とする。
【００２３】
また、本発明に係る位相同期回路は、前記判定手段を、入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力の大小に応じて前記入力信号が前記クロック信号の揺らぎを生じさせる程度を判定し、判定結果に応じた制御信号を出力する制御信号発生部とから構成したことを特徴とする。
【００２４】
また、本発明に係る位相同期回路は、前記変更手段における応答感度の変更を、同期処理に用いられる低域通過フィルタの通過帯域の変更により行うように構成したことを特徴とする。
【００２５】
また、本発明に係る位相同期回路は、前記変更手段における応答感度の変更を、同期処理に用いられる係数器の乗算係数の変更により行うように構成したことを特徴とする。
【００２６】
また、本発明に係る位相同期回路は、入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力に基づいて前記クロック信号の時刻ずれ量を算出する時刻ずれ量算出部と、算出した時刻ずれ量に基づいて前記クロック信号の補正する補正手段とをさらに備えるように構成したことを特徴とする。
【００２７】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
参考例１．
図１はこの発明の参考例１であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、１はＴＳ信号に含まれるPCRが入力する入力端子、２は入力したＰＣＲから、後述するカウンタ部９より出力するＳＴＣを減算する減算部、３は減算部２の出力するデジタル信号値をアナログ信号に変換するＤ／Ａ変換部、４はＤ／Ａ変換部３の出力を入力とする第１のＬＰＦ、５はＤ／Ａ変換部３の出力を入力とする第２のＬＰＦ、６は後述する比較器１７の出力に基づき第１のＬＰＦ４の出力と第２のＬＰＦ５の出力とを切り替えて出力するスイッチ部であって、該スイッチ部により位相同期回路の応答感度が変更される。７はスイッチ部６の出力を入力とするＶＣＯ、８はＶＣＯから出力する受信クロックを出力する出力端子、９はＶＣＯから出力する受信クロックをカウントするカウンタ部、１０はカウンタ部９から出力するＳＴＣを後段に出力する出力端子、１１は減算器２から出力するデジタル信号値を入力とする絶対値算出部、１２は任意の値を示す閾値、１３は絶対値算出部１１の出力と閾値１２を入力とする比較器、１４は後述するアップ・ダウンカウンタ１５の初期値、１５は比較器１３の出力と初期値１４を入力とするアップ・ダウンカウンタ、１６は任意の値を示す閾値、１７はアップ・ダウンカウンタ１５の出力と閾値１６を入力とする比較器である。絶対値算出部１１乃至比較器１７により判定手段を構成する。
【００２８】
減算部２は、入力端子１から入力するＰＣＲと、カウンタ部９から出力されるＳＴＣとの減算処理を行う。ＰＣＲ及びＳＴＣ両者のクロック信号の位相が完全に一致している場合には、減算部２の出力は０となる。一方、両者の位相が相違する場合には、その差分値がＤ／Ａ変換部３及び絶対値算出部１１に出力する。Ｄ／Ａ変換部３の出力は、判定手段からの判定信号によりスイッチ部６で切り替えられる特性の異なった第１のＬＰＦ４と第２のＬＰＦ５のいすれか一方を介して電圧信号に変換されＶＣＯ７に印加される。ＶＣＯ７は前記電圧信号により受信クロックの周波数を補正することにより、位相を補正して出力端子８に出力する。カウンタ部９は、ＶＣＯ７から出力される受信クロックをカウントアップするように構成されているので、ＶＣＯ７の出力変化に応じてカウント値、すなわち、ＳＴＣの位相が制御される。
【００２９】
絶対値算出部１１は、減算部２から出力される差分値の絶対値を算出し、比較器１３によりこの差分値の絶対値が任意の閾値１２より大きい場合はＰＣＲが到来する毎にアップ・ダウンカウンタ１５をカウントアップさせ、小さい場合にはカウントダウンさせる。比較器１７はアップ・ダウンカウンタ１５のカウント値が任意の閾値１６より小さい場合には従来例と同様の第１のＬＰＦ４を電圧信号が通過するようにスイッチ部６を切り替え、大きい場合には第１のＬＰＦ４と比べより低い帯域のみを通過させる第２のＬＰＦ５を電圧信号が通過するようにスイッチ部６を切り替える。なお、アップ・ダウンカウンタ１５は、新たなＴＳが入力され位相同期回路が同期処理を開始する毎に初期値を初期設定するものとする。
【００３０】
以上の動作により、ＴＳデータが伝送信号処理等により時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダのＳＴＣとの差分値の絶対値が任意の閾値１２より大きく算出される確率が増えるとアップ・ダウンカウンタのカウンタ１５の値が大きくなり、この値が任意の閾値１６より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３１】
実施の形態１．
図２はこの発明の実施の形態１であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、１８は入力するＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を入力する入力端子、１９は入力端子１８から入力する有効データ期間信号を入力とするカウンタ部、２０は任意の値を示す閾値、２１はカウンタ部１９の出力と閾値２０を入力とする比較器、２２は任意の値を示す閾値、２２は後述するアップ・ダウンカウンタ２３の初期値、２３は比較器２１の出力と初期値２２を入力とするアップ・ダウンカウンタ、２４は任意を示す閾値、２５はアップ・ダウンカウンタ２３の出力と閾値２４を入力とする比較器である。カウンタ部１９乃至比較器２５により判定手段が構成される。
【００３２】
カウンタ部１９は、入力端子１８から入力するＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし、無効期間幅を受信クロックのカウント値として数値化する。数値化された無効期間幅は比較器２１によりが任意の閾値２０と比較され数値化された無効期間幅が大きい場合は無効データが入力される毎にアップ・ダウンカウンタ２３をカウントアップさせ、小さい場合にはカウントダウンさせる。比較器２５はアップ・ダウンカウンタ２３のカウント値が任意の閾値２４より小さい場合には従来例と同様の第１のＬＰＦ４を電圧信号が通過するようにスイッチ部６を切り替え、大きい場合には第１のＬＰＦ４と比べより低い帯域のみを通過させる第２のＬＰＦ５を電圧信号が通過するようにスイッチ部６を切り替える。なお、アップ・ダウンカウンタ２３は、ＴＳが入力され位相同期回路が同期処理を開始する毎に初期値を初期設定するものとする。
【００３３】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３４】
参考例２．
図３はこの発明の参考例２であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、２６は減算器２の出力を入力とする第１の係数器、２７は減算器２の出力を入力とする第２の係数器、２８は比較器１７の出力に基づき第１の係数器２６の出力と第２の係数器２７の出力とを切り替えるセレクタであって、該セレクタにより位相同期回路の応答感度が変更される。２９はセレクタ２８の出力と後述するＤフリップフロップの出力を入力とする加算器、３０は加算器２９の出力を入力とするＤフリップフロップである。判定手段については参考例１で説明したものと同様である。
【００３５】
第１の係数器２６は減算器２の差分値に０＜Ａ＜１の係数Ａを乗算し、第２の係数器２７は０＜Ｂ＜Ａ＜１の係数Ｂを乗算する。セレクタ２８はアップ・ダウンカウンタ１５のカウント値が任意の閾値１６より小さい場合に第１の係数器で乗算された差分値を選択し、大きい場合に第２の係数器で乗算された差分値を選択する。加算器２９はいずれか一方の係数で乗算された差分値と後述するＤフリップフロップ３０から出力する制御電圧のデジタル値を加算する。Ｄフリップフロップ３０は加算器２９から出力した制御電圧のデジタル値をＰＣＲが入力される毎のタイミングで記憶する。Ｄ／Ａ変換部３はＤフリップフロップで記憶された値を電圧信号に変換してＶＣＯ７に印加する。
【００３６】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダの時刻標準となる同期信号の値であるＳＴＣとの差分値の絶対値が任意の閾値１２より大きく算出される確率が増えるとアップ・ダウンカウンタのカウンタ１５の値が大きくなり、この値が任意の閾値１６より大きくなると、判定手段は、ＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３７】
実施の形態２．
図４はこの発明の実施の形態２であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、２８は比較器２５の出力に基づいて第１の係数器２６の出力と第２の係数器２７の出力とを切り替えるセレクタであって、該セレクタにより位相同期回路の応答感度が変更される。判定手段は実施の形態１と同様である。
【００３８】
セレクタ２８はアップ・ダウンカウンタ２３のカウント値が任意の閾値２４より小さい場合に第１の係数器で乗算された差分値を選択し、大きい場合に第２の係数器で乗算された差分値を選択する。
【００３９】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００４０】
参考例３．
図５はこの発明の参考例３であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３１は絶対値算出部１１の出力を入力とする平滑部、３２は平滑部３１の出力を入力とする制御信号発生部、３３は制御信号発生部３２の出力に基づき減算器２の出力に乗算する係数を変更する可変係数器であって、該可変係数器により位相同期回路の応答感度が変更される。２９は可変係数器３３の出力とＤフリップフロップ３０を加算する加算器である。絶対値算出部１１、平滑部３１及び制御信号発生部３２により判定手段を構成する。
【００４１】
可変係数器３３は減算器２の差分値に０＜Ｘ＜１の係数Ｘを乗算する。係数Ｘは後述する制御信号発生部３２より出力される制御信号により段階的に切り替えられる。加算器２９は可変係数器で乗算された差分値と後述するＤフリップフロップ３０から出力する制御電圧のデジタル値を加算する。Ｄフリップフロップ３０は加算器２９から出力した制御電圧のデジタル値をＰＣＲが入力される毎のタイミングで記憶する。Ｄ／Ａ変換部３はＤフリップフロップ３０で記憶された値を電圧信号に変換してＶＣＯ７に印加する。
【００４２】
絶対値算出部１１は、前記減算部２から出力される差分値の絶対値を算出し、平滑部３１により任意回数算出された差分値の絶対値を平滑する。制御信号発生部３２は平滑部３１から出力した値に応じた制御信号を発生させる。可変係数器３３は平滑部３１から出力する値が大きいほど係数Ｘが小さくなるよう段階的に係数を切り替える。
【００４３】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダの時刻標準となる同期信号の値であるＳＴＣとの差分値が算出され、その差分値の絶対値を任意回数分で平滑し、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の多段係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた係数を乗算するようにする。これにより、位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をするより細やかな同期処理を行うことができ位相の揺らぎが抑制される。
なお、本実施の形態では、制御信号発生部３２の出力に基づき可変係数器３３の乗算係数を切り替える場合について説明したが、位相同期回路を参考例１のように構成し、ＬＰＦの通過帯域を切り替え制御するように構成してもよい。
【００４４】
実施の形態３．
図６はこの発明の実施の形態３であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３４はカウンタ部１９の出力を入力とする平滑部、３５は平滑部３４の出力を入力とする制御信号発生部、３３は制御信号発生部３５の出力に基づき、減算器２の出力に乗算する係数を変更する可変係数器であって、該可変係数器により位相同期回路の応答感度が変更される。カウンタ部１９、平滑部３４及び制御信号発生部３５により判定手段を構成する。
【００４５】
平滑部３４は、カウンタ部１９でカウントしたＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし数値化された無効期間幅を無効データが到来した任意回数分で平滑する。制御信号発生部３５は平滑部３４から出力した値に応じて制御信号を発生させる。可変係数器３３は平滑部３５から出力する値が大きいほど係数Ｘが小さくなるよう段階的に係数を切り替える。
【００４６】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用い、無効期間幅を所定数集めて平滑化する。そして、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の可変係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた係数を乗算する。これにより、位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をするよりきめ細やかな同期処理が行え、位相の揺らぎを抑制できる。なお、本実施の形態では、制御信号発生部３５の出力に基づき可変係数器３３の乗算係数を切り替える場合について説明したが、位相同期回路を実施の形態１のように構成し、ＬＰＦの通過帯域を切り替え制御するように構成してもよい。
【００４７】
実施の形態４．
図７はこの発明の実施の形態４であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３４はカウンタ部１９の出力を入力とする平滑部、３６は平滑部３４の出力を入力とする時刻ずれ量算出部、３７はカウンタ部９からの出力であるＳＴＣと時刻ずれ量算出部３６の出力を入力とする加算器、１０は加算器３７から出力する補正されたＳＴＣを後段に出力する出力端子である。平滑部３４、時刻ずれ量算出部３６、加算器３７以外の構成は実施の形態１と同様であるので詳しい説明は省略する。
【００４８】
平滑部３４は、カウンタ部１９でカウントしたＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし数値化された無効期間幅を無効データが到来した任意回数分で平滑する。時刻ずれ量算出部３６は、平滑部３４から出力される数値化された無効期間幅よりＴＳデータが時間圧縮されバースト的に伝送されることで生じるＰＣＲの到着時刻の時間的ずれを算出し、この時間的ずれを受信クロックのカウント値に換算して出力する。加算器３７はカウンタ９から出力したＳＴＣと時刻ずれ量算出部３６から出力する受信クロックのカウント値に換算した時間的ずれを加算し、補正したＳＴＣとして後段に出力する補正手段として機能する。
【００４９】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が一定の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。また、無効期間幅を無効データが到来した任意回数分で平滑し（平滑部３４）、この値をもとに位相同期回路により発生させたＳＴＣの時刻ずれ量を算出（時刻ずれ量算出部３６）して補正値を加算器３７において加算する。これらの動作により位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制でき、また、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５０】
実施の形態５．
図８はこの発明の実施の形態５であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。図から明らかなように、平滑部３４、時刻ずれ量算出部３６、加算器３７を除く構成は実施の形態２において説明した図４と同様である。
【００５１】
動作については上述した実施の形態２及び４で説明したのと同様であり、以下、簡単に説明する。ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。また、無効期間幅を無効データが到来した任意回数分で平滑し、この値をもとに位相同期回路により発生させたＳＴＣの時刻ずれ量を算出し、この補正値を加算器３７において加算する。これらの動作により位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できるとともに、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５２】
実施の形態６．
図９はこの発明の実施の形態６であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。図から明らかなように、時刻ずれ量算出部３６、加算器３７を除く構成は実施の形態３において説明した図６と同様である。
【００５３】
動作については上述した実施の形態３及び４で説明したのと同様であり、以下、簡単に説明する。ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳデータのうち有効データが入力されている期間を示す有効データ期間信号を用い、無効期間幅を所定数集めて平滑化する。そして、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の多段係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた計数で乗算する。また、無効期間幅を無効データが到来した任意回数分で平滑し、この値をもとに位相同期回路により発生したＳＴＣの時刻ずれ量を算出し、その補正値を加算器３７において加算する。これらの動作により位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をする同期処理を行い位相の揺らぎを抑制でき、また、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５４】
なお、実施の形態１〜６では、入力信号をＴＳとしてＴＳ信号内に含まれているＰＣＲを抽出、処理することで説明しているが、入力信号をプログラムストリームとしてプログラムストリーム内に含まれるＳＣＲを抽出、処理することでも同様の効果が得られる。また、上記実施の形態４〜６では実施の形態１〜３の位相同期回路に対してＳＴＣ補正用の回路（平滑部３４、時刻ずれ量算出部、加算器３７）を設けたものを説明したが、参考例１〜３の位相同期回路に対して設けるようにしてもよいのは当然である。
すなわち、例えば図１、図３、図５の位相同期回路において、有効データ期間信号入力端子１８、カウンタ部１９、平滑部３４、時刻ずれ量算出部、加算器３７を追加し、ＶＣＯ７の出力をカウンタ１９にも入力させ、減算器２から出力端子１０までの間に加算器３７を介在させるように接続する。
【００５５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５６】
本発明に係る位相同期回路によれば、デコーダで使用するクロックに位相揺らぎ（ジッタ）を生じさせる信号が入力されている場合には、位相同期回路の応答感度を低感度に切り替えるように構成しているので、位相の揺らぎを抑制し、クロック信号の急激な変化を防止することができ、安定したデコード動作を行える効果がある。
【００５７】
また、本発明に係る位相同期回路によれば、クロックに含まれる時間的オフセットを除去することができるので、従来、時間的オフセットを持った状態でデコードされていたデコード処理が、本来の時刻でのデコード処理となり、データの再生において正確な同期をとることができる効果がある。
【図面の簡単な説明】
【図１】この発明の参考例１を示す位相同期回路図である。
【図２】この発明の実施の形態１を示す位相同期回路図である。
【図３】この発明の参考例２を示す位相同期回路図である。
【図４】この発明の実施の形態２を示す位相同期回路図である。
【図５】この発明の参考例３を示す位相同期回路図である。
【図６】この発明の実施の形態３を示す位相同期回路図である。
【図７】この発明の実施の形態４を示す位相同期回路図である。
【図８】この発明の実施の形態５を示す位相同期回路図である。
【図９】この発明の実施の形態６を示す位相同期回路図である。
【図１０】従来のＭＰＥＧデコーダを使用したデジタル衛星放送受信機を示す図である。
【図１１】従来の位相同期回路図である。[0001]
BACKGROUND OF THE INVENTION
The present invention demodulates a program stream or a transport stream compressed in accordance with the MPEG standard used in broadcasting satellites and digital broadcasting using terrestrial waves, cable television using cables (hereinafter referred to as CATV) broadcasting, or DVD. The present invention relates to a phase synchronization circuit used for an MPEG decoder or the like.
[0002]
[Prior art]
FIG. 10 is a block diagram of a digital satellite broadcast receiver using a conventional MPEG decoder which is generally used. In the figure, 101 is an input terminal for receiving a received signal, 102 is a tuner module for receiving a received signal from the input terminal 1, 103 is a descrambler for receiving an output from the tuner module 102, and 104 is a descrambler 103. , An MPEG video decoder that receives the output from the MPEG demultiplexer 104, an MPEG audio decoder that receives the output from the MPEG demultiplexer 104, and an MPEG video decoder An NTSC encoder that receives an output from 105, 108 an output terminal that outputs an NTSC signal, 109 a D / A converter that receives an output from an MPEG audio decoder, and 110 an output terminal that outputs an analog audio signal 111 is a control CPU.
[0003]
The signal processing in the receiver will be described. First, a satellite wave received by the satellite broadcast receiving antenna is input from the input terminal 101 to the tuner module 102. The tuner module 102 performs switching of reception transponders, demodulation, decoding of error correction, and the like, and extracts an MPEG transport stream in which individual data strings (streams) are multiplexed. This transport stream (hereinafter referred to as TS) is input to the descrambler 103, decrypted, and transferred to the MPEG demultiplexer 104. The MPEG demultiplexer 104 receives program specification information (hereinafter referred to as PSI) based on the viewer's channel selection operation, extracts necessary video data and audio data from the TS, It is sent to the MPEG audio decoder 106. The MPEG video decoder 105 cancels the compression of the video data, converts it to an NTSC signal by the NTSC encoder 107, and outputs the NTSC signal from the output terminal 108 to the television receiver. The MPEG audio decoder 106 releases the compression of the audio data, converts it into an analog audio signal by the D / A converter 109, and outputs it to the television receiver from the output terminal 110. The control CPU 111 controls a series of these processes.
[0004]
In CATV as well, a digital signal received via a cable is processed in the same manner as described above and output to a television receiver. As described above, the MPEG demultiplexer 104 has a function of decomposing an MPEG TS included in the received satellite wave into video data, audio data, and other control data. On the other hand, it also has a function of performing reproduction processing of a clock signal used in the MPEG demultiplexer 104, the MPEG video decoder 105, the MPEG audio decoder 106, and the NTSC encoder 107.
[0005]
The clock signal reproduction processing includes an MPEG encoder (encoding device) that encodes and compresses video data and audio data on the broadcaster side, and an MPEG decoder that releases compression of the video data and audio data on the viewer side. This is a time management common to the (decoding device), that is, a process of synchronizing. Next, a clock signal reproduction process will be described.
[0006]
FIG. 11 is a block diagram showing a configuration of a phase synchronization circuit used for clock signal reproduction processing. In the figure, 1 is an input terminal for inputting a TS signal, 2 is a counter to be described later, from a program time reference (Program Clock Reference: hereinafter referred to as PCR) included in the TS signal input from the input terminal 1. A subtracting unit (phase comparison unit) that subtracts the value of a synchronization signal (System Time Clock: hereinafter referred to as STC) that is output from the unit 9 and serves as a time standard in the MPEG decoder, 3 is a digital signal output from the subtracting unit 2 A digital / analog conversion unit (hereinafter referred to as a D / A conversion unit) that converts an analog signal into a first low-pass filter (hereinafter referred to as a first LPF) that receives the output of the D / A conversion unit 3 as an input. ), 7 is a voltage control oscillator (Voltage Control Oscillator: hereinafter referred to as VCO) that receives the output of the first LPF 4, and 8 is an output terminal that outputs a clock to a subsequent circuit. Reference numeral 9 denotes a counter unit that counts clocks output from the VCO 7.
[0007]
For extraction of the clock signal in the phase synchronization circuit, PCR extracted and separated from the TS is used. In the MPEG decoder including the video decoder 105 and the audio decoder 106, this PCR is used to set and correct the STC value to a value intended on the MPEG encoder side on the broadcaster side, that is, a clock frequency of 27 MHz in the case of MPEG2. It is information and is included in a specific stream with a length of 42 bits.
The reproduction process of the clock signal CLK will be described. First, the PCR value extracted from a specific stream is written (set) to the counter unit 9 as it is, and the STC and PCR output from the counter unit 9 are in a synchronized state (the same Value). The counter 9 uses the written PCR as an initial value, counts the reception clock output from the VCO 7 and counts up. When the next PCR is input, the subtraction unit 2 performs a subtraction process with the STC from the counter unit 9 when the PCR is received. When the phases of the clock signals of both PCR and STC are completely the same, the output of the subtracting unit is 0. On the other hand, if the two phases are different, the difference is converted into a voltage signal via the D / A converter 3 and the first LPF 4 and applied to the VCO 7. The phase of the CLK is corrected by correcting the frequency of the clock signal CLK output from the VCO 7 by this voltage signal. Since the counter unit 9 is configured to count up by the clock signal CLK output from the VCO 7, the count value, that is, the phase of the STC is controlled according to the output change of the VCO 7.
[0008]
As described above, by reproducing the clock signal based on the PCR, the phase of the clock signal CLK on the MPEG decoder side can be exactly matched with that on the MPEG encoder side. For this reason, it is possible to prevent the data amount of the buffer memory provided attached to the video decoder 105 and the audio decoder 106 from overflowing or underflowing, and the time management information (Presentation Time Stamp: , PTS) can be used to synchronize video data and audio data.
Such a reproduction process of the clock signal by the phase synchronization circuit is based on the premise that the PCR in the stream is accurately generated.
[0009]
[Problems to be solved by the invention]
By the way, the structure of a packet (transport stream packet: hereinafter referred to as a TS packet) obtained by time-division multiplexing a large number of individual streams has a packet elementary stream (including a video elementary stream and an audio elementary stream) ( Packetized Elementary Stream (hereinafter referred to as “PES”) and a multi-hierarchy structure included from PSI, PCR, etc. in a different layer from PES packets.
[0010]
Therefore, in the case of generating a TS packet directly from input data on the MPEG encoder side, it is easy to create and insert a PCR, but only synthesize elementary stream or PES packet data. When trying to generate a TS packet, since the PCR is included at the TS packet level, the phase of the clock when the elementary stream is created is not reflected, and an accurate PCR can be created and inserted. Can not.
[0011]
In addition, when using a communication network that increases the transmission speed in order to multiplex and transmit with other information in a time division manner due to the relationship of the communication network, on the transmission side, the reference frequency from the transmission reference clock source The time is read at random intervals from a counter that counts based on the clock of the time and is transmitted to the communication network as time information PCR.
[0012]
This time information PCR is read from the counter at random intervals within a predetermined interval of 100 ms, and the value indicates the time T from the previous reading. On the reception side, time information is received as reception time information via the communication network, and a reception clock is regenerated by the phase synchronization circuit. At this time, if the transmission signal is transmitted at a higher transmission rate, the TS data is time-compressed together with the effective data period signal and transmitted in bursts during the period indicated by the effective data period signal, and the time information is shifted in time. Occurs, and the arrival time of the reception time information varies. Although the above description has been made on TS, the same applies to the case of a program stream. In the case of the program stream, a system time reference value (System Clock Reference: hereinafter referred to as SCR) is a random value within a predetermined interval of 700 ms. Similarly, the value is read from the counter at regular intervals, and the value indicates the time T from the previous reading. On the reception side, time information is received as reception time information via the communication network, and a reception clock is regenerated by the phase synchronization circuit.
[0013]
The fluctuation of the arrival time of the time information as described above appears as STC phase fluctuation (jitter), and this type of phase fluctuation cannot be suppressed by the conventional phase synchronization circuit. There is a problem in that a transmission signal cannot be stably received.
[0014]
In order to solve the above problems, for example, ITUT-T recommendation H.264. In 220.0, a method is disclosed in which received data is buffered and transmitted from the buffer at an approximately constant rate using the transmission rate indicated in the syntax of the received data. Since the rate does not indicate an accurate rate, in addition to adding a buffer, there is a problem that the degree of fullness of data in the buffer must be monitored and controlled.
[0015]
The present invention has been made to solve the above-described problems, and is attached to the video decoder 105 and the audio decoder 106 by accurately reproducing a clock even when a phase fluctuation occurs near the sampling frequency. A phase synchronization circuit that can prevent the data amount of the buffer memory provided from overflowing or underflowing and that can synchronize video data and audio data using the PTS of the reproduction output is provided. The purpose is that.
[0016]
[Means for Solving the Problems]
The phase synchronization circuit according to the present invention is a phase synchronization circuit that performs synchronization processing of the clock signal based on a difference value between the phase of the clock signal used on the decoder side and the phase of the reference time information included in the input signal. , The input signal When the data indicating the validity / invalidity of the data is input and the period during which the invalid data is input continues for a predetermined period or more, or when the probability that the invalid data is input exceeds a predetermined value, the input signal is the clock signal. A signal that causes fluctuations in the phase of the signal It comprises a judging means for judging and a changing means for changing the response sensitivity of the synchronization processing based on the judgment result of the judging means.
[0022]
Further, in the phase synchronization circuit according to the present invention, the determination means receives data representing validity / invalidity of the input signal, obtains a period during which invalid data is inputted, compares the obtained period with a first threshold value, When the invalid data is larger than the first threshold, the up-counter counts up every time invalid data is input, and when the invalid data is smaller, the up-down counter counts down, and the count value of the up-down counter is compared with the second threshold. When it is larger than the threshold value, it is determined that the input signal is a signal that causes fluctuation in the phase of the clock signal, and when it is smaller, it is determined that the input signal is not a signal that causes fluctuation in the phase of the clock signal. It is characterized by comprising a comparator.
[0023]
In the phase synchronization circuit according to the present invention, the determination means includes a smoothing unit that receives data representing validity / invalidity of an input signal, collects a predetermined number of periods during which invalid data is input, and performs smoothing processing; The control signal generator comprises a control signal generator that determines the degree to which the input signal causes fluctuation of the clock signal according to the output of the unit, and outputs a control signal according to the determination result.
[0024]
The phase synchronization circuit according to the present invention is characterized in that the response sensitivity in the changing means is changed by changing a pass band of a low-pass filter used for synchronization processing.
[0025]
The phase synchronization circuit according to the present invention is characterized in that the response sensitivity in the changing means is changed by changing a multiplication coefficient of a coefficient unit used for synchronization processing.
[0026]
In addition, the phase synchronization circuit according to the present invention is based on the smoothing unit that receives the data representing the validity / invalidity of the input signal, collects a predetermined number of periods during which invalid data is input, and performs smoothing processing, and the output of the smoothing unit And a correction unit that corrects the clock signal based on the calculated time shift amount. The time shift amount calculation unit calculates the time shift amount of the clock signal.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.
Reference example 1.
FIG. 1 illustrates the invention. Reference example 1 shows a phase synchronization circuit of an MPEG data receiving apparatus 1. In the figure, 1 is an input terminal for inputting the PCR included in the TS signal, 2 is a subtracting section for subtracting STC output from the counter section 9 described later from the input PCR, and 3 is a digital signal output by the subtracting section 2. A D / A converter that converts the value into an analog signal, 4 is a first LPF that receives the output of the D / A converter 3, and 5 is a second LPF that receives the output of the D / A converter 3. , 6 is a switch unit that switches between the output of the first LPF 4 and the output of the second LPF 5 based on the output of the comparator 17 described later, and the response sensitivity of the phase synchronization circuit is changed by the switch unit. The 7 is a VCO that receives the output of the switch unit 6, 8 is an output terminal that outputs a reception clock output from the VCO, 9 is a counter unit that counts a reception clock output from the VCO, and 10 is an STC output from the counter unit 9 Is output to the subsequent stage, 11 is an absolute value calculation unit that receives the digital signal value output from the subtractor 2, 12 is a threshold value indicating an arbitrary value, 13 is the output of the absolute value calculation unit 11 and the threshold value 12 Comparator to be input, 14 is an initial value of an up / down counter 15 to be described later, 15 is an up / down counter to which the output of the comparator 13 and the initial value 14 are input, 16 is a threshold value indicating an arbitrary value, 17 is It is a comparator that receives the output of the up / down counter 15 and the threshold value 16 as inputs. The absolute value calculation unit 11 to the comparator 17 constitute a determination unit.
[0028]
The subtraction unit 2 performs subtraction processing between the PCR input from the input terminal 1 and the STC output from the counter unit 9. When the phases of the clock signals of both the PCR and STC are completely the same, the output of the subtracting unit 2 is zero. On the other hand, if the two phases are different, the difference value is output to the D / A converter 3 and the absolute value calculator 11. The output of the D / A conversion unit 3 is converted into a voltage signal via one of the first LPF 4 and the second LPF 5 having different characteristics that are switched by the switch unit 6 according to a determination signal from the determination unit, and is converted into a VCO 7. To be applied. The VCO 7 corrects the frequency of the reception clock by the voltage signal, thereby correcting the phase and outputting it to the output terminal 8. Since the counter unit 9 is configured to count up the reception clock output from the VCO 7, the count value, that is, the phase of the STC is controlled in accordance with the output change of the VCO 7.
[0029]
The absolute value calculation unit 11 calculates the absolute value of the difference value output from the subtraction unit 2, and when the absolute value of the difference value is larger than an arbitrary threshold value 12 by the comparator 13, the absolute value calculation unit 11 increases each time the PCR arrives. The down counter 15 is counted up, and when it is small, it is counted down. The comparator 17 switches the switch unit 6 so that the voltage signal passes through the first LPF 4 similar to the conventional example when the count value of the up / down counter 15 is smaller than the arbitrary threshold value 16, and when it is larger, The switch unit 6 is switched so that the voltage signal passes through the second LPF 5 that passes only a lower band than the first LPF 4. It is assumed that the up / down counter 15 initializes the initial value every time a new TS is input and the phase synchronization circuit starts the synchronization process.
[0030]
As a result of the above operation, the TS data is time-compressed by transmission signal processing and transmitted in bursts, thereby causing a time lag in the arrival time of the PCR, and the absolute value of the difference value between the PCR and the STC of the MPEG decoder is When the probability calculated to be larger than the arbitrary threshold value 12 increases, the value of the counter 15 of the up / down counter increases, and when this value becomes larger than the arbitrary threshold value 16, the determination means causes the STC phase fluctuation (jitter). It is determined that TS data to be input is input, and the LPF that is the loop filter of the phase locked loop is switched to the second LPF 5 having low sensitivity. As a result, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response and suppress phase fluctuations.
[0031]
Embodiment 1 .
FIG. 2 shows an embodiment of the present invention. 1 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 18 is an input terminal for inputting a valid data period signal indicating a period during which valid data is input among TS signals to be input, and 19 is a counter unit for receiving an effective data period signal input from the input terminal 18. , 20 is a threshold value indicating an arbitrary value, 21 is a comparator having the output of the counter unit 19 and the threshold value 20 as inputs, 22 is a threshold value indicating an arbitrary value, 22 is an initial value of an up / down counter 23 described later, 23 Is an up / down counter having the output of the comparator 21 and the initial value 22 as inputs, 24 is a threshold indicating arbitrary, and 25 is a comparator having the output of the up / down counter 23 and the threshold 24 as inputs. The counter unit 19 through the comparator 25 constitute determination means.
[0032]
The counter unit 19 uses the valid data period signal indicating the period during which valid data is input from the TS signal input from the input terminal 18 to count from the reception clock starting from the time when invalid data starts to be input. The period width is digitized as the count value of the reception clock. When the invalid period width that has been digitized is compared with an arbitrary threshold value 20 by the comparator 21 and the invalid period width that has been digitized is large, the up / down counter 23 is incremented every time invalid data is input, and is small. If so, count down. The comparator 25 switches the switch unit 6 so that the voltage signal passes through the first LPF 4 similar to the conventional example when the count value of the up / down counter 23 is smaller than the arbitrary threshold value 24, and when it is larger, The switch unit 6 is switched so that the voltage signal passes through the second LPF 5 that passes only a lower band than the first LPF 4. It is assumed that the up / down counter 23 initializes the initial value every time TS is input and the phase synchronization circuit starts the synchronization process.
[0033]
When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts by the above operation, a period during which valid data is input in the TS signal. When the frequency of arrival of the invalid period width with a width larger than the arbitrary threshold value 20 is increased using the valid data period signal indicating that the counter 23 value of the up / down counter increases, and when this value becomes larger than the arbitrary threshold value 24, The determination unit determines that TS data that causes STC phase fluctuation (jitter) is input, and switches the LPF that is a loop filter of the phase locked loop circuit to the second LPF 5 having low sensitivity. As a result, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response and suppress phase fluctuations.
[0034]
Reference example 2 .
FIG. 3 shows the present invention. Reference example 2 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 26 is a first coefficient unit that receives the output of the subtractor 2, 27 is a second coefficient unit that receives the output of the subtractor 2, and 28 is a first coefficient unit based on the output of the comparator 17. A selector that switches between the output of the coefficient unit 26 and the output of the second coefficient unit 27, and the response sensitivity of the phase synchronization circuit is changed by the selector. Reference numeral 29 denotes an adder that receives the output of the selector 28 and an output of a D flip-flop described later, and reference numeral 30 denotes a D flip-flop that receives the output of the adder 29. About judgment means Reference example This is the same as described in 1.
[0035]
The first coefficient unit 26 multiplies the difference value of the subtractor 2 by a coefficient A of 0 <A <1, and the second coefficient unit 27 multiplies the coefficient B of 0 <B <A <1. The selector 28 selects the difference value multiplied by the first coefficient unit when the count value of the up / down counter 15 is smaller than the arbitrary threshold value 16, and selects the difference value multiplied by the second coefficient unit when the count value is larger. select. The adder 29 adds the difference value multiplied by one of the coefficients and the digital value of the control voltage output from the D flip-flop 30 described later. The D flip-flop 30 stores the digital value of the control voltage output from the adder 29 at every timing when the PCR is input. The D / A converter 3 converts the value stored in the D flip-flop into a voltage signal and applies it to the VCO 7.
[0036]
With the above operation, TS data is time-compressed and transmitted in bursts, thereby causing a time lag in the arrival time of the PCR, and the difference between the PCR and the STC that is the value of the synchronization signal that is the time standard of the MPEG decoder When the probability that the absolute value of the value is calculated to be larger than the arbitrary threshold value 12 increases, the value of the counter 15 of the up / down counter increases. When this value becomes larger than the arbitrary threshold value 16, the determination means determines the phase of the STC. It is determined that TS data that causes fluctuation (jitter) is input, and the coefficient of the digital cyclic loop filter constituted by the first coefficient unit 26, the adder 29, and the D flip-flop 30 of the phase synchronization circuit Switch to a second coefficient multiplier that multiplies the multiplier by a smaller coefficient. As a result, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response and suppress phase fluctuations.
[0037]
Embodiment 2 .
FIG. 4 shows an embodiment of the present invention. 2 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 28 is a selector for switching the output of the first coefficient unit 26 and the output of the second coefficient unit 27 based on the output of the comparator 25, and the response sensitivity of the phase synchronization circuit is changed by the selector. Is done. The judging means is the embodiment. 1 It is the same.
[0038]
The selector 28 selects the difference value multiplied by the first coefficient unit when the count value of the up / down counter 23 is smaller than the arbitrary threshold 24, and selects the difference value multiplied by the second coefficient unit when the count value is larger. select.
[0039]
When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts by the above operation, a period during which valid data is input in the TS signal. When the frequency of arrival of the invalid period width with a width larger than the arbitrary threshold value 20 is increased using the valid data period signal indicating that the counter 23 value of the up / down counter increases, and when this value becomes larger than the arbitrary threshold value 24, The determination means determines that TS data that causes STC phase fluctuation (jitter) has been input, and the first coefficient unit 26, the adder 29, and the D flip-flop 30 of the phase synchronization circuit are used. The coefficient unit of the cyclic loop filter is switched to the second coefficient unit that multiplies by a smaller coefficient. As a result, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response and suppress phase fluctuations.
[0040]
Reference example 3 .
FIG. Reference example 3 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 31 is a smoothing unit that receives the output of the absolute value calculating unit 11, 32 is a control signal generating unit that receives the output of the smoothing unit 31, and 33 is a subtractor 2 based on the output of the control signal generating unit 32. Is a variable coefficient unit that changes a coefficient to be multiplied, and the response coefficient of the phase locked loop circuit is changed by the variable coefficient unit. An adder 29 adds the output of the variable coefficient unit 33 and the D flip-flop 30. The absolute value calculation unit 11, the smoothing unit 31, and the control signal generation unit 32 constitute a determination unit.
[0041]
The variable coefficient unit 33 multiplies the difference value of the subtracter 2 by a coefficient X of 0 <X <1. The coefficient X is switched stepwise by a control signal output from a control signal generator 32 described later. The adder 29 adds the difference value multiplied by the variable coefficient unit and the digital value of the control voltage output from the D flip-flop 30 described later. The D flip-flop 30 stores the digital value of the control voltage output from the adder 29 at every timing when the PCR is input. The D / A converter 3 converts the value stored in the D flip-flop 30 into a voltage signal and applies it to the VCO 7.
[0042]
The absolute value calculation unit 11 calculates the absolute value of the difference value output from the subtraction unit 2 and smoothes the absolute value of the difference value calculated any number of times by the smoothing unit 31. The control signal generation unit 32 generates a control signal corresponding to the value output from the smoothing unit 31. The variable coefficient unit 33 switches the coefficients step by step so that the coefficient X decreases as the value output from the smoothing unit 31 increases.
[0043]
With the above operation, TS data is time-compressed and transmitted in bursts, thereby causing a time lag in the arrival time of the PCR, and the difference between the PCR and the STC that is the value of the synchronization signal that is the time standard of the MPEG decoder The value is calculated, the absolute value of the difference value is smoothed by an arbitrary number of times, and when the value increases, the determination means determines that TS data that causes STC phase fluctuation (jitter) is input, and the phase The coefficient of the digital cyclic loop filter constituted by the multistage coefficient unit 33, the adder 29 and the D flip-flop 30 of the synchronous circuit is switched stepwise according to the value, and the switched coefficient is multiplied. As a result, the phase synchronization circuit can perform more detailed synchronization processing that responds with a low sensitivity in accordance with the state of the input TS data, and the phase fluctuation is suppressed.
In the present embodiment, the case where the multiplication coefficient of the variable coefficient unit 33 is switched based on the output of the control signal generator 32 has been described. Reference example 1 may be configured to control switching of the pass band of the LPF.
[0044]
Embodiment 3 .
FIG. 6 shows an embodiment of the present invention. 3 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 34 is a smoothing unit that receives the output of the counter unit 19, 35 is a control signal generating unit that receives the output of the smoothing unit 34, and 33 is based on the output of the control signal generating unit 35. A variable coefficient unit that changes a coefficient to be multiplied by an output, and the response coefficient of the phase locked loop circuit is changed by the variable coefficient unit. The counter unit 19, the smoothing unit 34, and the control signal generation unit 35 constitute a determination unit.
[0045]
The smoothing unit 34 counts the received clock using the valid data period signal indicating the period during which valid data is input from the TS signal counted by the counter unit 19 as the starting point, and digitizes it. The invalid period width is smoothed for any number of times invalid data has arrived. The control signal generation unit 35 generates a control signal according to the value output from the smoothing unit 34. The variable coefficient unit 33 switches the coefficients step by step so that the coefficient X decreases as the value output from the smoothing unit 35 increases.
[0046]
When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts by the above operation, a period during which valid data is input in the TS signal. A predetermined number of invalid period widths are collected and smoothed using a valid data period signal indicating. When the value increases, the determination means determines that TS data that causes the STC phase fluctuation (jitter) is input, and the variable coefficient unit 33, the adder 29, and the D flip-flop 30 of the phase synchronization circuit. The coefficient of the digital cyclic loop filter that is configured is switched in stages according to the value, and the switched coefficient is multiplied. As a result, the phase synchronization circuit can perform finer synchronization processing than a low-sensitivity response according to the state of the input TS data, and can suppress phase fluctuations. In the present embodiment, the case where the multiplication coefficient of the variable coefficient unit 33 is switched based on the output of the control signal generator 35 has been described. 1 It is possible to configure so that the pass band of the LPF is switched.
[0047]
Embodiment 4 .
FIG. 7 shows an embodiment of the present invention. 4 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. In the figure, 34 is a smoothing unit that receives the output of the counter unit 19, 36 is a time shift amount calculation unit that receives the output of the smoothing unit 34, and 37 is an STC output from the counter unit 9 and the time shift amount. An adder 10 that receives the output of the calculation unit 36 is an output terminal that outputs the corrected STC output from the adder 37 to the subsequent stage. The configuration other than the smoothing unit 34, the time lag calculation unit 36, and the adder 37 is the embodiment. 1 Since it is the same, detailed explanation is omitted.
[0048]
The smoothing unit 34 counts the received clock using the valid data period signal indicating the period during which valid data is input from the TS signal counted by the counter unit 19 as the starting point, and digitizes it. The invalid period width is smoothed for any number of times invalid data has arrived. The time shift amount calculation unit 36 calculates the time shift of the arrival time of PCR caused by TS data being time-compressed and transmitted in bursts from the digitized invalid period width output from the smoothing unit 34, This time lag is converted into a count value of the reception clock and output. The adder 37 functions as a correction unit that adds the STC output from the counter 9 and the time shift converted to the count value of the reception clock output from the time shift amount calculation unit 36 and outputs the corrected STC to the subsequent stage.
[0049]
When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts by the above operation, a period during which valid data is input in the TS signal. When the frequency of arrival of the invalid period width with a width larger than a certain threshold 20 is increased using the valid data period signal indicating, the value of the counter 23 of the up / down counter increases, and when this value becomes larger than the arbitrary threshold 24, The determination unit determines that TS data that causes STC phase fluctuation (jitter) is input, and switches the LPF that is a loop filter of the phase locked loop circuit to the second LPF 5 having low sensitivity. Further, the invalid period width is smoothed by an arbitrary number of times invalid data arrives (smoothing unit 34), and the STC time shift amount generated by the phase synchronization circuit is calculated based on this value (time shift amount calculation unit 36). ) And the correction value is added by the adder 37. By these operations, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response to suppress phase fluctuations, and can correct the STC time lag generated in the phase synchronization circuit and perform MPEG decoding.
[0050]
Embodiment 5 .
FIG. 8 shows an embodiment of the present invention. 5 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. As is apparent from the figure, the configuration excluding the smoothing unit 34, the time lag calculation unit 36, and the adder 37 is the embodiment. 2 This is the same as FIG. 4 described in FIG.
[0051]
Regarding the operation, the above-described embodiment 2 as well as 4 This is the same as that described above, and will be briefly described below. When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts is input, an effective data period indicating a period in which valid data is input in the TS signal When the frequency of arrival of the invalid period with a width larger than the arbitrary threshold 20 using the signal increases, the counter 23 value of the up / down counter increases, and when this value exceeds the arbitrary threshold 24, the judging means It is determined that TS data that causes phase fluctuation (jitter) is input, and the digital cyclic loop filter includes the first coefficient unit 26, the adder 29, and the D flip-flop 30 of the phase synchronization circuit. Is switched to the second coefficient multiplier that multiplies the coefficient coefficient by a smaller coefficient. Further, the invalid period width is smoothed by an arbitrary number of times invalid data arrives, the STC time shift amount generated by the phase synchronization circuit is calculated based on this value, and this correction value is added by the adder 37. . By these operations, the phase synchronization circuit can perform a synchronization process with a low-sensitivity response to suppress phase fluctuations, and can correct an STC time shift generated in the phase synchronization circuit and perform an MPEG decoding process.
[0052]
Embodiment 6 .
FIG. 9 shows an embodiment of the present invention. 6 1 shows a phase synchronization circuit of an MPEG data receiving apparatus. As is apparent from the figure, the configuration excluding the time lag calculation unit 36 and the adder 37 is the same as in the embodiment. 3 This is the same as FIG. 6 described in FIG.
[0053]
Regarding the operation, the above-described embodiment 3 as well as 4 This is the same as that described above, and will be briefly described below. When a signal that causes a time lag in the arrival time of PCR due to TS data being time-compressed and transmitted in bursts, an effective data period indicating a period during which valid data is input among TS data Using a signal, a predetermined number of invalid period widths are collected and smoothed. When the value increases, the determination means determines that TS data that causes STC phase fluctuation (jitter) is input, and the multi-stage coefficient unit 33, the adder 29, and the D flip-flop 30 of the phase synchronization circuit. The coefficients of the digital cyclic loop filter that is configured are switched in stages according to the value, and multiplied by the switched count. Further, the invalid period width is smoothed by an arbitrary number of times invalid data arrives, the STC time shift amount generated by the phase synchronization circuit is calculated based on this value, and the correction value is added by the adder 37. By these operations, the phase synchronization circuit can perform a synchronization process that responds with low sensitivity according to the state of the input TS data to suppress phase fluctuations, and correct the STC time lag generated in the phase synchronization circuit. MPEG decoding can be performed.
[0054]
Embodiments 1 to 1 6 In the above description, the input signal is TS and the PCR included in the TS signal is extracted and processed. However, the same applies to the extraction and processing of the SCR included in the program stream using the input signal as the program stream. The effect is obtained. Also, the above embodiment 4 ~ 6 Then the embodiment 1-3 The circuit provided with the STC correction circuit (smoothing unit 34, time lag calculation unit, adder 37) for the phase synchronization circuit has been described. Reference Examples 1-3 Of course, the phase synchronization circuit may be provided.
That is, for example, in the phase synchronization circuit of FIG. 1, FIG. 3, and FIG. 5, an effective data period signal input terminal 18, a counter unit 19, a smoothing unit 34, a time lag calculation unit, and an adder 37 are added, and the output of the VCO 7 is The counter 19 is also input, and the adder 37 is interposed between the subtracter 2 and the output terminal 10.
[0055]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0056]
The phase synchronization circuit according to the present invention is configured to switch the response sensitivity of the phase synchronization circuit to low sensitivity when a signal that causes phase fluctuation (jitter) is input to the clock used in the decoder. Therefore, the phase fluctuation can be suppressed, a sudden change in the clock signal can be prevented, and a stable decoding operation can be performed.
[0057]
Further, according to the phase synchronization circuit of the present invention, the time offset included in the clock can be removed, so that the decoding process that has been conventionally decoded with the time offset is performed at the original time. Thus, there is an effect that accurate synchronization can be achieved in data reproduction.
[Brief description of the drawings]
FIG. 1 of the present invention Reference example 1 is a phase synchronization circuit diagram showing 1. FIG.
FIG. 2 shows an embodiment of the present invention. 1 FIG.
FIG. 3 of the present invention Reference example 2 FIG.
FIG. 4 is an embodiment of the present invention. 2 FIG.
FIG. 5 of the present invention Reference example 3 FIG.
FIG. 6 shows an embodiment of the present invention. 3 FIG.
FIG. 7 shows an embodiment of the present invention. 4 FIG.
FIG. 8 is an embodiment of the present invention. 5 FIG.
FIG. 9 shows an embodiment of the present invention. 6 FIG.
FIG. 10 is a diagram showing a digital satellite broadcast receiver using a conventional MPEG decoder.
FIG. 11 is a conventional phase synchronization circuit diagram.

Claims

In a phase synchronization circuit that performs synchronization processing of the clock signal based on a difference value between the phase of the clock signal used on the decoder side and the phase of the reference time information included in the input signal , the validity / invalidity of the input signal is determined. The input signal fluctuates in the phase of the clock signal when the period during which invalid data is input continues for a predetermined period or longer, or the probability that invalid data is input exceeds a predetermined value. A phase synchronization circuit comprising: a determination unit that determines that the signal is a signal that generates a signal; and a change unit that changes a response sensitivity of the synchronization process based on a determination result of the determination unit.

The determination means receives data representing validity / invalidity of an input signal, obtains a period during which invalid data is input, compares the obtained period with a first threshold value, and invalid data if the period is greater than the first threshold value. The up-counter counts up each time the signal is input, and counts down when it is small, and the count value of the up-down counter is compared with a second threshold value. A comparator that determines that the phase of the clock signal fluctuates, and determines that the input signal is not a signal that fluctuates the phase of the clock signal when the signal is small. The phase synchronization circuit according to claim 1.

The determination means receives data representing validity / invalidity of the input signal, collects a predetermined number of periods during which invalid data is input, and smoothes the input signal according to the magnitude of the output of the smoothing section. 2. The phase synchronization circuit according to claim 1, further comprising: a control signal generation unit that determines a degree of fluctuation in the phase of the clock signal and outputs a control signal according to the determination result .

The change of the response sensitivity in changing means, phase synchronization circuit according to claim 1, characterized in that by changing the passband of the low-pass filter used in the synchronization process.

2. The phase synchronization circuit according to claim 1, wherein the response sensitivity in the changing means is changed by changing a multiplication coefficient of a coefficient unit used for synchronization processing .

The data representing the validity / invalidity of the input signal is input, and a smoothing unit for smoothing processing by collecting a predetermined number of periods during which invalid data is input, and the time shift amount of the clock signal is calculated based on the output of the smoothing unit. 2. The phase synchronization circuit according to claim 1, further comprising: a time shift amount calculation unit; and a correction unit that corrects the clock signal based on the calculated time shift amount .