JP3876095B2

JP3876095B2 - Multi-chip type semiconductor device

Info

Publication number: JP3876095B2
Application number: JP13920499A
Authority: JP
Inventors: 良明末永
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-05-19
Filing date: 1999-05-19
Publication date: 2007-01-31
Anticipated expiration: 2019-05-19
Also published as: JP2000332192A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置では、半導体チップ相互間の接続が種々の形態で行われる。たとえば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
たとえば、図７(a)に内部を透視した平面図を示すように、基板１０５上に第１および第２の半導体チップ１０１，１０２を実装し、第１および第２の半導体チップ１０１，１０２間の接続を基板１０５上の配線１０３によって達成してマルチチップ型半導体装置が構成される場合がある。この状態で樹脂モールドやセラミックキャッピングが施されてパッケージ１０７に収容されることになる。
【０００４】
基板１０５には、パッケージ１０７外に引き出される複数の外部端子１０４が接合されている。この外部端子１０４には、専ら第２の半導体チップ１０２のみが接続されている。第１の半導体チップ１０１は、第２の半導体チップ１０２とのチップ間接続部のみを有していて、外部端子１０４との接続のための外部接続部は有していない。
【０００５】
第１および第２の半導体チップ１０１，１０２は、組立前に各単体での動作テストが行われるが、組立後においても、動作確認のためにそれぞれ個別にテストされる。この動作テストのために、図７(b)に底面図を示すように、基板１０５の裏面側の適所には、測定用モニタ端子１０６が配置されていて、この測定用モニタ端子１０６は、パッケージ１０７の裏面において露出させられている。この測定用モニタ端子１０６は、配線１０３の適所に接続されており、したがって、この測定用モニタ端子１０６を利用することにより、第１の半導体チップ１０１の動作テストを行うことができる。第２の半導体チップ２の動作テストは、外部端子１０４を利用して行うことができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述のような構成は、親チップの表面に子チップを重ね合わせ、バンプによりチップ間接合を達成するチップ・オン・チップ構造のマルチチップ型半導体装置の場合のように、チップ間配線から外部端子への引き出し行うことが困難な構造の装置には適用することができない。したがって、外部接続端子に接続されることになる親チップの動作テストは行えるが、子チップの動作テストが行えない。
【０００７】
子チップと直接接続されるテスト用外部接続端子を設ければ、パッケージングののちに親チップおよび子チップの動作テストを行うことができるであろうが、外部接続端子数が増大するためパッケージが大きくなるうえ、子チップの表面にチップ間接続用のパッド以外に外部接続用のパッドを設ける必要が生じるから、子チップのサイズが大型化するという問題もある。
【０００８】
そこで、この発明の目的は、上述の技術的課題を解決し、外部接続端子数を大幅に増加することなく各半導体チップの動作テストが可能なマルチチップ型半導体装置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、第１内部回路と、上記第２の半導体チップとの接続のための複数の第１チップ間接続部とを有しており、上記第２の半導体チップは、第２内部回路と、上記第１の半導体チップとの接続のための複数の第２チップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記第２内部回路と上記外部接続部との間を接続する状態と上記第２チップ間接続部と上記外部接続部との間を接続する状態との間で切り換え可能な切り換え回路とを有しており、上記外部接続部は、通常時における信号の入出力のための通常時用外部接続部と、上記切り換え回路を切り換えるための切り換え信号を入力するための切り換え信号入力端子に接続される切り換え用外部接続部とを含み、上記切り換え回路は、上記切り換え用外部接続部から入力される切り換え信号に応じて、上記第２内部回路と上記通常時用外部接続部との間を接続する通常状態と、上記第２チップ間接続部と上記通常時用外部接続部との間を接続するテスト状態との間で切り換え可能とされていることを特徴とするマルチチップ型半導体装置である。
【００１０】
ここでいう「チップ間接続」は、主として、同一パッケージ内に封止される半導体チップ同士の接続を意味する。
【００１１】
請求項１記載の発明によれば、第１および第２の半導体チップは、第１チップ間接続部および第２チップ間接続部を介して互いに接続されており、これにより、マルチチップ型半導体装置が構成されている。第２の半導体チップには、通常時用外部接続部を第２内部回路に接続する通常状態と、通常時用外部接続部を第２チップ間接続部を介して第１の半導体チップの第１内部回路に接続するテスト状態とを、切り換え用外部接続部から入力される切り換え信号に応じて切り換え可能な切り換え回路が設けられている。したがって、この切り換え回路を利用することにより、第１内部回路に対する信号の入出力を外部接続端子から行えるので、第１の半導体チップに外部接続部を備えることなく、当該第１の半導体チップ内の第１内部回路の動作テストを行うことができる。すなわち、外部接続端子数の大幅な増加を伴うことなく、第１および第２の半導体チップの動作テストを行える。
【００１２】
言うまでもなく、第２の半導体チップ内の第２内部回路の動作テストは、切り換え回路を、通常時用外部接続部と第２内部回路とを接続する状態とすることによって、外部接続端子から行うことができる。
【００１４】
請求項２記載の発明は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、第１内部回路と、上記第２の半導体チップとの接続のための複数の第１チップ間接続部とを有しており、上記第２の半導体チップは、第２内部回路と、上記第１の半導体チップとの接続のための複数の第２チップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記複数の第２チップ間接続部にそれぞれ接続され、上記第１内部回路に対して入出力される信号値を保持することができる複数のバウンダリスキャンセルを含むバウンダリスキャン回路とを有しており、上記バウンダリスキャンセルは、上記第１の半導体チップから上記第２の半導体チップへと入力すべきデータを保持する入力セルと、上記第２の半導体チップから上記第１の半導体チップに向けて出力すべきデータを保持する出力セルとを含み、上記バウンダリスキャン回路は、テスト動作時において、上記入力セルに上記第２内部回路の動作テストのためのテストデータを設定し、上記出力セルに上記第１内部回路の動作テストのためのテストデータを設定するように動作するバウンダリコントローラを含むことを特徴とするマルチチップ型半導体装置である。
【００１５】
この構成によれば、第２の半導体チップには、第１の半導体チップ内の第１内部回路に対して入出力される信号値を保持することができるバウンダリスキャンセルが設けられている。したがって、このバウンダリスキャンセルに動作テスト用の信号を書き込むことにより、第１内部回路に動作テスト用の信号を与えることができる。また、第１内部回路が出力する信号値をバウンダリスキャンセルに保持させ、これを読み出すことにより、第１内部回路の出力信号をモニタすることができる。
【００１６】
よって、このようなバウンダリスキャンセルを有するバウンダリスキャン回路を第２の半導体チップに内蔵させている本発明の構成により、外部接続端子数を大幅に増大することなく、各半導体チップの動作テストを行うことができる。むろん、第１の半導体チップに外部接続部を設ける必要もない。
また、この発明では、テスト動作時において、入力セルに第２内部回路の動作テストのためのテストデータを設定し、出力セルに第１内部回路の動作テストのためのテストデータを設定するようにしているので、第１および第２内部回路の動作テストを同時に行うことができる。
【００１７】
なお、上記複数のバウンダリスキャンセルは、直列に接続されていて、信号値をシフトすることにより信号の入出力が可能な構成とされていることが好ましい。
【００１８】
請求項３記載の発明は、上記複数の外部接続部は、上記複数のバウンダリスキャンセルに対して直列にデータを入力するためシリアル入力用外部接続部と、上記複数のバウンダリスキャンセルの保持データを直列に読み出すためのシリアル出力用外部接続部とを含むことを特徴とする請求項２記載のマルチチップ型半導体装置である。
【００１９】
この構成により、シリアル入力用外部接続部とシリアル出力用外部接続部とを設けることによって、任意の数のバウンダリセルに対する入出力を行うことができる。したがって、外部接続端子数を大幅に増加させる必要がない。
【００２０】
上記の他、マルチチップ型半導体装置は、第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、第１内部回路と、上記第２の半導体チップとの接続のための複数の第１チップ間接続部とを有しており、上記第２の半導体チップは、第２内部回路と、上記第１の半導体チップとの接続のための複数の第２チップ間接続部と、上記パッケージ外に引き出される外部接続端子との接続のための外部接続部と、上記第１内部回路の動作テストを行うための動作テスト回路とを有している構成とすることもできる。
【００２１】
この構成によれば、第２の半導体チップには、第１の半導体チップ内の第１内部回路の動作テストを行う動作テスト回路が内蔵されている。したがって、この動作テスト回路を作動させることにより、第１内部回路の動作テストを行うことができるから、第１内部回路の動作テストのために多くの外部接続端子を増設する必要がない。むろん、第１の半導体チップに外部接続部を設ける必要もない。また、第２の半導体チップ内の第２内部回路の動作テストは、この第２の半導体チップの外部接続部を利用して行うことができる。
【００２２】
この構成では、外部接続端子を利用した第２内部回路の動作テストと、動作テスト回路を利用した第１内部回路の動作テストとを並行して行うことが可能であり、これにより、マルチチップ型半導体装置全体の動作テストの所要時間を大幅に短縮できる。
【００２３】
上記動作テスト回路は、上記第１内部回路のための動作テスト内容を記憶した動作テスト用メモリを備えていてもよい。
【００２４】
この構成によれば、動作テスト用メモリに動作テスト内容を設定することができるから、第２の半導体チップと組み合わされる第１の半導体チップの種類に応じて適切な動作テスト内容が設定された動作テスト用メモリを用いることにより、任意の組合せで半導体チップを選択してマルチチップ型半導体装置を構成することができる。そして、このようなマルチチップ型半導体装置を構成する各半導体チップの動作テストを良好に行える。
【００２５】
上記動作テスト用メモリは、書換え可能型メモリにより構成されていてもよい。
【００２６】
この構成によれば、動作テスト用メモリの内容の書き換えが可能なので、外部接続端子を利用してこの動作テスト用メモリの内容を書き換えることにより、動作テストの内容を必要に応じて変更することができる。すなわち、使用者において、必要に応じて、第１の半導体チップ内の第１内部回路の動作テストの内容を変更できる。
【００２７】
上記動作テスト回路は、動作テスト結果を表すテスト結果信号を出力するものであり、上記複数の外部接続部は、上記テスト結果信号を出力するためのテスト結果出力用外部接続部を含むことが好ましい。
【００２８】
この構成によれば、動作テスト回路はテスト結果信号を出力し、このテスト結果信号がテスト結果出力用外部接続部を介して外部に導出されるようになっている。したがって、テスト結果出力用の端子を増設するのみで、第１の半導体チップの動作テストが可能になる。
【００２９】
なお、第２の半導体チップの第２内部回路がＣＰＵのようなデータ処理回路を有している場合には、このデータ処理回路を利用して、テスト結果信号を既存の外部接続端子から出力するようにしてもよい。この場合には、テスト結果出力用外部接続部を特別に増設する必要はない。より具体的には、動作テスト回路のテスト結果信号が所定のレジスタに書き込まれるようにしておき、このレジスタの内容をデータ処理回路が読み出して、外部接続端子に出力するようにすればよい。
【００３０】
上記第２チップ間接続部と上記第２内部回路との間を接続する通常状態と、上記第２チップ間接続部と上記動作テスト回路との間を接続するテスト状態とを切り換えることができる切り換え回路をさらに備えていてもよい。
【００３１】
この構成では、動作テスト時には、第１内部回路と第２内部回路との接続を遮断でき、第１内部回路を専ら動作テスト回路に接続することができるので、第１内部回路の動作テストを良好に行うことができる。
【００３２】
なお、上記複数の外部接続部は、切り換え回路に切り換え信号を入力するための切り換え信号入力端子に接続される切り換え用外部接続部を含んでいることが好ましい。
【００３３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
【００３４】
図１は、この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図であり、図２は、当該半導体装置の断面図である。この半導体装置は、第１の半導体チップとしての子チップ１を、第２の半導体チップとしての親チップ２の表面に重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のための外部接続端子１４（リードフレーム）が引き出された状態で樹脂モールドされ、パッケージ４０に納められている。
【００３５】
親チップ２は、たとえばシリコンチップからなっており、その表面２１は、親チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であって、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数の外部接続パッドＥ（外部接続部）が、ほぼ矩形の平面形状を有する親チップ２の表面２１の周縁付近に露出して配置されている。この外部接続パッドＥは、ボンディングワイヤ１３によって外部接続端子１４に接続されている。
【００３６】
親チップ２の内方の領域には、子チップ１の接合領域１５が設定されており、この接合領域１５には、子チップ１とのチップ間接続のためのチップ接続パッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＭ」という。）（第２チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。
【００３７】
複数の外部接続パッドＥのうちの所定の１つの外部接続パッドは、子チップ１の内部回路の動作テストの際に、テスト開始信号が入力されるテスト用外部接続パッドＥtであり、その他の外部接続パッドＥは、通常時における信号の入出力のための通常時用外部接続部である。テスト用外部接続パッドＥtは、テスト用外部接続端子Ｔ（外部接続端子１４のうちの１つ）に接続されている。
【００３８】
子チップ１は、たとえばシリコンチップからなっており、表面１１は、子チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ２とのチップ間接続のためのチップ接続パッドＰＤ１，ＰＤ２，ＰＤ３，・・・・・・（以下、総称するときには「チップ接続パッドＰＤ」という。）（第１チップ間接続部）が、複数個（図１では４個のみ図示）形成されている。子チップ１は、外部接続パッドを有しておらず、したがって、専ら、親チップ２を介してのみ外部からのアクセスが可能である。
【００３９】
子チップ１のチップ接続パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されていて、チップ間接続部材をなす金属隆起部を構成している。
【００４０】
子チップ１は、表面１１を親チップ２の表面２１に対向させた状態で親チップ２に接合されている。この接合は、バンプＢを接合領域１５のチップ接続パッドＰＭにそれぞれ当接させた状態で、親チップ２と子チップ１とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ２および／または子チップ１に超音波振動を与えることにより、バンプＢとチップ接続パッドＰＭとの確実な接合が達成される。
【００４１】
図３は、上記のマルチチップ型半導体装置の電気的構成を説明するためのブロック図である。親チップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤおよびバンプＢを介して接続されている。子チップ１の内部回路１０（第１内部回路）は、たとえば、メモリ回路からなっており、アドレス信号が入力されるアドレス入力端子１０Ａと、データが入力されるデータ入力端子１０Ｂと、データが出力されるデータ出力端子１０Ｃとを有しており、各端子には、バッファ１１Ａ，１１Ｂ，１１Ｃがそれぞれ附属している。
【００４２】
これらのバッファ１１Ａはチップ接続パッドＰＤaに接続されており、バッファ１１Ｂ，１１Ｃは、チップ接続パッドＰＤbに共通に接続されている。
【００４３】
チップ接続パッドＰＤa，ＰＤbは、それぞれバンプＢを介して、親チップ２のチップ接続パッドＰＭa，ＰＭbに接続されており、これらのチップ接続パッドＰＭa，ＰＭbは、ライン２１Ａ，２１Ｂを介して親チップ２の内部回路２０に接続されている。この内部回路２０は、たとえば、子チップ１の内部回路１０にアクセスするためのロジック回路からなる。
【００４４】
親チップ２の内部回路２０は、セレクタＳＡ，ＳＢ（切り換え回路）を介して、外部接続パッドＥa，Ｅb（通常時用外部接続部）に接続されており、これらの外部接続パッドＥa，Ｅbは、それぞれ外部接続端子１４に接続されている。
【００４５】
セレクタＳＡは、さらに、ライン２２Ａを介してライン２１Ａに接続されており、外部接続パッドＥaからの信号を内部回路２０に与える通常状態と、外部接続パッドＥaからの信号を内部回路２０をバイパスして、ライン２２Ａ，２１Ａから、チップ接続パッドＰＭａ，ＰＤａを介して子チップ１の内部回路１０に与えるテスト状態とを切り換えることができるようになっている。同様に、セレクタＳＢは、ライン２２Ｂを介してライン２１Ｂに接続されており、内部回路２０からの出力信号を外部接続パッドＥbに与える通常状態と、子チップ１の内部回路１０からチップ接続パッドＰＤb，ＰＭbを介してライン２１Ｂに与えられた信号を、内部回路２０をバイパスさせて、ライン２２Ｂから外部接続パッドＥbに与えるテスト状態とを切り換えることができるようになっている。
【００４６】
これらのセレクタＳＡ，ＳＢの切り換えのための切り換え信号は、親チップ２に内蔵されたテスト回路３０から、ライン３１を介して各セレクタＳＡ，ＳＢに入力されるようになっている。テスト回路３０には、テスト用外部接続端子Ｔから、テスト用外部接続パッドＥt（切り換え用外部接続部）を介してテスト信号が入力可能とされている。テスト回路３０は、テスト信号の入力に応答して、セレクタＳＡ，ＳＢを通常状態からテスト状態へと切り換える。
【００４７】
このような構成により、この実施形態に係るマルチチップ型半導体装置においては、セレクタＳＡ，ＳＢをテスト状態に切り換えることによって、親チップ２の内部回路２０と外部接続端子１４との接続のための外部接続パッドＥa，Ｅbを利用して子チップ１の内部回路１０の動作テストを行うことができる。すなわち、外部接続パッドＥaに対応した外部接続端子１４からテスト用のアドレス信号を与え、外部接続パッドＥbに対応した外部接続端子１４からテスト用のデータの入出力を行うことによって、親チップ２の内部回路２０とは独立した状態で、内部回路１０の動作テストを行える。
【００４８】
言うまでもなく、親チップ２の内部回路２０の動作テストは、セレクタＳＡ，ＳＢを通常状態に設定することにより行える。この場合に、内部回路１０，２０間の相互接続を遮断する必要があれば、ライン２１Ａ，２１Ｂに、それぞれスイッチ３３Ａ，３３Ｂを配置し、これらのスイッチ３３Ａ，３３Ｂを遮断すればよい。スイッチ３３Ａ，３３Ｂの開閉制御は、テスト回路３０から適当な制御信号を与えることにより行えばよい。
【００４９】
子チップ１の動作テストのときに内部回路１０，２０の相互接続を遮断して、内部回路１０を内部回路２０から独立させる必要がある場合にも、スイッチ３３Ａ，３３Ｂを遮断状態とすれば足りる。
【００５０】
以上のようにこの実施形態によれば、子チップ１に外部接続パッドを設けることなく、この子チップ１の内部回路１０の動作テストを行うことができる。この場合に、親チップ２の外部接続パッドＥには、テスト用外部接続パッドＥtを増設すれば足りる。そのため、外部接続端子数の大幅な増加を伴うことなく、子チップ１および親チップ２の動作テストが可能になる。
【００５１】
図４は、この発明の第２の実施形態に係るマルチチップ型半導体装置の電気的な構成を示すブロック図である。この実施形態の説明では、上述の図１および図２を再び参照することとし、図４において、図３に示された各部に対応する部分には、図３の場合と同じ参照符号を付すこととする。
【００５２】
この実施形態のマルチチップ型半導体装置は、上述の第１の実施形態の場合と同様、親チップ２の表面２１に、子チップ１を重ね合わせて接合したチップ・オン・チップ型の基本構造を有している。
【００５３】
この実施形態においては、親チップ２は、チップ接続パッドＰＭに接続された入出力バッファＢＦと内部回路２０との間に、それそれ、バウンダリスキャンセルＣＯ１，ＣＯ２，・・・・・・；ＣＩ１，ＣＩ２，・・・・・・を有しており、さらに、外部接続パッドＥに接続された入出力バッファＢＦと内部回路２０との間に、バウンダリスキャンセルＣＯ１１，ＣＯ１２，・・・・・・；ＣＩ１１，ＣＩ１２，・・・・・・を有している。これらの複数のバウンダリスキャンセルＣＯ１，ＣＯ２，・・・・・・；ＣＩ１，ＣＩ２，・・・・・・；ＣＯ１１，ＣＯ１２，・・・・・・；ＣＩ１１，ＣＩ１２，・・・・・・（以下、総称するときには「バウンダリスキャンセルＣ」という。）は、ライン４１に直列に接続されていて、この直列回路の一端は、データ入力用外部接続パッドＥＩ（シリアル入力用外部接続部）に接続されており、他端は、バッファＢＦを介して、データ出力用外部接続パッドＥＯ（シリアル出力用外部接続部）に接続されている。そして、データ入力用外部接続パッドＥＩは、テストデータ入力端子ＴＩ（外部接続端子１４のうちの１つ）に接続されており、データ出力用外部接続パッドＥＯは、テストデータ出力端子ＴＯ（外部接続端子１４のうちの１つ）に接続されている。親チップ２には、さらに、バウンダリスキャンコントローラ４５が内蔵されており、このバウンダリスキャンコントローラ４５は、複数のバウンダリスキャンセルＣとともに、バウンダリスキャン回路を構成している。このバウンダリスキャン回路は、後述するように、ＪＴＡＧ（Joint Test Action Group：IEEE1149）に規定されているような働きを有している。
【００５４】
バウンダリスキャンセルＣのうち、バウンダリスキャンセルＣＯ１，ＣＯ２，・・・・・・；ＣＯ１１，ＣＯ１２，・・・・・・は、内部回路２０から出力される信号を取り込んで保持することができる出力セルであり、以下、総称するときには「出力セルＣＯ」という。これに対して、バウンダリスキャンセルＣＩ１，ＣＩ２，・・・・・・；ＣＩ１１，ＣＩ１２，・・・・・・は、内部回路２０に入力されるべき信号を取り込んで保持することができる入力セルであり、以下、総称するときには「入力セルＣＩ」という。
【００５５】
図５は、出力セルＣＯおよび入力セルＣＩの構成を説明するためのブロック図である。出力セルＣＯおよび入力セルＣＩは、いずれも１段のシフトレジスタＲと、これに対応したラッチ回路Ｌとを有している。複数のバウンダリスキャンセルＣのシフトレジスタＲは直列に接続されていて、各シフトレジスタＲのデータ入力端子Ｒiは前段のバウンダリスキャンセルＣのシフトレジスタＲのデータ出力端子Ｒoに接続されている。そして、各バウンダリスキャンセルＣのシフトレジスタＲの保持データは、バウンダリスキャンコントローラ４５が出力するクロック信号ＣＬＫに同期して、ライン４１に沿って１段ずつシフトされるようになっている。バウンダリスキャンコントローラ４５は、クロック入力端ＴＣ（図４参照。外部接続端子１４のうちの１つである。）およびクロック入力用外部接続パッドＥＣ（外部接続パッドＥのうちの１つ）を介して与えられるクロック信号ＣＬＫを、必要に応じて各バウンダリスキャンセルＣに与える。
【００５６】
出力セルＣＯでは、内部回路２０の出力データがシフトレジスタＲに入力され、このシフトレジスタＲの保持データが所定のタイミングでラッチ回路Ｌに取り込まれるようになっていて、このラッチ回路Ｌの出力データがチップ接続パッドＰＭや外部接続パッドＥに与えられるようになっている。ラッチ回路Ｌは、バウンダリスキャンコントローラ４５が出力するラッチ信号ＬＵＴＣＨに同期して、シフトレジスタＲの保持データを取り込む。
【００５７】
入力セルＣＩでは、チップ接続パッドＰＭまたは外部接続パッドＥから与えられるデータが、シフトレジスタＲに入力されるようになっている。そして、このシフトレジスタに入力されたデータは、バウンダリスキャンコントローラ４５によって生成されるラッチ信号ＬＵＴＣＨに同期して、ラッチ回路Ｌに取り込まれるようになっている。このラッチ回路Ｌの保持データが、内部回路２０への入力データとなる。
【００５８】
通常動作時には、バウンダリスキャンコントローラ４５は、バウンダリスキャンセルＣへのクロック信号ＣＬＫの供給を停止するとともに、ラッチ信号ＬＵＴＣＨを所定のタイミングで各バウンダリスキャンセルＣに供給する。これにより、各バウンダリスキャンセルＣのシフトレジスタＲおよびラッチ回路Ｌを介して、内部回路２０とチップ接続パッドＰＭおよび外部接続パッドＥとの間のデータの授受が行われる。したがって、内部回路２０と子チップ１の内部回路１０との間の信号の授受および内部回路２０と外部接続端子１４との間の信号の授受が行われる。
【００５９】
一方、テスト動作時には、テスト開始信号がテスト用外部接続端子Ｔおよびテスト用外部接続パッドＥtからバウンダリスキャンコントローラ４５に入力され、テストモードの動作が行われる。そして、テストデータ入力端子ＴＩからは、各バウンダリスキャンセルＣに設定すべきテストデータが直列（シリアル）に入力される。これに同期して、テストモードのバウンダリスキャンコントローラ４５は、クロック信号ＣＬＫを各バウンダリスキャンセルＣに与え、テストデータをシフトさせていく。そして、各セルに適切なテストデータが設定された時点で、バウンダリスキャンコントローラ４５は、クロック信号ＣＬＫの出力を停止する。こうして、各バウンダリスキャンセルＣにテストデータを設定することができる。その後、バウンダリスキャンコントローラ４５は、ラッチ信号ＬＵＴＣＨを出力して、各セルのラッチ回路Ｌにテストデータを保持させる。
【００６０】
この場合に、チップ接続パッドＰＭに接続されているバウンダリスキャンセルＣＯ１，ＣＯ２，・・・・・・に、子チップ１の内部回路１０に入力すべきテストデータを与えれば、この内部回路１０の動作テストを行える。動作テストの結果として導出されるテストデータは、入力セルＣＩ１，ＣＩ２，・・・・・・に保持されることになる。
【００６１】
入力セルＣＩ１，ＣＩ２，・・・・・・；ＣＩ１１，ＣＩ１２，・・・・・・には、最初、親チップ２の内部回路２０の動作テストのためのテストデータが設定される。そして、これらのテストデータは、内部回路２０に与えられる。したがって、内部回路２０の動作テストのために用いられた入力セルＣＩ１，ＣＩ２は、その後には、子チップ１の内部回路１０が出力するテスト結果データを保持することになる。親チップ２の内部回路２０の動作テストのテスト結果データは、出力セルＣＯ１，ＣＯ２，・・・・・・；ＣＯ１１，ＣＯ１２，・・・・・・に導出される。したがって、出力セルＣＯ１，ＣＯ２，・・・・・・は、最初は、子チップ１の内部回路１０の動作テストのためのテストデータを保持し、その後に、親チップ２の内部回路２０のテスト結果データを保持することになる。
【００６２】
このようにして複数のバウンダリスキャンセルＣに内部回路１０，２０のテスト結果データが保持された後には、バウンダリスキャンコントローラ４５は、各セルＣにクロック信号ＣＬＫを与える。これにより、テストデータ出力端子ＴＯからは、テスト結果データが直列（シリアル）に出力されることになる。
【００６３】
このようにこの実施形態によれば、チップ接続パッドＰＭと内部回路２０との間に介装されたバウンダリスキャンセルＣを有するバウンダリスキャン回路を親チップ２に設けることにより、外部接続パッドを持たない子チップ１の内部回路１０の動作テストを達成している。しかも、上述のとおり、親チップ２および子チップ１の内部回路２０，１０の動作テストは同時に行うことができるので、動作テストのための時間を大幅に短縮することが可能である。
【００６４】
そして、バウンダリスキャン回路のために必要な外部接続端子数は、４本（テストデータ入力端子ＴＩ、テストデータ出力端子ＴＯ、クロック入力端ＴＣおよびテスト用外部接続端子Ｔ）であり、したがって、親チップ２における外部接続パッド数の増大もさほどではない。
【００６５】
なお、親チップ２の内部回路２０の動作テストは、外部接続端子１４を利用して行うことができるので、バウンダリスキャンセルＣは、親チップ２とチップ間接続部ＰＭとの間にのみ設けられてもよい。
【００６６】
図６は、参考例に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。この参考例の説明では、上述の図１および図２を再び参照することとし、図６において、図３に示された各部に対応する部分には、図３の場合と同じ参照符号を付すこととする。
【００６７】
この参考例のマルチチップ型半導体装置は、上述の第１の実施形態の場合と同様、親チップ２の表面２１に、子チップ１を重ね合わせて接合したチップ・オン・チップ型の基本構造を有している。
【００６８】
この参考例では、親チップ２には、子チップ１の内部回路１０（たとえば、メモリ回路）の動作テストのための動作テスト回路５０が内蔵されている。この動作テスト回路５０を用いることにより、子チップ１の内部回路１０の動作テストを行うことができ、これと並行して、外部接続端子１４を利用して、親チップ２の内部回路２０の動作テストを行うことができる。これにより、外部接続端子数の大幅な増大を伴うことなく、子チップ１および親チップ２の内部回路１０，２０の動作テストを行うことができ、かつ、この動作テストに要する時間を大幅に短縮できる。
【００６９】
具体的な構成について説明すると、親チップ２には、内部回路２０とチップ接続パッドＰＭとの間に、セレクタＳ１，Ｓ２，Ｓ３が介装されている。これらのセレクタＳ１，Ｓ２，Ｓ３は、親チップ２に内蔵されたテスト回路３０が出力する切り換え信号に応答して、通常状態とテスト状態とをとることができる。テスト回路３０には、テスト用外部接続端子Ｔから、テスト用外部接続パッドＥtを介して、テスト信号を入力することができるようになっていて、このテスト信号の入力に応答して、テスト回路３０は、セレクタＳ１，Ｓ２，Ｓ３（切り換え回路）を通常状態からテスト状態に切り換えるための切り換え信号を出力するようになっている。
【００７０】
通常状態は、当該マルチチップ型半導体装置の使用時における状態である。セレクタＳ１は、通常状態において、内部回路２０が出力するアドレス信号をチップ接続パッドＰＭaに与える。したがって、子チップ１の内部回路１０にアドレス信号が入力されることになる。また、セレクタＳ２は、通常状態において、内部回路１０が出力するデータ信号をチップ接続パッドＰＭbに与える。したがって、子チップ１の内部回路１０に当該データ信号が入力されることになる。さらに、セレクタＳ３は、通常状態において、チップ接続パッドＰＭbからのデータ信号を内部回路２０に入力する。したがって、子チップ１の内部回路１０の出力データが、親チップ２の内部回路２０に入力されることになる。
【００７１】
一方、テスト状態は、子チップ１の内部回路１０の動作テストを行い、必要に応じて、親チップ２の内部回路２０の動作テストを並行して行うための状態である。セレクタＳ１は、テスト状態においては、動作テスト回路５０から与えられるアドレス信号をチップ接続パッドＰＭaに与える。また、セレクタＳ２は、テスト状態においては、動作テスト回路５０から与えられるテストデータをチップ接続パッドＰＭbに与える。さらに、セレクタＳ３は、テスト状態においては、チップ接続パッドＰＭbから与えられるテスト結果データを、動作テスト回路５０に与える。
【００７２】
通常状態においては、動作テスト回路５０は、内部回路１０および２０のいずれからも独立した状態となる。そして、テスト状態においては、親チップ２の内部回路２０は、子チップ１の内部回路１０および動作テスト回路５０のいずれからも独立した状態となる。ただし、テスト状態のときでも、内部回路２０は、動作テスト回路５０が有するレジスタＲ１，Ｒ２（後述）には、アクセスすることができる。
【００７３】
動作テスト回路５０は、いわゆるマイクロシーケンサとしての構成を有している。すなわち、動作テスト回路５０は、動作テスト用のプログラムを記憶したマイクロプログラムメモリ５１（動作テスト用メモリ）と、このマイクロプログラムメモリ５１が出力すべき命令の位置を指示するプログラムカウンタ５２と、子チップ１の内部回路１０（メモリ回路）に与えるべきテスト用アドレスを生成するアドレスカウンタ５３と、マイクロプログラムメモリ５１からの命令に基づいてテスト用のデータを生成するデータ生成回路５４と、このデータ生成回路５４の出力データと子チップ１の内部回路１０の出力データとを比較するデータコンパレータ５５とを有している。
【００７４】
アドレスカウンタ５３が出力するテスト用アドレスは、セレクタＳ１から、チップ接続パッドＰＭa，ＰＤaおよびバンプＢを介して、子チップ１の内部回路１０のアドレス入力端子１０Ａに入力されるようになっている。また、データ生成回路５４が出力するテストデータは、セレクタＳ２から、チップ接続パッドＰＭb，ＰＤbおよびバンプＢを介して、子チップ１の内部回路１０のデータ入力端子１０Ｂに入力されるようになっている。また、データコンパレータ５５には、内部回路１０がデータ出力端子１０Ｃに導出するデータが、チップ接続パッドＰＭb，ＰＤbおよびバンプＢを介して、セレクタＳ３から入力されるようになっている。
【００７５】
データコンパレータ５５は、データ生成回路５４からのテストデータとセレクタＳ３からのデータとが一致するか否かを監視しており、不一致が検出されると、異常が生じていることを表すエラー信号ＥＲＲＯＲを出力する。また、最後のデータに至るまで不一致が検出されなければ、異常がないことを表すテスト終了信号ＥＮＤを出力する。エラー信号ＥＲＲＯＲおよび終了信号ＥＮＤは、それぞれ、エラーレジスタＲ１および終了レジスタＲ２に格納されるようになっている。
【００７６】
テスト回路３０は、テスト用外部接続端子Ｔから、テスト用外部接続パッドＥtを介して、テスト信号が入力されると、テスト開始信号を動作テスト回路５０に与える。これに応答して、動作テスト回路５０は動作を開始する。すなわち、プログラムカウンタ５２が作動することにより、マイクロプログラムメモリ５１から所定の順序で命令が発生され、これに応答して、アドレスカウンタ５３がテスト用アドレスを生成するとともに、データ生成回路５４がテストデータを生成する。このとき、セレクタＳ１，Ｓ２，Ｓ３は、いずれも、動作テスト回路５０側に接続されているので、テスト用アドレスおよびテストデータは、子チップ１の内部回路１０に入力される。そして、この内部回路１０の出力データは、データコンパレータ５５において、データ生成回路５４が生成するテストデータと比較される。このようにして、内部回路１０に対するデータの書込および読出がすべての記憶位置（アドレス）に関して実行されることにより、内部回路１０の機能テストが達成される。
【００７７】
この参考例では、親チップ２の内部回路２０には、ＣＰＵ２０１が備えられており、このＣＰＵ２０１は、エラーレジスタＲ１および終了レジスタＲ２の内容を読み出すことができる。そして、ＣＰＵ２０１は、動作テストの結果として、エラーレジスタＲ１および終了レジスタＲ２の内容を所定の外部出力端子１４から出力する。
【００７８】
エラーレジスタＲ１の内容をＣＰＵ２０１によって読み出す代わりに、エラーレジスタＲ１の保持データ（テスト結果信号）をライン２０５を介してエラー信号用外部接続パッドＥe（テスト結果出力用外部接続部）を介して、エラー信号用外部端子Ｔe（外部接続端子１４のうちの１つ）に導出するようにしてもよい。この場合には、エラー信号用外部端子Ｔeの出力を外部回路によって監視するだけで、子チップ１の内部回路１０のテストを行えることになる。むろん、この場合には、内部回路２０は、レジスタＲ１，Ｒ２の内容を読み出す必要がないので、この内部回路２０にＣＰＵのようなデータ処理回路を備える必要はない。
【００７９】
マイクロプログラムメモリ５１は、ＲＯＭ（読出専用メモリ）で構成されていてもよいし、ＲＡＭ（随時書込可能なメモリ（書き換え可能型メモリ））で構成されていてもよい。マイクロプログラムメモリ５１がＲＯＭで構成される場合には、このＲＯＭに記憶される動作テストの設定内容を、親チップ２と組み合わせられるべき子チップ１の内部回路１０の種類等に応じて適切に設定することにより、様々な子チップ１に対応したテストデータをデータ生成回路５４から生成させることができる。また、マイクロプログラムメモリ５１をＲＡＭで構成する場合には、外部接続端子１４から当該ＲＡＭに書き込むべき動作テスト用データを与え、ＣＰＵなどの内部データ処理回路を利用してＲＡＭに動作テスト用データを書き込むことにより、データ生成回路５４から生成されるデータ内容を変更して、テスト内容を適宜変更することができる。すなわち、たとえば、使用者において動作テストの内容を設定することも可能となる。ＲＡＭへのデータの書込には、たとえば、ＪＴＡＧに規定されているようなバウンダリスキャン方式を利用することもできる。
【００８０】
この発明の実施形態の説明は、以上のとおりであるが、この発明は、他の形態で実施することも可能である。たとえば、上述の実施形態では、子チップ１の内部回路１０がメモリ回路であって、親チップ２の内部回路２０が当該メモリ回路に対して読出／書込を行うためのロジック回路である例を挙げたが、親チップ２および子チップ１の各内部回路の組合せは、上記の組合せ以外であってもよい。また、上述の実施形態では、親チップ２の表面に子チップ１の表面を対向させて接合したチップ・オン・チップ構造のマルチチップ型半導体装置を例に挙げたが、親チップ２の表面に子チップ１の裏面（活性表層領域とは反対側の面）を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。また、ワイヤボンディングにより半導体チップ間が接続される場合には、必ずしもチップ・オン・チップ構造をとる必要はない。さらに、配線基板上に複数の半導体チップが接合され、この配線基板を介して半導体チップ間の接続が達成される構成の半導体装置に対しても、この発明を適用することが可能である。
【００８１】
さらに、上記の実施形態では、親チップ２および子チップ１は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００８２】
また、上述の実施形態では、子チップ１にバンプＢを設けているが、親チップ２に同様のバンプを設けてもよく、親チップ２および子チップ１の両方にバンプを設けて、バンプ同士を接合することによって親チップ２と子チップ１とのチップ・オン・チップ接合が達成されていてもよい。
【００８３】
さらに、上記の実施形態では、親チップ２の表面２１に１つの子チップ１が接合される場合について説明したが、親チップ２の表面２１に２つ以上の子チップを接合するようにしてもよい。
【００８４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図である。
【図３】上記マルチチップ型半導体装置の電気的構成を示すブロック図である。
【図４】この発明の第２の実施形態に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。
【図５】上記第２の実施形態の一部の構成の詳細を説明するためのブロック図である。
【図６】参考例に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。
【図７】従来のマルチチップ型半導体装置の構成を示す平面図(a)、および底面図(b)である。
【符号の説明】
１子チップ
２親チップ
１４外部接続端子（リードフレーム）
１０内部回路
２０内部回路
３０テスト回路
４０パッケージ
Ｅ外部接続パッド
ＰＤチップ接続パッド
ＰＭチップ接続パッド
ＳＡセレクタ
ＳＢセレクタ
Ｔテスト用外部接続端子
Ｅt テスト用外部接続パッド
ＣＯ，ＣＩバウンダリスキャンセル
４５バウンダリスキャンコントローラ
ＴＩテストデータ入力端子
ＴＯテストデータ出力端子
ＴＣクロック入力端
ＥＩデータ入力用外部接続パッド
ＥＯデータ出力用外部接続パッド
ＥＣクロック入力用外部接続パッド
５０動作テスト回路
５１マイクロプログラムメモリ
２０１ＣＰＵ
Ｒ１エラーレジスタ
Ｒ２終了レジスタ
Ｅe エラー信号用外部接続パッド
Ｔe エラー信号用外部端子
Ｓ１セレクタ
Ｓ２セレクタ
Ｓ３セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multi-chip type semiconductor device in which a plurality of semiconductor chips are accommodated in the same package.
[0002]
[Prior art]
In a multichip type semiconductor device in which a plurality of semiconductor chips are connected to each other and resin-molded, the connections between the semiconductor chips are made in various forms. For example, the semiconductor chips may be connected by bonding wires, or the semiconductor chips may be stacked to form a chip-on-chip structure, and the semiconductor chips may be electrically connected via bumps. . Furthermore, electrical connection between the plurality of semiconductor chips may be achieved by bonding the plurality of semiconductor chips on the wiring board.
[0003]
For example, as shown in the plan view of FIG. 7A, the first and second semiconductor chips 101 and 102 are mounted on the substrate 105, and the first and second semiconductor chips 101 and 102 are connected. In some cases, the multi-chip type semiconductor device is configured by achieving the above connection by the wiring 103 on the substrate 105. In this state, resin mold or ceramic capping is performed and the package 107 is accommodated.
[0004]
A plurality of external terminals 104 drawn out of the package 107 are joined to the substrate 105. Only the second semiconductor chip 102 is exclusively connected to the external terminal 104. The first semiconductor chip 101 has only an inter-chip connection part with the second semiconductor chip 102, and does not have an external connection part for connection with the external terminal 104.
[0005]
The first and second semiconductor chips 101 and 102 are individually tested for operation before assembly, but are also individually tested for operation confirmation after assembly. For this operation test, as shown in the bottom view of FIG. 7 (b), a measurement monitor terminal 106 is disposed at an appropriate position on the back side of the substrate 105. The back surface of 107 is exposed. The measurement monitor terminal 106 is connected to an appropriate position of the wiring 103. Therefore, the operation test of the first semiconductor chip 101 can be performed by using the measurement monitor terminal 106. The operation test of the second semiconductor chip 2 can be performed using the external terminal 104.
[0006]
[Problems to be solved by the invention]
However, the configuration as described above is based on the chip-to-chip semiconductor device having a chip-on-chip structure in which the child chip is superimposed on the surface of the parent chip and the chip-to-chip bonding is achieved by the bump. It cannot be applied to an apparatus having a structure that is difficult to pull out to an external terminal. Therefore, the operation test of the parent chip to be connected to the external connection terminal can be performed, but the operation test of the child chip cannot be performed.
[0007]
If a test external connection terminal that is directly connected to the child chip is provided, the operation test of the parent chip and the child chip can be performed after packaging. In addition to the increase in size, it is necessary to provide external connection pads in addition to the inter-chip connection pads on the surface of the child chip, which increases the size of the child chip.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above technical problem and provide a multi-chip type semiconductor device capable of performing an operation test of each semiconductor chip without significantly increasing the number of external connection terminals.
[0009]
[Means for Solving the Problems and Effects of the Invention]
  In order to achieve the above object, a first aspect of the present invention is a multi-chip type semiconductor device configured by interconnecting a first semiconductor chip and a second semiconductor chip in a package. One semiconductor chip has a first internal circuit and a plurality of first inter-chip connection portions for connection to the second semiconductor chip, and the second semiconductor chip has a second internal chip. A plurality of second inter-chip connection portions for connection between the circuit and the first semiconductor chip, an external connection portion for connection with an external connection terminal drawn out of the package, and the second internal circuit And a switching circuit that can be switched between a state of connecting between the external connection unit and a state of connecting between the second inter-chip connection unit and the external connection unit.The external connection section is connected to a normal-time external connection section for normal signal input and output and a switching signal input terminal for inputting a switching signal for switching the switching circuit. The switching circuit includes a normal state for connecting between the second internal circuit and the normal-time external connection unit in response to a switching signal input from the switching external connection unit. Switching between the second inter-chip connection section and the normal state external connection section is possible.A multi-chip semiconductor device.
[0010]
Here, “interchip connection” mainly means connection between semiconductor chips sealed in the same package.
[0011]
  According to the first aspect of the present invention, the first and second semiconductor chips are connected to each other via the first inter-chip connection portion and the second inter-chip connection portion, thereby the multi-chip type semiconductor device. Is configured. The second semiconductor chip includesFor normal useConnect the external connection to the second internal circuitNormalState,For normal useThe external connection portion is connected to the first internal circuit of the first semiconductor chip via the second inter-chip connection portion.testStateDepending on the switching signal input from the switching external connectionA switchable switching circuit is provided. Therefore, by using this switching circuit, input / output of signals to / from the first internal circuit can be performed from the external connection terminal. Therefore, the first semiconductor chip is not provided with an external connection portion, and the internal circuit of the first semiconductor chip is not provided. An operation test of the first internal circuit can be performed. That is, the operation test of the first and second semiconductor chips can be performed without a significant increase in the number of external connection terminals.
[0012]
  Needless to say, the operation test of the second internal circuit in the second semiconductor chip is performed by switching the switching circuit,For normal useBy connecting the external connection portion and the second internal circuit, the external connection terminal can be used.
[0014]
  The invention according to claim 2 is a multi-chip type semiconductor device configured by interconnecting a first semiconductor chip and a second semiconductor chip in a package, wherein the first semiconductor chip is a first semiconductor chip. An internal circuit and a plurality of first inter-chip connection portions for connection with the second semiconductor chip are included, and the second semiconductor chip includes a second internal circuit and the first semiconductor chip. A plurality of second inter-chip connection portions for connection with the chip, an external connection portion for connection with an external connection terminal drawn out of the package, and the plurality of second inter-chip connection portions, respectively. A boundary scan circuit including a plurality of boundary scan cells capable of holding a signal value input / output to / from the first internal circuit.The boundary scan cell has an input cell for holding data to be input from the first semiconductor chip to the second semiconductor chip, and from the second semiconductor chip to the first semiconductor chip. The boundary scan circuit sets test data for an operation test of the second internal circuit in the input cell during the test operation, and the output cell stores the data in the output cell. A boundary controller that operates to set test data for an operation test of the first internal circuit;This is a multi-chip type semiconductor device.
[0015]
According to this configuration, the second semiconductor chip is provided with a boundary scan cell that can hold a signal value that is input to and output from the first internal circuit in the first semiconductor chip. Therefore, an operation test signal can be given to the first internal circuit by writing an operation test signal in the boundary scan cell. Further, the signal value output from the first internal circuit is held in the boundary scan cell and read out, whereby the output signal of the first internal circuit can be monitored.
[0016]
  Therefore, the operation of each semiconductor chip is tested without significantly increasing the number of external connection terminals by the configuration of the present invention in which the boundary scan circuit having such a boundary scan cell is incorporated in the second semiconductor chip. be able to. Of course, there is no need to provide an external connection on the first semiconductor chip..
According to the present invention, during the test operation, test data for the operation test of the second internal circuit is set in the input cell, and test data for the operation test of the first internal circuit is set in the output cell. Therefore, the operation test of the first and second internal circuits can be performed simultaneously.
[0017]
Note that the plurality of boundary scan cells are preferably connected in series so that signals can be input and output by shifting signal values.
[0018]
According to a third aspect of the present invention, the plurality of external connection units input serial connection external connection units to the plurality of boundary scan cells in series, and the plurality of boundary scan cells hold data. 3. The multichip semiconductor device according to claim 2, further comprising a serial output external connection section for reading in series.
[0019]
With this configuration, by providing the serial input external connection unit and the serial output external connection unit, it is possible to perform input / output with respect to an arbitrary number of boundary cells. Therefore, it is not necessary to greatly increase the number of external connection terminals.
[0020]
  In addition to the above, the multi-chip type semiconductor deviceA multi-chip type semiconductor device configured by interconnecting a first semiconductor chip and a second semiconductor chip in a package, wherein the first semiconductor chip includes a first internal circuit and the second semiconductor chip. A plurality of first inter-chip connection portions for connection to the semiconductor chip, wherein the second semiconductor chip includes a plurality of second internal circuits and a plurality of connections for connection to the first semiconductor chip; A second inter-chip connection portion, an external connection portion for connection to an external connection terminal drawn out of the package, and an operation test circuit for performing an operation test of the first internal circuit.Can also be configured.
[0021]
According to this configuration, the second semiconductor chip incorporates an operation test circuit that performs an operation test of the first internal circuit in the first semiconductor chip. Therefore, since the operation test of the first internal circuit can be performed by operating this operation test circuit, it is not necessary to add many external connection terminals for the operation test of the first internal circuit. Of course, it is not necessary to provide an external connection portion on the first semiconductor chip. In addition, the operation test of the second internal circuit in the second semiconductor chip can be performed using the external connection portion of the second semiconductor chip.
[0022]
  ThisStructureIn the configuration, the operation test of the second internal circuit using the external connection terminal and the operation test of the first internal circuit using the operation test circuit can be performed in parallel. The time required for the operation test of the entire device can be greatly shortened.
[0023]
  UpThe operation test circuit includes an operation test memory storing operation test contents for the first internal circuit.May.
[0024]
According to this configuration, since the operation test content can be set in the operation test memory, an operation in which an appropriate operation test content is set according to the type of the first semiconductor chip combined with the second semiconductor chip. By using the test memory, a multichip semiconductor device can be configured by selecting semiconductor chips in any combination. An operation test of each semiconductor chip constituting such a multichip semiconductor device can be performed satisfactorily.
[0025]
  UpThe operation test memory consists of a rewritable memory.May.
[0026]
According to this configuration, the contents of the operation test memory can be rewritten. Therefore, the contents of the operation test can be changed as necessary by rewriting the contents of the operation test memory using the external connection terminals. it can. That is, the user can change the contents of the operation test of the first internal circuit in the first semiconductor chip as necessary.
[0027]
  UpThe operation test circuit outputs a test result signal representing an operation test result, and the plurality of external connections include a test result output external connection for outputting the test result signal.Is preferred.
[0028]
According to this configuration, the operation test circuit outputs a test result signal, and the test result signal is derived to the outside via the test result output external connection unit. Therefore, the operation test of the first semiconductor chip can be performed only by adding test result output terminals.
[0029]
If the second internal circuit of the second semiconductor chip has a data processing circuit such as a CPU, a test result signal is output from an existing external connection terminal using this data processing circuit. You may do it. In this case, there is no need to add a test result output external connection unit. More specifically, the test result signal of the operation test circuit may be written into a predetermined register, and the data processing circuit may read the contents of this register and output it to the external connection terminal.
[0030]
  Switching capable of switching between a normal state in which the second inter-chip connection unit and the second internal circuit are connected and a test state in which the second inter-chip connection unit and the operation test circuit are connected The circuit furtherMay.
[0031]
In this configuration, during the operation test, the connection between the first internal circuit and the second internal circuit can be cut off, and the first internal circuit can be exclusively connected to the operation test circuit, so that the operation test of the first internal circuit is good. Can be done.
[0032]
  In addition,UpThe plurality of external connection portions preferably include a switching external connection portion connected to a switching signal input terminal for inputting a switching signal to the switching circuit.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0034]
FIG. 1 is an exploded perspective view of a multichip semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of the semiconductor device. This semiconductor device has a so-called chip-on-chip structure in which a child chip 1 as a first semiconductor chip is overlapped and joined to a surface of a parent chip 2 as a second semiconductor chip. have. This multi-chip type semiconductor device having a chip-on-chip structure is resin-molded with the external connection terminals 14 (lead frames) for connection to the outside being drawn out and housed in a package 40.
[0035]
The parent chip 2 is made of, for example, a silicon chip, and its surface 21 is a surface on the active surface region side where a functional element such as a transistor is formed on a semiconductor substrate forming a base of the parent chip 2, and the outermost surface is Covered with an insulating protective film. On the protective film, a plurality of external connection pads E (external connection portions) for external connection are arranged in a predetermined position so as to be exposed near the periphery of the surface 21 of the parent chip 2 having a substantially rectangular planar shape. Has been. The external connection pad E is connected to the external connection terminal 14 by a bonding wire 13.
[0036]
In the inner area of the parent chip 2, a bonding area 15 of the child chip 1 is set. In the bonding area 15, chip connection pads PM1, PM2, PM3 for inter-chip connection with the child chip 1 are set. ,... (Hereinafter collectively referred to as “chip connection pads PM”) (second inter-chip connection portions) are formed (only four are shown in FIG. 1).
[0037]
  One predetermined external connection pad among the plurality of external connection pads E is a test external connection pad Et to which a test start signal is input in the operation test of the internal circuit of the child chip 1.The other external connection pads E are normal-time external connection portions for inputting and outputting signals during normal times.TheTeThe test external connection pad Et is connected to the test external connection terminal T (one of the external connection terminals 14).
[0038]
The child chip 1 is made of, for example, a silicon chip, and the surface 11 is a surface on the active surface layer region side where a functional element such as a transistor is formed on the semiconductor substrate that forms the base of the child chip 1. It is covered with a protective film. On this protective film, chip connection pads PD1, PD2, PD3,... (Hereinafter, collectively referred to as “chip connection pads PD”) for inter-chip connection with the parent chip 2 (No. A plurality of (one-chip connecting portions) are formed (only four are shown in FIG. 1). The child chip 1 does not have an external connection pad, and therefore can be accessed from outside only through the parent chip 2.
[0039]
Bumps B made of oxidation-resistant metal, for example, gold, lead, platinum, silver, or iridium, are formed on the chip connection pads PD of the child chip 1, and the metal raised portions that form the interchip connection members are formed. It is composed.
[0040]
The child chip 1 is bonded to the parent chip 2 with the surface 11 facing the surface 21 of the parent chip 2. This bonding is achieved by pressing the parent chip 2 and the child chip 1 together with the bumps B in contact with the chip connection pads PM in the bonding region 15. At the time of this pressure bonding, ultrasonic bonding is applied to the parent chip 2 and / or the child chip 1 as necessary, so that the bonding between the bump B and the chip connection pad PM is achieved.
[0041]
FIG. 3 is a block diagram for explaining the electrical configuration of the multichip semiconductor device. The parent chip 2 and the child chip 1 are connected via chip connection pads PM and PD and bumps B. The internal circuit 10 (first internal circuit) of the child chip 1 is composed of, for example, a memory circuit. The address input terminal 10A receives an address signal, the data input terminal 10B receives data, and the data is output. And a data output terminal 10C. Buffers 11A, 11B, and 11C are attached to the terminals, respectively.
[0042]
These buffers 11A are connected to the chip connection pad PDa, and the buffers 11B and 11C are commonly connected to the chip connection pad PDb.
[0043]
The chip connection pads PDa and PDb are connected to the chip connection pads PMa and PMb of the parent chip 2 via bumps B, respectively. These chip connection pads PMa and PMb are connected to the parent chip via lines 21A and 21B. 2 is connected to the internal circuit 20. For example, the internal circuit 20 includes a logic circuit for accessing the internal circuit 10 of the child chip 1.
[0044]
  The internal circuit 20 of the parent chip 2 is connected to external connection pads Ea and Eb via selectors SA and SB (switching circuits).(External connection for normal use)The external connection pads Ea and Eb are connected to the external connection terminal 14 respectively.
[0045]
The selector SA is further connected to the line 21A via the line 22A, and bypasses the internal circuit 20 with a normal state in which a signal from the external connection pad Ea is supplied to the internal circuit 20 and a signal from the external connection pad Ea. Thus, the test state given to the internal circuit 10 of the child chip 1 can be switched from the lines 22A and 21A via the chip connection pads PMa and PDa. Similarly, the selector SB is connected to the line 21B via the line 22B, and the normal state in which the output signal from the internal circuit 20 is supplied to the external connection pad Eb, and the internal circuit 10 of the child chip 1 to the chip connection pad PDb. , PMb can be switched between a test state applied to the external connection pad Eb from the line 22B by bypassing the internal circuit 20 with the signal applied to the line 21B.
[0046]
Switching signals for switching between the selectors SA and SB are input from the test circuit 30 built in the parent chip 2 to the selectors SA and SB via the line 31. A test signal can be input to the test circuit 30 from a test external connection terminal T via a test external connection pad Et (switching external connection unit). The test circuit 30 switches the selectors SA and SB from the normal state to the test state in response to the input of the test signal.
[0047]
With such a configuration, in the multi-chip type semiconductor device according to this embodiment, the selectors SA and SB are switched to the test state, whereby the external circuit for connection between the internal circuit 20 and the external connection terminal 14 of the parent chip 2 is obtained. An operation test of the internal circuit 10 of the child chip 1 can be performed using the connection pads Ea and Eb. That is, a test address signal is given from the external connection terminal 14 corresponding to the external connection pad Ea, and test data is input / output from the external connection terminal 14 corresponding to the external connection pad Eb. The operation test of the internal circuit 10 can be performed in a state independent of the internal circuit 20.
[0048]
Needless to say, the operation test of the internal circuit 20 of the parent chip 2 can be performed by setting the selectors SA and SB to the normal state. In this case, if it is necessary to cut off the interconnection between the internal circuits 10 and 20, the switches 33A and 33B may be arranged on the lines 21A and 21B, respectively, and these switches 33A and 33B may be cut off. The opening / closing control of the switches 33A and 33B may be performed by giving an appropriate control signal from the test circuit 30.
[0049]
Even when it is necessary to cut off the interconnection of the internal circuits 10 and 20 and make the internal circuit 10 independent of the internal circuit 20 during the operation test of the child chip 1, it is sufficient to place the switches 33A and 33B in the cut-off state. .
[0050]
As described above, according to this embodiment, the operation test of the internal circuit 10 of the child chip 1 can be performed without providing the external connection pads on the child chip 1. In this case, it is only necessary to add test external connection pads Et to the external connection pads E of the parent chip 2. Therefore, the operation test of the child chip 1 and the parent chip 2 can be performed without significantly increasing the number of external connection terminals.
[0051]
FIG. 4 is a block diagram showing an electrical configuration of a multichip semiconductor device according to the second embodiment of the present invention. In the description of this embodiment, reference will be made again to FIG. 1 and FIG. 2 described above, and in FIG. 4, parts corresponding to the respective parts shown in FIG. And
[0052]
The multi-chip type semiconductor device of this embodiment has a chip-on-chip type basic structure in which the child chip 1 is overlapped and joined to the surface 21 of the parent chip 2 as in the case of the first embodiment. Have.
[0053]
In this embodiment, the parent chip 2 has boundary scan cells CO1, CO2,...; CI1 between the input / output buffer BF connected to the chip connection pad PM and the internal circuit 20, respectively. , CI2,..., And between the input / output buffer BF connected to the external connection pad E and the internal circuit 20, boundary scan cells CO11, CO12,. ..; Have CI11, CI12,... These multiple boundary scan cells CO1, CO2,...; CI1, CI2,...; CO11, CO12,...; CI11, CI12,. (Hereinafter collectively referred to as "boundary scan cell C") is connected in series to the line 41, and one end of the series circuit is connected to the data input external connection pad EI (serial input external connection unit). The other end is connected to a data output external connection pad EO (serial output external connection portion) via a buffer BF. The data input external connection pad EI is connected to the test data input terminal TI (one of the external connection terminals 14), and the data output external connection pad EO is connected to the test data output terminal TO (external connection). One of the terminals 14). The parent chip 2 further incorporates a boundary scan controller 45, and this boundary scan controller 45 constitutes a boundary scan circuit together with a plurality of boundary scan cells C. As will be described later, this boundary scan circuit has a function as defined in JTAG (Joint Test Action Group: IEEE1149).
[0054]
Of the boundary scan cells C, the boundary scan cells CO1, CO2,...; CO11, CO12,... Output that can capture and hold a signal output from the internal circuit 20. Hereinafter, the cells are collectively referred to as “output cells CO”. On the other hand, the boundary cell cancels CI1, CI2,..., CI11, CI12,... Are input cells that can capture and hold signals to be input to the internal circuit 20. Hereinafter, they are collectively referred to as “input cells CI”.
[0055]
FIG. 5 is a block diagram for explaining the configuration of the output cell CO and the input cell CI. Each of the output cell CO and the input cell CI has a one-stage shift register R and a latch circuit L corresponding thereto. The shift registers R of the plurality of boundary scan cells C are connected in series, and the data input terminal Ri of each shift register R is connected to the data output terminal Ro of the shift register R of the previous boundary scan cell C. The data held in the shift register R of each boundary scan cell C is shifted by one stage along the line 41 in synchronization with the clock signal CLK output from the boundary scan controller 45. The boundary scan controller 45 is connected via a clock input terminal TC (see FIG. 4; one of the external connection terminals 14) and a clock input external connection pad EC (one of the external connection pads E). The given clock signal CLK is supplied to each boundary scan cell C as necessary.
[0056]
In the output cell CO, the output data of the internal circuit 20 is input to the shift register R, and the data held in the shift register R is taken into the latch circuit L at a predetermined timing. The output data of the latch circuit L Is provided to the chip connection pad PM and the external connection pad E. The latch circuit L captures data held in the shift register R in synchronization with the latch signal LUTCH output from the boundary scan controller 45.
[0057]
In the input cell CI, data supplied from the chip connection pad PM or the external connection pad E is input to the shift register R. The data input to the shift register is taken into the latch circuit L in synchronization with the latch signal LUTCH generated by the boundary scan controller 45. The data held in the latch circuit L becomes input data to the internal circuit 20.
[0058]
During normal operation, the boundary scan controller 45 stops the supply of the clock signal CLK to the boundary scan cell C and supplies the latch signal LUTCH to each boundary scan cell C at a predetermined timing. Thereby, data is exchanged between the internal circuit 20 and the chip connection pad PM and the external connection pad E through the shift register R and the latch circuit L of each boundary scan cell C. Therefore, transmission / reception of signals between the internal circuit 20 and the internal circuit 10 of the child chip 1 and transmission / reception of signals between the internal circuit 20 and the external connection terminal 14 are performed.
[0059]
On the other hand, during the test operation, a test start signal is input from the test external connection terminal T and the test external connection pad Et to the boundary scan controller 45, and the test mode operation is performed. Test data to be set for each boundary scan cell C is input in series from the test data input terminal TI. In synchronization with this, the boundary scan controller 45 in the test mode gives the clock signal CLK to each boundary scan cell C and shifts the test data. When appropriate test data is set for each cell, the boundary scan controller 45 stops outputting the clock signal CLK. Thus, test data can be set for each boundary scan cell C. Thereafter, the boundary scan controller 45 outputs the latch signal LUTCH, and causes the latch circuit L of each cell to hold the test data.
[0060]
In this case, if test data to be input to the internal circuit 10 of the child chip 1 is given to the boundary scan cells CO1, CO2,... Connected to the chip connection pad PM, the internal circuit 10 Can perform an operation test. Test data derived as a result of the operation test is held in the input cells CI1, CI2,.
[0061]
First, test data for an operation test of the internal circuit 20 of the parent chip 2 is set in the input cells CI1, CI2,..., CI11, CI12,. These test data are given to the internal circuit 20. Therefore, the input cells CI1 and CI2 used for the operation test of the internal circuit 20 hold test result data output from the internal circuit 10 of the child chip 1 thereafter. Test result data of the operation test of the internal circuit 20 of the parent chip 2 is derived to output cells CO1, CO2,...; CO11, CO12,. Therefore, the output cells CO1, CO2,... Initially hold test data for the operation test of the internal circuit 10 of the child chip 1, and then test the internal circuit 20 of the parent chip 2. The result data will be retained.
[0062]
After the test result data of the internal circuits 10 and 20 are held in the plurality of boundary scan cells C in this way, the boundary scan controller 45 gives the clock signal CLK to each cell C. As a result, test result data is output serially from the test data output terminal TO.
[0063]
As described above, according to this embodiment, by providing the parent chip 2 with the boundary scan circuit having the boundary scan cell C interposed between the chip connection pad PM and the internal circuit 20, there is no external connection pad. The operation test of the internal circuit 10 of the child chip 1 is achieved. In addition, as described above, since the operation test of the internal circuits 20 and 10 of the parent chip 2 and the child chip 1 can be performed at the same time, the time for the operation test can be greatly shortened.
[0064]
The number of external connection terminals required for the boundary scan circuit is four (test data input terminal TI, test data output terminal TO, clock input terminal TC, and test external connection terminal T). The increase in the number of external connection pads in 2 is not so great.
[0065]
Since the operation test of the internal circuit 20 of the parent chip 2 can be performed using the external connection terminal 14, the boundary scan cell C is provided only between the parent chip 2 and the inter-chip connection part PM. May be.
[0066]
  FIG.Reference exampleIt is a block diagram which shows the electrical constitution of the multichip type semiconductor device concerning. thisReference example1 will be referred to again, and in FIG. 6, parts corresponding to the respective parts shown in FIG. 3 are denoted by the same reference numerals as in FIG.
[0067]
  thisReference exampleThe multi-chip type semiconductor device has a chip-on-chip basic structure in which the child chip 1 is overlapped and joined to the surface 21 of the parent chip 2 as in the case of the first embodiment. Yes.
[0068]
  thisReference exampleIn the parent chip 2, an operation test circuit 50 for the operation test of the internal circuit 10 (for example, a memory circuit) of the child chip 1 is incorporated. By using this operation test circuit 50, the operation test of the internal circuit 10 of the child chip 1 can be performed, and in parallel with this, the operation of the internal circuit 20 of the parent chip 2 using the external connection terminal 14 is performed. Test can be done. As a result, the operation test of the internal circuits 10 and 20 of the child chip 1 and the parent chip 2 can be performed without significantly increasing the number of external connection terminals, and the time required for the operation test is greatly reduced. it can.
[0069]
The specific configuration will be described. In the parent chip 2, selectors S1, S2, and S3 are interposed between the internal circuit 20 and the chip connection pad PM. These selectors S1, S2, and S3 can take a normal state and a test state in response to a switching signal output from the test circuit 30 built in the parent chip 2. A test signal can be input to the test circuit 30 from the test external connection terminal T via the test external connection pad Et. In response to the input of the test signal, the test circuit 30 30 outputs a switching signal for switching the selectors S1, S2 and S3 (switching circuit) from the normal state to the test state.
[0070]
The normal state is a state during use of the multichip semiconductor device. The selector S1 supplies an address signal output from the internal circuit 20 to the chip connection pad PMa in a normal state. Therefore, an address signal is input to the internal circuit 10 of the child chip 1. In the normal state, the selector S2 provides the data signal output from the internal circuit 10 to the chip connection pad PMb. Therefore, the data signal is input to the internal circuit 10 of the child chip 1. Further, the selector S3 inputs a data signal from the chip connection pad PMb to the internal circuit 20 in a normal state. Therefore, the output data of the internal circuit 10 of the child chip 1 is input to the internal circuit 20 of the parent chip 2.
[0071]
On the other hand, the test state is a state for performing an operation test of the internal circuit 10 of the child chip 1 and performing an operation test of the internal circuit 20 of the parent chip 2 in parallel as necessary. In the test state, selector S1 applies an address signal supplied from operation test circuit 50 to chip connection pad PMa. In the test state, selector S2 supplies test data supplied from operation test circuit 50 to chip connection pad PMb. Further, the selector S3 supplies test result data supplied from the chip connection pad PMb to the operation test circuit 50 in the test state.
[0072]
In a normal state, operation test circuit 50 is in a state independent of both internal circuits 10 and 20. In the test state, the internal circuit 20 of the parent chip 2 becomes independent from both the internal circuit 10 and the operation test circuit 50 of the child chip 1. However, even in the test state, the internal circuit 20 can access the registers R1 and R2 (described later) included in the operation test circuit 50.
[0073]
The operation test circuit 50 has a configuration as a so-called microsequencer. That is, the operation test circuit 50 includes a micro program memory 51 (operation test memory) that stores an operation test program, a program counter 52 that indicates the position of an instruction to be output by the micro program memory 51, and a child chip. An address counter 53 for generating a test address to be given to one internal circuit 10 (memory circuit), a data generation circuit 54 for generating test data based on an instruction from the microprogram memory 51, and the data generation circuit A data comparator 55 that compares the output data of 54 and the output data of the internal circuit 10 of the child chip 1.
[0074]
The test address output from the address counter 53 is input from the selector S1 to the address input terminal 10A of the internal circuit 10 of the child chip 1 via the chip connection pads PMa and PDa and the bumps B. The test data output from the data generation circuit 54 is input from the selector S2 to the data input terminal 10B of the internal circuit 10 of the child chip 1 via the chip connection pads PMb and PDb and the bumps B. Yes. In addition, data derived from the internal circuit 10 to the data output terminal 10C is input to the data comparator 55 from the selector S3 via the chip connection pads PMb and PDb and the bumps B.
[0075]
The data comparator 55 monitors whether or not the test data from the data generation circuit 54 and the data from the selector S3 match, and if a mismatch is detected, an error signal ERROR indicating that an abnormality has occurred. Is output. If no mismatch is detected until the last data is reached, a test end signal END indicating that there is no abnormality is output. The error signal ERROR and the end signal END are stored in the error register R1 and the end register R2, respectively.
[0076]
When a test signal is input from the test external connection terminal T via the test external connection pad Et, the test circuit 30 gives a test start signal to the operation test circuit 50. In response to this, the operation test circuit 50 starts operation. That is, when the program counter 52 operates, instructions are generated from the microprogram memory 51 in a predetermined order. In response to this, the address counter 53 generates a test address, and the data generation circuit 54 generates test data. Is generated. At this time, since the selectors S1, S2, and S3 are all connected to the operation test circuit 50, the test address and the test data are input to the internal circuit 10 of the child chip 1. The output data of the internal circuit 10 is compared with test data generated by the data generation circuit 54 in the data comparator 55. In this manner, the function test of the internal circuit 10 is achieved by writing and reading data to and from the internal circuit 10 with respect to all storage locations (addresses).
[0077]
  thisReference exampleThen, the internal circuit 20 of the parent chip 2 is provided with a CPU 201, which can read the contents of the error register R1 and the end register R2. Then, the CPU 201 outputs the contents of the error register R1 and the end register R2 from a predetermined external output terminal 14 as a result of the operation test.
[0078]
Instead of reading out the contents of the error register R1 by the CPU 201, the error data stored in the error register R1 (test result signal) is output via the line 205 via the error signal external connection pad Ee (test result output external connection unit). The signal may be derived to the signal external terminal Te (one of the external connection terminals 14). In this case, the internal circuit 10 of the child chip 1 can be tested only by monitoring the output of the error signal external terminal Te by an external circuit. Of course, in this case, since the internal circuit 20 does not need to read the contents of the registers R1 and R2, it is not necessary to provide the internal circuit 20 with a data processing circuit such as a CPU.
[0079]
The microprogram memory 51 may be configured by a ROM (read only memory) or a RAM (memory that can be written at any time (rewritable memory)). When the microprogram memory 51 is composed of a ROM, the setting contents of the operation test stored in the ROM are appropriately set according to the type of the internal circuit 10 of the child chip 1 to be combined with the parent chip 2. As a result, test data corresponding to various child chips 1 can be generated from the data generation circuit 54. When the microprogram memory 51 is composed of a RAM, operation test data to be written to the RAM is given from the external connection terminal 14, and the operation test data is stored in the RAM using an internal data processing circuit such as a CPU. By writing, the data content generated from the data generation circuit 54 can be changed, and the test content can be changed as appropriate. That is, for example, it is possible for the user to set the content of the operation test. For writing data into the RAM, for example, a boundary scan method as defined in JTAG can be used.
[0080]
The description of the embodiment of the present invention is as described above, but the present invention can be implemented in other forms. For example, in the above-described embodiment, an example in which the internal circuit 10 of the child chip 1 is a memory circuit and the internal circuit 20 of the parent chip 2 is a logic circuit for reading / writing to the memory circuit. As mentioned above, the combination of the internal circuits of the parent chip 2 and the child chip 1 may be other than the above combination. In the above-described embodiment, a multi-chip type semiconductor device having a chip-on-chip structure in which the surface of the child chip 1 is bonded to the surface of the parent chip 2 is described as an example. The present invention is also applied to an apparatus having a chip-on-chip structure in which the back surface (surface opposite to the active surface layer region) of the child chip 1 is bonded so as to face each other and the connection between the chip connection pads is performed by wire bonding. It is possible to apply. When semiconductor chips are connected by wire bonding, it is not always necessary to adopt a chip-on-chip structure. Furthermore, the present invention can also be applied to a semiconductor device having a configuration in which a plurality of semiconductor chips are bonded on a wiring board and the connection between the semiconductor chips is achieved via the wiring board.
[0081]
Further, in the above embodiment, the parent chip 2 and the child chip 1 are both chips made of silicon. However, in addition to silicon, other arbitrary semiconductor materials such as a gallium arsenide semiconductor and a germanium semiconductor are used. A semiconductor chip using can be applied to the semiconductor device of the present invention. In this case, the semiconductor materials of the first semiconductor chip and the second semiconductor chip may be the same or different.
[0082]
Further, in the above-described embodiment, the bump B is provided on the child chip 1, but the same bump may be provided on the parent chip 2. Both the parent chip 2 and the child chip 1 may be provided with bumps, The chip-on-chip bonding between the parent chip 2 and the child chip 1 may be achieved by bonding.
[0083]
Furthermore, in the above embodiment, the case where one child chip 1 is bonded to the surface 21 of the parent chip 2 has been described. However, two or more child chips may be bonded to the surface 21 of the parent chip 2. Good.
[0084]
In addition, various design changes can be made within the scope of matters described in the claims.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view of a multichip semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the multichip semiconductor device.
FIG. 3 is a block diagram showing an electrical configuration of the multichip semiconductor device.
FIG. 4 is a block diagram showing an electrical configuration of a multichip semiconductor device according to a second embodiment of the present invention.
FIG. 5 is a block diagram for explaining details of a part of the configuration of the second embodiment;
[Fig. 6]Reference exampleIt is a block diagram which shows the electrical constitution of the multichip type semiconductor device concerning.
FIGS. 7A and 7B are a plan view and a bottom view showing a configuration of a conventional multichip semiconductor device. FIGS.
[Explanation of symbols]
1 child chip
2 Parent chip
14 External connection terminal (lead frame)
10 Internal circuit
20 Internal circuit
30 Test circuit
40 packages
E External connection pad
PD chip connection pad
PM chip connection pad
SA selector
SB selector
T External connection terminal for test
External connection pad for Et test
CO, CI boundary scan
45 Boundary scan controller
TI test data input terminal
TO Test data output terminal
TC clock input terminal
External connection pad for EI data input
External connection pad for EO data output
External connection pad for EC clock input
50 Operation test circuit
51 Microprogram memory
201 CPU
R1 error register
R2 end register
Ee External connection pad for error signal
Te External terminal for error signal
S1 selector
S2 selector
S3 selector

Claims

A multi-chip type semiconductor device configured by interconnecting a first semiconductor chip and a second semiconductor chip in a package,
The first semiconductor chip has a first internal circuit and a plurality of first inter-chip connection portions for connection to the second semiconductor chip,
The second semiconductor chip is connected to a second internal circuit, a plurality of second inter-chip connection portions for connection to the first semiconductor chip, and an external connection terminal drawn out of the package. Can be switched between a state in which the external connection part is connected between the second internal circuit and the external connection part and a state in which the connection part between the second chip and the external connection part is connected. And a switching circuit ,
The external connection section is connected to a normal-time external connection section for normal-signal input / output and a switching signal input terminal for inputting a switching signal for switching the switching circuit. Including
The switching circuit includes a normal state in which the second internal circuit and the normal-time external connection unit are connected in response to a switching signal input from the switching external connection unit, and the second inter-chip connection. A multi-chip type semiconductor device characterized in that it can be switched between a test state in which the circuit is connected to the normal-time external connection unit .

A multi-chip type semiconductor device configured by interconnecting a first semiconductor chip and a second semiconductor chip in a package,
The first semiconductor chip has a first internal circuit and a plurality of first inter-chip connection portions for connection to the second semiconductor chip,
The second semiconductor chip is connected to a second internal circuit, a plurality of second inter-chip connection portions for connection to the first semiconductor chip, and an external connection terminal drawn out of the package. Boundary scan circuit including a plurality of boundary scan cells that can be connected to the external connection section and the plurality of second inter-chip connection sections, respectively, and can hold signal values inputted to and outputted from the first internal circuit It has a door,
The boundary scan cell outputs an input cell that holds data to be input from the first semiconductor chip to the second semiconductor chip, and outputs the data from the second semiconductor chip toward the first semiconductor chip. Output cells that hold the data to be
In the test operation, the boundary scan circuit sets test data for the operation test of the second internal circuit in the input cell, and sets test data for the operation test of the first internal circuit in the output cell. A multichip semiconductor device comprising a boundary controller that operates to set .

The plurality of external connection units are for serial input to input data in series with respect to the plurality of boundary scan cells, and for serial output to read data held in the plurality of boundary scan cells in series. The multichip semiconductor device according to claim 2, further comprising an external connection unit.