JP3875948B2 - Frame signal processing method and relay apparatus - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速のデータを所定フレームを用いて伝送する場合に利用されるフレーム信号処理方法及び中継装置に関する。
【０００２】
【従来の技術】
高速のＥｔｈｅｒｎｅｔ（登録商標：以下、標準規格ネットワークと記載）に関する従来技術は、次の非特許文献１に開示されている。
【非特許文献１】
「１０ギガビットEthernet 教科書」，Ｐ１６９，石田修，瀬戸康一郎 監修（ＩＤＧジャパン），２００２年４月２０日発行。
【０００３】
非特許文献１に示されているように、１０ギガビット／秒の高速データを伝送する標準規格ネットワークにおいては、４つの通信チャネルを同時に利用し、各チャネルに対応する４つのレーンにそれぞれデータ信号を割り当てて４つの信号を並行して処理している。従って、１レーン当たりのデータのビットレートは１／４に低下する。
【０００４】
高速の信号を処理する回路においては、回路の消費電力の増大が避けられない。従って、中継装置などにおいて回路の消費電力を抑制するためには、回路中で扱うデータのビットレートを下げるのが望ましい。
使用するレーン数を増やすことにより、１レーン当たりのデータ速度を更に下げることができる。例えば、データの並びを変換し、４レーンの信号を８レーンに変換すれば１レーン当たりのデータのビットレートは更に１／２に低下する。
【０００５】
１レーン当たりのデータ速度を下げるために、図７の例では、Ｍレーンに割り当てられた並列信号を入力して、Ｋ個のレーンに割り当てられた並列信号を出力する場合（Ｍ＜Ｋ）を想定している。このような変換により、１レーン当たりの信号のビットレートを下げることができる。
データを処理する場合には、通常は１バイト毎に処理されるので、図中ではデータは１バイト毎に区切って表してある。全レーンにまたがる図中縦方向の各列はカラムと呼ばれている。
【０００６】
実際に伝送される信号は、所定のデータフレームを構成しており、互いに隣接する２つのデータフレームの間にはインターフレームギャップが（ＩＦＧ）配置される。インターフレームギャップは、予め定められたアイドルバイト（Ｉ）で構成される。
また、データフレームの先頭位置には予め定められた信号（Ｓ）が配置され、データフレームの最後尾には予め定められた信号（Ｔ）が配置される。データフレームの本体を表す各データは（ｄ）で表されている。
【０００７】
インターフレームギャップの長さ、すなわち連続するアイドルバイト（Ｉ）のバイト数については、最小バイト数が規定されている。
例えば、１０ギガビット標準規格ネットワークのＸＧＭＩＩの信号は４レーンを使用する４パラレル信号（Ｍ＝４）であり、ビットレートは３１２．５Ｍｂ／ｓである。この４パラレル信号を８レーンを使用する８パラレル信号（Ｋ＝８）に変換すると、変換後のビットレートは次のようになる。
【０００８】
３１２．５(Ｍｂ／ｓ)×４／８＝１５６．２５(Ｍｂ／ｓ)
つまり、この変換によりビットレートを１／２に低速化できる。元の信号のビットレートをＢｒとすると、変換後のビットレートＢoutは一般に次式で表される。
Ｂout＝Ｂｒ×Ｍ／Ｋ
このように、扱う信号のパラレル数をＭからＫに増やすように変換すれば、信号のビットレートが低下するため、その信号を処理する回路の消費電力を抑制できる。しかも、低速化により回路を安価なデバイスを用いて構成できるので、伝送装置のコスト削減が可能になる。
【０００９】
図７の例では、レーン(0)，レーン(1)，レーン(2)，・・・，レーン(K-1)の順番にデータを並べてある。
【００１０】
【発明が解決しようとする課題】
例えば、ＸＧＭＩＩの信号を扱う場合を想定するとインターフレームギャップの長さ、すなわち連続するアイドルバイト（Ｉ）のバイト数は最小値が１２になるように規定されている。但し、この最小値は状況に応じて瞬間的には１２±３の範囲で変動することが許されている。変換後においても、インターフレームギャップの長さは規定された値に合わせる必要がある。
【００１１】
ところが、信号のパラレル数の変換を実施するとフレームの先頭位置、つまり信号（Ｓ）の割り当てられるレーンの位置が変化してしまう。しかし、例えば６４Ｂ／６６Ｂ符号において「フレームの先頭は必ずレーン(0)になければならない」という制約がある。
そこで、例えば図８に示すように各インターフレームギャップを構成するアイドルバイト（Ｉ）の数を増減し、信号（Ｓ）の位置をレーン(0)に移動する必要がある。
【００１２】
但し、インターフレームギャップの長さは平均的に１２（バイト）になるように制御しなければならない。
例えば、インターフレームギャップ長の基準値１２からのずれを余剰アイドル値とし、図８に示すインターフレームギャップＰＡ（IFG(1)）の前の時点で余剰アイドル値が０の場合を想定する。
【００１３】
インターフレームギャップＰＡの時点で信号（Ｓ）をレーン(0)に移動するために、インターフレームギャップ長を増大させることを想定すると、インターフレームギャップＰＡを構成するアイドルバイトを７だけ増加させて修正後のインターフレームギャップＰＢ（IFG(1)）を構成することになる。この場合、余剰アイドル値は＋７になる。
【００１４】
また、次のインターフレームギャップＰＣ（IFG(2)）において、続く信号（Ｓ）をレーン(0)に移動するためには、インターフレームギャップＰＣを構成するアイドルバイトを５だけ減らして修正後のインターフレームギャップＰＤ（IFG(2)）を構成することになる。この場合、余剰アイドル値は（＋７−５＝２）になる。
【００１５】
ところが、修正後のインターフレームギャップＰＤのインターフレームギャップ長は７（バイト）であり、８レーン全てがアイドルバイトで構成されるアイドルカラムはインターフレームギャップＰＤに存在しない。
また、仮にインターフレームギャップＰＣに続く次のインターフレームギャップがＰＣと同様である場合、余剰アイドル値がプラスであり余剰状態であるので、再びインターフレームギャップ長を減らすことになる。従って、この場合もインターフレームギャップＰＤと同様に修正後のインターフレームギャップにアイドルカラムが存在しないことになる。
【００１６】
ところで、一般的に信号伝送においては、同期に用いられるクロックを修正して信号のタイミングを調整しなければならない場合がある。また、パラレル信号を伝送する場合には、実際の伝送に用いられる複数のケーブルや複数の配線の長さの違いなどの影響により、互いに同期すべき並列の信号の間にタイミングのずれ（スキュー）が生じる場合がある。
【００１７】
このようなクロックのタイミングの修正やスキューの調整を行うためには、各レーンの信号を時間軸に対してずらす必要がある。図８に示すインターフレームギャップＰＡ，ＰＣのように、アイドルバイトだけで構成されるアイドルカラムが存在する場合には、フレーム信号の内容に影響のないアイドルカラムの時間を利用して、１つのアイドルカラムを抜き取ったり挿入したりしてクロックのタイミングを修正したり、アイドルカラムの一部のレーンのアイドルバイトを抜き取ったり挿入したりしてスキューの調整を行うことができる。
【００１８】
しかし、図８に示す修正後のインターフレームギャップＰＤのようにアイドルカラムの存在しないインターフレームギャップが形成されると、その区間ではクロック調整のためのアイドルカラムの抜き差しや、スキュー調整ができなくなってしまう。
本発明は、並列信号のパラレル数を変換した場合に、アイドルカラムの存在しないインターフレームギャップにアイドルカラムを形成することが可能なフレーム信号処理方法及び中継装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１は、互いに隣接するフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｋ個の複数の伝送チャネルを表すＫレーンに割り当てられた並列バイト列として入力され、前記フレーム信号の各フレームの先頭及び最後尾にはそれぞれスタートバイト及び終端バイトが配置され、同一タイミングで全レーンに渡って現れるＫバイトの１列の信号を各々カラムとし、前記スタートバイト及び終端バイトは互いに異なるカラムに配置される場合に、前記フレーム信号を処理するためのフレーム信号処理方法において、入力される前記フレーム信号から前記終端バイトを検出してフレームギャップ検出信号を出力する手順と、前記終端バイトを検出してから次の終端バイト検出までの間に、アイドルバイトのみで構成されるカラムを検出するとアイドルカラム検出信号を出力する手順と、前記フレームギャップ検出信号に基づいてインターフレームギャップの始まりを認識するとともに、前記アイドルカラム検出信号に基づいてアイドルカラムの過不足を調べ、アイドルカラムが過剰の場合にはアイドルカラム削除信号を生成し、アイドルカラムが不足の場合にはアイドルカラム挿入信号を生成する手順と、インターフレームギャップの位置で前記アイドルカラム削除信号が発生すると、少なくとも１つのアイドルカラムを余剰カラムとして抜き取るとともに、それ以降のカラムの信号の位置を修正する手順と、インターフレームギャップの位置で前記アイドルカラム挿入信号が発生すると、少なくとも１つのアイドルカラムを不足カラムとして挿入するとともに、それ以降のカラムの信号の位置を修正する手順とを設けたことを特徴とする。
【００２０】
前述のように、フレーム信号のパラレル数をＭレーンからＫレーンに変換するとフレームの先頭位置が変化する。この先頭位置を基準レーン（レーン(0)）に移動するために、各インターフレームギャップの長さを調整すると、アイドルバイトのみで構成されるアイドルカラムが存在しないインターフレームギャップや、アイドルカラムが多すぎるインターフレームギャップが発生する。また、アイドルバイト数がＫよりも小さいインターフレームギャップでは、パラレル数の変換によってアイドルカラムが存在しないインターフレームギャップが発生する。
【００２１】
請求項１においては、アイドルカラムが不足するインターフレームギャップにはアイドルカラムを挿入し、アイドルカラムが多すぎるインターフレームギャップではアイドルカラムを削除するので、アイドルカラムの分布が偏るのを防止できる。従って、アイドルカラム単位のタイミング調整やスキュー補正をフレーム毎に実施することが可能になる。
【００２２】
請求項２は、請求項１のフレーム信号処理方法において、前記フレーム信号が８レーンに割り当てられた並列バイト列として入力され、各フレームの先頭位置が所定の基準レーンに固定され、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合に、第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する手順と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、前記第２のインターフレームギャップについてアイドルカラムが検出されると、第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラム検出の有無とは無関係にアイドルカラム挿入信号を生成する手順とを設けたことを特徴とする。
【００２３】
請求項２においては、８レーンに割り当てられた並列バイト列として入力されるフレーム信号を処理する場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
請求項３は、請求項１のフレーム信号処理方法において、前記フレーム信号が１０レーンに割り当てられた並列バイト列として入力され、各フレームの先頭位置が所定の基準レーンに固定され、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合に、第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する手順と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップでアイドルカラムを検出すると、前記第３のインターフレームギャップに続く次の第４のインターフレームギャップでアイドルカラム挿入信号を生成する手順とを設けたことを特徴とする。
【００２４】
請求項３においては、１０レーンに割り当てられた並列バイト列として入力されるフレーム信号を処理する場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
請求項４は、請求項１のフレーム信号処理方法において、フレーム信号のタイミングを２Ｎバイト分だけ調整可能にする場合に、アイドルカラムの状態をカラム状態変数ＣＰ（ｘ）で管理し、インターフレームギャップについて２カラム連続するアイドルカラムを検出した場合には、更新前のカラム状態変数ＣＰ（ｘ−１）を用い、ＣＰ（ｘ）＝ＣＰ（ｘ−１）＋１に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）がＮ未満ならば、それを１だけ増やしてアイドルカラム削除信号を生成する手順と、インターフレームギャップについてアイドルカラムを非検出の場合には、ＣＰ（ｘ）＝ＣＰ（ｘ−１）−１に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）が（−Ｎ）より大きければ、それを１だけ減らしてアイドルカラム挿入信号を生成する手順とを設けたことを特徴とする。
【００２５】
請求項４においては、インターフレームギャップで±Ｎバイトのタイミング調整を行おうとする場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
請求項５は、互いに隣接するフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｋ個の複数の伝送チャネルを表すＫレーンに割り当てられた並列バイト列として入力され、前記フレーム信号の各フレームの先頭及び最後尾にはそれぞれスタートバイト及び終端バイトが配置され、同一タイミングで全レーンに渡って現れるＫバイトの１列の信号を各々カラムとし、前記スタートバイト及び終端バイトは互いに異なるカラムに配置される場合に、前記フレーム信号を処理するための中継装置において、入力される前記フレーム信号から前記終端バイトを検出してフレームギャップ検出信号を出力するフレームギャップ検出手段と、前記終端バイトを検出してから次の終端バイト検出までの間に、アイドルバイトのみで構成されるカラムを検出するとアイドルカラム検出信号を出力するアイドルカラム検出手段と、前記フレームギャップ検出信号に基づいてインターフレームギャップの始まりを認識するとともに、前記アイドルカラム検出信号に基づいてアイドルカラムの過不足を調べ、アイドルカラムが過剰の場合にはアイドルカラム削除信号を生成し、アイドルカラムが不足の場合にはアイドルカラム挿入信号を生成するアイドルカラム制御信号生成手段と、インターフレームギャップの位置で前記アイドルカラム削除信号が発生すると、少なくとも１つのアイドルカラムを余剰カラムとして抜き取るとともに、それ以降のカラムの信号の位置を修正するアイドルカラム削除手段と、インターフレームギャップの位置で前記アイドルカラム挿入信号が発生すると、少なくとも１つのアイドルカラムを不足カラムとして挿入するとともに、それ以降のカラムの信号の位置を修正するアイドルカラム挿入手段とを設けたことを特徴とする。
【００２６】
請求項５においては、アイドルカラムが不足するインターフレームギャップにはアイドルカラムを挿入し、アイドルカラムが多すぎるインターフレームギャップではアイドルカラムを削除するので、アイドルカラムの分布が偏るのを防止できる。従って、アイドルカラム単位のタイミング調整やスキュー補正をフレーム毎に実施することが可能になる。
【００２７】
請求項６は、請求項５の中継装置において、前記フレーム信号が８レーンに割り当てられた並列バイト列として入力され、各フレームの先頭位置が所定の基準レーンに固定され、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合に、第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する第１の制御信号生成手段と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第２の制御信号生成手段と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、前記第２のインターフレームギャップについてアイドルカラムが検出されると、第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラム検出の有無とは無関係にアイドルカラム挿入信号を生成する第３の制御信号生成手段とを設けたことを特徴とする。
【００２８】
請求項６においては、８レーンに割り当てられた並列バイト列として入力されるフレーム信号を処理する場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
請求項７は、請求項５の中継装置において、前記フレーム信号が１０レーンに割り当てられた並列バイト列として入力され、各フレームの先頭位置が所定の基準レーンに固定され、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合に、第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する第１の制御信号生成手段と、前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第２の制御信号生成手段と、前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第３の制御信号生成手段と、前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップでアイドルカラムを検出すると、前記第３のインターフレームギャップに続く次の第４のインターフレームギャップでアイドルカラム挿入信号を生成する第４の制御信号生成手段とを設けたことを特徴とする。
【００２９】
請求項７においては、１０レーンに割り当てられた並列バイト列として入力されるフレーム信号を処理する場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
請求項８は、請求項５の中継装置において、フレーム信号のタイミングを２Ｎバイト分だけ調整可能にする場合に、アイドルカラムの状態をカラム状態変数ＣＰ（ｘ）で管理し、インターフレームギャップについて２カラム連続するアイドルカラムを検出した場合には、更新前のカラム状態変数ＣＰ（ｘ−１）を用い、ＣＰ（ｘ）＝ＣＰ（ｘ−１）＋１に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）がＮ未満ならば、それを１だけ増やしてアイドルカラム削除信号を生成する第１の制御信号生成手段と、インターフレームギャップについてアイドルカラムを非検出の場合には、ＣＰ（ｘ）＝ＣＰ（ｘ−１）−１に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）が（−Ｎ）より大きければ、それを１だけ減らしてアイドルカラム挿入信号を生成する第２の制御信号生成手段とを設けたことを特徴とする。
【００３０】
請求項８においては、インターフレームギャップで±Ｎバイトのタイミング調整を行おうとする場合に、比較的単純な処理だけで、アイドルカラム削除信号及びアイドルカラム挿入信号の生成を制御できる。
【００３１】
【発明の実施の形態】
（第１の実施の形態）
本発明のフレーム信号処理方法及び中継装置の１つの実施の形態について、図１及び図２を参照して説明する。この形態は請求項１及び請求項５に対応する。
【００３２】
図１は中継装置の主要部の構成を示すブロック図である。図２はアイドルカラムの修正動作例（１）を示すタイムチャートである。
この形態では、請求項５のフレームギャップ検出手段，アイドルカラム検出手段及びアイドルカラム制御信号生成手段はそれぞれ終端バイト検出回路１１，アイドルカラム検出回路１２及びアイドルカラム制御判断回路２０に対応し、請求項５のアイドルカラム削除手段及びアイドルカラム挿入手段は処理ユニット３０に対応する。
【００３３】
図１に示す中継装置の入力には、図２の上側に示すようなフレーム信号ＦＬＭ１とそのデータのタイミングを表すクロック信号ＣＬＫ１が入力される。このフレーム信号ＦＬＭ１は、データフレームと隣接するデータフレーム間に配置されるインターフレームギャップＩＦＧとで構成されている。インターフレームギャップＩＦＧは、予め定めたアイドルバイト（Ｉ）のみで構成される。
【００３４】
また、このフレーム信号ＦＬＭ１はＫパラレル信号であり、Ｋ個のチャネルに相当する各レーン（０〜Ｋ−１）に割り当てられている。
データを処理する場合には、通常は１バイト毎に処理されるので、図中ではフレーム信号ＦＬＭ１のデータは１バイト毎に区切って表してある。全レーンにまたがる図中縦方向の各列はカラムと呼ばれている。
【００３５】
また、データフレームの先頭位置には予め定められたスタートバイト（Ｓ）が配置され、データフレームの最後尾には予め定められた終端バイト（Ｔ）が配置される。データフレームの本体を表す各データは（ｄ）で表されている。なお、スタートバイト（Ｓ）と終端バイト（Ｔ）とが同じカラムには存在しないことを想定している。
【００３６】
インターフレームギャップの長さ、すなわち連続するアイドルバイト（Ｉ）のバイト数は、ＸＧＭＩＩの信号を扱う場合を想定すると最小値が１２になるように規定されている。但し、この最小値は状況に応じて瞬間的には１２±３の範囲で変動することが許されている。
１０ギガビットの標準規格ネットワークにおいては、４レーンに割り当てられた４パラレル信号を扱っているが、この形態ではフレーム信号ＦＬＭ１を更に低速化するために、８レーンや１０レーンのチャネルを用いることを想定している。すなわち、フレーム信号ＦＬＭ１は例えば８パラレル信号や１０パラレル信号として入力される。
【００３７】
このようなフレーム信号ＦＬＭ１を生成するためには、図７に示すようなデータ配列の変換を行う必要がある。更に、データフレームの先頭を基準となるレーン(0)に配置するためには、各インターフレームギャップの長さを調整して図８に示すような移動を行う必要がある。
その結果、フレーム信号ＦＬＭ１においては図８に示されたインターフレームギャップＰＤのようにアイドルバイトだけで構成されるカラム、すなわちアイドルカラムの存在しないインターフレームギャップが形成される。従って、フレーム信号ＦＬＭ１をそのまま扱う場合には、図１のタイミング調整・スキュー修正装置４０においてカラム単位でタイミングやスキューを調整できないデータフレームが発生する。
【００３８】
このような問題を解決するために、図１に示す中継装置には検出ユニット１０，アイドルカラム制御判断回路２０及び処理ユニット３０が設けてある。また、検出ユニット１０には終端バイト検出回路１１，アイドルカラム検出回路１２及びタイミング微調整回路１３が備わっており、処理ユニット３０にはＦＩＦＯバッファ３１，セレクタ回路３２及びアイドルバイト発生回路３３が備わっている。
【００３９】
フレーム信号ＦＬＭ１及びクロック信号ＣＬＫ１は、検出ユニット１０内部の各回路に入力される。
終端バイト検出回路１１は、フレーム信号ＦＬＭ１を監視し、各レーンのデータバイトを終端バイト（Ｔ）のパターンと比較して終端バイト（Ｔ）が存在するか否かを識別する。そして、終端バイト（Ｔ）を検出すると終端バイト検出回路１１はフレームギャップ検出信号ＴＣＤＥＴを出力する。
【００４０】
アイドルカラム検出回路１２は、終端バイト検出回路１１が出力する信号により終端バイト（Ｔ）の検出の有無を識別し、終端バイト（Ｔ）を検出してから次の終端バイト（Ｔ）を検出するまでの間又はスタートバイト（Ｓ）を検出するまでの間に、フレーム信号ＦＬＭ１にアイドルカラムが現れたか否かを監視する。すなわち、Ｋ個のレーンの全てのバイトがアイドルバイト（Ｉ）と一致するか否かを識別する。アイドルカラムを検出すると、アイドルカラム検出回路１２はアイドルカラム検出信号ＩＤＣＤＥＴを出力する。
【００４１】
タイミング微調整回路１３は、フレーム信号ＦＬＭ１におけるアイドルカラムの検出状態に応じて、フレーム信号ＦＬＭ１及びクロック信号ＣＬＫ１のタイミングや遅延に関する微調整を行う。その結果がフレーム信号ＦＬＭ２及びクロック信号ＣＬＫ２としてタイミング微調整回路１３から出力される。
なお、カラム単位のタイミング調整やスキューの修正についてはタイミング調整・スキュー修正装置４０で行うので、タイミング微調整回路１３を省略してもよい。
【００４２】
アイドルカラム制御判断回路２０は、検出ユニット１０から出力されるフレームギャップ検出信号ＴＣＤＥＴ，アイドルカラム検出信号ＩＤＣＤＥＴ及びクロック信号ＣＬＫ２に基づき、次のようにして制御信号（ＩＤＣＲＭＶ，ＩＤＣＩＮＳ）を生成する。
すなわち、アイドルカラム制御判断回路２０はフレームギャップ検出信号ＴＣＤＥＴが入力される度にインターフレームギャップが始まるとみなして制御信号（ＩＤＣＲＭＶ，ＩＤＣＩＮＳ）を生成するための判断を行う。
【００４３】
具体的には、フレームギャップ検出信号ＴＣＤＥＴが入力された後で、アイドルカラム検出信号ＩＤＣＤＥＴの入力を監視し、アイドルカラムの数が多すぎるか否か及びアイドルカラムの数が不足するか否かを識別する。
そして、アイドルカラムの数が多すぎると認識した場合には、アイドルカラム制御判断回路２０はアイドルカラム削除信号ＩＤＣＲＭＶを出力する。また、アイドルカラムの数が不足すると認識した場合には、アイドルカラム制御判断回路２０はアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
【００４４】
また、出力するアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳには、削除対象のカラム位置及び挿入対象のカラム位置を表すタイミング信号が付加される。
処理ユニット３０は、アイドルカラム制御判断回路２０から出力されるアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳに従ってフレーム信号ＦＬＭ２及びクロック信号ＣＬＫ２を処理し、フレーム信号ＦＬＭ２から過剰なアイドルカラムを取り除いたり、不足するアイドルカラムを挿入したりする。
【００４５】
アイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳが共に現れない場合には、処理ユニット３０は入力される信号ＦＬＭ２，ＣＬＫ２に処理を加えずにそのままＦＬＭ４，ＣＬＫ４として出力する。
また、アイドルカラム削除信号ＩＤＣＲＭＶが入力されると、その信号で指定されたタイミングのカラムにおいて、フレーム信号ＦＬＭ２からアイドルカラムを抜き取る。また、フレーム信号の連続性が失われないように、抜き取られたカラム以降のフレーム信号を１カラム分だけ前方にシフトする。この動作はＦＩＦＯバッファ３１の読み出しタイミング制御により行われる。また、この時セレクタ回路３２はＦＩＦＯバッファ３１から出力されるクロック信号ＣＬＫ３及びフレーム信号ＦＬＭ３を選択し、クロック信号ＣＬＫ４及びフレーム信号ＦＬＭ４として出力する。
【００４６】
一方、アイドルカラム挿入信号ＩＤＣＩＮＳが入力されると、その信号で指定されたタイミングのカラム位置において、フレーム信号ＦＬＭ２にアイドルカラムを挿入する。
実際には、該当するカラム位置で、アイドルバイト発生回路３３が出力するアイドルバイトをセレクタ回路３２で選択してフレーム信号ＦＬＭ３の代わりにＦＬＭ４の全レーンに出力する。また、挿入するためのカラムを新たに生成するために、ＦＩＦＯバッファ３１を制御して該当するカラム以降のフレーム信号ＦＬＭ２を後方に１カラム分だけシフトする。この動作はＦＩＦＯバッファ３１の読み出しタイミング制御により行われる。
【００４７】
例えば、図２の上側に示す信号がフレーム信号ＦＬＭ１として入力される場合には、図２の下側に示す信号がフレーム信号ＦＬＭ４として出力される。この場合、最初のインターフレームギャップＩＦＧ（１）ではアイドルカラムが多すぎると判断されて１つのアイドルカラムが抜き取られ、次のインターフレームギャップＩＦＧ（２）ではアイドルカラムが不足すると判断されて１つのアイドルカラムが挿入されている。
【００４８】
このように、抜き取られたアイドルカラムに相当するカラムを他のインターフレームギャップで挿入して全体的に単位時間あたりのカラム数が変化しないように制御するので、クロックレートを変換する必要はない。そして、アイドルカラムの存在しないインターフレームギャップの発生を防止できるため、フレーム毎にカラム単位のタイミング調整やスキューの修正が可能になる。
【００４９】
（第２の実施の形態）
本発明のフレーム信号処理方法及び中継装置の１つの実施の形態について、図３を参照して説明する。この形態は請求項２及び請求項６に対応する。
この形態では、請求項６の第１の制御信号生成手段，第２の制御信号生成手段及び第３の制御信号生成手段は、それぞれステップＳ１１，Ｓ１４及びＳ１６に対応する。
【００５０】
図３はこの形態のアイドルカラム制御判断回路の動作を示すフローチャートである。この形態は第１の実施の形態の変形例であり、アイドルカラム制御判断回路２０の動作が図３に示すように変更されている。第１の実施の形態と同一の部分については以下の説明を省略する。
この形態では、入力されるフレーム信号ＦＬＭ１が８レーンに割り当てられた並列バイト列として入力される場合を想定している。つまり、レーン数は８に固定されている。
【００５１】
また、各フレームの先頭位置は基準となるレーン（０）に固定されており、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合を想定している。
この形態のアイドルカラム制御判断回路２０は、図３に示す処理によって前述のアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳを生成する。
【００５２】
以下、図３を参照して説明する。
ステップＳ１１では、１番目のインターフレームギャップ（ＧＰ１）について、アイドルカラムの有無を監視する。すなわち、フレームギャップ検出信号ＴＣＤＥＴ及びアイドルカラム検出信号ＩＤＣＤＥＴを監視する。そして、ＧＰ１でＴＣＤＥＴの発生に引き続き、２カラム連続でアイドルカラム検出信号ＩＤＣＤＥＴが入力された場合には、次のステップＳ１２に進む。
【００５３】
ステップＳ１２では、アイドルカラム余剰とみなして１カラム分のアイドルカラム削除信号ＩＤＣＲＭＶを出力する。
ステップＳ１３では、ＧＰ１に続く２番目のインターフレームギャップ（ＧＰ２）について、アイドルカラムの有無を監視する。そして、ＧＰ２でアイドルカラムが非検出であれば、次のステップＳ１４でアイドルカラム不足とみなしてアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
【００５４】
一方、ＧＰ２でアイドルカラムを検出した場合には、ステップＳ１３からＳ１５に進み、ＧＰ２に続く３番目のインターフレームギャップ（ＧＰ３）が現れるのを待つ。そしてＧＰ３が現れると、ステップＳ１６で無条件にアイドルカラム不足とみなしてアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
以上のように、８レーンに割り当てられたパラレル信号を扱う場合には、図３に示す比較的単純な処理によってアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳの生成を制御することができる。また、処理ユニット３０のＦＩＦＯバッファ３１に要求される制御可能なデータシフト量を±１バイトに抑制できる。
【００５５】
（第３の実施の形態）
本発明のフレーム信号処理方法及び中継装置の１つの実施の形態について、図４を参照して説明する。この形態は請求項３及び請求項７に対応する。
この形態では、請求項７の第１の制御信号生成手段，第２の制御信号生成手段，第３の制御信号生成手段及び第４の制御信号生成手段は、それぞれステップＳ２２，Ｓ２４，Ｓ２６及びＳ２８に対応する。
【００５６】
図４はこの形態のアイドルカラム制御判断回路の動作を示すフローチャートである。この形態は第１の実施の形態の変形例であり、アイドルカラム制御判断回路２０の動作が図４に示すように変更されている。第１の実施の形態と同一の部分については以下の説明を省略する。
この形態では、入力されるフレーム信号ＦＬＭ１が１０レーンに割り当てられた並列バイト列として入力される場合を想定している。つまり、レーン数は１０に固定されている。
【００５７】
また、各フレームの先頭位置は基準となるレーン（０）に固定されており、インターフレームギャップを構成するアイドルバイトのバイト数の平均目標値が１２である場合を想定している。
【００５８】
この形態のアイドルカラム制御判断回路２０は、図４に示す処理によって前述のアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳを生成する。
以下、図４を参照して説明する。
ステップＳ２１では、１番目のインターフレームギャップ（ＧＰ１）について、アイドルカラムの有無を監視する。すなわち、フレームギャップ検出信号ＴＣＤＥＴ及びアイドルカラム検出信号ＩＤＣＤＥＴを監視する。そして、ＧＰ１でＴＣＤＥＴの発生に引き続き、２カラム連続でアイドルカラム検出信号ＩＤＣＤＥＴが入力された場合には、次のステップＳ２２に進む。
【００５９】
ステップＳ２２では、アイドルカラム余剰とみなして１カラム分のアイドルカラム削除信号ＩＤＣＲＭＶを出力する。
ステップＳ２３では、ＧＰ１に続く２番目のインターフレームギャップ（ＧＰ２）について、アイドルカラムの有無を監視する。そして、ＧＰ２でアイドルカラムが非検出であれば、次のステップＳ２４でアイドルカラム不足とみなしてアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
【００６０】
一方、ＧＰ２でアイドルカラムを検出した場合には、ステップＳ２３からＳ２５に進み、ＧＰ２に続く３番目のインターフレームギャップ（ＧＰ３）について、アイドルカラムの有無を監視する。そして、ＧＰ３でアイドルカラムが非検出であれば、次のステップＳ２６でアイドルカラム不足とみなしてアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
【００６１】
また、ＧＰ３でアイドルカラムを検出した場合には、ステップＳ２５からＳ２７に進み、ＧＰ３に続く４番目のインターフレームギャップ（ＧＰ４）が現れるのを待つ。そしてＧＰ４が現れると、ステップＳ２８で無条件にアイドルカラム不足とみなしてアイドルカラム挿入信号ＩＤＣＩＮＳを出力する。
以上のように、１０レーンに割り当てられたパラレル信号を扱う場合には、図４に示す比較的単純な処理によってアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳの生成を制御することができる。また、処理ユニット３０のＦＩＦＯバッファ３１に要求される制御可能なデータシフト量を±１バイトに抑制できる。
【００６２】
（第４の実施の形態）
本発明のフレーム信号処理方法及び中継装置の１つの実施の形態について、図５及び図６を参照して説明する。この形態は請求項４及び請求項８に対応する。この形態では、請求項８の第１の制御信号生成手段及び第２の制御信号生成手段は、それぞれステップＳ３４及びＳ３９に対応する。
【００６３】
図５はこの形態のアイドルカラム制御判断回路の動作を示すフローチャートである。図６はアイドルカラムの修正動作例（２）を示すタイムチャートである。この形態は第１の実施の形態の変形例であり、アイドルカラム制御判断回路２０の動作が図５に示すように変更されている。第１の実施の形態と同一の部分については以下の説明を省略する。
【００６４】
この形態では、処理ユニット３０内でアイドルカラムの抜き差しをする場合に、±Ｎバイト（２Ｎバイト）のタイミング調整を可能にすることを想定している。
この形態のアイドルカラム制御判断回路２０は、現在のアイドルカラムの過不足状態をカラム状態変数ＣＰ（ｘ）で管理し、図５に示す処理によって前述のアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳを生成する。
【００６５】
以下、図５を参照して説明する。
カラム状態変数ＣＰ（ｘ）の初期値は０である。１つのインターフレームギャップを検出すると、ステップＳ３２に進み、信号ＩＤＣＤＥＴを監視してアイドルカラム（ＩＣ）を２カラム連続的に検出したか否かを識別する。
アイドルカラム（ＩＣ）を２カラム連続的に検出するとステップＳ３２からＳ３３に進む。
【００６６】
ステップＳ３３では、現在のカラム状態変数ＣＰ（ｘ）を閾値Ｎと比較する。（ＣＰ（ｘ）＜Ｎ）の場合にはステップＳ３４に進み、（ＣＰ（ｘ）≧Ｎ）の場合にはステップＳ３７に進む。
ステップＳ３４では１カラム分のアイドルカラム削除信号ＩＤＣＲＭＶを出力し、次のステップＳ３５で変数ｘを更新する。
【００６７】
次のステップＳ３６では、直前のカラム状態変数ＣＰ（ｘ−１）をもちいて次式の計算を行う。
ＣＰ（ｘ）＝ＣＰ（ｘ−１）＋１
一方、インターフレームギャップでアイドルカラムを検出しない場合には、ステップＳ３７からＳ３８に進み、現在のカラム状態変数ＣＰ（ｘ）を閾値（−Ｎ）と比較する。そして、（ＣＰ（ｘ）＞−Ｎ）の場合には次のステップＳ３９に進み、（ＣＰ（ｘ）≦−Ｎ）の場合にはステップＳ３２に戻る。
【００６８】
ステップＳ３９では１カラム分のアイドルカラム挿入信号ＩＤＣＩＮＳを出力し、次のステップＳ４０で変数ｘを更新する。
次のステップＳ４０では、直前のカラム状態変数ＣＰ（ｘ−１）をもちいて次式の計算を行う。
ＣＰ（ｘ）＝ＣＰ（ｘ−１）−１
このようにして、インターフレームギャップの過不足がカラム状態変数ＣＰ（ｘ）によって管理される。なお、閾値Ｎの値はＦＩＦＯバッファ３１における容量の限界に対応するように割り当てられる。
【００６９】
例えば、図６に示すフレーム信号を処理する場合には、最初のインターフレームギャップＩＦＧ（１）で入力信号（ＦＬＭ１）に４つのアイドルカラムが連続的に現れ、アイドルカラム削除信号ＩＤＣＲＭＶが２カラム分出力され、２カラムのアイドルカラムがインターフレームギャップＩＦＧ（１）から削除される。
【００７０】
その結果、ＩＦＧ（１）が終了した時点でカラム状態変数ＣＰ（ｘ）が３になる。
次のインターフレームギャップＩＦＧ（２）においては、入力信号（ＦＬＭ１）にアイドルカラムが存在しないので、カラム状態変数ＣＰ（ｘ）は１つ減らされて２になる。このとき、１カラム分のアイドルカラム挿入信号ＩＤＣＩＮＳが出力され、インターフレームギャップＩＦＧ（２）に１つのアイドルカラムが挿入される。
【００７１】
以上のように、図５に示す処理によってアイドルカラム削除信号ＩＤＣＲＭＶ及びアイドルカラム挿入信号ＩＤＣＩＮＳの生成を制御することができる。また、アイドルカラムの数をを比較的大きく増減することができる。
なお、上記実施の形態では１０ギガビット標準規格ネットワークのフレーム信号を扱う場合を想定しているが、更に高速化された信号を扱う場合にも同様に適用できる。
【００７２】
【発明の効果】
本発明によれば、フレーム信号に対してアイドルカラムの抜き差しを行ってアイドルカラムの分布を平均化することができるので、カラム単位での信号タイミングの調整やスキューの修正を行うのが容易になる。
本発明の処理を行わない場合、４パラレル信号から展開された８パラレル信号におけるワーストケースでは、３つのインターフレームギャップの中でアイドルカラムが存在するインターフレームギャップが１つだけの場合が存在する。
【００７３】
この場合、本発明を実施すれば、３つのインターフレームギャップの中の少なくとも２つのインターフレームギャップにアイドルカラムが発生することを保証できる。
また、最長フレーム長を１５３０バイトとし、ビットレートを１０Ｇｂ／ｓとする場合、
（１／１０）Ｇ×１５３０×８×３＝３．６μｓ
に１回しかアイドルカラムが発生しない場合がある。
【００７４】
この場合、本発明を実施すれば、
（１／１０）Ｇ×１５３０×８×２＝２．４μｓ
に１回はアイドルカラムが発生することが保証される。従って、２．４μｓ単位でアイドルカラムの抜き差しを行って、タイミングの調整やスキューの修正を行うことができる。
【００７５】
また、４パラレル信号から展開された１０パラレル信号におけるワーストケースでは、４つのインターフレームギャップの中でアイドルカラムが存在するインターフレームギャップが１つだけの場合が存在する。
この場合、本発明を実施すれば、４つのインターフレームギャップの中の少なくとも２つのインターフレームギャップにアイドルカラムが発生することを保証できる。
【００７６】
また、最長フレーム長を１５３０バイトとし、ビットレートを１０Ｇｂ／ｓとする場合、
（１／１０）Ｇ×１５３０×８×４＝４．８μｓ
に１回しかアイドルカラムが発生しない場合がある。
この場合、本発明を実施すれば、
（１／１０）Ｇ×１５３０×８×３＝３．６μｓ
に１回はアイドルカラムが発生することが保証される。従って、３．６μｓ単位でアイドルカラムの抜き差しを行って、タイミングの調整やスキューの修正を行うことができる。
【図面の簡単な説明】
【図１】中継装置の主要部の構成を示すブロック図である。
【図２】アイドルカラムの修正動作例（１）を示すタイムチャートである。
【図３】第２の実施の形態のアイドルカラム制御判断回路の動作を示すフローチャートである。
【図４】第３の実施の形態のアイドルカラム制御判断回路の動作を示すフローチャートである。
【図５】第４の実施の形態のアイドルカラム制御判断回路の動作を示すフローチャートである。
【図６】アイドルカラムの修正動作例（２）を示すタイムチャートである。
【図７】フレーム信号の配列の変換例を示すタイムチャートである。
【図８】フレーム開始位置の修正例を示すタイムチャートである。
【符号の説明】
１０ 検出ユニット
１１ 終端バイト検出回路
１２ アイドルカラム検出回路
１３ タイミング微調整回路
２０ アイドルカラム制御判断回路
３０ 処理ユニット
３１ ＦＩＦＯバッファ
３２ セレクタ回路
３３ アイドルバイト発生回路
４０ タイミング調整・スキュー修正装置[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frame signal processing method and a relay device used when high-speed data is transmitted using a predetermined frame.
[0002]
[Prior art]
The prior art regarding high-speed Ethernet (registered trademark: hereinafter referred to as a standard network) is disclosed in Non-Patent
[Non-Patent Document 1]
“10 Gigabit Ethernet Textbook”, P169, Osamu Ishida, supervised by Koichiro Seto (IDG Japan), published on April 20, 2002.
[0003]
As shown in Non-Patent
[0004]
In a circuit that processes a high-speed signal, an increase in power consumption of the circuit is inevitable. Therefore, in order to reduce the power consumption of the circuit in a relay device or the like, it is desirable to reduce the bit rate of data handled in the circuit.
By increasing the number of lanes used, the data rate per lane can be further reduced. For example, if the data sequence is converted and a 4-lane signal is converted to 8-lane, the data bit rate per lane is further reduced to 1/2.
[0005]
In order to reduce the data rate per lane, in the example of FIG. 7, the parallel signal assigned to the M lanes is input and the parallel signal assigned to the K lanes is output (M <K). Assumed. By such conversion, the bit rate of the signal per lane can be lowered.
When data is processed, since it is normally processed for each byte, the data is shown divided into bytes in the figure. Each column in the vertical direction across the lanes is called a column.
[0006]
The actually transmitted signal forms a predetermined data frame, and an interframe gap (IFG) is arranged between two adjacent data frames. The inter frame gap is configured by a predetermined idle byte (I).
In addition, a predetermined signal (S) is arranged at the head position of the data frame, and a predetermined signal (T) is arranged at the end of the data frame. Each data representing the main body of the data frame is represented by (d).
[0007]
The minimum number of bytes is defined for the length of the interframe gap, that is, the number of consecutive idle bytes (I).
For example, the XGMII signal of the 10 gigabit standard network is a 4 parallel signal (M = 4) using 4 lanes, and the bit rate is 312.5 Mb / s. When this 4 parallel signal is converted into an 8 parallel signal (K = 8) using 8 lanes, the bit rate after conversion is as follows.
[0008]
312.5 (Mb / s) × 4/8 = 156.25 (Mb / s)
That is, the bit rate can be reduced to ½ by this conversion. If the bit rate of the original signal is Br, the converted bit rate Bout is generally expressed by the following equation.
Bout = Br × M / K
Thus, if the parallel number of signals to be handled is converted so as to increase from M to K, the bit rate of the signal decreases, so that the power consumption of the circuit that processes the signal can be suppressed. In addition, since the circuit can be configured by using an inexpensive device due to the low speed, the cost of the transmission apparatus can be reduced.
[0009]
In the example of FIG. 7, data is arranged in the order of lane (0), lane (1), lane (2),..., Lane (K-1).
[0010]
[Problems to be solved by the invention]
For example, assuming the case of handling an XGMII signal, the length of the interframe gap, that is, the number of consecutive idle bytes (I) is defined such that the minimum value is 12. However, this minimum value is allowed to fluctuate within a range of 12 ± 3 instantaneously depending on the situation. Even after conversion, the length of the interframe gap needs to be adjusted to a prescribed value.
[0011]
However, when the conversion of the number of parallel signals is performed, the start position of the frame, that is, the position of the lane to which the signal (S) is assigned changes. However, for example, in the 64B / 66B code, there is a restriction that “the head of the frame must be in lane (0)”.
Therefore, for example, as shown in FIG. 8, it is necessary to increase or decrease the number of idle bytes (I) constituting each interframe gap and move the position of the signal (S) to the lane (0).
[0012]
However, the length of the interframe gap must be controlled to be 12 (bytes) on average.
For example, it is assumed that the deviation of the interframe gap length from the
[0013]
Assuming that the interframe gap length is increased in order to move the signal (S) to lane (0) at the time of the interframe gap PA, the number of idle bytes constituting the interframe gap PA is increased by 7 and corrected. A later interframe gap PB (IFG (1)) is formed. In this case, the surplus idle value is +7.
[0014]
In order to move the subsequent signal (S) to lane (0) in the next interframe gap PC (IFG (2)), the idle bytes constituting the interframe gap PC are reduced by 5 and the corrected An inter frame gap PD (IFG (2)) is formed. In this case, the surplus idle value is (+ 7−5 = 2).
[0015]
However, the interframe gap length of the corrected interframe gap PD is 7 (bytes), and there is no idle column in the interframe gap PD in which all 8 lanes are composed of idle bytes.
Also, if the next interframe gap following the interframe gap PC is the same as PC, the surplus idle value is positive and is in a surplus state, so the interframe gap length is reduced again. Therefore, in this case as well as the inter frame gap PD, there is no idle column in the corrected inter frame gap.
[0016]
By the way, generally in signal transmission, there are cases where the clock used for synchronization needs to be corrected to adjust the signal timing. Also, when transmitting parallel signals, timing shifts between parallel signals that should be synchronized with each other due to differences in the lengths of multiple cables and multiple wires used for actual transmission. May occur.
[0017]
In order to correct the timing of the clock and adjust the skew, it is necessary to shift the signal of each lane with respect to the time axis. When there is an idle column composed of only idle bytes, such as the interframe gaps PA and PC shown in FIG. 8, one idle column is utilized by using the idle column time that does not affect the contents of the frame signal. The skew can be adjusted by extracting or inserting a column to correct the clock timing, or by extracting or inserting idle bytes of some lanes of the idle column.
[0018]
However, when an interframe gap that does not have an idle column is formed, such as the corrected interframe gap PD shown in FIG. 8, idle column insertion / removal for clock adjustment and skew adjustment cannot be performed in that interval. End up.
An object of the present invention is to provide a frame signal processing method and a relay apparatus that can form an idle column in an interframe gap where no idle column exists when the parallel number of parallel signals is converted.
[0019]
[Means for Solving the Problems]
In the first aspect, an inter-frame gap is arranged between adjacent frames, and a frame signal composed of a plurality of idle bytes is allocated to K lanes representing a plurality of K transmission channels. Input as a parallel byte sequence, start byte and end byte are arranged at the beginning and end of each frame of the frame signal, respectively, and each column of K byte signals appearing on all lanes at the same timing In the frame signal processing method for processing the frame signal when the start byte and the end byte are arranged in different columns, a frame gap detection signal is detected by detecting the end byte from the input frame signal. And the next byte after detecting the end byte A procedure for outputting an idle column detection signal when a column consisting only of idle bytes is detected before the end byte is detected, and the start of an interframe gap is recognized based on the frame gap detection signal, and the idle column is detected. Based on the detection signal, the idle column is checked for excess or deficiency. If the idle column is excessive, the idle column deletion signal is generated. If the idle column is insufficient, the idle column insertion signal is generated. When the idle column deletion signal is generated at the position, the at least one idle column is extracted as a surplus column, the procedure for correcting the signal position of the subsequent columns, and the idle column insertion signal at the position of the interframe gap When it happens, at least With inserting one idle column as insufficient column, characterized by providing a procedure for modifying the position of the subsequent column of signal.
[0020]
As described above, when the parallel number of frame signals is converted from M lanes to K lanes, the head position of the frame changes. When the length of each interframe gap is adjusted to move this head position to the reference lane (lane (0)), there are many interframe gaps or idle columns that do not have an idle column consisting of only idle bytes. Too much interframe gap occurs. Further, in an interframe gap in which the number of idle bytes is smaller than K, an interframe gap in which there is no idle column occurs due to conversion of the parallel number.
[0021]
According to the first aspect of the present invention, an idle column is inserted into an interframe gap where the number of idle columns is insufficient, and an idle column is deleted at an interframe gap where there are too many idle columns, so that the distribution of idle columns can be prevented from being biased. Therefore, timing adjustment and skew correction in units of idle columns can be performed for each frame.
[0022]
A frame signal processing method according to
[0023]
According to the second aspect of the present invention, when a frame signal input as a parallel byte string assigned to 8 lanes is processed, the generation of the idle column deletion signal and the idle column insertion signal can be controlled by a relatively simple process.
According to a third aspect of the present invention, in the frame signal processing method of the first aspect, the frame signal is input as a parallel byte sequence assigned to 10 lanes, the head position of each frame is fixed to a predetermined reference lane, and an interframe gap is set. When an average target value of the number of idle bytes to be configured is 12, when idle columns that are two consecutive columns are detected for the first interframe gap, the idle column is recognized as a surplus and an idle column deletion signal is generated. When the idle column surplus is recognized in the first interframe gap when the idle column is not detected in the second interframe gap following the first interframe gap when the idle column is recognized in the first interframe gap. To generate an idle column insertion signal An idle column surplus is recognized in the first interframe gap, an idle column is detected for the second interframe gap, and an idle column is detected in a third interframe gap following the second interframe gap. If the column is not detected, it is recognized that the idle column is insufficient, the idle column insertion signal is generated, the idle column surplus is recognized in the first interframe gap, and the idle column is determined for the second interframe gap. Is detected, and an idle column is detected in the next third interframe gap following the second interframe gap, the idle column insertion signal is detected in the next fourth interframe gap following the third interframe gap. Steps to generate The is characterized in that provided.
[0024]
According to a third aspect of the present invention, when a frame signal input as a parallel byte sequence assigned to 10 lanes is processed, generation of an idle column deletion signal and an idle column insertion signal can be controlled by a relatively simple process.
According to a fourth aspect of the present invention, in the frame signal processing method according to the first aspect, when the timing of the frame signal is adjustable by 2N bytes, the state of the idle column is managed by the column state variable CP (x), and the interframe gap When two consecutive idle columns are detected, CP (x) is calculated according to CP (x) = CP (x−1) +1 using the column state variable CP (x−1) before update. If CP (x) is less than N, increase it by 1 to generate an idle column deletion signal, and if no idle column is detected for the interframe gap, CP (x) = CP (x− 1) Calculate CP (x) according to -1 and, if CP (x) is larger than (-N), reduce it by 1 and set the idle column insertion signal Characterized by providing a procedure for forming.
[0025]
According to the fourth aspect of the present invention, when the timing adjustment of ± N bytes is performed in the interframe gap, the generation of the idle column deletion signal and the idle column insertion signal can be controlled by a relatively simple process.
In the fifth aspect, an inter frame gap is arranged between adjacent frames, and a frame signal in which the inter frame gap includes a plurality of idle bytes is allocated to K lanes representing a plurality of K transmission channels. Input as a parallel byte sequence, start byte and end byte are arranged at the beginning and end of each frame of the frame signal, respectively, and each column of K byte signals appearing on all lanes at the same timing When the start byte and the end byte are arranged in different columns, a relay device for processing the frame signal detects the end byte from the input frame signal and outputs a frame gap detection signal. And a frame gap detecting means for detecting the end byte. Between the detection of the next end byte and the detection of a column consisting of only idle bytes, idle column detection means for outputting an idle column detection signal and the start of the interframe gap is recognized based on the frame gap detection signal. At the same time, an excess or deficiency of idle columns is checked based on the idle column detection signal, an idle column deletion signal is generated when idle columns are excessive, and an idle column insertion signal is generated when idle columns are insufficient. Idle column control signal generating means, and when the idle column deletion signal is generated at the position of the interframe gap, idle column deletion means for extracting at least one idle column as a surplus column and correcting the position of the subsequent column signal And the interface When the idle column insertion signal is generated at the position of the image gap, at least one idle column is inserted as a missing column, and idle column insertion means for correcting the position of the subsequent column signal is provided. .
[0026]
According to the fifth aspect of the present invention, the idle column is inserted in the inter frame gap where the idle column is insufficient, and the idle column is deleted in the inter frame gap where there are too many idle columns, so that the distribution of the idle column can be prevented from being biased. Therefore, timing adjustment and skew correction in units of idle columns can be performed for each frame.
[0027]
According to a sixth aspect of the present invention, in the relay device of the fifth aspect, the frame signal is input as a parallel byte sequence assigned to 8 lanes, and the head position of each frame is fixed to a predetermined reference lane to form an interframe gap. When the average target value of the number of idle bytes is 12, and when two consecutive idle columns are detected for the first interframe gap, the idle column is recognized as a surplus and an idle column deletion signal is generated. When the first control signal generating means recognizes the idle column surplus in the first interframe gap, the idle column is not detected for the second interframe gap next to the first interframe gap. And the idle column insertion signal is generated. When the idle column surplus is detected for the second interframe gap when the control signal generating means recognizes the idle column surplus in the first interframe gap, the next following the second interframe gap is detected. The third inter-frame gap includes a third control signal generating means for generating an idle column insertion signal regardless of whether or not an idle column is detected.
[0028]
According to the sixth aspect of the present invention, when a frame signal input as a parallel byte string assigned to 8 lanes is processed, the generation of the idle column deletion signal and the idle column insertion signal can be controlled by a relatively simple process.
According to a seventh aspect of the present invention, in the relay device according to the fifth aspect, the frame signal is input as a parallel byte sequence assigned to 10 lanes, and the head position of each frame is fixed to a predetermined reference lane to form an interframe gap. When the average target value of the number of idle bytes is 12, and when two consecutive idle columns are detected for the first interframe gap, the idle column is recognized as a surplus and an idle column deletion signal is generated. When the first control signal generating means recognizes the idle column surplus in the first interframe gap, the idle column is not detected for the second interframe gap next to the first interframe gap. And idle column insertion signal is generated. 2 and the first inter-frame gap, an idle column surplus is recognized, and an idle column is detected for the second inter-frame gap. A third control signal generating means for generating an idle column insertion signal by recognizing that the idle column is not detected at an inter-frame gap of 3, and generating an idle column insertion signal; and an idle column surplus at the first inter-frame gap; Recognizing and detecting an idle column for the second interframe gap, and further detecting an idle column in the next third interframe gap following the second interframe gap, the third interframe gap The next fourth interframe Characterized by providing a fourth control signal generating means for generating an idle column insertion signals flop.
[0029]
According to the seventh aspect of the present invention, when a frame signal input as a parallel byte sequence assigned to 10 lanes is processed, generation of an idle column deletion signal and an idle column insertion signal can be controlled by a relatively simple process.
In the relay apparatus according to claim 5, when the timing of the frame signal can be adjusted by 2N bytes, the state of the idle column is managed by the column state variable CP (x), and the interframe gap is 2 When an idle column that is a continuous column is detected, CP (x) is calculated according to CP (x) = CP (x−1) +1 using the column state variable CP (x−1) before update, and CP If (x) is less than N, the first control signal generating means for generating an idle column deletion signal by incrementing it by 1 and CP (x) = Calculate CP (x) according to CP (x-1) -1, and if CP (x) is larger than (-N), decrease it by 1 and insert idle column Characterized by providing a second control signal generating means for generating a degree.
[0030]
According to the eighth aspect of the present invention, when the timing adjustment of ± N bytes is performed in the interframe gap, the generation of the idle column deletion signal and the idle column insertion signal can be controlled by a relatively simple process.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
One embodiment of the frame signal processing method and relay apparatus of the present invention will be described with reference to FIGS. This form corresponds to
[0032]
FIG. 1 is a block diagram showing a configuration of a main part of the relay apparatus. FIG. 2 is a time chart showing an example (1) of the idle column correction operation.
In this embodiment, the frame gap detection means, idle column detection means and idle column control signal generation means of claim 5 correspond to the end byte detection circuit 11, idle
[0033]
A frame signal FLM1 as shown on the upper side of FIG. 2 and a clock signal CLK1 representing the timing of the data are input to the relay apparatus shown in FIG. This frame signal FLM1 is composed of a data frame and an interframe gap IFG arranged between adjacent data frames. The interframe gap IFG is composed of only predetermined idle bytes (I).
[0034]
The frame signal FLM1 is a K parallel signal and is assigned to each lane (0 to K-1) corresponding to K channels.
When data is processed, since it is normally processed for each byte, in the figure, the data of the frame signal FLM1 is delimited for each byte. Each column in the vertical direction across the lanes is called a column.
[0035]
Further, a predetermined start byte (S) is arranged at the head position of the data frame, and a predetermined end byte (T) is arranged at the end of the data frame. Each data representing the main body of the data frame is represented by (d). It is assumed that the start byte (S) and the end byte (T) do not exist in the same column.
[0036]
The length of the inter-frame gap, that is, the number of consecutive idle bytes (I) is defined such that the minimum value is 12 assuming that the XGMII signal is handled. However, this minimum value is allowed to fluctuate within a range of 12 ± 3 instantaneously depending on the situation.
In the 10 gigabit standard network, 4 parallel signals assigned to 4 lanes are handled, but in this embodiment, it is assumed that a channel of 8 lanes or 10 lanes is used to further reduce the frame signal FLM1. is doing. That is, the frame signal FLM1 is input as an 8 parallel signal or a 10 parallel signal, for example.
[0037]
In order to generate such a frame signal FLM1, it is necessary to convert the data array as shown in FIG. Furthermore, in order to arrange the head of the data frame in the reference lane (0), it is necessary to adjust the length of each interframe gap and perform movement as shown in FIG.
As a result, in the frame signal FLM1, a column composed of only idle bytes, that is, an interframe gap in which no idle column exists, is formed like the interframe gap PD shown in FIG. Therefore, when the frame signal FLM1 is handled as it is, a data frame in which the timing and skew cannot be adjusted in units of columns is generated in the timing adjustment /
[0038]
In order to solve such a problem, the relay unit shown in FIG. 1 includes a detection unit 10, an idle column
[0039]
The frame signal FLM1 and the clock signal CLK1 are input to each circuit inside the detection unit 10.
The end byte detection circuit 11 monitors the frame signal FLM1 and compares the data byte of each lane with the pattern of the end byte (T) to identify whether the end byte (T) exists. When the terminal byte (T) is detected, the terminal byte detection circuit 11 outputs a frame gap detection signal TCDET.
[0040]
The idle
[0041]
The timing
Note that the timing adjustment and skew
[0042]
Based on the frame gap detection signal TCDET, the idle column detection signal IDCDET, and the clock signal CLK2 output from the detection unit 10, the idle column
That is, every time the frame gap detection signal TCDET is input, the idle column
[0043]
Specifically, after the frame gap detection signal TCDET is input, the input of the idle column detection signal IDCDET is monitored to determine whether the number of idle columns is excessive and whether the number of idle columns is insufficient. Identify.
When it is recognized that the number of idle columns is too large, the idle column
[0044]
In addition, a timing signal indicating the column position to be deleted and the column position to be inserted is added to the output idle column deletion signal IDCRMV and idle column insertion signal IDCINS.
The processing unit 30 processes the frame signal FLM2 and the clock signal CLK2 in accordance with the idle column deletion signal IDCRMV and the idle column insertion signal IDCINS output from the idle column
[0045]
When neither the idle column deletion signal IDCRMV nor the idle column insertion signal IDCINS appears, the processing unit 30 outputs the input signals FLM2 and CLK2 as they are without any processing as FLM4 and CLK4.
When the idle column deletion signal IDCRMV is input, the idle column is extracted from the frame signal FLM2 in the column at the timing specified by the signal. Further, the frame signals after the extracted columns are shifted forward by one column so that the continuity of the frame signals is not lost. This operation is performed by controlling the read timing of the
[0046]
On the other hand, when the idle column insertion signal IDCINS is input, an idle column is inserted into the frame signal FLM2 at the column position at the timing specified by the signal.
Actually, the idle byte output from the idle
[0047]
For example, when the signal shown on the upper side of FIG. 2 is input as the frame signal FLM1, the signal shown on the lower side of FIG. 2 is output as the frame signal FLM4. In this case, it is determined that there are too many idle columns in the first interframe gap IFG (1) and one idle column is extracted, and it is determined that there are not enough idle columns in the next interframe gap IFG (2). An idle column is inserted.
[0048]
In this way, since the column corresponding to the extracted idle column is inserted at another interframe gap so that the number of columns per unit time does not change as a whole, it is not necessary to convert the clock rate. Since an interframe gap without an idle column can be prevented, column-by-column timing adjustment and skew correction can be performed for each frame.
[0049]
(Second Embodiment)
One embodiment of the frame signal processing method and relay apparatus of the present invention will be described with reference to FIG. This form corresponds to
In this embodiment, the first control signal generating means, the second control signal generating means, and the third control signal generating means according to claim 6 correspond to steps S11, S14, and S16, respectively.
[0050]
FIG. 3 is a flowchart showing the operation of the idle column control determination circuit of this embodiment. This embodiment is a modification of the first embodiment, and the operation of the idle column
In this embodiment, it is assumed that the input frame signal FLM1 is input as a parallel byte string assigned to 8 lanes. That is, the number of lanes is fixed at 8.
[0051]
Further, it is assumed that the start position of each frame is fixed to the reference lane (0) and the average target value of the number of idle bytes constituting the interframe gap is 12.
The idle column
[0052]
Hereinafter, a description will be given with reference to FIG.
In step S11, the presence or absence of an idle column is monitored for the first interframe gap (GP1). That is, the frame gap detection signal TCDET and the idle column detection signal IDCDET are monitored. If the idle column detection signal IDCDET is continuously input for two columns following the generation of TCDET in GP1, the process proceeds to the next step S12.
[0053]
In step S12, an idle column deletion signal IDCRMV for one column is output considering that there is an idle column surplus.
In step S13, the presence or absence of an idle column is monitored for the second interframe gap (GP2) following GP1. If the idle column is not detected in GP2, the idle column insertion signal IDCINS is output in the next step S14, assuming that the idle column is insufficient.
[0054]
On the other hand, when the idle column is detected in GP2, the process proceeds from step S13 to S15, and waits for the appearance of the third interframe gap (GP3) following GP2. When GP3 appears, the idle column insertion signal IDCINS is output unconditionally, assuming that the idle column is insufficient, in step S16.
As described above, when a parallel signal assigned to 8 lanes is handled, generation of the idle column deletion signal IDCRMV and the idle column insertion signal IDCINS can be controlled by a relatively simple process shown in FIG. In addition, the controllable data shift amount required for the
[0055]
(Third embodiment)
One embodiment of the frame signal processing method and relay apparatus of the present invention will be described with reference to FIG. This form corresponds to
In this embodiment, the first control signal generating means, the second control signal generating means, the third control signal generating means, and the fourth control signal generating means according to claim 7 are the steps S22, S24, S26, and S28, respectively. Corresponding to
[0056]
FIG. 4 is a flowchart showing the operation of the idle column control determination circuit of this embodiment. This embodiment is a modification of the first embodiment, and the operation of the idle column
In this embodiment, it is assumed that the input frame signal FLM1 is input as a parallel byte string assigned to 10 lanes. That is, the number of lanes is fixed at 10.
[0057]
Further, it is assumed that the start position of each frame is fixed to the reference lane (0) and the average target value of the number of idle bytes constituting the interframe gap is 12.
[0058]
The idle column
Hereinafter, a description will be given with reference to FIG.
In step S21, the presence or absence of an idle column is monitored for the first interframe gap (GP1). That is, the frame gap detection signal TCDET and the idle column detection signal IDCDET are monitored. If the idle column detection signal IDCDET is continuously input for two columns following the generation of TCDET in GP1, the process proceeds to the next step S22.
[0059]
In step S22, the idle column deletion signal IDCRMV for one column is output assuming that there is an idle column surplus.
In step S23, the presence / absence of an idle column is monitored for the second interframe gap (GP2) following GP1. If the idle column is not detected in GP2, the idle column insertion signal IDCINS is output in the next step S24, assuming that the idle column is insufficient.
[0060]
On the other hand, when an idle column is detected in GP2, the process proceeds from step S23 to S25, and the presence or absence of an idle column is monitored for the third interframe gap (GP3) following GP2. If no idle column is detected in GP3, the idle column insertion signal IDCINS is output in the next step S26, assuming that the idle column is insufficient.
[0061]
If an idle column is detected in GP3, the process proceeds from step S25 to S27 and waits for the appearance of the fourth interframe gap (GP4) following GP3. When GP4 appears, the idle column insertion signal IDCINS is output unconditionally, assuming that the idle column is insufficient, in step S28.
As described above, when a parallel signal assigned to 10 lanes is handled, the generation of the idle column deletion signal IDCRMV and the idle column insertion signal IDCINS can be controlled by a relatively simple process shown in FIG. In addition, the controllable data shift amount required for the
[0062]
(Fourth embodiment)
One embodiment of the frame signal processing method and relay apparatus of the present invention will be described with reference to FIGS. This form corresponds to claims 4 and 8. In this form, the first control signal generation means and the second control signal generation means of claim 8 correspond to steps S34 and S39, respectively.
[0063]
FIG. 5 is a flowchart showing the operation of the idle column control determination circuit of this embodiment. FIG. 6 is a time chart showing an example (2) of the idle column correction operation. This embodiment is a modification of the first embodiment, and the operation of the idle column
[0064]
In this embodiment, it is assumed that the timing adjustment of ± N bytes (2N bytes) is possible when the idle column is inserted and removed in the processing unit 30.
The idle column
[0065]
Hereinafter, a description will be given with reference to FIG.
The initial value of the column state variable CP (x) is 0. When one interframe gap is detected, the process proceeds to step S32, where the signal IDCDET is monitored to identify whether or not two idle columns (IC) have been detected continuously.
If two idle columns (IC) are detected continuously, the process proceeds from step S32 to S33.
[0066]
In step S33, the current column state variable CP (x) is compared with the threshold value N. If (CP (x) <N), the process proceeds to step S34, and if (CP (x) ≧ N), the process proceeds to step S37.
In step S34, the idle column deletion signal IDCRMV for one column is output, and the variable x is updated in the next step S35.
[0067]
In the next step S36, the following equation is calculated using the immediately preceding column state variable CP (x-1).
CP (x) = CP (x−1) +1
On the other hand, when an idle column is not detected in the interframe gap, the process proceeds from step S37 to S38, and the current column state variable CP (x) is compared with a threshold value (−N). If (CP (x)> − N), the process proceeds to the next step S39, and if (CP (x) ≦ −N), the process returns to step S32.
[0068]
In step S39, the idle column insertion signal IDCINS for one column is output, and the variable x is updated in the next step S40.
In the next step S40, the following equation is calculated using the immediately preceding column state variable CP (x-1).
CP (x) = CP (x-1) -1
In this way, the excess or deficiency of the interframe gap is managed by the column state variable CP (x). The threshold value N is assigned so as to correspond to the capacity limit in the
[0069]
For example, when the frame signal shown in FIG. 6 is processed, four idle columns appear continuously in the input signal (FLM1) in the first interframe gap IFG (1), and the idle column deletion signal IDCRMV corresponds to two columns. The two idle columns are output and deleted from the interframe gap IFG (1).
[0070]
As a result, the column state variable CP (x) becomes 3 when IFG (1) ends.
In the next inter-frame gap IFG (2), since there is no idle column in the input signal (FLM1), the column state variable CP (x) is decreased by 1 to 2. At this time, an idle column insertion signal IDCINS for one column is output, and one idle column is inserted into the interframe gap IFG (2).
[0071]
As described above, the generation of the idle column deletion signal IDCRMV and the idle column insertion signal IDCINS can be controlled by the processing shown in FIG. In addition, the number of idle columns can be increased or decreased relatively.
In the above embodiment, it is assumed that a frame signal of a 10 gigabit standard network is handled. However, the present invention can be similarly applied to a case where a signal with a higher speed is handled.
[0072]
【The invention's effect】
According to the present invention, the idle column distribution can be averaged by inserting / removing the idle column to / from the frame signal, so that it is easy to adjust the signal timing and correct the skew in units of columns. .
When the process of the present invention is not performed, in the worst case of an 8-parallel signal developed from a 4-parallel signal, there is a case where only one inter-frame gap in which an idle column exists among three inter-frame gaps.
[0073]
In this case, if the present invention is implemented, it can be guaranteed that idle columns are generated in at least two interframe gaps among the three interframe gaps.
If the longest frame length is 1530 bytes and the bit rate is 10 Gb / s,
(1/10) G × 1530 × 8 × 3 = 3.6 μs
In some cases, an idle column occurs only once.
[0074]
In this case, if the present invention is carried out,
(1/10) G × 1530 × 8 × 2 = 2.4 μs
It is guaranteed that an idle column will occur once. Accordingly, it is possible to adjust the timing and correct the skew by inserting and removing the idle column in units of 2.4 μs.
[0075]
Further, in the worst case of 10 parallel signals developed from 4 parallel signals, there is a case where only one inter frame gap in which an idle column exists is present in four inter frame gaps.
In this case, if the present invention is implemented, it can be guaranteed that idle columns are generated in at least two interframe gaps among the four interframe gaps.
[0076]
If the longest frame length is 1530 bytes and the bit rate is 10 Gb / s,
(1/10) G × 1530 × 8 × 4 = 4.8 μs
In some cases, an idle column occurs only once.
In this case, if the present invention is carried out,
(1/10) G × 1530 × 8 × 3 = 3.6 μs
It is guaranteed that an idle column will occur once. Therefore, it is possible to adjust the timing and correct the skew by inserting and removing the idle column in units of 3.6 μs.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a main part of a relay device.
FIG. 2 is a time chart showing an example of an idle column correction operation (1).
FIG. 3 is a flowchart illustrating an operation of an idle column control determination circuit according to the second embodiment;
FIG. 4 is a flowchart illustrating an operation of an idle column control determination circuit according to a third embodiment;
FIG. 5 is a flowchart illustrating an operation of an idle column control determination circuit according to a fourth embodiment.
FIG. 6 is a time chart showing an example (2) of idle column correction operation;
FIG. 7 is a time chart showing a conversion example of the arrangement of frame signals.
FIG. 8 is a time chart showing an example of correcting the frame start position.
[Explanation of symbols]
10 Detection unit
11 Termination byte detection circuit
12 Idle column detection circuit
13 Timing fine adjustment circuit
20 Idle column control decision circuit
30 processing units
31 FIFO buffer
32 Selector circuit
33 Idle Byte Generation Circuit
40 Timing adjustment / skew correction device
Claims (8)
入力される前記フレーム信号から前記終端バイトを検出してフレームギャップ検出信号を出力する手順と、
前記終端バイトを検出してから次の終端バイト検出までの間に、アイドルバイトのみで構成されるカラムを検出するとアイドルカラム検出信号を出力する手順と、
前記フレームギャップ検出信号に基づいてインターフレームギャップの始まりを認識するとともに、前記アイドルカラム検出信号に基づいてアイドルカラムの過不足を調べ、アイドルカラムが過剰の場合にはアイドルカラム削除信号を生成し、アイドルカラムが不足の場合にはアイドルカラム挿入信号を生成する手順と、
インターフレームギャップの位置で前記アイドルカラム削除信号が発生すると、少なくとも１つのアイドルカラムを余剰カラムとして抜き取るとともに、それ以降のカラムの信号の位置を修正する手順と、
インターフレームギャップの位置で前記アイドルカラム挿入信号が発生すると、少なくとも１つのアイドルカラムを不足カラムとして挿入するとともに、それ以降のカラムの信号の位置を修正する手順と
を設けたことを特徴とするフレーム信号処理方法。An inter-frame gap is arranged between adjacent frames, and a frame signal composed of a plurality of idle bytes is input as a parallel byte sequence assigned to K lanes representing a plurality of K transmission channels. A start byte and a termination byte are arranged at the beginning and end of each frame signal, respectively, and a column of K-byte signals appearing over all lanes at the same timing is used as the column. In the frame signal processing method for processing the frame signal when the end bytes are arranged in different columns,
A procedure for detecting the end byte from the input frame signal and outputting a frame gap detection signal;
A procedure for outputting an idle column detection signal when a column composed of only idle bytes is detected between detection of the end byte and detection of the next end byte;
Recognizing the start of the inter-frame gap based on the frame gap detection signal, checking the idle column excess / deficiency based on the idle column detection signal, and generating an idle column deletion signal when the idle column is excessive, A procedure for generating an idle column insertion signal when there are not enough idle columns;
When the idle column deletion signal is generated at the position of the interframe gap, a procedure for extracting at least one idle column as a surplus column and correcting the position of the subsequent column signal;
And a procedure for inserting at least one idle column as a deficient column when the idle column insertion signal is generated at the position of an interframe gap and correcting the position of the subsequent column signal. Signal processing method.
第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する手順と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、前記第２のインターフレームギャップについてアイドルカラムが検出されると、第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラム検出の有無とは無関係にアイドルカラム挿入信号を生成する手順と
を設けたことを特徴とするフレーム信号処理方法。2. The frame signal processing method according to claim 1, wherein the frame signal is input as a parallel byte sequence assigned to 8 lanes, the head position of each frame is fixed to a predetermined reference lane, and idle bytes constituting an interframe gap are included. If the average target number of bytes is 12,
A procedure for generating an idle column deletion signal by recognizing an idle column as a surplus when two consecutive idle columns are detected for the first interframe gap;
When the idle column surplus is recognized in the first interframe gap, if the idle column is not detected for the next second interframe gap following the first interframe gap, it is recognized that the idle column is insufficient. A procedure for generating a column insertion signal;
When an idle column surplus is recognized in the first interframe gap, if an idle column is detected for the second interframe gap, a next third interframe gap following the second interframe gap is detected. And a procedure for generating an idle column insertion signal irrespective of the presence or absence of idle column detection.
第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する手順と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する手順と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップでアイドルカラムを検出すると、前記第３のインターフレームギャップに続く次の第４のインターフレームギャップでアイドルカラム挿入信号を生成する手順と
を設けたことを特徴とするフレーム信号処理方法。2. The frame signal processing method according to claim 1, wherein the frame signal is input as a parallel byte sequence assigned to 10 lanes, a head position of each frame is fixed to a predetermined reference lane, and idle bytes constituting an interframe gap are included. If the average target number of bytes is 12,
A procedure for generating an idle column deletion signal by recognizing an idle column as a surplus when two consecutive idle columns are detected for the first interframe gap;
When the idle column surplus is recognized in the first interframe gap, if the idle column is not detected for the next second interframe gap following the first interframe gap, it is recognized that the idle column is insufficient. A procedure for generating a column insertion signal;
An idle column surplus is recognized in the first interframe gap, an idle column is detected for the second interframe gap, and an idle column is detected in a third interframe gap following the second interframe gap. If the column is not detected, it is recognized that the idle column is insufficient, and the idle column insertion signal is generated.
An idle column surplus is recognized in the first interframe gap, an idle column is detected for the second interframe gap, and an idle column is detected in the third interframe gap following the second interframe gap. And a procedure for generating an idle column insertion signal at the next fourth interframe gap following the third interframe gap.
アイドルカラムの状態をカラム状態変数ＣＰ（ｘ）で管理し、
インターフレームギャップについて２カラム連続するアイドルカラムを検出した場合には、更新前のカラム状態変数ＣＰ（ｘ−１）を用い、
ＣＰ（ｘ）＝ＣＰ（ｘ−１）＋１
に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）がＮ未満ならば、それを１だけ増やしてアイドルカラム削除信号を生成する手順と、
インターフレームギャップについてアイドルカラムを非検出の場合には、
ＣＰ（ｘ）＝ＣＰ（ｘ−１）−１
に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）が（−Ｎ）より大きければ、それを１だけ減らしてアイドルカラム挿入信号を生成する手順と
を設けたことを特徴とするフレーム信号処理方法。The frame signal processing method according to claim 1, wherein the timing of the frame signal can be adjusted by 2N bytes.
The idle column status is managed by the column status variable CP (x),
When two consecutive columns of idle columns are detected for the interframe gap, the column state variable CP (x−1) before update is used,
CP (x) = CP (x−1) +1
And CP (x) is increased by 1 if CP (x) is less than N, and an idle column deletion signal is generated,
If the idle column is not detected for the interframe gap,
CP (x) = CP (x-1) -1
And a procedure for generating an idle column insertion signal by reducing the CP (x) by 1 if CP (x) is greater than (-N). .
入力される前記フレーム信号から前記終端バイトを検出してフレームギャップ検出信号を出力するフレームギャップ検出手段と、
前記終端バイトを検出してから次の終端バイト検出までの間に、アイドルバイトのみで構成されるカラムを検出するとアイドルカラム検出信号を出力するアイドルカラム検出手段と、
前記フレームギャップ検出信号に基づいてインターフレームギャップの始まりを認識するとともに、前記アイドルカラム検出信号に基づいてアイドルカラムの過不足を調べ、アイドルカラムが過剰の場合にはアイドルカラム削除信号を生成し、アイドルカラムが不足の場合にはアイドルカラム挿入信号を生成するアイドルカラム制御信号生成手段と、
インターフレームギャップの位置で前記アイドルカラム削除信号が発生すると、少なくとも１つのアイドルカラムを余剰カラムとして抜き取るとともに、それ以降のカラムの信号の位置を修正するアイドルカラム削除手段と、
インターフレームギャップの位置で前記アイドルカラム挿入信号が発生すると、少なくとも１つのアイドルカラムを不足カラムとして挿入するとともに、それ以降のカラムの信号の位置を修正するアイドルカラム挿入手段と
を設けたことを特徴とする中継装置。An inter-frame gap is arranged between adjacent frames, and a frame signal composed of a plurality of idle bytes is input as a parallel byte sequence assigned to K lanes representing a plurality of K transmission channels. A start byte and a termination byte are arranged at the beginning and end of each frame signal, respectively, and a column of K-byte signals appearing over all lanes at the same timing is used as the column. In the relay device for processing the frame signal when the termination bytes are arranged in different columns,
Frame gap detection means for detecting the end byte from the input frame signal and outputting a frame gap detection signal;
Idle column detection means for outputting an idle column detection signal when a column composed of only idle bytes is detected between detection of the end byte and detection of the next end byte,
Recognizing the start of the inter-frame gap based on the frame gap detection signal, checking the idle column excess / deficiency based on the idle column detection signal, and generating an idle column deletion signal when the idle column is excessive, Idle column control signal generating means for generating an idle column insertion signal when idle columns are insufficient;
When the idle column deletion signal is generated at the position of the inter-frame gap, idle column deletion means for extracting at least one idle column as a surplus column and correcting the position of the subsequent column signal;
When the idle column insertion signal is generated at the position of the inter frame gap, at least one idle column is inserted as an insufficient column, and idle column insertion means for correcting the position of the subsequent column signal is provided. A relay device.
第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する第１の制御信号生成手段と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第２の制御信号生成手段と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、前記第２のインターフレームギャップについてアイドルカラムが検出されると、第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラム検出の有無とは無関係にアイドルカラム挿入信号を生成する第３の制御信号生成手段と
を設けたことを特徴とする中継装置。6. The relay apparatus according to claim 5, wherein the frame signal is input as a parallel byte sequence assigned to 8 lanes, the head position of each frame is fixed to a predetermined reference lane, and the number of bytes of idle bytes constituting an interframe gap If the average target value of is 12,
A first control signal generating means for recognizing that an idle column is redundant and generating an idle column deletion signal when two consecutive columns of idle columns are detected for the first interframe gap;
When the idle column surplus is recognized in the first interframe gap, if the idle column is not detected for the next second interframe gap following the first interframe gap, it is recognized that the idle column is insufficient. Second control signal generating means for generating a column insertion signal;
When an idle column surplus is recognized in the first interframe gap, if an idle column is detected for the second interframe gap, a next third interframe gap following the second interframe gap is detected. And a third control signal generating means for generating an idle column insertion signal irrespective of the presence or absence of idle column detection.
第１のインターフレームギャップについて２カラム連続するアイドルカラムを検出した場合に、アイドルカラムが余剰と認識してアイドルカラム削除信号を生成する第１の制御信号生成手段と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識した場合に、第１のインターフレームギャップに続く次の第２のインターフレームギャップについてアイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第２の制御信号生成手段と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップで、アイドルカラムが非検出であるとアイドルカラム不足と認識し、アイドルカラム挿入信号を生成する第３の制御信号生成手段と、
前記第１のインターフレームギャップでアイドルカラム余剰と認識し、かつ前記第２のインターフレームギャップについてアイドルカラムが検出され、更に第２のインターフレームギャップに続く次の第３のインターフレームギャップでアイドルカラムを検出すると、前記第３のインターフレームギャップに続く次の第４のインターフレームギャップでアイドルカラム挿入信号を生成する第４の制御信号生成手段と
を設けたことを特徴とする中継装置。6. The relay apparatus according to claim 5, wherein the frame signal is input as a parallel byte sequence assigned to 10 lanes, the head position of each frame is fixed to a predetermined reference lane, and the number of bytes of idle bytes constituting an interframe gap If the average target value of is 12,
A first control signal generating means for recognizing that an idle column is redundant and generating an idle column deletion signal when two consecutive columns of idle columns are detected for the first interframe gap;
When the idle column surplus is recognized in the first interframe gap, if the idle column is not detected for the next second interframe gap following the first interframe gap, it is recognized that the idle column is insufficient. Second control signal generating means for generating a column insertion signal;
An idle column surplus is recognized in the first interframe gap, an idle column is detected for the second interframe gap, and an idle column is detected in a third interframe gap following the second interframe gap. A third control signal generating means for recognizing that the idle column is insufficient when the column is not detected, and generating an idle column insertion signal;
An idle column surplus is recognized in the first interframe gap, an idle column is detected for the second interframe gap, and an idle column is detected in the third interframe gap following the second interframe gap. And a fourth control signal generating means for generating an idle column insertion signal at the next fourth interframe gap following the third interframe gap.
アイドルカラムの状態をカラム状態変数ＣＰ（ｘ）で管理し、
インターフレームギャップについて２カラム連続するアイドルカラムを検出した場合には、更新前のカラム状態変数ＣＰ（ｘ−１）を用い、
ＣＰ（ｘ）＝ＣＰ（ｘ−１）＋１
に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）がＮ未満ならば、それを１だけ増やしてアイドルカラム削除信号を生成する第１の制御信号生成手段と、
インターフレームギャップについてアイドルカラムを非検出の場合には、
ＣＰ（ｘ）＝ＣＰ（ｘ−１）−１
に従ってＣＰ（ｘ）を算出するとともに、ＣＰ（ｘ）が（−Ｎ）より大きければそれを１だけ減らしてアイドルカラム挿入信号を生成する第２の制御信号生成手段と
を設けたことを特徴とする中継装置。In the relay apparatus according to claim 5, when the timing of the frame signal can be adjusted by 2N bytes,
The idle column status is managed by the column status variable CP (x),
When two consecutive columns of idle columns are detected for the interframe gap, the column state variable CP (x−1) before update is used,
CP (x) = CP (x−1) +1
CP (x) according to the above, and if CP (x) is less than N, first control signal generating means for generating an idle column deletion signal by increasing it by 1;
If the idle column is not detected for the interframe gap,
CP (x) = CP (x-1) -1
And a second control signal generating means for generating an idle column insertion signal by reducing the CP (x) by 1 if CP (x) is larger than (−N). Relay device to do.
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