JP3866482B2

JP3866482B2 - Nonvolatile semiconductor memory device

Info

Publication number: JP3866482B2
Application number: JP2000140768A
Authority: JP
Inventors: 明梅沢; 忠行田浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-05-12
Filing date: 2000-05-12
Publication date: 2007-01-10
Anticipated expiration: 2020-05-12
Also published as: JP2001319482A

Description

【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にチャネル消去方式により一括消去を行うフラッシュメモリにおける消去制御回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリは通常、一括消去される単位でメモリセルアレイがブロック分割される。例えば、４Ｍビットフラッシュメモリにおいて、データ消去の単位を６４Ｋバイト（＝５１２Ｋビット）とする。このとき、メモリセルアレイは８個のブロックに分割される。
【０００３】
この種のフラッシュメモリにおける一括消去法の一つとして、いわゆるチャネル消去方式が知られている。これは、図９に示すように、選択ブロック内のメモリセルの基板領域（ソース及びこれが形成されたｐ型ウェル）に接続される共通ソース線ＳＬに正電圧ＶＳ、制御ゲートＣＧにつながるワード線ＷＬに負電圧ＶＧを与え、ドレインにつながるビット線ＢＬをフローティングとして、メモリセルの浮遊ゲートＦＧの電子をチャネルに放出させるものである。このとき、メモリセルの浮遊ゲートＦＧの電子は、ＦＮトンネリングによってチャネルに引き抜かれる。データ消去しない非選択ブロックについては、ワード線ＷＬ及びソース線ＳＬを０Ｖとし、ビット線ＢＬをフローティングにすればよい。図１０は、この消去動作時の選択ブロックと非選択ブロックの電位関係を示している。
【０００４】
上述したチャネル消去方式を用いた場合の問題として、消去電圧ＶＳ、ＶＧをリセットする際にワード線ＷＬと基板間の寄生容量カップリングにより不都合が発生することがある。例えば、消去動作後、ワード線ＷＬに与える負電圧ＶＧを先にリセットすると、図１２（ａ）に示すように、ソース線ＳＬの正電圧ＶＳ＝１０Ｖは、容量カップリングにより１０Ｖ＋αに上昇する。このとき、図１３（ａ）に示すように、ソース線ＳＬに正電圧ＶＳを与えている消去負荷回路のＰＭＯＳトランジスタにおいて、ｐ⁺ドレイン１１１とｎ型ウェル１１２の間の接合が順方向バイアスとなる可能性がある。これにより順方向電流が流れると、寄生バイポーラトランジスタがオンして、ラッチアップ現象を生じ、チップが破壊されるおそれがある。
【０００５】
一方、消去動作後、ソース線ＳＬに与える正電圧ＶＳを先にリセットすると、図１２（ｂ）に示すように、ワード線ＷＬの負電圧ＶＧは容量カップリングにより、−７Ｖから更に低い−７Ｖ−αにまで低下する。このとき、図１３（ｂ）に示すように、ワード線ＷＬを駆動している行サブデコーダのＮＭＯＳトランジスタにおいて、ｎ⁺ドレイン１１３とｐ型ウェル１１４の間の接合が順方向バイアスとなる可能性がある。これも同様に、ラッチアップの原因となる。
【０００６】
この様な消去電圧リセット時の問題を解決するためには、例えば図８に等価回路的に示したように、消去電圧リセット制御回路６３を設けることが必要になる。消去電圧リセット制御回路６３は、消去負荷回路６１によりセルアレイブロック６０の共通ソース線ＳＬを駆動する駆動信号線６７、負電圧デコード回路６２と行サブデコーダ６４の間に配置されてデコードされた負電圧が供給される駆動信号線６８にそれぞれ挿入されたスイッチ素子ＳＷ１と、これらの駆動信号線６７，６８間を短絡するためのスイッチ素子ＳＷ２と、各駆動信号線６７，６８を強制接地するためのスイッチ素子ＳＷ３とを有する。
【０００７】
消去負荷回路６１には、正電圧発生回路６６から出力される正電圧ＭＳＬが入る。この正電圧ＭＳＬが消去負荷回路６１を介し、駆動信号線６７を介してサブセルアレイ６０の共通ソース線ＳＬに供給されることになる。負電圧デコード回路６２は、ブロックアドレスをデコードするもので、ブロックアドレスと共に負電圧発生回路６５から出力される負電圧ＶＮ０が入る。そのデコード出力が駆動信号線６８に出力され、これが更に行サブデコーダ６４により選択されたワード線ＷＬに供給される。
【０００８】
この様なリセット電圧制御回路６３によって、図１１に示すようなタイミングで消去電圧リセット制御を行う。消去動作の間、スイッチ素子ＳＷ１はオン、スイッチ素子ＳＷ２，ＳＷ３はオフである。これにより、選択ブロックでは、消去負荷回路６１により共通ソース線ＳＬに正電圧ＶＳが与えられ、負電圧デコード回路６２及び行サブデコーダ６４により選択された選択ブロックのワード線ＷＬに負電圧ＶＧが与えられる。
【０００９】
消去動作後、図１１に示すように、スイッチ素子ＳＷ１をオフにする。これにより、消去負荷回路６１と負電圧デコード回路６２の出力が供給される駆動信号線６７，６８は、フローティングになる。この状態で次に、スイッチ素子ＳＷ２をオンにする。これにより、駆動信号線６７，６８間が短絡され、それぞれ正，負のフローティング状態にあった駆動信号線６７，６８が同電位になる。そして、スイッチ素子ＳＷ２がオンしている間に、スイッチ素子ＳＷ３をオンにする。これにより、同電位にされた駆動信号線６７，６８の電荷は放電される。
【００１０】
この様な消去電圧リセット制御を行うと、先に図１２で説明したような、一方の駆動信号線を先にリセットした場合の容量カップリングが起こらない。これにより、寄生バイポーラトランジスタがオンすることによるラッチアップ現象を防止することが可能になる。
【００１１】
【発明が解決しようとする課題】
しかし、図８に示した消去電圧リセット回路６３が、セルアレイのブロック毎に配置されると、チップにおけるセルアレイの面積占有率が低くなり、チップコストの上昇や性能低下を招く。即ち図８に示す消去負荷回路６１や負電圧デコード回路６２は、各サブセルアレイ６０毎にその周囲に配置され、これだけでもセルアレイ周りのレイアウトは複雑である。これらに加えて、消去電圧リセット回路６３及びその制御信号線を各ブロック毎に配置すると、更にセルアレイ周りのレイアウトは複雑になり、セルアレイの面積を大きく圧迫する。しかも、消去電圧リセット回路６３は正、負の電圧をリセットするために、チャネル導電型や不純物濃度の異なる複数種のトランジスタが必要である。この場合、同じ導電型のトランジスタでも基板電圧を異ならせるためには、ウェル分離が必要になり、これにより消去電圧リセット回路６３の面積縮小も制約される。
【００１２】
この発明は、上記事情を考慮してなされたもので、メモリセルアレイの面積占有率を低下させることのない消去電圧制御回路を備えた不揮発性半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートが積層されたトランジスタ構造を有する電気的書き換え可能なメモリセルが配列され、消去単位毎に複数のブロックに分割されたメモリセルアレイと、前記各ブロック毎に設けられて、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路と、前記各ブロック毎に設けられて、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路と、前記複数のブロックに共通に設けられて、データ消去動作後に前記第１及び第２の駆動線の電圧をリセットする消去電圧制御回路とを有することを特徴とする。
【００１４】
この発明によると、消去電圧制御回路を、消去単位毎にブロック分割されるメモリセルアレイの複数ブロックに対して共通に設けている。従って、消去電圧制御回路を、メモリセルアレイ及び行列デコーダを含むコア回路領域の外側の周辺回路領域に配置して、メモリセルアレイの面積占有率を大きく確保することが可能になる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭフラッシュメモリの構成を示す。この実施の形態においてはフラッシュメモリは複数のメモリコア０，１，…により構成されている。各メモリコアのメモリセルアレイ１は、消去単位毎に、この例では８個のブロックＢｉ（ｉ＝０，１，…，７）に分割されている。この実施の形態ではチャネル消去方式によりブロック単位で一括消去が行われる。
【００１６】
メモリセルアレイ１は、例えばＮＯＲ型の場合、図３に示すように構成される。ワード線ＷＬとビット線ＢＬが互いに交差して配列され、それらの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、図９に示したような積層ゲート構造のトランジスタ構造を持つ。１ブロックＢｉ内でワード線ＷＬ方向の複数のメモリセルＭＣの制御ゲートはワード線ＷＬにより共通に駆動され、ビット線ＢＬ方向に並ぶメモリセルＭＣのドレインは共通にビット線ＢＬに接続される。メモリセルＭＣのソースは共通ソース線ＳＬに接続される。１ブロックＢｉ内のメモリセルＭＣはひとつのｐ型ウェルに形成され、共通ソース線ＳＬはこのｐ型ウェルにも接続される。
【００１７】
図１に示すように、各メモリコアには、メモリセルアレイ１のワード線選択を行う行デコーダ２とビット線選択を行う列デコード３が配置される。また各コアについて、各ブロック毎に消去負荷デコード回路４と負電圧デコード回路５が設けられている。消去負荷デコード回路４は、データ消去時にブロックＢｉの基板領域につながる駆動線に、ブロックＢｉの選択、非選択に応じて正電圧又は接地電圧ＶＳＳを転送出力するものである。負電圧デコード回路５は、データ消去時にブロックＢｉのメモリセルの制御ゲートにつながる駆動線に、ブロックＢｉの選択、非選択に応じて負電圧を転送出力するものである。
【００１８】
各メモリコア毎の８個のブロックＢｉには共通に、消去電圧制御回路６が設けられている。この消去電圧制御回路６は、消去負荷デコード回路４及び負電圧デコード回路５によりデータ消去時にそれぞれ正電圧、負電圧が与えられる駆動線を、データ消去動作後にリセットするためのものである。
【００１９】
図２は、図１の構成をより具体的に、あるメモリコア内の二つのブロックＢ０，Ｂ１に着目して示している。ロウアドレスＲＡをデコードしてワード線選択を行う行デコーダ２は、各コア毎に一つの行メインデコーダ２ａと、これにより選択されて各ブロックＢｉ内のワード線ＷＬを駆動する行サブデコーダ２ａにより構成される。カラムアドレスＣＡをデコードしてビット線選択を行う列デコーダ３も同様に、各コア毎に一つの列メインデコーダ３ａと、これにより選択されて各ブロックＢｉ内のビット線ＢＬを選択する列サブデコーダ３ｂにより構成される。行メインデコーダ３ａと行サブデコーダ３ｂにより選択されたビット線ＢＬはセンスアンプ回路７に接続される。
【００２０】
各メモリコアのセルアレイ１、消去負荷デコード回路４、負電圧デコード回路５及び行列デコーダ２、３を含むコア回路領域の外の周辺回路領域に、８個のブロックに共通に消去電圧制御回路６が設けられる。消去電圧制御回路６は、消去負荷回路１１ａ，１１ｂと、短絡回路１３と、これらをタイミング制御する消去ロジック回路１２を有する。消去負荷回路１１ａは、正電圧発生回路１４から発生される正電圧ＶＳを駆動線２３に転送する。この駆動線２３に出力された正電圧ＶＳは、各ブロック毎に設けられた消去負荷デコード回路４に共通に入力される。そして駆動線２３の正電圧ＶＳは、ブロックアドレスＢＡにより選択された消去負荷デコード回路４を介して、セルアレイ内の共通ソース線ＳＬにつながる駆動線２１に転送されることになる。
【００２１】
消去負荷回路１１ｂは、負電圧発生回路１５から発生される負電圧ＶＧを駆動線２４に転送する。この駆動線２４に出力された負電圧ＶＧは、各ブロック毎に設けられた負電圧デコード回路５に共通に入力される。そして駆動線２４の負電圧ＶＧは、ブロックアドレスＢＡにより選択された負電圧デコード回路５を介して駆動線２２に転送され、更に選択ブロックの行サブデコーダ２ｂを介してワード線ＷＬに転送されることになる。
消去電圧制御回路６内の短絡回路１３は、データ消去後に二つの駆動線２３，２４の間を短絡し、従って各ブロックに入る二つの駆動線２１，２２の間を短絡して、消去電圧（正電圧ＶＳと負電圧ＶＧ）をリセットする働きをする。
【００２２】
図４、図５及び図６は、図２の構成の要部を更に具体的に示したものである。消去電圧制御回路６における消去負荷回路１１ａ，１１ｂは、図４に示すようにそれぞれ一つのＰＭＯＳトランジスタＱＰ１，ＱＮ０により構成されている。これらのトランジスタＱＰ１，ＱＮ０は、図８に示したスイッチ素子ＳＷ１に相当するもので、消去ロジック回路１２から出力される制御信号Ｓ１及びその反転信号Ｓ１Ｂによりオンオフ制御される。即ちトランジスタＱＰ１は、消去負荷デコード回路４を介して選択ブロックの共通ソース線ＳＬにつながる駆動線２３，２１を、データ消去後にフローティング状態に設定するために用いられる。トランジスタＱＮ０は、負電圧デコード回路５を介して選択ブロックの行サブデコーダ２ｂにつながる駆動線２４，２２を、データ消去後にフローティング状態に設定するために用いられる。
【００２３】
消去電圧制御回路６における短絡回路１３は、駆動線２３，２４間に挿入されたＮＭＯＳトランジスタＱＮ１、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２により構成される。正電圧発生回路１４が出力する正電圧によりゲートが駆動されるＮＭＯＳトランジスタＱＮ１と、ゲートが接地されたＰＭＯＳトランジスタＱＰ２は、短絡抵抗素子を構成している。ＮＭＯＳトランジスタＱＮ２は、消去ロジック回路１２からの制御信号Ｓ２によりゲートが制御されるもので、図８に示すスイッチ素子ＳＷ２に相当する。即ちこのトランジスタＱＮ２は、データ消去後にオンにすることにより、駆動線２３，２４の間を短絡するものである。
【００２４】
消去負荷デコード回路４は、図５に示すように、ブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ１１と、その出力により制御されて駆動線２３の正電圧ＶＳを駆動線２１に転送するＣＭＯＳ転送ゲートＴＧ１を有する。消去負荷デコード回路４はまた、ブロックアドレスＢＡのデコード出力と消去ロジック回路１２から得られる制御信号Ｓ３の論理積をとるＮＡＮＤゲートＧ１２と、その出力により制御されて駆動線２１を強制接地するためのＮＭＯＳトランジスタＱＮ１１を有する。トランジスタＱＮ１１は、選択ブロックの共通ソース線ＳＬにつながる駆動線２１の電圧を強制リセットするためのもので、図８のスイッチ素子ＳＷ３に相当する。
【００２５】
負電圧デコード回路５は、図６に示すように、ブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ２１と、その出力により制御されて駆動線２４の負電圧ＶＧを駆動線２２に転送するＣＭＯＳ転送ゲートＴＧ２を有する。負荷デコード回路５はまた、ブロックアドレスＢＡのデコード出力と消去ロジック回路１２から得られる制御信号Ｓ３の論理積をとるＮＡＮＤゲートＧ２２と、その出力により制御されて駆動線２２を強制接地するためのＮＭＯＳトランジスタＱＮ１２を有する。トランジスタＱＮ１２は、選択ブロックの行サブデコーダ２ｂを介してワード線ＷＬにつながる駆動線２２の電圧を強制リセットするためのもので、図８のスイッチ素子ＳＷ３に相当する。
【００２６】
なお図４の消去負荷デコード回路４と図５の負電圧デコード回路５には、それぞれブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ１１，Ｇ１２を示している。これらは同じブロックについて同時に選択状態になるものであるから、ＮＡＮＤゲートＧ１１，Ｇ１２は共有とすることができる。
【００２７】
この実施の形態において、データの一括消去は従来と同様に行われる。即ち、データ消去時、選択ブロックについて、消去負荷デコード回路４及び負電圧デコード回路５が選択状態（活性状態）になる。これにより、選択ブロックでは図５及び図６に示す転送ゲートＴＧ１，ＴＧ２がオンとなる。また、消去電圧制御回路６においては、図７に示すように、制御信号Ｓ１が“Ｌ”であり、消去負荷回路１１ａ，１１ｂがオンである。これにより、駆動線２３，２１を介して選択ブロック内の全メモリセルの基板領域（ブロック内メモリセルに共通に形成されたｐ型ウェルとこれが形成されているｎ型ウェル及びメモリセルのソース）に正電圧ＶＳが与えられる。また、駆動線２４，２２を介し行サブデコーダ２ｂを介してブロック内メモリセルの制御ゲートにつながるワード線ＷＬに負電圧ＶＧが与えられる。この結果、メモリセルの浮遊ゲートの電子がチャネル領域に放出され、しきい値電圧が負方向にシフトした消去状態が得られる。
【００２８】
このデータ消去時、非選択ブロックでは、消去負荷デコード回路４及び負電圧デコード回路５は非選択状態、即ち図５及び図６に示す転送ゲートＴＧ１，ＴＧ２はオフに保たれる。また消去負荷デコード回路４及び負電圧デコード回路５では、ＮＡＮＤゲートＧ１２，Ｇ２２の出力が“Ｈ”、従ってＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンであり、駆動線２１，２２は接地状態、即ち非選択ブロック内の共通ソース線ＳＬ及びワード線ＷＬは接地状態に保たれる。
【００２９】
またこのデータ消去時、図７に示すように制御信号Ｓ２は“Ｌ”であり、短絡回路１３はオフを保つ。制御信号Ｓ３は“Ｈ”であり、これにより選択ブロックの消去負荷デコード回路４及び負電圧デコード回路５では、図５及び図６に示すリセット用トランジスタＱＮ１１，ＱＮ１２はオフである。
【００３０】
消去動作後、図７に示すように制御信号Ｓ１が“Ｈ”になる（時刻ｔ１）。これにより消去負荷回路１１ａ，１１ｂはオフになる。即ち、正電圧側の駆動線２３とこれに負荷デコード回路４を介して接続される選択ブロックの正電圧側駆動線２１が、正電圧発生回路１４から切り離されてフローティングになる。同様に負電圧側の駆動線２４，２２が、負電圧発生回路１５から切り離されてフローティングになる。その後、図７に示すように、制御信号Ｓ２が一定時間“Ｈ”になる（時刻ｔ２ーｔ４）。これにより短絡回路１３がオンになり、フローティングとされている正電圧側の駆動線２３，２１と負電圧側の駆動線２４，２２とは、短絡されてイコライズされる。
【００３１】
その後、制御信号Ｓ２が“Ｈ”にある間に、制御信号Ｓ３が“Ｌ”になる（時刻ｔ３）。これにより、選択ブロック内の消去負荷デコード回路４及び負電圧デコード回路５では、それぞれＮＡＮＤゲートＧ１１，Ｇ１２の出力が“Ｈ”になり、リセット用トランジスタＱＮ１１，ＱＮ１２オンになる。これにより、選択ブロックの駆動線２１，２２は共に強制接地され、リセットされる。
【００３２】
以上のようにこの実施の形態においても、消去時にコア回路内で正電圧が与えられる駆動線２１と負電圧が与えられる駆動線２２を消去後にまずフローティングにし、その後これらの間を短絡した後に強制接地して、消去電圧をリセットしている。従って、消去動作後のワード線ＷＬと基板との間の容量カップリングにより無用な寄生バイポーラトランジスタ動作が防止され、ラッチアップ等によるチップ破壊が防止される。しかもこの実施の形態において、以上の消去電圧リセットのためにコア回路領域に消去電圧リセット用のスイッチ素子を配置せず、消去負荷回路は周辺回路領域に複数ブロックに共通のものとして配置してこれをオンオフ制御している。また正電圧側と負電圧側の駆動線を短絡するための短絡回路も周辺回路領域に複数ブロックについて共有させて配置している。これにより、コア回路領域においてセルアレイの面積占有率を大きく確保することができる。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、チャネル消去方式によりデータ消去を行うＥＥＰＲＯＭフラッシュメモリにおいて、消去電圧のリセットを行う消去電圧制御回路を、複数のブロックに対して共通に周辺回路領域に配置することにより、コア回路領域のセルアレイ面積占有率を大きく確保することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリの要部構成を示す図である。
【図３】同フラッシュメモリのセルアレイ構成を示す図である。
【図４】同フラッシュメモリの要部構成を示す図である。
【図５】同フラッシュメモリの消去負荷でコード回路を示す図である。
【図６】同フラッシュメモリの負電圧デコード回路を示す図である。
【図７】同フラッシュメモリの消去電圧リセットの動作タイミングを示す図である。
【図８】従来のフラッシュメモリの消去電圧リセット制御回路の構成を示す図である。
【図９】フラッシュメモリの消去時のメモリセル印加電圧を示す図である。
【図１０】フラッシュメモリの消去時のメモリセル印加電圧を示す図である。
【図１１】従来の消去電圧リセット制御回路の動作タイミングを示す図である。
【図１２】消去電圧リセット制御回路を用いない場合の容量カップリングの様子を示す図である。
【図１３】容量カップリングにより生じる不都合を説明するための図である。
【符号の説明】
１…メモリセルアレイ、２…行デコーダ、３…列デコーダ、４…消去負荷デコード回路、５…負電圧デコード回路、６…消去電圧制御回路、１１ａ，１１ｂ…消去負荷回路、１２…消去ロジック回路、１３…短絡回路、１４…正電圧発生回路、１５…負電圧発生回路、２１，２３…正電圧駆動線、２２，２４…負電圧駆動線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrically rewritable nonvolatile semiconductor memory device (EEPROM), and more particularly to an erase control circuit in a flash memory that performs batch erase by a channel erase method.
[0002]
[Prior art]
In the EEPROM flash memory, the memory cell array is usually divided into blocks in units that are collectively erased. For example, in a 4 Mbit flash memory, the data erasure unit is 64 Kbytes (= 512 Kbits). At this time, the memory cell array is divided into eight blocks.
[0003]
A so-called channel erase method is known as one of the batch erase methods in this type of flash memory. This is because, as shown in FIG. 9, the common source line SL connected to the substrate region (source and p-type well in which it is formed) of the memory cell in the selected block is connected to the positive voltage VS and the word line connected to the control gate CG. A negative voltage VG is applied to WL, the bit line BL connected to the drain is floated, and electrons of the floating gate FG of the memory cell are emitted to the channel. At this time, electrons of the floating gate FG of the memory cell are extracted to the channel by FN tunneling. For a non-selected block from which data is not erased, the word line WL and the source line SL may be set to 0 V and the bit line BL may be floated. FIG. 10 shows the potential relationship between the selected block and the non-selected block during this erase operation.
[0004]
As a problem in the case of using the above-described channel erasing method, there is a case where inconvenience occurs due to parasitic capacitance coupling between the word line WL and the substrate when the erasing voltages VS and VG are reset. For example, when the negative voltage VG applied to the word line WL is first reset after the erasing operation, the positive voltage VS = 10 V of the source line SL rises to 10 V + α due to capacitive coupling as shown in FIG. At this time, as shown in FIG. 13A, in the PMOS transistor of the erase load circuit that applies the positive voltage VS to the source line SL, the junction between the p ⁺ drain 111 and the n-type well 112 is the forward bias. There is a possibility. As a result, when a forward current flows, the parasitic bipolar transistor is turned on, causing a latch-up phenomenon and possibly destroying the chip.
[0005]
On the other hand, when the positive voltage VS applied to the source line SL is reset first after the erasing operation, the negative voltage VG of the word line WL is -7V lower than -7V due to capacitive coupling as shown in FIG. Decrease to -α. At this time, as shown in FIG. 13B, in the NMOS transistor of the row sub-decoder driving the word line WL, the junction between the n ⁺ drain 113 and the p-type well 114 may be a forward bias. There is. This also causes latch-up.
[0006]
In order to solve such a problem at the time of resetting the erase voltage, it is necessary to provide an erase voltage reset control circuit 63 as shown in an equivalent circuit in FIG. The erase voltage reset control circuit 63 is arranged between the drive signal line 67 for driving the common source line SL of the cell array block 60 by the erase load circuit 61, the negative voltage decode circuit 62 and the row subdecoder 64, and the negative voltage decoded. Switch element SW1 inserted in the drive signal line 68 to which the drive signal is supplied, switch element SW2 for short-circuiting between these drive signal lines 67 and 68, and for forcibly grounding each drive signal line 67 and 68 And a switch element SW3.
[0007]
The erase load circuit 61 receives the positive voltage MSL output from the positive voltage generation circuit 66. The positive voltage MSL is supplied to the common source line SL of the sub-cell array 60 via the erase load circuit 61 and the drive signal line 67. The negative voltage decoding circuit 62 decodes the block address, and the negative voltage VN0 output from the negative voltage generation circuit 65 is input together with the block address. The decoded output is output to the drive signal line 68, which is further supplied to the word line WL selected by the row sub-decoder 64.
[0008]
By such a reset voltage control circuit 63, erase voltage reset control is performed at the timing shown in FIG. During the erase operation, the switch element SW1 is on and the switch elements SW2 and SW3 are off. Thus, in the selected block, the erase load circuit 61 applies the positive voltage VS to the common source line SL, and the negative voltage VG is applied to the word line WL of the selected block selected by the negative voltage decoding circuit 62 and the row sub-decoder 64. It is done.
[0009]
After the erase operation, as shown in FIG. 11, the switch element SW1 is turned off. As a result, the drive signal lines 67 and 68 to which the outputs of the erase load circuit 61 and the negative voltage decode circuit 62 are supplied become floating. Next, the switch element SW2 is turned on in this state. As a result, the drive signal lines 67 and 68 are short-circuited, and the drive signal lines 67 and 68 in the positive and negative floating states respectively have the same potential. Then, the switch element SW3 is turned on while the switch element SW2 is turned on. As a result, the electric charges of the drive signal lines 67 and 68 having the same potential are discharged.
[0010]
When such erase voltage reset control is performed, the capacitive coupling as described above with reference to FIG. 12 when one of the drive signal lines is reset first does not occur. This makes it possible to prevent a latch-up phenomenon caused by turning on the parasitic bipolar transistor.
[0011]
[Problems to be solved by the invention]
However, if the erase voltage reset circuit 63 shown in FIG. 8 is arranged for each block of the cell array, the area occupancy of the cell array in the chip becomes low, leading to an increase in chip cost and a decrease in performance. That is, the erasing load circuit 61 and the negative voltage decoding circuit 62 shown in FIG. 8 are arranged around each sub-cell array 60, and the layout around the cell array is complicated by itself. In addition to these, if the erase voltage reset circuit 63 and its control signal line are arranged for each block, the layout around the cell array becomes more complicated, which greatly reduces the area of the cell array. In addition, the erase voltage reset circuit 63 requires a plurality of types of transistors having different channel conductivity types and impurity concentrations in order to reset positive and negative voltages. In this case, well separation is necessary to make the substrate voltages different even for transistors of the same conductivity type, which limits the area reduction of the erase voltage reset circuit 63.
[0012]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a nonvolatile semiconductor memory device including an erase voltage control circuit that does not reduce the area occupation ratio of a memory cell array.
[0013]
[Means for Solving the Problems]
A nonvolatile semiconductor memory device according to the present invention includes an electrically rewritable memory cell having a transistor structure in which a floating gate and a control gate are stacked, and a memory cell array divided into a plurality of blocks for each erase unit; An erasure load decoding circuit that outputs a positive voltage to the first drive line connected to the substrate region of the block selected at the time of data erasure provided for each block, and is provided for each of the blocks at the time of data erasure A negative voltage decoding circuit for outputting a negative voltage to a second drive line connected to a control gate of a memory cell of a selected block; and a common circuit for the plurality of blocks, and the first and second after a data erasing operation. And an erase voltage control circuit for resetting the voltage of the drive line.
[0014]
According to the present invention, the erase voltage control circuit is provided in common for a plurality of blocks of the memory cell array divided into blocks for each erase unit. Therefore, the erase voltage control circuit can be arranged in the peripheral circuit region outside the core circuit region including the memory cell array and the matrix decoder, so that a large area occupation ratio of the memory cell array can be secured.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a configuration of an EEPROM flash memory according to an embodiment of the present invention. In this embodiment, the flash memory is composed of a plurality of memory cores 0, 1,. The memory cell array 1 of each memory core is divided into eight blocks Bi (i = 0, 1,..., 7) in this example for each erase unit. In this embodiment, batch erase is performed in units of blocks by the channel erase method.
[0016]
For example, in the case of a NOR type, the memory cell array 1 is configured as shown in FIG. Word lines WL and bit lines BL are arranged so as to cross each other, and memory cells MC are arranged at the respective intersections. The memory cell MC has a transistor structure having a stacked gate structure as shown in FIG. In one block Bi, the control gates of the plurality of memory cells MC in the word line WL direction are commonly driven by the word line WL, and the drains of the memory cells MC arranged in the bit line BL direction are commonly connected to the bit line BL. The source of the memory cell MC is connected to the common source line SL. The memory cells MC in one block Bi are formed in one p-type well, and the common source line SL is also connected to this p-type well.
[0017]
As shown in FIG. 1, in each memory core, a row decoder 2 for selecting a word line of the memory cell array 1 and a column decoder 3 for selecting a bit line are arranged. For each core, an erase load decoding circuit 4 and a negative voltage decoding circuit 5 are provided for each block. The erasure load decoding circuit 4 transfers and outputs a positive voltage or a ground voltage VSS to a drive line connected to the substrate area of the block Bi at the time of data erasure according to selection or non-selection of the block Bi. The negative voltage decoding circuit 5 transfers and outputs a negative voltage to the drive line connected to the control gate of the memory cell of the block Bi according to the selection or non-selection of the block Bi when erasing data.
[0018]
An erase voltage control circuit 6 is provided in common to the eight blocks Bi for each memory core. The erase voltage control circuit 6 is for resetting the drive lines to which a positive voltage and a negative voltage are applied at the time of data erase by the erase load decode circuit 4 and the negative voltage decode circuit 5 after the data erase operation.
[0019]
FIG. 2 shows the configuration of FIG. 1 more specifically, focusing on two blocks B0 and B1 in a certain memory core. A row decoder 2 that selects a word line by decoding a row address RA includes one row main decoder 2a for each core and a row sub-decoder 2a that is selected and drives a word line WL in each block Bi. Composed. Similarly, the column decoder 3 that decodes the column address CA and selects a bit line also has one column main decoder 3a for each core, and a column sub-decoder that selects the bit line BL in each block Bi. 3b. The bit line BL selected by the row main decoder 3a and the row sub-decoder 3b is connected to the sense amplifier circuit 7.
[0020]
In the peripheral circuit area outside the core circuit area including the cell array 1, erase load decode circuit 4, negative voltage decode circuit 5, and matrix decoders 2 and 3 of each memory core, an erase voltage control circuit 6 is shared by eight blocks. Provided. The erase voltage control circuit 6 includes erase load circuits 11a and 11b, a short circuit 13, and an erase logic circuit 12 that controls the timing thereof. The erase load circuit 11 a transfers the positive voltage VS generated from the positive voltage generation circuit 14 to the drive line 23. The positive voltage VS output to the drive line 23 is input in common to the erase load decoding circuit 4 provided for each block. The positive voltage VS of the drive line 23 is transferred to the drive line 21 connected to the common source line SL in the cell array via the erase load decoding circuit 4 selected by the block address BA.
[0021]
Erase load circuit 11 b transfers negative voltage VG generated from negative voltage generation circuit 15 to drive line 24. The negative voltage VG output to the drive line 24 is input in common to the negative voltage decoding circuit 5 provided for each block. The negative voltage VG of the drive line 24 is transferred to the drive line 22 via the negative voltage decode circuit 5 selected by the block address BA, and further transferred to the word line WL via the row sub-decoder 2b of the selected block. It will be.
The short-circuit circuit 13 in the erase voltage control circuit 6 short-circuits between the two drive lines 23 and 24 after data erasure, and thus short-circuits between the two drive lines 21 and 22 entering each block. It functions to reset the positive voltage VS and the negative voltage VG).
[0022]
4, 5, and 6 show more specifically the main part of the configuration of FIG. 2. The erase load circuits 11a and 11b in the erase voltage control circuit 6 are respectively composed of one PMOS transistor QP1 and QN0 as shown in FIG. These transistors QP1 and QN0 correspond to the switch element SW1 shown in FIG. 8, and are ON / OFF controlled by the control signal S1 output from the erase logic circuit 12 and its inverted signal S1B. That is, the transistor QP1 is used to set the drive lines 23 and 21 connected to the common source line SL of the selected block via the erase load decoding circuit 4 to a floating state after data erasure. The transistor QN0 is used for setting the drive lines 24 and 22 connected to the row sub-decoder 2b of the selected block via the negative voltage decode circuit 5 to a floating state after data erasure.
[0023]
The short circuit 13 in the erase voltage control circuit 6 includes an NMOS transistor QN1, a PMOS transistor QP2, and an NMOS transistor QN2 inserted between the drive lines 23 and 24. The NMOS transistor QN1 whose gate is driven by the positive voltage output from the positive voltage generation circuit 14 and the PMOS transistor QP2 whose gate is grounded constitute a short-circuit resistance element. The gate of the NMOS transistor QN2 is controlled by the control signal S2 from the erase logic circuit 12, and corresponds to the switch element SW2 shown in FIG. That is, the transistor QN2 is a short circuit between the drive lines 23 and 24 by turning on after data erasure.
[0024]
As shown in FIG. 5, the erase load decoding circuit 4 includes a NAND gate G11 that decodes the block address BA, and a CMOS transfer gate TG1 that is controlled by the output and transfers the positive voltage VS of the drive line 23 to the drive line 21. Have. The erasing load decoding circuit 4 also has a NAND gate G12 that takes the logical product of the decoded output of the block address BA and the control signal S3 obtained from the erasing logic circuit 12, and is controlled by the output to forcibly ground the drive line 21. It has an NMOS transistor QN11. The transistor QN11 is for forcibly resetting the voltage of the drive line 21 connected to the common source line SL of the selected block, and corresponds to the switch element SW3 in FIG.
[0025]
As shown in FIG. 6, the negative voltage decoding circuit 5 includes a NAND gate G21 that decodes the block address BA, and a CMOS transfer gate TG2 that is controlled by the output and transfers the negative voltage VG of the drive line 24 to the drive line 22. Have. The load decode circuit 5 also includes a NAND gate G22 that takes the logical product of the decode output of the block address BA and the control signal S3 obtained from the erase logic circuit 12, and an NMOS that is controlled by the output to forcibly ground the drive line 22 A transistor QN12 is included. The transistor QN12 is for forcibly resetting the voltage of the drive line 22 connected to the word line WL via the row sub-decoder 2b of the selected block, and corresponds to the switch element SW3 in FIG.
[0026]
Note that the erase load decoding circuit 4 in FIG. 4 and the negative voltage decoding circuit 5 in FIG. 5 show NAND gates G11 and G12 for decoding the block address BA, respectively. Since these are selected simultaneously for the same block, the NAND gates G11 and G12 can be shared.
[0027]
In this embodiment, batch erasure of data is performed in the same manner as in the prior art. That is, at the time of data erasure, the erase load decode circuit 4 and the negative voltage decode circuit 5 are in a selected state (active state) for the selected block. Thereby, in the selected block, the transfer gates TG1 and TG2 shown in FIGS. 5 and 6 are turned on. In the erase voltage control circuit 6, as shown in FIG. 7, the control signal S1 is “L” and the erase load circuits 11a and 11b are on. Thus, the substrate region of all the memory cells in the selected block via the drive lines 23 and 21 (the p-type well formed in common with the memory cells in the block, the n-type well in which the memory cell is formed, and the source of the memory cell). Is supplied with a positive voltage VS. A negative voltage VG is applied to the word line WL connected to the control gate of the memory cell in the block via the drive lines 24 and 22 and the row sub-decoder 2b. As a result, an erased state in which electrons of the floating gate of the memory cell are emitted to the channel region and the threshold voltage is shifted in the negative direction is obtained.
[0028]
At the time of this data erasure, in the non-selected block, the erase load decoding circuit 4 and the negative voltage decoding circuit 5 are in the non-selected state, that is, the transfer gates TG1 and TG2 shown in FIGS. 5 and 6 are kept off. In the erase load decoding circuit 4 and the negative voltage decoding circuit 5, the outputs of the NAND gates G12 and G22 are “H”, so that the NMOS transistors QN11 and QN12 are on, and the drive lines 21 and 22 are in the ground state, that is, the non-selected block. The common source line SL and word line WL are kept in the ground state.
[0029]
At the time of erasing data, the control signal S2 is “L” as shown in FIG. 7, and the short circuit 13 is kept off. Since the control signal S3 is “H”, the reset transistors QN11 and QN12 shown in FIGS. 5 and 6 are off in the erase load decoding circuit 4 and the negative voltage decoding circuit 5 of the selected block.
[0030]
After the erasing operation, the control signal S1 becomes “H” as shown in FIG. 7 (time t1). As a result, the erase load circuits 11a and 11b are turned off. That is, the positive voltage side drive line 23 and the positive voltage side drive line 21 of the selected block connected to the positive voltage side drive line 23 are disconnected from the positive voltage generation circuit 14 and become floating. Similarly, the drive lines 24 and 22 on the negative voltage side are disconnected from the negative voltage generation circuit 15 and become floating. Thereafter, as shown in FIG. 7, the control signal S2 becomes “H” for a certain time (time t2-t4). As a result, the short circuit 13 is turned on, and the positive voltage side drive lines 23 and 21 and the negative voltage side drive lines 24 and 22 which are floating are short-circuited and equalized.
[0031]
Thereafter, while the control signal S2 is at “H”, the control signal S3 becomes “L” (time t3). As a result, in the erase load decoding circuit 4 and the negative voltage decoding circuit 5 in the selected block, the outputs of the NAND gates G11 and G12 are set to “H”, and the reset transistors QN11 and QN12 are turned on. As a result, the drive lines 21 and 22 of the selected block are both forcibly grounded and reset.
[0032]
As described above, also in this embodiment, the drive line 21 to which a positive voltage is applied and the drive line 22 to which a negative voltage is applied in the core circuit at the time of erasing are first floated after erasing, and then forcedly short-circuited between them. The erase voltage is reset by grounding. Accordingly, unnecessary parasitic bipolar transistor operation is prevented by capacitive coupling between the word line WL and the substrate after the erase operation, and chip destruction due to latch-up or the like is prevented. In addition, in this embodiment, the erase voltage reset switch element is not arranged in the core circuit area for the above erase voltage reset, and the erase load circuit is arranged in the peripheral circuit area as common to a plurality of blocks. ON / OFF control. In addition, a short circuit for short-circuiting the drive lines on the positive voltage side and the negative voltage side is also arranged in common in the peripheral circuit region for a plurality of blocks. Thereby, a large area occupancy of the cell array can be secured in the core circuit region.
[0033]
【The invention's effect】
As described above, according to the present invention, in the EEPROM flash memory that performs data erasing by the channel erasing method, the erase voltage control circuit that resets the erase voltage is arranged in the peripheral circuit region in common for a plurality of blocks. As a result, a large cell array area occupancy ratio in the core circuit region can be secured.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a flash memory according to an embodiment of the present invention.
FIG. 2 is a diagram showing a main configuration of the flash memory.
FIG. 3 is a diagram showing a cell array configuration of the flash memory.
FIG. 4 is a diagram showing a main configuration of the flash memory.
FIG. 5 is a diagram showing a code circuit with an erase load of the same flash memory.
FIG. 6 is a diagram showing a negative voltage decoding circuit of the flash memory.
FIG. 7 is a diagram showing an operation timing of erasing voltage reset of the flash memory.
FIG. 8 is a diagram showing a configuration of an erase voltage reset control circuit of a conventional flash memory.
FIG. 9 is a diagram showing a voltage applied to a memory cell when erasing a flash memory.
FIG. 10 is a diagram showing a voltage applied to a memory cell when erasing a flash memory.
FIG. 11 is a diagram showing an operation timing of a conventional erase voltage reset control circuit.
FIG. 12 is a diagram illustrating a state of capacitive coupling when an erase voltage reset control circuit is not used.
FIG. 13 is a diagram for explaining an inconvenience caused by capacitive coupling.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Row decoder, 3 ... Column decoder, 4 ... Erase load decoding circuit, 5 ... Negative voltage decoding circuit, 6 ... Erase voltage control circuit, 11a, 11b ... Erase load circuit, 12 ... Erase logic circuit, DESCRIPTION OF SYMBOLS 13 ... Short circuit, 14 ... Positive voltage generation circuit, 15 ... Negative voltage generation circuit, 21, 23 ... Positive voltage drive line, 22, 24 ... Negative voltage drive line

Claims

An electrically rewritable memory cell having a transistor structure in which a floating gate and a control gate are stacked, and a memory cell array divided into a plurality of blocks for each erase unit;
An erasing load decoding circuit provided for each block and outputting a positive voltage to a first drive line connected to a substrate region of a block selected at the time of data erasing;
A negative voltage decoding circuit which is provided for each block and outputs a negative voltage to a second drive line connected to a control gate of a memory cell of a block selected at the time of data erasure;
A non-volatile semiconductor memory device comprising: an erase voltage control circuit that is provided in common to the plurality of blocks and resets the voltages of the first and second drive lines after a data erase operation.

The erase voltage control circuit includes:
A first erasing load circuit that supplies a positive voltage to the first drive line via the erasing load decoding circuit for the selected block and is turned off by a first control signal after erasing data;
A second erase load circuit that supplies a negative voltage to the second drive line via the negative voltage decode circuit for the selected block and is turned off by a first control signal after data erasure;
A third drive line connecting between the output terminal of the first erasing load circuit and the input terminal of the erasing load decoding circuit of each block; the output terminal of the second erasing load circuit; The third drive line is provided between the input terminal of the voltage decoding circuit and the fourth drive line, and is turned on by the second control signal after erasing data to thereby connect the third drive line and the fourth drive line. The nonvolatile semiconductor memory device according to claim 1, further comprising a short circuit for short-circuiting.

The erasing load decoding circuit includes:
A first transfer gate controlled by the decoded block address to transfer the positive voltage of the third drive line to the first drive line;
3. The non-volatile semiconductor memory device according to claim 2, further comprising a first reset transistor that is driven by a third control signal after data erasing and forcibly grounds the first drive line.

The negative voltage decoding circuit includes:
A second transfer gate controlled by the decoded block address to transfer the negative voltage of the fourth drive line to the second drive line;
3. The nonvolatile semiconductor memory device according to claim 2, further comprising: a second resetting transistor that is driven by the third control signal after erasing data and forcibly grounds the second driving line.

The memory cell array includes a plurality of word lines to which control gates of memory cells arranged in one direction for each block are commonly connected, and a plurality of bit lines that intersect and cross-connect the drains of the plurality of memory cells in common. And are arranged,
A row decoder that performs word line selection is composed of a row main decoder provided in common to a plurality of blocks, and a row sub-decoder provided for each block.
2. The nonvolatile memory according to claim 1, wherein the column decoder that performs bit line selection includes a column main decoder provided in common for a plurality of blocks and a column sub-decoder provided for each block. Semiconductor memory device.

2. The nonvolatile semiconductor device according to claim 1, wherein the memory cell array is divided into a plurality of memory cores each composed of a plurality of blocks, and the erase voltage control circuit is provided for each memory core. Storage device.