JP3857461B2

JP3857461B2 - Semiconductor device

Info

Publication number: JP3857461B2
Application number: JP07404599A
Authority: JP
Inventors: 徹丹沢; 正男栗山; 忠行田浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2006-12-13
Anticipated expiration: 2019-03-18
Also published as: JP2000268575A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に昇圧回路または降圧回路を有する半導体装置に関する。
【０００２】
【従来の技術】
一般に半導体メモリ装置では、あるチップが選択されていない時は、そのチップの消費電流が極少状態となるスタンドバイ状態に置かれる。また、チップが選択され、アドレス信号の入力を受けるとデータの書き込みあるいは読み出し等が行われるが（アクティブ状態）、アドレス信号の変化が無くなる（アドレス信号の入力が無くなる）と、自動的にスタンドバイ状態となり、パワーダウンする（オートパワーダウン）。ここでスタンドバイ状態とは、昇圧電圧若しくは降圧電圧を所定の電圧に維持する制御回路（ＶＰＰ制御回路）のみが動作状態にある状態である。
【０００３】
このように、スタンドバイとアクティブの２つの状態を有する半導体装置においては、アドレス信号の変化が無い場合、チップをアクティブ状態からスタンドバイ状態に遷移させる。このとき、チップ内にある昇圧回路または降圧回路によって発生される昇圧電圧または降圧電圧が所定の電圧にあるか否かに関わらず、所定時間後強制的にスタンドバイ状態にしていた。
【０００４】
【発明が解決しようとする課題】
上記のように強制的にスタンドバイ状態とする結果、スタンドバイ状態になった時点で昇圧電圧または降圧電圧が所定の電圧になっていない場合が生じる。この場合、スタンドバイ状態になった時点以降も、スタンドバイ用電圧（ＶＰＰ）制御回路が所定の電圧となるように昇圧若しくは降圧動作をする。このため、この動作に必要な電流が上記の制御回路で消費され、スタンドバイ電流が期待値に比べて増えてしまうという問題があった。
【０００５】
【課題を解決するための手段】
本発明は、上記事情に鑑みて為されたもので、スタンドバイ状態においても、スタンドバイ電流が、期待値から増えない半導体装置の構成を提供するものである。
【０００６】
上記目的を達成するために本発明の半導体装置（請求項１）は、第１の信号が入力され、少なくとも前記第１の信号が第２の論理レベルにある期間、電源電圧より昇圧された電位を出力端子から出力する第１の電圧制御回路と、前記第１の電圧制御回路に並列接続され、前記第１の信号が第１の論理レベルにある期間と、前記第１の信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間、電源電圧より昇圧された電位を前記出力端子から出力する第２の電圧制御回路と、前記第２の電圧制御回路に接続され、前記第１の信号が第１の論理レベルにある期間と前記出力が所定の電圧から偏移している期間に、前記第２の電圧制御回路に、電源電圧より昇圧された電位を前記出力端子から出力させる制御回路とを具備することを特徴とする.また、本発明の半導体装置は、前記第１および第２の電圧制御回路を、昇圧電圧制御回路から降圧電圧制御回路に置き換えることができる（請求項２）。
【０００７】
また、本発明の半導体装置（請求項３）は、昇圧回路または降圧回路と、アクティブ状態と平均消費電流が前記アクティブ状態における平均消費電流より少ないスタンドバイ状態の２つの状態を有し、アクティブ状態からスタンドバイ状態へ遷移する際に、前記昇圧回路または降圧回路によって出力される昇圧電圧または降圧電圧が所定の電圧にあるか否かを検知し、所定の電圧になるまでアクティブ状態を保つ電圧検知・制御回路とを具備することを特徴とする。
【０００８】
また、本発明の半導体装置（請求項４）は、電源電圧を昇圧または降圧した電圧を出力する電圧変換回路と、動作開始信号が入力され、前記動作開始信号が第１の論理レベルである期間と、前記動作開始信号が第１の論理レベルから第２の論理レベルになってから、前記昇圧または降圧した電圧が少なくとも所定の電圧となるまでの期間、第１および第２のいずれかの論理レベルの活性化信号を出力する制御回路と、前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、前記昇圧または降圧した電圧から分割電圧を出力する分割電圧発生回路と、前記活性化信号が前記第１および第２のいずれかの論理レベルになっている間、基準電圧を出力する基準電圧発生回路と、前記分割電圧と前記基準電圧を比較して、比較結果を出力する比較回路と、前記比較回路の出力が入力され、前記昇圧または降圧した電圧が前記所定の電圧より偏移したときに発振波を出力し、この発振波を前記電圧変換回路に供給するオシレータとを具備することを特徴とする。
【０００９】
前記制御回路は前記動作開始信号でセットされ、前記活性化信号でリセットされることが望ましい。
【００１０】
また本発明の半導体装置は、データを記録するメモリセルを複数有するメモリセルアレイと、前記複数のメモリセルをから所定の所定のメモリセルを選択するロウデコーダおよびカラムデコーダと、第１の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを前記の選択が行える活性化状態にし、第２の論理レベルにあるとき、前記ロウデコーダおよびカラムデコーダを非活性状態とする活性化信号を、少なくとも前記ロウデコーダおよびカラムデコーダに入力するパルス発生回路と、前記活性化信号が入力され、少なくとも前記活性化信号が第２の論理レベルにあるときに、電源電圧より高い昇圧電圧を出力端子から出力する第１の昇圧電圧制御回路と、前記第１の昇圧電圧制御回路に並列接続され、少なくとも前記活性化信号が第１の論理レベルにあるときと、前記第活性化信号が第１の論理レベルから第２の論理レベルに遷移してから、前記出力端子の電位が所定の電圧になるまでの期間に、電源電圧より高い昇圧電圧を出力する第２の昇圧電圧制御回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置、すなわち書込み可能な不揮発性半導体メモリ装置のブロック図である。以下、このメモリ装置の動作を説明する。
【００１７】
入力されたアドレス信号ＡＤＤｉはアドレスバッファを介してロウレコーダとカラムデコーダに供給される。アドレスバッファは、アドレスの遷移があったことを検知し、アドレス遷移検知パルスＡＴＤを出力する。
【００１８】
ＡＴＤ信号は、パルス発生回路に入力され、パルス発生回路はアクティブ用ＶＰＰ制御回路、ロウデコーダ、カラムデコーダ、センスアンプを動作可能状態にするＡＣＴＩＶＥ信号（動作開始信号）を出力する。読み出し等に使用されるワード線の昇圧電源ＶＰＰは、並列接続されたアクティブ用およびスタンドバイ用ＶＰＰ制御回路によって発生され、ロウデコーダに供給される。
【００１９】
制御回路は書き込みや読み出しを実行する活性化信号を発生する回路で、ロウデコーダ、カラムデコーダ、書き込み回路、センスアンプに、書き込みまたは読み出しに応じた活性化信号を供給する。カラムゲートは、カラムデコーダからの選択信号を受けて、選択されたトランスファーゲートをオンさせて書き込み回路やセンスアンプにメモリセルアレイを接続する。
【００２０】
書き込みの場合、入力信号が入出力バッファを介して書き込み回路に供給され、書き込み回路はカラムゲートを介してメモリセルアレイに入力信号に対応したデータを書き込む。
【００２１】
読み出しの場合、メモリセルに記憶されたデータは、カラムゲート、センスアンプ、入出力バッファを介して出力信号として出力される。
所定の期間、アドレス信号ＡＤＤｉが変化が無い場合、アドレスバッファは所定の電位を有するアドレス遷移検知パルスＡＴＤを発生する。これによりパルス発生回路が、チップ内部の遅延回路で決まる所定時間後、非活性状態を示すＡＣＴＩＶＥ信号例えばロウを出力する。この為、ロウデコーダ／カラムデコーダは全て非選択状態になる。センスアンプは読み出しデータをラッチしてオートパワーダウンする。
【００２２】
アクティブ用ＶＰＰ制御回路は、ＶＰＰのある時点での電圧が所定の電圧レベルにあるか否かを検知し、ＡＣＴＩＶＥ信号が所定時間後初期状態に戻ったときに、もしその電圧が所定の電圧レべルにあれば直ちにパワーダウンし、もしその電圧が所定の電圧レベルになければ、その電圧が所定の電圧レベルになるまでパワーダウンしない。アクティブ用ＶＰＰ制御回路がパワーダウンすると、半導体メモリ装置はスタンバイ状態に戻る。
【００２３】
図１では、半導体メモリ装置を一例に示すが、本発明はこれに限らずスタンドバイ状態とアクティブ状態を有するその他の半導体装置にも適用できる。
図２はスタンドバイ用およびアクティブ用ＶＰＰ制御回路部の回路構成例を示す。スタンドバイ用ＶＰＰ制御回路（第１の昇圧電圧制御回路）は、昇圧回路１、オシレータ１、検知回路１から構成される。アクティブ用ＶＰＰ制御回路（第２の昇圧電圧制御回路）は、昇圧回路２、オシレータ２、検知回路２から構成され、これに制御回路が接続されている。
【００２４】
スタンドバイ用ＶＰＰ制御回路の動作は、概略下記の通りである。昇圧回路１は、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２からなる良く知られた昇圧回路であり、Ｖｃｃから昇圧された電圧がＶｐｐとして出力される。
【００２５】
検知回路１は、Ｖｐｐの値を分割抵抗Ｒ１，Ｒ２で検知し、オペアンプＯＰ１の−端子に入力する。オペアンプの＋端子には、Ｖｐｐの所定の電圧に対応する電圧が基準電圧Ｖｒｅｆとして与えられており、Ｖｐｐのその時点での電圧を分割抵抗Ｒ１、Ｒ２で分割された電位、Ｒ２×ＶＰＰ／（Ｒ１＋Ｒ２）が基準電圧より低い場合は、オペアンプＯＰ１の出力はハイになる。
【００２６】
オシレータ１は、ハイが入力されると連続したパルス波を出力し、その出力は昇圧回路１のＣ１にはインバータＩ１，Ｉ２を介して、Ｃ２に対してはインバータＩ３を介して印加される。オシレータ１の出力がハイの場合は、Ｃ１，ＱＮ２を通じてＣ２に充電され、オシレータ１の出力がロウに変化した時、ＱＮ３を通じてＣ２の電位がＶｐｐに出力される。
【００２７】
スタンドバイ用の検知回路１は、スタンドバイ、アクティブに関わらず、常に動作させているため、ＶＰＰ検知用の抵抗Ｒ１，Ｒ２の抵抗値を比較的高くして、抵抗Ｒ１，Ｒ２を通じて流れる電流を数μＡ〜数十ｎＡ程度の低い値にしている。これは、回路内部を一旦リセットしてしまうと、動作可能状態になるまでの時間がかかりすぎるためである。抵抗Ｒ１，Ｒ２を通じて流れる電流を数μＡ〜数十ｎＡ程度の低い値にしているため、スタンドバイ電流を常に流していてもスタンドバイ時の電力消費は少ない。
【００２８】
アクティブ用ＶＰＰ制御回路の動作は、概略下記の通りである。昇圧回路２は、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ４，ＱＮ５，ＱＮ６とキャパシタＣ３，Ｃ４からなり、Ｖｃｃから昇圧された電圧がＶｐｐとして出力される。
【００２９】
検知回路２において、Ｖｐｐの値を分割抵抗Ｒ３，Ｒ４により分割した電位は、オペアンプＯＰ２のｎ型ＭＯＳトランジスタＱＮ９のゲートに入力される。オペアンプＯＰ２のｎ型ＭＯＳトランジスタＱＮ８のゲートには、Ｖｐｐの所定の電圧に対応した電圧が基準電圧Ｖｒｅｆとして与えられている。Ｖｐｐのある時点の電圧を分割抵抗Ｒ３、Ｒ４で分割した電圧が基準電圧より低い場合は、オペアンプＯＰ２の出力はハイになる。オペアンプＯＰ２の出力は、インバータＩ１１，Ｉ１２を通じてＯＳＣＥ信号となる。
【００３０】
オシレータ２には、ＯＳＣＥ信号が入力され、オシレータ２からの出力信号を受けた昇圧回路２は、昇圧電圧をノードＮ２に出力する。ＯＳＣＥ信号は、同時に制御回路に入力される。制御回路はインバータ１４、ＮＯＲゲートＧ３，Ｇ４からなるラッチ回路であり、インバータ１４にはＯＳＣＥ信号が、ＮＯＲゲートＧ４にはＮＯＲゲートＧ３の出力と、ＡＣＴＩＶＥ信号と、ＰＯＮＲＳＴ信号が入力される。
【００３１】
ＰＯＮＲＳＴ信号はリセット後ロウであり、ＡＣＴＩＶＥ信号はロウであり、ＶＰＰが所定の電圧にあるときは、ＯＳＣＥ信号はロウである。この時制御回路の出力ＶＰＰＥＢ信号はハイであり、ｎ型トランジスタＱＮ７のゲートに入力されてこれをオンさせ、ＯＳＣＥ信号をロウに維持する。ＶＰＰＥＢ信号はオペアンプＯＰ２のｐ型ＭＯＳトランジスタＱＰ３のゲートに入力されて、オペアンプＯＰ２を動作不能としている。また、ＶＰＰＥＢ信号はｐ型ＭＯＳトランジスタＱＰ４，ＱＰ５，ｎ型ＭＯＳトランジスタＱＮ１０，ＱＮ１１，インバータＩ１３からなるフリップフロップに入力される。ＶＰＰＥＢ信号がロウの場合、ＱＮ１１はオンし、Ｖｐｐと抵抗Ｒ３の間に挿入されたｐ型ＭＯＳトランジスタＱＰ６のゲートにはＧＮＤが供給されるのでＱＰ６がオフされる。
【００３２】
以上がアクティブ用ＶＰＰ制御回路の動作概要である。次に、Ｖｐｐが所定の電圧より低下した場合のこれらの回路の動作を説明する。ＡＣＴＩＶＥ信号がハイの状態では、ＶＰＰＥＢ信号はロウとなり、検知回路２のｎ型ＭＯＳトランジスタのＱＮ１１がオンしてｐ型ＭＯＳトランジスタＱＰ６がオンする。さらに、ｐ型ＭＯＳトランジスタＱＰ３がオンするので、オペアンプＯＰ２が動作可能となってその出力はハイとなり、ＯＳＣＥ信号もハイとなる。
【００３３】
次に、Ｖｐｐが所定の電圧を下回り、ＡＣＴＩＶＥ信号がロウとなった状態では、ＶＰＰＥＢ信号はロウであり、ｐ型ＭＯＳトランジスタＱＰ６はオンのままである。この時、オペアンプＯＰ２の出力はハイであり、ＯＳＣＥ信号もハイである。
【００３４】
次に、Ｖｐｐが所定の値に達した場合の動作を説明する。ＡＣＴＩＶＥ信号がロウとなった状態では、ＶＰＰＥＢ信号はハイとなり、検知回路２のｎ型ＭＯＳトランジスタのＱＮ１１はオンとなり、ｐ型ＭＯＳトランジスタＱＰ６はオフする。この時、ｐ型ＭＯＳトランジスタＱＰ３はオフし、オペアンプＯＰ２も動作不能となる。
【００３５】
本実施形態では、第１の論理レベルをハイ、第２の論理レベルをロウとし、制御回路のＶＰＰＥＢ信号（活性化信号）をロウアクティブとしているが、これをハイアクティブとして回路を構成してもよい。
【００３６】
アクティブ用ＶＰＰ制御回路は、ＡＣＴＩＶＥ信号が所定時間後ロウになり、その時点のＶＰＰが所定の電圧より偏移している場合、ＶＰＰを速やかに所定の電圧にするために設けられている。このため、アクティブ用検知回路２は動作スピードが重視され、流す電流は数十μＡとスタンドバイ用ＶＰＰ制御回路よりも多くされている。従って、アクティブ用検知回路２はスタンドバイ時に動作させることはできないので、スタンドバイ時はＱＰ６をオフにして、Ｒ３，Ｒ４を通じて流れる電流を無くしている。
【００３７】
図２に記載されている各信号について、図８を参照して説明する。制御回路は信号ＰＯＮＲＳＴによってリセットされる。アドレス信号ＡＤＤｉの遷移を受けてＡＴＤ信号が立ち上がり、遅延回路によって決定される所定時間後立ち下がる。このＡＴＤ信号の立ち下がりを受けて、ＡＣＴＩＶＥ信号が立ちあがる。同時に、検知回路活性化信号ＶＰＰＥＢがロウになる。ワード線やカラムゲートの充放電電流によって消費された分だけＶＰＰは低下する。これにより、所定の電圧よりＶＰＰが下がったことを検知回路２が検知すると、オシレータ活性化信号ＯＳＣＥがハイになって発振回路２が動作し、クロックＣＬＫが出力される。
【００３８】
昇圧回路２は昇圧動作を行い、ＶＰＰは所定の電圧に向けて上昇する。ＡＣＴＩＶＥ信号が所定時間経過後自動的にロウに戻る。このとき、昇圧回路２はＶＰＰがまだ所定の電圧になっていないとき昇圧動作を続ける。
【００３９】
ＶＰＰが所定の電圧に達すると、オシレータ活性化信号ＯＳＣＥはロウになり、制御回路はＶＰＰＥＢをロウにラッチし、パワーダウンする。その後はスタンドバイ用ＶＰＰ制御回路のみ動作し、ＶＰＰを所定の電圧に維持する。
【００４０】
図８においてＩｃｃは電源Ｖｃｃからの消費電流を示す。スタンドバイ時は消費電流は小さい（ＩｃｃＳ）。ＩｃｃＡ１は主にＡＴＤ回路動作電流、ＩｃｃＡ２はロウデコーダ、カラムデコーダ、センスアンプ等の動作電流とＶＰＰ昇圧動作のための電流の和である。ＩｃｃＡ３はＡＣＴＩＶＥがロウになってから昇圧動作が続く場合の電流である。
【００４１】
図３〜６は、それぞれＡＴＤパルス発生回路、各ＡＴＤパルスのマルチプレクサ、ＡＣＴＩＶＥ信号発生回路、センスアンプを示す。
ＡＴＤパルス発生回路（図３）は、アドレス信号ＡＤＤｉの変化を検出し、遅延回路Ｄ２１を用いて、所定のパルス幅（Ｄ）のパルスを発生する。インバータＩ２１，Ｉ２２，Ｉ２３，ＮＡＮＤゲートＧ２１，ＮＯＲゲートＧ２３で形成される回路は、ＡＤＤｉの変化と遅延回路Ｄ２１の変化より、パルス幅Ｄのパルスを発生する回路である。
【００４２】
マルチプレクサ（図４）は、ＡＴＤｉ信号のうち少なくとも１つのアドレス変化で同じパルス幅のパルスを発生する回路で、例えばＮＯＲゲートＧ３１，Ｇ３２の出力をＮＡＮＤゲートＧ３３を通すことにより所望のパルスを得ている。
【００４３】
ＡＣＴＩＶＥ信号発生回路（図５）は、ＡＴＤ信号がハイの期間にキャパシタ４１の電荷をｎ型ＭＯＳトランジスタＱＮ４１を通じて放電（リセット）する。ＡＴＤパルスの立ち下がりを受けてＡＣＴＩＶＥ信号がハイとなるとともに、ｐ型ＭＯＳトランジスタＱＰ４１が導通し、抵抗Ｒ４１とキャパシタ４１による遅延回路の遅延時間の間、ＮＯＲゲートＧ４１はハイを出力する。キャパシタＣ４１の端子電圧が所定の電圧まで上昇すると、インバータＩ４１，Ｉ４２を通じてＮＯＲゲートＧ４１の一方の入力がハイとなり、ＡＣＴＩＶＥ信号はロウに立ち下がる。
【００４４】
センスアンプ（図６）は、ビット線対（ＤＬ，ＤＬＢ）の電位差を増幅して出力する増幅部と中間電圧（−ＢＩＡＳ）を発生するバイアス発生部とから成る。増幅部のｐ型ＭＯＳトランジスタＱＰ５１〜ＱＰ５４，ｎ型ＭＯＳトランジスタＱＮ５１〜ＱＮ５５は差動増幅器を構成し、ＡＣＴＩＶＥ信号がハイの時、クロックトインバータＩ５１，逆並列に接続されたインバータＩ５２，Ｉ５３を通じてＳＡＯＵＴ信号を出力する。ＳＡＯＵＴ信号は、ＡＣＴＩＶＥ信号がロウの期間は前のデータを保持する。
【００４５】
バイアス発生部は、ＡＣＴＩＶＥ信号がハイの場合の場合に、ダイオード接続されたｎ型ＭＯＳトランジスタＱＮ５９，ＱＮ６０、ｎ型ＭＯＳトランジスタＱＮ６１によって決定される中間電圧（−ＢＩＡＳ）を出力する。ＡＣＴＩＶＥ信号がロウの場合は、ｐ型ＭＯＳトランジスタＱＰ５５，ＱＰ５７を通じてＶｃｃが出力される。インバータＩ５４，ｎ型ＭＯＳトランジスタＱＮ５７、ＱＮ５８，ｐ型トランジスタＱＰ５６、ＱＰ５８はｐ型ＭＯＳトランジスタＱＰ５７の制御回路を構成している。
【００４６】
（第２の実施形態）
図７は、本発明の第２の実施形態のスタンバイ用およびアクティブ用ＶＰＰ制御回路部の回路構成を示す。第１の実施形態（図１）と異なる点は、昇圧回路とオシレータをスタンドバイ用とアクティブ用とで共有させていることである。第１の実施形態と同じ部分には同一番号を付している。
【００４７】
昇圧回路とオシレータを共有化するために、オシレータのＮＡＮＤゲートＧ１の一方の入力端子をスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路とに切り替えている。このため、２つのスイッチを設けている。１つはＮＡＮＤゲートＧ１の一方の入力端子とオペアンプＯＰ１の出力端子の間に挿入された、ｎ型ＭＯＳトランジスタＱＮ７１とｐ型ＭＯＳトランジスタＱＰ７１が並列に接続されたスイッチである。他の１つはＮＡＮＤゲートＧ１の一方の入力端子とアクティブ用ＶＰＰ制御回路のインバータＩ１２の出力（ＯＳＣＥ信号）の間に挿入された、ｎ型ＭＯＳトランジスタＱＮ７２とｐ型ＭＯＳトランジスタＱＰ７２が並列に接続されたスイッチである。２つのスイッチは、インバータＩ１２の出力（ＯＳＣＥ信号）とインバータＩ１１の出力（ＯＳＣＥＢ信号）によって、そのオンオフが制御されている。
【００４８】
第１の実施形態では、アクティブ用ＶＰＰ制御回路が動作中においても、スタンドバイ用ＶＰＰ制御回路が動作しているが、第２の実施形態では、アクティブ用ＶＰＰ制御回路が動作中は、スタンドバイ用ＶＰＰ制御回路は動作を停止している。上記のごとく構成しても第１の実施例と同様な効果を得ることができる。
【００４９】
（第３の実施形態）
第１および第２の実施形態では、昇圧回路の例を説明したが、本発明は降圧回路に適用することもできる。第３の実施形態は降圧回路への適用例である。
図９は降圧回路の例を示す。ダイオード接続されたｐ型ＭＯＳトランジスタＱＰ８１〜ＱＰ８３とキャパシタＣ８１，Ｃ８２から構成されており、入力端子を例えばＧＮＤに接続すると、出力端子に降圧電圧ＶＢＢが出力される。この降圧回路を図１の昇圧回路１，２あるいは図７の昇圧回路に置き換えれば、降圧回路においても第１および第２の実施形態と同様に、スタンドバイ電流の予期せぬ増加を抑制することができる。
【００５０】
以上、本発明を実施形態に基づき説明したが、本発明は上記実施形態に限られるものではなく、発明の主旨を逸脱しない範囲で種々の変形が可能である。
【００５１】
【発明の効果】
本発明は、スタンドバイとアクティブの２つの状態を有する半導体装置において、アクティブ状態からスタンドバイ状態に遷移する際に、昇圧回路または降圧回路によって発生される昇圧電圧または降圧電圧が所定の電圧にあるか否かを検知する。所定の電圧に達していない場合は、アクティブ用昇圧あるいは降圧電圧制御回路を動作させて速やかに昇圧あるいは降圧電圧を所定の電圧とする。このため、スタンドバイ状態になってからスタンドバイ用昇圧あるいは降圧電圧制御回路が昇圧あるいは降圧動作を繰り返して、スタンドバイ電流が期待値よりも増加することを防止することができる。
【図面の簡単な説明】
【図１】本発明の１適用例である不揮発性半導体メモリ装置の構成を示すブロック図。
【図２】本発明の第１の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の回路図。
【図３】図１のアドレスバッファに使用されるＡＴＤパルス発生回路の回路図。
【図４】図１のアドレスバッファに使用されるマルチプレクサの回路図。
【図５】図１のパルス発生回路（アクティブ信号発生回路）の回路図。
【図６】図１のセンスアンプの回路図。
【図７】本発明の第２の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の回路図。
【図８】第１の実施形態のスタンドバイ用ＶＰＰ制御回路とアクティブ用ＶＰＰ制御回路の動作を説明するためのタイミング図。
【図９】本発明の第３の実施形態のスタンドバイ用電圧制御回路とアクティブ用電圧制御回路に使用される降圧回路の回路図。
【符号の説明】
ＱＮ１〜ＱＮ１１…ｎ型ＭＯＳトランジスタ
ＱＰ１〜ＱＰ６…ｐ型ＭＯＳトランジスタ
Ｃ１〜Ｃ４…キャパシタ
Ｒ１〜Ｒ４…抵抗
Ｇ１，Ｇ２…ＮＡＮＤゲート
Ｇ３，Ｇ４…ＮＯＲゲート
Ｉ１〜Ｉ１４…インバータ
ＯＰ１、ＯＰ２…オペアンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a step-up circuit or a step-down circuit.
[0002]
[Prior art]
Generally, in a semiconductor memory device, when a certain chip is not selected, the semiconductor memory device is placed in a standby state in which the current consumption of the chip is minimized. Further, when a chip is selected and an address signal is input, data is written or read out (active state), but when there is no change in the address signal (no input of the address signal), the standby is automatically performed. It enters a state and powers down (auto power down). Here, the standby state is a state in which only a control circuit (VPP control circuit) that maintains the boosted voltage or the step-down voltage at a predetermined voltage is in an operating state.
[0003]
As described above, in a semiconductor device having two states of standby and active, when there is no change in the address signal, the chip is changed from the active state to the standby state. At this time, the standby state is forcibly set after a predetermined time regardless of whether the boosted voltage or the step-down voltage generated by the booster circuit or the step-down circuit in the chip is at the predetermined voltage.
[0004]
[Problems to be solved by the invention]
As a result of forcibly entering the standby state as described above, the boosted voltage or the step-down voltage may not be a predetermined voltage when the standby state is entered. In this case, even after the standby state is reached, the standby voltage (VPP) control circuit performs step-up or step-down operation so that the predetermined voltage is reached. For this reason, the current required for this operation is consumed by the control circuit, and there is a problem that the standby current increases compared to the expected value.
[0005]
[Means for Solving the Problems]
The present invention has been made in view of the above circumstances, and provides a configuration of a semiconductor device in which a standby current does not increase from an expected value even in a standby state.
[0006]
In order to achieve the above object, a semiconductor device according to the present invention (claim 1) has a potential boosted from a power supply voltage during a period when a first signal is input and at least the first signal is at a second logic level. Is connected in parallel to the first voltage control circuit, the period when the first signal is at the first logic level, and the first signal is the first voltage control circuit. A second voltage control circuit that outputs a potential boosted from a power supply voltage from the output terminal during a period from when the logic level is changed to the second logic level until the potential of the output terminal becomes a predetermined voltage. The second voltage control circuit is connected to the second voltage control circuit, and the second voltage control circuit is in a period in which the first signal is at a first logic level and a period in which the output is deviated from a predetermined voltage. The potential boosted from the power supply voltage is applied to the output terminal. In the semiconductor device of the present invention, the first and second voltage control circuits can be replaced with a step-down voltage control circuit from a step-up voltage control circuit. (Claim 2).
[0007]
The semiconductor device of the present invention (claim 3) has two states of a booster circuit or a step-down circuit, an active state and a standby state in which the average current consumption is smaller than the average current consumption in the active state, and the active state Detects whether the boosted or stepped-down voltage output by the booster circuit or the step-down circuit is at a predetermined voltage when transitioning from the standby state to the standby state, and voltage detection that keeps the active state until the predetermined voltage is reached A control circuit is provided.
[0008]
According to another aspect of the present invention, there is provided a semiconductor device according to a fourth aspect of the present invention, wherein a voltage conversion circuit that outputs a voltage obtained by stepping up or down a power supply voltage and an operation start signal are input and the operation start signal is at a first logic level. A period from when the operation start signal changes from the first logic level to the second logic level until the boosted or stepped down voltage becomes at least a predetermined voltage. A control circuit for outputting an activation signal of a level, and a divided voltage generation for outputting a divided voltage from the boosted or stepped down voltage while the activation signal is at one of the first and second logic levels A circuit, a reference voltage generation circuit that outputs a reference voltage while the activation signal is at one of the first and second logic levels, and the divided voltage and the reference voltage are compared and compared A comparison circuit that outputs a result and an output of the comparison circuit are input, and an oscillation wave is output when the boosted or stepped down voltage deviates from the predetermined voltage, and the oscillation wave is supplied to the voltage conversion circuit And an oscillator.
[0009]
The control circuit is preferably set by the operation start signal and reset by the activation signal.
[0010]
The semiconductor device according to the present invention includes a memory cell array having a plurality of memory cells for recording data, a row decoder and a column decoder for selecting a predetermined memory cell from the plurality of memory cells, and a first logic level. At one time, the row decoder and the column decoder are activated so that the selection can be performed, and at a second logic level, an activation signal that deactivates the row decoder and the column decoder is transmitted at least to the row decoder. And a pulse generation circuit that inputs to the column decoder, and a first voltage that outputs a boosted voltage higher than the power supply voltage from the output terminal when the activation signal is input and at least the activation signal is at the second logic level. a step-up voltage control circuit, connected in parallel to said first boosted voltage control circuit, at least the active Cassin There and when in the first logic level, the period of the first activation signal from a first logic level from the transition to the second logic level, until the potential of the output terminal becomes the predetermined voltage, And a second boosted voltage control circuit that outputs a boosted voltage higher than the power supply voltage.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0016]
(First embodiment)
FIG. 1 is a block diagram of a semiconductor device according to the first embodiment of the present invention, that is, a writable nonvolatile semiconductor memory device. The operation of this memory device will be described below.
[0017]
The input address signal ADDi is supplied to the row recorder and the column decoder via the address buffer. The address buffer detects that there has been an address transition and outputs an address transition detection pulse ATD.
[0018]
The ATD signal is input to a pulse generation circuit, and the pulse generation circuit outputs an ACTIVE signal (operation start signal) that enables the active VPP control circuit, row decoder, column decoder, and sense amplifier. A boost power supply VPP for a word line used for reading or the like is generated by an active and standby VPP control circuit connected in parallel and supplied to a row decoder.
[0019]
The control circuit is a circuit that generates an activation signal for executing writing and reading, and supplies an activation signal corresponding to writing or reading to a row decoder, a column decoder, a writing circuit, and a sense amplifier. The column gate receives the selection signal from the column decoder, turns on the selected transfer gate, and connects the memory cell array to the write circuit and the sense amplifier.
[0020]
In the case of writing, an input signal is supplied to a writing circuit via an input / output buffer, and the writing circuit writes data corresponding to the input signal to the memory cell array via a column gate.
[0021]
In the case of reading, data stored in the memory cell is output as an output signal via the column gate, sense amplifier, and input / output buffer.
When the address signal ADDi remains unchanged for a predetermined period, the address buffer generates an address transition detection pulse ATD having a predetermined potential. As a result, the pulse generation circuit outputs an ACTIVE signal indicating an inactive state, for example, a low level, after a predetermined time determined by a delay circuit inside the chip. For this reason, all the row decoders / column decoders are in a non-selected state. The sense amplifier latches the read data and auto-powers down.
[0022]
The active VPP control circuit detects whether or not the voltage at a certain point in the VPP is at a predetermined voltage level, and when the ACTIVE signal returns to the initial state after a predetermined time, the voltage is set to a predetermined voltage level. If it is at the bell, it immediately powers down. If the voltage is not at a predetermined voltage level, it does not power down until the voltage reaches a predetermined voltage level. When the active VPP control circuit is powered down, the semiconductor memory device returns to the standby state.
[0023]
Although FIG. 1 shows a semiconductor memory device as an example, the present invention is not limited to this and can be applied to other semiconductor devices having a standby state and an active state.
FIG. 2 shows a circuit configuration example of the standby and active VPP control circuit units. The standby VPP control circuit (first boosted voltage control circuit) includes a booster circuit 1, an oscillator 1, and a detection circuit 1. The active VPP control circuit (second boosted voltage control circuit) includes a booster circuit 2, an oscillator 2 and a detection circuit 2, to which a control circuit is connected.
[0024]
The operation of the standby VPP control circuit is roughly as follows. The booster circuit 1 is a well-known booster circuit composed of diode-connected n-type MOS transistors QN1, QN2, and QN3 and capacitors C1 and C2, and outputs a voltage boosted from Vcc as Vpp.
[0025]
The detection circuit 1 detects the value of Vpp with the dividing resistors R1 and R2, and inputs the value to the negative terminal of the operational amplifier OP1. A voltage corresponding to a predetermined voltage of Vpp is given as a reference voltage Vref to the + terminal of the operational amplifier, and a voltage obtained by dividing the current voltage of Vpp by the dividing resistors R1 and R2, R2 × VPP / ( When R1 + R2) is lower than the reference voltage, the output of the operational amplifier OP1 is high.
[0026]
When high is input, the oscillator 1 outputs a continuous pulse wave, and the output is applied to C1 of the booster circuit 1 via inverters I1 and I2 and to C2 via the inverter I3. When the output of the oscillator 1 is high, C2 is charged through C1 and QN2, and when the output of the oscillator 1 changes to low, the potential of C2 is output to Vpp through QN3.
[0027]
Since the standby detection circuit 1 is always operated regardless of standby or active, the resistance values of the resistors R1 and R2 for VPP detection are made relatively high, and the current flowing through the resistors R1 and R2 is increased. The value is as low as several μA to several tens of nA. This is because once the inside of the circuit is reset, it takes too much time to become operable. Since the current flowing through the resistors R1 and R2 is set to a low value of about several μA to several tens of nA, power consumption during standby is small even when the standby current is always supplied.
[0028]
The operation of the active VPP control circuit is roughly as follows. Booster circuit 2 includes diode-connected n-type MOS transistors QN4, QN5, QN6 and capacitors C3, C4, and a voltage boosted from Vcc is output as Vpp.
[0029]
In the detection circuit 2, the potential obtained by dividing the value of Vpp by the dividing resistors R3 and R4 is input to the gate of the n-type MOS transistor QN9 of the operational amplifier OP2. A voltage corresponding to a predetermined voltage of Vpp is applied as a reference voltage Vref to the gate of the n-type MOS transistor QN8 of the operational amplifier OP2. When the voltage obtained by dividing the voltage at a certain point of Vpp by the dividing resistors R3 and R4 is lower than the reference voltage, the output of the operational amplifier OP2 becomes high. The output of the operational amplifier OP2 becomes an OSCE signal through the inverters I11 and I12.
[0030]
The OSCE signal is input to the oscillator 2, and the booster circuit 2 that has received the output signal from the oscillator 2 outputs the boosted voltage to the node N2. The OSCE signal is simultaneously input to the control circuit. The control circuit is a latch circuit including an inverter 14 and NOR gates G3 and G4. The inverter 14 receives the OSCE signal, and the NOR gate G4 receives the output of the NOR gate G3, the ACTIVE signal, and the PONRST signal.
[0031]
The PONRST signal is low after reset, the ACTIVE signal is low, and the OSCE signal is low when VPP is at a predetermined voltage. At this time, the output VPPEB signal of the control circuit is high and is input to the gate of the n-type transistor QN7 to turn it on, and the OSCE signal is kept low. The VPPEB signal is input to the gate of the p-type MOS transistor QP3 of the operational amplifier OP2, thereby disabling the operational amplifier OP2. The VPPEB signal is input to a flip-flop composed of p-type MOS transistors QP4, QP5, n-type MOS transistors QN10, QN11, and an inverter I13. When the VPPEB signal is low, QN11 is turned on, and GND is supplied to the gate of the p-type MOS transistor QP6 inserted between Vpp and the resistor R3, so that QP6 is turned off.
[0032]
The above is the outline of the operation of the active VPP control circuit. Next, the operation of these circuits when Vpp drops below a predetermined voltage will be described. When the ACTIVE signal is high, the VPPEB signal is low, the n-type MOS transistor QN11 of the detection circuit 2 is turned on, and the p-type MOS transistor QP6 is turned on. Further, since the p-type MOS transistor QP3 is turned on, the operational amplifier OP2 can operate, the output thereof becomes high, and the OSCE signal also becomes high.
[0033]
Next, in a state where Vpp is lower than a predetermined voltage and the ACTIVE signal is low, the VPPEB signal is low and the p-type MOS transistor QP6 remains on. At this time, the output of the operational amplifier OP2 is high and the OSCE signal is also high.
[0034]
Next, the operation when Vpp reaches a predetermined value will be described. When the ACTIVE signal is low, the VPPEB signal is high, the n-type MOS transistor QN11 of the detection circuit 2 is turned on, and the p-type MOS transistor QP6 is turned off. At this time, the p-type MOS transistor QP3 is turned off, and the operational amplifier OP2 becomes inoperable.
[0035]
In this embodiment, the first logic level is high, the second logic level is low, and the VPPEB signal (activation signal) of the control circuit is low active. Good.
[0036]
The active VPP control circuit is provided to quickly bring the VPP to the predetermined voltage when the ACTIVE signal goes low after a predetermined time and the current VPP deviates from the predetermined voltage. For this reason, the active detection circuit 2 places importance on the operation speed, and the flowing current is tens of μA, which is larger than that of the standby VPP control circuit. Therefore, since the active detection circuit 2 cannot be operated during standby, QP6 is turned off during standby to eliminate the current flowing through R3 and R4.
[0037]
Each signal described in FIG. 2 will be described with reference to FIG. The control circuit is reset by the signal PONRST. The ATD signal rises in response to the transition of the address signal ADDi, and falls after a predetermined time determined by the delay circuit. In response to the fall of the ATD signal, the ACTIVE signal rises. At the same time, the detection circuit activation signal VPPEB goes low. The VPP is lowered by the amount consumed by the charge / discharge current of the word line or column gate. As a result, when the detection circuit 2 detects that the VPP has dropped below a predetermined voltage, the oscillator activation signal OSCE goes high, the oscillation circuit 2 operates, and the clock CLK is output.
[0038]
The booster circuit 2 performs a boosting operation, and VPP rises toward a predetermined voltage. The ACTIVE signal automatically returns to low after a predetermined time. At this time, the booster circuit 2 continues the boosting operation when VPP has not yet reached the predetermined voltage.
[0039]
When VPP reaches a predetermined voltage, the oscillator activation signal OSCE goes low, and the control circuit latches VPPEB low and powers down. Thereafter, only the standby VPP control circuit operates to maintain the VPP at a predetermined voltage.
[0040]
In FIG. 8, Icc indicates the current consumption from the power supply Vcc. During standby, current consumption is small (IccS). IccA1 is mainly the operating current of the ATD circuit, and IccA2 is the sum of the operating current of the row decoder, column decoder, sense amplifier, etc. and the current for the VPP boosting operation. IccA3 is a current when the boosting operation continues after ACTIVE goes low.
[0041]
3 to 6 show an ATD pulse generation circuit, a multiplexer for each ATD pulse, an ACTIVE signal generation circuit, and a sense amplifier, respectively.
The ATD pulse generation circuit (FIG. 3) detects a change in the address signal ADDi, and generates a pulse having a predetermined pulse width (D) using the delay circuit D21. A circuit formed of inverters I21, I22, I23, NAND gate G21, and NOR gate G23 is a circuit that generates a pulse having a pulse width D based on a change in ADDi and a change in delay circuit D21.
[0042]
The multiplexer (FIG. 4) is a circuit that generates a pulse having the same pulse width with at least one address change in the ATDi signal. For example, the output of the NOR gates G31 and G32 is passed through the NAND gate G33 to obtain a desired pulse. Yes.
[0043]
The ACTIVE signal generation circuit (FIG. 5) discharges (resets) the charge of the capacitor 41 through the n-type MOS transistor QN41 while the ATD signal is high. In response to the fall of the ATD pulse, the ACTIVE signal becomes high, the p-type MOS transistor QP41 becomes conductive, and the NOR gate G41 outputs high during the delay time of the delay circuit by the resistor R41 and the capacitor 41. When the terminal voltage of the capacitor C41 rises to a predetermined voltage, one input of the NOR gate G41 goes high through the inverters I41 and I42, and the ACTIVE signal falls low.
[0044]
The sense amplifier (FIG. 6) includes an amplifying unit that amplifies and outputs a potential difference between the bit line pair (DL, DLB) and a bias generating unit that generates an intermediate voltage (−BIAS). The p-type MOS transistors QP51 to QP54 and the n-type MOS transistors QN51 to QN55 in the amplifying unit constitute a differential amplifier. Output a signal. The SAOUT signal retains the previous data while the ACTIVE signal is low.
[0045]
The bias generator outputs an intermediate voltage (-BIAS) determined by the diode-connected n-type MOS transistors QN59 and QN60 and the n-type MOS transistor QN61 when the ACTIVE signal is high. When the ACTIVE signal is low, Vcc is output through the p-type MOS transistors QP55 and QP57. Inverter I54, n-type MOS transistors QN57 and QN58, p-type transistors QP56 and QP58 constitute a control circuit for p-type MOS transistor QP57.
[0046]
(Second Embodiment)
FIG. 7 shows a circuit configuration of the standby and active VPP control circuit units according to the second embodiment of the present invention. The difference from the first embodiment (FIG. 1) is that the booster circuit and the oscillator are shared for standby and active use. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0047]
In order to share the booster circuit and the oscillator, one input terminal of the NAND gate G1 of the oscillator is switched between the standby VPP control circuit and the active VPP control circuit. For this reason, two switches are provided. One is a switch that is inserted between one input terminal of the NAND gate G1 and the output terminal of the operational amplifier OP1 and in which an n-type MOS transistor QN71 and a p-type MOS transistor QP71 are connected in parallel. The other is an n-type MOS transistor QN72 and a p-type MOS transistor QP72 connected in parallel between one input terminal of the NAND gate G1 and the output (OSCE signal) of the inverter I12 of the active VPP control circuit. Switch. The two switches are controlled to be turned on and off by the output of the inverter I12 (OSCE signal) and the output of the inverter I11 (OSCEB signal).
[0048]
In the first embodiment, the standby VPP control circuit is operating even when the active VPP control circuit is operating. In the second embodiment, while the active VPP control circuit is operating, the standby VPP control circuit is operating. The VPP control circuit for operation is stopped. Even if configured as described above, the same effect as in the first embodiment can be obtained.
[0049]
(Third embodiment)
In the first and second embodiments, the example of the booster circuit has been described, but the present invention can also be applied to a step-down circuit. The third embodiment is an example applied to a step-down circuit.
FIG. 9 shows an example of a step-down circuit. It is composed of diode-connected p-type MOS transistors QP81 to QP83 and capacitors C81 and C82. When the input terminal is connected to, for example, GND, the step-down voltage VBB is output to the output terminal. If this step-down circuit is replaced with the step-up circuit 1 or 2 in FIG. 1 or the step-up circuit in FIG. 7, the step-down circuit can suppress an unexpected increase in standby current as in the first and second embodiments. Can do.
[0050]
While the present invention has been described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the invention.
[0051]
【The invention's effect】
According to the present invention, in a semiconductor device having a standby state and an active state, when the transition from the active state to the standby state occurs, the boosted voltage or the step-down voltage generated by the booster circuit or the step-down circuit is at a predetermined voltage. Whether or not is detected. When the predetermined voltage has not been reached, the active boost or step-down voltage control circuit is operated to quickly set the boost or step-down voltage to the predetermined voltage. For this reason, the standby boost or step-down voltage control circuit repeats the step-up or step-down operation after entering the standby state, thereby preventing the standby current from increasing beyond the expected value.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a nonvolatile semiconductor memory device as an application example of the invention.
FIG. 2 is a circuit diagram of a standby VPP control circuit and an active VPP control circuit according to the first embodiment of the present invention.
3 is a circuit diagram of an ATD pulse generation circuit used in the address buffer of FIG. 1. FIG.
4 is a circuit diagram of a multiplexer used in the address buffer of FIG. 1. FIG.
5 is a circuit diagram of the pulse generation circuit (active signal generation circuit) of FIG. 1;
6 is a circuit diagram of the sense amplifier of FIG. 1. FIG.
FIG. 7 is a circuit diagram of a standby VPP control circuit and an active VPP control circuit according to a second embodiment of the present invention.
FIG. 8 is a timing chart for explaining operations of a standby VPP control circuit and an active VPP control circuit according to the first embodiment;
FIG. 9 is a circuit diagram of a step-down circuit used in a standby voltage control circuit and an active voltage control circuit according to a third embodiment of the present invention.
[Explanation of symbols]
QN1 to QN11... N-type MOS transistors QP1 to QP6... P-type MOS transistors C1 to C4... Capacitors R1 to R4.

Claims

A first voltage control circuit that outputs a potential boosted from a power supply voltage from an output terminal during a period when the first signal is input and at least the first signal is at a second logic level;
A period connected in parallel to the first voltage control circuit and the first signal is at a first logic level, and after the first signal transitions from a first logic level to a second logic level. A second voltage control circuit that outputs a potential boosted from a power supply voltage from the output terminal until the potential of the output terminal reaches a predetermined voltage;
The second voltage control circuit is connected to the second voltage control circuit, and the second voltage control circuit has a period during which the first signal is at a first logic level and a period when the output is deviated from a predetermined voltage. A control circuit for outputting a potential boosted from a power supply voltage from the output terminal;
A semiconductor device comprising:

A first voltage control circuit that outputs a potential that is stepped down from a power supply voltage from an output terminal during a period when the first signal is input and at least the first signal is at a second logic level;
A period connected in parallel to the first voltage control circuit and the first signal is at a first logic level, and after the first signal transitions from a first logic level to a second logic level. A second voltage control circuit for outputting a potential stepped down from a power supply voltage to the output terminal during a period until the potential of the output terminal reaches a predetermined voltage;
The second voltage control circuit is connected to the second voltage control circuit, and the second voltage control circuit has a period during which the first signal is at a first logic level and a period when the output is deviated from a predetermined voltage. A control circuit for outputting a potential stepped down from a power supply voltage to the output terminal;
A semiconductor device comprising:

A step-up circuit or a step-down circuit;
There are two states of an active state and a standby state in which the average current consumption is smaller than the average current consumption in the active state, and the booster output by the booster circuit or the step-down circuit when transitioning from the active state to the standby state A voltage detection / control circuit that detects whether the voltage or the step-down voltage is at a predetermined voltage and maintains an active state until the predetermined voltage is reached;
A semiconductor device comprising:

A voltage conversion circuit that outputs a voltage obtained by stepping up or down the power supply voltage;
The period when the operation start signal is input and the operation start signal is at the first logic level, and the voltage that is stepped up or down after the operation start signal is changed from the first logic level to the second logic level is A control circuit that outputs an activation signal of one of the first and second logic levels at least until a predetermined voltage is reached;
A divided voltage generation circuit for outputting a divided voltage from the boosted or stepped down voltage while the activation signal is at the first or second logic level;
A reference voltage generating circuit for outputting a reference voltage while the activation signal is at one of the first and second logic levels;
A comparison circuit that compares the divided voltage with the reference voltage and outputs a comparison result;
An oscillator that receives the output of the comparison circuit, outputs an oscillation wave when the boosted or stepped down voltage deviates from the predetermined voltage, and supplies the oscillation wave to the voltage conversion circuit;
A semiconductor device comprising:

The semiconductor device according to claim 4, wherein the control circuit is set by the operation start signal and reset by the activation signal.

A memory cell array having a plurality of memory cells for recording data;
A row decoder and a column decoder for selecting a predetermined memory cell from the plurality of memory cells;
An activation signal that activates the row decoder and column decoder for the selection when in a first logic level and deactivates the row decoder and column decoder when at a second logic level A pulse generation circuit that inputs at least to the row decoder and the column decoder;
A first boosted voltage control circuit that outputs a boosted voltage higher than a power supply voltage from an output terminal when the activation signal is input and at least the activation signal is at a second logic level;
When the at least one activation signal is at the first logic level and connected in parallel to the first boost voltage control circuit, the first activation signal transits from the first logic level to the second logic level. A second boosted voltage control circuit that outputs a boosted voltage higher than a power supply voltage during a period until the potential of the output terminal reaches a predetermined voltage ;
A semiconductor device comprising: