JP3826810B2

JP3826810B2 - Frame synchronization circuit

Info

Publication number: JP3826810B2
Application number: JP2002037926A
Authority: JP
Inventors: 嵩石; 浩袁; 武雄大関
Original assignee: KDDI Corp
Current assignee: KDDI Corp
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2006-09-27
Anticipated expiration: 2022-02-15
Also published as: JP2003244110A

Description

【０００１】
【発明の属する技術分野】
本発明は、フレーム同期回路に関する。特に、ディジタル無線通信システムにおいて、同一チャネル干渉波が存在する伝搬環境下で、複数のアンテナ素子を用いて良好なフレームの同期タイミングを検出するための回路に関する。
【０００２】
【従来の技術】
図１は、従来のフレーム同期回路の構成図である。図２は、同期信号を含むフレーム構成図である。図２のフレーム構成によれば、プリアンブル信号Ｔpre２１と、時間幅Ｔdのデータ信号２２とからなる。プリアンブル信号Ｔpre２１は、フレーム同期タイミングの検出等に用いる同期信号である。
【０００３】
図１によれば、アンテナ１１で受信された受信信号は、ベースバンド信号発生器１２へ入力される。ベースバンド信号発生器１２は、キャリア信号発生器１６で生成されるキャリア信号を用いて、ＲＦ周波数帯の受信信号をベースバンド帯の受信ベースバンド信号に周波数変換する。更に、ベースバンド信号発生器１２は、受信ベースバンド信号をサンプリング周期Ｔs毎にサンプリングし、ディジタル信号に変換された受信ベースバンド信号を出力する。受信ベースバンド信号は、相関器１３に入力される。
【０００４】
相関器１３は、受信ベースバンド信号と、参照信号メモリ１７が出力するプリアンブル信号２１の一部である参照信号との相関を求めて出力する。複素数であるこの相関値は、絶対値２乗演算器１４に入力される。
【０００５】
絶対値２乗演算器１４は、相関値の絶対値２乗を求め、最大値検出器１５へ出力する。
【０００６】
最大値検出器１５は、フレーム信号区間Ｔf（Ｔpre＋Ｔd）において、相関値の絶対値２乗が最大となるタイミング、又は相関値の絶対値２乗が所定の閾値以上になるタイミングを、フレームの同期タイミングとして出力する。
【０００７】
図３は、図１のフレーム同期回路をアレイアンテナに適用した機能構成図である。
【０００８】
図３によれば、各アンテナ３１_１〜３１_Ｋによる受信信号に対して、それぞれベースバンド信号発生器３２_１〜３２_Ｋを設ける。これらによりＲＦ周波数帯の受信信号をベースバンド帯へ周波数変換し、受信ベースバンド信号を生成する。次に、各ベースバンド信号発生器３２_１〜３２_Ｋから出力された受信ベースバンド信号は、アンテナ毎の相関器３３_１〜３３_Ｋに入力され、参照信号メモリ３８に記憶されている参照信号との相関が計算され、その相関値が出力される。そして絶対値２乗演算器３４_１〜３４_Ｋは、この相関値の絶対値２乗を出力する。これらの値は全て加算器３５で加算され、最大値検出器３６に入力される。
【０００９】
最大値検出器３６は、フレーム信号区間Ｔf（Ｔpre＋Ｔd）における相関値の絶対値２乗が最大となるタイミング、又は相関値の絶対値２乗が所定の閾値以上になるタイミングを、フレームの同期タイミングとして出力する。図３の構成によれば、アレイアンテナにより相関値の絶対値２乗のピーク値を増幅することができ、フレーム同期の精度を向上させることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１及び図３に表された従来のフレーム同期回路は、マルチパス伝搬環境下では、電力が最大となるパスのフレームタイミングを検出するものである。また、マルチパスフェージング環境下では、最大電力のパスが時間と共に変化し、フレームの同期タイミングも時間と共に変化する。従って、フレームの同期タイミングのジッタが増え、フレーム同期の検出精度が劣化するという問題があった。また、同一チャネル干渉波が所望波よりある程度以上強くなると、特性が劣化するという問題もあった。
【００１１】
そこで、本発明は、同一チャネル干渉波が所望波より強いような環境下にあるアダプティブアレイアンテナにおいて、簡易な構成で且つシンボル同期検出精度を高めるフレーム同期回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明を適用するフレーム同期回路は、フレーム同期信号を含むフレーム構成の受信信号を受信する複数のアンテナ４１と、該受信信号を周波数変換した受信ベースバンド信号を出力するベースバンド信号発生手段４２と、該受信ベースバンド信号及び誤差信号に基づいて、該受信ベースバンド信号の重み付けパラメータを出力するパラメータ演算手段４６と、該パラメータにより受信ベースバンド信号の重み付けを行い線形合成する合成手段４ｂと、該合成手段４ｂの出力信号と参照信号との差分をとって誤差信号を生成する誤差信号生成手段４ｃと、誤差信号に基づいてフレームタイミングを検出するフレームタイミング検出手段４ｄとを有するものである。
【００１３】
本発明のフレーム同期回路によれば、フレームタイミング検出手段４ｄは、誤差信号における平均２乗誤差信号と、タイミング検出期間内の平均２乗誤差信号の平均値との比が、所定の閾値を越えた時点で、フレームタイミングを検出することを特徴とする。
【００１４】
本発明の他の実施形態によれば、フレームタイミング検出手段４ｄは、
誤差信号の平均２乗を計算する平均２乗誤差演算手段４９と、
平均２乗誤差演算手段の出力信号を積算する積算手段５１と、
積算手段の出力信号の平均値を計算する平均値演算手段５２と、
平均２乗誤差演算手段の出力信号から、平均値演算手段の出力信号を減算する減算手段５３と、
平均２乗誤差演算手段の出力信号と、減算手段の出力信号とから割算を演算する割算演算手段５４と、
割算演算手段の出力信号と所定の閾値とを比較し、該所定の閾値を越えた時点でフレームタイミングを検出する閾値比較手段４ａと
を有することも好ましい。
【００１５】
本発明の他の実施形態によれば、平均値演算手段５２は、受信ベースバンド信号の１サンプリング時間間隔前までの平均値を保持する記録手段を含み、該記録手段に保持された値を減算手段及び割算演算手段へ通知することも好ましい。
【００１６】
【発明の実施の形態】
以下では、図面を用いて、本発明の実施形態を詳細に説明する。
【００１７】
図４は、本発明によるフレーム同期回路の機能構成図である。図４の上段部分によれば、複数のアンテナ４１_１〜４１_Ｋと、ベースバンド信号発生器４２_１〜４２_Ｋと、合成手段４ｂと、誤差信号生成手段４ｃと、パラメータ演算回路４６とを有する。合成手段４ｂは、複素乗算器４３_１〜４３_Ｋと、複素加算器４４とから構成される。誤差信号生成手段４ｃは、減算器４７及び参照信号メモリ４８から構成される。これらの構成については、同一発明者によって、特願２０００−４０００９４２号「フレーム同期回路及びフレームタイミング検出法」に開示されたものである。
【００１８】
受信ベースバンド信号発生器４２_１〜４２_Ｋは、複数のアンテナ４１_１〜４１_Ｋによって受信された受信信号を、キャリア信号発生器４５からの信号を用いて、ベースバンド帯に周波数変換した受信ベースバンド信号Ｘ_１(j)〜Ｘ_Ｋ(j)を生成する。jは、サンプリング点を示す。
【００１９】
パラメータ演算回路４６は、サンプリング周期Ｔsごとに、ベースバンド信号発生器４２_１〜４２_Ｋから出力された受信ベースバンド信号Ｘ_１(j)〜Ｘ_Ｋ(j)と、誤差信号ｅ(j)とに基づいて、誤差信号の平均２乗が最小となるように、任意のアルゴリズムを用いて、パラメータである重み付け係数Ｗ_１〜Ｗ_Ｋを演算する。その係数は、合成手段４ｂへ通知される。
【００２０】
合成手段４ｂは、サンプリング周期Ｔsごとに、ベースバンド信号発生器４２_１〜４２_Ｋから出力された受信ベースバンド信号Ｘ_１(j)〜Ｘ_Ｋ(j)と、干渉抑圧のための重み付け係数Ｗ_１〜Ｗ_Ｋとを、複素乗算器４３_１〜４３_Ｋで乗算する。複素乗算器４３_１〜４３_Ｋからの出力信号は、複素加算器４４によって加算される。複素加算器４４の出力信号は、サンプリング周期Ｔsごとに、合成信号であるアレイ出力信号ｙ(j)として出力される。この合成は、線形合成に相当する。これにより、受信ベースバンド信号Ｘ_１(j)〜Ｘ_Ｋ(j)に含まれる干渉波成分を打ち消すことができ、干渉波電力を雑音電力程度にまで抑圧することができる。
【００２１】
誤差信号生成手段４ｃは、アレイ出力信号ｙ(j)を入力する。そして、誤差信号生成手段４ｃは、減算器４７によって、アレイ出力信号ｙ(j)と、参照信号メモリ４８に保持してある参照信号ｄ(Tref/Ts)との差分を算出し、その差分を誤差信号ｅ(j)として出力する。
【００２２】
誤算信号ｅ(j)は、以下の式によって表される。
ｅ(j)＝ｄ(Tref/Ts)−ｙ(j−Tref/Ts)
【００２３】
尚、参照信号メモリ４８は、時間間隔Ｔpreのプリアンブル信号のうち、参照する信号区間を保持するものである。
【００２４】
次に、本願発明の特徴であるフレームタイミング検出手段４ｄについて説明する。この手段４ｄは、図４の下段部分に表されている。
【００２５】
フレームタイミング検出手段４ｄは、減算器４７から出力された誤差信号ｅ(j)を入力する。フレームタイミング検出手段４ｄは、平均２乗誤差演算器４９と、平均２乗誤差積算器５１と、平均２乗誤差平均値差演算器５２と、減算器５３と、割り算演算器５４と、閾値比較部４ａとから構成される。
【００２６】
誤差信号生成手段４ｃから出力された誤差信号ｅ(j)は、平均２乗誤差演算器４９に入力される。平均２乗誤差演算器４９は、誤差信号ｅ(j)の平均２乗を計算する。その出力信号Ａ(j)は、以下の式で表され、平均２乗誤差積算器５１及び減算器５３へ入力される。
【００２７】
【数１】

【００２８】
平均２乗誤差積算器５１は、Ａ(j)の積算値ΣＡ(j)を、平均２乗誤差平均値演算器５２へ出力する。
【００２９】
次に、平均２乗誤差平均値演算器５２は、フレーム同期回路の動作開始時点から現在時点までの平均２乗誤差信号の平均値を演算する。この平均値Ｂ(j)は、以下の式で表される。
【００３０】
【数２】

【００３１】
また、平均２乗誤差平均値演算器５２は、受信ベースバンド信号の１サンプリング時間間隔前までの平均値を保持する記録部を含み、その記録部に保持された値を減算器５３及び割算演算器５４へ通知する。
【００３２】
次に、減算器５３は、平均２乗誤差演算器４９の出力信号Ａ(j)と、平均２乗誤差平均値演算器５２の出力信号Ｂ(j)と差分を算出する。その出力信号（Ａ(j)−Ｂ(j)）は、割り算演算器５４へ出力される。
【００３３】
次に、割り算演算器５４は、減算器５３の出力信号（Ａ(j)−Ｂ(j)）を、平均２乗誤差平均値演算器５２の出力信号Ｂ(j)で、割り算演算を行う。割算値Ｃ(j)は、以下の式で表され、閾値比較部４ａに入力される。
【００３４】
【数３】

【００３５】
最後に、閾値比較部４ａは、割算値Ｃ(j)と所定の閾値ＴＨとを比較し、閾値ＴＨ以下に落ちたタイミングを最適フレームタイミングとして出力する。これは、参照信号ｄ(Tref/Ts)とアレイ出力信号ｙ(j)とのタイミングが一致した時、誤差信号の２乗平均が確率的に一番小さくなるからである。
【００３６】
前述した本発明のフレーム同期回路の種々の実施形態によれば、本発明の技術思想及び見地の範囲の種々の変更、修正及び省略が、当業者によれば容易に行うことができる。前述の説明はあくまで例であって、何ら制約しようとするものではない。本発明は、特許請求の範囲及びその均等物として限定するものにのみ制約される。
【００３７】
【発明の効果】
以上、詳細に説明したように、本発明のフレーム同期回路によれば、干渉波抑圧のためにアレイアンテナを適用した場合、重み付けのための重みを計算するのに必要な誤差信号を、タイミング検出にも用いることにより、新たな同期回路が不要となり、シンボル同期検出精度を高めることが可能となる。そのシンボル同期検出精度が高められた例を、以下に説明する。
【００３８】
図５及び図６は、従来のフレームタイミング検出期間内のＡ(j)及びＢ(j)の特性例である。図５の平均２乗誤差平均値は、約０．９５である。図６の平均２乗誤差平均値は、約０．２３である。図５における２つのパス信号のフレームタイミングを検出するためには、閾値ＴＨは、０．５よりも大きくなければならない。しかしながら、閾値ＴＨが０．５では、図６における２つのパス信号のフレームタイミングを検出することはできない。
【００３９】
これに対し、図７は、本発明によるフレームタイミング検出期間内のＣ(j)の特性例である。図７によれば、本発明を適用することにより、図５及び図６それぞれの２つのパス信号のフレームタイミングに対する共通閾値ＴＨを検出することができる。図７によれば、共通閾値ＴＨは０．６であることが理解できる。このような共通閾値ＴＨを決定することにより、シンボル同期検出精度が高められる。
【００４０】
図８は、各パス毎のＳＮ比に対するタイミング検出誤り率のグラフである。図８は、８素子円形アレイを用いた例であり、素子間隔は半波長である。到来波は、３つのマルチパス波と１つの干渉波としている。ここでの各パスの合成は、パスダイバーシチ受信方式、即ちタイミング検出時の最小誤差比の順で選択されたパスを、最大比合成法により合成する方法を用いている。
【００４１】
図８によれば、図７に示した共通閾値ＴＨを用いることにより、タイミング誤り率が大幅に改善されていることが理解できる。
【００４２】
従って、本発明のフレーム同期回路を用いることにより、同一チャネル干渉波が所望波より強いような環境下にあるアダプティブアレイアンテナにおいて、簡易な構成で且つシンボル同期検出精度を高めることができる。
【図面の簡単な説明】
【図１】従来のフレーム同期回路の構成図である。
【図２】同期信号を含むフレーム構成図である。
【図３】図１のフレーム同期回路をアレイアンテナに適用した機能構成図である
【図４】本発明によるフレーム同期回路の機能構成図である。
【図５】従来のフレームタイミング検出期間内のＡ(j)及びＢ(j)の第１の特性例である。
【図６】従来のフレームタイミング検出期間内のＡ(j)及びＢ(j)の第２の特性例である。
【図７】本発明によるフレームタイミング検出期間内のＣ(j)の特性例である。
【図８】各パス毎のＳＮ比に対するタイミング検出誤り率のグラフである。
【符号の説明】
１１、３１、４１アンテナ
１２、３２、４２ベースバンド信号発生器
１３、３３相関器
１４、３４絶対値２乗演算器
１５、３６最大値検出器
１６、３７、４５キャリア信号発生器
１７、３８、４８参照信号メモリ
２１プリアンブル信号
２２データ信号
３５加算器
４３複素乗算器
４４複素加算器
４６パラメータ演算回路
４７複素減算器
４９平均２乗誤差演算器
４ａ閾値比較部
４ｂ合成手段
４ｃ誤差信号生成手段
４ｄフレームタイミング検出手段
５１平均２乗誤差積算器
５２平均２乗誤差平均値演算器
５３減算器
５４割り算演算器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frame synchronization circuit. More particularly, the present invention relates to a circuit for detecting a good frame synchronization timing using a plurality of antenna elements in a propagation environment where co-channel interference waves exist in a digital wireless communication system.
[0002]
[Prior art]
FIG. 1 is a configuration diagram of a conventional frame synchronization circuit. FIG. 2 is a frame configuration diagram including a synchronization signal. According to the frame configuration of FIG. 2, it consists of a preamble signal Tpre21 and a data signal 22 having a time width Td. The preamble signal Tpre21 is a synchronization signal used for detection of frame synchronization timing and the like.
[0003]
According to FIG. 1, the received signal received by the antenna 11 is input to the baseband signal generator 12. The baseband signal generator 12 uses the carrier signal generated by the carrier signal generator 16 to frequency-convert the received signal in the RF frequency band into a received baseband signal in the baseband. Further, the baseband signal generator 12 samples the received baseband signal every sampling period Ts and outputs the received baseband signal converted into a digital signal. The received baseband signal is input to the correlator 13.
[0004]
The correlator 13 obtains the correlation between the received baseband signal and the reference signal that is a part of the preamble signal 21 output from the reference signal memory 17 and outputs it. This correlation value, which is a complex number, is input to the absolute value square calculator 14.
[0005]
The absolute value square calculator 14 calculates the absolute value square of the correlation value and outputs it to the maximum value detector 15.
[0006]
The maximum value detector 15 detects the timing at which the absolute value square of the correlation value becomes maximum or the timing at which the absolute value square of the correlation value becomes equal to or greater than a predetermined threshold in the frame signal section Tf (Tpre + Td). Output as timing.
[0007]
FIG. 3 is a functional configuration diagram in which the frame synchronization circuit of FIG. 1 is applied to an array antenna.
[0008]
According to FIG. 3, baseband signal generators 32 _{1 to} 32 _K are provided for the received signals from the antennas 31 _{1 to} 31 _K , respectively. As a result, the received signal in the RF frequency band is frequency-converted to the baseband to generate a received baseband signal. Next, the reception baseband signal outputted from the baseband signal generator 32 ₁ to 32 _K are inputted to the correlator 33 ₁ ~ 33 _K for each antenna, the reference signal stored in the reference signal memory 38 and Is calculated and the correlation value is output. Then, the absolute value square calculators 34 _{1 to} 34 _K output the absolute value square of the correlation value. All these values are added by the adder 35 and input to the maximum value detector 36.
[0009]
The maximum value detector 36 determines the timing at which the absolute value square of the correlation value in the frame signal section Tf (Tpre + Td) becomes maximum, or the timing at which the absolute value square of the correlation value becomes equal to or greater than a predetermined threshold. Output as. According to the configuration of FIG. 3, the peak value of the square of the absolute value of the correlation value can be amplified by the array antenna, and the accuracy of frame synchronization can be improved.
[0010]
[Problems to be solved by the invention]
However, the conventional frame synchronization circuit shown in FIGS. 1 and 3 detects the frame timing of the path with the maximum power in a multipath propagation environment. In a multipath fading environment, the maximum power path changes with time, and the frame synchronization timing also changes with time. Therefore, there is a problem that jitter in the frame synchronization timing increases and the frame synchronization detection accuracy deteriorates. Further, when the co-channel interference wave becomes stronger than the desired wave to some extent, there is a problem that the characteristics deteriorate.
[0011]
Therefore, an object of the present invention is to provide a frame synchronization circuit that has a simple configuration and increases the accuracy of symbol synchronization detection in an adaptive array antenna in an environment where co-channel interference waves are stronger than desired waves.
[0012]
[Means for Solving the Problems]
A frame synchronization circuit to which the present invention is applied includes a plurality of antennas 41 that receive a reception signal having a frame configuration including a frame synchronization signal, and baseband signal generation means 42 that outputs a reception baseband signal obtained by frequency-converting the reception signal. , Based on the received baseband signal and the error signal, a parameter calculating means 46 for outputting a weighting parameter of the received baseband signal, a synthesizing means 4b for weighting the received baseband signal according to the parameter and linearly synthesizing, An error signal generating unit 4c that generates an error signal by taking the difference between the output signal of the synthesizing unit 4b and the reference signal, and a frame timing detecting unit 4d that detects the frame timing based on the error signal are provided.
[0013]
According to the frame synchronization circuit of the present invention, the frame timing detection means 4d has a ratio of the mean square error signal in the error signal to the mean value of the mean square error signal within the timing detection period exceeds a predetermined threshold. It is characterized in that the frame timing is detected at the time point.
[0014]
According to another embodiment of the present invention, the frame timing detection means 4d
Mean square error calculating means 49 for calculating the mean square of the error signal;
Integrating means 51 for integrating the output signals of the mean square error calculating means;
Average value calculating means 52 for calculating an average value of output signals of the integrating means;
Subtracting means 53 for subtracting the output signal of the mean value computing means from the output signal of the mean square error computing means;
A division calculation means 54 for calculating division from the output signal of the mean square error calculation means and the output signal of the subtraction means;
It is also preferable to have threshold comparison means 4a for comparing the output signal of the division calculation means with a predetermined threshold and detecting the frame timing when the predetermined threshold is exceeded.
[0015]
According to another embodiment of the present invention, the average value calculation means 52 includes recording means for holding an average value of the received baseband signal up to one sampling time interval before, and subtracts the value held in the recording means It is also preferable to notify the means and the division calculation means.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0017]
FIG. 4 is a functional configuration diagram of the frame synchronization circuit according to the present invention. 4 includes a plurality of antennas 41 _{1 to} 41 _K , baseband signal generators 42 _{1 to} 42 _K , a synthesis unit 4 b, an error signal generation unit 4 c, and a parameter calculation circuit 46. . The synthesizing unit 4 b includes complex multipliers 43 ₁ to 43 _K and a complex adder 44. The error signal generation means 4 c includes a subtractor 47 and a reference signal memory 48. These configurations are disclosed in Japanese Patent Application No. 2000-4000942 “Frame Synchronization Circuit and Frame Timing Detection Method” by the same inventors.
[0018]
The reception baseband signal generators 42 _{1 to} 42 _K are reception bases obtained by frequency-converting reception signals received by the plurality of antennas 41 _{1 to} 41 _K into a baseband band using signals from the carrier signal generator 45. Band signals X ₁ (j) to X _K (j) are generated. j represents a sampling point.
[0019]
The parameter calculation circuit 46 receives the received baseband signals X ₁ (j) to X _K (j) output from the baseband signal generators 42 _{1 to} 42 _K and the error signal e (j) at each sampling period Ts. Based on the above, the weighting coefficients W _{1 to} W _K that are parameters are calculated using an arbitrary algorithm so that the mean square of the error signal is minimized. The coefficient is notified to the synthesizing means 4b.
[0020]
Combining means 4b, for each sampling period Ts, a baseband signal generator 42 ₁ to 42 received output from the _K baseband signal _{_{X 1 (j) ~X K (}} j), the weighting factor W for interference suppression and ₁ to _W-K, multiplied by the complex multiplier ₄₃ 1 ~ 43 _K. Output signals from the complex multipliers 43 ₁ to 43 _K are added by the complex adder 44. The output signal of the complex adder 44 is output as an array output signal y (j), which is a combined signal, at every sampling period Ts. This synthesis corresponds to linear synthesis. Thereby, the interference wave component contained in the received baseband signals X ₁ (j) to X _K (j) can be canceled, and the interference wave power can be suppressed to about the noise power.
[0021]
The error signal generation means 4c receives the array output signal y (j). Then, the error signal generation means 4c calculates the difference between the array output signal y (j) and the reference signal d (Tref / Ts) held in the reference signal memory 48 by the subtractor 47, and calculates the difference. An error signal e (j) is output.
[0022]
The error calculation signal e (j) is represented by the following equation.
e (j) = d (Tref / Ts) −y (j−Tref / Ts)
[0023]
The reference signal memory 48 holds a signal section to be referred to among the preamble signals of the time interval Tpre.
[0024]
Next, the frame timing detection means 4d that is a feature of the present invention will be described. This means 4d is shown in the lower part of FIG.
[0025]
The frame timing detection means 4d receives the error signal e (j) output from the subtractor 47. The frame timing detection unit 4d includes an average square error calculator 49, an average square error integrator 51, an average square error average value difference calculator 52, a subtractor 53, a division calculator 54, and a threshold comparison. Part 4a.
[0026]
The error signal e (j) output from the error signal generation means 4 c is input to the mean square error calculator 49. The mean square error calculator 49 calculates the mean square of the error signal e (j). The output signal A (j) is expressed by the following equation and is input to the mean square error integrator 51 and the subtractor 53.
[0027]
[Expression 1]

[0028]
The mean square error integrator 51 outputs the integrated value ΣA (j) of A (j) to the mean square error average value calculator 52.
[0029]
Next, the average square error average value calculator 52 calculates the average value of the average square error signal from the operation start time of the frame synchronization circuit to the current time point. This average value B (j) is expressed by the following equation.
[0030]
[Expression 2]

[0031]
The mean square error average value calculator 52 includes a recording unit that holds an average value of the received baseband signal up to one sampling time interval before, and the value held in the recording unit is subtracted by the subtractor 53 and the division. Notify the calculator 54.
[0032]
Next, the subtractor 53 calculates a difference between the output signal A (j) of the mean square error calculator 49 and the output signal B (j) of the mean square error average value calculator 52. The output signal (A (j) −B (j)) is output to the division calculator 54.
[0033]
Next, the division calculator 54 performs a division operation on the output signal (A (j) −B (j)) of the subtractor 53 by the output signal B (j) of the mean square error average value calculator 52. . The division value C (j) is expressed by the following equation and is input to the threshold comparison unit 4a.
[0034]
[Equation 3]

[0035]
Finally, the threshold value comparison unit 4a compares the divided value C (j) with a predetermined threshold value TH, and outputs the timing that falls below the threshold value TH as the optimum frame timing. This is because when the timings of the reference signal d (Tref / Ts) and the array output signal y (j) coincide, the mean square of the error signal becomes the smallest probabilistically.
[0036]
According to the above-described various embodiments of the frame synchronization circuit of the present invention, various changes, modifications, and omissions in the technical idea and scope of the present invention can be easily made by those skilled in the art. The above description is merely an example, and is not intended to be restrictive. The invention is limited only as defined in the following claims and the equivalents thereto.
[0037]
【The invention's effect】
As described above in detail, according to the frame synchronization circuit of the present invention, when an array antenna is applied for interference wave suppression, an error signal necessary for calculating a weight for weighting is detected by timing detection. In addition, a new synchronization circuit is not required and the symbol synchronization detection accuracy can be improved. An example in which the symbol synchronization detection accuracy is increased will be described below.
[0038]
5 and 6 are characteristic examples of A (j) and B (j) within the conventional frame timing detection period. The mean square error average value in FIG. 5 is about 0.95. The mean square error average value in FIG. 6 is about 0.23. In order to detect the frame timing of the two path signals in FIG. 5, the threshold value TH must be larger than 0.5. However, when the threshold value TH is 0.5, the frame timings of the two path signals in FIG. 6 cannot be detected.
[0039]
On the other hand, FIG. 7 is a characteristic example of C (j) within the frame timing detection period according to the present invention. According to FIG. 7, by applying the present invention, it is possible to detect the common threshold value TH with respect to the frame timings of the two path signals in FIG. 5 and FIG. It can be understood from FIG. 7 that the common threshold value TH is 0.6. By determining such a common threshold value TH, the symbol synchronization detection accuracy is increased.
[0040]
FIG. 8 is a graph of the timing detection error rate against the SN ratio for each path. FIG. 8 shows an example in which an 8-element circular array is used, and the element interval is a half wavelength. The incoming waves are three multipath waves and one interference wave. The synthesis of the paths here uses a path diversity reception method, that is, a method of synthesizing paths selected in the order of the minimum error ratio at the time of timing detection by the maximum ratio synthesis method.
[0041]
According to FIG. 8, it can be understood that the timing error rate is greatly improved by using the common threshold value TH shown in FIG.
[0042]
Therefore, by using the frame synchronization circuit of the present invention, it is possible to increase the symbol synchronization detection accuracy with a simple configuration in an adaptive array antenna in an environment where the co-channel interference wave is stronger than the desired wave.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a conventional frame synchronization circuit.
FIG. 2 is a frame configuration diagram including a synchronization signal.
3 is a functional configuration diagram in which the frame synchronization circuit of FIG. 1 is applied to an array antenna. FIG. 4 is a functional configuration diagram of a frame synchronization circuit according to the present invention.
FIG. 5 is a first characteristic example of A (j) and B (j) within a conventional frame timing detection period.
FIG. 6 is a second characteristic example of A (j) and B (j) within a conventional frame timing detection period.
FIG. 7 is a characteristic example of C (j) within a frame timing detection period according to the present invention.
FIG. 8 is a graph of a timing detection error rate with respect to an SN ratio for each path.
[Explanation of symbols]
11, 31, 41

Antenna

12, 32, 42 Baseband signal generator 13, 33

Correlator

14, 34 Absolute value square calculator 15, 36

Maximum detector

16, 37, 45

Carrier signal generator

17, 38, 48 Reference signal memory 21 Preamble signal 22 Data signal 35 Adder 43 Complex multiplier 44 Complex adder 46 Parameter operation circuit 47 Complex subtractor 49 Mean square error calculator 4a Threshold comparison unit 4b Combining means 4c Error signal generating means 4d Frame Timing detection means 51 Average square error integrator 52 Average square error average calculator 53 Subtractor 54 Division calculator

Claims

Based on a plurality of antennas for receiving a reception signal having a frame structure including a frame synchronization signal, baseband signal generating means for outputting a reception baseband signal obtained by frequency-converting the reception signal, and the reception baseband signal and the error signal A parameter calculating means for outputting a weighting parameter of the received baseband signal, a combining means for weighting the received baseband signal by the parameter and performing linear synthesis, and a difference between the output signal of the combining means and the reference signal is obtained. In the frame synchronization circuit having an error signal generation means for generating the error signal and a frame timing detection means for detecting a frame timing based on the error signal, the frame timing detection means has an average square in the error signal. Error signal and mean square error within the timing detection period Frame synchronization circuit characterized in that the ratio between the average value of the issue of, at the time exceeds a predetermined threshold value, detects the frame timing.

The frame timing detection means includes
Mean square error calculating means for calculating the mean square of the error signal;
Integrating means for integrating the output signals of the mean square error calculating means;
Average value calculating means for calculating an average value of output signals of the integrating means;
Subtracting means for subtracting the output signal of the average value calculating means from the output signal of the mean square error calculating means;
A division calculation means for calculating a division from the output signal of the mean square error calculation means and the output signal of the subtraction means;
The threshold value comparing means for comparing the output signal of the division calculation means with the predetermined threshold value and detecting the frame timing when the predetermined threshold value is exceeded. Frame synchronization circuit.

The average value calculation means includes recording means for holding an average value of the received baseband signal up to one sampling time interval before notifying the subtraction means and the division calculation means of the value held in the recording means. The frame synchronization circuit according to claim 2, wherein: